CN101107710A - 半导体装置及其制造方法 - Google Patents

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semiconductor
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Abstract

本发明提供一种半导体装置及其制造方法，其目的在于，当将多个半导体芯片立体地配置时，与现有方法相比可以抑制厚度，减少专用面积，并且不使用其他零件即可实现低成本的安装，且能够实现所述半导体装置的制造工序的简化。经由凸块电极(102)将通过背面研磨而被薄型化的第1半导体芯片(101)及衬底(105)直接与布线图案(106)连接，从而形成倒装芯片安装构造。并且，在第2半导体芯片(103)上，预先形成例如比第1半导体芯片(101)的厚度与电极(102)的高度之和还高的电极(104)，将该电极(104)与衬底(105)上的布线图案(106)直接连接，以此获得构造最紧凑的立体半导体安装装置。

Description

半导体装置及其制造方法
技术领域
本发明涉及以倒装芯片安装方式将多个半导体芯片立体地安装在共用衬底上而形成的半导体装置及其制造方法。
背景技术
为了实现半导体装置的高密度化和小型化，大多是采用倒装芯片安装方式将半导体芯片安装到衬底上。倒装芯片安装是将不具有封装构造的半导体裸片以倒装状态安装在衬底的布线图案上的安装方式。
以往，提出有如下的安装构造，即，通过在一块进行了倒装芯片安装的半导体芯片上层叠另一半导体芯片(或者，在一块半导体芯片上立体地配置另一半导体芯片)，以谋求安装面积的缩小(专利文献1～3)。
在专利文献1中，在一块半导体芯片上层叠另一半导体芯片，并使用引线接合来连接层叠的上侧的半导体芯片与衬底的布线图案(专利文献1)。
并且，在专利文献2和专利文献3中公开有如下所述的安装构造：为了在一块半导体芯片的上侧立体地配置另一半导体芯片，在衬底上配置专用的中继衬底(中继零件)，通过该中继衬底(中继零件)来支承其上侧的半导体芯片。
专利文献1：日本专利特开平11-260851号公报
专利文献2：日本专利特开2002-170921号公报
专利文献3：日本专利特开2002-270760号公报
在专利文献1所述的安装技术中，由于引线接合的布线高度和用于密封引线部的树脂厚度，导致半导体装置的厚度变厚。并且，由于接合引线也在横向上延伸，所以与将各半导体芯片平面地配置的情况相比，未必能获得面积缩小的效果。
另外，在专利文献2或专利文献3所述的安装技术中，专用的中继衬底(中继零件)占据相当大的面积，如此一来，半导体装置的占用面积会相应地在横向上扩大，此时将与各半导体芯片平面地配置的情况相比，也未必能获得面积缩小的效果。另外，由于专用中继衬底(中继零件)的厚度会导致半导体装置的厚度也相应地增加，所以无法断言能产生充分的体积缩小的效果，并且，有时会因使用该中继衬底(中继零件)而导致成本增高。
如上所述，在现有的安装技术中，在层叠安装(或者立体安装)多个半导体芯片时，与将各芯片平面地配置的情况相比较，在面积、体积缩小的效果方面或者在成本方面存在一些不足。
发明内容
本发明是鉴于所述实际情况而开发的，本发明的目的在于：在将多个半导体芯片立体地配置的情况时，与现有方法相比能够控制厚度，减少专用面积，并且不使用其他零件即可实现低成本的安装，并且，简化该半导体装置的制造工序。
本发明的半导体装置包括：在主面上形成有规定的布线图案的衬底；第1半导体芯片，其具备用于与所述衬底的所述布线图案连接的第1电极，并通过将所述第1电极直接连接至所述布线图案的相应部位而进行倒装芯片安装；第2半导体芯片，其纵横长度均大于所述第1半导体芯片且具备用于与所述布线图案连接的第2电极，通过将所述第2电极直接连接至所述布线图案的相应部位而进行倒装芯片安装，并且，所述第2电极的厚度以及与所述第2电极连接的所述布线图案的相应部位的厚度总和超过所述第1半导体芯片的厚度、所述第1电极的厚度以及与所述第1电极连接的所述规定部位的布线图案的厚度总和，由此，所述第2半导体芯片位于所述第1半导体芯片之上。
所述半导体装置是不使用特殊零件而以倒装芯片安装方式将芯片尺寸不同的2块半导体芯片安装在共用衬底上的。将芯片尺寸较小的第1半导体芯片与芯片尺寸较大的第2半导体芯片完全重叠并配置在所述第2半导体芯片的正下方，从而实现薄型的立体倒装芯片安装构造。位于下侧的第1半导体芯片的厚度可以通过背面研磨(back grind)变薄，并且第1半导体芯片的连接电极(第1电极)可以使用通过金属镀敷等形成的高度较低的(高度低的)凸块电极等，由此可以将第1半导体芯片的高度抑制得较低。另一方面，例如使用用于焊盘的较厚的(高度高的)电极来作为支承位于上侧的第2半导体芯片的第2电极，从而能够确保相当高的高度，并且，当该高度不足时，也可以通过镀敷等在第2电极的顶端设置突起部(延长电极)来弥补高度不足(另外，也可以在连接有第2电极的衬底表面的布线图案的相应部位上形成突起部，可进一步增加高度)。由此，可以使第2电极的厚度以及与第2电极连接的布线图案的相应部位的厚度总和超过第1半导体芯片的厚度、第1电极的厚度以及与第1电极连接的规定部位的布线图案的厚度总和，这样，仅使用与平置于同一平面的类型的半导体安装相同的电极材料和电极形成技术，即可使第2半导体芯片位于第1半导体芯片的正上方。由于第1半导体与第2半导体均以倒装芯片安装方式安装在共用衬底的主面上，所以能够实现半导体装置的薄型化。并且，由于利用与平置于同一平面的类型的半导体安装相同的电极材料、电极形成技术来实现立体倒装芯片安装，所以不需要特殊零件，即可适当增加同一衬底面积上的半导体装置的安装数，因此，也可以降低半导体装置的成本。
并且，本发明的半导体装置中，在所述第1半导体芯片的所述第2半导体芯片侧的表面形成有屏蔽层。
利用屏蔽层，各半导体芯片彼此不容易受到电磁噪声的影响。屏蔽层设在第1半导体芯片的表面，所以不会影响半导体装置的薄型化。
另外，本发明的半导体装置中，所述第1半导体芯片的所述第1电极是高度低的金属电极，且所述第2半导体芯片的所述第2电极是由用于焊盘的较厚的金属层所构成的高度高的电极。
第1电极可以使用通过金属镀敷等形成的高度低的(高度低的)凸块电极等，从而能够将第1半导体芯片的安装高度抑制得较低。另一方面，使用用于焊盘的较厚的(高度高的)电极来作为支承位于上侧的第2半导体芯片的第2电极，从而能够确保相当高的高度。即，有效地利用与平置于同一平面的类型的半导体安装相同的电极材料、电极形成技术，可以适当地实现立体倒装芯片安装。
另外，本发明的半导体装置中，在连接有所述第2半导体芯片的所述第2电极的所述布线图案的相应部位，形成有通过金属镀敷而形成的突起状部分。
作为仅利用第2电极而导致高度不足时的对策，有在连接有第2电极的衬底表面的布线图案的相应部位处形成突起部来弥补高度的半导体装置。由此，不使用特殊零件，即可使第2半导体芯片适当地位于第1半导体芯片上，从而能够实现立体倒装芯片构造。
另外，本发明的半导体装置中，第1半导体芯片通过绝缘性树脂粘结在第2半导体芯片上。
所述半导体装置具有通过绝缘性树脂将第1半导体芯片粘结在第2半导体芯片上的构造。由于第1芯片与第2芯片一体化，所以可以将所述经过一体化的各芯片一并安装在衬底上。因此，可以简化半导体装置的制造工序。并且还能获得以下效果，即，在将较薄且耐应力较弱的第1半导体芯片贴附在具有规定厚度且耐应力较强的半导体芯片上后，一并地进行倒装芯片安装，从而消除第1半导体芯片在安装上的限制，并能够利用通用性较高的安装方法。
另外，本发明的半导体装置中，所述衬底与所述第2半导体芯片之间利用热固性绝缘树脂来密封。
利用经过热处理的密封树脂，半导体装置的构造变得坚固，并且耐湿性和耐环境性得到提高。
另外，本发明的半导体装置中，所述衬底与所述第2半导体芯片之间利用热塑性绝缘树脂来密封。
利用密封树脂使半导体装置的构造变得坚固。并且，通过对整个装置进行加热，可以使密封树脂的粘结力变弱，使得所述半导体装置可以从粘结界面剥离开来，还可以进行修复(重新安装半导体芯片)。
另外，本发明的半导体装置中，所述衬底是由紫外线透射性基材构成的衬底、或者是其一部分具有开口部的衬底，并且，在不覆盖所述第1半导体芯片的所述衬底侧的表面的状态下、利用紫外线固化性绝缘树脂形成密封构造。
高频模块用半导体装置或固体摄像元件等光学模块用半导体装置具有如下优点：通过敞开第1半导体芯片的衬底侧的表面(即，不由树脂覆盖)形成中空部，以此来缩小高频电路的寄生电容，改善高频特性，或者，可从衬底的背面侧向形成于第1半导体芯片背面的受光面照射光。着眼于该点，在本方式中，使用一部分设有开口的衬底(一部分为中空的衬底)或者可透射紫外线(即，光)的透明衬底，并且避开第1半导体芯片的背面(衬底侧的表面)进行树脂密封，形成其一部分为中空的树脂密封体。使用紫外线固化性绝缘树脂作为密封材料(以及使用紫外线透射衬底)的理由在于，在树脂密封工序中从衬底侧向至少中空部的周边部分照射紫外线使该部分光固化，防止树脂流出至中空部分。
另外，在本发明的半导体装置的其他方式中，所述衬底是由紫外线透射性基材构成的衬底，或者是其一部分具有开口部的衬底，并且，仅在所述第1半导体芯片及第2半导体芯片各自与所述衬底的所述布线图案的相应部位连接的部分的周围，利用紫外线固化性绝缘树脂形成密封构造。
将树脂密封部位限定在第1半导体芯片及第2半导体芯片与衬底的连接部的周边。对于第1半导体芯片而言，可以获得与设置中空部的上述方式相同的效果(即，通过避免树脂接触改善高频电路的频率特性，可从衬底侧照射光，可从衬底侧照射紫外线)。并且，由于树脂也不接触到第2半导体芯片的侧面或背面，所以不仅对于第1半导体芯片，而且对于第2半导体芯片而言也可以改善电路的频率特性(高频特性)。
并且，本发明的半导体装置的制造方法包括：准备所述衬底的工序，进行通过背面研磨(back grind)使厚度减薄的加工，并且在该衬底的主面上形成规定的布线图案；形成立体倒装芯片安装构造的工序，其以倒装芯片安装方式将具有所述第1电极的第1半导体芯片以及具有所述第2电极的第2半导体芯片分别安装在所述衬底上，且使所述第2半导体芯片位于所述第1半导体芯片之上。
预先使配置在下侧的第1半导体芯片薄型化，并且减小第1电极的厚度，将第1半导体芯片的位置抑制得较低，另一方面，对于第2半导体芯片而言，与第1半导体芯片相反，增大第2电极的厚度与布线图案部分的厚度总和，由此可以倒装芯片安装方式将第2半导体芯片适当地安装在第1半导体芯片上。由于未使用额外的零件，而仅使用了通常的安装技术，所以可获得制造工序不会复杂化的效果。
并且，本发明的半导体装置的制造方法中，在所述工序的基础上，还包括在所述第1半导体芯片的所述第2半导体芯片侧的表面形成屏蔽层的工序。
通过在第1半导体芯片上预先形成屏蔽层(例如，铝等的薄金属层)，再如上所述以倒装芯片安装方式立体地安装第1半导体芯片及第2半导体芯片，从而可有效地提高各芯片的抗电磁噪声性。
并且，在本发明的半导体装置的制造方法中，形成所述立体倒装芯片安装构造的工序包括如下的工序：将所述第1半导体芯片粘结在所述第2半导体芯片上而将两芯片一体化，再以倒装芯片安装方式将经过一体化的所述第1半导体芯片及第2半导体芯片一并安装在所述衬底上的工序。
所述半导体装置的制造方法中，预先粘结第1芯片及第2芯片，将第1芯片及第2芯片一体化，再以倒装芯片安装方式将经过所述一体化的两芯片一同安装的。由于倒装芯片安装工序1次即可完成，所以能够简化制造工序。
另外，本发明的半导体装置的制造方法还包括如下的工序：向以倒装芯片安装方式安装所述第1半导体芯片的区域供给薄膜状或膏状的绝缘性树脂或者各向异性导电性树脂；向以倒装芯片安装方式安装所述第2半导体芯片的区域供给薄膜状或膏状的绝缘性树脂或者各向异性导电性树脂。
通过所述方法，能够在以倒装芯片安装方式安装2块半导体芯片的同时完成树脂密封，从而可高效地形成树脂密封体。
另外，本发明的半导体装置的制造方法还包括：供给膏状的绝缘性树脂并进行密封的工序；对所述膏状的绝缘性树脂进行加热处理使其固化的工序。
由此，可以高效地形成构造坚固的树脂密封体，提高半导体装置的耐湿性或耐环境性。
林外，本发明的半导体装置的制造方法还包括如下的工序：供给膏状的绝缘性树脂；对至少一部分所述绝缘性树脂照射紫外线而使其固化，以使该绝缘性树脂不会流入到所述第1半导体芯片的与所述衬底的连接区域的内侧；对所述绝缘性树脂进行加热处理并使其固化的工序。
通过所述方法，可以高效地形成如下结构的半导体装置：第1半导体芯片仅在连接电极的周围由树脂密封，而功能面(驱动面)则呈暴露的状态(即，中空状态)，另一方面，第2半导体芯片由树脂充分密封。在进行树脂密封时，利用树脂的光固化，可有效防止树脂流出至中空部。
另外，本发明的半导体装置的制造方法中，形成所述立体倒装芯片安装构造的工序包括如下的工序：仅向所述第1半导体芯片的与所述衬底的连接部供给膏状的绝缘性树脂或者各向异性导电性树脂；向至少一部分所述绝缘性树脂照射紫外线，以使所述绝缘性树脂不会流入到所述第1半导体芯片的与所述衬底的连接部的内侧，同时以倒装芯片安装方式将所述第1半导体芯片安装到所述衬底上；以倒装芯片安装方式将所述第2半导体芯片安装到所述衬底上；供给膏状的绝缘性树脂并进行密封；对所述膏状的绝缘性树脂进行加热处理使其固化。
通过所述方法，可以高效地制造如下所述的具有坚固的树脂密封构造的半导体装置：以倒装芯片安装方式安装2块半导体芯片，且第1半导体芯片以中空状态由树脂密封，而第2半导体芯片则由树脂充分密封。
另外，本发明的半导体装置的制造方法中，形成所述立体倒装芯片安装构造的工序包括如下的工序：仅向所述第1半导体芯片的与所述衬底的连接部供给膏状的绝缘性树脂或者各向异性导电性树脂；向一部分所述绝缘性树脂照射紫外线，以使所述绝缘性树脂不会流入到所述第1半导体芯片的与所述衬底的连接部的内侧，同时以倒装芯片安装方式将所述第1半导体芯片安装到所述衬底上；以倒装芯片安装方式将所述第2半导体芯片安装到所述衬底上；向所述绝缘性树脂的未固化部分照射紫外线，以使所述绝缘性树脂不会流入到所述第2半导体芯片的与衬底的连接部的内侧，并且使未固化的所述绝缘性树脂固化。
通过所述方法，利用树脂的光固化，可防止树脂流出至中空部，并且可以仅对各第1半导体芯片及第2半导体芯片与衬底的连接部(连接电极)的周围进行树脂密封。
根据本发明，不使用特殊的零件，而利用通常的安装技术，即能够以倒装芯片安装方式将芯片尺寸不同的2块半导体芯片两者安装在共用衬底的主面上。
即，通过采用如下方法，即，通过第1半导体芯片的薄型化、电极的低高度化，来抑制第1半导体芯片的支承位置的高度，另一方面，使第2半导体芯片的电极的高度增高，且进一步根据需要也在布线图案的相应部位形成突起部以弥补高度不足，从而不使用特殊的零件和技术即可将第2半导体芯片支承在第1半导体芯片的正上方。
由此，可实现如下所述的构造最紧凑的立体倒装芯片安装构造，即，芯片尺寸较小的第1半导体芯片与芯片尺寸较大的第2半导体芯片完全重叠，并且配置在第2半导体芯片的正下方。
由于第1半导体与第2半导体均以倒装芯片安装方式安装在共用衬底的主面上，所以能够使半导体装置显著薄型化。
另外，由于利用与平置于同一平面的类型的半导体安装相同的电极材料、电极形成技术来实现立体倒装芯片安装，所以无需特殊零件，即可适当增加同一衬底面积上的半导体装置的安装数，因此，还可以降低半导体装置的成本。
另外，在第1半导体芯片的上面设置电磁屏蔽层，或者预先将第1半导体芯片及第2半导体芯片一体化，也可以一并地对所述一体化的芯片进行倒装安装，从而可实现半导体装置的高性能化及制造成本的削减。
并且，如果采用将各芯片一并倒装接合的方法，则也可以获得以下效果，即，可在将较薄且耐应力较弱的第1半导体芯片贴附在具有规定厚度且耐应力相对较强的半导体芯片上后，一并地进行倒装芯片安装，而消除第1半导体芯片在安装上的限制，从而能够利用通用性较高的安装方法。
另外，通过形成树脂密封体，可以提高半导体装置的耐湿性以及耐环境性。作为树脂密封体的方式，有对整个半导体装置进行密封的方式、以及仅对第1半导体芯片及第2半导体芯片的连接部周边进行密封的方式，在前者的方式中，可以利用树脂来保护第1芯片及第2芯片。在后者的方式中，可以使树脂不接触到第2半导体芯片，从而改善电路的高频特性。
并且，在高频模块用半导体装置或固体摄像元件等光学模块用半导体装置中，必须通过敞开第1半导体芯片的衬底侧的表面(即，不由树脂覆盖)形成中空部，从而减小高频电路的寄生电容，改善高频特性，或者使从衬底的背面侧向形成在第1半导体芯片背面的受光面照射光，考虑到该点，本发明中，也可以适用于在树脂密封体中设置有中空部的构造。即，通过采用以下技术，即，使用一部分为中空的衬底或者可透射紫外线的透明衬底，并且使用紫外线固化性绝缘树脂作为密封材料，在树脂密封工序中，从衬底侧向至少中空部的周边部分照射紫外线使该部分光固化，防止树脂流出至中空部分，从而可实现适用于高频模块用半导体装置或固体摄像元件等光学模块的小型且薄型的半导体装置。
并且，在进行树脂的固化时，通过并用紫外线固化与热固化，也可以进一步改善密封体的密封特性。
另外，根据本发明，能够以倒装芯片安装方式将2块半导体芯片高效地安装在共用衬底上，并且，也可以根据需要形成树脂密封体并封装，从而可以利用经过简化的制造工序来高效地制造小型、薄型且可靠性较高的半导体装置。
本发明的半导体装置，以倒装芯片安装方式将多个半导体芯片安装在同一衬底面上，以低成本来实现高密度化、薄型化，并且制造工序也得到简化，因此，可以用作要求高集成化、薄型化、层叠化的半导体存储器和SIP(System in Package)等的半导体封装。
另外，一部分树脂密封体中具有中空构造的半导体装置可以适用于高频模块零件或固体摄像元件等光学模块零件。
根据本发明，可确立不使用特殊零件和技术且方便的立体倒装芯片安装技术。
附图说明
图1是表示本发明的半导体装置的基本构造的半导体装置的剖面图。
图2是具有在第1半导体芯片的上面形成有电磁屏蔽层的构造的半导体装置的剖面图。
图3是具有对衬底上的一部分布线图案实施镀敷以增加高度的构造的半导体装置的剖面图。
图4是表示本发明的半导体装置的其他示例(将第1半导体芯片及第2半导体芯片一体化的示例)的半导体装置的剖面图。
图5是表示本发明的半导体装置的其他示例(对整体进行树脂密封的示例)的半导体装置的剖面图。
图6(a)、(b)是表示具有中空的树脂密封体的半导体装置的构造示例的半导体装置的剖面图，图6(a)是使用了具有开口部的衬底的半导体装置的剖面图，图6(b)是使用了紫外线透射衬底的半导体装置的剖面图。
图7(a)、(b)是具有中空部且具有仅对各半导体芯片的电极周边进行了树脂密封的构造的半导体装置的剖面图，图7(a)是使用了具有开口部的衬底的半导体装置的剖面图，图7(b)是使用了紫外线透射衬底的半导体装置的剖面图。
图8(a)～(c)是表示图1的本发明的半导体装置的制造方法的主要工序中的装置的剖面图。
图9(a)～(d)是用于说明图2所示的半导体装置(具有设有屏蔽层的构造的半导体装置)的制造方法的主要工序中的半导体装置的剖面图。
图10(a)～(e)是表示图4的半导体装置的制造方法的主要工序中的半导体装置的剖面图。
图11(a)～(f)是表示图5的半导体装置的制造方法的主要工序中的半导体装置的剖面图。
图12(a)～(f)是用于说明图6(a)所示的半导体装置的制造方法的主要工序中的半导体装置的剖面图。
图13(a)～(f)是用于说明图7(a)所示的半导体装置的制造方法的主要工序中的半导体装置的剖面图。
符号说明
101：通过背面研磨进行了薄型化加工的第1半导体芯片
102：倒装安装用的高度低的第1电极(凸块电极等)
103：第2半导体芯片
104：倒装安装用的高度高的第2电极(例如，将焊盘用金属层与镀敷层组合而确保了规定高度的电极)
105：衬底(安装衬底)
106：衬底上的布线图案(端子电极)
107：由金属构成的电磁屏蔽层
108：布线图案上的镀敷层(用于弥补第2电极的高度不足的金属层)
109(1)、109(2)、109：密封树脂
110：粘结剂
150、152、154、156、158、160、162、164、166：本发明的具有立体倒装芯片构造的半导体装置(SiP等)
205：具有开口部的安装衬底
208：紫外线透射性安装衬底
209(1)、209(2)：密封树脂(兼具热固化性与紫外线固化性的树脂)
A：中空部(未设有密封树脂的部分)
具体实施方式
以下，参照附图说明本发明的实施方式。
(实施方式1)
图1是表示本发明的半导体装置的基本构造的半导体装置的剖面图。
如图所示，半导体装置150是以倒装芯片安装方式将2块半导体芯片101、103立体地安装而成的。
即，在第1半导体芯片(下侧的半导体芯片)101上，形成有通过金属镀敷等形成的凸块电极(高度低的电极：以下称作第1电极)102，且该第1电极102直接与形成在衬底105上的规定布线图案106连接。即，第1半导体装置以倒装芯片安装方式安装在衬底105的主面上。
同样地，在第2半导体芯片103上形成有高度高的电极104(以下称作第2电极)，且该第2电极104直接与形成在衬底105上的规定布线图案106连接。即，第2半导体芯片103也与第1半导体芯片101同样，是以倒装芯片安装方式安装在衬底105的主面上。
在所述立体倒装芯片构造中，完全不使用特殊零件。
在此，第1半导体芯片101是硅(Si)等可薄型化的材质的芯片，预先将其背面研磨(back grind)至50～80μm左右。
另外，第1电极102由Ni、Au、Cu等金属材料构成，高度为5～10μm，将其高度抑制得较低。
另一方面，第2半导体芯片103是Si、SiC、GaAs等可进行倒装芯片安装的材质的芯片，其厚度为100～600μm左右。另外，为了使半导体装置进一步薄型化，也可以对该第2半导体芯片103实施背面研磨加工。
第2电极104由Ni、Au、Cu等金属材料构成，高度为90～120μm。在图1中，该第2电极104的顶端呈突起状(例如，可以通过层叠2个电极层而形成这样的顶端为突起状的电极)，以确保高度。
作为支承第2半导体芯片103的第2电极104，例如可以使用用于焊盘的较厚的(高度高的)电极。以此，可以确保相当高的高度。即，有效利用与平置于同一平面的类型的半导体安装相同的电极材料、电极形成技术，即可适当地实现立体倒装芯片安装。
如上所述，由于第1半导体芯片101的厚度为50～80μm左右，第1电极102的高度为5～10μm，所以第1半导体芯片101的上面的位置距离衬底105的主面最大为90μm左右。另一方面，由于第2电极104的高度如上所述为90～120μm，所以能够将第2半导体芯片103保持在第1半导体芯片101的正上方。
另外，衬底(安装衬底)105由有机材料(环氧树脂、聚酰亚胺等)或无机材料(玻璃、陶瓷等)构成。在利用镀敷法形成布线时，布线图案(端子电极)106是通过将经过滚轧的Cu箔或电解Cu箔作为基底并将Ni及Au镀敷(电解或无电解)到该基底表面上而形成的，总布线高度为30～50μm，用于安装半导体芯片101、103的电极部的平坦度小于等于±2μm。另外，布线图案也可以通过分配法来形成。当利用分配法来形成布线图案时，则涂敷Ag、Au、Pd等的纳米膏后煅烧成10～20μm的厚度。
如图2、图3所示，图1所示的基本安装构造可进行各种变形及应用。
图2是具有在第1半导体芯片的上面形成有电磁屏蔽层的构造的半导体装置的剖面图。
如图所示，在半导体芯片的上面设有厚度为5～10μm的Al、Ag、Au、Cu等的薄箔材料或(纳米)膏层作为屏蔽材料107。以此，提高第1半导体芯片101及第2半导体芯片103的抗电磁噪声性。并且，由于屏蔽材料107极薄，所以不会对立体配置第2半导体芯片103造成妨碍。
图3是具有对衬底上的一部分布线图案实施镀敷以增加高度的构造的半导体装置的剖面图。
当仅通过增加第2电极104的高度而无法确保充分的高度时，可对衬底105上的一部分布线图案实施镀敷，利用该镀敷部分来弥补高度不足。
如图3所示，仅对与第2电极104连接的布线图案106进行局部镀敷(例如Cu镀敷)，使镀敷层108的厚度为30～50μm左右。以此，可以以该镀敷层108的厚度相应地将第2半导体芯片103支承在较高的位置。因此，即使在仅利用第2电极104而导致高度不足的情况时，也可以有效地弥补该高度不足，从而能够实现立体倒装芯片安装。
另外，当利用分配法来形成布线图案106时，用于弥补高度的电极部分108也同样利用分配法形成。所述电极部分108的厚度为30～50μm左右。
其次，说明图1(至图3)的半导体装置的制造方法。
图8(a)～(c)是表示图1的本发明的半导体装置的制造方法的主要工序中的装置的剖面图。
如图8(a)所示，在衬底105上形成布线图案106(金属的蒸镀以及图案化)。此时，根据需要，通过局部镀敷和分配在布线图案106上形成端子电极108(图3)。
接着，如图8(b)所示，形成第1电极102，并且，通过应力变形较小的低温、低负荷法，以倒装芯片安装方式将背面研磨至50μm厚度的第1半导体芯片101安装到衬底105上(例如，常温低负荷超声波接合或电极表面等离子体处理后的真空常温接合等)。
再接着，如图8(c)所示，通过超声波接合或金属接合法，以倒装芯片安装方式将形成有第2电极104的第2半导体芯片103安装到衬底105上。
图9(a)～(d)是用于说明图2所示的半导体装置(具有设有屏蔽层的构造的半导体装置)的制造方法的主要工序中的半导体装置的剖面图。
图9(a)、(b)、(d)分别对应于图8(a)、(b)、(c)。图9所示的制造方法的特征性工序是图9(c)的工序。即，在图9(c)的工序中，在进行了倒装芯片安装的第1半导体芯片101上形成有电磁屏蔽层107。
另外，可考虑对本发明进行各种变形，例如，也可以将第2半导体芯片101背面研磨得较薄，以促进半导体装置的薄型化。另外，也可以将第3半导体芯片以倒装芯片安装方式安装到同一衬底面上，以进一步提高安装密度。并且，还可以在第2半导体芯片的下面配置多个半导体芯片或面安装零件，以实现高密度安装。
(实施方式2)
图4是表示本发明的半导体装置的其他示例(将第1半导体芯片及第2半导体芯片一体化的示例)的半导体装置的剖面图。在图4中，在与前文所述的图示共同的部分上标注了相同的参照符号，并省略对共同部分的说明。这一点在以下图示中同样适用。
在前文所述的实施方式中，是分别对2块半导体芯片进行倒装芯片安装的，而在本实施方式中，则首先粘结2块半导体芯片(101、103)，接着以倒装芯片安装方式将一体化的半导体芯片一并安装到衬底105上。
即，在前文所述的实施方式中，第1半导体芯片101与第2半导体芯片103是未接触或者未紧密贴合的状态，而在本实施方式中，第1半导体芯片101的上表面与第2半导体芯片103的下表面通过粘结剂110固定。
该粘结剂107为高耐热(玻璃转变温度为120～180℃)的环氧树脂、聚酰亚胺树脂、丙烯酸树脂、硅树脂等，较理想的是不含卤素、有机磷酸等腐蚀诱发成分。并且，粘结剂107的固化温度为100～200℃。
其次，说明该半导体装置的制造方法。
图10是表示图4的半导体装置的制造方法的主要工序中的半导体装置的剖面图。
首先，如图10(a)所示，准备第2半导体芯片103。
接着，如图10(b)所示，以不覆盖第2半导体芯片103上的电极形成区域的方式供给粘结剂110。
然后，如图10(c)所示，将第1半导体芯片101粘结(die bonding，芯片接合)在第2半导体芯片103上。在第1半导体芯片101上，形成有第1电极(凸块电极)102，并且第1半导体芯片的厚度被背面研磨至50μm。
再接着，如图10(d)所示，在第2半导体芯片上形成第2电极(高度高的电极)104。此时较理想的是，第1电极102与第2电极104距离第2半导体芯片103的背面的高度偏差小于等于±2μm。另外，在此也可以附加缩小电极高度偏差的校平工序。
最后，如图10(e)所示，通过超声波接合或金属接合法，以倒装芯片安装方式将经过一体化的半导体芯片101及半导体芯片103一并地安装到形成有布线图案(端子电极)106的衬底105上。
这样，通过在将耐应力较弱且较薄的第1半导体芯片101贴附在耐应力相对较强且较厚的半导体芯片103上后，一并地进行倒装芯片安装，消除第1半导体芯片在安装上的限制，从而能够利用通用性较高的安装方法。
另外，在之前的说明中，是分别形成各半导体芯片(101、103)的第1电极及第2电极(102、104)的，但也可以在最先对各芯片(101、103)进行芯片接合后，利用镀敷掩膜，对两芯片(101、103)一并地形成镀敷电极(102、104)。以此可以缩小电极高度的偏差。
(实施方式3)
图5是表示本发明的半导体装置的其他示例(对整个半导体装置进行了树脂密封的示例)的半导体装置的剖面图。
在本实施方式中，通过对裸片(101、103)进行树脂密封形成封装构造，从而提高半导体装置的耐水性或耐环境性。如图5所示，在本实施形态的半导体装置158上设置有用于密封整个半导体装置的树脂密封体109(其他构造与图1相同)。
密封树脂109由高耐热(玻璃转化温度为120～180℃)的环氧树脂、聚酰亚胺树脂、丙烯酸树脂、硅树脂等构成，较理想的是不含卤素、有机磷酸等腐蚀诱发成分。并且，密封树脂109的固化温度为100～200℃。
其次，对该半导体装置的制造方法进行说明。
图11(a)～(f)是表示图5的半导体装置的制造方法的主要工序中的装置的剖面图。
首先，如图11(a)所示，在衬底105上形成布线图案(端子电极)106。
接着，如图11(b)所示，对衬底105的第1半导体芯片101的安装区域供给不会妨碍到倒装芯片安装的绝缘性粘结薄膜(NCF)109(1)。另外，参照符号109(1)的(1)表示最初部分地供给的树脂。
另外，绝缘性粘结薄膜109(1)也可以是各向异性导电性薄膜(ACF)或膏体(NCP或ACP)。
然后，如图11(c)所示，以倒装芯片安装方式将形成有第1电极102的第1半导体芯片101安装到衬底105上。该安装是利用热压结合法，在150～220℃下加热5～20秒钟进行的。
再接着，如图11(d)所示，对安装第2半导体芯片103的区域供给同样的绝缘性粘结薄膜109(2)。
最后，如图11(e)所示，同样利用热压结合方式，以倒装芯片安装方式将形成有第2电极104的第2半导体芯片103安装到衬底105上。
通过所述方式，形成如图11(f)所示的对整体进行了树脂密封的半导体装置。
另外，在图11(e)、图11(f)中，对整个树脂密封体标注了109这一参照符号(即，109(1)与109(2)合起来为109)。
另外，在所述方法中，是首先对衬底侧供给密封树脂，再利用热压结合方式进行倒装芯片安装的，然而也可以从侧面利用毛细管渗流现象，使底部填充密封树脂膏流入到第1实施形态和第2实施形态中进行了倒装芯片安装的半导体芯片。
另外，较理想的是，密封树脂膏的粘度为1～30Pa·s。并且，为了实现高可靠性，较理想的是含有20～50wt％的小于1μm至10μm的二氧化硅粉末。此时，可以进行一并树脂密封，具有与热压结合方法相比可简化工序的优点。
(实施方式4)
在本实施方式中，采用了在一部分树脂密封体中设置有中空部的构造，使得也能够从安装衬底105侧照射光。
即，在高频模块用半导体装置或固体摄像元件等光学模块用半导体装置中，必须通过敞开第1半导体芯片101的衬底105侧的表面(即，不由树脂覆盖)形成中空部，从而缩小高频电路的寄生电容，改善高频特性，或者使得能够从衬底的背面侧向形成在第1半导体芯片背面的受光面照射光，考虑到该点，在本实施方式中采用了在树脂密封体中设置有中空部的构造。
图6(a)、(b)是表示具有中空的树脂密封体的半导体装置的构造示例的半导体装置的剖面图，图6(a)是使用了具有开口部的衬底的示例，图6(b)是使用了紫外线透射衬底的示例。
如图6(a)、(b)所示，在实施方式的半导体装置(160、162)中、在一部分树脂密封体109中形成有中空部(A)。由此，使第1半导体芯片101的功能面(驱动面)露出，从而能够从具有开口部的衬底205(或者，紫外线透射衬底208)照射光。
但是，在形成具有中空部的树脂密封体时，会产生树脂密封材料容易流出到欲形成中空的区域(中空部A)的问题。
因此，在本发明中，为了提高所述中空安装的树脂密封区域的精度，使用已赋予了紫外线固化性的密封树脂109。即，为了进一步向热固化型树脂附加紫外线固化性，而在该密封树脂成分中预先添加阳离子聚合类固化树脂催化剂。
接着，在安装第1半导体101时，从具有开口部的衬底205或紫外线透射衬底208的下面侧照射紫外线，在该紫外线照射下实施倒装芯片安装。通过所述紫外线照射，使密封树脂109的中空部的周边光固化，使该部分发挥屏障的作用而有效地防止多余树脂的流出。
即，通过适当采用如下所述的技术，即，使用一部分为中空的衬底或者可透射紫外线的透明衬底，并且使用紫外线固化性绝缘树脂作为密封材料，在树脂密封工序中，从衬底侧向至少中空部的周边部分照射紫外线使该部分光固化，以防止树脂流出至中空部分，从而可实现适用于高频模块用半导体装置或固体摄像元件等光学模块的小型且薄型的半导体装置。
其次，说明图6(a)所示的半导体装置的制造方法。
图12(a)～(f)是用于说明图6(a)所示的半导体装置的制造方法的主要工序中的半导体装置的剖面图。
首先，如图12(a)所示，在设置有开口部A的衬底205上形成规定的布线图案106。
接着，如图12(b)所示，向衬底205上的第1半导体芯片101的连接电极部周边供给已赋予了紫外线固化性的树脂209(1)。
然后，如图12(c)所示，将形成有电极102的第1半导体芯片101对准(定位)并倒装接合在衬底205上。此时，为了防止树脂209(1)从衬底205的开口部A流出，从衬底205的开口部A照射高压汞灯、金属卤素灯、镓灯等的具有主波长的紫外线。
以此，使照射到紫外线的部分的树脂固化，从而防止树脂流出至开口部A。通过所述方式，第1半导体芯片101以中空且密封的状态进行了倒装芯片安装。
以下，经过图12(d)、图12(e)的工序，完成如图12(f)所示的具备具有中空构造的树脂密封封装的半导体装置160。图12(d)、图12(e)的工序(第2半导体芯片103的安装工序)与图11(d)、图11(e)相同，因而省略说明。
当使用图6(b)所示的紫外线透射衬底(208)来形成具有中空构造的树脂密封封装时，可以经过相同的工序来形成。但是，此时是在使遮光掩膜抵接至衬底208下表面的状态下实施紫外线照射，以使得紫外线仅照射到要形成中空的区域。
(实施方式5)
在本实施方式中，使第1半导体芯片为中空且由树脂密封(这点与实施方式4相同)，另外使第2半导体芯片为仅电极周边由树脂密封的结构。
图7(a)、(b)是具备具有中空部且仅各半导体芯片的电极周边由树脂密封的构造的半导体装置的剖面图，图7(a)是使用了具有开口部的衬底的示例，图7(b)是使用了紫外线透射衬底的示例。
在实施方式4中，对2块半导体芯片中的第1半导体芯片101在中空安装状态下进行了树脂密封，而对第2半导体芯片103的整个芯片下表面进行了树脂密封，但在本实施方式中，在中空安装状态下也对第2半导体芯片103进行了树脂密封(即，实施部分树脂密封)。
作为密封2块半导体芯片101、103的连接电极周边的树脂(图7(a)、(b)中的参照符号209(1)、209(2))，可以使用所述赋予了紫外线固化性的密封树脂。
其次，说明该半导体装置的制造方法。
首先，图13(a)～(f)是用于说明图7(a)所示的半导体装置的制造方法的主要工序中的半导体装置的剖面图。
图13(a)～图13(c)与图12(a)～图12(c)相同。即，在具有开口部A的衬底205上形成布线图案106，并部分地供给密封树脂209(1)，接着，对第1半导体芯片101实施倒装芯片安装。
然后，如图13(d)所示，仅对第2半导体芯片103的电极连接部供给密封树脂209(2)。
再接着，如图13(e)所示，以倒装芯片安装方式安装第2半导体芯片103。此时，从衬底205侧以及半导体装置的侧面照射紫外线。以此使树脂209(1)、209(2)均固化，从而对第1半导体芯片及第2半导体芯片(101、103)均实现中空安装。
另外，使用图7(b)的紫外线透射性衬底208的装置也可以经过同样的制造工序形成。其中，紫外线照射是在使遮光掩膜抵接到紫外线透射性衬底208的下表面的状态下进行的。
这样，使用兼具热固化性与光固化性的树脂，并利用紫外线照射使中空部周边的树脂局部固化，以此可防止树脂流出至中空部，还可以容易地实现仅对电极周边进行点状树脂密封的方式。
如以上所说明，根据本发明，不使用特殊的零件，而利用通常的安装技术，即能够以倒装芯片安装方式将芯片尺寸不同的2块半导体芯片两者安装到共用衬底的主面上。
即，通过采用如下所述方法，即，通过第1半导体芯片的薄型化、电极的低高度化，来抑制第1半导体芯片的支承位置的高度，另一方面，使第2半导体芯片的电极高度增高，并进一步根据需要在布线图案的相应部位也形成突起部，以弥补高度不足，从而不使用特殊零件和技术，即可将第2半导体芯片支承在第1半导体芯片的正上方。
以此，实现如下所述的构造最紧凑的立体倒装芯片安装构造，即，将芯片尺寸较小的第1半导体芯片与芯片尺寸较大的第2半导体芯片完全重叠，并配置在第2半导体芯片正下方。
由于第1半导体芯片与第2半导体芯片均以倒装芯片安装方式安装在共用衬底的主面上，所以能够使半导体装置显著薄型化。
并且，由于是利用与平置于同一平面的类型的半导体安装相同的电极材料、电极形成技术来实现立体倒装芯片安装的，所以无需特殊的零件，即可适当增加同一衬底面积上的半导体装置的安装数，因此，也可以降低半导体装置的成本。
并且，也可以在第1半导体芯片的上面设置电磁屏蔽层，或者预先将第1半导体芯片及第2半导体芯片一体化，并将所述一体化的芯片一并地进行倒装安装，从而可以实现半导体装置的高性能化及制造成本的削减。
另外，如果采用将各芯片一并地倒装接合的方法，则也可以获得以下效果，即，可在将较薄且耐应力较弱的第1半导体芯片贴附在具有规定厚度且耐应力相对较强的半导体芯片上后，一并地进行倒装芯片安装，而消除第1半导体芯片在安装上的限制，从而能够利用通用性较高的安装方法。
另外，通过形成树脂密封体，可以提高半导体装置的耐湿性以及耐环境性。作为树脂密封体的方式，有对整个半导体装置进行密封的方式、以及仅对第1半导体芯片及第2半导体芯片的连接部周边进行密封的方式，在前者的方式中，可以利用树脂来保护第1芯片及第2芯片。在后者的方式中，可以使树脂不会接触到第2半导体芯片，从而改善电路的高频特性。
并且，在高频模块用半导体装置或固体摄像元件等光学模块用半导体装置中，必须通过敞开第1半导体芯片的衬底侧的表面(即，不由树脂覆盖)形成中空部，从而减小高频电路的寄生电容，改善高频特性，或者使得能够从衬底的背面侧向形成在第1半导体芯片背面的受光面照射光，考虑到该点，本发明中，也可以适用在树脂密封体中设置有中空部的构造。即，通过采用以下技术，即，使用一部分为中空的衬底或者可透射紫外线的透明衬底，并且使用紫外线固化性绝缘树脂作为密封材料，在树脂密封工序中，从衬底侧向至少中空部的周边部分照射紫外线而使该部分光固化，防止树脂流出至中空部分，从而可实现适用于高频模块用半导体装置或固体摄像元件等的光学模块的小型且薄型的半导体装置。
并且，在进行树脂的固化时，通过并用紫外线固化与热固化，也可以进一步改善密封体的密封特性。
并且，根据本发明，能够以倒装芯片安装方式将2块半导体芯片高效地安装在共用衬底上，另外，也可以根据需要形成树脂密封体并封装，从而可以利用经过简化的制造工序来高效地制造小型、薄型且可靠性较高的半导体装置。
本发明的半导体装置，是以倒装芯片安装方式将多个半导体芯片安装在同一衬底面上，以低成本来实现高密度化、薄型化，并且制造工序也得到简化，因此，可以用作要求高集成化、薄型化、层叠化的半导体存储器或SIP(System in Package：系统封装)等的半导体安装。
另外，一部分树脂密封体中具有中空构造的半导体装置可以适用于高频模块零件或固体摄像元件等光学模块零件。
根据本发明，可以确立不使用特殊零件或技术且使用方便的立体倒装芯片安装技术。
以上参照了特定的实施方式对本发明进行了详细说明，但对于本领域技术人员而言可明确的是，在不脱离本发明的精神和范围的前提下可进行各种变更和修正。本申请案是基于2005年1月25日提出的申请号为2005-016818的日本专利申请案，并将其内容作为参照引入本申请案中。
产业上的可利用性
本发明是以倒装芯片安装方式将多个半导体芯片安装在同一衬底面上，从而发挥能够以低成本来实现高密度且薄型的半导体装置的效果，因此可以用作半导体存储器或SIP(System in Package)用的半导体装置，并且，在一部分树脂密封体中具有中空构造的半导体装置，可以用作高频模块零件或固体摄像元件等光学模块零件用的半导体装置。

Claims (17)

1.半导体装置，其特征在于，包括：
在主面上形成有规定的布线图案的衬底；
第1半导体芯片，其具备用于与所述衬底的所述布线图案连接的第1电极，通过将所述第1电极直接连接至所述布线图案的相应部位而进行倒装芯片安装；
第2半导体芯片，其纵横长度均大于所述第1半导体芯片且具备用于与所述布线图案连接的第2电极，通过将所述第2电极直接连接至所述布线图案的相应部位而进行倒装芯片安装，并且，所述第2电极的厚度以及与所述第2电极连接的所述布线图案的相应部位的厚度总和超过所述第1半导体芯片的厚度、所述第1电极的厚度以及与所述第1电极连接的所述规定部位的布线图案的厚度总和，所述第2半导体芯片位于所述第1半导体芯片之上。
2.根据权利要求1所述的半导体装置，其特征在于，
在所述第1半导体芯片的靠所述第2半导体芯片侧的表面上形成有屏蔽层。
3.根据权利要求1所述的半导体装置，其特征在于，
所述第1半导体芯片的所述第1电极是高度较低的金属电极，所述第2半导体芯片的所述第2电极是由用于焊盘的较厚的金属层所构成的高度较高的电极。
4.根据权利要求1至3中任一项所述的半导体装置，其特征在于，
在连接有所述第2半导体芯片的所述第2电极的所述布线图案的相应部位，形成有通过金属镀敷而形成的突起状部分。
5.根据权利要求1至4中任一项所述的半导体装置，其特征在于，
第1半导体芯片通过绝缘性树脂粘结在第2半导体芯片上。
6.根据权利要求1至5中任一项所述的半导体装置，其特征在于，
所述衬底与所述第2半导体芯片之间利用热固性绝缘树脂来密封。
7.根据权利要求1至5中任一项所述的半导体装置，其特征在于，
所述衬底与所述第2半导体芯片之间利用热塑性绝缘树脂来密封。
8.根据权利要求1至5中任一项所述的半导体装置，其特征在于，
所述衬底是由紫外线透射性基材构成的衬底、或者是其一部分具有开口部的衬底，并且，在不覆盖所述第1半导体芯片的所述衬底侧表面的状态下、利用紫外线固化性绝缘树脂形成密封构造。
9.根据权利要求1至5中任一项所述的半导体装置，其特征在于，
所述衬底是由紫外线透射性基材构成的衬底、或者是其一部分具有开口部的衬底，并且，仅在所述第1半导体芯片及第2半导体芯片各自与所述衬底的所述布线图案的相应部位连接的部分的周围，利用紫外线固化性绝缘树脂形成密封构造。
10.一种半导体装置的制造方法，其用于制造权利要求1、3或4中任一项所述的半导体装置，其特征在于，包括：
准备所述衬底的工序，进行通过背面研磨而使厚度减薄的加工，并且在所述衬底的主面上形成规定的布线图案；
形成立体倒装芯片安装构造的工序，将具有所述第1电极的第1半导体芯片以及具有所述第2电极的第2半导体芯片分别在所述衬底上进行倒装芯片安装，且使所述第2半导体芯片位于所述第1半导体芯片之上。
11.一种半导体装置的制造方法，其用于制造权利要求2所述的半导体装置，其特征在于，
在权利要求10所述的工序的基础上，还包括在所述第1半导体芯片的靠所述第2半导体芯片侧的表面形成屏蔽层的工序。
12.一种半导体装置的制造方法，其用于制造权利要求5所述的半导体装置，其特征在于，
权利要求10所述的形成所述立体倒装芯片安装构造的工序包括：将所述第1半导体芯片粘结在所述第2半导体芯片上而使两芯片一体化，并将经过所述一体化的所述第1半导体芯片及第2半导体芯片一同在所述衬底上进行倒装芯片安装的工序。
13.一种半导体装置的制造方法，其用于制造权利要求6或7所述的半导体装置，其特征在于，
在权利要求10所述的工序的基础上，还包括如下的工序：
向倒装芯片安装有所述第1半导体芯片的区域供给薄膜状或膏状的绝缘性树脂或者各向异性导电性树脂；
向倒装芯片安装有所述第2半导体芯片的区域供给薄膜状或膏状的绝缘性树脂或者各向异性导电性树脂。
14.一种半导体装置的制造方法，其用于制造权利要求6或7所述的半导体装置，其特征在于，
在权利要求10所述的工序的基础上，还包括如下的工序：
供给膏状的绝缘性树脂并进行密封；
对所述膏状的绝缘性树脂进行加热处理并使其固化。
15.一种半导体装置的制造方法，其用于制造权利要求8所述的半导体装置，其特征在于，
在权利要求10所述的工序的基础上，还包括如下的工序：
供给膏状的绝缘性树脂；
对至少一部分所述绝缘性树脂照射紫外线并使其固化，以使所述绝缘性树脂不会流入到所述第1半导体芯片的与所述衬底连接的区域的内侧；
对所述绝缘性树脂进行加热处理并使其固化的。
16.一种半导体装置的制造方法，其用于制造权利要求8所述的半导体装置，其特征在于，
权利要求10所述的形成所述立体倒装芯片安装构造的工序包括如下的工序：
仅向所述第1半导体芯片的与所述衬底的连接部供给膏状的绝缘性树脂或者各向异性导电性树脂；
向至少一部分所述绝缘性树脂照射紫外线，使所述绝缘性树脂不会流入到所述第1半导体芯片的与所述衬底的连接部的内侧，同时将所述第1半导体芯片在所述衬底上进行倒装芯片安装；
将所述第2半导体芯片在所述衬底上进行倒装芯片安装；
供给膏状的绝缘性树脂并进行密封；
对所述膏状的绝缘性树脂进行加热处理并使其固化。
17.一种半导体装置的制造方法，其用于制造权利要求9所述的半导体装置，其特征在于，
权利要求10所述的形成所述立体倒装芯片安装构造的工序包括如下的工序：
仅向所述第1半导体芯片的与所述衬底的连接部供给膏状的绝缘性树脂或者各向异性导电性树脂；
向一部分所述绝缘性树脂照射紫外线，使所述绝缘性树脂不会流入到所述第1半导体芯片的与所述衬底的连接部的内侧，同时将所述第1半导体芯片在所述衬底上进行倒装芯片安装；
将所述第2半导体芯片在所述衬底上进行倒装芯片安装；
向所述绝缘性树脂的未固化部分照射紫外线、使所述绝缘性树脂不会流入到所述第2半导体芯片的与衬底的连接部的内侧、并且使未固化的所述绝缘性树脂固化。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10014283B1 (en) 2017-08-10 2018-07-03 Jing Qiao Corporation Limited High heat dissipation stacked chip package structure and the manufacture method thereof
CN112530880A (zh) * 2019-09-17 2021-03-19 铠侠股份有限公司 半导体装置及半导体装置的制造方法

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2006080082A1 (ja) * 2005-01-28 2006-08-03 Spansion Llc 積層型半導体装置用キャリア及び積層型半導体装置の製造方法
JP2008141122A (ja) * 2006-12-05 2008-06-19 Denso Corp 樹脂モールド電子部品及びその製造方法
US7608921B2 (en) * 2006-12-07 2009-10-27 Stats Chippac, Inc. Multi-layer semiconductor package
JP2011055033A (ja) * 2009-08-31 2011-03-17 Kyocera Kinseki Corp 圧電発振器
JP2012189788A (ja) * 2011-03-10 2012-10-04 Toshiba Corp カメラモジュール、およびカメラモジュールの製造方法
US20130214419A1 (en) * 2012-02-16 2013-08-22 Chipbond Technology Corporation Semiconductor packaging method and structure thereof
JP6656836B2 (ja) * 2015-07-24 2020-03-04 新光電気工業株式会社 実装構造体及びその製造方法
US10636714B2 (en) * 2015-11-05 2020-04-28 Sony Semiconductor Solutions Corporation Semiconductor device, manufacturing method of semiconductor device, and electronic apparatus

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10294423A (ja) * 1997-04-17 1998-11-04 Nec Corp 半導体装置
JP3891678B2 (ja) 1998-03-11 2007-03-14 松下電器産業株式会社 半導体装置
US6369448B1 (en) * 2000-01-21 2002-04-09 Lsi Logic Corporation Vertically integrated flip chip semiconductor package
US7247932B1 (en) * 2000-05-19 2007-07-24 Megica Corporation Chip package with capacitor
JP2002009265A (ja) * 2000-06-21 2002-01-11 Sony Corp 固体撮像装置
JP2002170921A (ja) 2000-12-01 2002-06-14 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
JP2002270760A (ja) 2001-03-07 2002-09-20 Sony Corp 電子部品、そのアセンブリ及びその製造方法
EP1263043A1 (en) * 2001-05-30 2002-12-04 Alcatel Electronic element with a shielding
JP2004006482A (ja) * 2002-05-31 2004-01-08 Renesas Technology Corp 半導体装置およびその製造方法
JP2004079923A (ja) * 2002-08-22 2004-03-11 Fujitsu Ltd 半導体装置及びその製造方法
JP2004179232A (ja) * 2002-11-25 2004-06-24 Seiko Epson Corp 半導体装置及びその製造方法並びに電子機器
JP2004214344A (ja) 2002-12-27 2004-07-29 Nec Kansai Ltd 固体撮像装置
US7026711B2 (en) * 2003-12-16 2006-04-11 Taiwan Semiconductor Manufacturing Company, Ltd. Thermal dispensing enhancement for high performance flip chip BGA (HPFCBGA)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10014283B1 (en) 2017-08-10 2018-07-03 Jing Qiao Corporation Limited High heat dissipation stacked chip package structure and the manufacture method thereof
CN112530880A (zh) * 2019-09-17 2021-03-19 铠侠股份有限公司 半导体装置及半导体装置的制造方法
US11894358B2 (en) 2019-09-17 2024-02-06 Kioxia Corporation Semiconductor device and manufacturing method thereof
CN112530880B (zh) * 2019-09-17 2024-02-09 铠侠股份有限公司 半导体装置及半导体装置的制造方法

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