CN100539073C - 制造包括栓塞的半导体器件的方法 - Google Patents

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Abstract

一种制造半导体器件的方法，包括在衬底上形成绝缘层；利用硬掩模图案来蚀刻绝缘层以形成接触孔，该硬掩模图案包括多晶硅；用导电层填充接触孔；蚀刻导电层以在接触孔中形成栓塞；利用包括HBr和Cl2的气体混合物的蚀刻气体移除残留的硬掩模图案以暴露出栓塞的上部并且使该上部突出在绝缘层上方以及在突出的栓塞上和在栓塞的上部周围形成金属线。

Description

制造包括栓塞的半导体器件的方法
相关申请的交叉引用
本发明要求享有在2006年9月11日提交的韩国专利申请No.10-2006-0087560的优先权，其全部内容通过引用并入本文。
技术领域
本发明涉及制造半导体器件的方法，更具体涉及制造增加接触面积的接触塞的方法。
背景技术
栓塞被形成来连接不同层上的金属互联线。钨栓塞工艺已经被普遍用于形成栓塞。
在钨栓塞工艺中，在接触孔的内部形成钨层，以形成钨栓塞。然后实施利用干蚀刻法的回蚀刻过程，以使栓塞相互隔离。
图1A和1B说明形成半导体器件的典型方法。如图1A所示，在衬底11上形成层间绝缘层12。利用硬掩模图案来蚀刻层间绝缘层12以形成接触孔14。
如图1B所示，移除硬掩模图案13。在整个表面上形成钨层，直到填充接触孔14。然后，实施回蚀刻过程以形成钨栓塞15。在钨栓塞15上形成金属层，然后使其图案化以形成金属线16。
由于半导体器件变得高度集成，因此接触孔14的深度变得更深，因而形成深接触孔。在形成钨栓塞并蚀刻之后，还实施过蚀刻以实现整个晶片的蚀刻均匀性。
过蚀刻可在接触孔14内部的钨栓塞15上产生栓塞损失。附图标记L1表示栓塞损失。栓塞损失L1在晶片的某些部分中可能很大。
图2是说明当使用传统方法时所观测的栓塞损失的显微图。在钨栓塞的顶表面上产生大量的栓塞损失。由于在钨栓塞上形成包括铝(Al)、铜(Cu)或钨(W)的金属层，因此栓塞损失可引起金属线和钨栓塞之间的接触面积减少。结果，经常由于增加的电阻而导致电流损失。此外，钨栓塞的顶表面比层间绝缘层的周围表面更低。因此，如果后续过程的颗粒和各种污染物流入钨塞沟隙中，则钨栓塞可能与金属线不连接。
发明内容
本发明的实施方案涉及制造能够增加栓塞和金属线之间接触面积的半导体器件的方法。
根据本发明的一方面，提供一种制造半导体器件的方法，包括：在衬底上形成绝缘层；利用硬掩模图案来蚀刻绝缘层以形成接触孔，硬掩模图案包括多晶硅；用导电层填充接触孔；蚀刻导电层以在接触孔中形成栓塞；利用包括HBr和Cl2的气体混合物的蚀刻气体移除残留的硬掩模图案以暴露出栓塞的上部并且使该上部突出在绝缘层上方；和在突出的栓塞上和在栓塞的上部周围形成金属线。
附图说明
图1A和1B示出制造半导体器件的典型方法。
图2是示出当使用传统方法时所观测的栓塞损失的显微图。
图3A～3F示出根据本发明实施方案制造半导体器件的方法。
具体实施方式
图3A～3F示出根据本发明实施方案来制造半导体器件的方法。如图3A所示，在已经形成有各种元件的衬底21上形成绝缘层22。衬底21可包括杂质结区(即源极/漏极区)或下金属互联线。绝缘层22包括基于氧化物的材料。具体地，绝缘层22包括基于二氧化硅(SiO2)的层，例如硼磷硅酸盐玻璃(BPSG)层。
在绝缘层22上形成硬掩模层23。硬掩模层23是牺牲层，其提供在光刻胶层中缺少的加工容限。更具体地，如果形成后续接触孔，用于连接至位线的金属互联线，则接触孔的深度深，即深度为约25000
Figure C200610156430D0005172218QIETU
或更大。因此，在使用光刻胶层形成接触孔的情况下，在形成接触孔之前移除光刻胶层，这是因为光刻胶层没有蚀刻选择性。结果，可能不正确地形成接触孔。
利用硬掩模层23来形成深接触孔。如果绝缘层22包括基于氧化物的材料，则硬掩模层23包括选自下列物质中的一种：多晶硅、含大量硅的氮化物层和氮化硅。在硬掩模层23上形成光刻胶层，然后使其图案化以形成接触掩模24。
如图3B所示，利用接触掩模24作为蚀刻掩模来蚀刻硬掩模层23，以形成硬掩模图案23A。硬掩模图案23A的形状类似于接触掩模24。
利用接触掩模24和硬掩模图案23A作为蚀刻阻挡层来实施接触蚀刻过程。蚀刻绝缘层22以形成暴露出衬底21表面的接触孔25。图案化绝缘层以附图标记22A表示。可以在完全蚀刻接触孔25以暴露出衬底21之前，移除接触掩模24。但是，硬掩模图案23A使得能够连续形成接触孔，直到衬底21被暴露。当用于本文时，术语“衬底”是指在绝缘层22下方的层或结构。因此，衬底可以是硅衬底或金属层，例如互联线。如果衬底21是金属层，则接触孔25是指通孔。
在形成接触孔25之后，保留一定厚度的硬掩模图案23A。根据本发明的实施方案，硬掩模图案23A的残留厚度D为约200
Figure C200610156430D0005172218QIETU
或更大。因此，当初始形成硬掩模层23时，通过考虑硬掩模图案23A的残留厚度D来选择硬掩模层23的初始厚度。具体地，硬掩模图案23A的残留厚度D需要大于在后续金属栓塞(例如钨栓塞)的回蚀刻过程后产生的栓塞损失。因此，在本实施方案中，控制初始形成的硬掩模层23的厚度，以使硬掩模图案23A的残留厚度D为约200
Figure C200610156430D0005172218QIETU
～500
Figure C200610156430D0005172218QIETU
。如果硬掩模图案23A的残留厚度D大于约500
Figure C200610156430D0005172218QIETU
，则当形成后续钨栓塞时可能发生填隙缺陷。因此，在本实施方案中，硬掩模图案23A的残留厚度D需要小于约500
Figure C200610156430D0005172218QIETU
。
在本实施方案中，如果硬掩模图案23A的残留厚度D小于约200
Figure C200610156430D0005172218QIETU
，则在钨栓塞上产生的栓塞损失的厚度可能更大。结果，接触孔25内部的钨栓塞的厚度将更小。
如图3C所示，在图案化绝缘层22A上形成钨层26，直到接触孔25被填充。虽然没有示出，但是在形成钨层26之前可以形成金属阻挡层。通过物理气相沉积(PVD)法顺序层叠Ti层和TiN层来形成一类公知的金属阻挡层。因此，金属阻挡层具有Ti/TiN结构。通过化学气相沉积(CVD)法或PVD法中的一种来形成钨层26。
如图3D所示，对钨层26实施回蚀刻过程以形成第一钨栓塞26A。钨层26的回蚀刻过程包括顺序实施主蚀刻以相互隔离附近的钨栓塞26A以及实施过蚀刻以获得蚀刻均匀性。过蚀刻在晶片内部得到蚀刻均匀性，并且实施过蚀刻以蚀刻钨层26至大于钨层26的蚀刻目标厚度约30％的一定厚度。例如，在感应耦合等离子体(ICP)型等离子体设备中，利用得自混合六氟化硫(SF6)和氮(N2)的等离子体来实施钨层26的回蚀刻过程。原位实施主蚀刻和过蚀刻。
如上所述，形成第一钨栓塞26A的回蚀刻过程包括主蚀刻和过蚀刻。当在回蚀刻过程中实施过蚀刻时，可以在第一钨栓塞26A上产生以附图标记L2表示的栓塞损失。
根据本发明的实施方案，利用硬掩模图案23A来实施钨层26的回蚀刻过程。因此，在第一钨栓塞26A上产生的较低高度的栓塞损失L2处于比附图标记C表示的接触表面更高的高度。接触表面C对应于图案化绝缘层22A的上表面。
如图3E所示，通过蚀刻过程移除硬掩模图案23A。在移除硬掩模图案23A之后，第一钨栓塞26A的上表面突出在接触表面C(或图案化绝缘层22A)的上方。尽管栓塞损失L2，但是由于硬掩模图案23A比L2更厚，因此第一钨栓塞26A仍突出在接触表面C的上方。下文中，附图标记26B表示该突出的钨栓塞并称为第二钨栓塞26B。第二钨栓塞26B的上侧壁的边缘是斜的。这种图案是由于第二钨栓塞26B的边缘在移除硬掩模图案23A的蚀刻过程中被部分蚀刻所致。所述上侧壁边缘可以根据具体应用而变化。
在本实施方案中，在移除硬掩模图案23A过程中，选择在用于形成第二钨栓塞26B的钨和用于形成硬掩模图案23A的材料之间的蚀刻选择性，以使第二钨栓塞26B的顶表面突出以及使第二钨栓塞26B的上侧壁边缘变得倾斜。具体地，硬掩模图案23A的蚀刻比钨的蚀刻快2～3倍。
下面将详细描述用于移除硬掩模图案23A的蚀刻方法。如果硬掩模图案23A包括基于氮化物的材料，例如含大量硅的氮化物层或氮化硅层，则利用六氟丁二烯(C4F6)、六氟化硫(SF6)和氯(Cl2)的气体混合物作为蚀刻气体来实施蚀刻过程。C4F6气体主要蚀刻基于氮化物的材料，SF6气体主要蚀刻钨。Cl2气引起钨的化学蚀刻。
C4F6气体的流量为约20sccm～约80sccm。SF6气体的流量为约10sccm～约20sccm，Cl2气体的流量为约50sccm～约150sccm。如果利用具有上述流量的气体混合物来实施蚀刻过程，则包括基于氮化物材料的硬掩模图案23A的蚀刻速率比钨的蚀刻速率快约2～3倍。结果第二钨栓塞26B具有突出的形状。
如果硬掩模图案23A包括多晶硅，则利用溴化氢(HBr)和Cl2的气体混合物作为蚀刻气体来实施蚀刻过程。HBr气体的流量为约100sccm～约300sccm，Cl2气体的流量为约10sccm～约50sccm。如果利用具有上述流量的气体混合物来实施蚀刻过程，则包括多晶硅的硬掩模图案23A的蚀刻速率比钨的蚀刻速率快约2～3倍。结果第二钨栓塞26B具有突出的形状。
Cl2气主要引起钨的化学蚀刻。第二钨栓塞26B的上侧壁边缘可由于Cl2气而变得倾斜。
硬掩模图案23A还可以包括金属层。如果硬掩模图案23A包括金属层，则可以利用三氯化硼(BCl3)、Cl2和SF6的气体混合物来实施蚀刻过程。
如上所述，在移除硬掩模图案23A之后，第二钨栓塞26B的表面位置高于图案化绝缘层22A的表面。第二钨栓塞26B突出在接触孔25上方。因此，在后续过程中产生的颗粒和污染物不能流入接触孔25。
第二钨栓塞26B具有暴露在接触孔25的上部之上的顶表面和上侧壁边缘。相反，传统类型的钨栓塞仅仅暴露出栓塞的顶表面。
如图3F所示，在第二钨栓塞26B上形成金属层，然后使其图案化以形成金属线27。用于形成金属线27的金属层包括铝。除了铝之外，金属层还可以包括铜和钨。
根据本实施方案，第二钨栓塞26B的顶表面突出，因此金属线27和第二钨栓塞26B之间的接触面积可以增加。可以拓宽传输电信号的通道；可以减少电阻；以及使颗粒和污染物不能流入接触孔中。因此，金属线27和第二钨栓塞26B可具有良好的电接触。
本发明的实施方案可应用于其它利用包括过蚀刻的回蚀刻过程来形成半导体器件中的栓塞的方法。而且，本发明实施方案不限于钨栓塞，可应用于包括其它材料例如多晶硅、铝或铜的栓塞。
根据本实施方案，通过控制硬掩模图案和第二钨栓塞之间的蚀刻选择性，使第二钨塞突出，由此提供增加金属线和第二钨栓塞之间的接触面积的效果。
虽然根据具体实施方案对本发明进行了描述，但很显然，对于本领域的技术人员而言，可进行各种变化和修改而不背离如所附权利要求所限定的本发明的精神和范围。

Claims (13)

1.一种制造半导体器件的方法，所述方法包括；
在衬底上形成绝缘层；
利用硬掩模图案来蚀刻绝缘层以形成接触孔，所述硬掩模图案包括多晶硅；
用导电层填充接触孔；
蚀刻导电层以在接触孔中形成栓塞；
利用包括HBr和Cl2的气体混合物的蚀刻气体移除残留的硬掩模图案以暴露栓塞的上部，使得所述栓塞的上部突出在绝缘层上方；和
在突出的栓塞上和在栓塞上部周围形成金属线。
2.权利要求1的方法，其中移除残留的硬掩模图案包括利用蚀刻选择性以允许硬掩模图案的蚀刻快于栓塞的蚀刻。
3.权利要求2的方法，其中硬掩模图案的蚀刻比栓塞的蚀刻快2～3倍。
4.权利要求3的方法，其中栓塞包括钨层。
5.权利要求1的方法，其中HBr气体的流量为100sccm～300sccm，Cl2气体的流量为10sccm～50sccm。
6.权利要求1的方法，其中蚀刻导电层以形成栓塞包括实施主蚀刻过程以移除残留在硬掩模图案上的导电层和实施过蚀刻过程以提供低于硬掩模图案上表面的栓塞上表面。
7.权利要求6的方法，其中导电层包括钨层，并且过蚀刻过程蚀刻钨层至一定厚度，该厚度大于钨层的蚀刻目标厚度30％。
8.权利要求1的方法，其中残留的硬掩模图案具有
Figure C200610156430C00021
或更大的厚度。
9.权利要求1的方法，其中蚀刻导电层，使其上表面低于硬掩模图案的上表面。
10.权利要求1的方法，其中通过移除硬掩模图案而暴露的栓塞上部具有至少
Figure C200610156430C00022
的高度。
11.权利要求10的方法，其中通过移除硬掩模图案而暴露的栓塞上部具有不大于500
Figure C200610156430C00031
的高度。
12.权利要求1的方法，其中金属线围绕栓塞上部的侧壁，所述侧壁具有至少
Figure C200610156430C00032
的高度。
13.权利要求1的方法，其中栓塞包括钨、铝、铜或其组合。
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