CN100472736C - 碳化硅-氧化物层叠体及其制造方法以及半导体装置 - Google Patents

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Abstract

一种碳化硅—氧化物层叠体的制造方法，通过热氧化处理，在SiC基板(10)上形成作为主要由SiO2构成的氧化物层即栅极绝缘膜(7’)之后，在腔室(20)内的惰性气体气氛中进行退火。此后，在设置有真空泵(31)的腔室(30)内设置SiC基板(10)，并在超过1100℃且不足1250℃的高温下，将碳化硅—氧化物层叠体A暴露于被减压的NO气体气氛中，则氮会扩散到栅极绝缘膜(7’)内，从而可获得在下部具有氮浓度高的区域且相对介电常数在3.0以上的、作为含V族元素氧化物层的栅极绝缘膜(7)。也可以降低含V族元素氧化物层—碳化硅层之间的界面区域的界面能级密度。本发明提供一种用于制作低损耗且高可靠性的MISFET等的碳化硅—氧化物层叠体，及其制造方法以及半导体装置。

Description

碳化硅—氧化物层叠体及其制造方法以及半导体装置
技术领域
本发明涉及具有碳化硅层的碳化硅—氧化物层叠体和其制造方法，以及使用它的半导体装置。
背景技术
近年来，碳化硅(SiC)由于具有Si与C以1：1的组成比结合而成的结构，与其他宽能带隙(wide band gap)半导体材料相比具有更高的耐绝缘破坏性，因此被期待适用于低损耗的功率器件(power device)。
在将SiC应用于功率器件的情况下，利用通过对SiC进行热氧化能在SiC层上形成优质的SiO2膜的特点，可将其应用于具有绝缘栅极型晶体管即SiC—MISFET结构的电力驱动用SiC设备。
为实现具有SiC—MISFET结构的低损耗功率器件，必须要大幅降低栅极绝缘膜中、和SiC层—栅极绝缘膜之间的界面部上的缺陷，实现200cm2/Vs以上的沟道迁移率。
在这里，利用主面为(11—20)面的4H—SiC(11—20)基板形成的翻转型MISFET，可以达到200cm2/Vs以上的沟道迁移率，但是4H—SiC(11—20)基板不适用于批量生产，从而很难成为真正的设备用基板。
另一方面，至今已提出了很多在适于批量生产的SiC(0001)面的基板上形成栅极绝缘膜的技术(例如，非专利文献1)。其中，最标准的工艺如下：在1100℃以上的高温下，在干式或者湿式的气氛中形成热氧化膜，然后在氩气氛中对该热氧化膜进行退火处理，接着在含有高浓度水蒸气的氧气气氛中，进行950℃、3小时的POA，形成栅极绝缘膜。在不进行用于形成栅电极的高温热处理的条件下，形成于具有凹凸大小为10nm以下的平坦表面的4H—SiC(0001)基板上的翻转型MISFET，具有50cm2/Vs左右的沟道迁移率。
[非专利文献1]
L.A.Lipkin and J.A.Palmer，J.Electron.Mater.25，909(1999)
[非专利文献2]
G.Y.Chung，C.C.Tin，J.R.Williams，K.McDonald，R.K.Chanara，RobertA.Weller，S.T.Pantelide，Leonard C.Feldman，O.W.Holland，M.K.Das，andJohn W.Palmour，“Improved Inversion Channel Mobility for 4H—SiCMOSFETs Following High Temperature Anneals in Nitric Oxide”IEEEElectron Device Lett.，vol.22，pp.176-178，2000)
然而，具有由通过上述的标准工艺形成的热氧化膜构成的栅极绝缘膜的MISFET，如果在形成栅电极的时候在950℃以上进行热处理，则实用中的沟道迁移率劣化至20cm2/Vs以下。另外，在表面上具有台阶的、平坦程度差的4H—SiC(0001)基板上适用该标准工艺而形成的MISFET的沟道迁移率是10cm2/Vs以下，而且SiC基板表面上的沟道迁移率具有很大的各向异性。其中，在沿着台阶的方向流过大电流，而与此相对，在台阶的横切方向，电流量则下降一个位数。从而，要将这些技术适用于实用设备中，还存在很大的障碍。
发明内容
本发明是鉴于以上的事实而提出的，其目的在于提供一种在碳化硅层上备有高质量的氧化物层的碳化硅—氧化物层叠体及其制造方法，进而使实现具有高沟道迁移率和高电流驱动力的、备有碳化硅—MISFET结构的功率器件和MIS电容器成为可能。
本发明的碳化硅—氧化物层叠体中，在碳化硅层上设置有至少在下部具有氮、磷等V族元素的浓度高的区域且相对介电常数为3.0以上的含V族元素氧化物层。
这样可以在含V族元素氧化物层—碳化硅层的界面附近的区域降低界面能级，同时获得高的相对介电常数。从而，将碳化硅—氧化物层利用在MISFET的时候，可以获得高的电流驱动力和高的载流子迁移率。
含V族元素氧化物层的下部上的V族元素浓度分布中，峰值部的半值宽度优选在5nm以下。
含V族元素氧化物层优选是由其母材通过热氧化形成的SiO2膜。
在V族元素是氮或者磷的情况下，通过使含V族元素氧化物层的下部上的V族元素浓度的最大值为1×1020cm-3以上、1×1022cm-3以下，可以获得显著的相对介电常数的提高效果和界面能级密度的降低效果。
含V族元素氧化物层和所述碳化硅层界面附近区域上的界面能级密度，从由传导带和价电子带中任意选择的至少一个带端开始在0.15～0.4eV范围的区域内，优选在1×1012cm-3/eV以下。
本发明的半导体装置中，在碳化硅层上设置有含V族元素氧化物层，且在含V族元素氧化物层设置有栅电极，且在碳化硅层上设置有第1导电型杂质扩散区域、沟道区域、以及第2导电型接触区域，该第2导电型接触区域是在夹持着杂质扩散区域并与沟道区域相对的位置上经蚀刻去除表面部而形成的。
这样可以去除接触区域的V族元素浓度高的区域，因而可获得沟道迁移率高的半导体装置。
本发明的第一种碳化硅—氧化物层叠体的制造方法中，在碳化硅层的表面上形成氧化物层之后，将该氧化物层在高于1100℃且低于1250℃的温度范围内暴露于含有含V族元素气体的气氛中，从而将所述氧化物层变更为相对介电常数在3.0以上的含V族元素氧化物层。
通过该方法，可以防止含V族元素氧化物层的特性的劣化，同时能有效地将V族元素扩散到含V族元素氧化物层内，因此可以在含V族元素氧化物层—碳化硅层的界面附近的区域降低界面能级，同时获得高的相对介电常数。从而，有助于形成具有高电流驱动力和高载流子迁移率的MISFET。
含有含V族元素气体的气氛优选为减压至6.67×103Pa以上且5.33×104Pa以下范围的气氛。
通过热氧化形成氧化物之后，为了暴露于含有含V族元素气体的气体中，可通过在惰性气体气氛中对氧化物层进行退火，使氧化层成为更加致密的膜。
在形成氧化膜的工序中，在惰性气氛中进行退火之后，最好在850℃以上950℃以下的温度下，再在氧化性气体气氛中进行氧化处理。
含V族元素气体中优选含有氮或者磷，且在这种情况下，作为含V族元素气体优选从NO气体、N2O气体、NO2气体、PH3气体中选择的至少一种气体。
本发明的第二种碳化硅—氧化物层叠体的制造方法中，在碳化硅层的表面上形成第1氧化物层之后，再将该第1氧化物层暴露于含有含V族元素气体的气氛中，形成第2氧化物层，然后通过在900℃以上1100℃以下的温度下的惰性气体气氛中进行退火，将由所述第一、第2氧化物层构成的含V族元素氧化物层变化为相对介电常数在3.0以上的含V族元素氧化物层。
通过该方法，可以防止氧化物层的特性的劣化，同时能有效地将V族元素扩散到含V族元素氧化物层内，因此可以在含V族元素氧化物层—碳化硅层的界面附近的区域降低界面能级，同时，获得高的相对介电常数。从而，有助于形成具有高电流驱动力和高载流子迁移率的MISFET。
含有含V族元素气体的气氛优选为减压至6.67×103Pa以上且5.33×104Pa以下范围的气氛。
在形成氧化膜的工序中，优选形成厚度不足20nm的热氧化膜，而在暴露于含有含V族元素气体的气体气氛的工序中，作为含V族元素气体优选从NO气体、N2O气体、NO2气体、以及PH3气体中选择的至少一种气体。
本发明的碳化硅—氧化物层叠体或者其制造方法，可供具有高电流驱动力和高载流子迁移率的MISFET等的制造过程中使用。
附图说明
图1是表示使用了本发明第一实施方式的SiC基板的累积型MISFET结构的截面图。
图2(a)～(e)是表示第一实施方式的MISFET制造工序中的前半部分的截面图。
图3(a)～(e)是表示第一实施方式的MISFET制造工序中的后半部分的截面图。
图4(a)～(b)是表示形成第一实施方式中的含V族元素氧化物层的顺序的截面图。
图5是表示采用SIMS测量通过第一实施方式的制作方法形成的氧化物层的厚度方向上的氮浓度而获得氮浓度分布的数据。
图6是单独表示氮浓度的峰值部(SiO2—SiC界面附近的区域)的浓度分布的图。
图7是表示作为电容绝缘膜备有通过第一实施方式的方法形成的栅极绝缘膜(含V族元素的氧化物层)的MIS电容器的CV测定结果的图。
图8(a)～(b)是表示基于图6所述的数据根据High—Low法计算的界面能级密度的图。
图9是表示第一实施方式的MISFET的沟道迁移率的NO退火压力依赖性的图。
图10是表示第一实施方式的MISFET的沟道迁移率的NO退火温度依赖性的图。
图11是表示第一实施方式的MISFET的界面能级密度的NO退火温度依赖性的图。
图12是表示作为电容绝缘膜备有通过第二实施方式的方法形成的含V族元素的氧化物层的MIS电容器的CV测定结果的图。
图中：10—SiC基板，11—氧化物层，12—含V族元素氧化物层，20—腔室，30—腔室，31—真空泵。
具体实施方式
在本发明的实施方式中，关于在碳化硅层(SiC层)上设置特性优良的含有V族元素的氧化物层而构成的碳化硅—氧化物层叠体的形成方法进行说明。
(第一实施方式)
图1是表示使用了本发明第一实施方式的SiC基板的累积型MISFET结构的截面图。图1只展示了部分的截面结构，而MISFET的平面结构采用了例如国际申请PCT/JP01/07810号的图2或者图10中公开的结构。
在本实施方式中作为V族元素使用了氮，但也可以使用磷(P)、砷(As)等其他V族元素。
本发明中的所谓“SiC层(碳化硅层)”最优选表示大块单晶SiC基板或者大块单晶SiC基板上的外延生长的SiC层。SiC具有很多多型体(polytype)，其中3C、4H、6H以及15R多型体作为电子设备用材料特别有用，且本发明中通过使用这些多型体能获得合适的结果。在下面的实施方式中，关于SiC层是在大块SiC基板上外延生长的4H—SiC(0001)层的情况进行说明。
如图1所示，该双重注入型MISFETS具有以下各部分：含有浓度为1×1018cm-3以上的n型杂质(掺杂剂)的低电阻SiC基板1、设置于SiC基板1的主面上且掺杂有浓度为1×1015cm-3～1×1016cm-3左右的n型杂质的高电阻SiC层2、向高电阻SiC层2的表面部的一部分掺杂浓度为1×1016cm-3～1×1018cm-3的p型杂质而形成的p阱区域3、向p阱区域3的一部分掺杂浓度为约1×1019cm-3的n型杂质而形成的源区域6、向位于源区域正下方的p阱区域3的一部分掺杂高浓度p型杂质而形成的p+接触区域11、跨越p阱区域3以及高电阻SiC层2而形成的含层叠掺杂层结构的沟道层5、由设置于沟道层5的表面上的热氧化膜构成且为含有V族元素的氧化物层的栅极绝缘膜7、设置于栅极绝缘膜7上且由Al合金膜构成的栅电极10、设置于贯通源区域6并到达p+接触区域11的沟的壁面上且以接触于p+接触区域11和源区域7的方式设置的源电极8、在SiC基板1的反面上以欧姆接触的方式形成的漏电极9。
作为各个n型半导体层的源区域6和高电阻SiC层2，经由作为n型半导体层的沟道层5进行电连接。另外，去除了沟道层5中的位于源区域上方的部分的一部分。源电极8和源区域6以及p+接触区域11被实施热处理，彼此之间能进行欧姆接触。SiC基板1和漏电极9也彼此可以进行欧姆接触。
图2(a)～(e)以及图3(a)～(e)是表示第一实施方式的MISFET制造工序的截面图。
首先在如图2(a)所示的工序中，在低电阻的SiC基板1上，由SiC基板1使高电阻的(掺杂剂浓度低)高电阻SiC层2外延生长。
接着，在如图2(b)所示的工序中，例如沉积TEOS膜，在高电阻的SiC层2上沉积厚度为3μm的二氧化硅膜21x。此后，根据光刻法，在二氧化硅膜21x上形成开口有p阱形成区域的抗蚀掩膜Re1。
接着，在如图2(c)所示的工序中，通过将抗蚀掩膜Re1作为蚀刻掩膜进行干式蚀刻，对二氧化硅膜21x进行图案化，形成二氧化硅掩膜21(离子注入掩膜)。在去除抗蚀掩膜Re1之后，使用二氧化硅掩膜21，在使基板保持500℃以上的高温的状态下，将p型杂质离子注入到高电阻SiC层2的表面部的一部分，形成p阱区域3。p阱区域3中的p型杂质浓度通常是1×1017cm-3左右到1×1018cm-3，而且为了防止夹断，p阱区域3的深度设成1μm左右。
接着，在如图2(d)所示的工序中，去除二氧化硅掩膜21，并且为了对注入的杂质进行活性化而进行退火处理，然后在p阱区域3和高电阻SiC层2的表面上使含有n型杂质的沟道层5外延生长。
接着，在如图2(e)所示的工序中，例如沉积TEOS膜，在沟道层5上沉积厚度为3μm的二氧化硅膜24x。此后，根据光刻法，在二氧化硅膜24x上形成开口有源形成区域的抗蚀掩膜Re2。
接着，在如图3(a)所示的工序中，通过将抗蚀掩膜Re2作为蚀刻掩膜进行干式蚀刻，对二氧化硅膜24x进行图案化，形成二氧化硅掩膜24(离子注入掩膜)。在去除抗蚀掩膜Re2之后，使用二氧化硅掩膜24，在使基板保持500℃以上的高温的状态下，向沟道层5和p阱区域3的一部分注入高浓度的n型杂质离子，从而形成贯通沟道层5并到达p阱区域3内部的源区域6。此时，作为各个n型半导体层的源区域6和高电阻SiC层2，经由作为n型半导体的沟道层5进行电连接。
接着，在如图3(b)所示的工序中，通过注入高浓度的p型杂质离子，在位于源区域6的正下方的p阱区域3的一部分，形成p+接触区域11。在去除二氧化硅掩膜24之后，为了对注入到p+接触区域11和源区域6的杂质进行活性化而进行退火处理。另外，形成贯通源区域6并到达p+接触区域11上部的沟4之后，对沟道层5、源区域6以及p+接触区域11的露出的表面部进行热氧化，形成热氧化膜。此时，热氧化膜是在1200℃以上的干式气氛中形成，且其厚度是40nm～80nm。由此形成了碳化硅—氧化物层叠体A。另外，通过在作为含V族元素气体的NO气体中对热氧化膜进行退火，实施氮化处理，从而向热氧化膜中导入作为V族元素的氮，形成作为含V族元素氧化物层的栅极绝缘膜7。此时的氮化处理条件中温度是在1050℃～1250℃范围内，而处理压力是在6.67×103Pa～5.33×1016Pa范围内。
接着，在如图3(c)所示的工序中，去除栅极绝缘膜7中沟4的壁面上的部分和沟4的周围部分。此后，再对去除栅极绝缘膜7而露出的源区域6以及p+接触区域11进行湿式蚀刻，直至达到300nm左右的深度，从而去除界面能级密度高的区域。
接着，在如图3(d)所示的工序中，在源区域6中的去除栅极绝缘膜7而露出的部分形成源电极8。另外，在SiC基板1的反面上形成漏电极9。
接着，在如图3(e)所示的工序中，在栅极绝缘膜7上形成栅电极10。另外，通过进行热处理，使源电极8和源区域6以及p+接触区域11进行欧姆接触，且SiC基板1和电极9进行欧姆接触。
在这里对所述制造工序中的NO退火工序，即图3(b)所示的工序进行说明。
图4(a)～(b)是表示形成第一实施方式中的含V族元素氧化物层(栅极绝缘膜7)的顺序的截面图。在图4(a)～(b)中，示意性地表示了碳化硅—氧化物层叠体。在本实施方式中，作为V族元素使用了氮，但也可以使用磷(P)、砷(As)等其他V族元素。
在如图4(a)所示的工序中，将表面上形成有作为热氧化膜的栅极绝缘膜7’的碳化硅一氧化物层叠体A设置于腔室20内，并在惰性气体(Ar、N2、He、Ne等)气氛，在1000℃以上的温度(例如1000℃～1300℃)下进行退火。通过该退火处理，可以使作为热氧化膜的栅极绝缘膜7’预先致密化。该状态中，还没有对栅极绝缘膜7’进行V族元素导入处理。
接着，在如图4(b)所示的工序中，将碳化硅一氧化物层叠体A移动至附带设置有作为排气装置(图中未示出)和减压装置的真空泵31的腔室30内，并使用真空泵31将腔室30内减压至150Torr(2.0×104Pa)，同时在腔室30内流通流量为500(ml/min)的NO气体(或者是含有例如磷(P)等氮以外的其他V族元素的气体)，且将腔室30内加热至足以使氮(N)(或者氮以外的V族元素)扩散到栅极绝缘膜7’中的高温(例如约1150℃)。此时，通过在减压下将栅极绝缘膜7’暴露于含有氮等V族元素的气体中，可以将氮等V族元素扩散到栅极绝缘膜7内，从而可获得相对介电常数高且作为更加致密的含V族元素氧化物层的栅极绝缘膜7。暴露时间设定为足以形成致密的含V族元素氧化物层且足以使栅极绝缘膜7(含V族元素氧化物层)的特性得到改善的时间(例如1Hr)。
图5是将通过本实施方式的制作方法形成的作为含V族元素氧化物层的栅极绝缘膜7厚度方向上的氮浓度采用SIMS测定的、表示氮浓度分布的数据。该图所示的数据中，栅极绝缘膜7(含V族元素氧化物层)厚度为约50nm。如该图所示，通过进行在NO气体中的暴露处理，可以使氮扩散到栅极绝缘膜7(含V族元素氧化物层)中，特别是在栅极绝缘膜7(含V族元素氧化物层)中的接近于基底的SiC层(源区域6或者p+接触区域11)的区域，出现了氮浓度高达6×1020atoms/103的锐利的峰值部。另外，峰值部的厚度方向的尺寸为约10nm(半值宽度3nm)。还有，该栅极绝缘膜7(含V族元素氧化物层)整体的相对介电常数约为3.3。
图6是对于不同于采取图5所示的数据的样品的样品，即加大了含V族氧化物层的厚度的样品，单独表示氮浓度的峰值部(SiO2—SiC界面附近的区域)的浓度分布的图。该图中所示的数据是将SiO2—SiC界面中的氮以CsN147定量而获得的。
如该图所示，该峰值部的半值宽度是3nm，即可知氮以高浓度集中导入至非常狭窄的区域。峰值部的半值宽度优选在5nm以下。
如上所述，通过将氮、磷(P)等V族元素导入到氧化物层，可以形成具有高相对介电常数的含V族元素氧化物层。而且，根据本实施方式的具有作为含V族元素氧化物层的栅极绝缘膜7的MISFET，可以将栅偏压(gate bias)有效地作用于基底层，从而实现高的电流驱动力。
另外，在构成将含V族元素氧化物层作为电容绝缘膜的MIS电容器的情况下，也能在SiC基板上形成高相对介电常数的MIS电容器。
图7是表示作为电容绝缘膜备有通过本实施方式的方法形成的栅极绝缘膜7(含V族元素氧化物层)的MIS电容器(由栅电极10、栅极绝缘膜7以及沟道层5构成的电容器)的CV测定结果的图。该图的横轴表示电极间的电压，且该图的纵轴表示电容。该样品在作为含V族元素氧化物层的栅极绝缘膜7上形成作为电容器的上部电极的栅电极10的时候，经历了950℃以上的热处理。将该图中的Quasi—Static CV曲线与在高频(1MHz)下测定的CV曲线进行比较时，两者的差很小，可知界面能级密度逐渐减小。
图8(a)～(b)是表示基于图6所述的数据且根据High—Low法计算的界面能级密度的图。在图8(a)～(b)中，横轴表示价电子带(valenceband)Ev之间的势能差(E—Ev(eV))，纵轴表示界面能级密度Dit(cm-2eV-1)。在载流子是电子的情况下(n沟道型MISFET)，起着陷阱作用的界面能级是导带(conduction band)端附近的势能范围(E—Ev＝2.95eV～3.05eV)的界面能级，而载流子是空穴的情况下(p沟道型MISFET)，起着空穴陷阱作用的界面能级是价电子带端附近的势能范围(E—Ev＝0.3eV～0.4eV)的界面能级，可是，在本实施方式中则如图8(a)～(b)所示，在各带端附近的势能范围中获得了1×1012cm-2·eV-1以下的界面态密度。另外，栅极绝缘膜7(含V族元素氧化物层)整体的氮平均浓度是8.3×1019cm-3。
由此可知，构成为将含V族元素氧化物层作为电容绝缘膜的MIS电容器的情况下，可以降低电容绝缘膜和作为下部电极的SiC层之间界面附近区域上的界面能级密度。
从而即使在利用MIS电容器形成MISFET的情况下，也可以通过降低作为载流子陷阱的界面能级密度，提高载流子迁移率。
特别是，通过使作为含V族元素氧化物层的栅极绝缘膜7的下部的氮浓度的最大值达到1×1020cm-3以上且1×1022cm-3以下，可以获得显著的相对介电常数的提高效果和界面能级密度的下降效果。
……图4(b)所示工序中的优选条件……
作为在图4(b)中使用的含有氮的气体，例如可以是NO气体、N2O气体、NO2气体、PH3气体等，特别是使用其中的NO气体或者N2O气体时效果较好。即作为含氮的气体现实中最合适的气体是NO气体或者N2O气体，并且这些气体也是含氧气体。在这种情况下，从抑制基底的SiC层的氧化的角度考虑，最好采用以下的条件。
[压力条件]
图9是表示第一实施方式的MISFET的沟道迁移率对NO退火压力的依赖性的图。该图是将在1050℃～1150℃间的范围内变化温度而进行退火处理的样品的相关数据，以曲线图形式表示的图。另外，沟道迁移率在栅偏压为5V～20V下可以变得最高，因此是其附近的数据。
如该图所示，在50Torr～400Torr(6.67×103Pa～5.33×104Pa)的范围(合适范围)内，可以获得高的沟道迁移率。其中，其峰值位置是约150Torr(2.0×104Pa)，下面说明其理由。
在进行如图4(b)所示的工序中的SiC层的热氧化之际，或者进行氧化物蒸镀的时候，通常单晶SiC基板或者外延层(epilayer)(被外延生长的SiC层)，沿着硅表面(Silicon face)和碳表面(Carbon face)，或者沿与这些面垂直的A轴(例如[1120]方向，或者[1100]方向)中的一个方向被予以供给。碳(C)比硅(Si)更容易被氧化(从而，如果其他所有因素实质上相等，则氧化速度更快)，其中，碳表面的氧化是在900℃～1300℃温度下进行，而硅表面的氧化是在1000℃～1400℃温度下进行。
从而，在图4(b)所示的工序中，作为含氮气体使用同时含有氧的气体的情况下，碳表面的氧化也在900℃～1300℃温度下进行，且在1000℃～1400℃温度下进行硅表面的氧化是。使用含氮以外的V族元素的气体的情况也是如此。
如上所述，在含有氧的气氛下，一般在900℃以上的温度下可观察到SiC发生热氧化。可是，即使在900℃以上的高度下，也可以通过减压，共同抑制碳表面和硅表面上的氧化。特别是在400Torr(5.33×104Pa)以下的压力下，会减缓氧化的进行，沟道迁移率改善效果。特别是，如同本实施方式中的NO气体，作为含有氮的气体使用同时含有氧的气体对氧化物层(栅极绝缘膜7’)进行退火处理的情况下，最好在减压下且最好是在400Torr(5.33×104Pa)以下的压力下进行。但是，由于在过于低的减压气氛中会抑制氮向氧化物层(栅极绝缘膜7’)内的扩散，因此最好在50Torr(6.67×103Pa)以上的压力下进行。从而，如图4(b)所示的将氧化物层暴露于含有氮的气体的处理，优选在6.67×103Pa以上且5.33×104Pa以下范围的压力下进行。
但是，即使是在同时流入惰性气体(Ar或者N2气体)而使气氛整体的压力达到大气压或接近于大气压的减压气氛中，只要含V元素气体的分压在6.67×103Pa以上且5.33×104Pa以下的范围，则也能发挥出同样的效果。
[温度条件]
图10是表示第一实施方式的MISFET的沟道迁移率的NO退火温度依赖性的图。该图的数据是有关于在退火时间为1小时、压力为150Torr(2.00×104Pa)的条件下进行退火处理的样品的数据。如该图所示，可以在超过1100℃且不足1250℃的范围内，特别是1150℃以上且1200℃以下的范围内，获得比较高的沟道迁移率。对于该理由，说明如下。
已知，一般如果在超过1100℃的温度下进行在含有氮的气体中的暴露处理，则氮会迅速地扩散到氧化物层(栅极绝缘膜7’)内。但是，若要抑制氧向氧化物层内的扩散，优选1250℃以下的温度。
图11是表示第一实施方式的MISFET的界面能级密度的NO退火温度依赖性的图。该图的数据是有关于在退火时间为1小时、压力为150Torr(2.00×104Pa)的条件下进行退火处理的样品的数据，且表示势能位置(E—Ev)为3.0eV时的界面能级密度。如该图所示，在超过1100℃且不足1250℃的范围内、更好是在1150℃以上且1200℃以下的范围内，界面能级密度会变得非常小，由此可以获得高的沟道迁移率。
从而，在如图4(b)所示的工序中，优选的温度范围是1100℃～1250℃，更优选是1150℃～1200℃。在使用氮以外的其他V族元素，例如使用磷(P)的情况下，也是如此。
另外，一般在1300℃以下，不容易产生氧化物层的表面粗糙现象。
在上述实施方式中，通过热氧化形成了SiC层(沟道层5、源区域6以及p+接触区域11)上的氧化物层(栅极绝缘膜7’)，但也未必一定要用热氧化法形成氧化物层。也可以用其他方法[例如使用硅烷浴(SiH4)和氧(O2)的低压化学蒸镀法(LPCVD)，利用等离子体蒸镀法的氧化层的形成，CVD法、蒸镀法、热氧化法的任一组合]，在SiC层上沉积氧化物层。
另外，在本实施方式中对累积型MISFET进行了说明，但那只不过是为了根据累积型MISFET的沟道迁移率评价界面能级密度。从而，即使是在翻转型MISFET的情况下，也可以通过本实施方式的条件获得高的沟道迁移率。
(第二实施方式)
在本实施方式中，碳化硅—氧化物层叠体结构基本与第一实施方式基本相同，因此省略其说明，并仅对制造工序进行说明。
在本实施方式中，在如图4(b)所示的工序之前，在SiC层表面上形成第1氧化物层。此时，第1氧化物层的厚度优选低于20nm，例如8nm左右。此后，在惰性气体(Ar、N2、He、Ne等)气氛，在1000℃以上的温度(例如1000℃～1150℃)下进行退火。通过该退火处理，可以使第1氧化物层预先致密化。
接着，在NO气体、N2O气体等含氮的气体、或者含磷(P)的气体中，例如在腔室内压力为150Torr(约2.00×104Pa)的条件下，进行一个小时的退火处理。
接着，通过约300℃的温度下的ECR—pCVD，在第1氧化物层上形成厚度为例如75nm左右的第2氧化物层(例如，SiO2、SiN、HfO2等高电介质膜)。
此后，在900℃以上、1100℃以下的温度下(例如1000℃)，在惰性气体气氛中(例如在Ar气氛中)，进行1小时的退火。
图12是表示作为电容绝缘膜备有通过第二实施方式的方法形成的含V族元素氧化物层的MIS电容器的CV测定结果的图。该图的横轴表示电极间的电压、且该图纵轴表示电容。对该图中的实验曲线和理论曲线进行比较时，两者的差很小，可知界面能级密度逐渐减小。
因而，根据第二实施方式的方法，也可以利用由第一、第2氧化物层构成的含V族元素氧化物层，降低界面能级密度，从而发挥与第一实施方式同样的效果。
另外，根据本实施方式的制作方法，即使在形成厚度超过40nm的含V族元素氧化物层的情况下，也能获得高质量的碳化硅—氧化物层叠体。
本发明的碳化硅—氧化物层叠体及其制造方法，可利用于纵型、横型的MISFET型功率器件或者MIS电容器的制造。

Claims (9)

1.一种碳化硅—氧化物层叠体的制造方法，其特征在于，
包括：在碳化硅层的表面上形成氧化物层的工序a；在所述工序a之后，将所述碳化硅层设置于腔室内，并将所述氧化物层在高于1100℃且低于1250℃的温度范围内，暴露于含有含V族元素气体的环境中，将所述氧化物层改变为相对介电常数在3.0以上的含V族元素氧化物层的工序b，其中，所述工序b是在上述腔室内流通上述含V族元素气体的同时，在被减压至6.67×103Pa以上且5.33×104Pa以下的范围的环境中进行的。
2.一种碳化硅—氧化物层叠体的制造方法，其特征在于，
包括：在碳化硅层的表面上形成氧化物层的工序a；在所述工序a之后，将所述碳化硅层设置于腔室内，并将所述氧化物层在高于1100℃且低于1250℃的温度范围内，暴露于含有含V族元素气体的环境中，将所述氧化物层改变为相对介电常数在3.0以上的含V族元素氧化物层的工序b，所述工序b是在所述含有含V族元素气体的环境的压力为大气压，在上述腔室内流通上述含V族元素气体的同时，所述含V族元素气体的分压为6.67×103Pa以上且5.33×104Pa以下范围的环境中进行的。
3.如权利要求1或2所述的碳化硅—氧化物层叠体制造方法，其特征在于，在所述工序a中，通过热氧化形成氧化物层之后，在惰性气体环境中进行退火处理。
4.如权利要求3所述的碳化硅—氧化物层叠体制造方法，其特征在于，在所述工序a中，在所述惰性气体环境中进行退火之后，在850℃以上、950℃以下的温度下，在氧化性气体环境中再进行氧化处理。
5.如权利要求1或2所述的碳化硅—氧化物层叠体的制造方法，其特征在于，所述含V族元素气体中含有氮或者磷。
6.如权利要求5所述的碳化硅—氧化物层叠体的制造方法，其特征在于，作为所述含V族元素气体，使用从NO气体、N2O气体、NO2气体、以及PH3气体中选择的至少一种气体。
7.一种碳化硅—氧化物层叠体的制造方法，其特征在于，包括：
在碳化硅层的表面上形成第1氧化物层的工序a；
在所述工序a之后，将所述碳化硅层设置于腔室内，并将所述氧化物层暴露于含有含V族元素气体的环境中的工序b；
在所述工序b之后，在所述第1氧化物层上沉积第2氧化物层的工序c；
在所述工序c之后，通过在900℃以上、1100℃以下的温度下，在惰性气体环境中进行退火，将由所述第1氧化物层和第2氧化物层构成的氧化物层改变为相对介电常数在3.0以上的含V族元素氧化物层的工序d，其中，所述工序b是在上述腔室内流通上述含V族元素气体的同时，在被减压至6.67×103Pa以上且5.33×104Pa以下的范围的环境中进行的。
8.如权利要求7所述的碳化硅—氧化物层叠体的制造方法，其特征在于，在所述工序a中，形成厚度不足20nm的热氧化膜。
9.如权利要求7或8所述的碳化硅—氧化物层叠体的制造方法，其特征在于，在所述工序b中，作为所述含V族元素气体，使用从NO气体、N2O气体、NO2气体、以及PH3气体中选择的至少一种气体。
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Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5033316B2 (ja) 2005-07-05 2012-09-26 日産自動車株式会社 半導体装置の製造方法
US7727904B2 (en) 2005-09-16 2010-06-01 Cree, Inc. Methods of forming SiC MOSFETs with high inversion layer mobility
US7968394B2 (en) * 2005-12-16 2011-06-28 Freescale Semiconductor, Inc. Transistor with immersed contacts and methods of forming thereof
CN100524662C (zh) * 2006-03-15 2009-08-05 日产自动车株式会社 半导体装置的制造方法
US7595241B2 (en) * 2006-08-23 2009-09-29 General Electric Company Method for fabricating silicon carbide vertical MOSFET devices
KR20080023996A (ko) * 2006-09-12 2008-03-17 주식회사 하이닉스반도체 반도체 패키지
US7989882B2 (en) * 2007-12-07 2011-08-02 Cree, Inc. Transistor with A-face conductive channel and trench protecting well region
JP5588670B2 (ja) 2008-12-25 2014-09-10 ローム株式会社 半導体装置
JP5588671B2 (ja) * 2008-12-25 2014-09-10 ローム株式会社 半導体装置の製造方法
US8735906B2 (en) * 2009-04-13 2014-05-27 Rohm Co., Ltd. Semiconductor device and method of manufacturing semiconductor device
CN102414818B (zh) * 2009-04-30 2013-03-20 松下电器产业株式会社 半导体元件、半导体装置及电力变换器
JP5464579B2 (ja) * 2009-08-28 2014-04-09 独立行政法人産業技術総合研究所 リセスゲート型炭化珪素電界効果トランジスタおよびその製造方法
US8421151B2 (en) 2009-10-22 2013-04-16 Panasonic Corporation Semiconductor device and process for production thereof
JP2011134910A (ja) 2009-12-24 2011-07-07 Rohm Co Ltd ＳｉＣ電界効果トランジスタ
US8872188B2 (en) * 2010-01-19 2014-10-28 Sumitomo Electric Industries, Ltd. Silicon carbide semiconductor device and method of manufacturing thereof
JPWO2011092808A1 (ja) 2010-01-27 2013-05-30 住友電気工業株式会社 炭化ケイ素半導体装置およびその製造方法
JP5601848B2 (ja) 2010-02-09 2014-10-08 三菱電機株式会社 ＳｉＣ半導体装置の製造方法
JP5616665B2 (ja) * 2010-03-30 2014-10-29 ローム株式会社 半導体装置
CN102810465B (zh) * 2011-06-02 2015-09-30 中国科学院微电子研究所 一种在SiC材料上生长SiO2钝化层的方法
US9984894B2 (en) 2011-08-03 2018-05-29 Cree, Inc. Forming SiC MOSFETs with high channel mobility by treating the oxide interface with cesium ions
JP2013128028A (ja) 2011-12-19 2013-06-27 Sumitomo Electric Ind Ltd 半導体装置の製造方法
JP5687220B2 (ja) * 2012-01-20 2015-03-18 三菱電機株式会社 炭化珪素半導体装置の製造方法
WO2014103186A1 (ja) * 2012-12-27 2014-07-03 パナソニック株式会社 炭化珪素半導体装置およびその製造方法
JP6206012B2 (ja) * 2013-09-06 2017-10-04 住友電気工業株式会社 炭化珪素半導体装置
JP6300262B2 (ja) * 2013-09-18 2018-03-28 株式会社東芝 半導体装置及びその製造方法
JP6168945B2 (ja) * 2013-09-20 2017-07-26 株式会社東芝 半導体装置およびその製造方法
JP7154772B2 (ja) * 2018-02-16 2022-10-18 株式会社豊田中央研究所 炭化珪素半導体装置の製造方法
EP3531457B1 (en) * 2018-02-26 2022-07-20 Infineon Technologies Austria AG Transistor device with gate resistor
CN110880451B (zh) * 2019-11-25 2022-04-19 深圳第三代半导体研究院 一种用于SiC功率器件芯片的栅氧化层制造方法

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4897319A (en) * 1988-07-19 1990-01-30 Planar Systems, Inc. TFEL device having multiple layer insulators
US5591681A (en) * 1994-06-03 1997-01-07 Advanced Micro Devices, Inc. Method for achieving a highly reliable oxide film
JP4001960B2 (ja) * 1995-11-03 2007-10-31 フリースケール セミコンダクター インコーポレイテッド 窒化酸化物誘電体層を有する半導体素子の製造方法
US5972801A (en) * 1995-11-08 1999-10-26 Cree Research, Inc. Process for reducing defects in oxide layers on silicon carbide
JP3981426B2 (ja) 1996-07-12 2007-09-26 シャープ株式会社 ゲート絶縁膜形成方法
US6028012A (en) 1996-12-04 2000-02-22 Yale University Process for forming a gate-quality insulating layer on a silicon carbide substrate
US6060403A (en) 1997-09-17 2000-05-09 Kabushiki Kaisha Toshiba Method of manufacturing semiconductor device
FR2775120B1 (fr) * 1998-02-18 2000-04-07 France Telecom Procede de nitruration de la couche d'oxyde de grille d'un dispositif semiconducteur et dispositif obtenu
US6121095A (en) * 1998-07-24 2000-09-19 United Integrated Circuits Corp. Method for fabricating gate oxide
US6972436B2 (en) 1998-08-28 2005-12-06 Cree, Inc. High voltage, high temperature capacitor and interconnection structures
KR20000018524A (ko) * 1998-09-02 2000-04-06 김영환 비휘발성 메모리 소자 및 그의 제조방법
US6429101B1 (en) * 1999-01-29 2002-08-06 International Business Machines Corporation Method of forming thermally stable polycrystal to single crystal electrical contact structure
JP3443589B2 (ja) 1999-03-01 2003-09-02 独立行政法人産業技術総合研究所 半導体装置の製造方法
JP3551909B2 (ja) 1999-11-18 2004-08-11 株式会社デンソー 炭化珪素半導体装置の製造方法
US6597047B2 (en) * 2000-03-22 2003-07-22 Matsushita Electric Industrial Co., Ltd. Method for fabricating a nonvolatile semiconductor device
JP2001284582A (ja) 2000-03-31 2001-10-12 Toshiba Corp 半導体トランジスタの製造方法
US6303418B1 (en) * 2000-06-30 2001-10-16 Chartered Semiconductor Manufacturing Ltd. Method of fabricating CMOS devices featuring dual gate structures and a high dielectric constant gate insulator layer
US6610366B2 (en) 2000-10-03 2003-08-26 Cree, Inc. Method of N2O annealing an oxide layer on a silicon carbide layer
US7067176B2 (en) 2000-10-03 2006-06-27 Cree, Inc. Method of fabricating an oxide layer on a silicon carbide layer utilizing an anneal in a hydrogen environment
WO2002029874A2 (en) 2000-10-03 2002-04-11 Cree, Inc. Method of fabricating an oxide layer on a silicon carbide layer utilizing n2o
JP3448025B2 (ja) * 2000-10-31 2003-09-16 松下電器産業株式会社 半導体装置の製造方法
TWI313059B (zh) * 2000-12-08 2009-08-01 Sony Corporatio
CN1599961A (zh) 2001-11-30 2005-03-23 松下电器产业株式会社 半导体装置及其制造方法
CN100468638C (zh) 2001-12-18 2009-03-11 松下电器产业株式会社 半导体元件的制造方法
US6780720B2 (en) * 2002-07-01 2004-08-24 International Business Machines Corporation Method for fabricating a nitrided silicon-oxide gate dielectric
US6642117B1 (en) * 2002-08-05 2003-11-04 Taiwan Semiconductor Manufacturing Co. Ltd Method for forming composite dielectric layer
US7022378B2 (en) * 2002-08-30 2006-04-04 Cree, Inc. Nitrogen passivation of interface states in SiO2/SiC structures
US6730566B2 (en) * 2002-10-04 2004-05-04 Texas Instruments Incorporated Method for non-thermally nitrided gate formation for high voltage devices

Non-Patent Citations (4)

* Cited by examiner, † Cited by third party
Title
Kinetics of NO nitridation in SiO2/4H-SiC. K. McKonald et. al.Journal of Applied Physics,Vol.93 No.4. 2003
Kinetics of NO nitridation in SiO2/4H-SiC. K. McKonald et. al.Journal of Applied Physics,Vol.93 No.4. 2003 *
Physical properties of N2O and NO-nitrided gateoxides grown on 4H SiC. P. Jamet and S. Dimitrijev.Applied Physics Letters,Vol.79 No.3. 2001
Physical properties of N2O and NO-nitrided gateoxides grown on 4H SiC. P. Jamet and S. Dimitrijev.Applied Physics Letters,Vol.79 No.3. 2001 *

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