CN100466258C - 半导体器件及其制造方法 - Google Patents

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Abstract

栅电极被配置成与基板的特定结晶面方位平行或垂直。第1导电型的第1晶体管PMOS具有被配置在与栅电极正交方向上的活性区域。第2导电型的第2晶体管NMOS具有相对栅电极倾斜配置的活性区域。

Description

半导体器件及其制造方法
本申请基于并享有2005年7月27日提出的日本专利申请：2005-217687号的优先权，并作为参考引用了其中内容。
技术领域
本发明涉及使用了半导体器件、例如FinFET(鳍状场效应晶体管：Fin-Field Effect Transistor)的CMOS(互补金属氧化物半导体：Complimentary Metal Oxide Semiconductior)技术，特别涉及不同导电型晶体管的构造及其制造方法。。
背景技术
目前，开发有一种采用了三维构造的沟道区域的FinFET。为了获得该FinFET的性能，沟道区域的方向与硅的面方位的关系十分重要。众所周知，电子以及空穴的移动度根据硅结晶的面方位的不同而不同。电子在(100)面方位的晶片中移动度最高，而空穴在(110)面方位的晶片中移动度最高。在使用(100)面方位的通常的晶片，在平行或垂直于取向平面(O.F.Orientation Flat)或凹口(Notch)方向(结晶面方位<110>)形成了FinFET的情况下，沟道表面(Fin侧面)的面方位成为(110)。因此，虽然对P沟道MOS(以下称为PMOS)-FinFET的移动度有利，但使N沟道MOS(以下称为NMOS)-FinFET的移动度劣化。
因此，提出了只把NMOS-FinFET相对取向平面(或凹口方向)倾斜45度进行布局的方案(例如，参照Leland Chang，等人著的“ExtremelyScaled Silicon Nano-CMOS Devices”，Proceedings of the IEEE，vol.91，NO.11，Nov.2003，p.1860)。但是，在这种布局的情况下，由于相对PMOS-FinFET，NMOS-FinFET被旋转了45度，所以在PMOS-FinFET和NMOS-FinFET周围产生死空间(dead space)。因此，增大了布局面积。而且，由于把NMOS-FinFET旋转45度进行配置，所以对设计形成大的制约。
另外，发明了一种沿着(100)面形成NMOS-FinFET的沟道区域，沿着(110)面形成PMOS-FinFET的沟道区域，并具有不与Fin正交的栅电极的CMOS-FinFET(例如参照美国申请公开第US2004/0119100号说明书)。但是，在这种情况下，需要设定从取向平面倾斜22.5度的垂直基准轴，以该垂直基准轴为基准，来配置栅电极、PMOS-FinFET以及NMOS-FinFET等。
这样，难以进行PMOS-FinFET以及NMOS-FinFET的最佳且高密度的布局。而且，由于不能使用以往的MOSFET的设计资源(IP)，所以存在着必须重新进行设计的问题。
发明内容
本发明之1提供一种半导体器件，具有：栅电极，其被配置成与基板的特定结晶面方位平行或垂直；第1导电型的第1晶体管，其具有被配置在与上述栅电极正交的方向上的第1活性区域；和第2导电型的第2晶体管，其具有相对上述栅电极倾斜配置的第2活性区域。
本发明之2提供一种半导体器件，具有：第1、第2栅电极，其被配置成与基板的特定结晶面方位平行或垂直；第1导电型的第1、第2晶体管，其具有被配置在与上述第1、第2栅电极正交的方向上的第1、第2活性区域；和第2导电型的第3、第4晶体管，其具有相对上述第1、第2栅电极倾斜配置的第3第4活性区域。
本发明之3提供一种半导体器件的制造方法，包括：形成侧面被配置成与基板的特定结晶面方位平行或垂直的第1活性区域、和侧面被配置成与基板的上述结晶面方位倾斜的第2活性区域；形成覆盖上述第1、第2活性区域的第1绝缘膜；在上述第1绝缘膜上形成第1导电膜；形成与上述基板的结晶面方位平行或垂直、并与上述第1活性区域正交、与第2活性区域斜向交叉的掩模；通过使用上述掩模对上述第1导电膜进行蚀刻，来形成栅电极。
附图说明
图1是表示第1实施方式的半导体器件的俯视图。
图2是表示作为以往的半导体器件的Fin-FET的俯视图。
图3是表示第2实施方式的半导体器件的俯视图。
图4A、B是表示第3实施方式的图，图4A是表示NAND电路的一例的俯视图，图4B是表示NOR电路的一例的俯视图。
图5A、B是表示第4实施方式的图，图5A是表示NAND电路的一例的俯视图，图5B是表示NOR电路的一例的俯视图。
图6A、B是表示第5实施方式的图，图6A是表示NAND电路的一例的俯视图，图6B是表示NOR电路的一例的俯视图。
图7A、B是表示将图6A、B变形的第5实施方式的图，图7A是表示NAND电路的一例的俯视图，图7B是表示NOR电路的一例的俯视图。
图8A、B是表示将第5实施方式变形的第6实施方式的图，图8A是表示NAND电路的一例的俯视图，图8B是表示NOR电路的一例的俯视图。
图9A、B是表示将第6实施方式变形的第7实施方式的图，图9A是表示NAND电路的一例的俯视图，图9B是表示NOR电路的一例的俯视图。
图10A、B表示在图4中应用了第7实施方式的情况，图10A是表示NAND电路的一例的俯视图，图10B是表示NOR电路的一例的俯视图。
图11是表示第8实施方式的半导体器件的制造方法的图，是表示图1的虚线A1、A2所示的区域的制造方法的立体图。
图12是表示接着图11表示制造工序的立体图。
图13是表示接着图12表示制造工序的立体图。
图14是表示接着图13表示制造工序的立体图。
图15是表示接着图14表示制造工序的立体图。
图16是表示接着图15表示制造工序的立体图。
图17是表示接着图16表示制造工序的立体图。
图18是表示接着图17表示制造工序的立体图。
图19是表示接着图18表示制造工序的立体图。
图20是表示第9实施方式的半导体器件的制造方法涉及的图8所示的区域B的制造方法的立体图。
图21是表示接着图20表示制造工序的立体图。
图22是表示接着图21表示制造工序的立体图。
图23是表示接着图22表示制造工序的立体图。
图24是表示接着图23表示制造工序的立体图。
图25是表示接着图24表示制造工序的立体图。
图26是表示接着图25表示制造工序的立体图。
图27是表示接着图24表示制造工序的图，是表示图8的区域C的制造工序的立体图。
图28是表示接着图27表示制造工序的立体图。
图29A、B是表示第10实施方式的图，图29A是表示半导体器件的俯视图，图29B是表示图29A的区域D的立体图。
具体实施方式
下面，参照附图，对本发明的实施方式进行说明。
(第1实施方式)
图1是表示第1实施方式的图，其表示使用了FinFET的CMOS倒相器的一例。
在图1中，未图示的基板是通常的(100)面方位的晶片，栅电极11沿着凹口方向((110)方向)形成。PMOS-Fin的活性区域，即作为沟道区域的多个Fin12与栅电极11正交形成。因此，Fin12的侧面成为(110)面。另外，NMOS-FinFET的活性区域，即作为沟道区域的多个Fin13与栅电极11斜交叉。即，Fin13相对栅电极倾斜大致45度。因此，Fin13的侧面成为(100)面。相对栅电极11的Fin13的角度只要在45度±10度的范围内，即可获得所希望的效果。
另外，如虚线所示，在各个Fin12、13与栅电极11的相互之间，形成有栅极绝缘膜14。该栅极绝缘膜14形成在栅电极11下的Fin12、13的侧面上。Fin12、13例如形成为相对基板表面垂直突出。PMOS-FinFET的多个Fin12的一端，例如源/漏极区域的一方，由元件区域(连接部)15连结，多个Fin12的另一端，例如源/漏极区域的另一方，由元件区域16连结。并且，NMOS-FinFET的多个Fin13的一端，例如源/漏极区域的一方，例如由元件区域(连接部)17连结，多个Fin13的另一端，例如源/漏极区域的另一方，由元件区域18连结。在这些元件区域15、16、17、18以及形成在栅电极11的中央部的栅电极宽度宽的区域19，分别形成有接触部件20。
另外，在图1中，不是所有的Fin13都与元件区域17、18连接，但也可以如虚线17-1、18-1所示那样，在布局的容许范围内，延长元件区域17、18，将所有的Fin与元件区域17、18连接。
另外，栅电极11与Fin13所形成的角度不限于45度，例如135度、225度、或315度倾斜配置，也可以获得同样的效果。
根据上述第1实施方式，相对平行于(或垂直于)基板的结晶面方位<110>所形成的栅电极11，正交形成PMOS-FinFET的Fin12，倾斜45度形成NMOS-FinFET的Fin13。因此，在PMOS-FinFET中，可提高空穴的移动度，在NMOS-FinFET中，可提高电子的移动度。
而且，可直线状地形成栅电极11，相对该栅电极11，正交配置PMOS-FinFET的Fin12，只倾斜配置NMOS-FinFET的FIN13。因此，如图2所示，不会像把NMOS-FinFET全体旋转了45度的情况那样形成死空间。因此，容易进行PMOS-FinFET和NMOS-FinFET的布局，可防止相对芯片的占有面积的增加。
另外，通过使NMOS-FinFET的Fin13的图形相对栅电极11倾斜45度，使沟道长度增加了40％程度。但是，在NMOS的情况下，与(110)比在(100)能够提高100％(2倍)的移动度。因此，与沟道长度的增加相比，提高了移动度的益处更大。
另外，除了PMOS-FinFET的Fin12和NMOS-FinFET的Fin13以外，与通常的FET布局相同。因此，只需要将NMOS-FinFET的Fin13的图形设计成上述的结构，对于其他的结构不存在设计上的制约。因此，具有可利用以往的设计资源的好处。
(第2实施方式)
图3表示第2实施方式。第1实施方式是使NMOS的Fin13相对栅电极11倾斜。而第2实施方式是使PMOS的Fin相对栅电极倾斜。在第2实施方式中，对于与第1实施方式相同的部分标记相同的符号。
第2实施方式与第1实施方式不同，使用把凹口或取向平面旋转了45度的晶片。即，凹口方向成为(100)方向。在图3中，栅电极11沿着凹口方向((100)方向)形成。PMOS-FinFET的Fin12相对栅电极11倾斜大致45度。因此，Fin12的侧面成为(110)面。另外，NMOS-FinFET的Fin13与栅电极11正交形成。因此，Fin13的侧面成为(100)面。相对栅电极11的Fin12的角度只要在45度±10度的范围内，即可获得所希望的效果。
根据上述第2实施方式，相对沿着(100)方向配置的栅电极，倾斜配置PMOS的Fin12，正交配置NMOS的Fin13。因此，在PMOS-FinFET中，可提高空穴的移动度，在NMOS-FinFET中，可提高电子的移动度。
并且，第2实施方式也可以获得与第1实施方式同样的效果。
(第3实施方式)
图4A、B是表示第3实施方式的图，其表示例如把第1实施方式所示的结构应用于NAND门和NOR门中的情况。即，图4A表示使用了2个CMOS倒相器电路的NAND电路的一例，图4B表示使用了2个CMOS倒相器电路的NOR电路的一例。
在图4A、B中，栅电极11-1、11-2例如被沿着凹口方向((110)方向)配置。PMOS-FinFET的Fin12相对栅电极11-1、11-2正交形成，NMOS-FinFET的Fin13相对栅电极11-1、11-2倾斜形成。即，Fin13相对栅电极11-1、11-2以例如45度(±10度)的角度形成。
另外，NAND电路和NOR电路，除了未图示的上层金属布线，只是接触部件20的位置不同。即，在图4A所示的NAND电路中，PMOS-FinFET的两个源极与电源VDD连接，共用漏极与输出端连接。NMOS-FinFET的一方的源极接地，另一方的源极与作为输出端的PMOS-FinFET的共用漏极连接。两个栅电极11-1、11-2是输入端。
另外，在图4B所示的NOR电路中，PMOS-FinFET的一方的源极与电源VDD连接，另一方的源极与作为输出端的NMOS-FinFET的共用漏极连接。NMOS-FinFET的双方的源极接地，共用漏极与输出端连接。两个栅电极11-1、11-2是输入端。
根据上述第3实施方式，把PMOS-FinFET的Fin12与栅电极11-1、11-2正交形成，把栅电极11-1、11-2沿着(110)方向配置，把NMOS-FinFET的Fin13相对栅电极11-1、11-2倾斜形成。因此，可提高PMOS-FinFET、和NMOS-FinFET的载流子移动度。从而可构成能够高速动作的NAND电路、和NOR电路。
而且，由于在PMOS-FinFET、NMOS-FinFET周围未形成死空间，所以可进行高效率的布局，并能够防止芯片面积的增大。
另外，如图3所示，也可以把栅电极11-1、11-2沿着(100)方向配置，把PMOS-FinFET的Fin12相对栅电极11-1、11-2倾斜45度配置，把NMOS-FinFET的Fin13相对栅电极11-1、11-2正交配置。
(第4实施方式)
图5A、B表示将第3实施方式变形的第4实施方式，对于与第3实施方式相同的部分标记相同的符号。
在图5A、B中，NMOS-FinFET的Fin13-1相对栅电极11-1倾斜45度(±10度)配置，Fin13-2相对栅电极11-2倾斜315度(±10度)配置。即，Fin13-1、Fin13-2被设定为成90度角度，NMOS的Fin与PMOS-Fin相对构成45度角度。Fin12、13-1、13-2以外的结构为，与第3实施方式相同的设计。
根据上述第4实施方式，也可以获得与实施方式3相同的效果。
另外，也可以如图3所示，把栅电极11-1、11-2沿着(100)方向配置，把PMOS-FinFET的Fin12相对栅电极11-1倾斜45度(±10度)、相对栅电极11-2倾斜315度(±10度)配置，把NMOS-FinFET的Fin13-1、13-2相对栅电极11-1、11-2正交配置。根据这样的结构，也可以提高PMOS-FinFET和NMOS-FinFET的载流子的移动度。
(第5实施方式)
图6A、B、图7A、B表示把第4实施方式变形的第5实施方式。在第5实施方式中，对于与第4实施方式相同的部分标记相同的符号。
在图6A、B中，在没有必要形成接触部件的区域中，在源/漏区域只形成有Fin，未形成连接多个源/漏区域的比较宽的元件区域。即，在图6A中，在NMOS-FinFET的栅电极11-1、11-2相互之间未形成元件区域18，在图6B中，在PMOS-FinFET的栅电极11-1、11-2相互之间未形成元件区域16。由于Fin13-1和Fin13-2被相互垂直配置，所以与相互平行的情况相比，可增加与两端的接触部件20连接的Fin的条数。
另外，在图7A、B中，与未形成比较宽的元件区域而只有Fin的区域对应的栅电极11-1、11-2的相互间隔较窄。
根据上述第5实施方式，也可以获得与第4实施方式相同的效果。而且，根据第5实施方式，只在需要接触部件的区域上形成比较宽的元件区域。由此，如图7A、B所示，能够缩窄与未形成元件区域对应的栅电极11-1、11-2的相互间隔，从而可减少源/漏区域的占有面积。因此，可缩小NAND电路以及NOR电路的占有面积。
而且，如果把栅电极被曲折的倒相器电路配置成使尺寸小的PMOS-FinFET与NMOS-FinFET交替地相邻，则可进一步缩小芯片尺寸。
另外，在这样的结构的情况下，由于增加了栅电极的配置自由度，所以可增大形成接触部件时的宽余度。
并且，由于通过缩窄栅电极11-1、11-2的相互间隔，可缩短栅电极11-1、11-2相互间的Fin的长度，所以可减少源/漏部分的寄生阻抗，能够使器件的动作进一步高速化。
(第6实施方式)
图8A、B是表示将第5实施方式变形的第6实施方式的图，对于与第5实施方式相同的部分标记相同的符号。
第6实施方式的特征是，如第5实施方式那样，不具有将相邻的Fin之间电连接的元件区域15、16、17、18，而利用比元件区域15、16、17、18小若干的接触部件，将相邻的Fin之间直接连接。这些接触部件20例如同在未图示的接触孔内嵌入金属材料而形成。
根据第6实施方式，也可以获得与第5实施方式相同的效果。而且，在第6实施方式的情况下，未形成比较宽的元件区域，由接触部件20之间连接相邻的Fin。因此，可减少制造工序。
另外，在图6的实施方式中，如图7A、B所示，也可以采用将栅电极11-1、11-2弯曲的构造。
(第7实施方式)
图9A、B是表示将图8A、B变形的第7实施方式的图，对于与图8A、B相同的部分标记相同的符号。
第7实施方式在没有必要形成接触部件的区域上也形成了接触部件。即，如图8A所示，在NMOS-FinFET的栅电极11-1、11-2相互间不需要接触部件，如图8B所示，在PMOS-FinFET的栅电极11-1、11-2相互间不需要接触部件。但是，在第7实施方式中，如图9A所示，在NMOS-FinFET的栅电极11-1、11-2相互间也形成接触部件20-1，如图9B所示，在PMOS-FinFET的栅电极11-1、11-2相互间也形成接触部件20-2。这些接触部件20-1、20-2不与未图示的上层布线连接。
另外，图10A、B表示在图4中应用了第7实施方式的情况，对于与图4、图9相同的部分标记相同的符号。
根据上述第7实施方式，全部的Fin的源/漏区域由接触部件20、20-1、20-2电连接。因此，可减少源/漏区域的寄生阻抗，可实现元件的动作速度的高速化。
而且，由于在不需要接触部件的部分上也形成有接触部件，所以，可有规则地配置接触部件，从而可使制造工艺容易化。
(第8实施方式)
图11至图19是表示第8实施方式的图，其表示图1的虚线A1、A2所示的区域的制造方法。
在图11中，体硅基板21例如是(100)面方位的晶片。在该基板21上形成5nm程度的未图示的氧化膜，在该氧化膜上堆积厚度为100nm程度的硅氮化膜22。在该硅氮化膜22上，形成例如厚度为120nm程度的非晶硅膜。该非晶硅膜被加工成虚设图形23。通过使用了例如Kr、ArF等的激光光源的光刻、和使用例如RIE(离子反应蚀刻：Reactive Ion Etching)来进行该加工。然后，在整个表面上堆积30nm程度的TEOS(四乙氧基硅烷：Tetraethoxysilane)膜，该TEOS膜被采用RIE进行蚀刻，在虚设图形23的侧面形成基于TEOS膜的掩模图形24。
然后，如图12所示，通过RIE或湿式蚀刻除去虚设图形23-1、23-2。这样形成的掩模图形24-1、24-2与图1所示的PMOS-FinFET的Fin12、NMOS-FinFET的Fin13的形成位置对应。即，掩模图形24-1形成在与之后沿着(110)方向形成的栅电极正交的方向上。另外，对应NMOS-FinFET的Fin13而形成的掩模图形24-2，相对沿着(110)方向形成的栅电极倾斜45度形成。
然后，如图13所示，形成抗蚀剂图形25。即，首先，在整体面上涂敷抗蚀剂，通过使用了例如KrF、ArF等的激光光源的光刻，形成与电连接相邻的Fin之间的元件区域16、18(图1所示)对应的抗蚀剂图形25-1、25-2。
然后如图14所示，把抗蚀剂图形25-1、25-2、和掩模图形24-1、24-2作为掩模，对硅氮化膜22进行蚀刻。然后，除去抗蚀剂图形25-1、25-2、和掩模图形24-1、24-2。这里，如果必要，预先对硅氮化膜22的图形通过例如使用了热磷酸的湿式蚀刻进行细化。
然后，如图15所示，把硅氮化膜22的图形作为掩模，通过RIE对硅基板21进行例如100nm程度的蚀刻，从而形成多个Fin12、13、连接相邻的Fin12之间的元件区域16、以及连接相邻的Fin13之间的元件区域18。
然后，如图16所示，在基板21上形成元件分离区域26。即，在整个面上堆积用于分离元件的氧化硅膜(SiO2)类的膜(例如HDP(high densityplasma)、聚硅氮烷)，并使用CMP(化学机械研磨：Chemical MechanicalPolishing)法进行平坦化。进而通过RIE对SiO2类的膜进行蚀刻，从而形成在槽的底部具有40nm程度的膜厚的元件分离区域26。结果，形成高度为60nm程度的Fin12、13。
然后，如图17所示，在Fin12、13的侧面形成由例如SiON或high-k膜构成的栅极绝缘膜14。然后，在整个面上堆积300nm程度厚度的作为栅电极材料的第1聚硅膜27。该第1聚硅膜27以硅氮化膜22为阻挡层，通过CMP法被平坦化。
然后，形成图18所示的栅电极11。即，首先，在整个面上堆积例如50nm程度的第2聚硅膜28，在该第2聚硅膜28上堆积例如100nm程度的硅氮化膜29。在该硅氮化膜29上，形成与栅电极对应的未图示的抗蚀剂图形。把该抗蚀剂图形作为掩模对硅氮化膜29进行加工。然后，把该硅氮化膜29的图形作为掩模，通过RIE对聚硅膜27、28进行蚀刻。这样，形成图18所示的栅电极11。
然后，如图19所示，在栅电极11和第1、第2的Fin12、13的侧壁上形成侧壁绝缘膜30。即，在整个面上例如依次叠层硅氮化膜和TEOS膜。这些膜的总体膜厚例如为60nm程度。然后，对这些叠层膜利用RIE进行蚀刻，并保留在栅电极11和Fin12、13的侧壁上。此时，同时除去栅电极11和Fin12、13上的硅氮化膜22、29。这样，在栅电极11的侧壁以及Fin12、13的侧壁上形成侧壁绝缘膜30。
然后，进行对通常的LSI制造工序相同的处理。即，在Fin12的源/漏区域中注入杂质离子，使用未图示的镍硅化物等的自对准硅化物(Salicide)处理，形成源/漏区域。并且，依次形成层间绝缘膜、接触孔、上层金属布线、钝化膜等。
另外，对于Fin12、13的侧面的掺杂，可使用斜向离子注入技术、等离子掺杂技术、旋转离子注入技术等。
根据上述第8实施方式所示的制造方法，可形成图1所示的具有与栅电极11正交的Fin12的PMOS-FinFET、和具有相对栅电极11倾斜的Fin13的NMOS-FinFET。
另外，通过使用凹口或取向平面旋转了45度的晶片，通过与第8实施方式相同的制造方法，可形成图3所示的具有相对栅电极11倾斜的Fin12的PMOS-FinFET、和具有与栅电极11正交的Fin13的NMOS-FinFET。
另外，根据第8实施方式的制造方法，由于在设计上没有制约，所以可使用以往的设计资源来形成PMOS-FinFET和NMOS-FinFET两者的载流子移动度高的CMOS倒相器。
(第9实施方式)
图20至图28是表示第9实施方式的图，图20至图26表示图8所示的区域B的制造方法，图27、图28表示图8所示的区域C的制造方法。即，第9实施方式表示不形成比较宽的元件区域，而利用接触部件连接相邻Fin之间的构造的制造方法。
如图20所示，体硅基板21是例如(100)面方位的晶片。在该基板21上形成未图示的厚度为5nm程度的氧化膜，在该氧化膜上堆积厚度为100nm程度的硅氮化膜22。在该硅氮化膜22上形成例如非晶硅膜。该非晶硅膜通过使用了例如KrF、ArF等的激光光源的光刻例如RIE(ReactivIon Etching)，被加工成厚度为120nm程度的虚设图形23。然后，在整个面上堆积厚度为30nm程度的TEOS膜，并通过RIE对该TEOS膜进行蚀刻，从而在虚设图形23的侧面形成基于TEOS膜的掩模图形24。
然后，如图21所示，通过RIE或湿式蚀刻来除去虚设图形23。这样形成的掩模图形24与图8所示的PMOS-FinFET的Fin12的形成位置对应，然后，形成在与沿着(110)方向形成的栅电极正交的方向上。另外，与NMOS-FinFET的Fin13对应形成的未图示的掩模图形形成在相对沿着(110)方向形成的栅电极倾斜45度的方向上。
然后，如图22所示，把掩模图形24作为掩模，对硅氮化膜22进行蚀刻，然后除去掩模图形24。这里，如果必要，预先通过对硅氮化膜22的图形进行例如利用热磷酸的湿式蚀刻，将其细化。
然后，如图23所示，把硅氮化膜22的图形作为掩模，通过RIE，对基板21进行100nm程度的蚀刻，而形成Fin12。然后，形成元件分离区域26。即，在整个面上堆积SiO2类的膜(例如HDP或聚硅氮烷)，并使用CMP法进行平坦化。进而通过RIE进行蚀刻，从而形成在槽的底部残留40nm程度的SiO2类的膜，形成元件分离区域26。结果，形成高度为60nm程度的Fin12。
然后，图8的区域B的部分，如图24所示，与第8实施方式同样地形成栅电极11。即，首先在Fin12的侧面形成未图示的栅极氧化膜(SION或high-k膜)。然后，作为栅极材料，在整个面上堆积厚度为300nm程度的第1聚硅膜27，并采用CMP法实施平坦化。然后，堆积50nm程度的第2聚硅膜28，进一步顺序堆积100nm程度的未图示的硅氮化膜。在该硅氮化膜上形成与栅电极对应的抗蚀剂图形，把该抗蚀剂图形作为掩模对硅氮化膜进行加工。进一步把该硅氮化膜的图形作为掩模对第1、第2聚硅膜27、28进行基于RIE的蚀刻，来形成栅电极11。然后，在整个面上依次堆积硅氮化膜、TEOS膜。该叠层膜的膜厚例如为60nm程度。然后，通过对该叠层膜进行基于RIE的蚀刻，在栅电极的侧壁上形成由硅氮化膜和TEOS膜的叠层膜构成的侧壁绝缘膜30。此时，同时除去栅电极11上的和Fin12上的硅氮化膜。
然后，进行与通常的LSI制造工序相同的处理。即，在Fin12的源/漏区域中注入杂质离子，进行未图示的镍硅化物等的自对准硅化物(Salicide)处理。
并且，如图25(图8的区域C的部分是图27)所示，在整个面上堆积层间绝缘膜31，并进行平坦化。然后，在层间绝缘膜31上形成接触孔CH。
然后，如图26(图8的区域C的部分是图28)所示，通过在该接触孔CH内嵌入例如W/TiN/Ti等，形成接触部件32。利用该接触部件32将相邻的Fin12之间电连接。然后，依次形成未图示的上层的金属布线、钝化膜等。
另外，由于NMOS-FinFET是采用与制造PMOS-FinFET相同的方法制造，故省略对NMOS-FinFET的制造工序的说明。
根据上述第9实施方式的制造方法，可制造出具有图8所示的利用接触部件20连接相邻的多个Fin12或Fin13的结构的PMOS-FinFET、和NMOS-FinFET。
另外，通过使用凹口或取向平面旋转了45度的晶片，采用与第9实施方式相同的制造方法，可形成图3所示的具有相对栅电极11倾斜的Fin的PMOS-FinFET、和具有与栅电极11正交的Fin的NMOS-FinFET、以及接触部件20。
另外，根据第9实施方式的制造方法，由于在设计上没有制约，所以也可以使用以往的设计资源来形成PMOS-FinFET和NMOS-FinFET两者的载流子移动度高的CMOS倒相器。
(第10实施方式)
图29A、B表示第10实施方式，图中对与图1、图19相同的部分标记相同的符号。
如图29A、B所示，在第10实施方式中，是利用外延层42将相邻的Fin12之间连接。该外延层42按照如下的方式形成。在第10实施方式中，到在栅电极11的侧壁、以及Fin12的侧壁上形成侧壁绝缘膜30为止的制造工序，与图11至图19所示的第8实施方式相同。
如图19所示，在栅电极11的侧壁、以及Fin12、13的侧壁上形成了侧壁绝缘膜30之后，把Fin12、13侧壁的侧壁绝缘膜30除去。然后，如图29A、B所示，作为源/漏区域的Fin12外延生长，Fin12的宽度和高度增加。通过该外延生长，利用外延层42连接相邻的Fin12。另外，未图示的NMOS-FinFET的Fin13也和Fin12一样，利用外延层42将相邻的Fin13连接。
根据第10实施方式，利用外延层42将作为源/漏区域的Fin12之间、以及Fin13电连接。因此，可降低源/漏区域的寄生阻抗，能够实现器件的动作速度的高速化。
对于本领域的技术人员来说，本发明还可以进行其它的变形和改良。因此，本发明的范围不限于上述实施方式所描述的具体内容。本发明在不脱离由附加的权利要求所限定的一般化的发明宗旨及其等同概念的范围内，能够进行各种变形。

Claims (20)

1.一种半导体器件，具有:
栅电极，其被配置成与基板的特定结晶面方位平行或垂直；
第1导电型的第1晶体管，其具有被配置在与上述栅电极正交的方向上的第1活性区域；和
第2导电型的第2晶体管，其具有相对上述栅电极倾斜配置的第2活性区域。
2.根据权利要求1所述的半导体器件，其中，上述结晶面方位为(110)，第1导电型的第1晶体管是P沟道MOS晶体管，第2导电型的第2晶体管是N沟道MOS晶体管。
3.根据权利要求1所述的半导体器件，其中，上述结晶面方位为(100)，第1导电型的第1晶体管是N沟道MOS晶体管，第2导电型的第2晶体管是P沟道MOS晶体管。
4.根据权利要求1所述的半导体器件，其中，上述第2活性区域相对上述栅电极倾斜45度。
5.根据权利要求1所述的半导体器件，其中，上述第1、第2活性区域相互倾斜45度。
6.根据权利要求1所述的半导体器件，其中，上述第1活性区域具有多个第1鳍片，上述第2活性区域具有多个第2鳍片，上述第1鳍片相互电连接，上述第2鳍片相互电连接。
7.根据权利要求6所述的半导体器件，其中，多个上述第1鳍片由第1外延层电连接，多个上述第2鳍片由第2外延层电连接。
8.一种半导体器件，具有:
第1、第2栅电极，其均被配置成与基板的特定结晶面方位平行或垂直；
第1导电型的第1、第2晶体管，其分别具有被配置在与上述第1、第2栅电极正交的方向上的第1、第2活性区域；和
第2导电型的第3、第4晶体管，其分别具有相对上述第1、第2栅电极倾斜配置的第3、第4活性区域。
9.根据权利要求8所述的半导体器件，其中，上述结晶面方位为(110)，第1导电型的第1、第2晶体管是P沟道MOS晶体管，第2导电型的第3、第4晶体管是N沟道MOS晶体管。
10.根据权利要求8所述的半导体器件，其中，上述结晶面方位为(100)，第1导电型的第1、第2晶体管是N沟道MOS晶体管，第2导电型的第3、第4晶体管是P沟道MOS晶体管。
11.根据权利要求8所述的半导体器件，其中，上述第3、第4活性区域相对上述第1、第2栅电极分别倾斜45度。
12.根据权利要求8所述的半导体器件，其中，上述第1、第2活性区域相对上述第3、第4活性区域倾斜45度。
13.根据权利要求8所述的半导体器件，其中，上述第3活性区域相对上述第1栅电极倾斜45度，上述第4活性区域相对上述第2栅电极倾斜315度。
14.根据权利要求13所述的半导体器件，其中，上述第3、第4活性区域相互连接。
15.根据权利要求8所述的半导体器件，其中，上述第1活性区域具有多个第1鳍片，上述第2活性区域具有多个第2鳍片，上述第3活性区域具有多个第3鳍片，上述第4活性区域具有多个第4鳍片，多个上述第1鳍片相互电连接，多个上述第2鳍片相互电连接，多个上述第3鳍片相互电连接，多个上述第4鳍片相互电连接。
16.根据权利要求15所述的半导体器件，其中，还具有连接部，其将位于上述第1、第2栅电极之间的多个上述第1鳍片和多个上述第2鳍片连接。
17.根据权利要求16所述的半导体器件，其中，在上述第1、第2栅电极之间未形成有上述连接部的区域中的上述第1、第2栅电极的相互间隔，被设定为比在形成有上述连接部的区域中的上述第1、第2栅电极的相互间隔窄。
18.一种半导体器件的制造方法，包括:
形成侧面被配置成与基板的特定结晶面方位平行或垂直的条状的第1活性区域、和侧面被配置成与基板的上述结晶面方位倾斜的条状的第2活性区域；
形成覆盖上述第1、第2活性区域的第1绝缘膜；
在上述第1绝缘膜上形成第1导电膜；
形成与上述基板的结晶面方位平行或垂直、并与上述第1活性区域正交、与第2活性区域斜向交叉的掩模；
通过使用上述掩模对上述第1导电膜进行蚀刻，来形成栅电极。
19.根据权利要求18所述的半导体器件的制造方法，其中，上述第2活性区域相对上述基板的结晶面方位倾斜45度。
20.根据权利要求18所述的半导体器件的制造方法，其中，
上述第1活性区域具有多个第1鳍片，上述第2活性区域具有多个第2鳍片，上述第1鳍片通过第1外延层相互电连接，上述第2鳍片通过第2外延层相互电连接。
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