TWI793630B - 半導體裝置及方法 - Google Patents

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楊松鑫
鄭宗期
蕭茹雄
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台灣積體電路製造股份有限公司
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Abstract

於一實施例中，一種半導體裝置，包含：隔離區，位於基板上；鰭式結構，從隔離區的相鄰部分之間突出，鰭式結構包含複數個鰭片及台面，鰭式結構的通道區域在該等鰭片中具有第一部分並且在該台面中具有第二部分，該等鰭片及台面為連續的半導體材料，台面具有一寬度，大於該等鰭片的寬度；及第一閘極結構，位於該基板上，第一閘極結構在該等鰭片中沿著通道區域的第一部分延伸且在台面中沿著通道區域的第二部分延伸。

Description

半導體裝置及方法
本發明實施例係關於一種半導體裝置及其製造方法。
半導體裝置被廣泛地運用在各種電子產品，例如個人電腦、手機、數位相機及其他電子設備。半導體裝置通常藉由依序沉積絕緣或介電層、導電層及半導體層的材料於半導體基底上，並藉由微影圖案化各種材料層，以形成電路部件及元件於半導體基底上。
藉由持續地減小最小部件尺寸，半導體工業持續改善各種電路組件(例如電晶體、二極體、電阻、電容等)的整合密度，以允許在單位面積內可以整合更多組件。然而，隨著最小部件的尺寸減小，產生其他的間題並且需要改善。
本發明的一實施例係關於一種半導體裝置，包含：隔離區，位於基板上；鰭式結構，從隔離區的相鄰部分之間突出，鰭式結構包含複數個鰭片及一台面，鰭式結構的通道區域在該等鰭片中具有第一部分並且在台面中具有第二部分，該等鰭片及台面為連續的半導體材料，台面相較於該等鰭片具有較大寬度；及第一閘極結構，位於基板上，第一閘極結構在該等鰭片中沿著通道區域的第一部分延伸且在台面中沿著通道區域的第二部分延伸。
本發明的一實施例係關於一種半導體裝置，包含：鰭式結構，從基板延伸，鰭式結構包含連續的半導體材料，連續的半導體材料包含複數個鰭片及台面，該等鰭片連接至台面；以及電晶體，包含：源極區域，於該等鰭片內；汲極區域，於台面內；以及第一閘極結構，介於源極區域和汲極區域之間，第一閘極結構沿著鰭式結構的該等鰭片接合到台面的一區域延伸。
本發明的一實施例係關於一種半導體裝置的形成方法，包含：圖案化半導體基板以形成從半導體基板延伸的鰭式結構，鰭式結構包含鰭片部分及台面部分，在俯視中，鰭片部分及台面部分分別於第一方向延伸。於鰭式結構中形成源極區域和汲極區域，源極區域設置於鰭式結構的該等鰭片部分中，汲極區域設置於鰭式結構的台面部分中；以及於源極區域和汲極區域之間形成第一閘極結構，第一閘極結構設置於鰭式結構的該等鰭片部分接合到台面部分的區域上，在俯視中，第一閘極結構於第二方向延伸，第二方向垂直於第一方向。
優先權主張及交叉參考 本申請案主張2021年1月22日申請之美國專利申請案序號63/140,280之優先權，該案揭露之全文特此以引用的方式併入。
下列揭露內容提供用於實施所提供標的物之不同特徵之許多不同實施例或實例。下文描述組件及配置之特定實例以簡化本揭露。當然，此等僅為實例且不旨在限制。舉例而言，在下列描述中之一第一構件形成於一第二構件上方或上可包含其中該第一構件及該第二構件經形成直接接觸之實施例，且亦可包含其中額外構件可形成在該第一構件與該第二構件之間，使得該第一構件及該第二構件可不直接接觸之實施例。另外，本揭露可在各種實例中重複元件符號及/或字母。此重複出於簡化及清楚之目的，且本身不指示所論述之各項實施例及/或組態之間之一關係。
此外，為便於描述，可在本揭露中使用諸如「在…下面」、「在…下方」、「下」、「在…上方」、「上」及類似者之空間相對術語來描述一個元件或構件與另一（些）元件或構件之關係，如圖中繪示。空間相對術語旨在涵蓋除在圖中描繪之定向以外之使用或操作中之裝置之不同定向。設備可以其他方式定向（旋轉90度或按其他定向）且本揭露中使用之空間相對描述符同樣可相應地解釋。
根據不同的實施例，鰭式場效應電晶體（FinFET）由包括大鰭片（有時稱為“台面”）和小鰭片的鰭式結構形成。鰭式場效應電晶體的通道區域在大鰭片和小鰭片中具有部分，使得FinFET的閘極結構在一個大鰭片和多個小鰭片上延伸。源極區域形成於小鰭片中並且汲極區域形成於大鰭片中。FinFET的汲極區域因此可以形成為較大的尺寸，從而允許FinFET在汲極區域中容納更多的熱載子注入（HCI）。FinFET的開／關電流（例如，I ON/I OFF）可以藉此被改善。因此，FinFET可以更適合於大功率應用，例如電器，車輛等。
根據部分實施例，圖1為鰭式場效應電晶體的三維視圖。為了說明清楚，省略了FinFET某些功能（如下所述）。鰭式場效應電晶體可以一個或多個電晶體的方式電連接。FinFET包括從基板50延伸的鰭式結構62。鰭式結構62包括用於FinFET的通道區域。諸如淺溝渠隔離（shallow trench isolation；STI）區域的隔離區域66，其被設置在基板50上方並且在相鄰的鰭式結構62之間，該鰭式結構在相鄰的隔離區域66上方和之間突出。儘管將隔離區域66描述／示出為與基板50分離，但是如本文中所使用的，術語“基板”可以用於指代單獨的基板50或基板50和隔離區域66的組合。另外，儘管鰭式結構62的底部被示出為與基板50的單一的，連續的材料，但是鰭式結構62及／或基板50的底部可以包括單一材料或多種材料。在本文中，鰭式結構62指的是在相鄰的隔離區域66之間延伸的部分。
閘極結構100為沿著鰭式結構62的側壁並在其頂部表面之上。閘極結構100含在鰭式結構62的側壁和頂部表面上的閘極介電質112，以及在閘極介電質112上的閘極電極114。源極／汲極區域98相對於閘極介電質112和閘極電極114設置在鰭式結構62的相對側。在形成多個電晶體的實施例中，該源極／汲極區域98可在各個電晶體之間共享。在其中一個由多個鰭式結構62形成的電晶體的實施例中，相鄰的源極／汲極區域98可以電連接，例如透過磊晶成長合併源極／汲極區域98，或者透過將源極／汲極區域98與相同的源極／汲極區域接觸耦合。
如隨後將更詳細地描述，鰭式結構62包含鰭片62A和鰭片62B。鰭片62A的寬度小於鰭片62B的寬度。鰭片62B可以被稱為“台面”。部分FinFET由多個鰭片62A和鰭片62B形成，其中鰭片62A被連接到鰭片62B，並且這些FinFET具有沿著該鰭式結構62的一部分延伸的閘極結構100，其中鰭片62A被連接到鰭片62B。這些FinFET包含閘極結構100，鰭片62A中的源極／汲極區域98A（可以耦合以用作源極區域），以及鰭片62B中的源極／汲極區域98B（可以耦合以用作汲極區域）。
圖1進一步示出了幾個參考橫截面。截面B/C-B/C係沿著閘極電極114的縱軸並且在一個方向上，例如，垂直於FinFET的源極／汲極區域98之間的電流流動方向。橫截面D-D垂直於橫截面B/C-B/C，並且沿著鰭式結構62的縱軸並且在一方向上，例如，電流流動在FinFET的源極／汲極區域98之間。橫截面E/F-E/F平行於橫截面B/C-B/C，並且延伸穿過FinFET的源極／汲極區域98。為了清楚起見，後續附圖參考這些參考橫截面。
本文描述的部分實施例是在使用閘極後製製程（gate-last process）形成的FinFET的背景下描述的。在其他實施例中，可以使用閘極前製製程（gate-first process）。而且，部分實施例考慮了在平板裝置中使用，諸如平面FET，奈米結構（例如，奈米片，奈米線，環繞式閘極等），場效應電晶體（NSFET）等。
圖2A至15D為根據部分實施例在鰭式場效應電晶體的製造中的中間階段的示意圖。圖2A、3A、4A、5A、6A、7A、8A、9A、10A、11A、12A、13A、14A和15A是俯視圖。圖2B、3B、4B、5B、6B、7B、8B、9B、10B、11B、12B、13B、14B和圖15B是在相應的“A”圖中沿參考截面B-B示出的截面圖，其與圖1中的參考橫截面B/C-B/C相似。圖2C、3C、4C、5C、6C、7C、8C、9C、10C、11C、12C、13C、14C和15C是沿著相應“A”圖中的參考截面C-C示出的截面圖，其與圖1中的參考橫截面B/C-B/C相似。圖8D、9D、9G、9H、10D、11D、12D、13D、14D和15D是沿著對應的“A”圖中的參考截面D-D示出的截面圖，其與圖1中的參考橫截面D-D相似。圖9E和9F是沿圖1中的參考截面E/F-E/F繪示的。
FinFET可以是幾種類型的裝置。圖2A-15D示出了FinFET是用於低功率應用裝置的實施例，例如互補金屬氧化物半導體（CMOS）裝置，其中每個FinFET具有單個閘極結構。在另一個實施例中（隨後更詳細地描述），FinFET是用於高功率應用的裝置，例如雙擴散金屬氧化物半導體（DMOS）裝置或橫向擴散金屬氧化物半導體（LDMOS）裝置，其中每個 FinFET可以具有多個閘極結構。
在圖2A-2C中，提供了基板50。基板50可以是半導體基板，例如，體半導體，絕緣體上半導體（SOI）基板等，其可以被摻雜（例如，用p型或n型摻雜劑）或未摻雜。基板50可以是晶圓，例如矽晶圓。通常，SOI基板是在絕緣體層上形成的半導體材料層。絕緣體層可以是例如埋入式氧化物（BOX）層，氧化矽層等。絕緣層設置在通常為矽或玻璃的基板上。也可以使用其他基板，例如多層或梯度基板。在部分實施例中，基板50的半導體材料可以包括矽； 鍺；化合物半導體，包括碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及／或銻化銦；合金半導體，包括矽鍺、磷化砷化鎵、砷化鋁銦、砷化鋁鎵、砷化鎵銦、磷化鎵銦及／或磷化砷化鎵銦；或其組合。
基板50具有n型區域50N和p型區域50P。n型區域50N可以用於形成如NMOS電晶體的n型裝置，例如，n型FinFET。p型區域50P可以用於形成例如PMOS晶體管的p型裝置，例如p型FinFET。儘管未單獨示出它們，但是n型區域50N可以與p型區域50P物理上分開，並且可以設置任何數量的裝置特徵（例如，其他主動裝置、摻雜區、隔離結構等）在n型區域50N和p型區域50P之間。所示的結構可以應用於n型區域50N和p型區域50P。在每個圖式的文字中描述了n型區域50N和p型區域50P於結構上的差異（如果有的話）。此外，可以提供任何數量的n型區域50N和p型區域50P。
如隨後將更詳細描述，圖3A-5C示出了在基板50中形成鰭式結構62的過程。每個鰭式結構62包括鰭片62A和鰭片62B，並且鰭片62A與鰭片62B接合。為了形成鰭式結構62，形成具有鰭片62A的圖案的第一光罩52（見圖3A-3C），並且形成具有鰭片62B的圖案的第二光罩56（見圖4A-4C）。在所示的實施例中，第一光罩52透過多次圖案化製程形成，第二光罩56透過單次圖案化製程形成，使得第二光罩56的特徵大於第一光罩52的特徵。然後，使用兩個光罩52、56作為組合蝕刻光罩在基板50中對鰭式結構62進行圖案化（見圖5A-5C），以同時形成鰭片62A、62B。
儘管示出了具有單個鰭片62B的單個鰭式結構62，但是應當理解，形成了多個鰭式結構62，並且鰭式結構62可以具有多個鰭片62B。鰭式結構62可以與其他結構同時形成。例如，可以使用與用於圖案化基板50中的其他結構（例如，半導體條）相同的蝕刻步驟來圖案化鰭式結構62。
在圖3A-3C中，第一光罩52形成在基板50上。第一光罩52可以由間隔物，抗光蝕劑等形成，其具有對基板50進行蝕刻的高蝕刻選擇性。可接受的隔離物材料包括諸如氮化矽、氧化鋁、氮化鋁、氮化鉭、氮化鈦、氧化鈦等的介電質材料，它們的組合等，其可以使用諸如原子層沉積（ALD）、化學氣相沉積（CVD）等。可接受的抗光蝕劑包括單層抗光蝕劑、雙層抗光蝕劑、三層抗光蝕劑等，其可以透過旋塗技術等形成。
在所示的實施例中，第一光罩52包括使用多個光刻製程形成的間隔物54，該多個光刻製程包括多重圖案化製程，諸如雙重圖案化製程。通常，多圖案化製程將光刻和自對準製程相結合，從而允許創建具有例如間距小於使用單次直接光刻製程可獲得的間距的圖案。例如，在一個實施例中，在基板50上方形成犧牲層，並使用光刻製程對其進行圖案化以形成心軸（未單獨示出）。犧牲層可以由從基板50的蝕刻具有高蝕刻選擇性的材料形成，例如非晶矽、多晶矽、氮化矽、氧化矽、或其組合等，其可以使用製程形成，例如CVD，等離子體增強化學氣相沉積（PECVD）等。可以透過可接受的蝕刻製程來圖案化犧牲層以形成心軸。蝕刻可以是各向異性的。在部分實施例中，蝕刻對犧牲層是選擇性的，例如，以比基板50的材料更快的速率選擇性地蝕刻犧牲層的材料。然後使用自對準製程在心軸旁邊形成間隔物54。例如，在一個實施例中，在心軸上形成間隔層。間隔物層可以由先前討論的任何間隔物材料形成。可以透過可接受的蝕刻製程來對間隔物層進行圖案化，以在心軸旁邊形成間隔物54。蝕刻可以是各向異性的。在部分實施例中，蝕刻對於間隔層是選擇性的，例如，以比心軸和基板50的材料更快的速率選擇性地刻蝕間隔層的材料。然後去除心軸，以使間隔物54保留在基板50上。
在圖4A-4C中，第二光罩56形成在基板50上。第二光罩56可以由抗光蝕劑、間隔物等形成，其具有從基板50的蝕刻起的高蝕刻選擇性。可接受的抗光蝕劑包括單層抗光蝕劑、雙層抗光蝕劑、三層抗光蝕劑等，其可以透過旋塗技術等形成。可接受的間隔物材料包括介電質材料，例如氮化矽、氧化鋁、氮化鋁、氮化鉭、氮化鈦、氧化鈦、或其組合等，可以使用諸如ALD、CVD、或類似的材料。
在所示的實施例中，第二光罩56包括使用光刻製程形成的抗光蝕劑58，該光刻製程包括單圖案製程。通常，單圖案化製程使用光刻而不將其與自對準製程相結合，從而可以用更少的處理步驟來形成圖案。抗光蝕劑58可以由先前討論的任何抗光蝕劑形成，並且可以使用可接受的光刻技術來圖案化。 第二光罩56的特徵大於第一光罩52的特徵。
第二光罩56形成在第一光罩52上方，使得第一光罩52和第二光罩56部分重疊。因此，在具有光罩52、56的基板50中圖案化的特徵將是連續的半導體材料。此外，第一光罩52的特徵和第二光罩56的特徵沿相同方向延伸，例如，所述特徵具有平行的縱軸。
在圖5A-5C中，光罩52、56用作組合蝕刻光罩，以蝕刻基板50中的溝槽，從而圖案化基板50以形成鰭式結構62。蝕刻可以是任何可接受的蝕刻製程，例如反應離子蝕刻（RIE）、中性束蝕刻（NBE）、或其組合等。 蝕刻可以是各向異性的。在基板50中圖案化的溝槽可以具有不同的深度。例如，由於圖案負載效應，鰭片62A之間的溝槽可以比鰭片62B周圍的溝槽（例如，相鄰鰭式結構62之間的溝槽）淺。在所示的實施例中，光罩52、56在蝕刻過程中被消耗，或者在蝕刻過程之後但是在後續處理之前被去除。在另一個實施例中，光罩52、56保留在鰭式結構62上。
鰭片62A的寬度W 1由第一光罩52的特徵的尺寸定義，而鰭片62B的寬度W 2由第二光罩56的特徵的尺寸定義。寬度W 2大於寬度W 1。例如，寬度W 1可以在大約27nm至大約35nm的範圍內，並且寬度W 2可以在大約75nm至大約115nm的範圍內。鰭片62A、62B可以是漸縮的，使得它們的寬度W 1，W 2在遠離基板50的頂表面延伸的方向上減小。在這樣的實施例中，鰭片62A、62B的寬度W 1，W 2是指鰭片62A、62B的最窄部分的寬度（有時被稱為鰭片62A、62B的臨界尺寸）。
鰭片62B的寬度W 2由FinFET的設計過程中鰭片62A的數量和寬度W 1決定，鰭片62A越多或鰭片62A的寬度W 1越大，將導致鰭片62B的寬度W 2越大。在一個實施例中，鰭式結構62可包括五個鰭片62A。在另一個實施例中，鰭式結構62可包括在大約四個鰭片62A至大約八十個鰭片62A的範圍內的任何數量的鰭片62A。寬度W 2大於寬度W 1和鰭片62A的數量的乘積。
鰭式結構62的總長度由鰭片62B的寬度W 2決定。具體而言，具有寬度W 2更大的鰭片62B的鰭式結構62具有更大的長度。例如，鰭式結構62可具有在約154nm至約100,000nm範圍內的長度。
前面描述的過程僅僅是鰭式結構62如何被圖案化的一個例子。在部分實施例中，鰭式結構62使用下一代光刻技術來圖案化，諸如極紫外（EUV）光刻，深紫外（DUV）光刻，X射線光刻，軟X射線（SX）光刻，離子束投影光刻，電子束投影光刻或類似技術。下一代光刻技術的使用可以允許鰭式結構62透過單圖案光刻製程來圖案化，從而避免了多圖案光刻製程的使用。
在圖6A-6C中，在基板50上方和相鄰鰭片62A、62B之間形成STI區域66。STI區域66設置在鰭式結構62的下部周圍，使得鰭式結構62的上部（例如，鰭片62A、62B）從相鄰的STI區域66之間突出。換句話說，鰭式結構62的上部在STI區域66的頂部表面上方延伸。STI區域66將相鄰裝置的特徵分開。
STI區域66可以透過任何合適的方法形成。例如，絕緣材料可以形成在基板50上方以及相鄰的鰭片62A、62B之間。絕緣材料可以是氧化物，例如氧化矽、氮化物，例如氮化矽，及類似物，或其組合，並且可以透過CVD製程形成，例如高密度等離子體CVD（HDP-CVD）、可流動CVD（FCVD），及類似製程，或其組合。可以使用透過任何可接受的製程形成的其他絕緣材料。在部分實施例中，絕緣材料是透過FCVD形成的氧化矽。一旦形成絕緣材料，就可以執行退火製程。在一個實施例中，形成絕緣材料，使得多餘的絕緣材料覆蓋鰭式結構62。儘管STI區域66均被示出為單層，但是部分實施例可以利用多層。例如，在部分實施例中，首先可以沿著基板50和鰭式結構62的表面形成襯墊（未單獨示出）。此後，可以在襯墊上方形成諸如上述的填充材料。
然後，對絕緣材料進行去除製程，以去除鰭式結構62上方的多餘絕緣材料。在部分實施例中，可以利用諸如化學機械拋光（CMP）的平坦化製程、回蝕製程、或其組合等。平坦化製程暴露鰭式結構62，使得在平坦化製程完成之後，鰭式結構62和絕緣材料的頂部表面是共面的（在製程變化內）。在光罩保留在鰭式結構62上的實施例中，平坦化製程可以暴露光罩或去除光罩，以使得在之後光罩或鰭式結構62，以及在平坦化製程完成後，絕緣材料的頂部表面分別是共面的（在製程變化之內）。然後使絕緣材料凹陷以形成STI區域66。使絕緣材料凹陷，使得鰭式結構62的上部從絕緣材料的相鄰部分之間突出。在該實施例中，使絕緣材料凹陷，使得鰭片62A和鰭片62B的上部從絕緣材料的相鄰部分之間突出。在另一個實施例中（隨後更詳細地描述），絕緣材料被選擇為凹入的（例如，透過在凹進期間遮蓋絕緣材料的部分），使得鰭片62A的上部從絕緣材料的相鄰部分之間突出，但是鰭片62B不從絕緣材料的相鄰部分之間突出。此外，STI區域66的頂部表面可以具有如圖所示的平坦表面，凸表面，凹表面（例如凹陷）或其組合。STI區域66的頂部表面可以透過適當的蝕刻形成為平坦的，凸的及／或凹的。可以使用可接受的蝕刻製程來使絕緣材料凹陷，該蝕刻製程例如對絕緣材料的材料具有選擇性（例如，以比鰭式結構62的材料更快的速率蝕刻絕緣材料的材料）。例如，可以使用例如稀氫氟酸（dHF）去除氧化物。
如前所述，由於圖案負載效應，鰭片62A之間的溝槽可以比鰭片62B和鰭式結構62之間的溝槽淺。結果，鰭片62A之間的STI區域66的底表面被設置在鰭片62B之間的STI區域66的底表面的上方，使得鰭片62B之間的STI區域66比鰭片62A之間的STI區域66更深D 1的深度。深度D 1可以在約25nm至約40nm的範圍內。將STI區域66形成為在該範圍內的深度以使相鄰的鰭式結構62彼此充分隔離。將STI區域66形成為超出該範圍的深度可能無法使相鄰的鰭式結構62彼此充分隔離。
先前描述的製程僅是如何形成鰭式結構62和STI區域66的一個示例。在部分實施例中，可以使用光罩和磊晶成長製程來形成鰭式結構62。例如，可以在基板50的頂部表面上方形成介電層，並且在介電層中的溝槽可被圖案化以暴露下面的基板50。可以在溝槽中磊晶成長磊晶結構，並且可以使介電層凹陷，使得磊晶結構從介電層突出以形成鰭式結構62，並且凹陷的介電層形成STI區域66。磊晶結構可以是異質磊晶結構，同質磊晶結構等。儘管臨場摻雜和佈植摻雜可以一起使用，在磊晶結構被磊晶成長的部分實施例中，磊晶成長的材料可以在成長期間使用臨場摻雜（in situ doped），其可以消除之前及／或隨後的植入。
再者，使n型區域50N（例如，NMOS區域）中的材料不同於p型區域50P（例如，PMOS區域）中的材料而磊晶成長是有益的。在各個實施例中，鰭式結構62的上部可以由矽鍺（Si xGe1 -x，其中x可以在0-1的範圍內），碳化矽，純鍺或基本上純的鍺，III-V族化合物半導體，II-VI化合物半導體等或類似的材料形成。例如，用於形成III-V化合物半導體的可用材料包括但不限於砷化銦、砷化鋁、砷化鎵、磷化銦、氮化鎵、砷化銦鎵、銦鋁砷化物、銻化鎵、銻化鋁、磷化鋁、磷化鎵等或類似的材料。
此外，可以在鰭片62A、62B及／或基板50中形成適當的井（在圖2A-15D中未單獨示出）。在該實施例中，井具有與隨後將在n型區域50N和p型區域50P中的各者中形成的源極／汲極區域的導電類型相反的導電類型。在部分實施例中，可以在n型區域50N中形成p型井，並且可以在p型區域50P中形成n型井。在部分實施例中，在n型區域50N和p型區域50P兩者中形成p型井或n型井。
在具有不同井類型的實施例中，可以使用諸如抗光蝕劑的光罩（未單獨示出）來實現用於n型區域50N和p型區域50P的不同植入步驟。例如，可以在n型區域50N中的鰭式結構62和STI區域66上方形成抗光蝕劑。圖案化抗光蝕劑以暴露p型區域50P。可以透過使用旋塗技術來形成抗光蝕劑，並且可以使用可接受的光刻技術來對抗光蝕劑進行圖案化。一旦圖案化抗光蝕劑，就在p型區域50P中執行n型雜質植入，並且抗光蝕劑可以充當光罩以基本上防止n型雜質被植入到n型區域50N中。n型雜質可以是植入到該區域中的磷、砷、銻等，其濃度在大約10 13cm -3至大約10 14cm -3的範圍內。在植入之後，可以透過例如可接受的灰化製程來去除抗光蝕劑。
在植入p型區域50P之後或之前，在p型區域50P中的鰭式結構62和STI區域66上方形成諸如抗光蝕劑的光罩（未單獨示出）。圖案化抗光蝕劑以暴露n型區域50N。可以透過使用旋塗技術來形成抗光蝕劑，並且可以使用可接受的光刻技術來對抗光蝕劑進行圖案化。一旦圖案化抗光蝕劑，就可以在n型區域50N中進行p型雜質植入，並且抗光蝕劑可以用作光罩以基本上防止p型雜質被植入到p型區域50P中。 p型雜質可以是植入到該區域中的硼、氟化硼、銦等，其濃度在大約10 13cm -3至大約10 14cm -3的範圍內。在植入之後，可以透過例如可接受的灰化製程來去除抗光蝕劑。
在n型區域50N和p型區域50P的植入之後，可以執行退火以修復植入損傷並激活被植入的p型及／或n型雜質。儘管臨場摻雜和佈植摻雜可以一起使用，在部分實施例中，磊晶鰭片成長的材料可以在成長期間使用臨場摻雜，其可以消除植入。
在圖7A-7C中，在鰭片62A、62B上形成虛置介電層72。虛置介電層72可以由諸如氧化矽、氮化矽、或其組合等的介電材料形成，可以根據可接受的技術來沉積或熱成長該介電材料。在虛置介電層72上方形成虛置閘極層74，並且在虛置閘極層74上方形成光罩層76。虛置閘極層74可以沉積在虛置介電層72上方，然後平坦化，例如透過CMP平坦化。光罩層76可以沉積在虛置閘極層74上方。虛置閘極層74可以由導電或非導電材料形成，例如非晶矽、多晶矽（polysilicon）、多晶矽鍺（poly-SiGe）、金屬氮化物、金屬矽化物、金屬氧化物、金屬等，其可以透過物理氣相沉積（PVD）、CVD等沉積。虛置閘極層74可以由對絕緣材料的蝕刻具有高蝕刻選擇性的材料製成，例如，STI區域66及／或虛置介電層72。光罩層76可以由諸如氮化矽、氮氧化矽等的介電材料形成。在該範例中，橫跨n型區域50N和p型區域50P形成單個虛置閘極層74和單個光罩層76。在所示的實施例中，虛置介電層72覆蓋STI區域66，使得虛置介電層72在STI區域66上方並且在虛置閘極層74和STI區域66之間延伸。在另一個實施例中，虛置介電層72僅覆蓋鰭片62A、62B。
在圖8A-8D中，可以使用可接受的光刻和蝕刻技術來對光罩層76進行圖案化，以形成光罩86。然後可以將光罩86的圖案轉移到虛置閘極層74以形成虛置閘極84。在部分實施例中，透過可接受的蝕刻技術也可將光罩86的圖案轉移到虛置介電層72，以形成虛置介電質82。虛置閘極84覆蓋鰭式結構62的各個通道區域68。光罩86的圖案可以用於將每個虛置閘極84與相鄰的虛置閘極84物理分離。虛置閘極84還可以具有基本垂直於鰭片62A、62B的縱向方向。光罩86可以在虛置閘極84的圖案化期間被去除，或者可以在隨後的製程中被去除。
每個虛置閘極84可以在一個或多個鰭式結構62（圖2A-15D中未單獨示出）上延伸。虛置閘極84A的第一子集在鰭片62A上方延伸，虛置閘極84B的第二子集在鰭片62B上方延伸，虛置閘極84C的第三子集延伸在鰭片62A和鰭片62B兩者上。具體地，每個虛置閘極84C沿著鰭式結構62的鰭片62A結合到鰭片62B的部分在鰭式結構62上延伸。如隨後將更詳細描述的，虛置閘極84A、84B、84C可用於形成以不同電壓工作的裝置。
在圖9A至圖9D中，閘極間隔物92形成在虛置閘極84和光罩86的側壁上。可以透過共形地沉積一種或多種介電材料並且隨後蝕刻介電材料來形成閘極間隔物92。可接受的介電材料包括諸如氧化矽或氧化鋁之類的氧化物；氮化物，例如氮化矽；碳化物，例如碳化矽等；或其組合，例如氧氮化矽、氧碳化矽、碳氮化矽、氧碳氮化矽等；多層材料；或類似的東西等。可以透過諸如CVD、PECVD、ALD等的保形沉積製程來形成介電材料。在所示的實施例中，每個閘極間隔物92都包括多層，例如，第一間隔層92A和第二間隔層92B。在部分實施例中，第一間隔層92A和第二間隔層92B由碳氮氧化矽（例如，SiO xN yC1 -x-y，其中x和y在0至1的範圍內）形成。例如，第一間隔層92A可以由與第二間隔層92B相似或不同的碳氧氮化矽組成。可以執行可接受的蝕刻製程，例如乾蝕刻、濕蝕刻等或其組合，以圖案化介電材料。蝕刻可以是各向異性的。介電材料在被蝕刻時具有留在虛置閘極84的側壁上的部分（從而形成閘極間隔物92）。在蝕刻之後，閘極間隔物92可以具有直的側壁（如圖所示）或可以具有彎曲的側壁（未示出）。如隨後將更詳細描述的，當蝕刻時，一種或多種介電材料還可具有留在鰭片62A、62B的側壁上的部分（從而形成鰭片間隔物）。
此外，可以執行植入以形成輕摻雜的源極／汲極（LDD）區域（未單獨示出）。在具有不同裝置類型的實施例中，類似於先前討論的用於井的植入，可以在n型區域50N上方形成光罩（例如抗光蝕劑），同時露出p型區域50P和適當的類型（例如，p型）雜質可以被植入到p型區域50P中的暴露的鰭片62A、62B中。然後可以去除光罩。隨後，可以在暴露n型區域50N的同時在p型區域50P上方形成諸如抗光蝕劑的光罩，並且可以將適當類型的雜質（例如，n型）植入在n型區域50N中暴露的鰭片62A、62B中。然後可以去除光罩。n型雜質可以是先前討論的任何n型雜質，並且p型雜質可以是先前討論的任何p型雜質。LDD區域的雜質濃度可以在約10 15cm -3至約10 19cm -3的範圍內。退火可用於修復植入物損壞並激活植入的雜質。
應注意的是，先前的公開內容大致上描述了形成間隔物和LDD區域的製程。亦可以使用其他製程和順序。例如，可以利用更少或更多的間隔物，可以利用不同的步驟順序，可以形成和去除另外的間隔物，及／或類似物。此外，可以使用不同的結構和步驟來形成n型裝置和p型裝置。
然後在鰭片62A、62B中形成源極／汲極區域98。源極／汲極區域98形成在鰭片62A、62B中，使得每個虛置閘極84（和對應的通道區域68）設置在源極／汲極區域98的各個相鄰對之間。在部分實施例中，源極／汲極區域98可以延伸到鰭片62A、62B中並且也可以穿透鰭片62A、62B。在部分實施例中，閘極間隔物92用於將源極／汲極區域98與虛置閘極84分開適當的橫向距離，使得源極／汲極區域98不會與隨後形成的FinFET的閘極短路。可以選擇源極／汲極區域98的材料以在相應的通道區域68中施加應力，從而改善性能。在所示的實施例中，源極／汲極區域98是鰭式結構62中具有多面上表面的磊晶區域。
n型區域50N中的源極／汲極區域98可以透過遮罩p型區域50P並蝕刻n型區域50N中的鰭片62A、62B的源極／汲極區域而形成鰭片62A、62B的凹陷來形成。然後，在凹陷中磊晶成長n型區域50N中的源極／汲極區域98。源極／汲極區域98可以包括任何可接受的材料，例如適用於n型FinFET的材料。例如，如果鰭片62A、62B是矽，則n型區域50N中的源極／汲極區域98可以包括對通道區域68施加拉伸應變的材料，諸如矽、碳化矽、摻雜磷的碳化矽、磷化矽等。如隨後將更詳細地描述的，n型區域50N中的一些源極／汲極區域98可以具有從鰭片62A、62B的相應表面升高的表面並且可以具有小平面。
p型區域50P中的源極／汲極區域98可以透過遮罩n型區域50N並蝕刻p型區域50P中的鰭片62A、62B的源極／汲極區域以在鰭片62A、62B形成凹陷。然後，在凹陷中磊晶成長p型區域50P中的源極／汲極區域98。源極／汲極區域98可以包括任何可接受的材料，例如適用於p型FinFET的材料。例如，如果鰭片62A、62B是矽，則p型區域50P中的源極／汲極區域98可以包括對通道區域68施加壓縮應變的材料，諸如矽鍺、摻硼矽鍺、鍺錫等。如隨後將更詳細地描述的，p型區域50P中的一些源極／汲極區域98可以具有從鰭片62A、62B的相應表面升高的表面並且可以具有小平面。
源極／汲極區域98及／或鰭片62A、62B可以植入摻雜劑以形成源極／汲極區域，這與先前討論的形成LDD區並隨後進行退火的製程相似。源極／汲極區域的雜質濃度可以在大約10 19cm -3和大約10 21cm -3的範圍內。用於源極／汲極區域的n型及／或p型雜質可以是先前討論的任何雜質。在部分實施例中，可以在成長期間臨場摻雜源極／汲極區域98。
如上所述，在鰭片62A、62B中形成源極／汲極區域98，使得每個虛置閘極84（和對應的通道區域68）設置在各個源極／汲極區域98相鄰對之間。如圖9E所示，在鰭式結構62的每個鰭片62A中形成源極／汲極區域98A的第一子集。如圖9F所示，在鰭式結構62的鰭62B中形成源極／汲極區域98B的第二子集。因此，每個虛置閘極84A在相鄰的源極／汲極區域98A之間，每個虛置閘極84B在相鄰的源極／汲極區域98B之間，並且每個虛置閘極84C在源極／汲極區域98A與源極／汲極區域98B之間。
源極／汲極區域98具有不同的結構，這取決於它們形成在鰭片62A、62B中的哪個。作為用於形成源極／汲極區域98A的磊晶製程的結果，源極／汲極區域98A的上表面具有小平面，該小平面橫向向外延伸超過鰭片62A的側壁。在所示的實施例中，這些小平面導致相鄰的源極／汲極區域98A合併，如圖9E所示。鰭式結構62彼此間隔開，使得在完成磊晶製程之後，源極／汲極區域98B保持分離，如圖9F所示。在另一實施例中（未單獨示出），在磊晶製程完成之後，相鄰的源極／汲極區域98A也保持分離。可以調整用於形成閘極間隔物92的間隔物蝕刻，以在鰭片62A、62B的側壁上也形成鰭式間隔物94。在所示的實施例中，鰭式間隔物94覆蓋鰭片62A、62B的側壁的一部分，其在STI區域66上方延伸，從而阻止了磊晶成長。在另一個實施例中，調整用於形成閘極間隔物92的間隔物蝕刻，以不形成鰭式間隔物94，從而允許源極／汲極區域98延伸到STI區66的表面。
當相鄰的源極／汲極區域98A合併時，源極／汲極區域98A可以具有非平面的頂部表面，而源極／汲極區域98B具有平坦的頂部表面。具體地，源極／汲極區域98A可以具有“波浪形”的頂部表面。在另一個實施例中，源極／汲極區域98A具有沒有“波浪形”頂部表面的平坦頂表面。
儘管源極／汲極區域98在圖9D的橫截面中具有平坦的頂部表面，但是源極／汲極區域98在該橫截面中可以具有不同的形狀。在部分實施例中，源極／汲極區域98具有凹入的頂部表面，如圖9G所示。在部分實施例中，源極／汲極區域98具有凸出的頂部表面，如圖9H所示。例如，源極／汲極區域98可以在n型區域50N中具有凹形的頂部表面，並且可以在p型區域50P中具有凸形的頂部表面。對於圖9D的實施例示出了後續步驟。
在圖10A-10D中，第一ILD 104沉積在源極／汲極區域98，閘極間隔物92和光罩86（如果存在）或虛置閘極84上方。第一ILD 104可以由介電材料形成，並且可以透過諸如CVD、等離子體增強CVD（PECVD）或FCVD的任何合適的方法來沉積。可接受的介電材料可包括磷矽酸鹽玻璃（PSG）、硼矽酸鹽玻璃（BSG）、摻硼磷矽酸鹽玻璃（BPSG）、未摻雜矽酸鹽玻璃（USG）等。可以使用透過任何可接受的方法形成的其他絕緣材料。
在部分實施例中，在第一ILD 104與源極／汲極區域98，閘極間隔物92，以及光罩86（如果存在）或虛置閘極84之間形成CESL 102。CESL 102可以包括介電材料，例如氮化矽、氧化矽、氮氧化矽等，其具有蝕刻第一ILD  104的高蝕刻選擇性。
在圖11A-11D中，可以執行諸如CMP之類的平坦化製程，以使第一ILD 104的頂部表面與光罩86的頂部表面（如果存在）或虛置閘極84的頂部表面齊平。平坦化製程還可以去除虛置閘極84上的光罩86以及沿著光罩86的側壁的閘極間隔物92的一部分。在平坦化製程之後，光罩86（如果存在的話）或虛置閘極84，閘極間隔物92，CESL 102和第一ILD 104的頂部表面是共平面的（在製程變化內）。因此，光罩86（如果存在的話）或虛置閘極84，閘極間隔物92和CESL 102的頂部表面通過第一ILD 104暴露。在所示的實施例中，保留光罩86，並且平坦化製程使第一ILD 104的頂部表面與光罩86的頂表面齊平。
在圖12A-12D中，在一個或多個蝕刻步驟中去除光罩86（如果存在的話）和虛置閘極84，從而形成凹部96。虛置介電質82在凹部96中的部分也可以被去除。在部分實施例中，僅虛置閘極84被去除並且虛置介電質82保留並且由凹部96暴露。在部分實施例中，虛置介電質82從晶粒的第一區域（例如，核心邏輯區域）中的凹部96中去除，並且保留在晶粒的第二區域（例如，輸入／輸出區域）中的凹部96。在部分實施例中，透過各向異性乾式蝕刻製程去除虛置閘極84。例如，蝕刻製程可以包括使用反應氣體的乾式蝕刻製程，該反應氣體以比第一ILD 104或閘極間隔物92更快的速率選擇性地蝕刻虛置閘極84。每個凹部96暴露及／或覆蓋相應的鰭式結構62的通道區域68。在去除期間，當蝕刻虛置閘極84時，虛置介電質82可以用作蝕刻停止層。然後，在去除虛置閘極84之後，可以選擇地去除虛置介電質82。
在圖13A-13D中，形成閘極介電質112和閘極電極114以用於替換閘極。閘極介電質112和閘極電極114可以統稱為“閘極結構”。各個閘極結構100均沿著鰭式結構62的通道區域68的側壁延伸。
閘極介電質112包括沉積在凹部96中的一層或多層，例如在鰭片62A、62B的頂部表面和側壁上以及在閘極間隔物92的側壁上。在部分實施例中，閘極介電質112包括一個或多個介電質層，諸如氧化物、金屬氧化物、金屬矽酸鹽、或其組合等。例如，在部分實施例中，閘極介電質112包括透過熱或化學氧化形成的氧化矽的界面層和上面的高k介電質材料，例如、鋁、鋯、鑭、錳、鋇、鈦、鉛及其組合的金屬氧化物或矽酸鹽。閘極介電質112可以包括具有大於約7.0的k值的介電質層。閘極介電質112的形成方法可以包括分子束沉積（MBD），ALD，PECVD等。在虛置介電質82的一部分保留在凹部96中的實施例中，閘極介電質112包括虛置介電質82的材料（例如，氧化矽）。
閘極電極114分別沉積在閘極介電質112上方，並填充凹部96的其餘部分。閘極電極114可以包括含金屬的材料，例如氮化鈦、氧化鈦、氮化鉭、碳化鉭、鈷、釕、鋁、鎢、及其組合或其多層。例如，儘管示出了單層閘極電極114，但是閘極電極114可以包括任意數量的襯墊層，任意數量的功函數調整層和填充材料。構成閘極電極114的層的任何組合可以沉積在閘極介電質112上和凹部96中。在填充凹部96之後，可以執行諸如CMP的平坦化製程以去除閘極介電質112和閘極電極114的材料的多餘部分，該多餘部分在第一ILD 104的頂部表面上方。閘極間隔物92、CESL 102、第一ILD 104、閘極介電質112和閘極電極114的頂部表面因此是共面的（在製程變化內）。閘極介電質112和閘極電極114的材料的其餘部分因此形成所得FinFET的替換閘極。
在n型區域50N和p型區域50P中的閘極介電質112的形成可以同時發生，使得每個區域中的閘極介電質112由相同的材料形成，並且閘極電極114的形成可以同時發生，使得每個區域中的閘極電極114由相同的材料形成。在部分實施例中，每個區域中的閘極介電質112可以透過不同的製程形成，使得閘極介電質112可以是不同的材料，及／或每個區域中的閘極電極114可以透過不同的製程形成，使得閘極電極114可以是不同的材料。當使用不同的製程時，可以使用各種遮罩步驟來遮罩和暴露適當的區域。
閘極結構100A的第一子集代替虛置閘極84A並在鰭片62A上延伸。因此，FinFET的第一子集的每個包括閘極結構100A和一對源極／汲極區域98A。閘極結構100B的第二子集代替虛置閘極84B並在鰭片62B上延伸。因此，FinFET的第二子集的每個包括閘極結構100B和一對源極／汲極區域98B。閘極結構100C的第三子集代替虛置閘極84C並且在鰭片62A和鰭片62B兩者上延伸。因此，FinFET的第三子集的每個包括閘極結構100C，源極／汲極區域98A和源極／汲極區域98B。
在圖14A-14D中，第二ILD 124沉積在閘極間隔物92、CESL 102、第一ILD 104、閘極介電質112和閘極電極114上方。在部分實施例中，第二ILD 124是透過可流動CVD方法形成的可流動膜。在部分實施例中，第二ILD 124由諸如PSG、BSG、BPSG、USG等的介電材料形成，並且可以透過諸如CVD和PECVD的任何合適的方法來沉積。
在部分實施例中，在第二ILD 124與閘極間隔物92、CESL 102、第一ILD 104、閘極介電質112和閘極電極114之間形成蝕刻停止層（ESL）122。ESL 122可以包括介電材料，例如氮化矽、氧化矽、氮氧化矽等，其具有從第二ILD 124的蝕刻起的高蝕刻選擇性。
在圖15A-15D中，形成閘極接觸點132和源極／汲極接觸點134以分別接觸閘極電極114和源極／汲極區域98。閘極接觸點132物理地和電氣地耦合到閘極電極114。源極／汲極接觸點134物理地和電氣地耦合到源極／汲極區域98。在部分實施例中，閘極接觸點132從鰭式結構62側向偏移，使得閘極接觸點132在橫向上與STI區域66交疊，但不與鰭式結構62交疊。
作為形成閘極接觸點132和源極／汲極接觸點134的示例，通過第二ILD124和ESL122形成用於閘極接觸點132的開口，並且通過第二ILD 124、ESL 122、第一ILD 104和CESL 102形成用於源極／汲極接觸點134的開口。可以使用可接受的光刻和蝕刻技術來形成開口。在開口中形成諸如擴散阻擋層，黏附層等的襯墊（未示出）以及導電材料。襯墊可包括鈦、氮化鈦、鉭、氮化鉭等。導電材料可以是銅、銅合金、銀、金、鎢、鈷、鋁、鎳等。可以執行諸如CMP的平坦化製程以從第二ILD 124的表面去除多餘的材料。殘餘的襯墊和導電材料在開口中形成閘極接觸點132和源極／汲極接觸點134。閘極接觸點132和源極／汲極接觸點134可以以不同的製程形成，或者可以以相同的製程形成。
可選地，在源極／汲極區域98與源極／汲極接觸點134之間的界面處形成金屬-半導體合金區域136。金屬-半導體合金區域136可以是由金屬矽化物（例如，矽化鈦、矽化鈷、矽化鎳等）形成的矽化物區域，由金屬鍺化物（例如鈦鍺化物、鈷鍺化物、鎳鍺化物等）形成的鍺化物區域，由金屬矽化物和金屬鍺化物兩者等形成的矽鍺區域。可以透過在源極／汲極接觸點134的開口中沉積金屬，然後執行熱退火製程，在源極／汲極接觸點134的材料之前形成金屬-半導體合金區域136。金屬可以是能夠與源極／汲極98的半導體材料（例如，矽、矽鍺、鍺等）反應以形成低電阻的金屬-半導體合金的任何金屬，例如鎳、鈷、鈦、鉭、鉑、鎢、其他貴金屬、其他難熔金屬、稀土金屬或其合金。可以透過諸如ALD、CVD、PVD等的沉積製程來沉積金屬。在熱退火製程之後，可以執行諸如濕式清潔之類的清潔製程，以從源極／汲極接觸點134的開口中，例如從金屬-半導體合金區136的表面中去除任何殘留的金屬。然後，可以在金屬-半導體合金區域136上形成源極／汲極接觸點134的材料。
根據部分實施例，圖16是FinFET的視圖。為了清楚起見，省略了FinFET的某些功能。圖16是圖15A-15D的裝置的俯視圖，更清楚地示出如何形成多個鰭式結構62，以及鰭式結構62如何具有多個鰭片62B。具體地，鰭式結構62可以沿著鰭式結構62的長度在鰭片62A和鰭片62B之間交替。FinFET 200沿著鰭式結構62的長度對稱。閘極結構100A在多個鰭式結構62的鰭片62A上延伸。閘極結構100B在多個鰭式結構62的鰭片62B上延伸。閘極結構100C在多個鰭式結構62的鰭片62A、62B上延伸。
閘極結構100A，100B，100C用於在不同電壓下操作的FinFET。閘極結構100A用於在低電壓範圍（例如，從大約0.8伏特到大約3伏特）中工作的FinFET，例如用於核心邏輯裝置的FinFET，因為鰭片62A中的通道區域68具有更好的閘極控制能力。閘極結構100B用於在高電壓範圍（例如，從大約3伏特到大約12伏特）中操作的FinFET，例如用於輸入／輸出裝置的FinFET，因為鰭片62B中的通道區域68可以被驅動為更高的電壓。閘極結構100C用於在中等電壓範圍（例如，從大約2.5伏特到大約8伏特）中操作的FinFET，例如用於仍然需要良好的閘極控制能力的輸入／輸出裝置的FinFET。
在部分實施例中，FinFET被互連（例如，透過上覆互連結構中的金屬化層），使得源極／汲極區域98A用作源極區域，而源極／汲極區域98B用作汲極區域。在某些類型的裝置中，例如在中電壓範圍或高電壓範圍中工作的裝置，其汲極端子的工作電壓要高於源極端子的電壓，這可能導致汲極區域的熱載流子注入（HCI）比源極區域更糟，從而降低了此類裝置的性能。由於鰭片62B中的源極／汲極區域98B和通道區域68的一部分較大，因此它們可以承受比其較小的對應部分更大的電壓（例如，源極／汲極區域98A和在鰭片62A中的通道區域68中的一部分），從而減少了在汲極區域處的熱載流子注入。因此可以改善裝置的開／關電流（例如，I ON/I OFF）。
閘極結構100下方的通道區域68的長度可以在約86nm至約1000nm的範圍內，其中較大的通道長度用於具有較大工作電壓的裝置。在部分實施例中，閘極結構100C下方的通道區域68的長度大於閘極結構100B下方的通道區域68的長度，並且閘極結構100B下方的通道區域68的長度大於閘極結構100A下方的通道區域68的長度。
請再次參考圖13A和13D，閘極結構100C下的通道區域68在鰭片62A中具有部分且在鰭片62B中具有部分。閘極結構100C與鰭片62A中的通道區域68的部分重疊距離D 2，並且與鰭片62B中的通道區域68的部分重疊距離D 3。距離D 2、D 3由FinFET的工作電壓確定，較小的距離D 2和較大的距離D 3用於具有較大工作電壓的裝置。距離D 2可以是閘極結構100C下方的通道區域68的長度的約85％至約99％，距離D 3可以是閘極結構100C下方的通道區域68的長度的約1％至約15％。在其中閘極結構100C是具有大約3伏特至大約5伏特的工作電壓的FinFET的一部分的示例中，閘極結構100C下方的通道區域68的長度可以在大約240nm至大約500nm的範圍內，距離D 2可以在大約200nm至大約495nm的範圍內，並且距離D 3可以在大約5nm至大約75nm的範圍內。在閘極結構100C是具有大約5伏特至大約8伏特範圍內的工作電壓的FinFET的一部分的另一示例中，閘極結構100C下方的通道區域68的長度可以在大約500nm至大約1000nm的範圍內，距離D 2可以在大約425nm至大約990nm的範圍內，並且距離D 3可以在大約10nm至大約150nm的範圍內。在閘極結構100C是FinFET的一部分的又另一個示例中，該FinFET具有在約8伏特至約12伏特範圍內的工作電壓，在閘極結構100C下方的通道區域68的長度可以大於約750nm，距離D 2可以大於大約625nm，並且距離D 3可以大於大約100nm。
圖17A-17C是根據部分實施例的FET的視圖。該實施例與圖15A-15C的實施例相似，除了STI區域66的絕緣材料僅凹入鰭片62A周圍，而不凹入鰭片62B。因此，鰭片62A從相鄰的STI區域66之間突出，但是鰭片62B的頂部表面與STI區域66的頂部表面共面。因此，裝置的第一子集（例如，包括閘極結構100A的裝置）是FinFET，其中閘極結構100沿著鰭片62A、62B的側壁延伸，裝置的第二子集（例如，包括閘極結構100B的裝置）是平面FET，其中閘極結構100不沿著鰭片62A、62B的側壁延伸，並且裝置的第三子集（例如，包括閘極結構100C的裝置）是包括FinFET方面和平面FET方面的混合裝置。
圖18A-20D是根據部分實施例的在FinFET的製造中的中間階段的視圖。圖18A、19A和20A是俯視圖。圖18B、圖19B和圖20B是沿著對應的“A”圖中的參考截面B-B示出的截面圖，其類似於圖1中的參考截面B/C-B/C。圖18C、19C和20C是沿對應的“A”圖中的參考截面C-C示出的截面圖，其類似於圖1中的參考截面B/C-B/C。圖18D、圖19D和圖20D是沿著對應的“A”圖中的參考截面D-D示出的截面圖，其類似於圖1中的參考截面D-D。在該實施例中，FinFET是用於高功率應用的裝置，例如雙擴散金屬氧化物半導體（DMOS）裝置或橫向擴散金屬氧化物半導體（LDMOS）裝置，其中每個FinFET可以具有多個閘極結構。圖18A-20D的FinFET可以形成在與圖2A-15D的FinFET相同的基板50上，或者可以形成在不同的基板50上。
圖18A-18D示出了例如在形成虛置閘極84和源極／汲極98之後與圖9A-9D相似的製造中間階段的FinFET。在該實施例中，FinFET沒有形成在基板50的分離的n型和p型區域中。而是，可以在相同的鰭式結構62中形成具有不同導電類型的多數載子的井（例如，p型井和n型井）。具體地，在鰭片62A中形成具有第一導電類型的多數載子的井50W A，並且在鰭片62B中形成具有相反的第二導電類型的多數載子的井50W B。可以以與先前描述的孔類似的方式，透過遮罩和植入步驟來形成這樣的孔。
此外，在所有虛置閘極84之間沒有形成源極／汲極區域。具體地，在虛置閘極84C和虛置閘極84B之間未形成源極／汲極區域。因此，每對源極／汲極區域98A和源極／汲極區域98B被虛置閘極84C和虛置閘極84B隔開。在省略源極／汲極區域的區域中的閘極間隔物92間隔開距離D 4，並且在形成源極／汲極區域的區域中的閘極間隔物92間隔開距離D 5，其中距離D 5不同於距離D 4。距離D 4和距離D 5可以分別在約118nm至約200nm的範圍內。
如上所述，源極／汲極區域98可以是在成長期間被臨場摻雜的磊晶成長的結構，或者可以是鰭片62A、62B的植入有摻雜劑以形成源極／汲極區域98的區域。在部分實施例中，源極／汲極區域98是非磊晶結構，例如鰭片62A、62B的植入有摻雜劑的區域，其可以具有較低濃度的載子，從而使其更適合於高功率應用。在這樣的實施例中，源極／汲極區域98是具有平坦的上表面的鰭式結構62的摻雜區。
圖19A-19D示出了在與圖13A-13D相似的製造中間階段的FinFET，例如，在用閘極結構100代替虛置閘極84之後。在該實施例中，FinFET的子集的每個包括多個閘極結構100（例如，閘極結構100C和閘極結構100B），源極／汲極區域98A和源極／汲極區域98B。將閘極結構100B與FinFET一起包括可以改善FinFET的閘極控制能力，從而使它們更適合於高功率應用。在這種FinFET的閘極結構100C和閘極結構100B之間沒有形成源極／汲極區域。多個閘極結構100可以用於在非常高的電壓範圍（例如，大於約12伏特）內工作的FinFET。
可以將閘極結構100C和閘極結構100B的閘極介電質112形成為厚度，該厚度根據FinFET的所需工作電壓和閘極控制能力決定。在部分實施例中，閘極結構100C的閘極介電質112具有第一厚度T 1，並且閘極結構100B的閘極介電質112具有第二厚度T 2，其中第二厚度T 2不同於第一厚度T 1。第一厚度T 1和第二厚度T 2可以分別在約38Å至約70Å的範圍內。
通道區域68可以在閘極結構100B下方具有第一部分68B，並且在閘極結構100C下方具有第二部分68C。通道區域68的第一部分68B和通道區域68的第二部分68C可以具有不同的長度。具體地，通道區域68的第二部分68C可以比通道區域68的第一部分68B更長。例如，通道區域68的第二部分68C的長度可以在約500nm至約6000nm的範圍內，並且通道區域68的第一部分68B的長度可以在約86nm至約1000nm的範圍內。當圖18A-20D的FinFET與圖2A-15D的FinFET形成在同一基板50上時，用於高功率應用的FinFET的閘極結構100具有比用於低功率應用的FinFET的閘極結構100更大的寬度。
圖20A-20D示出了處於與圖15A-15D類似的製造中間階段的FinFET。在該實施例中，不同的閘極接觸點132形成到每個FinFET的閘極結構100。例如，閘極接觸點132C的第一子集形成為閘極結構100C，並且閘極接觸點132B的第二子集形成為閘極結構100B。每個FinFET的閘極結構100因此可以被獨立地控制。
在部分實施例中，FinFET是LDMOS裝置，其中源極／汲極區域98A（例如，源極區域）、源極／汲極區域98B（例如，汲極區域）以及井50W B具有第一導電類型的多數載子，並且井50W A具有與第一導電類型不同的第二導電類型的多數載子。當FinFET是n型LDMOS裝置時，源極／汲極區域98A（例如，源極區域）、源極／汲極區域98B（例如，汲極區域）和井50W B之每一者是n型區域，並且井50W A是p型區域。n型LDMOS裝置可以透過將裝置的閘極接觸點132C耦合到高電壓並且將裝置的閘極接觸點132B耦合到相對的低電壓來操作。當FinFET是p型LDMOS裝置時，源極／汲極區域98A（例如，源極區域）、源極／汲極區域98B（例如，汲極區域）和井50W B之每一者是p型區域，並且井50W A是n型區域。p型LDMOS裝置可以透過將裝置的閘極接觸點132C耦合到低電壓並且將裝置的閘極接觸點132B耦合到相反的高電壓來操作。如上所述，由於鰭片62B中的源極／汲極區域98B（例如，汲極區域）和通道區域68的部分較大，因此它們可以承受比較小的對應部分（例如，例如，鰭片62A中的源極／汲極區域98A和通道區域68的部分）更大的電壓，使得它們更適合於高功率應用。在部分實施例中，高電壓和低電壓可以是正／負5伏特（對於10伏特的總電壓差）或者甚至可以是正／負8伏特（對於16伏特的總電壓差）。
根據部分實施例，圖21是FinFET的視圖。為了清楚起見，省略了FinFET的某些功能。圖21是圖20A-20D的裝置的俯視圖，更清楚地示出了FinFET 200如何可以具有多個閘極結構100（例如，閘極結構100C和閘極結構100B）。FinFET 200沿著鰭式結構62的長度對稱。在該實施例中，FinFET 200具有單個閘極結構100C和單個閘極結構100B。在另一個實施例中，FinFET可以具有另一數量的閘極結構100B。例如，FinFET可以具有單個閘極結構100C和多個閘極結構100B，例如兩個閘極結構100B，三個閘極結構100B等。可以基於所需的工作電壓和FinFET的閘極控制能力來決定閘極結構100B的數量。
實施例可以實現優點。如前所述，在某些類型的裝置中，例如在中電壓範圍或高電壓範圍內工作的裝置，其汲極端子的工作電壓要高於源極端子的電壓，這可能導致汲極區域的熱載流子注入（HCI）較源極區域差，從而降低了此類裝置的性能。FinFET包括多個鰭片62A和鰭片62B，鰭片62A與鰭片62B接合，並且鰭片62B比鰭片62A寬。由於鰭片62B中的源極／汲極區域98B和通道區域68的一部分較大，因此它們可以承受比其較小的對應部分（例如，鰭片62A中的源極／汲極區域98A和通道區域68的部分）更大的電壓，從而減少了在汲極區域處的熱載流子注入。因此可以改善設備的開／關電流（例如，I ON/I OFF）。因此，所得的FinFET可能更適合於高功率應用，例如電器，車輛等。
本案所公開的FinFET實施例還可以應用於奈米結構裝置，例如奈米結構（例如，奈米片、奈米線、環繞閘極等）場效應電晶體（NSFET）。在NSFET實施例中，鰭片由透過對通道層和犧牲層的交替層的堆疊進行圖案化而形成的奈米結構來代替。虛置閘極堆疊和源極／汲極區域以與上述實施例類似的方式形成。在去除虛置閘極堆疊之後，可以在通道區域中部分或全部去除犧牲層。以與上述實施例類似的方式形成替換閘極結構，替換閘極結構可以部分或完全填充透過去除犧牲層而留下的開口，並且替換閘極結構可以部分或完全圍繞NSFET裝置的通道區域中的通道層。可以以與上述實施例類似的方式來形成ILD以及與替換閘極結構和源極／汲極區域的接觸。可以如美國專利申請公開號2016/0365414中所公開的那樣形成奈米結構裝置，該專利透過引用整體併入本文。
此外，FinFET/NSFET裝置可以透過重疊互連結構中的金屬化層互連。可以在生產線後端（BEOL）製程中形成重疊互連結構。可以將諸如被動裝置，記憶體（例如，磁阻隨機存取記憶體（MRAM），電阻式隨機存取記憶體（RRAM），相變隨機存取記憶體（PCRAM）等）的附加特徵可以在BEOL製程期間與互連結構整合在一起，以使最終的晶片在同一半導體基板上同時包括邏輯裝置和存儲裝置。
在一個實施例中，一種裝置，包含：一隔離區，位於一基板上；一鰭式結構，從該隔離區的相鄰部分之間突出，該鰭式結構包含複數個鰭片及一台面，該鰭式結構的通道區域在該等鰭片中具有第一部分並且在該台面中具有第二部分，該等鰭片及該台面為連續的半導體材料，該台面具有一寬度，該寬度大於該等鰭片的寬度；以及一第一閘極結構，位於該基板上，該第一閘極結構在該等鰭片中沿著該通道區域的該第一部分延伸且在該台面中沿著該通道區域的該第二部分延伸。在部分實施例中，該裝置更包含：一第一井，於該等鰭片內；一第一源極／汲極區域，於該第一井內，該第一源極／汲極區域鄰接該等鰭片中的該通道區域的該第一部分；一第二井，於該台面內，該第一井和該第二井具有第一導電類型的多數載子；以及一第二源極／汲極區域，於該第二井內，該第二源極／汲極區域鄰接該平台的該通道區域的該第二部分，該第一源極／汲極區域和該第二源極／汲極區域具有第二導電類型的多數載子，該第二導電類型與該第一導電類型相反。在該裝置的部分實施例中，該鰭式結構的該通道區域於該台面具有一第三區域，該裝置更包含：一第二閘極結構，位於該鰭式結構上，該第二閘極結構在該台面中沿著該通道區域的該第三部分延伸。在部分實施例中，該裝置更包含：一第一井，於該等鰭片內，該第一井具有第一導電類型的多數載子；一第一源極／汲極區域，於該第一井內，該第一源極／汲極區域鄰接該等鰭片的該通道區域的該第一部分；一第二井，於該台面內；以及一第二源極／汲極區域，於該第二井內，該第二源極／汲極區域鄰接該平台中的該通道區域的該第三部分，該第一源極／汲極區域、該第二源極／汲極區域和該第二井具有第二導電類型的多數載子，該第二導電類型與該第一導電類型相反。在該裝置的部分實施例中，該隔離區域在該等鰭片之間具有第一部分，並且在該台面周圍具有第二部分，該第一部分具有一第一深度，該第二部分具有一第二深度，該第二深度大於該第一深度。在該裝置的部分實施例中，該第一深度與該第二深度的差值介於25nm至40nm之間。在該裝置的部分實施例中，該第一閘極結構沿著該等鰭片的側壁延伸並且沿著該台面的側壁延伸。在該裝置的部分實施例中，該第一閘極結構沿著該等鰭片的側壁延伸並且不沿著該台面的側壁延伸。
在一實施例中，一種裝置，包含：一鰭式結構，從一基板延伸，該鰭式結構包含一連續的半導體材料，該連續的半導體材料包含複數個鰭片及一台面，該等鰭片連接至該台面；以及一電晶體，包含：一源極區域，於該等鰭片內；一汲極區域，於該台面內；以及一第一閘極結構，介於該源極區域和該汲極區域之間，該第一閘極結構沿著該鰭式結構的該等鰭片接合到該台面的一區域延伸。在該裝置的部分實施例中，該源極區域和該汲極區域為具有平坦上表面的該鰭式結構的摻雜區。在該裝置的部分實施例中，該源極區域和該汲極區域為具有平坦上表面的該鰭式結構的磊晶區。在該裝置的部分實施例中，該電晶體為一金屬氧化物半導體（CMOS）裝置。在該裝置的部分實施例中，該電晶體為一雙擴散金屬氧化物半導體（DMOS）裝置或橫向擴散金屬氧化物半導體（LDMOS）裝置。
在一實施例中，一種方法，包含：圖案化一半導體基板以形成從該半導體基板延伸的鰭式結構，該鰭式結構包含鰭片部分及一台面部分，在俯視中，該鰭片部分及該台面部分分別於第一方向延伸；於該鰭式結構中形成一源極區域和一汲極區域，該源極區域設置於該鰭式結構的該等鰭片部分中，該汲極區域設置於該鰭式結構的該台面部分中；以及於該源極區域和該汲極區域之間形成一第一閘極結構，該第一閘極結構設置於該鰭式結構的該等鰭片部分接合到該台面部分的一區域上，在俯視中，該第一閘極結構於一第二方向延伸，該第二方向垂直於該第一方向。在部分實施例中，該方法更包含：於該第一閘極結構和該汲極區域之間形成一第二閘極結構，該第二閘極結構設置於在該台面部分中的該鰭式結構的一區域上，在俯視中，該第二閘極結構於該第二方向延伸。在該方法的部分實施例中，圖案化該半導體基板包含：於該半導體基板上形成一第一光罩，該第一光罩的第一特徵具有一第一寬度；於該半導體基板上形成一第二光罩，該第二光罩的第二特徵具有一第二寬度，該第二寬度大於該第一寬度，該第一光罩與該第二光罩部分重疊；以及使用該第一光罩和該第二光罩作為組合蝕刻光罩來蝕刻該半導體基板以形成該鰭式結構。在該方法的部分實施例中，該第一光罩的第一特徵為間隔物且該第二光罩的第二特徵為抗光蝕劑。在該方法的部分實施例中，圖案化該半導體基板包含：使用極紫外（EUV）光微影刻該半導體基板。在部分實施例中，該方法更包含：於該鰭式結構周圍形成一隔離區域，該隔離區域具有圍繞該鰭式結構的該鰭片部分的第一部分和圍繞該鰭式結構的該台面部分的第二部分，該第一部分具有一第一深度，該第二部分具有一第二深度，該第二深度大於該第一深度。在該方法的部分實施例中，該第一深度與該第二深度的差值介於25nm至40nm之間。
以上概述了數個實施方式的特徵，以便本領域具有通常知識者可較佳地理解本揭示內容的各方面。本領域具有通常知識者將理解，他們可能容易地使用本揭示內容，作為其他製程和結構之設計或修改的基礎，以實現與在此介紹的實施方式之相同的目的，及/或達到相同的優點。本領域具有通常知識者亦會理解，與這些均等的建構不脫離本揭示內容的精神和範圍，並且他們可能在不脫離本揭示內容的精神和範圍的情況下，進行各種改變、替換、和變更。
50:基板 50N:n型區域 50P:p型區域 50W A:井 50W B:井 52:第一光罩；光罩 54:間隔物 56:第二光罩；光罩 58:抗光蝕劑 62:鰭式結構 62A:鰭片 62B:鰭片 66:隔離區域；STI區域 68:通道區域 68B:第一部分 68C:第二部分 72:虛置介電層 74:虛置閘極層 76:光罩層 82:虛置介電質 84:虛置閘極 84A:虛置閘極 84B:虛置閘極 84C:虛置閘極 86:光罩 92:閘極間隔物 92A:第一間隔層 92B:第二間隔層 94:鰭式間隔物 98:源極／汲極區域 98A:源極／汲極區域 98B:源極／汲極區域 100:閘極結構 100A:閘極結構 100B:閘極結構 100C:閘極結構 102:CESL 104:第一ILD 112:閘極介電質 114:閘極電極 122:蝕刻停止層；ESL 124:第二ILD 132:閘極接觸點 132B:閘極接觸點 132C:閘極接觸點 134:源極／汲極接觸點 136:金屬-半導體合金區域 200:FinFET W 1:寬度 W 2:寬度 D 1:深度 D 2:距離 D 3:距離 D 4:距離 D 5:距離 T 1:第一厚度 T 2:第二厚度
當結合隨附圖式進行閱讀時，本發明揭露實施例之詳細描述將能被充分地理解。應注意，根據業界的慣例，各特徵並非按比例繪製且僅用於圖示目的。事實上，為了清楚地說明和討論，可任意增加或減小各特徵之尺寸。
圖1為根據部分實施例，鰭式場效應電晶體的三維視圖。
圖2A至15D為根據部分實施例在鰭式場效應電晶體的製造中的中間階段的示意圖。
圖16為根據部分實施例的鰭式場效應電晶體的示意圖。
圖17A至17C為根據部分實施例的鰭式場效應電晶體的示意圖。
圖18A至20D為根據部分實施例在鰭式場效應電晶體的製造中的中間階段的示意圖。
圖21為根據部分實施例的鰭式場效應電晶體的示意圖。
50:基板
62:鰭式結構
62A:鰭片
62B:鰭片
66:隔離區域；STI區域
98:源極/汲極區域
98A:源極/汲極區域
98B:源極/汲極區域
100:閘極結構
102:CESL
104:第一ILD

Claims (10)

  1. 一種半導體裝置，包含：一隔離區，位於一基板上；一鰭式結構，從該隔離區的相鄰部分之間突出，該鰭式結構包含複數個鰭片及一台面，該鰭式結構的一通道區域在該等鰭片中具有第一部分並且在該台面中具有第二部分，該等鰭片及該台面為連續的半導體材料，該台面相較於該等鰭片具有較大寬度；以及一第一閘極結構，位於該基板上，該第一閘極結構在該等鰭片中沿著該通道區域的該第一部分延伸且在該台面中沿著該通道區域的該第二部分延伸。
  2. 如請求項1所述之半導體裝置，更包含：一第一井，位於該等鰭片內；一第一源極/汲極區域，位於該第一井內，該第一源極/汲極區域鄰接該等鰭片中的該通道區域的該第一部分；一第二井，位於該台面內，該第一井和該第二井具有第一導電類型的多數載子；以及一第二源極/汲極區域，位於該第二井內，該第二源極/汲極區域鄰接該平台的該通道區域的該第二部分，該第一源極/汲極區域和該第二源極/汲極區域具有第二導電類型的多數載子，該第二導電類型與該第一導電類型相反。
  3. 如請求項1所述之半導體裝置，其中該鰭式結構的該通道區域於該台面具有一第三區域，該半導體裝置更包含：一第二閘極結構，位於該鰭式結構上，該第二閘極結構在該台面中沿著該通道區域的該第三部分延伸。
  4. 如請求項3所述之半導體裝置，更包含：一第一井，於該等鰭片內，該第一井具有第一導電類型的多數載子；一第一源極/汲極區域，於該第一井內，該第一源極/汲極區域鄰接該等鰭片的該通道區域的該第一部分；一第二井，於該台面內；以及一第二源極/汲極區域，於該第二井內，該第二源極/汲極區域鄰接該平台中的該通道區域的該第三部分，該第一源極/汲極區域、該第二源極/汲極區域和該第二井具有第二導電類型的多數載子，該第二導電類型與該第一導電類型相反。
  5. 如請求項1所述之半導體裝置，其中該隔離區域在該等鰭片之間具有第一部分，並且在該台面周圍具有第二部分，該第一部分具有一第一深度，該第二部分具有一第二深度，該第二深度大於該第一深度。
  6. 一種半導體裝置，包含：一鰭式結構，從一基板延伸，該鰭式結構包含一連續的半導體材料，該連續的半導體材料包含複數個鰭片及一台面，該等鰭片連接至該台面；以及一電晶體，包含：一源極區域，位於該等鰭片內；一汲極區域，位於該台面內；以及一第一閘極結構，介於該源極區域和該汲極區域之間，該第一閘極結構沿著該鰭式結構的該等鰭片接合到該台面的一區域延伸。
  7. 一種半導體裝置的形成方法，包含： 圖案化一半導體基板以形成從該半導體基板延伸的鰭式結構，該鰭式結構包含多個鰭片部分及一台面部分，在俯視中，該等鰭片部分及該台面部分分別於第一方向延伸；於該鰭式結構中形成一源極區域和一汲極區域，該源極區域設置於該鰭式結構的該等鰭片部分中，該汲極區域設置於該鰭式結構的該台面部分中；以及於該源極區域和該汲極區域之間形成一第一閘極結構，該第一閘極結構設置於該鰭式結構的該等鰭片部分接合到該台面部分的一區域上，在俯視中，該第一閘極結構於一第二方向延伸，該第二方向垂直於該第一方向。
  8. 如請求項7所述之形成方法，更包含：於該第一閘極結構和該汲極區域之間形成一第二閘極結構，該第二閘極結構設置於在該台面部分中的該鰭式結構的一區域上，在俯視中，該第二閘極結構於該第二方向延伸。
  9. 如請求項7所述之形成方法，其中圖案化該半導體基板包含：於該半導體基板上形成一第一光罩，該第一光罩的第一特徵具有一第一寬度；於該半導體基板上形成一第二光罩，該第二光罩的第二特徵具有一第二寬度，該第二寬度大於該第一寬度，該第一光罩與該第二光罩部分重疊；以及使用該第一光罩和該第二光罩作為組合蝕刻光罩來蝕刻該半導體基板以形成該鰭式結構。
  10. 如請求項7所述之形成方法，更包含： 於該鰭式結構周圍形成一隔離區域，該隔離區域具有圍繞該鰭式結構的該等鰭片部分的第一部分和圍繞該鰭式結構的該台面部分的第二部分，該第一部分具有一第一深度，該第二部分具有一第二深度，該第二深度大於該第一深度。
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