CN100463219C - 半导体装置及其制造方法 - Google Patents

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Abstract

一种半导体装置及其制造方法。其解决现有的功率MOSFET通过宽的环状区和屏蔽金属来防止周边的反型时的周边区域的面积变大使扩大元件区域的面积是有限的。本发明半导体装置设置MIS(MOS)结构的防止反型区域。其宽度例如只要有多晶硅宽度便可，在沟槽深度方向获取氧化膜面积。由此，即使不扩大周边区域的面积也可减少泄漏电流，由于元件区域扩大，故可降低MOSFET的接通电阻。

Description

半导体装置及其制造方法
技术领域
本发明涉及一种半导体装置及其制造方法，特别是涉及一种在周边区域截断耗尽层的扩展而谋求提高耐压和抑制泄漏电流的半导体装置及其制造方法。
背景技术
分立器件在半导体基板上具有扩散了杂质的元件区域。工作时根据施加的电压，耗尽层从元件(扩散)区域向半导体基板中扩展而确保耐压，在周边需要防止基板表面反型的区域。
图8是表示现有半导体装置周边区域附近的剖面图。在此，元件区域51是例如设置有沟槽结构的功率MOSFET52的区域和设置其周边的沟道层34和保护环33的区域。保护环33比沟道层34更深且与沟道层34是同导电型的区域，其缓和在元件区域51周边部的电场集中。另外，为了向栅电极43施加栅电压而将多晶硅43c连接在栅连接电极48上。
进而，在栅连接电极48的外侧设置屏蔽金属49，在其正下方的基板表面上设置扩散了高浓度杂质的环状区50，防止基板表面的反型。
用图9说明现有半导体装置的制造方法。MOSFET在N+型的硅半导体基板31上设置由N-型的外延层构成的漏极区域32，并在其表面上形成N+型的环状区50层和P型的沟道层34及保护环33。然后贯通沟道层34并形成到达漏极区域32的沟槽37(图9(A))。进而由栅氧化膜41覆盖沟槽37的内壁，设置由填充在沟槽37的多晶硅构成的栅电极43。在与沟槽37邻接的沟道层34表面上形成N+型的源极区域45。在相邻两个单元的源极区域45间的沟道层34表面及元件区域外周上设置P+型的主体区域44(图9(B))。由层间绝缘膜46覆盖栅电极43，设置接触源极区域45和主体区域44的源极47，形成排列多个MOSFET52的元件区域51。另外，在形成源极47时形成栅连接电极48和屏蔽金属49(图9(C))。
环状区50是宽广的扩散区域，在保护环33和通道区域34形成前覆盖仅露出环状部分的掩膜，通过环状板条扩散法把高浓度杂质进行扩散而形成的(参照图9)(例如参照专利文献1)。
专利文献1：特开平9-331071号公报(第二页、第六、七图)
发明内容
如图8，在以MOSFET为代表的分立器件中，在周边区域设有高浓度扩散杂质的环状区50，防止基板表面的反型。例如在施加VDSS耐压(将栅与源极短路时，漏极-源极间的逆偏置耐压)时通过栅连接电极48其正下方的基板表面反型，并与P型的保护环33连接。而且屏蔽金属49容易成为接近漂浮的状态，在作为密封材料的密封树脂等外部电荷的影响下，其正下方的基板表面也容易反型。即通过反型从保护环33到芯片端连接，有产生IDSS电流泄漏的问题。因此在屏蔽金属49正下方的基板表面上设置扩散了高浓度杂质的环状区50而使反型不能达到芯片端。
在此，环状区50的形成位置考虑到耗尽层的扩展设置成从保护环33充分离开。耗尽层在逆偏置时相对基板表面向水平方向及垂直方向延伸。且耐压由耗尽层到作为漏极区域32下端的N+型基板表面的距离来决定。因此为了使耐压不恶化，环状区50以超过漏极区域32深度的距离从保护环33离开。另外，现有的环状区50和屏蔽金属49将其宽度设定得较宽，在防止反型上是有效的。因此设置成为向横向也充分扩散，则用环状板条扩散方式形成环状区50。
但若将环状区50和屏蔽金属49的宽度过度扩大，则周边区域也扩大，并且芯片尺寸也变大。另外，因为抑制芯片尺寸扩大，则元件区域变窄，故例如是MOSFET则不能降低接通电阻。而且因为MOSFET在形成元件中未使用环状板条扩散，所以环状区50需要在形成元件区域51的另外的工序中形成，有工序烦杂的问题。
本发明鉴于上述问题，采取以下方式解决。本发明第一方面的半导体装置包括：元件区域，其设置在半导体基板上把规定的杂质进行扩散；周边区域，其在所述元件区域的外周；沟槽，其为一个，设置在所述周边区域的所述半导体基板上，包围所述元件区域的外周；绝缘膜，其沿所述沟槽设置；导电材料，其埋设在所述沟槽内；屏蔽金属，其设置在所述导电材料上，与所述导电材料和所述半导体基板连接；源极，其与所述元件区域连接，所述导电材料与所述基板同电位。
本发明第二方面的半导体装置包括：元件区域，其在半导体基板上设置沟槽结构的绝缘栅型半导体元件；周边区域，其在所述元件区域的外周；沟槽，其为一个，设置在所述周边区域的所述半导体基板上，包围所述元件区域的外周；绝缘膜，其沿所述沟槽设置；导电材料，其埋设在所述沟槽内；屏蔽金属，其设置在所述导电材料上，与所述导电材料和所述半导体基板连接；源极，其与所述元件区域连接，该装置使所述导电材料与所述基板同电位。
另外，所述导电材料是多晶硅。
而且，在所述周边区域的所述基板表面上设置与所述导电材料接触的高浓度杂质区域。
本发明第三方面的半导体装置制造方法，其是制造具有形成有规定元件的元件区域和该元件区域外周的周边区域的半导体装置的方法。其包括：在所述周边区域形成一个沟槽以包围所述元件区域的外周的工序；在所述沟槽的内壁形成绝缘膜的工序；在埋设于所述沟槽内的导电材料上设置，而形成与该导电材料和所述基板进行电连接的屏蔽金属的工序；形成与所述元件区域连接的源极。
本发明第四方面的半导体装置制造方法，其是制造具有在半导体基板上形成有沟槽结构元件的元件区域和该元件区域外周的周边区域的半导体装置的方法，其包括：在所述周边区域形成一个沟槽以包围所述元件区域的外周第一沟槽、在所述元件区域形成第二沟槽的工序；在所述第一沟槽和第二沟槽的内壁形成绝缘膜的工序；把导电材料埋设在所述第一沟槽和第二沟槽内的工序；在所述第二沟槽周边扩散规定的杂质形成元件区域的工序；在埋设于所述第一沟槽内的所述导电材料上设置，而形成与该导电材料和所述基板进行电连接的源极，并且形成与所述元件区域连接的源极。
另外，在所述元件区域的形成工序中在所述周边区域的基板表面上形成高浓度杂质区域。
而且，所述高浓度杂质区域是通过离子注入而形成的。
根据本发明的结构，通过在周边区域设置MIS(MOS)结构的防止反型区域来防止周边区域的反型并减少泄漏电流。由于通过由沟槽型MIS(MOS)结构施加漏极电位而防止周边区域的基板表面反型，所以没有必要设置如现有这样宽度宽的环状区和屏蔽金属。由于防止反型区域的氧化膜与元件区域的栅氧化膜是同一膜，所以其非常薄，并可在沟槽周围产生强电荷。
进而，通过把MIS(MOS)结构制成沟槽型，从而能获得氧化膜面积，并可用宽度狭窄的沟槽充分防止反型。以往，为确保耐压而在充分离开保护环的基础上，为防止反型由环状板条扩散方式在横向上形成充分扩散了杂质的环状区。因此不能减少周边区域的面积。但根据本实施例，形成环状区的区域是只要具有MIS结构的防止反型区域的宽度(多晶硅的宽度)即可，就能大幅度减少周边区域的面积。
元件区域即使对场效应晶体管、二极管、肖特基势垒二极管等其他的分立器件也能实施。只要是这样的元件就都能在扩大元件区域和缩小芯片面积上起作用。
另外，只要是绝缘栅型半导体元件，就可由同一工序形成防止反型区域和元件区域。而且为提高与屏蔽金属的电阻性，进一步提高防止反型的效果而形成的高浓度杂质区域能由与MOSFET的源极区域同时注入离子形成。
即，作为防止反型区域不需要确保宽面积，并能减少周边区域的面积，有不增加工序数就能形成防止反型区域的优点。
附图说明
图1(A)是本发明半导体装置的平面图，图1(B)是其剖面图；
图2是说明本发明半导体装置的剖面图；
图3是说明本发明半导体装置制造方法的剖面图；
图4是说明本发明半导体装置制造方法的剖面图；
图5是说明本发明半导体装置制造方法的剖面图；
图6是说明本发明半导体装置制造方法的剖面图；
图7是说明本发明半导体装置制造方法的剖面图；
图8是说明现有半导体装置的剖面图；
图9是说明现有半导体装置制造方法的剖面图。
具体实施方式
以在元件区域形成N通道的沟槽型MOSFET情况为例详细说明本发明实施例。
图1表示本发明半导体装置的结构。图1(A)是芯片的平面图，图1(B)是A-A线的剖面图。另外，图1(B)的上方是对应位置的平面图。
在元件区域21上排列有多个MOSFET25。源极17与元件区域21上的各MOSFET25的源极区域连接设置。栅连接电极18与栅电极13b连接且配置在元件区域21的周围。栅连接电极18连接在栅结合片电极18p上。
如图1(B)的剖面图，MOSFET25在N+硅半导体基板1上设置成为漏极区域的N-型外延层2，并形成在设置在其表面上的的P型沟道层4上(具体情况详细叙述)。在沟道层4的外周形成比沟道层4更深且是高浓度的P+型区域的保护环3，缓和沟道层4周边的耗尽层曲率并抑制电场集中。
MOSFET25的栅电极13b在元件区域21的周边部如13c那样地延伸。而且栅电极13b与栅连接电极18连接。栅连接电极18连接在栅结合片电极18p上并对MOSFET25施加栅电压。
本实施例中，将从配置MOSFET25的区域到栅连接电极18作为元件区域21，把栅连接电极18的外侧称为周边区域22。周边区域22设置有第一沟槽7，其内部由氧化膜11a覆盖。第一沟槽7的深度例如形成得比元件区域21的沟道层4深，内部的氧化膜11a形成从300
Figure C200410074901D0008084723QIETU
到700
Figure C200410074901D0008084728QIETU
左右薄的膜。在第一沟槽7的内部埋设掺了杂质的多晶硅13a，多晶硅13a残存在第一沟槽7周围基板表面，制作布线图案。第一沟槽7离开保护环3至少漏极区域2的深度以上的距离并确保耐压。
在基板1表面上突出的多晶硅13a上配置与栅连接电极18绝缘且如图1(B)那样的屏蔽金属19。屏蔽金属19接触包围第一沟槽7的外周的高浓度杂质区域20，并施加基板(漏极)电位。
多晶硅13a由氧化膜11a与外延层2隔开，通过施加漏极电位而形成MIS(Metal Insulator Semicondutor)结构或MOS(Metarl OxideSemicondutor)结构。本实施例中，由此来防止在周边区域22的反型，以下把该区域叫做防止反型区域23。另外，高浓度杂质区域20提高与屏蔽金属19的电阻性，而且还能进一步防止在防止反型区域23外周的基板表面的反型。但若在特性上没问题的话，则也可以如图2那样不设置高浓度杂质区域20，这样能减少周边区域22的面积。而且，同样地若在特性上没问题的话，也可以不设有保护环3。
接下来用图1(B)说明构成元件区域21的MOSFET。如图，MOSFET25包括：半导体基板1、2、沟道层4、沟槽8、栅绝缘膜11b、栅电极13b、源极区域15以及主体区域14。在此，以N通道型的MOSFET为例进行说明。
半导体基板是在N+型的硅半导体基板1上层积成为漏极区域2的
Figure C200410074901D0009084737QIETU
型外延层。沟道层4是在漏极区域2的表面上有选择地注入了P型的硼等的扩散区域。
第二沟槽8贯穿沟道层4而到达漏极区域2。一般来说在半导体基板上制作点阵状或条纹状布线图案。在第二沟槽8的内壁上设置栅氧化膜11b，为了形成栅电极13b而埋设多晶硅。
栅氧化膜11b根据驱动电压至少在与沟道层4相接的第二沟槽8内壁上设置有数百埃的厚度。由于栅氧化膜11b是绝缘膜，所以隔开设置在第二沟槽8内的栅电极13b和半导体基板而成为MOS结构。
栅电极13b把导电材料埋设在第二沟槽8内。导电材料例如是多晶硅，在其多晶硅上，为了谋求低电阻化而导入了N型杂质。该栅电极13如13c那样在基板上引出并延伸到包围半导体基板周围的栅连接电极(图1(B)18)，并连接在设置在半导体基板上的栅结合片电极(图1(A)18p)上。另外，只要是导电材料，并不限于导入了杂质的多晶硅，也可以是金属等。
源极区域15是在与第二沟槽8邻接的沟道层4表面上注入了N+型杂质的扩散区域，其与覆盖元件区域21的金属源极17接触。另外，在邻接的源极区域15间的沟道层4表面和元件区域21外周的沟道层4表面上设置有作为P+型杂质扩散区域的主体区域14，并使基板的电位稳定化。由此邻接的由第二沟槽8包围的部分就成为一个MOSFET25的单位元件，把它们集中多个就构成元件区域21。
源极17是通过层间绝缘膜16喷溅铝等并作成希望形状的布线图案的金属电极，其覆盖元件区域21并与源极区域15和主体区域14接触。
本实施例如上所述，在周边区域21设置有MIS或MOS结构的防止反型区域23，并施加漏极电位。另外，在后述，该防止反型区域23与元件区域21的MOSFET在同一工序中形成。即防止反型区域23的多晶硅13a、氧化膜11a与MOSFET25的栅电极13b和栅氧化膜11b是同一膜质。
即防止反型区域23的氧化膜11a与栅氧化膜11b相同，是非常薄的膜。以往，在保护环33外侧具有层间绝缘膜和同层的CVD氧化膜(参照图8)，并且该部分成为MOS结构。但氧化膜厚度例如是6000???～8000???，非常厚，由此使防止反型的效果低，并需要环状区50。但在本实施例中，氧化膜11a的厚度变得十分薄，所以该部分的容量成分变大，只要是规定的电压就在防止反型区域23的周围集中非常强的电荷(这种情况下是负电荷)。
因此，在本实施例中，通过把屏蔽金属19与外延层2间的氧化膜11a制得十分薄使强电荷分布在氧化膜11a周围。这样就防止了周边区域22的基板表面的反型。在此，与环状区50的情况同样地扩大薄氧化膜11a的面积能更有效地防止反型。因此通过把防止反型区域23制成沟槽结构而在沟槽的深度方向获取薄氧化膜11a的面积。由此能提高防止反型效果并不需要环状区。
即，与现有结构相比，能大幅度减少周边区域22的面积，抑制IDSS泄漏电流。由于能减少周边区域22的面积，所以能谋求缩小芯片的尺寸。另外，若是相同芯片尺寸，由于相应地能扩大元件区域21的面积，所以在减小接通电阻上也能起作用。另外，防止反型区域23由于至少离开保护环3漏极区域2的深度以上的间隔，所以能与以往同样地确保耐压。
防止反型区域23的多晶硅13a也可以是金属等的导电材料。而且在同一工序中形成MOSFET25与防止反型区域23时，导电材料是同一材料，若在不同的工序中形成也可以是不同的导电材料。
而且，氧化膜11a也可以是其他的绝缘膜，但为了制作强电场，最好尽量地设置得薄些。
另外，元件区域21并不限定于MOSFET25，只要是所谓的分立器件就能同样地实施。特别是只要是如IGBT的绝缘栅型的沟槽结构元件，就能如后述地通过与元件区域21同一工序形成防止反型区域23，所以是恰当的。
在一个芯片上放入了多个元件的分立器件(例如MOSFET和肖特基势垒二极管等)通过防止反型区域23能分离各自的元件。
下面以N通道型功率MOSFET为例在图3到图7中表示本发明半导体装置的制造方法。
本发明半导体装置的制造方法包括：在所述周边区域形成第一沟槽并在所述元件区域形成第二沟槽的工序；在所述第一沟槽和第二沟槽的内壁上形成绝缘膜的工序；把导电材料埋设在所述第一沟槽和第二沟槽内的工序；在所述第二沟槽周边扩散规定的杂质而形成元件区域的工序；电连接埋设在所述第一沟槽内的导电材料和所述基板并形成接触所述元件区域的规定电极的工序。
第一工序(图3)：在周边区域形成第一沟槽并在所述元件区域形成第二沟槽。
在N+型硅半导体基板1上层积N-型的外延层而形成漏极区域2。在成为沟道层4的区域端部注入、扩散高浓度的硼并形成保护环3。在表面上形成热氧化膜5s后蚀刻预定的沟道层4的部分氧化膜。在整个面上以例如剂量1.0×1013cm-2注入硼后使其扩散而形成P型的沟道层4(图3(A))。保护环3缓和沟道层4端部的电场集中，若对特性没影响也可以不设置。
由CVD法在整个面上生成NSG(Non-doped Silicate Glass)的CVD氧化膜5。然后在除了第一和第二沟槽开口部分的部位覆盖保护膜掩膜。设置成CVD氧化膜5也覆盖在基板周边的热氧化膜5s上。把CVD氧化膜5进行干蚀刻除去一部分而形成露出通道区域4的沟槽开口部6(图3(B))。
然后把CVD氧化膜5作为掩膜通过CF系和HBr系气体干蚀刻沟槽开口部6的硅半导体基板，并形成贯通沟道层4而到达漏极区域2的第一沟槽7和第二沟槽8(图3(C))。
第一沟槽7在周边区域22设置一个，成为防止反型区域。另外，第二沟槽8构成元件区域21的MOSFET，在元件区域21设置多个。第一和第二沟槽7、8由同一工序形成。
另外，为了在逆偏置时通过耗尽层的扩展而确保耐压，则第一沟槽7设置成充分离开保护环3。具体说就是至少离开漏极区域2的深度方向的距离以上的间隔来形成第一沟槽7。
第二工序(图4)：在第一沟槽和第二沟槽的内壁上形成绝缘膜。
进行伪氧化，在沟槽7、8的内壁和沟道层4的表面上形成氧化膜(未图示)而把干蚀刻时的蚀刻损坏除去，然后通过蚀刻把该氧化膜和CVD氧化膜5除去。
进而，氧化整个面，根据驱动电压在沟槽8的内壁上形成例如厚度约300埃～700埃的栅氧化膜11b。这时同时地在沟槽7的内壁上也形成氧化膜11a。且热氧化膜5s上也被氧化，并与热氧化膜5s融合。
第三工序(图5)：把导电材料埋设在第一沟槽和第二沟槽内。
在整个面上附着多晶硅层，然后仅在元件区域保护环的上方设置掩膜，而且在周边区域设置掩膜并进行蚀刻以使基板表面的沟槽7周围也残留多晶硅。多晶硅层既可以是把包含杂质的多晶硅进行堆积的层，也可以是把无掺杂的多晶硅进行堆积后再导入杂质的层。由此，形成埋设在沟槽8内的栅电极13b，同时在沟槽7内也埋设多晶硅13a。多晶硅13a设置成其一部分从基板表面突出而覆盖到沟槽周围。周边区域的沟槽7通过氧化膜11a和多晶硅13a成为MIS(或MOS)结构的防止反型区域23。且沟槽7、8内并不限于埋设多晶硅，也可以是金属等的导电材料。
第四工序(图6)：在第二沟槽周边扩散规定的杂质而形成元件区域。
首先为了使基板电位稳定，设置由露出成为主体区域的部分的保护膜(未图示)形成的掩膜，有选择地把硼以例如剂量2.0×1015cm-2进行离子注入。进而，利用其掩膜除去主体区域部分的氧化膜11b而露出基板。此时，在形成防止反型区域23外侧的高浓度杂质区域20的情况下也除去该部分的氧化膜11a。然后除去保护膜。
用新的保护膜(未图示)在预定的源极区域15把砷例如以剂量5.0×1015cm-2的程度进行离子注入，通过热处理形成N+型的源极区域15和在与源极区域15邻接的沟道层4表面上形成主体区域14，然后除去保护膜。
由此，被沟槽8包围的区域就成为MOSFET25的单位元件，形成配置有多个MOSFET25的元件区域21。
另外，在与形成源极区域15的离子注入同一的工序中，也可以在防止反型区域23外周的基板表面上注入、扩散砷而设置高浓度杂质区域20。该区域能使连接防止反型区域23的屏蔽金属和基板的电阻性提高，在防止反型上也能起作用。
以往，为了确保耐压在充分离开保护环3的基础上，为了防止反型由环状板条扩散方式形成横向充分扩散杂质的环状区，不能减少周边区域的面积。但根据本实施例，形成环状区的区域只要具有MIS结构的防止反型区域23的宽度(多晶硅的宽度)便可，并能大幅度减少周边区域22的面积。
另外，为进一步提高防止反型的效果，用于提高与屏蔽金属的电阻性形成的高浓度杂质区域20作为环状区工作。但本实施例由于形成了防止反型区域23，所以其宽度可以变窄。因为与MOSFET的源极区域15同时注入离子而形成，所以能抑制横向的扩散，并能谋求工序的简化。
第五工序(图7)：电连接埋设在第一沟槽内的所述半导体材料与所述基板而形成接触所述元件区域的规定电极的工序。
由CVD法在整个面上附着NSG或PSG(未图示)和BPSG(BoronPhosphorus Silicate Glass)层16，通过保护膜遮盖MOSFET的栅电极13b上面，设置掩膜以露出除了MOSFET区域的元件区域21和周边区域22的栅电极13c和多晶硅13a，进行蚀刻并形成层间绝缘膜16。
然后，用喷溅装置把铝等附着在整个面上，覆盖元件区域21和周边区域22的整个面，形成接触源极区域15和主体区域14的源极17。另外，同时形成栅连接电极18和屏蔽金属19(参照图1(B))。屏蔽金属19与多晶硅13a接触并覆盖防止反型区域23上面，延伸至高浓度杂质区域20并与之接触。由于在基板上施加漏极电位，所以多晶硅13a上也施加漏极电位。
如上所述，本发明实施例以N通道型功率MOSFET为例进行了说明，但对使导电型相反的MOS晶体管也同样地能实施。
而且，并不限于MOSFET，只要是IGBT等的绝缘栅型半导体元件就能与防止反型区域同时形成，并能得到同样的效果。

Claims (8)

1.一种半导体装置，其特征在于，其包括：元件区域，其设置在把规定的杂质进行扩散的半导体基板上；周边区域，其在所述元件区域的外周；沟槽，其为一个，设置在所述周边区域的所述半导体基板上，包围所述元件区域的外周；绝缘膜，其沿所述沟槽内壁设置；导电材料，其埋设在所述沟槽内；屏蔽金属，其设置在所述导电材料上，与所述导电材料和所述半导体基板连接；源极，其与所述元件区域连接，
另外，所述导电材料与所述基板同电位。
2.一种半导体装置，其特征在于，其包括：元件区域，其在半导体基板上设置沟槽结构的绝缘栅型半导体元件；周边区域，其在所述元件区域的外周；沟槽，其为一个，设置在所述周边区域的所述半导体基板上，包围所述元件区域的外周；绝缘膜，其沿所述沟槽内壁设置；导电材料，其埋设在所述沟槽内；屏蔽金属，其设置在所述导电材料上，与所述导电材料和所述半导体基板连接；源极，其与所述元件区域连接，
另外，所述导电材料与所述基板同电位。
3.如权利要求1或权利要求2任一项所述的半导体装置，其特征在于，所述导电材料是多晶硅。
4.如权利要求1或权利要求2任一项所述的半导体装置，其特征在于，在所述周边区域的所述基板表面上设置与所述导电材料接触的高浓度杂质区域。
5.一种半导体装置的制造方法，其是制造具有形成有规定元件的元件区域和该元件区域外周的周边区域的半导体装置的方法，其特征在于，包括：在所述周边区域形成一个沟槽以包围所述元件区域的外周的工序；在所述沟槽的内壁形成绝缘膜的工序；在埋设于所述沟槽内的导电材料上设置，而形成与该导电材料和所述基板进行电连接的屏蔽金属的工序；形成与所述元件区域连接的源极。
6.一种半导体装置的制造方法，其是制造具有在半导体基板上形成有沟槽结构元件的元件区域和该元件区域外周的周边区域的半导体装置的方法，其特征在于，包括：在所述周边区域形成第一沟槽以包围所述元件区域的外周、在所述元件区域形成第二沟槽的工序；在所述第一沟槽和第二沟槽的内壁形成绝缘膜的工序；把导电材料埋设在所述第一沟槽和第二沟槽内的工序；在所述第二沟槽周边扩散规定的杂质形成元件区域的工序；在埋设于所述第一沟槽内的所述导电材料上设置，而形成与该导电材料和所述基板进行电连接的源极，并且形成与所述元件区域连接的源极。
7.如权利要求5或权利要求6所述的半导体装置的制造方法，其特征在于，在所述元件区域的形成工序中高浓度杂质区域形成在所述周边区域的基板表面上。
8.如权利要求7所述的半导体装置的制造方法，其特征在于，所述高浓度杂质区域通过离子注入形成。
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