CN100450330C - 电子部件装配体的制造方法及电光装置 - Google Patents

电子部件装配体的制造方法及电光装置 Download PDF

Info

Publication number
CN100450330C
CN100450330C CNB2005100632981A CN200510063298A CN100450330C CN 100450330 C CN100450330 C CN 100450330C CN B2005100632981 A CNB2005100632981 A CN B2005100632981A CN 200510063298 A CN200510063298 A CN 200510063298A CN 100450330 C CN100450330 C CN 100450330C
Authority
CN
China
Prior art keywords
mentioned
projection
electronic unit
base material
electric conductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CNB2005100632981A
Other languages
English (en)
Other versions
CN1681377A (zh
Inventor
仓泽宗宪
斋藤淳
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
BOE Technology Group Co Ltd
BOE Technology HK Ltd
Original Assignee
Seiko Epson Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Seiko Epson Corp filed Critical Seiko Epson Corp
Publication of CN1681377A publication Critical patent/CN1681377A/zh
Application granted granted Critical
Publication of CN100450330C publication Critical patent/CN100450330C/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • GPHYSICS
    • G03PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03FPHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F9/00Registration or positioning of originals, masks, frames, photographic sheets or textured or patterned surfaces, e.g. automatically
    • G03F9/70Registration or positioning of originals, masks, frames, photographic sheets or textured or patterned surfaces, e.g. automatically for microlithography
    • G03F9/7073Alignment marks and their environment
    • G03F9/708Mark formation
    • EFIXED CONSTRUCTIONS
    • E02HYDRAULIC ENGINEERING; FOUNDATIONS; SOIL SHIFTING
    • E02BHYDRAULIC ENGINEERING
    • E02B3/00Engineering works in connection with control or use of streams, rivers, coasts, or other marine sites; Sealings or joints for engineering works in general
    • E02B3/04Structures or apparatus for, or methods of, protecting banks, coasts, or harbours
    • E02B3/12Revetment of banks, dams, watercourses, or the like, e.g. the sea-floor
    • E02B3/14Preformed blocks or slabs for forming essentially continuous surfaces; Arrangements thereof
    • AHUMAN NECESSITIES
    • A01AGRICULTURE; FORESTRY; ANIMAL HUSBANDRY; HUNTING; TRAPPING; FISHING
    • A01GHORTICULTURE; CULTIVATION OF VEGETABLES, FLOWERS, RICE, FRUIT, VINES, HOPS OR SEAWEED; FORESTRY; WATERING
    • A01G9/00Cultivation in receptacles, forcing-frames or greenhouses; Edging for beds, lawn or the like
    • A01G9/02Receptacles, e.g. flower-pots or boxes; Glasses for cultivating flowers
    • EFIXED CONSTRUCTIONS
    • E02HYDRAULIC ENGINEERING; FOUNDATIONS; SOIL SHIFTING
    • E02DFOUNDATIONS; EXCAVATIONS; EMBANKMENTS; UNDERGROUND OR UNDERWATER STRUCTURES
    • E02D17/00Excavations; Bordering of excavations; Making embankments
    • E02D17/20Securing of slopes or inclines
    • E02D17/205Securing of slopes or inclines with modular blocks, e.g. pre-fabricated
    • GPHYSICS
    • G02OPTICS
    • G02FOPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333Constructional arrangements; Manufacturing methods
    • G02F1/1345Conductors connecting electrodes to cell terminals
    • G02F1/13452Conductors connecting driver circuitry and terminals of panels
    • GPHYSICS
    • G03PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03FPHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/70Microphotolithographic exposure; Apparatus therefor
    • G03F7/70483Information management; Active and passive control; Testing; Wafer monitoring, e.g. pattern monitoring
    • G03F7/70605Workpiece metrology
    • G03F7/70616Monitoring the printed patterns
    • G03F7/70633Overlay, i.e. relative alignment between patterns printed by separate exposures in different layers, or in the same layer in multiple exposures or stitching
    • GPHYSICS
    • G03PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03FPHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F9/00Registration or positioning of originals, masks, frames, photographic sheets or textured or patterned surfaces, e.g. automatically
    • G03F9/70Registration or positioning of originals, masks, frames, photographic sheets or textured or patterned surfaces, e.g. automatically for microlithography
    • G03F9/7073Alignment marks and their environment
    • G03F9/7076Mark details, e.g. phase grating mark, temporary mark
    • GPHYSICS
    • G03PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03FPHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F9/00Registration or positioning of originals, masks, frames, photographic sheets or textured or patterned surfaces, e.g. automatically
    • G03F9/70Registration or positioning of originals, masks, frames, photographic sheets or textured or patterned surfaces, e.g. automatically for microlithography
    • G03F9/7073Alignment marks and their environment
    • G03F9/7084Position of mark on substrate, i.e. position in (x, y, z) of mark, e.g. buried or resist covered mark, mark on rearside, at the substrate edge, in the circuit area, latent image mark, marks in plural levels
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56Encapsulations, e.g. encapsulation layers, coatings
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157Partial encapsulation or coating
    • H01L23/3164Partial encapsulation or coating the coating being a foil
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157Partial encapsulation or coating
    • H01L23/3171Partial encapsulation or coating the coating being directly applied to the semiconductor body, e.g. passivation layer
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/544Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10Bump connectors ; Manufacturing methods related thereto
    • H01L24/11Manufacturing methods
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10Bump connectors ; Manufacturing methods related thereto
    • H01L24/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/30Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • EFIXED CONSTRUCTIONS
    • E02HYDRAULIC ENGINEERING; FOUNDATIONS; SOIL SHIFTING
    • E02DFOUNDATIONS; EXCAVATIONS; EMBANKMENTS; UNDERGROUND OR UNDERWATER STRUCTURES
    • E02D2600/00Miscellaneous
    • E02D2600/20Miscellaneous comprising details of connection between elements
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544Marks applied to semiconductor devices or parts
    • H01L2223/54473Marks applied to semiconductor devices or parts for use after dicing
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544Marks applied to semiconductor devices or parts
    • H01L2223/54473Marks applied to semiconductor devices or parts for use after dicing
    • H01L2223/5448Located on chip prior to dicing and remaining on chip after dicing
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/11Manufacturing methods
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/11Manufacturing methods
    • H01L2224/1147Manufacturing methods using a lift-off mask
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001Core members of the bump connector
    • H01L2224/13075Plural core members
    • H01L2224/1308Plural core members being stacked
    • H01L2224/13083Three-layer arrangements
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001Core members of the bump connector
    • H01L2224/13099Material
    • H01L2224/131Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13139Silver [Ag] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001Core members of the bump connector
    • H01L2224/13099Material
    • H01L2224/131Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13144Gold [Au] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001Core members of the bump connector
    • H01L2224/13099Material
    • H01L2224/131Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13147Copper [Cu] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001Core members of the bump connector
    • H01L2224/13099Material
    • H01L2224/131Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13155Nickel [Ni] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001Core members of the bump connector
    • H01L2224/13099Material
    • H01L2224/131Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13163Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/13166Titanium [Ti] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001Core members of the bump connector
    • H01L2224/13099Material
    • H01L2224/131Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13163Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/13171Chromium [Cr] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001Core members of the bump connector
    • H01L2224/13099Material
    • H01L2224/131Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13163Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/1318Molybdenum [Mo] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818Bonding techniques
    • H01L2224/81801Soldering or alloying
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319Arrangement of the layer connectors prior to mounting
    • H01L2224/83191Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on the semiconductor or solid-state body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/00013Fully indexed content
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01005Boron [B]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01006Carbon [C]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01013Aluminum [Al]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01024Chromium [Cr]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01029Copper [Cu]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01033Arsenic [As]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01042Molybdenum [Mo]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01047Silver [Ag]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01049Indium [In]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/0105Tin [Sn]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01078Platinum [Pt]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01079Gold [Au]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01082Lead [Pb]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/12Passive devices, e.g. 2 terminal devices
    • H01L2924/1204Optical Diode
    • H01L2924/12041LED
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/12Passive devices, e.g. 2 terminal devices
    • H01L2924/1204Optical Diode
    • H01L2924/12042LASER
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/12Passive devices, e.g. 2 terminal devices
    • H01L2924/1204Optical Diode
    • H01L2924/12044OLED
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/14Integrated circuits
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/156Material
    • H01L2924/15786Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2924/15787Ceramics, e.g. crystalline carbides, nitrides or oxides
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00Printed circuits
    • H05K1/18Printed circuits structurally associated with non-printed electric components
    • H05K1/189Printed circuits structurally associated with non-printed electric components characterised by the use of a flexible or folded printed circuit
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/01Dielectrics
    • H05K2201/0104Properties and characteristics in general
    • H05K2201/0129Thermoplastic polymer, e.g. auto-adhesive layer; Shaping of thermoplastic polymer
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10613Details of electrical connections of non-printed components, e.g. special leads
    • H05K2201/10621Components characterised by their electrical contacts
    • H05K2201/10674Flip chip
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/11Treatments characterised by their effect, e.g. heating, cooling, roughening
    • H05K2203/1105Heating or thermal processing not related to soldering, firing, curing or laminating, e.g. for shaping the substrate or during finish plating
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/11Treatments characterised by their effect, e.g. heating, cooling, roughening
    • H05K2203/1189Pressing leads, bumps or a die through an insulating layer
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/14Related to the order of processing steps
    • H05K2203/1461Applying or finishing the circuit pattern after another process, e.g. after filling of vias with conductive paste, after making printed resistors
    • H05K2203/1469Circuit made after mounting or encapsulation of the components

Abstract

提供可以容易且低成本地、以高的电气可靠性有效地制造将电子部件装配到电路基板上而构成的电子部件装配体的方法。本发明的电子部件装配体的制造方法,是把具备作为外部装配端子的突起(11)的IC芯片(10)装配到由热可塑性树脂构成的基材(13)上的方法,包括:通过对上述IC芯片(10)相对于基材(13)进行加热推压而将上述突起(11)埋入到上述基材(13)内、使上述突起(11)的一部分从与上述IC芯片(10)相反侧的基材表面露出的突起埋设工序;以及通过在上述突起(11)的一部分露出的基材表面上配置导电材料而形成与上述突起(11)导电连接的导电体的导电体形成工序。

Description

电子部件装配体的制造方法及电光装置
技术领域
本发明涉及电子部件装配体的制造方法、电子部件装配体以及电光装置。
背景技术
一般来说,在各种电子设备中,半导体IC等的电子部件被装配到电路基板上而构成电子电路的一部分。把电子部件装配到电路基板等上的方法有多种多样。例如,作为最一般的方法,使电子部件的突起处于与电路基板上的导电焊盘接合的状态,在该状态下将垫底树脂填充到电子部件与电路基板之间而进行密封的方法为人们所知。
此外,作为在液晶显示装置等中多数使用的装配方法,有隔着各向异性导电膜(ACF,Anisotropic Conductive Film)装配电子部件的方法。在该方法中,通过边用加压加热头加热电子部件边将其隔着将微细的导电性粒子分散到热固化树脂中的ACF推押到电路基板或构成液晶面板的玻璃基板上进行加压,使电子部件的突起与基板上的端子通过导电性粒子导电连接,并通过在该状态下使热固化树脂固化来保持该导电连接状态。
此外,准备在由热可塑性树脂构成的基板的单面上形成导电焊盘而构成的电路基板,通过边加热突起边将其推压到该电路基板的导电性焊盘的形成面的相反侧的表面上使突起插入到电路基板的热可塑性树脂内,在其顶端从电路基板的内部与导电焊盘导电连接的状态下进行固定的电子部件装配体的制造方法也是周知的(例如,参看专利文献1)。
专利文献1:特开2003-124259号公报
但是,上述现有的装配方法存在着以下的问题。例如,将垫底树脂填充到电子部件与电路基板之间的方法,垫底树脂的注入要花费时间,并且可能会在突起的周围在垫底树脂中容易产生空隙而降低电气可靠性。此外,在使用ACF的装配方法中,由于伴随端子间距变窄需要使导电性粒子变小,所以ACF本身就会变得昂贵,此外由于导电性粒子的电桥作用使产生端子间的短路不良的可能性增大。
在专利文献1所述的方法中,由于不会产生上述的树脂的空隙或端子间短路的问题,所以可以把窄间距的端子稳定地装配到基板上。但是,在本发明人对该装配方法反复进行研究后,发现以下的需要改进的问题。
即,上述IC芯片不仅要固定到基板上,还需要与在该基板上形成的布线进行连接,当把IC芯片推压到基板上进行加热时,由于热膨胀系数大的热可塑性树脂的尺寸变化,端子的位置精度就会变差。为此,就难以进行IC芯片的突起与基板上的导电焊盘(布线)的位置对准。此外,当在插入到基板内的突起的顶端与导电焊盘之间出现了树脂残渣时,突起与导电焊盘常常无法完全进行连接。因此,在现有技术中,在制造电子部件装配体时,为了提高产品成品率和装配效率就需要进一步改进。
发明内容
本发明就是鉴于上述问题而提出的,其目的在于提供能够容易且低成本地、以高的电气可靠性有效地制造把电子部件装配到电路基板上而构成的电子部件装配体的方法。
为了解决上述课题,本发明提供的电子部件装配体的制造方法,是把具备作为外部装配端子的突起的电子部件装配到由热可塑性树脂构成的基材上的电子部件装配体的制造方法,其特征在于,包括:通过对上述电子部件相对于基材进行加热推压而将上述突起埋入到上述基材内、使上述突起的一部分在与上述电子部件相反侧的基材表面上露出的突起埋设工序;以及通过在上述突起的一部分露出的基材表面上配置导电材料而形成与上述突起导电连接的导电体的导电体形成工序。
按照该制造方法,由于首先使电子部件的突起贯通到基材内并使突起的顶端部分从基材的相反面一侧露出,然后相对于该露出的突起形成指定平面形状的导电体,所以相对于以任意的大小和间距形成的突起都可以形成准确地定位的导电体,从而可以提高突起与导电体的导电连接结构的电气可靠性。
此外,如先前的专利文献1中所述的技术,在相对于预先形成图形的导电体进行位置对准的同时进行突起的埋设的情况下,当导电体或突起间距窄时存在难以进行其位置对准的问题,但是,在本发明的制造方法中,由于不需要进行基材与电子部件的位置对准,所以不会发生这样的位置对准的问题。
在本发明的制造方法中,优选地作为上述基材使用其厚度与上述电子部件的突起的从上述电子部件的表面突出的突出高度同等或比其厚小于等于10μm的基材。进一步优选地作为上述基材,使用其厚度与上述电子部件的突起的从上述电子部件的表面突出的突出高度同等或比其厚小于等于5μm的基材。通过把上述基材的厚度设在上述范围内,在相对于基材加热推压电子部件时,可以在形成于突起侧的电子部件的有源面上热溶接基材,从而可以使基材与电子部件的装配更牢固。
在本发明的电子部件装配体的制造方法中,在上述突起埋设工序中,在将上述突起埋入上述基材后,通过将与上述电子部件相反侧的基材表面部分地除去,使上述突起的一部分从与上述电子部件相反侧的基材表面露出。
按照该制造方法,即使在突起的突出高度或基材的厚度产生偏差的情况下,也可以除去基材表面而可靠地使突起从基材表面露出。此外,虽然由于在加热加压状态下押入突起会在突起顶端侧的基材表面上产生凹凸,但是,由于如上所述地通过部分地除去基材表面而使该凹凸平坦化,所以可以提高突起与导电体的连接结构的可靠性,此外,通过该基材与其它电路基板的安装也可高可靠性地进行。
在本发明的电子部件装配体的制造方法中,优选地部分地除去上述基材表面的工序是化学研磨工序或干式蚀刻工序。如果采用包括这些的处理的制造方法,由于在除去基材的表面时可以高精度地控制其除去量,所以可以使突起的顶端部分良好地从基材表面露出,并且还可以容易进行控制使其露出高度不会过大。
在本发明的电子部件装配体的制造方法中,在上述导电体形成工序中,可以利用金属电镀法形成上述导电体。由于通过利用金属电镀法形成导电体可以容易地形成数μm的厚度的导电体,所以在处理速度和制造成本上都是合适的。
在本发明的电子部件装配体的制造方法中,也可以在上述导电体形成工序之前具有在包括贯通上述基材露出的突起的一部分的基材表面区域上形成金属基底膜的工序。按照该制造方法,由于在突起与导电体之间存在金属基底膜,因而可以提高突起与导电体接合性,并且上述两部件的材质的选择范围也宽,所以容易获得导电体和突起的低电阻化等的效果。此外,在电子部件上设置有多个突起的情况下,由于横跨它们形成金属基底膜,所以也可以有效地防止突起彼此处于短路状态而由于在导电体形成工序中的静电产生的电路的损坏。
在本发明的电子部件装配体的制造方法中,在上述金属基底膜上,可以利用电解电镀法形成上述导电体,也可以利用非电解电镀法形成上述导电体。
虽然导电体可以利用电解电镀法、非电解电镀法中的任意一种方法形成,但是,在具备上述金属基底膜的情况下,利用把该金属基底膜用做电极的电解电镀法形成时,则可以提高导电体的形成效率。
在本发明的电子部件装配体的制造方法中,在上述导电体形成工序中,可以包括在上述突起的一部分露出的基材表面上图形形成掩模材料的工序、以及把上述掩模材料用做掩模有选择地把上述导电体配置在上述基材上的工序。
按照该制造方法,可以容易地形成具备指定平面形状的导电体。此外,如果在上述金属基底膜上形成该掩模材料,则可以利用把该金属基底膜当作电极的电解电镀法更容易地形成图形化的导电体。
在本发明的电子部件装配体的制造方法中,将上述掩模材料形成图形的工序,包括在上述基材上配置光刻胶的工序和对该光刻胶进行曝光、显影的工序;使上述光刻胶的曝光以将上述基材贯通而露出的突起的一部分为基准进行。按照该制造方法,由于对于电子部件的突起直接地进行位置对准而进行掩模材料的形成,所以可以以极高的精度形成掩模材料,因此得到的导电体的位置精度也将变得良好。由此,可以提高突起与导电体的连接结构的电气可靠性。作为上述光刻胶,可以应用涂敷到基材上使用的液体的光刻胶或叠层到基材上使用的干膜型的光刻胶中的任意一种光刻胶。
在本发明的电子部件装配体的制造方法中,在进行上述光刻胶的曝光时,为了进行该曝光工序的位置对准,也可以把设置在上述电子部件上的基准突起作为用作基准。即,也可以使用贯通基材的突起之中的预先作为基准突起设置的突起进行曝光工序的位置对准。如果使用这样的基准突起,在与导电体连接的突起微细化、窄间距化了的情况下是特别有效的。即,由于功能不同的基准突起的尺寸或间距可以任意地设定,所以可以总是作为位置对准的基准设置适当的基准突起,从而可以进行高精度的位置对准。
在本发明的电子部件装配体的制造方法中,图形形成上述掩模材料的工序包括把光刻胶配置到上述基材上的工序、以及使该光刻胶曝光、显影的工序,也可以以贯通上述基材露出的突起为基准设置用于进行上述光刻胶的曝光的基准标记。即,由于只要曝光工序的位置对准基准相对于突起位置对准即可,所以也可以把基准标记设置在离开排列突起的区域的位置上而对于该基准标记进行曝光的位置对准。
本发明的电子部件装配体的制造方法也可以设计成,在配置上述光刻胶之前具有形成将贯通上述基材而露出的突起的一部分覆盖的保护部件的工序,并且具有在包含上述保护部件的上述基材上形成上述光刻胶之后将上述保护部件除去的工序;以通过将上述保护部件除去而露出的上述突起为基准进行上述光刻胶的曝光。
由于该制造方法是利用保护部件把在光刻胶曝光工序中作为位置对准基准的突起预先掩盖起来,在涂敷光刻胶后再剥离该保护部件使突起露出,所以与相对于光刻胶的下层侧的突起进行位置对准的情况下相比,可以容易且高精度地进行位置对准的作业。因此,按照本制造方法,可以高精度地形成上述掩模材料,从而可以高精度地形成导电体。
在本发明的电子部件装配体的制造方法中,优选地在上述突起埋设工序中使贯通上述基材而露出的突起的高度形成为大于等于1μm。通过使突起露出的高度大于等于1μm,在将其作为先前的曝光工序中的位置对准基准时是非常合适的。
其次,本发明提供的电光装置的制造方法,其特征在于:直接或通过其它的电路基板把利用先前所述的本发明的电子部件装配体的制造方法得到的电子部件装配体装配到构成电光面板的基板上。
按照该制造方法,则可以容易地制造以高可靠性装配了驱动电路等的电光装置。
其次,本发明的电子部件装配体,是在一面侧具有导电体的基材上装配具备作为外部装配端子的突起的电子部件而形成的电子部件装配体,其特征在于:上述电子部件的突起将上述基材贯通而向相反侧露出;在上述基材表面上露出的突起与上述导电体通过金属基底膜导电连接。
按照该构成,则可以提供高精度且高可靠性地把突起和导电体导电连接的电子部件装配体。
其次,本发明提供的电光装置,其特征在于:直接或通过其它的电路基板装配先前所述的本发明的电子部件装配体。按照该构成,则可以提供具备具有可靠性优良的装配结构的电子部件的电光装置。
其次,本发明提供具备先前所述的本发明的电子部件装配体乃至本发明的电光装置的电子设备。该电子设备利用相对于窄间距的突起高精度地形成了导电连接结构的电子部件装配体而可以获得高的可靠性。此外,这样的电子设备具备该电子部件装配体,并且具备由实现高可靠性的电光装置构成的显示部。
附图说明
图1是用于说明实施例的突起埋设工序的剖面结构图。
图2是用于说明实施例的突起埋设工序的其它方式的剖面结构图。
图3是用于说明实施例的导电体形成工序的剖面结构图。
图4是用于说明实施例的导电体形成工序的剖面结构图。
图5是用于说明实施例的导电体形成工序的其它方式的剖面结构图。
图6是用于说明实施例的导电体形成工序的其它方式的剖面结构图。
图7是表示电光装置的一个结构例的立体结构图。
图8是沿着图7的B-B’线的剖面结构图。
图9是表示电光装置的结构例2的剖面结构图。
图10是表示电光装置的结构例3的剖面结构图。
图11是表示电光装置的结构例4的剖面结构图。
图12是表示电光装置的控制系统的说明图。
图13是表示电子设备的一例的立体结构图。
标号说明
10-电子设备,11-突起,11a、11c-露出部,11b-基准突起,13-基材,14-基层(金属基底膜),15、19-掩模材料,15x、19x-曝光部,15a、19a-开口部,16、20-电路图形(导电体),17、21-表面保护层,18-保护部件,25-保护绝缘膜(密封部件)。
具体实施方式
下面,参看图说明本发明的实施例。
在以下的说明中参照的各个图,使示意地表示本发明的各个实施例的结构,所表示的形状或尺寸比都做了适当的变更。
电子部件装配体的制造方法.
本发明的电子部件装配体的制造方法,是通过把具备作为外部装配端子的突起的上述电子部件装配到由热可塑性树脂构成的基材上,并使基材表面的导电体与上述电子部件连接而获得电子部件装配体的方法,该方法的特征是,具有在加热上述电子部件的突起的同时将其向上述基材推压埋入并使该突起的一部分从上述基材的相反侧面露出的突起埋设工序;以及通过把导电材料配置在上述突起的一部分露出的基材表面上而形成与上述突起导电连接的导电体的导电体形成工序。
以下,说明本发明的电子部件装配体的制造方法,在本说明书中把本发明的制造方法分为前段的突起埋设工序和后段的导电体形成工序进行说明,在前段的突起埋设工序的说明中,对其实施例1~实施例3进行说明,然后,在后段的导电体形成工序的说明中,对其实施例1和实施例2进行说明。
突起埋设工序的实施例1.
首先,参看图1的剖面工序图对本发明的实施例进行说明。以下,对本发明的电子部件装配体的制造方法之中的突起埋设工序的实施例1进行详细的说明。
在本实施例中,首先,如图1(a)所示,准备具备构成外部连接端子的多个(图中为7个)突起11的IC芯片(电子部件)10和由热可塑性树脂构成的基材13。该IC芯片10,例如由单晶硅或单晶化合物半导体等的半导体衬底、或把导体层夹在多个陶瓷层之间叠层的陶瓷衬底等构成,把该突起11形成面一侧当作具有电子电路结构的有源面。IC芯片10的厚度,如果是半导体衬底则为100~800μm左右,如果是陶瓷衬底则为1~5mm左右。
虽然突起11可由导电材料形成,但是为了推压埋入到后述的基材13内,最好是用具有充分的强度的金属材料形成。具体地说,最好使用Cu、Ni、Au、Ag、Al等的金属材料。或者,也可以使用先用电镀法形成由Cu、Ni、Al等构成的芯体并在该芯体的表面上覆盖Au、Ag、Sn等的薄膜而构成的突起11。突起11例如宽度为10~20μm左右,突出高度为10~25μm左右,以15~30μm左右的间距形成在IC芯片10上。此外,在设置了突起11的区域以外的IC芯片10的有源面上,以电路的保护为目的形成有由氧化硅或氮化硅等构成的钝化膜。
基材13由热可塑性树脂构成,作为其构成材料,可以使用聚酯树脂、聚酰胺树脂、芳香族聚酯树脂、芳香族聚酰胺树脂、四氟乙烯、聚酰亚胺树脂等。在本实施例中,基材13相对于突起11的高度形成为相等或者稍厚的厚度,例如,如果突起11的突出高度为22μm,则优选地形成为22~23μm的范围,更优选地形成为22~27μm的范围。这样,通过预先把基材13的厚度形成为与突起11的突出高度相等或比其稍厚,可以使突起11容易贯通基材13,从而可以有效地地进行后段的工序。此外,如果把基材13形成为与突起11的突出高度相等或者比其厚5μm左右的基材,则可以使作为热可塑性树脂的基材13与IC芯片10的有源面熔接,从而可以使基材13与IC芯片10的封装变得牢固。
其次,如图1(b)所示,使用省略图示的加热推压装置边加热边把IC芯片10推压到基材13的一面侧上。这时,通过边将芯片10加热到构成基材13的热可塑性树脂的软化温度或软化温度以上推压IC芯片10,使突起11插入软化或熔融的基材13而进入到内部。突起埋设时的加热温度虽然会因材质不同而不同,但通常是在120~450℃的小于等于突起11的熔融温度的范围内。此外,在进行加热时,可以从与有源面相反的一侧加热IC芯片10,也可以加热基材13。此外对于推压来说,也并不限于从IC芯片10侧进行推压的情况,也可以相对于被固定支持的IC芯片10推压基材13,也可以用辊子等对两者进行加压。
继续进行上述突起11的插入,当IC芯片10的有源面与基材13接触后,如图1(c)所示,则突起11贯通基材13而从相反侧露出,与基材13相反的面(图中的下表面)之间形成台阶11a。这样,为了使突起11的顶端面从基材表面完全地露出,优选地以从基材表面露出的突起11的高度大于等于1μm的方式设定突起11的突出高度和基材13的厚度。上述露出部分的高度,优选为大于等于1μm而小于等于3μm,如果超过了3μm,则由于在突起11间残留热可塑性树脂而会损害得到的突起11间的绝缘效果。此外,当突起11的突出高度增大时,由于露出突起11的顶端的基材12的表面上的凹凸也增大,因而容易产生光刻胶的涂敷不均匀或曝光时的聚焦偏差等的图形形成精度上的问题。
突起埋设工序的实施例2.
下面,参看图2对突起埋设工序的实施例2进行说明。本实施例中所使用的IC芯片(电子部件)10和基材13与图1所示的基本相同。本实施例相对于上述的实施例,其加热推压的条件和突起从基材表面的露出方法不同。
下面,如图2(a)所示,准备IC芯片10和基材13后,使用省略图示的加热推压装置,如图2(b)所示,将IC芯片10对于基材13进行推压。于是,由于IC芯片10或基材13被加热到了构成基材13的热可塑性树脂的软化点或软化点以上,所以突起11能够插入到基材3中。
在本实施例中,通过相对于上述实施例使加热推压条件之中的加热温度低于指定量,使推压时间比指定量短,以加热推压后基板覆盖突起的方式进行加热推压。
接着,实施部分地除去基材13的与IC芯片10相反的一侧的面(图中的下表面)的处理。该处理例如可以利用使用研磨液的化学研磨法或使用等离子体的干式蚀刻法进行,使用这些方法可以将基材13的表面只除去期望的量。
利用以上的工序,如图2(d)所示,可以使突起11的一部分从基材13的表面露出,与基材表面之间形成被控制为指定的高度的台阶11a。在本实施例的情况下,由于通过在突起11插入后部分地除去基材13的表面使突起11露出,所以具有可以高精度地控制从基材表面突出的突起11的突出高度的优点。此外,采用本实施例的工序,可以有效地防止由于突起11的突出高度的偏差或基材13的厚度的偏差而产生的突起11的露出状态上偏差。进而还可以实现图形的高精度化。
此外,由于突起通过加热推压插入到基材13内,虽然插入突起11的周围的基材13多少会产生变形,在图2(c)所示的状态下,会在基材13的下表面产生与突起11相仿的凹凸,但如果如上所述部分地除去基材13的表面,则可以使突起11露出并且也可以实现基材表面的平滑化,从而使得在后续的工序中得以容易地而且具有高可靠性地导电连接突起11。
突起埋设工序的实施例3.
接着,参看图1对上述突起埋设工序的实施例3进行说明。在本实施例中所使用的IC芯片(电子部件)10和基材13与图1所示的是相同的。本实施例在先前的实施例1中所说明的突起埋设工序中追加了利用化学研磨或干式蚀刻部分地除去基材表面的工序这一点上与实施例1不同。
在本实施例中,利用与图1(a)~(c)所示的相同的工序,相对于基材13插入IC芯片10的突起11,使突起11的顶端部分从基材13的相反的一侧的表面(与IC芯片10相反的一侧的面)露出。然后,实施部分地除去突起11的顶端部分露出的基材13的表面的处理。该处理,可以采用例如使用研磨液的化学研磨法或使用等离子体的干式蚀刻法进行,使用这些方法可以只将基材13的表面除去期望的量。
由于突起11利用加热推压插入到基材13内,所以虽然插入了突起11的周围的基材13多少会产生变形,在图1(c)所示的状态下,特别是会在突起11的周围产生凹凸,但如果如上所述部分地除去基材13的表面,则可以实现突起11的露出高度的控制并且可以实现基材表面的平滑化,使得在后续的工序中得以容易地而且具有高可靠性地把突起11与导电体导电连接。此外,在先前的实施例2中,虽然利用化学研磨法或干式蚀刻法使从基材13的表面未露出的突起11的顶端部分露出,但在本实施例中,由于预先在使突起11的顶端露的状态下进行基材13表面的部分除去,所以与实施例2的方法相比可以缩短上述化学研磨工序或干式蚀刻工序的处理时间,从而可以实现制造效率的提高。
此外,如果采用本实施例的制造方法,可以高精度地控制从基材表面突出的突起11的突出高度,此外,还可以有效地防止由于突起11的突出高度的偏差或基材13的厚度的偏差而产生突起11的露出状态上的偏差。进而,还可以实现图形的高精度化。
导电体形成工序的实施例1.
下面,参看图3和图4对本发明的电子部件装配体的制造方法之中的导电体形成工序的实施例1进行说明。另外,图3(a)~(f)、图4(a)~(c)是表示连续的工序的剖面结构图。
在以下的导电体形成工序中,虽然使用利用图1或图2所示的工序得到的IC芯片10与基材13一体地接合的部件,但在本实施例中,把排列在IC芯片10的一面侧的突起11之中配置在图中两端上的突起11b、11b当作没有与后述的导电体连接的虚设突起进行说明。另外,对该虚设突起11b来说,其顶端部分也从基材13的表面露出,与基材表面之间具有台阶11c。
首先,如图3(a)所示,在利用先前的突起埋设工序得到把IC芯片固定到基材13上的部件后,如图3(b)所示,利用溅射法或蒸镀法在突起11和虚设突起11b露出的基材13的表面(图中的上面)上形成金属基底膜14。该金属基底膜14可以用Cu或TiW或者Cr、Mo、MoW、Au、Ag等的金属材料形成。此外,在后续的工序中,其可以起到导电连接到突起11上的导电体与突起11的贴紧性的作用,此外,在利用电解电镀法形成导电体的情况下也可以用做电极。此外,由于该金属基底膜14使突起11之间短路,所以即使在工序中产生了静电也可以有效地保护IC芯片10的电路结构。
接着,如图3(c)所示,以覆盖金属基底膜14的方式涂敷光刻胶15。该光刻胶将成为用于在后续的工序中形成导电体图形的掩模材料。另外,在本实施例中,虽然说明的是使用正型的光刻胶的情况,但也可以是负型的光刻胶。
接着,如图3(d)所示,对光刻胶15进行掩模曝光,在光刻胶15中形成曝光部15x。该曝光部15在包括突起11上的区域在内的区域上形成。
在本实施例的制造方法中,在为作为掩模材料而对光刻胶进行曝光时,把在基材13上突出的虚设突起11b用做曝光时的位置对准基准的基准突起。例如,如果把基准点设置在虚设突起11b与基材13表面之间的台阶11c上进行光刻胶15的掩模曝光,则可以用极高的精度形成曝光部15x。由此,可以提高把图形化后的光刻胶15用做掩模材料形成导电体时的电气可靠性。
接着,如图3(e)所示,使光刻胶15显影并除去曝光部15x,在突起22上的区域上形成开口部15a。这时,在突起11的位置上,在突起11上成膜的金属基底膜14露出。接着,如图3(f)所示,用电镀法相对于开口部15a有选择性地配置Cu或Au、Sn等的金属材料而形成指定平面形状的导电体16。虽然在突起11上未形成金属基底膜14的情况下由于突起11的材质的关系导电体16的形成材料的选择范围很窄,但在本实施例中,通过设置金属基底膜14,作为导电体16的形成材料可以使用各种材料,并且可以不受两者的构成材料的限制而提高突起11与导电体16的连接结构的电气可靠性。
接着,如图4(a)所示,将光刻胶15剥离,接着,如图4(b)所示,通过从导电体16侧实施蚀刻处理而除去基材13表面和虚设突起11b表面的金属基底膜14。
接着,如图4(c)所示,利用电解电镀法等在导电体16的表面在保护绝缘膜以外的区域上形成表面保护膜17。如果把设置在基材13上的金属基底膜14和导电体16当作电极进行电解电镀,则可以在导电体1 6的表面以所期望的膜厚有选择地形成表面保护膜17。该表面保护膜17利用Au等的稳定的金属材料形成为0.01μm~0.5μm左右的厚度。此外,如果用具有良好的导电性的材料形成该表面保护膜17,则可以减小与导电体16一起构成的布线等的电阻。
接着,在包括被表面保护层17覆盖的导电体16和虚设突起11b的区域上涂敷形成保护绝缘膜25,得到本发明的电子部件装配体10P。
另外,该保护绝缘膜15可根据需要设置。例如,作为没有设置保护绝缘膜25的方式,有利用基材13使电子部件装配体10P与其它的电路基板等进行接合的情况。在该情况下,通过使设置有导电体16的一侧的基材13的表面部分软化或熔融来固定到其它的电路基板上,可以容易地把电子部件装配体接合到其它的电路基板上,可以极有效地装配电子部件。
导电体形成工序的实施例2.
下面,参看图5和图6对导电体形成工序的实施例2进行说明。另外,图5(a)~(f)、图6(a)~(e)是表示连续的工序的剖面结构图。
在本实施例的导电体形成工序中,也使用与上述实施例同样的IC芯片10与基材13一体地接合的部件。因此,配置在IC芯片10的两端的突起11b、11b是可用做曝光时的基准突起的虚设突起。
在本实施例的导电体形成工序中,首先,如图5(a)所示,准备通过突起11把IC芯片10与基材13一体地接合的部件,接着,如图5(b)所示,形成分别覆盖虚设突起11b、11b的保护部件18、18。该保护部件18,例如可用掩盖胶带等的可容易地剥离的部件构成。另外,虽然在虚设突起11b极其微细的情况下难以粘贴掩盖胶带,但是,由于虚设突起11b与突起11作用不同,所以即使在突起11窄间距化的情况下其也没有必要微细化,只要离开突起11一定程度的位置上形成为具有足够的尺寸就没有问题。
接着,如图5(c)所示,以覆盖上述保护部件18和包含突起11的基材13上面的方式形成金属基底膜14,接着以覆盖金属基底膜14的方式涂敷光刻胶19。
接着,如图5(d)所示,剥离虚设突起11b上的保护部件18。这样,在保护部件18上叠层的金属基底膜14和光刻胶19的一部分与保护部件18一起被除去,从而露出虚设突起11b、11b。
接着,如图5(e)所示,将在上述工序中露出的虚设突起11b用做基准突起,进行光刻胶19的掩模曝光,在包括突起11上面的指定区域上形成曝光部19x。在本实施例中,由于在虚设突起11b露出的状态下使用其台阶11c等进行位置对准,所以与图3所示的先前的实施例中的曝光工序比可以高精度地对曝光掩模进行定位,即使在突起11以窄间距排列的情况下,也可以在准确的位置上形成曝光部19x。
接着,如图5(f)所示,使光刻胶19显影并除去曝光部19x,在包括突起11上面的区域上形成开口部19a。利用该曝光部19x的除去,在开口部19a的底部露出金属基底膜14。
接着,如6(a)所示,利用电解电镀法形成由Cu等的金属材料构成的导电体20。之所以使用电解电镀法是因为通过把金属基底膜14用做电极进行成膜可以容易地形成与开口部19a对应的形状的导电体20。
接着,如图6(b)所示,除去光刻胶19,接着,如图6(c)所示,除去基材13上的金属基底膜14。金属基底膜14的一部分残留在导电体20的下层侧,作为与突起11的粘合层起作用。
接着,如图6(d)所示,利用电解电镀法在导电体20的表面上形成表面保护层21。该表面保护层21的结构与先前的实施例的表面保护层17是同样的。然后,如图6(e)所示,通过在导电体16和包含虚设突起11的基材13上的区域上形成保护绝缘膜25而得到本发明的电子部件装配体10P。
如以上详细说明的那样,在本发明的制造方法中,首先在其突起埋设工序中,由于使IC芯片10的突起11在基材13中贯通而使其顶端部分从基材13的表面突出,因而可以在后段的导电体形成工序中的曝光处理时以从基材突出的突起11为基准进行位置对准,所以可以容易且高精度地进行导电体的选择形成,由此,可以得到具有高的电气可靠性的突起11与导电体16导电连接的电子部件装配体10P。
虽然在先前的专利文献1所述的技术中,由于相对于已经设置在基材上的导电图形使突起位置对准来进行IC芯片的装配,所以在突起或导电图形窄间距化的情况下,就存在着增加它们的位置对准的困难程度的问题,但采用本制造方法,由于相对于从基材13的表面露出的突起11以高的位置精度配置导电体16,所以即使在突起11的排列间距窄的情况下也可以以足够的精度配置导电体16。
另外,在上述实施例中,虽然说明的是把在IC芯片10上设置的虚设突起11b用做基准突起进行光刻胶的曝光处理的情况,但当然也可以把1个或多个与导电体16导电连接的突起11用做基准突起。此外,也可以利用激光加工等在光刻胶15上形成相对于从基材13上突出的突起11位置对准的基准标记,并相对于该基准标记进行曝光掩模的位置对准。
电光装置.
下面,参看图7到图11对本发明的电光装置的实施例进行说明。
(结构例1)
图7是表示本发明的电光装置的结构例1的立体结构图,图8是沿着图7的B-B’线的部分剖面结构图。
图7所示的电光装置100,是具备用先前的实施例的制造方法得到的电子部件装配体10P的电光装置。在此,优选电子部件装配体10P是包括在其电子结构区域上生成用于驱动电光装置的驱动信号的电路的装配体(即,液晶驱动用IC芯片的装配体)。
本实施例的电光装置100是液晶显示装置,如图7和图8所示,具备电光面板(液晶面板)110和装配其上的电路基板(挠性布线基板)120。电光面板110构成为由密封部件113把由玻璃或塑料等构成的一对的基板111和112彼此粘合,在基板111和112之间封入液晶(电光物质)114。在基板111的内面上排列形成用ITO(氧化铟锡)等的透光性导电材料构成的多个像素电极111a,在其上形成有取向膜111b。此外,在基板112的内面上形成有与上述同样的材料构成的透明电极112a,在其上覆盖取向膜112b。此外,虽然省略了图示,在基板111和112的外面一侧也可以配置偏振片或相位差板。
另一方面,电路基板120在绝缘基材121的表面(图中的下表面)上具备用Cu等构成的布线图形121a。绝缘基材121可用环氧树脂或聚酰亚胺等的热固化性树脂、或聚酯、聚酰胺、芳香族聚酯、芳香族聚酰胺、四氟乙烯、聚酰亚胺等热可塑性树脂构成。布线图形121a除了相对于电光面板110的连接端子部121b等的端子部分之外被保护膜122覆盖。连接端子部121b通过各向异性导电膜117导电连接到基板111的表面上的布线111c上。
另外,该布线111c与上述像素电极111a和透明电极112a导电连接,分别在基板111的基板伸出部分(从基板112的外形向周围伸出的部分)上探出。
在与绝缘基材121的形成布线图形121a的表面相反侧的表面(图中的上表面)上,露出与上述布线图形121a导电连接的连接焊盘123、124、125、126。并且,在这些连接焊盘上装配各种电子部件127、128。在连接焊盘123、124上装配有上述的电子部件装配体10P。该电子部件装配体10P,在利用加压加热头进行加热的状态下被推压到电路基板120上并进行加压。由此,由热可塑性树脂构成的基材13的表面的一部分软化或溶解,热可塑性树脂的基材13把导电体35、36和连接焊盘123、124之间的导电连接部分的周围覆盖,电子部件装配体10P与绝缘基材121之间的间隙被完全密封。这样,由于不需要垫底树脂的注入作业,使得装配作业变得容易,此外,由于可以抑制空隙的产生,所以可以提高装配结构的电气可靠性。另外,上述电子部件装配体10P的导电体35、36相当于图4所示的导电体16与表面保护层17的叠层结构物。
特别是在用热可塑性树脂构成本实施例的电路基板的绝缘基材121的情况下,由于电子部件装配体10P与热可塑性树脂基材13的溶粘性好,所以可以得到具备足够的保持力和密封性能的装配结构。
(结构例2)
下面,参看图9对本发明的电光装置的结构例2进行说明。图9是本结构例的电光装置的部分剖面结构图,针对电光装置的整体结构的是相当于沿着图7的B-B’线的剖面结构的图。
电光装置(液晶显示装置)200,具有电光面板210和装配到其上的电路基板220。由于电光面板210具有与上述结构例1的电光面板110大致相同的结构,而基板211和212、像素电极211a、透明电极212a、取向膜211b和212b、布线211c、密封部件213、液晶(电光物质)214和各向异性导电膜217与在结构例1中所说明的部件是相同的构成部件,所以省略说明。但是,在本结构例中,导电连接电路基板220的输入布线211d与布线211c分开地形成。
此外,在电路基板220中,由于绝缘基材221、布线图形221a、连接端子部221b、保护膜222、连接焊盘部223、224、225、226和电子部件227、228、229也与在结构例1中说明的部件是相同的构成部件,所以省略说明。
在该结构例的电光装置200中,在构成电光面板210的一方的基板211的表面上直接装配上述的电子部件装配体10P这一点上与先前的结构例不同。即,电子部件装配体10P,与上述同样地在对于在基板211的基板伸出部上探出的布线211c和上述的输入布线211d导电连接了导电体35、36的状态下被直接装配到基板211上。虽然基板211由玻璃或塑料等构成,但在本实施例中,把电子部件装配体10P配置到基板211上,通过使其处于加压加热状态而使由热可塑性树脂构成的基材13的表层部分软化或熔融而粘合固定到基板211上。
并且,由于本发明的电子部件装配体10P是高精度高可靠性地把IC芯片10的突起11与导电体35、36连接,所以是对于电光装置200的可靠性提高发挥作用的装配体。
此外,由于本发明的电子部件装配体10P可以直接装配到电光面板210的基板211上,所以可以不必使用各向异性导电膜而进行装配,从而可以降低装配成本并且可以有效地进行装配。
(结构例3)
下面,参看图10对本发明的电光装置的结构例3进行说明。图10是本结构例的电光装置的部分剖面结构图,针对电光装置的整体结构的是相当于沿着图7的B-B’线的剖面结构的图。
电光装置(液晶显示装置)300,具有电光面板310和装配到其上的电路基板320。由于电光面板310具有与上述结构例1的电光面板110大致相同的结构,而基板311和312、透明电极311a、像素电极312a、取向膜311b和312b、布线311c、密封部件313、液晶(电光物质)314和各向异性导电膜317与在结构例1中所说明的部件是相同的构成部件,所以省路人说明。
此外,在电路基板320中,由于绝缘基材321、布线图形321a、保护膜322、连接焊盘部323、324、325、326和电子部件327、328与在结构例1中说明的部件是相同的构成部件,所以省略说明。
在该结构例的电光装置300中,电子部件装配体10P被装配电光面板310的布线311c和电路基板320的连接焊盘323上,其结果,形成电路基板320通过电子部件装配体10P与电光面板310连接的方式。在图示例中,电子部件装配体10P的一端与先前的实施例1同样地直接装配到电路基板320上,另一端则通过各向异性导电膜317与布线311c导电连接。但是,当然也可以直接把电子部件装配体10P的导电体35连接到布线311c上。
此外,由于本发明的电子部件装配体10P是高精度高可靠性地把IC芯片10的突起11与导电体35、36连接,所以是对于电光装置300的可靠性提高发挥作用的装配体。
(结构例4)
下面,参看图11对本发明的电光装置的结构例4进行说明。图11是本结构例的电光装置的部分剖面结构图,针对电光装置的整体结构的是相当于沿着图7的B-B’线的剖面结构的图。
本结构例的电光装置(液晶显示装置)400,具有电光面板410和装配到其上的电路基板420。由于电光面板410具有与上述结构例2的电光面板210大致相同的结构,而基板411和412、透明电极411a、像素电极412a、取向膜411b和412b、布线411c、密封部件413、液晶(电光物质)414和各向异性导电膜417是与在结构例2中所说明的部件相同的构成部件,所以省略说明。
此外,在电路基板420中,由于绝缘基材421、布线图形421a、连接端子部421b、保护膜422、连接焊盘部423、424、425、426和电子部件427、428、429也与在结构例2中说明的部件是相同的构成部件,所以省略说明。
在该结构例的电光装置400中,把上述电子部件装配体10P直接装配到构成电光面板410的一方的基板411的表面上这一点与结构例1不同,用电子部件装配体10P的IC芯片侧基材表面与电路基板420连接这一点与结构例2不同。
电子部件装配体10P,与上述同样地在对于在基板411的基板伸出部分上的探出的布线411c导电连接导电体35的状态下直接地装配到基板411上。虽然基板411由玻璃或塑料等构成,但在本实施例中,把电子部件装配体10P配置到基板411上,通过使其置于加压加热状态使由热可塑性树脂构成的基材13的表层部分软化或熔融而粘合固定到基板411上。
此外,在电子部件装配体10P上设置有与设置在基材13表面上的导电体36连接的连接焊盘部36E。在该连接焊盘部36E上导电连接有电路基板420的连接端子部421b。在本结构例中,由于把电子部件装配体10P直接装配到电光面板410的基板411上,并把电路基板420装配到该电子部件装配体10P上,所以具有对于电光面板410的装配1次即可的优点。
此外,由于本发明的电子部件装配体10P高精度高可靠性地把IC芯片10的突起11与导电体35、36连接,所以是对电光装置400的可靠性提高发挥作用的装配体。此外,由于本发明的电子部件装配体10P可以直接装配到电光面板410的基板411上,所以不必使用各向异性导电膜也可以进行装配,从而可以降低装配成本并且可以有效地进行装配。
电子设备.
下面,参看图12和图13对本发明的电子设备的实施例进行说明。在该实施例中,对把上述电光装置(液晶显示装置200)用做显示装置的电子设备进行说明。
(结构例1)
图12是表示对于本实施例的电子设备的液晶显示装置200的控制系统(显示控制系统)的整体结构的简要结构图。图中所示的电子设备,具有包括显示信息输出源291、显示信息处理电路292、电源电路293、定时生成器294和光源控制电路295的显示控制电路290。此外,在与上述同样的液晶装置200中设置有驱动具有上述的结构的液晶面板210的驱动电路210D。该驱动电路210D,如上所述,由直接装配到液晶面板210上的电子部件装配体10P的半导体IC芯片构成。但是,除了上述的方式之外,驱动电路210D也可以由在面板表面上形成的电路图形、或装配到与液晶面板导电连接的电路基板上的半导体IC芯片、或电路图形等构成。
显示信息输出源291具备由ROM(Read Only Memory)或RAM(Random Access Memory)等构成的存储器、由磁盘或光盘等构成的存储单元、以及调谐输出数字图像信号的调谐电路,其构成为根据由定时生成器294生成的各种时钟信号以指定格式的图像信号等的方式向显示信息处理电路292供给显示信息。
显示信息处理电路292具备串-并变换电路、放大反转电路、旋转电路、伽玛(γ)修正电路、钳位电路等的众所周知的各种电路,执行输入的显示信息的处理,并将该图像信息与时钟信号CLK一起向驱动电路210D供给。驱动电路210D包括扫描线驱动电路、信号线驱动电路和检查电路。此外,电源电路293分别供给上述的各个构成要素指定的电压。
光源控制电路295,根据从外部导入的控制信号向照明装置280的光源部281(具体地说是发光二极管等)供给从电源电路293供给的电力。该光源控制电路295,根据上述控制信号控制光源部281的各个光源的点亮/非点亮。此外,也可以控制各个光源的辉度。从光源部281发射出的光经由导光板282向液晶面板210照射。
(结构例2)
图13表示作为本发明的电子设备的一个实施例的移动电话的外观。该电子设备1300具有显示部1301、操作部1302、受话部1303和送话部1304。显示部1301由上述的液晶装置200构成,因此具备与液晶面板210连接的电路基板220。此外,其构成为可以在显示部1301的表面上观看利用电路基板220上的IC芯片进行驱动控制的液晶面板210。
另外,本发明并不仅限于上述的图示例,在不脱离本发明的宗旨的范围内当然可以进行各种变更。例如,上述电光装置,除了无源矩阵型之外,同样也可以应用于有源矩阵型的液晶显示装置(例如具备TFT(薄膜晶体管)或TFD(薄膜二极管)作为开关元件的液晶显示装置)。此外,不仅是液晶显示装置,在电致发光装置、有机电致发光装置、等离子体显示器装置、电泳显示器装置、使用电子发射元件的装置(Field Emittion Display和Surface-Conduction Electron-Emitter Display)等各种的电光装置中,同样也可以应用本发明的电子部件装配体和电光装置的制造方法。

Claims (16)

1.一种电子部件装配体的制造方法,是把具备作为外部装配端子的突起的电子部件装配到由热可塑性树脂构成的基材上的电子部件装配体的制造方法,其特征在于,包括:
通过对上述电子部件相对于基材进行加热推压而将上述突起埋入到上述基材内、使上述突起的一部分从与上述电子部件相反侧的基材表面上露出的突起埋设工序;以及
通过在上述突起的一部分露出的基材表面上配置导电材料而形成与上述突起导电连接的导电体的导电体形成工序;
其中,上述基材的厚度与上述突起的从上述电子部件的表面突出的突出高度同等或比上述突出高度厚10μm以下。
2.根据权利要求1所述的电子部件装配体的制造方法,其特征在于:
在上述突起埋设工序中,在将上述突起埋入上述基材后,通过将与上述电子部件相反侧的基材表面部分地除去,使上述突起的一部分从与上述电子部件相反侧的基材表面露出。
3.根据权利要求2所述的电子部件装配体的制造方法,其特征在于:
将上述基材表面部分地除去的工序是化学研磨工序或干式蚀刻工序。
4.根据权利要求1到3中的任意一项所述的电子部件装配体的制造方法,其特征在于:
在上述导电体形成工序中,利用金属电镀法形成上述导电体。
5.根据权利要求1到3中的任意一项所述的电子部件装配体的制造方法,其特征在于:
在上述导电体形成工序之前,具有在包含将上述基材贯通而露出的突起的一部分的基材表面区域上形成金属基底膜的工序。
6.根据权利要求1到3中的任意一项所述的电子部件装配体的制造方法,其特征在于,在上述导电体形成工序中包括:
在上述突起的一部分露出的基材表面上将掩模材料形成图形的工序;以及
将上述掩模材料作为掩模使用而在上述基材上将上述导电体有选择地配置的工序。
7.根据权利要求1到3中的任意一项所述的电子部件装配体的制造方法,其特征在于:
在上述突起埋设工序中,设将上述基材贯通而露出的突起的高度大于等于1μm。
8.一种电子部件装配体的制造方法,是把具备作为外部装配端子的突起的电子部件装配到由热可塑性树脂构成的基材上的电子部件装配体的制造方法,其特征在于,包括:
通过对上述电子部件相对于基材进行加热推压而将上述突起埋入到上述基材内、使上述突起的一部分从与上述电子部件相反侧的基材表面上露出的突起埋设工序;
通过在上述突起的一部分露出的基材表面上配置导电材料而形成与上述突起导电连接的导电体的导电体形成工序;以及
在上述导电体形成工序之前,具有在包含将上述基材贯通而露出的突起的一部分的基材表面区域上形成金属基底膜的工序;
其中,在上述金属基底膜上,利用电解电镀法形成上述导电体。
9.一种电子部件装配体的制造方法,是把具备作为外部装配端子的突起的电子部件装配到由热可塑性树脂构成的基材上的电子部件装配体的制造方法,其特征在于,包括:
通过对上述电子部件相对于基材进行加热推压而将上述突起埋入到上述基材内、使上述突起的一部分从与上述电子部件相反侧的基材表面上露出的突起埋设工序;以及
通过在上述突起的一部分露出的基材表面上配置导电材料而形成与上述突起导电连接的导电体的导电体形成工序;
其中,利用非电解电镀法形成上述导电体。
10.一种电子部件装配体的制造方法,是把具备作为外部装配端子的突起的电子部件装配到由热可塑性树脂构成的基材上的电子部件装配体的制造方法,其特征在于,包括:
通过对上述电子部件相对于基材进行加热推压而将上述突起埋入到上述基材内、使上述突起的一部分从与上述电子部件相反侧的基材表面上露出的突起埋设工序;以及
通过在上述突起的一部分露出的基材表面上配置导电材料而形成与上述突起导电连接的导电体的导电体形成工序;
其中,在上述导电体形成工序中包括:
在上述突起的一部分露出的基材表面上将掩模材料形成图形的工序;以及
将上述掩模材料作为掩模使用而在上述基材上将上述导电体有选择地配置的工序;
其中,将上述掩模材料形成图形的工序,包括在上述基材上配置光刻胶的工序和对该光刻胶进行曝光、显影的工序;
使上述光刻胶的曝光以将上述基材贯通而露出的突起的一部分为基准进行。
11.根据权利要求10所述的电子部件装配体的制造方法,其特征在于:
在进行上述光刻胶的曝光时,以设置在上述电子部件上的基准突起为基准进行位置对准。
12.根据权利要求11所述的电子部件装配体的制造方法,其特征在于:
在配置上述光刻胶之前,具有形成将贯通上述基材而露出的突起的一部分覆盖的保护部件的工序,并且具有在包含上述保护部件的上述基材上形成上述光刻胶之后将上述保护部件除去的工序;
以通过将上述保护部件除去而露出的上述突起为基准进行上述光刻胶的曝光。
13.一种电子部件装配体的制造方法,是把具备作为外部装配端子的突起的电子部件装配到由热可塑性树脂构成的基材上的电子部件装配体的制造方法,其特征在于,包括:
通过对上述电子部件相对于基材进行加热推压而将上述突起埋入到上述基材内、使上述突起的一部分从与上述电子部件相反侧的基材表面上露出的突起埋设工序;以及
通过在上述突起的一部分露出的基材表面上配置导电材料而形成与上述突起导电连接的导电体的导电体形成工序;
其中,在上述导电体形成工序中包括:
在上述突起的一部分露出的基材表面上将掩模材料形成图形的工序;以及
将上述掩模材料作为掩模使用而在上述基材上将上述导电体有选择地配置的工序;
其中,将上述掩模材料形成图形的工序,包括在上述基材上配置光刻胶的工序和对该光刻胶进行曝光、显影的工序;
将用于进行上述光刻胶的曝光的基准标记以将上述基材贯通而露出的突起为基准设置。
14.根据权利要求13所述的电子部件装配体的制造方法,其特征在于:
在配置上述光刻胶之前,具有形成将贯通上述基材而露出的突起的一部分覆盖的保护部件的工序,并且具有在包含上述保护部件的上述基材上形成上述光刻胶之后将上述保护部件除去的工序;
以通过将上述保护部件除去而露出的上述突起为基准进行上述光刻胶的曝光。
15.一种电子部件装配体的制造方法,是把具备作为外部装配端子的突起的电子部件装配到由热可塑性树脂构成的基材上的电子部件装配体的制造方法,其特征在于,包括:
通过对上述电子部件相对于基材进行加热推压而将上述突起埋入到上述基材内、使上述突起的一部分从与上述电子部件相反侧的基材表面上露出的突起埋设工序;以及
通过在上述突起的一部分露出的基材表面上配置导电材料而形成与上述突起导电连接的导电体的导电体形成工序;
其中,在上述导电体形成工序之前,具有在包含将上述基材贯通而露出的突起的一部分的基材表面区域上形成金属基底膜的工序。
16.一种电光装置,其是直接或通过其它的电路基板装配有电子部件装配体的电光装置,上述电子部件装配体是在一面侧具有导电体的基材上装配具备作为外部装配端子的突起的电子部件而形成的电子部件装配体,其特征在于:
上述电子部件的突起将上述基材贯通而从相反侧露出;
在上述基材表面上露出的突起与上述导电体通过金属基底膜导电连接。
CNB2005100632981A 2004-04-08 2005-04-08 电子部件装配体的制造方法及电光装置 Active CN100450330C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP114117/2004 2004-04-08
JP2004114117A JP3835460B2 (ja) 2004-04-08 2004-04-08 電子部品実装体の製造方法、及び電気光学装置

Publications (2)

Publication Number Publication Date
CN1681377A CN1681377A (zh) 2005-10-12
CN100450330C true CN100450330C (zh) 2009-01-07

Family

ID=35059543

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB2005100632981A Active CN100450330C (zh) 2004-04-08 2005-04-08 电子部件装配体的制造方法及电光装置

Country Status (5)

Country Link
US (1) US7422974B2 (zh)
JP (1) JP3835460B2 (zh)
KR (1) KR100707587B1 (zh)
CN (1) CN100450330C (zh)
TW (1) TWI281720B (zh)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8902603B2 (en) * 2004-02-06 2014-12-02 Carmen Rapisarda Solder and lead free electronic circuit and method of manufacturing same
KR100722624B1 (ko) * 2005-09-12 2007-05-28 삼성전기주식회사 칩 내장형 인쇄회로기판의 제조방법
KR100797698B1 (ko) * 2005-09-27 2008-01-23 삼성전기주식회사 고밀도 인쇄회로기판 제조방법
JP4603522B2 (ja) * 2006-09-25 2010-12-22 エプソンイメージングデバイス株式会社 実装構造体、電気光学装置及び電子機器
CN102097334B (zh) * 2009-12-14 2013-10-16 日本特殊陶业株式会社 布线基板的制造方法及针脚排列装置
US9148957B2 (en) * 2011-03-04 2015-09-29 Sharp Kabushiki Kaisha Electronic circuit substrate, display device, and wiring substrate
KR101954985B1 (ko) * 2012-09-17 2019-03-08 삼성디스플레이 주식회사 디스플레이 장치
CN108398818B (zh) * 2017-02-06 2021-04-27 精工爱普生株式会社 电光装置以及电子设备

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001093934A (ja) * 1999-09-20 2001-04-06 Matsushita Electric Ind Co Ltd 半導体部品実装済部品の製造方法、半導体部品実装済完成品の製造方法、及び半導体部品実装済完成品
US6236112B1 (en) * 1998-11-05 2001-05-22 Shinko Electric Industries Co., Ltd. Semiconductor device, connecting substrate therefor, and process of manufacturing connecting substrate
CN1375179A (zh) * 1999-08-25 2002-10-16 日立化成工业株式会社 配线连接材料以及使用它的配线板制造方法
JP2003258030A (ja) * 2002-02-27 2003-09-12 Matsushita Electric Ind Co Ltd 電子部品実装方法
US20030183947A1 (en) * 2002-04-01 2003-10-02 Nec Electronics Corporation Flip-chip type semiconductor device, process for manufacturing such semiconductor device, and process for mounting such semiconductor device

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3474936B2 (ja) 1994-10-07 2003-12-08 株式会社東芝 実装用印刷配線板およびその製造方法
JP4174174B2 (ja) * 2000-09-19 2008-10-29 株式会社ルネサステクノロジ 半導体装置およびその製造方法並びに半導体装置実装構造体
JP2003124259A (ja) 2001-10-15 2003-04-25 Seiko Epson Corp 電子部品の実装構造、電子部品モジュール、および電子部品の実装方法
JP2003324126A (ja) 2002-05-02 2003-11-14 Seiko Epson Corp 電子部品の実装構造、電子部品モジュール、および電子部品の実装方法
JP2005101506A (ja) 2003-08-21 2005-04-14 Seiko Epson Corp 電子部品実装体の製造方法、電気光学装置の製造方法、電子部品実装体、電気光学装置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6236112B1 (en) * 1998-11-05 2001-05-22 Shinko Electric Industries Co., Ltd. Semiconductor device, connecting substrate therefor, and process of manufacturing connecting substrate
CN1375179A (zh) * 1999-08-25 2002-10-16 日立化成工业株式会社 配线连接材料以及使用它的配线板制造方法
JP2001093934A (ja) * 1999-09-20 2001-04-06 Matsushita Electric Ind Co Ltd 半導体部品実装済部品の製造方法、半導体部品実装済完成品の製造方法、及び半導体部品実装済完成品
JP2003258030A (ja) * 2002-02-27 2003-09-12 Matsushita Electric Ind Co Ltd 電子部品実装方法
US20030183947A1 (en) * 2002-04-01 2003-10-02 Nec Electronics Corporation Flip-chip type semiconductor device, process for manufacturing such semiconductor device, and process for mounting such semiconductor device

Also Published As

Publication number Publication date
KR100707587B1 (ko) 2007-04-13
JP3835460B2 (ja) 2006-10-18
TWI281720B (en) 2007-05-21
US20050224561A1 (en) 2005-10-13
KR20060045552A (ko) 2006-05-17
US7422974B2 (en) 2008-09-09
CN1681377A (zh) 2005-10-12
JP2005302869A (ja) 2005-10-27
TW200539364A (en) 2005-12-01

Similar Documents

Publication Publication Date Title
CN100450330C (zh) 电子部件装配体的制造方法及电光装置
US6480254B1 (en) Liquid crystal display apparatus having stepped section in glass substrate
US6693384B1 (en) Interconnect structure for electronic devices
US8362488B2 (en) Flexible backplane and methods for its manufacture
JP3598994B2 (ja) 電気光学装置の製造方法
CN110504282B (zh) 一种显示基板及其制作方法、显示装置
US8016181B2 (en) Method of producing electro-optical device using anisotropic conductive adhesive containing conductive particles to bond terminal portions and electro-optical device
JPH025375A (ja) 電子部品の実装方法
JP2001230511A (ja) 接続構造、電気光学装置および電子機器
US20080041838A1 (en) Panel Heater and Display Device Using the Same
JP2000242190A (ja) 表示パネルへのtcpフィルムの実装方法
JPH075487A (ja) 混成回路基板
JP3543676B2 (ja) マルチチップの実装構造及びその実装構造の製造方法、ならびに電気光学装置及び電子機器
KR20040088347A (ko) 전기 광학 장치, 이 전기 광학 장치를 구비한 전자 기기,및 이 전기 광학 장치의 제조 방법
JP2004140384A (ja) プリント配線基板の接続方法
JP2004111810A (ja) 複合基板の製造方法、複合基板の構造、電気光学装置及び電子機器
JP2001264794A (ja) 液晶表示装置の製造方法
JPH11135909A (ja) 電子機器及びフレキシブル配線板
JPH1096948A (ja) 液晶表示装置
JPH1096944A (ja) 電気的接続構造および液晶表示装置
JP2002244146A (ja) 不透明基板を具えたフラットパネルディスプレイの内部連接方法とそれにより形成される装置
JP2004186472A (ja) 実装構造体及びその製造方法、電気光学装置、並びに電子機器
JP2001024300A (ja) プリント配線基板の接続構造
JP2010010693A (ja) 実装装置、及び半導体素子実装基板の製造方法
KR20210041661A (ko) 표시모듈 제조장치 및 표시모듈 제조방법

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
C41 Transfer of patent application or patent right or utility model
TR01 Transfer of patent right

Effective date of registration: 20160530

Address after: 100015 Jiuxianqiao Road, Beijing, No. 10, No.

Patentee after: BOE TECHNOLOGY GROUP Co.,Ltd.

Address before: Hongkong, China

Patentee before: BOE Technology (Hongkong) Co.,Ltd.

Effective date of registration: 20160530

Address after: Hongkong, China

Patentee after: BOE Technology (Hongkong) Co.,Ltd.

Address before: Tokyo, Japan

Patentee before: Seiko Epson Corp.