CN100444282C - 减少动态随机存取内存dram电力消耗的方法和电路 - Google Patents

减少动态随机存取内存dram电力消耗的方法和电路 Download PDF

Info

Publication number
CN100444282C
CN100444282C CNB2006101409904A CN200610140990A CN100444282C CN 100444282 C CN100444282 C CN 100444282C CN B2006101409904 A CNB2006101409904 A CN B2006101409904A CN 200610140990 A CN200610140990 A CN 200610140990A CN 100444282 C CN100444282 C CN 100444282C
Authority
CN
China
Prior art keywords
data
circuit
input
dram
read
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CNB2006101409904A
Other languages
English (en)
Other versions
CN1933019A (zh
Inventor
袁德铭
王释兴
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Etron Technology Inc
Original Assignee
Etron Technology Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Etron Technology Inc filed Critical Etron Technology Inc
Publication of CN1933019A publication Critical patent/CN1933019A/zh
Application granted granted Critical
Publication of CN100444282C publication Critical patent/CN100444282C/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4076—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4094—Bit-line management or control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4099—Dummy cell treatment; Reference voltage generators
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G11C7/08—Control thereof
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/106—Data output latches
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1069—I/O lines read out arrangements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/14—Dummy cell management; Sense reference voltage generators
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/22—Control and timing of internal memory operations
    • G11C2207/2227—Standby or low power modes

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Databases & Information Systems (AREA)
  • Dram (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)

Abstract

本发明涉及一种电路和方法，其将动态随机存取内存(DRAM)的读出和预充电所需的电力最小化。利用控制电路确保在读取操作时，将读出DRAM存储器和预充电的持续时间保持在最小值。且使用一测试DRAM存储器来决定数据读出所需的精确时间。再者，在写入操作时不执行预充电。倘若，数据从“1”改变到“0”或由“0”改变到“1”，则在写入操作时根据此状态将数据线加以反相。

Description

减少动态随机存取内存DRAM电力消耗的方法和电路
技术领域
本发明涉及一种动态随机存取内存(DRAM)，尤其涉及一种在读取/写入DRAM存储器的操作时减少电力消耗的方法和电路。
背景技术
将内存系统的电力消耗最佳化的重要性正快速地增加，有很多的应用愈来愈趋向于数据集中化(data-intensive)的设计。对于ASIC及嵌入式系统的内存系统而言，该些内存系统占整体系统电力消耗的90％。
而于现有技术中，为了要减少消耗的电力，进而使用脉冲字符线，以在读出后隔离存储器(memory cells)与位线，藉以防止存储器再对位线充电。字符线脉冲的产生方式必须非常严谨的设计，因为假使它们太短，读出放大的操作也许会失败；如果字符线脉冲太长，就会消耗太多的电力。
已有若干专利揭露了处理DRAM预充电的课题。
美国专利号(US6,147,916，Ogura)教示一种半导体内存组件，例如DRAM，其包含一存储器数组及连接于数组中存储器的位线对。一预充电电路是连接于位线对，并且在存储器被存取(access)时，选择性地提供一参考电压给位线对，而当存储器没有被存取时，则提供一预充电压给位线对。一修正电路会依据预充电压与参考电压的差来调整预充电压的大小，使得预充电压在实质上变为等于参考电压。保留模式(retention mode)决定电路侦测何时存储元件处于保留模式(电力下降状态)，并防止在此时对存储器进行存取。
美国专利号(US6,556,482，Shimoyama等)揭示一种半导体内存组件，包含一地址缓存器电路及数据缓存器电路，其能够在写入操作(write operation)时存储字符地址及字符数据，并在随后的写入操作时输出被存储的字符地址及字符数据。于一动态随机存取内存(DRAM)的实施例中，预充(precharge)操作及/或更新(refresh)操作可以在写入先前存储的字符数据之后进行。这样的配置，可以减少及/或消除在写入时间要求(write timing requirement，TWR)后的读取，因此可以改善半导体内存组件的操作速度。
美国专利号(US5,892,722，Jang等)揭露了一种行(column)选择电路，其是利用减少数据总线线的数量来最小化布置面积，且利用减少位线的读出时间来改善读出速度的特性。以及一种内存，是通过位线和位反相线(bit bar line)将存储于存储器的数据传送至主读出放大器；并通过位线和位反相线，将主读出放大器所输出的数据存储于存储器。于上述内存中，行选择电路包含：一均衡器，用以等化位线和位反相线；一位线读出放大器，用以在字符线被选择时，补偿位线和位反相线的电压位准；第一和第二致能信号输出部分，用以输出致能信号来操作位线读出放大器；数据总线线和数据总线反相线，用以将传送至位线和位反相线的数据从存储器传送至主读出放大器，并将主读出放大器所输出的数据再传送至位线和位反相线；数据传送部分，在对应行选择信号的各别线路间，选择性地传送数据总线线和数据总线反相线的数据以及位线和位反相线的数据；一控制信号，是用以读取和写入致能信号；一预充位准调整部分，是用以调整数据总线线和数据总线反相线的预充位准。
发明内容
本发明的主要目的是在于实现减少动态随机存取内存(DRAM)电力消耗的方法。
本发明的进一步目的是在于实现于DRAM的读取操作时最小化电力消耗的电路。
本发明的进一步目的是在于实现于DRAM的写入操作时最小化电力消耗的电路。
依据本发明的目的，实现了一种减少DRAM电力消耗的方法。该方法其包括有：
提供一DRAM存储器数组及一控制电路，以控制一位切换器的开及关时间，且该位切换器控制DRAM的读取/写入操作；
利用该控制电路控制位切换器的开/关定时，在读取操作时最小化读取操作时读出DRAM的数据线的持续时间，该持续时间是利用数据读出追踪电路来量测，所述数据读出追踪电路根据来自一测试DRAM存储器的读出数据，决定数据读出所需的时间；
利用该控制电路控制位切换器的开/关定时，来最小化读取操作时预充电DRAM的数据线的持续时间，在该位切换器的关时间执行该DRAM的一数据线的预充电，在该位切换器的开时间执行数据的读出；以及
在写入操作持续时间不进行预充电的状态下，执行DRAM的写入操作。
依据本发明的进一步目的，实现了一种将读取操作时DRAM读出数据的持续时间(duration)最小化的电路。此电路包括有用以控制一位切换器的一控制电路。其中，在该位切换器的关(OFF)时间，执行该DRAM的一数据线的预充电；在该位切换器的开(ON)时间，执行数据的读出。该控制电路包括有一数据读出追踪电路，其在数据线读出数据的动作已完成时，提供一信号来指示该读出数据动作已完成，所述数据读出追踪电路与所述位切换器连接，当该数据读出追踪电路提供一信号来指示已完成从数据线读出数据时，所述数据读出追踪电路控制关闭所述位切换器。
依据本发明的进一步目的，实现了一种将读取操作时DRAM读出数据持续时间最小化、及将读取操作时预充电数据线的持续时间最小化的电路。此电路包括有：一逻辑与门(AND gate)，具有两个输入及一个输出，其中一第一输入为读取读取(READ)命令，一第二输入为一反相器级(inverter stage)的输出，该逻辑与门的输出为一数据读出追踪电路的输入和一延迟电路的输入。再者，此电路还包括有该数据读出追踪电路，在读取(READ)命令完成时发出一信号，其中该信号为一第一触发器的重置(RESET)输入；该延迟电路，其输出为该第一触发器的设定(SET)输入；该第一触发器，其输出Q为逻辑或门OR的第一输入、及第二触发器的设定(SET)输入。再者，该电路还包括有该第二触发器，其重置(RESET)输入为一同步脉冲，而其输出Q为该逻辑或门OR的第二输入；该逻辑或门OR，其第三输入为该同步脉冲，其输出为该反相器级的输入；该反相器级，其输出为该逻辑与门AND的该第二输入、以及其输出为控制位切换器的控制电路的第一输入。最后，该电路还包有该控制位切换器的控制电路，其第二输入为该读取(READ)命令，其输出控制该位切换器，其中在该位切换器的关(OFF)时间执行该RAM的数据线的预充电，在该位切换器的开(ON)时间执行数据的读出。
依据本发明的进一步目的，实现了一种在写入操作间不进行数据线的预充电以执行DRAM写入操作的电路。此电路包括有：一反相放大器，具有一个输入及一个输出，该输入是接收将被写入DRAM存储器的数据，其输出为一控制电路的输入；一对输入/输出线；该控制电路是用以分析该将被写入的数据，并透过一第二放大器将该数据传送至该对输入/输出线。其中，依据数据的极性(polarity)将该数据写入至该对输入/输出线。该控制电路的输入为该反相放大器的输出，即该控制电路的输出为一写入命令，而且该控制电路的输出为该第二放大器的输入。再者，该电路还包括有该第二放大器，该第二放大器具有一个输入及一个输出，其输入为该控制电路的输出，其输出被写入至该对输入/输出线。以及此电路包括有该对输入/输出线；一切换器，其第一侧以二条导线连接于该对输入/输出线，且其第二侧以二条导线透过一读出放大器来连接于一被选择的DRAM存储器。其中，该切换器是被一选择命令致动(activated)，藉以选择于写入操作中一被定义的DRAM。最后，此电路还包括有该读出放大器，其第一侧连接该切换器，其第二侧透过一对数据线连接被选择的DRAM存储器；该DRAM存储器其是由一位切换器信号所控制，且该DRAM存储器为存储器阵列的一部分。
附图说明
图1显示一电路的概略方块图，该电路在DRAM的读取操作时最小化预充电。
图2显示图1所示电路的主要信号的时序图。
图3显示一电路的概略方块图，该电路在写入命令持续时间没有预充电的状态下，执行对DRAM的写入命令。
图4显示图3所示电路的主要信号的时序图表。
图5显示在DRAM的读取与写入操作时最小化预充电的方法的流程图。
图6显示数据追踪读出电路的概略方块图，该数据追踪读出电路是监测当实际从DRAM存储器读取数据时的精确定时。
附图标号说明：1-AND逻辑与门；2-BSCTL电路；3-数据读出追踪区块；8、32-反相器；33-控制器；34-放大器；35-IO和/IO线；36、61-存储器；37-切换器；38、62-读出放大器；4-延迟电路；5、6-触发器；63-数据闩锁器及驱动器方块；7-OR逻辑或门。
具体实施方式
本发明的一实施例揭露了一种动态随机存取内存(DRAM)内存的方法和电路，其藉由在读取操作时最佳化位线的预充电电力、且在写入操作间避免预充电进行。
图1显示一电路的方块图，该电路是利用将位线的预充电减少至最小，而在读取操作时减少DRAM的电力消耗；图2是显示相关信号的时序图，该信号是由图1所示的电路所产生。
逻辑与门AND 1的两个输入端是以读取命令(READ)及SYNCRB信号作为输入，该二信号显示于图2。位切换器控制致能信号BSENCTL，亦显示于图2，且其为逻辑与门AND的输出。该致能信号BSENCTL是作为在DRAM读取操作时电路3追踪数据的读出的输入，以及作为延迟电路4的输入。延迟电路4是仿真产生BSEN信号的位切换器控制单元BSCTL 2的延迟时间。图2的该信号bsoff的时间与信号sync同步。
追踪在DRAM的读取操作时的数据读出的电路3，在数据被读出后，立即发出一数据准备完成信号data ready。该data ready信号亦显示于图2。
触发器5，于其设定SET输入端口S接收延迟电路4的输出信号，并于其重置RESET输入端口R接收data ready信号。如图2所示，在延迟电路4的延迟后，触发器5的输出信号saen(读出放大器致能信号)被设定(set)。信号saen为第二触发器6的设定SET输入埠S和具有三输入的逻辑或门OR 7的第一输入信号。同步脉冲信号sync，亦显示于图2，其是在输入至第二触发器6的重置RESET输入端口R、以及逻辑或门OR 7的第三输入。同步脉冲信号sync是由外部频率的基频控制器(base controller)所产生。data ready信号的前沿(rising edge)表示：已执行数据读出，导致“saen”信号(读出放大器致能信号)如图2所示从“1”下落至“0”。第二触发器6的输出为逻辑或门OR 7的第二输入。每个同步脉冲信号sync输入至第二触发器6的重置RESET输入R，而使得触发器6的输出Q变为低位准(Low)；且每个saen信号输入至第二触发器6的设定SET输入S，使得触发器6的输出Q变为高位准(High)。
逻辑或门OR 7的输出信号SYNCR被反相器8反相而产生信号SYNCRB，两信号皆显示于图2。信号SYNCRB的后沿(falling edge)将使信号BSENCTL由“1”下落至“0”，且只要是读取命令read command为开(ON)则信号SYNCRB的前沿就会上升为信号BSENCTL。
读取命令read command和信号SYNCRB皆为位切换器控制电路BSCTL 2与逻辑与门AND 1的输入，位切换器控制电路BSCTL 2发出信号BSEN，如图2所示。该信号BSEN是用以将位切换器切换至开(ON)(图中的bs on)和关(OFF)(图中的bs off)。上述的位切换器将位线连接至外部数据线。
BSEN(位切换器致能)信号的后沿是与BSENCTL信号的后沿同步，这表示在BSENCTL为关(OFF)状态时，位切换器是关(OFF)的。
如图2所示，本发明仅在BSEN信号”bs off”为关(OFF)的状态时，执行位线的预充电，在此时位线不连接于数据线。且本发明的电路是将BSEN信号的开(ON)状态保持在最小(minimum)。而读出电路贡献读取操作的最大的电力消耗。另外，“bs on”的时间愈短，则读出电流的持续时间(duration)愈短。尽量将“bs on”时间保持在最短，用以降低电力消耗但此调整必需确保正确的数据读出。于该“bs on”时间后，BSEN回至其正常状态的“bs off”时间(预充电状态)。
图1所示进行反相的电路关键点为BSEN信号的后沿，其是表示：“bs off”和开始预充电是由显示于图1的电路所控制，即由数据读出追踪电路3所发出的dataready信号所控制。该“bs off”和开始预充电的定时确保足够的时间用以进行数据读出。在“bs off”时执行预充电。“bs off”可以在数据被读出后的任何时间来执行；这表示data ready信号为开(ON)。于图2所示的较佳的实施例，“bs off”是同步于sync信号。
图6是显示数据追踪读出电路的较佳实施例的方块图。该电路的目的在于精确指出“bs on”的精确数据准备完成data ready定时。数据准备完成时间取决于制程变动和温度变动。固定的延迟电路会提供不正确的数据准备完成定时。而本发明的数据追踪电路，可以提供正确的程序定时。
于事件“bs on”发生时，利用读出放大器62读出测试或虚设(dummy)的DRAM存储器61的内容，并且将从虚设的DRAM存储器61读出的数据，传送至数据闩锁器及驱动器方块63，藉以闩锁该数据。数据闩锁器及驱动器方块63的输出为dataready信号。“bs on”和data ready信号的时间间隔，为数据读出所需的精确程序时间。于较佳的实施例中，读出放大器已被使用于该数据读出追踪电路中。
相同的观念使用于延迟电路4，其亦包含虚设的DRAM存储器、读出放大器、数据闩锁器及驱动器方块。另外，该驱动器方块包含保险丝(fuses)用以微调延迟时间。
图3是显示在写入操作持续时间不进行预充电下执行写入操作的电路。于现有技术，在写入操作持续时间将数据线预充电，而本发明的电路则是在写入操作间不进行预充电。本发明的设计为：假若数据没有改变，例如逻辑“1”、“1”、“1”的序列，则在不进行预充电下进行写入、以及假若数据从“0”改变至“1”、或由“1”改变至“0”，则亦不执行预充电但会根据此状态将数据线反相。
在接收到写入命令后，控制器33通过数据输入端Din33接收数据，以将数据写入至DRAM存储器。该些数据由反相器32进行反相，而且控制器33控制数据的写入操作，且透过放大器34将数据输出至对应的IO和/IO输入/输出线35。
请注意，必须了解到本发明的一个重点，即如图4所示，在现有技术中执行写入操作、且当BSEN信号为关(OFF)时，现有技术的电路会进行预充电；但相对的本发明的技术在执行写入操作、且当BSEN信号为关(OFF)时，并不会进行预充电。
方块36是表示内存的存储器。方块37是由Y-select信号所致动的一切换器。数据可以从IO和/IO线35来写入存储器36，或从存储器36读出至IO和/IO线35。当Y-select信号为开(ON)时，透过切换器37和读出放大器38执行读取/写入数据传送。读出放大器38是在读取操作时从存储器36传送数据至IO和/IO线35；而读出放大器38在写入操作时从IO和/IO传送数据至存储器36。控制器33根据该些Din数据的极性(“0”和“1”)透过放大器34将Din数据(“0”和“1”)适当地分配至IO和/IO线35。图1所示的BSEN信号是控制图3所示的bs(位切换器)信号。所以，图2和图3所示的bs信号是由图1和图2所示的同步脉冲信号sync所控制。
图4显示关于图3电路的脉冲的时序图。写入操作由写入命令来驱动。BSEN信号是由同步脉冲信号sync的后沿所驱动(“bs on”)，且BSEN信号在同步脉冲信号sync的前沿时变为“0”(“bs off”)。图4的BSEN信号相同于图2的BSEN信号。现有技术中当写入操作时有进行预充电，而在本发明中于写入操作时在“bs off”时间不执行预充电。
图5显示本发明的方法的流程图，其利用在读取操作时最佳化位线的预充电电力和避免于全部的写入操作持续时间内进行预充电，来减少DRAM的电力消耗。步骤51：提供DRAM存储器数组和控制电路来控制位切换器的开(ON)和关(OFF)时间，而该位切换器是用以控制DRAM的读取/写入操作。步骤52：利用该控制电路来使数据读出具有足够的时间，即控制位切换器开/关(ON/OFF)的定时，藉此，在读取操作时最小化读出DRAM的数据线的时间。步骤53：利用该控制电路控制位切换器开/关(ON/OFF)的定时，最小化在读取操作时预充电的持续时间。于最后步骤54：在写入操作之持续时间不进行预充电状态下执行DRAM的写入操作。
虽然已参照较佳的实施例，详细地显示和说明本发明，但可清楚明白的是，在没有脱离本发明的精神和范畴下，所属领域具有通常知识者是可以进行各种形式和细节的改变。

Claims (11)

1.一种减少动态随机存取内存DRAM电力消耗的方法，其特征在于，其包括有：
提供一DRAM存储器数组及一控制电路，以控制一位切换器的开及关时间，且该位切换器控制DRAM的读取/写入操作；
利用该控制电路控制位切换器的开/关定时，在读取操作时最小化读取操作时读出DRAM的数据线的持续时间，该持续时间是利用数据读出追踪电路来量测，所述数据读出追踪电路根据来自一测试DRAM存储器的读出数据，决定数据读出所需的时间；
利用该控制电路控制位切换器的开/关定时，来最小化读取操作时预充电DRAM的数据线的持续时间，在该位切换器的关时间执行该DRAM的一数据线的预充电，在该位切换器的开时间执行数据的读出；以及
在写入操作持续时间不进行预充电的状态下，执行DRAM的写入操作。
2.如权利要求1所述的方法，其中，在写入操作时，依据数据的极性将输入数据分配至正或负的数据线。
3.一种在读取操作时将动态随机存取内存DRAM读出数据持续时间最小化的电路，其特征在于，该电路包括有：用以控制一位切换器的一控制电路，其中，在该位切换器的关时间执行该DRAM的一数据线的预充电，在该位切换器的开时间执行数据的读出，并且该控制电路包括有一数据读出追踪电路，该数据读出追踪电路读出提供一信号来指示已完成从数据线读出数据读出；所述数据读出追踪电路与所述位切换器连接，当该数据读出追踪电路提供一信号来指示已完成从数据线读出数据时，所述数据读出追踪电路控制关闭所述位切换器。
4.如权利要求3所述的电路，其中，该数据读出追踪电路使用一测试DRAM存储器来决定数据读出完成的一精确定时。
5.如权利要求3所述的电路，其中，该数据读出追踪电路包括有：
一测试DRAM存储器，是作为测试用途；
一读出放大器，是读出该测试DRAM存储器的数据；以及
一数据闩锁器及驱动器方块，是接收来自该读出放大器的输入，并发出一数据准备完成信号作为输出。
6.一种在读取操作时将将动态随机存取内存DRAM读出数据持续时间最小化、及将读取操作时预充电数据线持续时间最小化的电路，其特征在于，该电路包括有：
一逻辑与门，其具有两个输入及一个输出，其中一第一输入为读取命令，一第二输入为一反相器级的输出，该逻辑与门的输出为一数据读出追踪电路的输入和一延迟电路的输入；
数据读出追踪电路，在读取命令完成时发出一信号，其中该信号为一第一触发器的重置输入；
延迟电路，其输出为该第一触发器的设定输入；
第一触发器，其Q输出为一逻辑或门的第一输入，以及为一第二触发器的设定输入；
第二触发器，其重置输入为一同步脉冲，而其Q输出为该或门的第二输入；
或门，其第三输入为该同步脉冲，且其输出为该反相器级的输入；
反相器级，其输出为该与门的该第二输入，以及其输出为一控制位切换器的控制电路的第一输入；以及
该控制位切换器的控制电路，其第二输入为该读取命令，其输出控制该位切换器，其中在该位切换器的关时间执行该RAM的数据线的预充电，在该位切换器的开时间执行数据的读出。
7如权利要求6所述的电路，其中，该数据读出追踪电路是使用一测试DRAM存储器来决定数据读出完成的一精确定时。
8.如权利要求6所述的电路，其中，该数据读出追踪电路包括有：
一测试DRAM存储器，是作为测试用途；
一读出放大器，读出该测试DRAM存储器的数据；以及
一数据闩锁器及驱动器方块，是接收来自该读出放大器的输入，并发出一数据准备完成信号作为输出。
9.如权利要求6所述的电路，其中，该延迟电路使用一测试DRAM存储器来决定数据读出完成的一精确定时。
10.如权利要求6所述的电路，其中，该延迟电路包括有：
一测试DRAM存储器，是作为测试用途；
一读出放大器，读出该测试DRAM存储器的数据；以及
一数据闩锁器及驱动器方块，是接收来自该读出放大器的输入，并发出一数据准备完成信号作为输出；
其中，该驱动器区块包括有用以微调延迟时间的保险丝。
11.一种在写入操作间不进行数据线的预充电以执行动态随机存取内写入操作的电路，其特征在于，该电路包括有：
一反相放大器，具有一个输入及一个输出，该输入为被写入DRAM存储器的数据，其输出为一控制电路的输入；
一对输入/输出线；
控制电路，是分析该将被写入的数据，并透过一第二放大器将该数据传送至一对输入/输出线，其中，依据数据的极性将该数据写入至该对输入/输出线，其中该控制电路的输入为该反相放大器的输出，和一写入命令，且该控制电路的输出为该第二放大器的输入；
第二放大器，具有一个输入与一个输出，其输入为该控制电路的输出，且其输出被写入至该对输入/输出线；
一切换器，其第一侧是以二条导线连接于该对输入/输出线，且其第二侧以二条线通过一读出放大器而连接于一被选择的DRAM存储器，其中，该切换器被一选择命令致动，藉以选择用于写入操作的一被确定的DRAM；
读出放大器，其第一侧连接该切换器，其第二侧通过一对数据线连接一被选择的DRAM存储器；以及
DRAM存储器，其是由一位切换器信号所控制，且该DRAM存储器为存储器阵列的一存储器阵列部分。
CNB2006101409904A 2006-01-04 2006-10-25 减少动态随机存取内存dram电力消耗的方法和电路 Active CN100444282C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US11/325,665 2006-01-04
US11/325,665 US7359265B2 (en) 2006-01-04 2006-01-04 Data flow scheme for low power DRAM

Publications (2)

Publication Number Publication Date
CN1933019A CN1933019A (zh) 2007-03-21
CN100444282C true CN100444282C (zh) 2008-12-17

Family

ID=37878795

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB2006101409904A Active CN100444282C (zh) 2006-01-04 2006-10-25 减少动态随机存取内存dram电力消耗的方法和电路

Country Status (3)

Country Link
US (3) US7359265B2 (zh)
CN (1) CN100444282C (zh)
TW (1) TWI311765B (zh)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7215585B2 (en) * 2005-09-01 2007-05-08 Micron Technology, Inc. Method and apparatus for synchronizing data from memory arrays
KR101108906B1 (ko) * 2008-03-17 2012-02-06 엘피다 메모리 가부시키가이샤 단일-종단 감지 증폭기를 갖는 반도체 디바이스
CN101719378B (zh) * 2009-12-07 2012-10-03 钰创科技股份有限公司 数据感测装置与方法
CN101770816B (zh) * 2009-12-22 2013-07-03 河南大学 Rram单元测试系统切换器及rram单元测试系统
US8250298B2 (en) 2010-05-27 2012-08-21 International Business Machines Corporation Mechanisms for reducing DRAM power consumption
US20130135955A1 (en) * 2011-11-29 2013-05-30 Edward M. McCombs Memory device including a retention voltage resistor
US9465430B2 (en) 2013-05-23 2016-10-11 Industrial Technology Research Institute Memory with variable operation voltage and the adjusting method thereof
US9613714B1 (en) 2016-01-19 2017-04-04 Ememory Technology Inc. One time programming memory cell and memory array for physically unclonable function technology and associated random code generating method
KR20230021180A (ko) 2017-06-27 2023-02-13 가부시키가이샤 한도오따이 에네루기 켄큐쇼 기억 장치
WO2019073333A1 (ja) 2017-10-13 2019-04-18 株式会社半導体エネルギー研究所 記憶装置、電子部品、及び電子機器
US10896717B2 (en) 2018-03-09 2021-01-19 Micron Technology, Inc. Pseudo-non-volatile memory cells

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1193167A (zh) * 1997-01-31 1998-09-16 日本电气株式会社 半导体存储器
US5892722A (en) * 1998-03-13 1999-04-06 Lg Semicon., Ltd. Column selection circuit
US6556482B2 (en) * 1999-06-24 2003-04-29 Nec Electronics Corporation Semiconductor memory device

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6781895B1 (en) * 1991-12-19 2004-08-24 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory device and memory system using the same
US5999434A (en) * 1992-01-10 1999-12-07 Kawasaki Steel Corporation Hierarchical encoder including timing and data detection devices for a content addressable memory
US5737748A (en) * 1995-03-15 1998-04-07 Texas Instruments Incorporated Microprocessor unit having a first level write-through cache memory and a smaller second-level write-back cache memory
US5784329A (en) * 1997-01-13 1998-07-21 Mitsubishi Semiconductor America, Inc. Latched DRAM write bus for quickly clearing DRAM array with minimum power usage
JPH1139862A (ja) * 1997-07-16 1999-02-12 Mitsubishi Electric Corp 半導体記憶装置
KR100265390B1 (ko) * 1997-12-23 2000-10-02 김영환 자동 센싱시간 트래킹 회로를 구비한 플래쉬 메모리 셀의래치 회로
JP3913377B2 (ja) 1998-11-04 2007-05-09 富士通株式会社 半導体記憶装置
KR100816915B1 (ko) * 2000-07-07 2008-03-26 모사이드 테크놀로지스, 인코포레이티드 일정한 액세스 레이턴시를 지닌 고속 ｄｒａｍ 및 메모리 소자
US6549470B2 (en) * 2000-08-31 2003-04-15 United Memories, Inc. Small signal, low power read data bus driver for integrated circuit devices incorporating memory arrays
KR100546184B1 (ko) * 2000-10-20 2006-01-24 주식회사 하이닉스반도체 센스 앰프 회로
JP2003092364A (ja) * 2001-05-21 2003-03-28 Mitsubishi Electric Corp 半導体記憶装置
US6787835B2 (en) * 2002-06-11 2004-09-07 Hitachi, Ltd. Semiconductor memories
US7466160B2 (en) * 2002-11-27 2008-12-16 Inapac Technology, Inc. Shared memory bus architecture for system with processor and memory units
US7120070B2 (en) * 2004-08-31 2006-10-10 Infineon Technologies Ag Method for testing the serviceability of bit lines in a DRAM memory device
DE102004053486B4 (de) * 2004-11-05 2011-06-22 Qimonda AG, 81739 Integrierter Halbleiterspeicher und Verfahren zum Betreiben eines integrierten Halbleiterspeichers

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1193167A (zh) * 1997-01-31 1998-09-16 日本电气株式会社 半导体存储器
US5892722A (en) * 1998-03-13 1999-04-06 Lg Semicon., Ltd. Column selection circuit
US6556482B2 (en) * 1999-06-24 2003-04-29 Nec Electronics Corporation Semiconductor memory device

Also Published As

Publication number Publication date
US7978525B2 (en) 2011-07-12
CN1933019A (zh) 2007-03-21
TWI311765B (en) 2009-07-01
TW200727305A (en) 2007-07-16
US7359265B2 (en) 2008-04-15
US20080219071A1 (en) 2008-09-11
US20080181028A1 (en) 2008-07-31
US20070153600A1 (en) 2007-07-05
US7924641B2 (en) 2011-04-12

Similar Documents

Publication Publication Date Title
CN100444282C (zh) 减少动态随机存取内存dram电力消耗的方法和电路
US6674686B2 (en) Method and apparatus for read operation and write operation in semiconductor memory device
KR100230115B1 (ko) 반도체 메모리
CN101446841A (zh) 确定存储器控制器时钟校准值的方法及系统
KR100721021B1 (ko) 반도체 메모리 장치의 버스트 리드 회로 및 버스트 데이터출력 방법
KR102108845B1 (ko) 반도체 메모리 장치 및 이를 포함하는 메모리 시스템
JP2003168292A (ja) 同期型半導体記憶装置
KR101895519B1 (ko) 반도체 메모리 장치
US7764548B2 (en) Semiconductor memory device which delays refreshment signal for performing self-refreshment
CN101427319B (zh) 带有钟控读出放大器的存储器
KR0147011B1 (ko) 반도체 기억 회로 제어 방법
US8994419B2 (en) Semiconductor device, semiconductor system including the same, and method for operating the same
US6965534B2 (en) Random access memory using precharge timers in test mode
US8369181B2 (en) Semiconductor integrated circuit device for controlling a sense amplifier
KR100414414B1 (ko) 반도체 기억장치
US6249482B1 (en) Synchronous memory
KR20180070422A (ko) 메모리 장치, 이를 포함하는 메모리 시스템 및 메모리 시스템의 동작 방법
US7263026B2 (en) Semiconductor memory device and method for controlling the same
US7692988B2 (en) Semiconductor device and method of controlling the same
KR20160099983A (ko) 반도체 메모리 장치 및 그 동작 방법
US7184328B2 (en) DQS for data from a memory array
WO2024077800A1 (zh) 时钟生成电路及存储器
JP3606041B2 (ja) 半導体記憶装置
JP4704691B2 (ja) 半導体記憶装置
KR20230163172A (ko) 로우해머링추적동작을 수행하기 위한 반도체시스템

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant