CN100422807C - 液晶显示器件的阵列基板及其制造方法 - Google Patents

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Abstract

本发明公开了一种液晶显示器件的阵列基板及其制造方法。所述阵列基板包括：确定显示区域和非显示区域的基板；在非显示区域中的n-型驱动薄膜晶体管和p-型驱动薄膜晶体管；在显示区域中的开关薄膜晶体管；在显示区域中的存储电容器，该存储电容器包括以中间夹入层间绝缘层的方式顺序层叠的第一到第三存储电极，其中第一存储层与与第一存储层下方的第一半导体层接触；以及显示区域中的像素电极，该像素电极与开关薄膜晶体管相连。

Description

液晶显示器件的阵列基板及其制造方法
本申请要求2005年11月9日提交的韩国专利申请第2005-0106837号的优先权，在此引用其全部内容作为参考。
技术领域
本发明涉及一种液晶显示(LCD)器件，尤其涉及一种用于LCD器件的阵列基板及其制造方法。
背景技术
作为近年来研究和发展的目标，已经发展了具有高便携式和低功率消耗的平板显示(FPD)器件。在各种FPD器件中，液晶显示(LCD)器件由于显示高分辨率图像、宽范围的不同颜色以及运动图像的能力，通常用作笔记本型和桌上型计算机的显示器。
一般地，LCD器件包括彼此分离的彩色滤色片基板和阵列基板，其间夹入有液晶层，其中彩色滤色片基板和阵列基板分别包括公共电极和像素电极。当给公共电极和像素电极施加电压时，产生电场，在液晶层内由于光学各向异性，所述电场改变了液晶层液晶分子的定向。因而，调制液晶层的光透射特性并通过LCD器件显示图像。
有源矩阵型显示器件由于在显示运动图像方面的优越性而被广泛使用。有源矩阵型显示器件包括以矩阵形式设置的像素区域，其中在像素区域中形成薄膜晶体管(TFT)作为开关元件。当形成TFT时，选择氢化非晶硅(a-Si:H)沉积在基板的较大区域上。氢化非晶硅产率较高，同时容易在基板的较大区域上制造。此外，可以以相对低的温度沉积氢化非晶硅(a-Si:H)，可以使用较低成本的玻璃基板。因此，在TFT中主要使用氢化非晶硅，其称作非晶硅薄膜晶体管(a-Si TFT)。
然而，因为氢化非晶硅具有无序的原子排列，所以在氢化非晶硅中存在弱的硅-硅(Si-Si)键和自由键(dangling bond)。当给氢化非晶硅施加光或电场时这些类型的键就变为亚稳态。结果，该亚稳性使TFT不稳定。由于光辐射尤其恶化了氢化非晶硅的电特性。此外，由于恶化的电特性，如相对低的场效应迁移率和较差的可靠性，所以很难在驱动电路中使用利用氢化非晶硅的TFT。
为了解决这些问题，提出了多晶硅薄膜晶体管(p-Si TFT)。由于与a-Si TFT相比p-Si TFT较高的场效应迁移率，所以可同时实现驱动电路和开关元件的制造。
因此，降低了生产成本，且很容易在形成有开关元件的基板上制造驱动电路。
图1是显示依照现有技术的在单个基板上形成开关元件和驱动电路的LCD器件的示意图。在图1中，在单个基板10上限定有显示区域“D1”和显示区域“D1”外围的非显示区域“D2”。显示区域“D1”设置在基板10的中部，而非显示区域“D2”设置在显示区域“D1”的左部和顶部。非显示区域“D2”包括栅驱动电路16和数据驱动电路18。显示区域“D1”包括与栅驱动电路16连接的多条栅线12和与数据驱动电路18连接的多条数据线14。栅线12和数据线14并此交叉从而确定了像素区域“P”。在像素区域“P”中形成有像素电极17。形成为开关元件的薄膜晶体管(TFT)“Ts”与像素电极17连接。栅驱动电路16通过栅线12给TFT“Ts”供给扫描信号，数据驱动电路18通过数据线14给像素电极17供给数据信号。
栅驱动电路16和数据驱动电路18与输入端子(没有示出)相连从而接收外部信号(没有示出)。因此，栅驱动电路16和数据驱动电路18处理来自输入端子的外部信号，从而产生扫描信号和数据信号。为了产生扫描信号和数据信号，栅驱动电路16和数据驱动电路18包括形成互补金属氧化物半导体(CMOS)元件的多个TFT。例如，在栅驱动电路16和数据驱动电路18中形成有包括负(n)-型和正(p)-型TFT的转换器(inverter)。
图2是依照现有技术的LCD器件阵列基板显示区域的示意性平面图。
在图2中，栅线“GL”和数据线“DL”彼此交叉从而限定像素区域“P”。薄膜晶体管“Ts”与栅线“GL”和数据线“DL”相连。像素电极82与薄膜晶体管“Ts”相连。例如，薄膜晶体管“Ts”包括栅极52、半导体层38、源极74a和漏极74b。这里，半导体层38包括多晶硅材料。
此外，存储电容器“Cst”包括第一到第三存储电极40，54和76，在像素区域“P”部分中形成层间绝缘层(没有示出)。
图3A和3B是显示依照现有技术的其中在单个基板上形成有开关元件和驱动电路的LCD器件阵列基板的示意性截面图。
在图3A和3B中，在非显示区域“D2”中，CMOS元件由正(p)-型TFT“T(p)”和负(n)-型TFT“T(n)”组成。
在显示区域“D1”中，在一个像素区域“P”中形成有开关TFT“Ts”和存储电容器“Cst”。例如，开关TFT“Ts”包括多晶硅材料且其选自n-型TFT或p-型TFT，典型地，通常利用n-型TFT作为开关TFT“Ts”。这里，存储电容器“Cst”包括第一到第三存储电极40，54和76以及其间的层间绝缘层46和60。存储电容器“Cst”包括彼此串联的第一和第二存储电容器“C1”和“C2”。因此，通过存储电容器“Cst”的结构特征不需要增加存储电极“Cst”的大小，LCD器件就可获得足够的电容。
例如，通过至少九轮掩模工序制造阵列基板，所述工序包括对存储电容器的掺杂、用高浓度n-型杂质(n+)掺杂、以及用高浓度p-型杂质(p+)掺杂。
之后，将参照附图解释依照现有技术的阵列基板的制造工序：
图4A到4I是显示依照现有技术制造LCD器件非显示区域中的阵列基板工序的示意性截面图。
图5A到5I是显示依照现有技术制造LCD器件显示区域中的阵列基板工序的示意性平面图。
图6A到6I是分别沿图5A到5I的线“VI-VI”的示意性截面图。
在图4A，5A和6A中，基板30包括显示区域“D1”和非显示区域“D2”。为了方便，非显示区域“D2”分为第一区域“A1”和第二区域“A2”，显示区域“D1”分为第三区域“A3”和第四区域“A4”。这里，第三区域“A3”和第四区域“A4”组成了像素区域“P”。
在基板30上形成有缓冲层32。
接下来，通过第一掩模工序分别在第一到第四区域“A1，A2，A3和A4”中的缓冲层32上通过沉积和结晶非晶硅材料而形成第一到第四半导体层34，36，38和40。这里，使用激光作为传热手段来执行将非晶硅材料结晶。
在图6A中第三半导体层38和第四半导体层40形成为一体。
尽管没有示出，但掩模工序包括涂敷PR材料层、曝光和显影PR材料层从而形成PR图案。
在图4B，5B和6B中，通过第二掩模工序在第一到第四半导体层34、36、38和40上形成第一光刻胶(PR)图案42。这里，第一PR图案42具有暴露出第四半导体层40的开口部。接下来，在通过第一PR图案42遮蔽第一到第三半导体层34，36和38时，用高浓度n-型(n+)杂质掺杂在第四区域“A4”中由第一PR图案42暴露出的第四半导体层40。
尽管没有示出，但在掺杂步骤之后还从基板30去移第一PR图案42。
在图4C，5C和6C中，在基板30的整个表面上形成栅绝缘层46。接下来，通过第三掩模工序在栅绝缘层46上形成第一到第三栅极48，50和52以及第一存储电极54。具体地说，分别在第一到第三半导体层34、36和38的中部设置第一到第三栅极48、50和52。
例如，栅绝缘层46包括如硅的氮化物(SiNx)或硅的氧化物(SiOx)的无机绝缘材料或有机绝缘材料。
在该步骤中，尽管没有示出，但还形成与第三栅极52连接的栅线，并沿着平行于栅线的第二方向形成从第一存储电极54延伸出的存储线。存储线大致设置成贯穿像素区域“P”。
在图4D，5D和6D中，通过第四掩模工序在基板30上方形成覆盖对应于第一半导体层34的第一栅极48的第二PR图案56。就是说，从第二PR图案56暴露出第二栅极50、第三栅极52和第一存储电极54。
因此，在第二PR图案56遮蔽第一半导体层34时用n(+)杂质选择性地掺杂第二半导体层36和第三半导体层38。
尽管没有示出，但在掺杂步骤之后还从基板30去移第二PR图案56。
在图4E，5E和6E中，通过第五掩模工序在基板30上形成第三PR图案58，其覆盖对应于第二半导体层36的第二栅极50、覆盖对应于第三半导体层38和第四半导体层40的第三栅极52和第一存储电极54。
因此，用高浓度p-型(p+)杂质选择性地掺杂第一半导体层34的暴露部分。
第一到第四半导体层34，36，38和40的掺杂部分具有欧姆接触特性。
尽管没有示出，但在掺杂步骤之后从基板30去除第三PR图案58。
在图4F，5F和6F中，通过在基板30的整个表面上沉积无机绝缘材料，如硅的氮化物(SiNx)或硅的氧化物(SiOx)形成层间绝缘层60。
在该步骤中，通过第六掩模工序蚀刻栅绝缘层46和层间绝缘层60，从而形成分别暴露出第一到第三半导体层34，36和38的两个端部的第一到第三接触孔62，64和66。具体地说，第一到第三接触孔62，64和66分别包括第一源极和第一漏极接触孔62a和62b、第二源极和第二漏极接触孔64a和64b、以及第三源极和第三漏极接触孔66a和66b。
在图4G，5G和6G中，通过第七掩模工序在层间绝缘层60上形成导电金属材料层，如铬(Cr)、钼(Mo)、钨(W)、铜(Cu)或铝合金(AlNd)从而形成第一源极和第一漏极70a和70b、第二源极和第二漏极72a和72b、第三源极和第三漏极74a和74b、以及第二存储电极76。具体地说，第一源极和第一漏极70a和70b通过第一源极和第一漏极接触孔62a和62b分别与第一半导体层34的掺杂的两个端部相连。
类似地，第二源极和第二漏极72a和72b通过第二源极和第二漏极接触孔64a和64b分别与第二半导体层36的掺杂的两个端部相连。第三源极和第三漏极74a和74b通过第三源极和第三漏极接触孔66a和66b分别与第三半导体层38的掺杂的两个端部相连。
此外，第二存储电极76从第三漏极74b延伸并与第一存储电极54重叠。
这里，第一半导体层34、第一栅极48、第一源极和第一漏极70a和70b在第一区域“A1”中组成了p-型薄膜晶体管，而第二栅极50、第二源极和第二漏极72a和72b在第二区域“A2”中组成了n-型薄膜晶体管“T(n)”。p-型薄膜晶体管“T(p)”和n-型薄膜晶体管“T(n)”在非显示区域“D2”中组成了CMOS元件。
此外，第三栅极52、第三源极74a和第三漏极74b在第三区域“A3”中组成了开关薄膜晶体管“Ts”。例如，开关薄膜晶体管“Ts”选自n-型薄膜晶体管。
此外，在第四区域“A4”中，第四半导体层40和第一存储电极54与栅绝缘层46形成了第一存储电容器“C1”，第一存储电极54和第二存储电极76与层间绝缘层60形成了第二存储电容器“C2”。第一和第二存储电容器“C1”和“C2”组成了存储电容器“Cst”。
尽管没有示出，但还形成了与第三源极74a连接的数据线，从而与栅极交叉限定像素区域“P”。
在图4H，5H和6H中，通过第八掩模工序在基板30上形成钝化层78，其具有暴露一部分第二存储电极76的存储接触孔80。
在图4I，5I和6I中，在钝化层78上通过沉积透明导电材料，如氧化铟锡(ITO)或氧化铟锌(IZO)形成像素电极82，并且该像素电极82设置在像素区域“P”中。这里，像素电极82通过存储接触孔80与第二存储电极76相连。此时，因为第二存储电极76从第三漏极74b延伸，所以像素电极82通过第二存储电极76与第三漏极74b相连。
基本上，第二存储电极76在与像素电极82连接后，其实质上用作存储电极。
如上所述，依照现有技术的阵列基板的制造方法至少包括九轮掩模工序，由此增加了生产成本和生产时间，从而降低了生产率。此外，由于上述的问题提高了缺陷率。
发明内容
因此，本发明涉及一种LCD器件的阵列基板及其制造方法，其基本克服了由于现有技术的限制和缺点而导致的一个或多个问题。
本发明的一个目的是通过减少掩模工序数量提供一种LCD器件的阵列基板及其制造方法。
本发明的另一个目的是通过减少掩模工序、生产成本和缺陷率来提供一种LCD器件的阵列基板及其制造方法。
在下面的描述中列出了本发明的其它特征和优点，一部分从描述变得显而易见，或通过实践本发明可以领会到。通过在所写说明书及其权利要求以及附图中特别指出的结构可实现和获得本发明的这些和其它的优点。
为了获得这些和其它的优点并依照本发明的目的，如这里具体化和广义描述的，一种制造液晶显示器件阵列基板的方法包括：制备确定显示区域和非显示区域的基板；通过第一掩模工序在非显示区域中形成第一和第二半导体层，在显示区域中形成第三和第四半导体层，在第四半导体层上形成第一存储电极；通过第二掩模工序在第一半导体层的中部上形成第一栅极，形成覆盖第二半导体层的第一金属图案，并且形成覆盖第三半导体层和第一存储电极的第二金属图案；用高浓度p-型杂质(p+)掺杂从第一栅极暴露出的第一半导体层的两个部分；通过第三掩模工序在第二和第三半导体层的中部上分别形成第二和第三栅极，并在第一存储电极上方形成第二存储电极；用高浓度n-型杂质(n+)掺杂从第二栅极暴露出的第二半导体层的两个部分、从第三栅极暴露出的第三半导体层的两个部分以及从第三栅极和第二存储电极暴露出的位于第三半导体层和第四半导体层之间的空间，用低浓度n-型杂质(n-)掺杂从第二栅极暴露出的第二半导体层的两个部分以及从第三栅极暴露出的第三半导体层的两个部分；通过第四掩模工序在第二和第三栅极和第一金属电极上形成层间绝缘层，该层间绝缘层暴露第一到第三半导体层的各个掺杂部分；通过第五掩模工序形成与第一半导体层的掺杂部分相连的第一源极和第一漏极、与第二半导体层的掺杂部分相连的第二源极和第二漏极、与第三半导体层的掺杂部分相连的第三源极和第三漏极、和第三存储电容器；通过第六掩模工序在第一到第三源极和第一到第三漏极上形成钝化层，该钝化层具有暴露第三存储电极和第三漏极之一的一部分的接触孔；和通过第七掩模工序在钝化层上形成像素电极，该像素电极通过所述接触孔与第三存储电极和第三漏极之一相连。
另一方面，一种液晶显示器件的阵列基板包括：确定显示区域和非显示区域的基板；在非显示区域中的n-型驱动TFT和p-型驱动TFT；在显示区域中的开关TFT；在显示区域中的存储电容器，该存储电容器包括以中间夹有层间绝缘层的方式顺序层叠的第一到第三存储电极，其中第一存储电极与第一存储电极下方的第一半导体层接触；和显示区域中的像素电极，该像素电极与开关TFT相连。
应当理解，前面一般性的描述和下面的详细描述都是示意性的和说明性的，意在提供如权利要求所述的本发明进一步的解释。
附图说明
所附附图用于对发明作进一步说明并作为本说明书的一部分，其阐述了本发明的实施方式并与附图说明结合以用于解释本发明的原理。其中：
图1所示为依照现有技术的在单个基板上形成有开关元件和驱动电路的LCD器件的示意图；
图2所示为依照现有技术的LCD器件阵列基板显示区域的示意性平面图；
图3A和3B所示为依照现有技术的其中在单个基板上形成有开关元件和驱动电路的LCD器件阵列基板的示意性截面图；
图4A到4I所示为依照现有技术制造LCD器件非显示区域中的阵列基板工序的示意性截面图；
图5A到5I所示为依照现有技术制造LCD器件显示区域中的阵列基板工序的示意性平面图；
图6A到6I所示为分别沿图5A到5I的线“VI-VI”提取的示意性截面图；
图7所示为依照本发明的LCD器件阵列基板的显示区域的示意性平面图；
图8A和8B所示为依照本发明实施方式的其中在单个基板上形成有开关元件和驱动电路的LCD器件阵列基板的示意性截面图。这里，图8B是沿图7的线“VIII-VIII”提取的示意性截面图；
图9A到9O所示为依照本发明实施方式制造LCD器件非显示区域中阵列基板工序的示意性截面图；
图10A到10O所示为依照本发明实施方式制造LCD器件显示区域中阵列基板工序的示意性平面图；以及
图11A到11O所示为分别是沿图10A到10O的线“XI-XI”的示意性截面图。
具体实施方式
现在将详细描述本发明的优选实施方式，在附图中示出了其实施例。尽可能，相同的标记都用于指代相同或相似的部分。
图7所示为依照本发明的LCD器件阵列基板的显示区域的示意性平面图。
在图7中，栅线“GL”和数据线“DL”彼此交叉从而确定了像素区域“P”。开关薄膜晶体管“Ts”与栅线“GL”和数据线“DL”相连。像素电极172与开关薄膜晶体管“Ts”相连。例如，开关薄膜晶体管“Ts”包括栅极148、半导体层116、源极164a和漏极164b。这里，半导体层116包括多晶硅材料。
此外，存储电容器“Cst”包括第一到第三存储电极124，150和166以及层间绝缘层。实质上，第一存储电极124接触与第一存储电极124重叠的半导体层118。第二存储电极150从存储线“SL”延伸，第三存储电极166与像素电极172相连。
图8A和8B所示为依照本发明实施方式的其中在单个基板上形成有开关元件和驱动电路的LCD器件阵列基板的示意性截面图。这里，图8B是沿图7的线“VIII-VIII”的示意性截面图。
在图8A和8B中，基板100包括显示区域“D1”和非显示区域“D2”。
CMOS元件在非显示区域“D2”中由正(p)-型TFT“T(p)”和负(n)-型TFT“T(n)”组成。
在显示区域“D1”中，开关TFT“Ts”和存储电容器“Cst”形成在一个像素区域“P”中。例如，开关TFT“Ts”包括多晶硅材料且其选自n-型TFT或p-型TFT，典型地，n-型TFT通常用作开关TFT“Ts”。此外，存储电容器“Cst”包括第一存储电容器“C1”和与第一存储电容器“C1”串联的第二存储电容器“C2”。注意到，第一存储电容器“C1”包括与第一存储电极124下方的半导体层直接接触的第一存储电极124，其中第一存储电极124和半导体层118在界面处具有欧姆接触特性。
依照本发明的实施方式的一个特征为通过一轮掩模工序形成p-型TFT“T(p)”和n-型TFT“T(n)”，开关TFT“Ts”的第一到第三半导体层112，114和116、第四半导体层118或与第一存储电极124接触的半导体层、以及在第四半导体层118上的第一存储电极124。
此外，依照本发明的实施方式的另一个特征为通过比现有技术少的两轮掩模工序形成第一到第三栅极136，146和148、用高浓度n-型(n+)杂质和低浓度n-型(n-)杂质掺杂n-型TFT“T(n)”和开关TFT“Ts”的第二和第三半导体层114和116、用高浓度p-型(p+)杂质掺杂p-型TFT“T(p)”的第一半导体层112、并且形成第二存储电极150。
可通过比现有技术少的七轮掩模工序来制造依照本发明实施方式的LCD器件的阵列基板。
图9A到9O所示为依照本发明实施方式制造LCD器件非显示区域中的阵列基板工序的示意性截面图。
图10A到10O所示为依照本发明实施方式制造LCD器件显示区域中的阵列基板工序的示意性平面图。
图11A到11O分别是沿图10A到10O的线“XI-XI”提取的示意性截面图。
在图9A，10A和11A中，基板100包括显示区域“D1”和非显示区域“D2”。为了方便，非显示区域“D2”分为第一区域“A1”和第二区域“A2”，显示区域“D1”分为第三区域“A3”和第四区域“A4”。这里，第三区域“A3”和第四区域“A4”组成了像素区域“P”。
在基板100上顺序形成缓冲层102、多晶硅材料层104和第一金属材料层106。
接下来，在第一金属材料层106上形成PR材料层108，在PR材料层108上设置掩模“M”。掩模“M”包括透射区域“B1”、遮挡区域“B2”和半透射区域“B3”。
这里，当PR材料层是正型PR材料时，遮挡区域“B2”对应于第四区域“A4”，并且半透射区域“B3”对应于第一到第三区域“A1到A3”。
例如，缓冲层102包括无机绝缘材料，如硅的氮化物(SiNx)或/和硅的氧化物(SiOx)。通过沉积、脱氢和结晶本征非晶硅(a-Si:H)材料来形成多晶硅材料层104。第一金属材料层104包括铬(Cr)、钼(Mo)、钨(W)或钼-钨(MoW)。
在图9B，10B和11B中，通过第一掩模工序曝光和显影PR材料层108形成第一到第三PR图案110a，110b和110c。在第一和第二区域“A1和A2”中设置有第一和第二PR图案110a和110b，在第三和第四区域“A3和A4”中设置第三PR图案110c。此外，第一和第二PR图案110a和110b以及第三区域“A3”中的第三PR图案110c具有第一厚度“t1”，第四区域“A4”中的第三PR图案“110c”具有第二厚度“t2”。这里，第一厚度“t1”比第二厚度“t2”薄。这是因为使用部分透射光的掩模“M”的半透射区域“B3”曝光第一和第二PR图案110a和110b以及第三区域“A3”中的第三PR图案110c。另一方面，使用掩模“M”的遮挡区域“B2”为第四区域“A4”中的第三PR图案“110c”遮挡光。
在图9C，10C和11C中，将从第一到第三PR图案110a，110b和110c暴露出的第一金属层106和多晶硅材料层104的部分蚀刻。
通过该工序，第一金属层106和多晶硅材料层104被分别构图成第一到第四金属图案120，122，123a和123b和第一到第四半导体层112，114，116和118。这里，第三和第四金属图案123a和123b、第三和第四半导体层116和118分别形成为一体。
尽管没有示出，但还通过灰化将第一和第二PR图案110a和110b、和在第三区域“A3”中具有厚度“t1”的第三PR图案110c从基板100去除。然而，通过第二厚度“t2”和第一厚度“t1”之间的残留物保留了第四区域“A4”中的第三PR图案“110c”。
在图9D，10D和11D中，通过第二厚度“t2”和第一厚度“t1”之间的残留物灰化第一到第三PR图案110a，110b和110c来形成第四PR图案126。就是说，第四PR图案126对应于第四区域“A4”中减小的第三PR图案110c。
接下来，蚀刻从第四PR图案126暴露出的第一到第三金属图案120，122和123a的部分。
尽管没有示出，但还在蚀刻步骤后从基板100去除第四PR图案126。
在图9E，10E和11E中，以岛形形成第四金属图案123b，从而形成第一存储电极124。
注意到第一存储电极124与第四半导体层118接触。
在图9F，10F和11F中，在基板100上方顺序形成栅绝缘层128和第二金属材料层130。
接下来，在第二金属材料层130上形成PR材料层132。
在图9G，10G和11G中，通过第二掩模工序分别在第一和第二区域“A1和A2”中形成第五和第六PR图案134a和134b，在第三和第四区域“A3和A4”中形成第七PR图案134c。
这里，第五PR图案134a对应于第一半导体层112的中部，但第六和第七PR图案134b和134c分别对应于第二到第四半导体层114，116和118的整个部分。具体地说，第一半导体层112包括其中部的有源区域“AR”和两侧的欧姆接触区域“OCR”。就是说，在有源区域“AR”上设置第五PR图案134a。
接下来，将第五到第七PR图案134a，134b和134c暴露的第二金属材料层130的部分蚀刻，从而在第一区域“A1”中形成第一栅极136，在第二到第四区域“A2”到“A4”中形成第五到第七金属图案138，140a和140b。这里，第六和第七金属图案140a和140b形成为一体。
第一栅极136设置成对应于第一半导体层112的有源区域“AR”。
通过该工序，从第六和第七金属图案140a和140b延伸出栅线“GL”和存储线“SL”。栅线“GL”和存储线“SL”以第六和第七金属图案140a和140b作为中央而彼此面对。
尽管没有示出，但还从基板100去除第五到第七PR图案134a，134b和134c。
在图9H，10H和11H，用高浓度p-型(p+)杂质掺杂从第一栅极136暴露的第一半导体层112的欧姆接触区域“OCR”。
在图9I，10I和11I中，通过第三掩模工序在基板100上形成第八到第十一PR图案142a，142b，142c和142d。
第二和第三半导体层114和116的每一个都包括有源区域“AR”、欧姆接触区域“OCR”以及有源区域“AR”与欧姆接触区域“OCR”之间的轻掺杂漏极(LDD)区域“LDD”。
第八PR图案142a覆盖第一栅极136以对应于第一半导体层112，在第二半导体层114的有源区域“AR”和LDD区域“LDD”中设置第九PR图案42b，在第三半导体层116的有源区域“AR”和LDD区域“LDD”中设置第十PR图案142，并且第十一PR图案142d设置为对应于第一存储电极118。
接下来，蚀刻从第九到第十一PR图案142b，142c和142d暴露出的第五到第七金属图案146，140a和140b的部分。这里，第五到第七金属图案138，140a和140b被分别构图成第二栅极146、第三栅极148和第二存储电极150。
此外，用高浓度n-型(n+)杂质掺杂从第八到第十一PR图案142a，142b，142c和142d暴露出的第二和第三半导体层114的部分以及第三和第四半导体层116和118之间的空间“SP”。
在图9J，10J和11J中，将第八到第十一PR图案142a，142b，142c和142d灰化，从而减小了它们的宽度。
在该工序中，减小第九和第十PR图案142b和142c，从而暴露分别对应于第二和第三半导体层114和116的LDD区域“LDD”的第二栅极和第三栅极146和148的两个端部。同时，从减小的第十PR图案142c暴露出栅线“GL”和存储线“SL”的两个端部。
此外，减小第十一PR图案142d，从而暴露出第二存储电极150的两个端部。
接下来，对从减小的第九和第十PR图案142b和142c暴露出的第二和第三栅极146和148的部分进行蚀刻，从而减小它们的宽度。同时，蚀刻从第十PR图案暴露出的栅线“GL”和存储线“SL”的部分，并蚀刻从第十一PR图案142d暴露出的第二存储电极150的部分。
在图9K，10K和11K中，用低浓度n-型(n-)杂质掺杂从第二和第三栅极146和148暴露出的第二和第三半导体层144和116的LDD区域“LDD”和欧姆接触区域“OCR”。
这里，欧姆接触区域“OCR”之前用具有比n(-)杂质高的浓度的n(+)杂质掺杂了。因此，LDD区域“LDD”基本上用n(-)杂质掺杂。这里，形成LDD区域“LDD”，从而使在靠近有源区域“AR”的部分处由热离子效应引起的漏电流最小。
尽管没有示出，但在掺杂工序后还从基板100去除减小的第八到减小的第十一PR图案142a，142b，142c和142d。
在图9L，10L和11L中，在基板100上形成层间绝缘层152。例如，层间绝缘层152包括无机绝缘材料，如硅的氮化物(SiNx)或硅的氧化物(SiOx)。
接下来，蚀刻层间绝缘层152和栅绝缘层128，从而形成分别暴露出第一到第三半导体层112，114和116的欧姆接触区域“OCR”的第一到第三接触孔154，156和158。具体地说，第一到第三接触孔154，156和158分别包括第一源极和第一漏极接触孔154a和154b、第二源极和第二漏极接触孔156a和156b、和第三和第三漏极接触孔158a和158b。
尽管没有示出，但接下来对于具有第一到第三接触孔154，156和158的基板100还执行热处理，从而使n(+)杂质向着第一存储电极124的底部扩散。因此，第一存储电极124与第四半导体层118欧姆接触，从而彼此电连接。
可选择地，因为第三半导体层116和第四半导体层118形成为一体且施加彼此相同的信号，所以在对应于掺杂的第四半导体层118和第一存储电极124的部分中可形成第三漏极接触孔158b。
在图9M，10M和11M中，通过第五掩模工序在基板100上形成第一源极和第一漏极160a和160b、第二源极和第二漏极162a和162b以及第三源极和第三漏极164a和164b，从而分别通过第一源极和第一漏极接触孔154a和154b、第二源极和第二漏极接触孔156a和156b以及第三源极和第三漏极接触孔158a和158b与第一到第三半导体层112，114和116的欧姆接触区域“OCR”连接。
同时，在第二存储电极150上方形成从第三漏极164b延伸的第三存储电极166。
尽管没有示出，但还形成与第三源极164a连接的数据线“DL”，从而与栅线“GL”交叉确定像素区域“P”。
在图9N，10N和11N中，在基板100上方形成钝化层168，并通过第六掩模对钝化层进行蚀刻，从而形成暴露一部分第三存储电极166的存储接触孔170。例如，钝化层168包括无机绝缘层，如硅的氮化物(SiNx)或硅的氧化物(SiOx)。
可选择地，钝化层168具有暴露一部分漏极接触孔(没有示出)的漏极接触孔(没有示出)代替存储接触孔170。
在图9O，10O和11O中，通过第七掩模工序在基板100上形成像素电极172。例如，像素电极172包括透明导电材料，如氧化铟锡(ITO)或氧化铟锌(IZO)。
像素电极172设置在像素区域“P”中并通过存储接触孔170与第三存储电极166相连。可选择地，当钝化层具有漏极接触孔时，像素电极172通过漏极接触孔与第三漏极164b相连。
依照本发明的LCD器件的阵列基板及其制造方法，减少了掩模的数量。因此，掩模工序比较简单，减小了生产成本并减少了生成时间。
此外，因为生产比较简单，所以减小了缺陷率，由此提高了生产率。
在不脱离本发明精神或范围的情况下本发明可以做各种修改和变型，这对于本领域熟练技术人员来说是显而易见的。因而本发明意在覆盖落入所附权利要求及其等效物范围内的本发明的修改和变型。

Claims (14)

1. 一种液晶显示器件的阵列基板的制造方法，包括：
制备限定显示区域和非显示区域的基板；
通过第一掩模工序在非显示区域中形成第一和第二半导体层，在显示区域中形成第三和第四半导体层，以及在第四半导体层上形成第一存储电极；
通过第二掩模工序在第一半导体层的中部上形成第一栅极(136)，形成覆盖第二半导体层的第一金属图案(138)，并且形成覆盖第三半导体层和第一存储电极的第二金属图案(140a和140b)；
用高浓度p-型杂质掺杂从第一栅极暴露出的第一半导体层的两个部分；
通过第三掩模工序在第二和第三半导体层的中部上分别形成第二和第三栅极，并在第一存储电极上方形成第二存储电极；
用高浓度n-型杂质n+掺杂从第二栅极暴露出的第二半导体层的两个部分、从第三栅极暴露出的第三半导体层的两个部分以及从第三栅极和第二存储电极暴露出的位于第三半导体层和第四半导体层之间的空间，用低浓度n-型杂质n-掺杂从第二栅极暴露出的第二半导体层的两个部分以及从第三栅极暴露的第三半导体层的两个部分；
通过第四掩模工序在第二和第三栅极和第一金属电极上形成层间绝缘层，该层间绝缘层暴露第一到第三半导体层的各个掺杂部分；
通过第五掩模工序形成与第一半导体层的掺杂部分相连的第一源极和第一漏极、与第二半导体层的掺杂部分相连的第二源极和第二漏极、与第三半导体层的掺杂部分相连的第三源极和第三漏极、和第三存储电极；
通过第六掩模工序在第一到第三源极和第一到第三漏极上形成钝化层，该钝化层具有暴露出第三存储电极和第三漏极之一的一部分的接触孔；以及
通过第七掩模工序在钝化层上形成像素电极，该像素电极通过所述接触孔与第三存储电极和第三漏极之一相连。
2. 根据权利要求1所述的方法，其特征在于，第一掩模工序包括：
在第一到第四半导体层上沉积第一导电金属层；
在第一导电金属层上通过涂覆光刻胶材料形成光刻胶层；
在光刻胶层上方设置包括透射区域、遮挡区域和半透射区域的第一掩模；
通过第一掩模将光刻胶层曝光；
显影光刻胶层，从而形成第一到第四光刻胶图案，第四光刻胶图案的厚度比第一到第三光刻胶图案的每一个都厚，其中第一和第二光刻胶图案在非显示区域中，第三和第四光刻胶图案在显示区域中；
使用第一到第四光刻胶图案作为蚀刻掩模蚀刻第一导电金属层，从而形成第三到第六金属图案(120，122，123a和123b)，该第三到第六金属图案的每一个对应于第一到第四光刻胶图案的每一个；以及
去除第一到第三光刻胶图案和从第一到第三光刻胶图案暴露的第三到第五金属图案(120，122和123a)。
3. 根据权利要求1所述的方法，其特征在于，进一步包括在基板和第一到第四半导体层之间形成缓冲层。
4. 根据权利要求1所述的方法，其特征在于，第二掩模工序包括顺序形成绝缘层和第二导电金属层，该绝缘层在其上形成有第一到第四半导体层和第一存储电极层的基板整个表面上，第二导电金属层被构图成所述第一栅极、第一和第二金属图案。
5. 根据权利要求1所述的方法，其特征在于，第三掩模工序包括：
在第一栅极和第一和第二金属图案上通过涂覆光刻胶材料形成光刻胶图案；
分别确定第一半导体层的有源区域和有源区域外围的欧姆接触区域，确定第二和第三半导体层的有源区域、有源区域外围的欧姆接触区域以及有源区域和欧姆接触区域之间的轻掺杂漏极区域；
将光刻胶层曝光；
显影光刻胶层，从而在第一半导体层上形成第一光刻胶图案，在第二半导体层的有源区域和轻掺杂漏极区域形成第二光刻胶图案，在第三半导体层的有源区域和轻掺杂漏极区域上形成第三光刻胶图案，在第四半导体层上形成第四光刻胶图案；
使用第一到第四光刻胶图案作为蚀刻掩模蚀刻所述金属图案，从而形成位于第二光刻胶图案下方的第二栅极，位于第三光刻胶图案下方的第三栅极，位于第四光刻胶图案下方的第二存储电极；
用高浓度n-型杂质n+分别掺杂第二和第三半导体层的欧姆接触区域，以及用高浓度n-型杂质n+掺杂从第一存储电极暴露出的一部分第四半导体层；
去除第二和第三光刻胶图案的一部分，从而暴露出分别对应于第二和第三半导体层的轻掺杂漏极区域的第二和第三栅极的部分；
去除第二和第三栅极的暴露部分；以及
用低浓度n-型杂质n-掺杂从第二和第三栅极暴露出的第二和第三半导体层的轻掺杂漏极区域和欧姆接触区域。
6. 根据权利要求5所述的方法，其特征在于，第二和第三源极的每一个与各欧姆接触区域的源极区域相连，第二和第三漏极的每一个与各欧姆接触区域的漏极区域相连。
7. 根据权利要求1所述的方法，其特征在于，第三和第四半导体层形成为一体。
8. 根据权利要求7所述的方法，其特征在于，第三漏极和第三存储电极形成为一体。
9. 根据权利要求8所述的方法，其特征在于，像素电极通过第三存储电极与第三漏极相连。
10. 根据权利要求1所述的方法，其特征在于，第一存储电极、第二存储电极、第三存储电极、位于第一存储电极和第二存储电极之间的第一存储电极绝缘层以及位于第二存储电极与第三存储电极之间的第二存储电极绝缘层组成了存储电容器。
11. 根据权利要求1所述的方法，其特征在于，进一步包括热处理所述基板，从而使第四半导体层上的n+杂质扩散进第一存储电极的底部，并在第一存储电极和第四半导体层之间获得欧姆接触区域。
12. 一种液晶显示器件的阵列基板，包括：
确定显示区域和非显示区域的基板；
在非显示区域中的n-型驱动薄膜晶体管和p-型驱动薄膜晶体管；
在显示区域中的开关薄膜晶体管；
在显示区域中的存储电容器，该存储电容器包括以中间夹入层间绝缘层的方式顺序层叠的第一到第三存储电极，其中第一存储电极与第一存储电极下方的第一半导体层接触；以及
显示区域中的像素电极，该像素电极与开关薄膜晶体管相连。
13. 根据权利要求12所述的阵列基板，其特征在于，p-型驱动薄膜晶体管包括第二半导体层、第一栅极、和第一源极和第一漏极，所述第二半导体层包括有源区域和有源区域外围中的欧姆接触区域，其中用高浓度p-型p+杂质掺杂p-型驱动薄膜晶体管的欧姆接触区域，n-型驱动薄膜晶体管包括第三半导体层、第二栅极、和第二源极和第二漏极，所述第三半导体层包括有源区域、有源区域外围中的欧姆接触区域、和有源区域与欧姆接触区域之间的轻掺杂漏极区域，其中用高浓度n-型n+杂质掺杂n-型驱动薄膜晶体管的欧姆接触区域，用低浓度n-型n-杂质掺杂n-型驱动薄膜晶体管的轻掺杂漏极区域。
14. 根据权利要求13所述的阵列基板，其特征在于，第一到第三半导体层包括多晶硅材料。
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