CN100388505C - 半导体器件及其制造方法 - Google Patents

半导体器件及其制造方法 Download PDF

Info

Publication number
CN100388505C
CN100388505C CNB2004101049416A CN200410104941A CN100388505C CN 100388505 C CN100388505 C CN 100388505C CN B2004101049416 A CNB2004101049416 A CN B2004101049416A CN 200410104941 A CN200410104941 A CN 200410104941A CN 100388505 C CN100388505 C CN 100388505C
Authority
CN
China
Prior art keywords
base region
source area
unit
semiconductor device
source
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CNB2004101049416A
Other languages
English (en)
Other versions
CN1638148A (zh
Inventor
小林研也
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Publication of CN1638148A publication Critical patent/CN1638148A/zh
Application granted granted Critical
Publication of CN100388505C publication Critical patent/CN100388505C/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/22—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities
    • H01L21/225—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities using diffusion into or out of a solid from or into a solid phase, e.g. a doped oxide layer
    • H01L21/2251—Diffusion into or out of group IV semiconductors
    • H01L21/2252—Diffusion into or out of group IV semiconductors using predeposition of impurities into the semiconductor surface, e.g. from a gaseous phase
    • H01L21/2253—Diffusion into or out of group IV semiconductors using predeposition of impurities into the semiconductor surface, e.g. from a gaseous phase by ion implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0856—Source regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/66734—Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the gate electrode, e.g. to form a trench gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7827—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]

Abstract

一种半导体器件包括多个单元，每一单元包括垂直金属氧化物半导体场效应晶体管(MOSFET)。单元包括：在第一基极区里形成的第一源极区，在第一基极区里形成的且与第一源极区分离的第二源极区，以及在第一基极区里形成的且布置在第一和第二源极区之间的第二基极区。该半导体器件还包括在多个单元中的每一个的附近形成的沟槽栅极。单元的第二基极区与相邻单元的第二基极区分离，并且单元的第一或第二源极区与相邻单元的第一或第二源极区分离。

Description

半导体器件及其制造方法
技术领域
本发明涉及一种具有多个垂直金属氧化物半导体场效应晶体管(MOSFET)单元的半导体器件。
背景技术
在功率电子学领域里使用垂直MOSFET。一般使用的垂直MOSFET是沟槽栅极型MOSFET。该垂直MOSFET包括第一和第二源电极区以及基极区。当从上看时，以第一源极区、基极区和第二源极区的顺序布置这三个区域。第一和第二源极区为第一导电类型(例如，N+源极区)，基极区为与第一导电类型相对的第二导电类型(例如，P+基极区)。
在日本未审查专利公开No.2000-031484中描述了具有多个垂直MOSFET单元的半导体器件的例子。该半导体器件目的在于增加单元密度和降低导通电阻。图20示出了该半导体器件。在P+基极区101上形成N+源极区102。该N+源极区102具有露出P+基极区101的开口。图21是该器件的顶视图。在该器件的表面部分中顺序地布置第一N+源极区103、P+基极区104和第二N+源极区105三个区域。
在图20和21中示出的半导体器件具有成排地布置的多个单元。因此，两个相邻单元的P+基极区101是连续的。进一步，N+源极区102为两个相邻单元所共有。换句话说，相邻单元的N+源极区102是连续的。
在该半导体器件中，仅在N+源极区102的两侧里形成沟道区106。因此该器件不能获得高沟通道密度，其阻止了达到更大功率的
另外，图20和21中示出的半导体器件具有在P+基极区104两侧中连接第一和第二N+源极区103和105的连接部分107。形成连接部分107和P+基极区104所需要的最小宽度限制了集成度的增加。因此限制了整个沟道宽度，使得难以减小导通电阻。
一般在垂直MOSFET中，当施加超过耐压的高反偏压电压时，雪崩电流流过基极区。因此，如果反偏压电压增加，由于雪崩击穿雪崩电流流出。
因此，如果多个垂直MOSFET的基极区相互接近，那么集中巨大的电流将引起栅极氧化层击穿等等。
发明内容
根据本发明的第一方面，半导体器件包括多个单元，每一单元包括垂直金属氧化物半导体场效应晶体管(MOSFET)。该单元包括：在第一基极区里形成的第一源极区，在第一基极区里形成的且与第一源极区分离的第二源极区，以及在第一基极区里形成的且布置在第一和第二源极区之间的第二基极区。该半导体器件还包括：在多个单元中的每一个的附近形成的沟槽栅极。一个单元的第二基极区与相邻单元的第二基极区分离，并且一个单元的第一或第二源极区与相邻单元的第一或第二源极区分离。
根据本发明的另一方面，半导体器件包括多个单元，每一单元包括垂直金属氧化物半导体场效应晶体管(MOSFET)。该单元包括：在第一基极区里形成的第一源极区，在第一基极区里形成的且与第一源极区分离的第二源极区，以及在第一基极区里形成的且布置在第一和第二源极区之间的第二基极区。该半导体器件还包括：在多个单元中的每一个的附近形成的沟槽栅极。除了与第二基极区相邻的部分外，沿着每一单元的侧面形成在第一和第二源极区下的第一基极区里的沟道区。
附图说明
参考附图，从下面的描述中本发明的上述和其它目的、优点以及特征将更加明显，其中：
图1是表示本发明实施例的半导体器件的单元的平面布局的视图；
图2A和2B是图1的半导体器件分别沿着线A-A和线B-B的横剖面视图；
图3是表示本发明另一实施例的半导体器件的单元的平面布局的视图；
图4A和4B是图3的半导体器件分别沿着线A-A和线B-B的横剖面视图；
图5是为了说明图1和图3的半导体器件的制造方法的横剖面视图；
图6是为了说明图1和图3的半导体器件的制造方法的横剖面视图；
图7是为了说明图1和图3的半导体器件的制造方法的横剖面视图；
图8是为了说明图1和图3的半导体器件的制造方法的横剖面视图；
图9是为了说明图1和图3的半导体器件的制造方法的横剖面视图；
图10是为了说明图1和图3的半导体器件的制造方法的横剖面视图；
图11A和11B是为了说明图3的半导体器件的制造方法的横剖面视图；
图12A和12B是为了说明图3的半导体器件的制造方法的横剖面视图；
图13A和13B是为了说明图3的半导体器件的制造方法的横剖面视图；
图14A和14B是为了说明图3的半导体器件的制造方法的横剖面视图；
图15A和15B是表示本发明变化的实施例的半导体器件的横剖面视图；
图16A和16B是为了说明本发明变化的实施例的半导体器件制造方法的横剖面视图；
图17是图1和图3的半导体器件的部分放大视图；
图18是表示单元之间的间隔是十字形的单元的平面布局视图；
图19是表示单元的平面布局的另一实施例视图；
图20是相关技术的半导体器件的透视图；
图21是表示图20的半导体器件中的单元的平面布局视图；
具体实施方式
参考示例性的实施例，现在在此描述本发明。本领域技术人员将知道：使用本发明的讲解能实现许多可替换的实施例，以及本发明不限于为了说明的目的所阐述的实施例。
在下文中参考附图说明本发明的优选实施例。图1表示在一种实施例的半导体器件中的单元的平面布局。图2A和2B表示分别沿着图1的线2A-2A和线2B-2B的横剖面。
本实施例的半导体器件1具有多个垂直MOSFET(单元)2。在MOSFET 2之间的间隔中形成的沟槽栅极电极(栅极)4包围垂直MOSFET 2。因此，垂直MOSFET 2是沟槽栅极型MOSFET，也称为UMOS。
垂直MOSFET 2具有如图2A和2B中示出的P-基极区(低浓度基极区)30。在栅极电极4包围的区域里形成P-基极区30。
垂直MOSFET 2还具有：第一N+源极区(第一源极区)21，P+基极区(高杂质基极区)22，以及第二N+源极区(第二源极区)23。当从上看时，以该顺序布置这三个区：第一源极区21，基极区22和第二源极区23。
在P-基极区30的表面部分里形成第一N+源极区21。在P-基极区30的至少表面部分里形成P+基极区22。在该实施例中，P+基极区22存在于如图2A和2B中所示的P-基极区30的整个深度里。在不同于形成第一N+源极区的那部分的P-基极区30的表面部分中形成第二N+源极区23。P-基极区30存在于第一和第二N+源极区21和23下。
当从上看时，第一N+源极区21、P+基极区22和第二N+源极区23的三个区每一个都基本上是矩形形状。他们基本上是立方体形。为了简化，图1示出了附图标记21、22和23分别表示仅一个MOSFET 2的第一N+源极区，P+基极区，和第二N+源极区。
在每个垂直MOSFET 2中，第一N+源极区21和第二N+源极区23相互分离。
进一步，因为栅极电极4存在于相邻的垂直MOSFET 2之间，MOSFET 2的N+源极区(第一N+源极区21和第二N+源极区23)相互分离。MOSFET 2的P+基极区也相互分离。
当从上看时，布置三个区21、22、23所沿着的布置方向C在如图1和17中所示的所有垂直MOSFET 2中是相同的。垂直MOSFET 2可以具有相同尺寸。
在如图1和17中所示的布置方向C上相互偏移垂直于布置方向C的正交方向D上的相邻的垂直MOSFET 2的P+基极区22的位置。换言之，可相互交替地布置垂直MOSFET 2。具体地，如果垂直MOSFET2在布置方向C上的长度为L，那么偏移距离为L/2。因此，垂直MOSFET2之间的间隔为T形。
图3和图4示出了另一实施例的半导体器件。图3示出了在半导体器件40中的单元的平面布局。图4A和4B示出了分别沿着图3的线4A-4A和线4B-4B的横剖面。
除了垂直MOSFET 2，半导体器件40具有P+基极区(高杂质基极区)3，每一个作为一个单元。该P+基极区具有与MOSFET 2基本相同的尺寸。除了上述区别，半导体器件40具有与半导体器件1相同的结构。在半导体器件40中，单元中的一些不是垂直MOSFET 2而是P+基极区3。
在下文中参考图5至14说明半导体器件1和40的制造方法。为了简化，图5至10示出了相应于图1和3的线1A-1A和3A-3A的仅仅一部分的横剖面。
图11到14示出了半导体器件40的制造方法。象图4那样，图11到14示出了相应于图3的线4A-4A和4B-4B的整个部分的横剖面。
参考第一到图5，在N+硅衬底(半导体衬底)5上形成N-外延层6。
N+硅衬底5优选地具有晶体表面(100)，并掺杂1*1019/cm3到8*1019/cm3的砷(As)。例如对于6英寸的晶片，N+硅衬底5的厚度为600到700μm。
基于MOSFET的耐压和导通电阻确定N-外延层6的厚度和杂质浓度。在该实施例中，N-外延层6具有约5μm的厚度，并掺杂约2*1016/cm3的磷(P)。
接着参考图6，通过热氧化形成厚度10到50nm的氧化层(SiO2)7。然后，通过化学蒸气淀积(CVD)在其上连续淀积厚度为100到200nm的氮化物层(Si3N4)8和厚度为100到200nm的氧化层9。通过光刻对氧化层7、氮化物层8和氧化层9的复合层进行构图。
然后，使用复合层作为掩模执行硅蚀刻，因此，在N-外延层6里形成沟槽10。
由于他们影响垂直MOSFET 2的耐压和导通电阻，所以，沟槽10的深度和宽度以及沟槽之间的距离应该为合适值。然而，关于后来淀积的杂质扩散层的形成，允许一些自由度。例如通过微加工，沟槽10的宽度能为0.5μm或更小。沟槽10的深度优选地小于N-外延层6的厚度并大于后来形成的P基极层的厚度。在该实施例中，沟槽10的厚度约为1到1.5μm。
参考图7，蚀刻掉复合层，沟槽10的开口和底部的拐角是圆的。使拐角变圆的方法包括下面的方法。
日本未审查专利公开No.10-223891介绍了在氧气中约1100℃下在硅表面上生长牺牲氧化层，然后将它蚀刻掉。“Proceedings ofInternational Symposium on Power Semiconductor Devices andICs(2000)”介绍了在氢气中约950℃下执行热处理的另一方法。
接着，参考图8，在N-外延层6的表面上和沟槽10的内表面上通过热氧化形成厚度为10到100nm的栅极氧化层11。进一步，在其上通过CVD淀积多晶硅12。
为了保证用多晶硅12填满沟槽10，多晶硅12的厚度大于沟槽10的开口宽度。例如，如果沟槽10的开口宽度为0.35μm，由于沟槽10的开口宽度通过圆处理能增加，所以多晶硅12的厚度为0.35到0.7μm。
由于它用作栅极电极4，多晶硅12优选地为低电阻。一个方法是扩散P或As到淀积的多晶硅12中以使其为高浓度N型。另一方法是淀积其中扩散了杂质的多晶硅12。
参考图9，回蚀刻多晶硅12使得多晶硅12只保留在沟槽10内以用作栅极电极4。例如，蚀刻多晶硅12直到其上端低于N-外延层6的表面0.1到0.3μm。
在此之后，如图10中所示，通过CVD在栅极电极4和栅极氧化层11上生长氧化层，然后回蚀刻直到N-外延层6的表面露出。因此，栅极电极4以及栅极电极11的上表面被氧化层覆盖。
现在参考图11A和11B，向N-外延层6的上部中注入离子。例如，注入的离子是硼(B)或氟化硼(BF2)。此后，在氧化物或氮化物气体中热处理N-外延层6的上部。该离子注入和热处理改变N-外延层6的上部为P-基极区(低浓度基极区)30。例如，P-基极区30的厚度小于沟槽10。
在该工艺中，具有30到80keV的能量和5*1012/cm2到5*1013/cm2的剂量的B离子注入、以及在950℃到1150℃的几十分钟的热处理使得形成厚度约为0.5到1.5μm的P-基极区30。热处理的温度可以根据期望的P-基极区30的深度设定。
进一步，在因此形成的P-基极区的上部里，连续地执行As离子注入和在氧化物或氮化物气体中的热处理。如图11A和11B中所示，离子注入和热处理使P-基极区30的上部变成N+源极区21或23。离子注入工艺使用具有给定掩模图案的光刻胶掩模13来形成在图3或1中示出的布局中的N+源极区21和23。在该离子注入工艺中，作为P+基极区22或P+扩散区3的区域被掩模。
在该工艺中，具有30到100keV能量和1*1015/cm2到5*1016/cm2的剂量的As离子注入以及在800℃到900℃的几分钟到几十分钟的热处理使得形成厚度约为0.1到0.5μm的N+源极区21，23。
此后，如图12A和12B所示去除光刻胶掩模13。
接着参考图13A和13B，在不同于N+源极区21和23的P基极区里注入B或BF2离子。此后，在氧化物或氮化物气体中执行热处理。该离子注入和热处理使P基极区的上部变成P+基极区22或P+区3。离子注入工艺使用具有给定掩模图案的光刻胶掩模14。在N+源极区21和23上形成光刻胶掩模14。这形成了在图3中示出的布局中的P+基极区22和P+区3或形成了在图1中示出的布局中的P+基极区22。
此后，如图14A和14B中所示去除光刻胶掩模14。
最后，例如，淀积由钛(Ti)或氮化钛(TiN)组成的阻挡金属15，并在其上形成铝层16，如图2和4中所示。进一步，在N+硅衬底5的背面上形成漏极电极17。
上面的工艺分别生产如图2和4中所示的半导体器件1和40。
在上面的制造工艺中，在图13的阶段的热处理可以减少处理时间。如图15中所示，这导致与图14中所示的结构比较时P+基极区22和3的厚度减小。由此P+基极区30保留在P+基极区22和3的下面。
可替换地，在图13的阶段的离子注入工艺可以省略如图16中所示的光刻胶掩模14的形成。在这种情况下，为了在N+源极区21和23下留下P-基极区30，应该仅将该离子注入到P基极区的表面部分里。为此，优选地形成比图15中示出的那些更薄的P+基极区22和3。
如前所述，半导体器件的每一单元是布置在单元之间的沟槽栅极电极4所包围的垂直MOSFET 2。垂直MOSFET 2在栅极电极4包围的区域里具有P-基极区30。垂直MOSFET 2还具有：第一N+源极区(第一源极区)21，P+基极区(高杂质基极区)22，以及第二N+源极区(第二源极区)23。在P-基极区30的表面部分里形成这三个区。P+基极区22可以达到P-基极区30的底部。当从上看时，这三个区以这样的方式布置：在第一和第二源极区之间设置高浓度基极区。
因此，P-基极区30至少在第一和第二N+源极区21和23下存在。一个垂直MOSFET 2的第一和第二N+源极区21和23相互分离。相邻的垂直MOSFET 2的P+基极区22也相互分离。相邻的垂直MOSFET 2的N+源极区(第一和第二N+源极区21和23)也相互分离。
由此，如图17中所示，沿着栅极电极4形成在垂直MOSFET 2的第一和第二N+源极区21和23下的P-基极区30中的沟道区18。该结构允许比图21中示出的结构更高的沟道密度，增加电流容量以实现更高功率的MOSFET。
在上面的实施例中，第一N+源极区21，P+基极区22，以及第二N+源极区23基本上是矩形形状。因此，当从上看时，沟道区18基本上是U形。
该实施例允许比其中沟槽结构具有条形形状的图21的结构更高的集成密度。进一步，第一和第二N+源极区21和23在P+基极区22中不存在。这消除了在P+基极区22的两侧里形成N+源极区的需求，其使得具有更高的集成密度。更高的集成密度使得沟道密度增加，因此提高电流容量。
由此该实施例实现更低的导通电阻。
如以前所述，在布置方向C上相互偏移在垂直于布置方向C的正交方向D上的相邻的垂直MOSFET 2的P+基极区22的位置。换言之，P+基极区22不对准。这避免了流过每一个P+基极区22的雪崩电流的集中，因而实现高击穿电阻。
尤其，由于偏移距离是垂直MOSFET 2在布置方向C上的长度L的一半，所以最优化了P+基极区22的位置，由此实现可能的最高击穿电阻。
在本发明的半导体器件中，可能以这种方式布置垂直MOSFET2：MOSFET 2之间的间隔是十字形的。然而，在这种情况下，难以以多晶硅12(栅极电极4)完全填充间隔，导致将在十字形的中心部分形成孔或凹槽。
为了避免这一点，半导体器件1和40以这种方式放置垂直MOSFET 2：MOSFET 2之间的间隔是T形的。这使得该间隔容易被多晶硅12填满。这防止了在间隔区域里孔或凹槽的形成。
上面的说明示出了这种情况，其中：第一和第二源极区是N+源极区21和23，高浓度基极区是P+基极区22和3，以及低浓度基极区是P-基极区30。然而该发明不限于此，并且每一个区的导电类型可以相反。第一和第二源极区可以是P+源极区，高浓度基极区可以是N+基极区，以及低浓度基极区是N-基极区。在这种情况下，半导体衬底是P+型以及外延层是P-型。
上面的说明示出了这种情况，其中：在布置方向C上相互偏移在垂直于布置方向C的正交方向D上的相邻的垂直MOSFET 2的P+基极区22的位置。然而，本发明不限于此。如果在布置方向C上或者在正交方向D上相互偏移相邻的垂直MOSFET 2的P+基极区22的位置，那么能避免雪崩电流的集中。因此，例如，如图19中所示，在垂直于布置方向C的正交方向D上相互偏移相邻的垂直MOSFET 2的P+基极区22的位置。在该结构中，偏移距离优选为W/2，其中W是垂直MOSFET 2在正交方向D上的宽度。进一步，在图19的结构中，通过使用带有狭缝图案的光刻胶可以一次形成垂直MOSFET 2的P+基极区22。在图1、3和17的结构中，通过使用孔形的光刻胶图案来形成P+基极区22。
明显的是本发明不限于上面的实施例，在不脱离本发明的范围和精神的情况下可以修改和变化。

Claims (20)

1.一种半导体器件，包括：
多个单元，每一单元包括垂直金属氧化物半导体场效应晶体管，其包括：在第一基极区里形成的第一源极区；在第一基极区里形成的且与第一源极区分离的第二源极区，和在第一基极区里形成的且布置在第一和第二源极区之间的第二基极区；以及
在多个单元中的每一个的附近形成的沟槽栅极，
其中单元的第二源极区按照沿着该单元的第一源极区、第二基极区和第二源极区的排列方向与相邻单元的第一源极区分离。
2.根据权利要求1的半导体器件，其中第一源极区、第二源极区和第二基极区每一个都是矩形形状。
3.一种半导体器件，包括：
多个单元，每一单元包括垂直金属氧化物半导体场效应晶体管，其包括：在第一基极区里形成的第一源极区，在第一基极区里形成的且与第一源极区分离的第二源极区，和在第一基极区里形成的且布置在第一和第二源极区之间的第二基极区；以及
在多个单元中的每一个的附近形成的沟槽栅极，
其中除了与第二基极区相邻的部分外，沿着每一单元的侧面形成在第一和第二源极区下的第一基极区里的U形的沟道区。
4.根据权利要求3的半导体器件，其中第一源极区、第二源极区和第二基极区每一个都是矩形形状，以及在每个第一和第二源极区之下形成所述U形的沟道区。
5.根据权利要求1的半导体器件，其中在相同的第一方向上布置单元的第一源极区、第二源极区和第二基极区。
6.根据权利要求3的半导体器件，其中在相同的第一方向上布置单元的第一源极区、第二源极区和第二基极区。
7.根据权利要求5的半导体器件，其中在第一方向或垂直于第一方向的第二方向上相互偏移相邻单元的第二基极区的位置。
8.根据权利要求6的半导体器件，其中在第一方向或垂直于第一方向的第二方向上相互偏移相邻单元的第二基极区的位置。
9.根据权利要求7的半导体器件，其中在第一方向上相互偏移时，偏移距离为一个单元在第一方向上的长度的一半，以及在第二方向上相互偏移时，偏移距离为一个单元在第二方向上的长度的一半。
10.根据权利要求8的半导体器件，其中在第一方向上相互偏移时，偏移距离为一个单元在第一方向上的长度的一半，以及在第二方向上相互偏移时，偏移距离为一个单元在第二方向上的长度的一半。
11.根据权利要求1的半导体器件，其中以单元之间的间隔是T形的方式布置单元。
12.根据权利要求3的半导体器件，其中以单元之间的间隔是T形的方式布置单元。
13.根据权利要求1的半导体器件，其中多个单元的一些单元包括具有与垂直金属氧化物半导体场效应晶体管相同尺寸的杂质扩散区。
14.一种制造半导体器件的方法，包括：
在半导体衬底上形成沟槽栅极并定义具有基本上为矩形形状的多个单元区；
在多个单元区的每一个中形成第一基极区；
在多个单元区的每一个中在第一基极区上形成第一源极区和第二源极区；以及
在多个单元区的每一个中在第一和第二源极区之间形成第二基极区，对其排列使得所述第一和第二源极区由所述第二基极区分离，并且所述第一源极区、第二基极区和第二源极区按这种次序沿着所述矩形形状的长边方向排列，
其中多个单元区的其中一个的第二源极区按照沿着所述长边方向与相邻单元区的第一源极区分离。
15.根据权利要求14的制造半导体器件的方法，其中在第一和第二源极区之间以这样的方式形成第二基极区，所述方式是：除了与每一单元里的第二基极区相邻的部分外，沿着每一单元的侧面形成在第一和第二源极区下的第一基极区里的沟道区。
16.根据权利要求14的制造半导体器件的方法，其中第一源极区、第二源极区和第二基极区每一个都是矩形形状。
17.根据权利要求14的制造半导体器件的方法，其中在相同的第一方向上布置单元的第一源极区、第二源极区和第二基极区。
18.根据权利要求14的制造半导体器件的方法，其中在第一方向或垂直于第一方向的第二方向上相互偏移相邻单元的第二基极区的位置。
19.根据权利要求18的制造半导体器件的方法，其中在第一方向上相互偏移时，偏移距离为一个单元在第一方向上的长度的一半，以及在第二方向上相互偏移时，偏移距离为一个单元在第二方向上的长度的一半。
20.根据权利要求14的制造半导体器件的方法，其中以单元之间的间隔是T形的方式布置单元。
CNB2004101049416A 2003-12-26 2004-12-27 半导体器件及其制造方法 Expired - Fee Related CN100388505C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2003432376 2003-12-26
JP2003432376A JP4059846B2 (ja) 2003-12-26 2003-12-26 半導体装置及びその製造方法

Publications (2)

Publication Number Publication Date
CN1638148A CN1638148A (zh) 2005-07-13
CN100388505C true CN100388505C (zh) 2008-05-14

Family

ID=34697688

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB2004101049416A Expired - Fee Related CN100388505C (zh) 2003-12-26 2004-12-27 半导体器件及其制造方法

Country Status (5)

Country Link
US (2) US7429768B2 (zh)
JP (1) JP4059846B2 (zh)
KR (1) KR100661083B1 (zh)
CN (1) CN100388505C (zh)
TW (1) TWI247429B (zh)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5198752B2 (ja) * 2006-09-28 2013-05-15 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP2009076540A (ja) * 2007-09-19 2009-04-09 Nec Electronics Corp 半導体装置
US9653597B2 (en) * 2010-05-20 2017-05-16 Infineon Technologies Americas Corp. Method for fabricating a shallow and narrow trench FET and related structures
CN106898549A (zh) * 2015-12-21 2017-06-27 株洲南车时代电气股份有限公司 沟槽栅igbt及沟槽栅igbt制作方法
JP6844228B2 (ja) * 2016-12-02 2021-03-17 富士電機株式会社 半導体装置および半導体装置の製造方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5405794A (en) * 1994-06-14 1995-04-11 Philips Electronics North America Corporation Method of producing VDMOS device of increased power density
JPH09121047A (ja) * 1995-10-24 1997-05-06 Rohm Co Ltd 縦型ｍｏｓｆｅｔ
US5763914A (en) * 1997-07-16 1998-06-09 Megamos Corporation Cell topology for power transistors with increased packing density
CN1353863A (zh) * 1999-04-22 2002-06-12 理查德·K·威廉斯 具有降低接通电阻的超级自对准的沟－栅双扩散金属氧化物半导体器件
US6445036B1 (en) * 1999-08-23 2002-09-03 Nec Corporation Semiconductor device having trench-structured rectangular unit cells
US6603173B1 (en) * 1991-07-26 2003-08-05 Denso Corporation Vertical type MOSFET

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07235672A (ja) 1994-02-21 1995-09-05 Mitsubishi Electric Corp 絶縁ゲート型半導体装置およびその製造方法
US6204533B1 (en) 1995-06-02 2001-03-20 Siliconix Incorporated Vertical trench-gated power MOSFET having stripe geometry and high cell density
US6049108A (en) * 1995-06-02 2000-04-11 Siliconix Incorporated Trench-gated MOSFET with bidirectional voltage clamping
JP3384198B2 (ja) 1995-07-21 2003-03-10 三菱電機株式会社 絶縁ゲート型半導体装置およびその製造方法
US6720615B2 (en) * 1996-01-22 2004-04-13 Fuji Electric Co., Ltd. Vertical-type MIS semiconductor device
US5770878A (en) * 1996-04-10 1998-06-23 Harris Corporation Trench MOS gate device
US6351009B1 (en) * 1999-03-01 2002-02-26 Fairchild Semiconductor Corporation MOS-gated device having a buried gate and process for forming same
US6312993B1 (en) * 2000-02-29 2001-11-06 General Semiconductor, Inc. High speed trench DMOS
GB0113143D0 (en) * 2001-05-29 2001-07-25 Koninl Philips Electronics Nv Manufacture of trench-gate semiconductor devices
US7078296B2 (en) * 2002-01-16 2006-07-18 Fairchild Semiconductor Corporation Self-aligned trench MOSFETs and methods for making the same
JP4004843B2 (ja) * 2002-04-24 2007-11-07 Ｎｅｃエレクトロニクス株式会社 縦型ｍｏｓｆｅｔの製造方法
JP3640945B2 (ja) * 2002-09-02 2005-04-20 株式会社東芝 トレンチゲート型半導体装置及びその製造方法
JP2004241413A (ja) * 2003-02-03 2004-08-26 Toshiba Corp 半導体装置
JP3715971B2 (ja) 2003-04-02 2005-11-16 ローム株式会社 半導体装置
US7638841B2 (en) * 2003-05-20 2009-12-29 Fairchild Semiconductor Corporation Power semiconductor devices and methods of manufacture
JP3703816B2 (ja) 2003-06-18 2005-10-05 株式会社東芝 半導体装置
JP4623956B2 (ja) * 2003-11-12 2011-02-02 株式会社豊田中央研究所 Ｉｇｂｔ
CN100502036C (zh) * 2003-12-22 2009-06-17 松下电器产业株式会社 纵型栅极半导体装置及其制造方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6603173B1 (en) * 1991-07-26 2003-08-05 Denso Corporation Vertical type MOSFET
US5405794A (en) * 1994-06-14 1995-04-11 Philips Electronics North America Corporation Method of producing VDMOS device of increased power density
JPH09121047A (ja) * 1995-10-24 1997-05-06 Rohm Co Ltd 縦型ｍｏｓｆｅｔ
US5763914A (en) * 1997-07-16 1998-06-09 Megamos Corporation Cell topology for power transistors with increased packing density
CN1353863A (zh) * 1999-04-22 2002-06-12 理查德·K·威廉斯 具有降低接通电阻的超级自对准的沟－栅双扩散金属氧化物半导体器件
US6445036B1 (en) * 1999-08-23 2002-09-03 Nec Corporation Semiconductor device having trench-structured rectangular unit cells

Also Published As

Publication number Publication date
US7429768B2 (en) 2008-09-30
TWI247429B (en) 2006-01-11
US20050139873A1 (en) 2005-06-30
JP4059846B2 (ja) 2008-03-12
TW200527677A (en) 2005-08-16
KR100661083B1 (ko) 2006-12-26
US20080274599A1 (en) 2008-11-06
US7666744B2 (en) 2010-02-23
CN1638148A (zh) 2005-07-13
KR20050067012A (ko) 2005-06-30
JP2005191359A (ja) 2005-07-14

Similar Documents

Publication Publication Date Title
EP1033759B1 (en) MOS-gated device having a buried gate and process for forming same
JP4743744B2 (ja) フローティングアイランド電圧維持層を有する半導体パワーデバイス
JP3395473B2 (ja) 横型トレンチｍｉｓｆｅｔおよびその製造方法
KR100270796B1 (ko) 자기정렬셀을 가진 mos게이트소자의 제조방법
US6620667B2 (en) Method of making a HF LDMOS structure with a trench type sinker
US6277695B1 (en) Method of forming vertical planar DMOSFET with self-aligned contact
CN101536163A (zh) 电荷平衡场效应晶体管
JP2004342660A (ja) 半導体装置及びその製造方法
US20100044786A1 (en) Semiconductor device
JP4490094B2 (ja) トレンチ金属酸化膜半導体電界効果トランジスタ素子の製造方法
JP2009088005A (ja) 半導体装置およびその製造方法
JP2005505918A (ja) フローティングアイランドを形成するための雛壇状のトレンチを有する電圧維持層を備える半導体パワーデバイスの製造方法
CN111180522A (zh) 具有超结和嵌氧硅层的半导体器件
KR20010013955A (ko) 전계-효과 반도체 소자의 제조
KR100272051B1 (ko) 접점윈도우를통해베이스주입한p-채널mos게이트소자제조공정
JP2850852B2 (ja) 半導体装置
US8173509B2 (en) Semiconductor device and method for manufacturing the same
US7666744B2 (en) Method of manufacturing a semiconductor device having a trench surrounding plural unit cells
JP3540691B2 (ja) 半導体装置とその製造方法
US20070012998A1 (en) Semiconductor device
KR20010013918A (ko) 전계-효과 반도체 소자의 제조
JP3452054B2 (ja) Ｍｏｓｆｅｔ
JP2001352075A (ja) 半導体装置
JPH07142709A (ja) 縦型ｍｏｓｆｅｔ
JP2002100783A (ja) 半導体装置

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
C56 Change in the name or address of the patentee

Owner name: RENESAS ELECTRONICS CORPORATION

Free format text: FORMER NAME: NEC CORP.

CP01 Change in the name or title of a patent holder

Address after: Kanagawa, Japan

Patentee after: Renesas Electronics Corporation

Address before: Kanagawa, Japan

Patentee before: NEC Corp.

CP02 Change in the address of a patent holder

Address after: Tokyo, Japan

Patentee after: Renesas Electronics Corporation

Address before: Kanagawa, Japan

Patentee before: Renesas Electronics Corporation

CP02 Change in the address of a patent holder
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20080514

Termination date: 20191227

CF01 Termination of patent right due to non-payment of annual fee