KR100661083B1 - 반도체장치 및 그 제조방법 - Google Patents

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Abstract

반도체장치는 종형 금속산화막반도체전계효과트랜지스터(MOSFET)를 각각 포함하는 복수의 단위셀들을 포함한다. 단위셀은 제1베이스영역에 형성된 제1소스영역, 제1베이스영역에 형성되고 제1소스영역으로부터 떨어진 제2소스영역 및 제1베이스영역에 형성되고 제1 및 제2소스영역들 사이에 배치된 제2베이스영역을 구비한다. 반도체장치는 복수의 단위셀들의 각각의 부근에 형성된 트렌치형게이트를 더 포함한다. 단위셀의 제2베이스영역은 인접한 단위셀의 제2베이스영역과 떨어져 있고 단위셀의 제1 또는 제2소스영역은 인접한 단위셀의 제1 또는 제2소스영역과 떨어져 있다.
종형 MOSFET, 트렌치형 게이트, 애벌란시전류, 채널밀도

Description

반도체장치 및 그 제조방법{Semiconductor device and method of manufacturing the same}
도 1은 본 발명의 실시예에 따른 반도체장치의 단위셀들의 평면레이아웃을 보여주는 도면이다.
도 2a 및 2b는 각각 도 1의 반도체장치의 선 A-A 및 B-B를 따른 단면도이다.
도 3은 본 발명의 다른 실시예에 따른 반도체장치의 단위셀들의 평면레이아웃을 보여주는 도면이다.
도 4a 및 4b는 각각 도 3의 반도체장치의 선 A-A 및 B-B를 따른 단면도이다.
도 5는 도 1 및 도 3의 반도체장치의 제조방법을 설명하는 단면도이다.
도 6은 도 1 및 도3의 반도체장치의 제조방법을 설명하는 단면도이다.
도 7은 도1 및 도3의 반도체장치의 제조방법을 설명하는 단면도이다.
도 8은 도 1 및 도 3의 반도체장치의 제조방법을 설명하는 단면도이다.
도 9는 도 1 및 도 3의 반도체장치의 제조방법을 설명하는 단면도이다.
도 10은 도 1 및 도 3의 반도체장치의 제조방법을 설명하는 단면도이다.
도 11a 및 11b는 도 3의 반도체장치의 제조방법을 설명하는 단면도이다.
도 12a 및 12b는 도 3의 반도체장치의 제조방법을 설명하는 단면도이다.
도 13a 및 13b는 도 3의 반도체장치의 제조방법을 설명하는 단면도이다.
도 14a 및 14b는 도 3의 반도체장치의 제조방법을 설명하는 단면도이다.
도 15a 및 15b는 본 발명의 변형예에 따른 반도체장치를 보여주는 단면도이다.
도 16a 및 16b는 본 발명의 변형예에 따른 반도체장치의 제조방법을 설명하는 단면도이다.
도 17은 도 1 및 도 3의 반도체장치의 부분확대도이다.
도 18은 단위셀들 사이의 공간이 십자로형인 단위셀들의 평면레이아웃을 보여주는 도면이다.
도 19는 단위셀들의 평면레이아웃의 다른 예를 보여주는 도면이다.
도 20은 종래 반도체장치의 사시도이다.
도 21은 도 20의 반도체장치의 단위셀들의 평면레이아웃을 보여주는 도면이다.
*도면의 주요부분에 대한 부호의 설명*
1: 반도체장치 2: 단위셀
4: 게이트전극 5: N+실리콘기판
6: N_에피택셜층 11:게이트산화막
21: 제1N+소스영역 22: P+베이스영역
본 발명은 복수의 종형 금속산화막반도체전계효과트랜지스터(MOSFET)의 단위셀들을 구비한 반도체장치에 관한 것이다.
종형 MOSFET는 파워일렉트로닉스분야에 사용된다. 보통 사용되는 종형 MOSFET는 트렌치형 게이트 MOSFET이다.
종형 MOSFET는 제1 및 제2소스전극영역들과 베이스영역을 구비한다. 위에서 보았을 때, 이 세 영역들은 제1소스영역, 베이스영역 및 제2소스영역 순으로 배열된다. 제1 및 제2소스영역들은 제1도전형(예컨대, N+소스영역들)이고, 베이스영역은 제1도전형에 반대인 제2도전형(예컨대, P+베이스영역)이다.
복수의 종형 MOSFET단위셀들을 구비한 반도체장치의 예는 일본공개특허공보 제2000-031484호에 개시되어 있다. 이 반도체장치는 셀밀도를 증가시키고 온저항을 감소시키는데 목적이 있다. 도 20은 이 반도체장치를 보여준다. N+소스영역(102)은 P+베이스영역(101) 상에 형성된다. N+소스영역(102)은 P+베이스영역(101)이 노출된 곳에 개구들을 가진다. 도 21은 이 장치의 평면도이다. 제1N+소스영역(103), P+베이스영역(104) 및 제2N+소스영역(105)의 세 영역은 이 장치의 표층부에 일렬로 배치된다.
도 20 및 21에 도시된 이 반도체장치는 행에 배치된 복수의 단위셀들을 가진 다. 따라서, 두 개의 인접한 단위셀들의 P+베이스영역들(101)은 연속된다. 또한, N+소스영역(102)은 두 개의 인접한 단위셀들에 공통된다. 즉, 인접한 단위셀들의 N+소스영역들(102)은 연속된다.
이 반도체장치에서, 채널영역(106)은 N+소스영역(102)의 양 측에만 형성된다. 따라서, 이 장치는 높은 채널밀도를 얻을 수 없고, 고전력 MOSFET를 얻을 수 없다.
게다가, 도 20 및 도 21에 도시된 반도체장치는 P+베이스영역(104)의 양측에 제1 및 제2N+소스영역들(103, 105)을 접속하는 접속부(107)를 가진다. 이 접속부(107)와 P+베이스영역(104)의 형성을 위해 요구되는 최소폭은 집적도의 향상을 제한한다. 이에 의해 전 채널폭이 제한되고 온저항을 감소시키는 것이 어렵게 된다.
일반적으로 종형 MOSFET에서, 내압을 초과하는 높은 역바이어스전압이 인가되는 경우 베이스영역들 통해 애벌란시전류가 흐른다. 따라서, 역바이어스전압이 증가한다면, 애벌란시항복에 의해 애벌란시전류가 흐른다.
따라서, 복수의 종형 MOSFET들의 베이스영역들이 서로 인접하게 되면, 큰 전류흐름이 집중되어 게이트산화막파괴 등을 야기하게 된다.
본 발명은 상기한 문제점을 해결하기 위한 것으로, MOSFET가 보다 고전력이 고 고집적화가 용이한 반도체장치를 제공하기 위한 것이며 더욱 바람직하게는 애벌란시전류의 국소적인 집중을 회피할 수 있는 반도체장치를 제공하는 것이다.
본 발명의 제1면에 따르면, 반도체장치는 종형 금속산화막반도체전계효과트랜지스터(MOSFET)를 각각 포함하는 복수의 단위셀들을 포함한다. 이 단위셀은 제1베이스영역에 형성된 제1소스영역, 제1베이스영역에 형성되고 제1소스영역으로부터 떨어진 제2소스영역 및 제1베이스영역에 형성되고 제1 및 제2소스영역 사이에 배치된 제2베이스영역을 구비한다. 이 반도체장치는 복수의 단위셀들 각각의 부근에 형성된 트렌치형 게이트를 더 포함한다. 단위셀의 제2베이스영역은 인접한 단위셀의 제2베이스영역으로부터 떨어져 있고 단위셀의 제1 또는 제2소스영역은 인접한 단위셀의 제1 또는 제2소스영역으로부터 떨어져 있다.
본 발명의 다른 면에 따르면, 반도체장치는 종형 금속산화막반도체전계효과트랜지스터(MOSFET)를 각각 포함하는 복수의 단위셀들을 포함한다. 단위셀은 제1베이스영역에 형성된 제1소스영역, 제1베이스영역에 형성되고 제1소스영역으로부터 떨어진 제2소스영역 및 제1베이스영역에 형성되고 제1 및 제2소스영역 사이에 배치된 제2베이스영역을 포함한다. 반도체장치는 복수의 단위셀들의 각각의 부근에 형성된 트렌치형 게이트를 더 포함한다. 제1 및 제2소스영역들 아래 제1베이스영역의 채널영역은 제2베이스영역에 인접부를 제외하고는 각 단위셀의 측면을 따라 형성된다.
본 발명의 상술한 그리고 다른 목적들, 이점 및 특징들이 첨부도면과 함께 다음의 설명으로부터 더욱 명백해 질 것이다.
본 발명은 예시적인 실시예들을 참조로 이하에서 설명될 것이다. 이 기술분야의 숙련자들은 본 발명의 개시를 이용해 많은 변형 실시예들이 이루어질 수 있고 본 발명은 설명된 목적을 위해 예시된 실시예들에 제한되지 않는다는 것을 알 수 있을 것이다.
본 발명의 바람직한 실시예들이 도면들을 참조로 하여 이하에서 설명될 것이다.
도 1은 실시예에 따른 반도체장치의 단위셀들의 평면레이아웃을 보여준다. 도 2a 및 2b는 각각 도 1의 선 2A-2A 및 선 2B-2B에 따른 단면을 보여준다.
이 실시예의 반도체장치(1)는 복수의 종형 MOSFET들(단위셀들)(2)을 가진다. 종형 MOSFET(2)은 종형 MOSFET들(2) 사이의 공간에 형성된 트렌치형 게이트전극(게이트)(4)으로 둘러싸여진다. 따라서, 종형 MOSFET(2)는 트렌치형 게이트 MOSFET이고, UMOS로도 불려진다.
종형 MOSFET(2)는 도 2a 및 2b에 보여지는 바와 같이 P-베이스영역(저농도베이스영역)(30)을 가진다. 이 P-베이스영역(30)은 게이트전극(4)으로 둘러싸여진 영역에 형성된다.
종형 MOSFET(2)도 제1N+소스영역(제1소스영역)(21), P+베이스영역(고농도베이스영역)(22) 및 제2N+소스영역(제2소스영역)(23)을 가진다. 위에서 보았을 때, 세 개의 영역들은 제1소스영역(21), 베이스영역(22) 및 제2소스영역(23)의 순으로 배치된다.
제1N+소스영역(21)은 P_베이스영역(30)의 표층부에 형성된다. P+베이스영역(22)은 적어도 P_베이스영역(30)의 표층부에 형성된다. 이 실시예에서, P+베이스영역(22)은 도 2a 및 2b에 보여지는 바와 같이 P_베이스영역(30)의 깊이방향의 전 영역에 존재한다. 제2N+소스영역(23)은 제1N+소스영역(21)이 형성되는 부분과 다른 P _베이스영역(30)의 표층부에 형성된다. 이 P-베이스영역(30)은 제1 및 제2N+소스영역들(21, 23) 아래에 존재한다.
제1N+소스영역(21), P+베이스영역(22) 및 제2N+소스영역(23)의 세 영역들은 각각 위에서 보았을 때 대략 직사각형이다. 이들은 대략 입방체형이다. 간략화를 위해, 도 1은 제1N+소스영역, P+베이스영역 및 제2N+소스영역 각각에 대한 부호 21, 22 및 23을 하나의 종형 MOSFET(2)에 대해서만 보여준다.
각 종형MOSFET(2)에서 제1N+소스영역(21) 및 제2N+소스영역(23)은 서로 떨어져 있다.
또한, 인접한 종형 MOSFET들(2) 사이에 게이트전극(4)이 존재하기 때문에, 이 종형 MOSFET들(2)의 N+소스영역들(제1N+소스영역(21) 및 제2N+소스영역(23))은 서로 떨어져 있다. 이 종형 MOSFET들(2)의 P+베이스영역들도 서로 떨어져 있다.
위에서 보았을 때 세 개의 영역들(21, 22, 23)이 배치된 배치방향 C는 도 1 및 도 17에서 보여지는 바와 같이 모든 종형 MOSFET들(2)이 동일하다. 종형MOSFET들(2)은 동일한 크기를 가질 수 있다.
배치방향 C에 수직한 직교방향 D에서 인접한 종형 MOSFET들(2)의 P+베이스영역의 위치들은 도 1 및 도 17에서 보여지는 바와 같이, 배치방향 C에서 서로 오프셋되어 있다. 즉, 종형 MOSFET들(2)은 서로 엇갈리게 배치된다. 특히, 배치방향 C에서 종형 MOSFET(2)의 길이가 L이라면, 오프셋거리는 L/2이다. 따라서, 종형 MOSFET들(2) 사이의 공간은 T형이다.
도 3 및 도 4는 다른 실시예의 반도체장치이다. 도 3은 반도체장치(40)의 단위셀들의 평면레이아웃을 보여준다. 도 4a 및 4b는 각각 도 3의 선 4A-4A 및 선 4B-4B에 따른 단면을 보여준다.
종형 MOSFET들(2) 이외에, 이 반도체장치(40)는 단위셀로서 각각 P+베이스영역들(고농도베이스영역들)(3)을 가진다. P+베이스영역은 대략 종형 MOSFET(2)과 동일한 크기를 가진다. 이 반도체장치(40)는 상술한 점을 제외하고는 반도체장치(1)와 동일한 구성을 가진다. 이 반도체장치(40)에서, 단위셀들의 일부는 종형 MOSFET들(2)이 아니라 P+베이스영역들(3)이다.
반도체장치(1, 40)의 제조방법이 도 5 내지 14를 참조로 하여 이하에서 설명 된다. 단순화를 위해, 도 5 내지 10은 도 1 및 도 3의 선 1A-1A 및 3A-3A의 일부에만 대응하는 단면들을 보여준다.
도 11 내지 14는 반도체장치(40)의 제조방법을 보여준다. 도 4와 같이, 도 11 내지 14는 도 3의 선 4A-4A 및 4B-4B의 전 부분에 대응하는 단면을 보여준다.
우선 도 5를 참조로 하면, N_에피택셜층(6)이 N+실리콘기판(반도체기판)(5) 상에 성장된다.
N+실리콘기판(5)은 바람직하게는 1×1019/㎤ 내지 8×1019/㎤의 비소(As)로 도핑된 결정면을 가진다. 이 N+실리콘기판(5)의 두께는 예컨대, 6인치의 웨이퍼에 대해 600 내지 700㎛이다.
N_에피택셜층(6)의 두께와 불순물농도는 MOSFET의 내압과 온저항을 기초로 결정된다. 이 예에서, N_에피택셜층(6)은 약 2×1016/㎤의 인(P)으로 도핑되고 약 5㎛의 두께를 가진다.
다음 도 6을 참조로 하면, 10 내지 50㎚의 두께를 가진 산화막(SiO2)(7)이 열산화에 의해 형성된다. 다음 100 내지 200㎚의 두께를 가진 질화막(Si3N4)(8) 및 100 내지 200㎚의 두께를 가진 산화막(9)이 화학기상증착(CVD)에 의해 그 위에 이어서 증착된다. 산화막(7), 질화막(8) 및 산화막(9)의 복합막이 포토리소그래피기술에 의해 패턴닝된다.
다음 마스크로 복합막을 사용해 실리콘에칭이 수행되어 N_에피택셜층(6)에 트렌치(10)를 형성한다.
종형 MOSFET(2)의 내압과 온저항에 영향을 미치기 때문에 트렌치(10)의 깊이와 폭 및 트렌치들 사이의 거리는 적절한 값이어야 한다. 그러나, 이 후에 형성되는 불순물확산층의 형성에 관계가 있어 어느 정도의 자유도가 있다. 트렌치(10)의 폭은 예컨대, 미세가공기술에 의해 0.5㎛이하가 될 수 있다. 트렌치(10)의 깊이는 N_에피택셜층(6)의 두께보다 얕고 이후에 형성되는 P베이스층보다 깊은 것이 바람직하다. 이 예에서, 트렌치(10)의 두께는 약 1 내지 1.5㎛이다.
도 7를 참조로 하면, 복합막을 에칭에 의해 제거하고 트렌치(10)의 개구 및 바닥의 코너가 라운딩된다. 코너들을 라운딩하는 방법은 다음을 구비한다.
일본공개특허공보 제10-223891호는 약 1100℃의 산소분위기에서 실리콘기판에 특성산화막을 성장한 후, 에칭하여 제거하는 방법을 개시하고 있다. "Proceeding of International Symposium On Power Semiconductor Devices and ICs(2000)"은 약 950℃에서 수소분위기에서 열처리를 수행하는 다른 방법을 개시한다.
다음, 도 8을 참조로 하면, 10 내지 100㎚의 두께를 가진 게이트산화막(11)을 열산화에 의해 N_형에피택셜층(6) 및 트렌치(10)의 내부면에 형성한다. 또한, 폴리실리콘(12)은 CVD에 의해 그 위에 증착된다.
트렌치(10)가 폴리실리콘(12)으로 채워지도록 하기 위해, 폴리실리콘(12)의 두께는 트렌치(10)의 개구폭보다 크게 된다. 예컨대, 트렌치(10)의 개구폭이 0.35㎛이면, 트렌치(10)의 개구폭은 라운딩공정에 의해 증가할 수 있기 때문에 폴리실리콘(12)의 두께는 0.35 내지 0.7㎛이 된다.
폴리실리콘(12)은 게이트전극(4)으로 제공되기 때문에 저저항인 것이 바람직하다. 고농도 N형을 만들기 위한 한 방법은 P 또는 As를 증착된 폴리실리콘(12)으로 확산시키는 것이다. 다른 방법은 도핑된 불순물로 폴리실리콘(12)을 증착하는 것이다.
다음, 도 9를 참조로 하면, 폴리실리콘(12)은 에칭되어 게이트전극(4)으로 제공되는 트렌치(10) 내부에만 폴리실리콘(12)이 남겨진다. 예를 들면, 폴리실리콘(12)은 그것의 상단이 N_형에피택셜층(6)의 표면보다 0.1 내지 0.3㎛ 만큼 낮아질 때까지 에칭된다.
그 후, 산화막은 CVD에 의해 게이트전극(4) 및 게이트산화막(11) 상에 성장된 후, N_형에피택셜층(6)의 표면이 도 10에서 보여지는 바와 같이 노출될 때까지 에칭된다. 이에 의해 게이트전극(4)의 상면은 게이트전극(11)과 일체인 산화막으로 덮여진다.
도 11a 및 도 11b를 참조로 하면, N_형에피택셜층(6)의 상부에 이온이 주입된다. 주입된 이온은 예를 들면, 붕소(B) 또는 플루오르화붕소(BF2)이다. 그 후, 이 N_형에피택셜층(6)의 상부는 산소 또는 질소분위기에서 열처리된다. 이온주입 및 열 처리는 N_형에피택셜층(6)의 상부를 P_베이스영역(저농도베이스영역)(30)으로 변화시킨다. P_베이스영역(30)의 두께는 예컨대, 트렌치(10)보다 얇다.
이 공정에서, 30 내지 80keV의 에너지 및 5×1012/㎠ 내지 5×1013/㎠의 도즈량으로 B이온을 주입하고 950℃ 내지 1150℃에서 수십분 동안 열처리를 하는 것에 의해 약 0.5 내지 1.5㎛의 두께로 P-베이스영역(30)이 형성된다. 열처리의 온도는 P-베이스영역(30)의 소망의 깊이에 따라 설정될 수 있다.
또한, 이렇게 형성된 P-베이스영역의 상부에서, 비소 이온주입 및 산소 또는 질소 분위기에서의 열처리가 연속적으로 이루어진다. 이온주입 및 열처리는 도 11a 및 11b에서 보여지는 바와 같이, P-베이스층(30)의 상부를 N+소스영역(21, 23)으로 변화시킨다. 이온주입공정은 소정의 마스크패턴을 가진 포토레지스트마스크를 이용하여 도 3 또는 도 1에서 보여지는 바와 같은 레이아웃에 N+소스영역들(21, 23)을 형성한다. 이 이온주입공정에서, P+베이스영역(22) 또는 P+확산영역(3)으로 제공될 영역들이 마스크된다.
이 공정에서, 30 내지 100keV의 에너지 및 1×1015/㎠ 내지 5×1016/㎠의 도즈량으로 비소이온을 주입하고 800 내지 900℃로 수십분동안 열처리를 하는 것에 의해 약 0.1 내지 0.5㎛의 두께를 가진 N+소스영역(21, 23)을 형성한다.
그 후, 포토레지스트마스크(13)는 도 12a 및 12b에 보여지는 바와 같이 제거된다.
도 13a 및 13b를 참조로 하면, B 또는 BF2이온이 N+소스영역들(21, 23)과는 다른 P베이스영역으로 주입된다. 그 후, 열처리가 산소 또는 질소 분위기에서 수행된다. 이온주입과 열처리는 P베이스영역의 상부를 P+베이스영역(22) 또는 P+영역(3)으로 변화시킨다. 이온주입공정은 소정의 마스크패턴을 가진 포토레지스트마스크(14)를 사용한다. 이 포토레지스트마스크(14)는 N+소스영역들(21, 23) 상에 형성된다. 이것은 도 3에서 보여지는 레이아웃에서 P+베이스영역들(22) 및 P+영역들(3)을 형성하거나 도 1에서 보여지는 레이아웃에서 P+베이스영역들(22)을 형성한다.
그 후, 포토레지스트마스크(14)는 도 14a 및 14b에서 보여지는 바와 같이, 제거된다.
최종적으로, 예컨대, 티타늄(Ti) 또는 질화티타늄(TiN)으로 이루어진 배리어메탈(15)이 증착되고 그 위에 도 2 및 4에서 보여지는 바와 같이, 알루미늄층(16)이 형성된다. 또한 드레인전극(17)은 N+실리콘기판(5)의 배면에 형성된다.
상기 공정은 도 2 및 도 4에 보여지는 바와 같은 반도체장치(1, 40)를 각각 제조한다.
상기 제조공정에서, 도 13의 단계에서 열처리공정은 처리시간을 감소시킬 수 있다. 이것은 도 15에서 보여지는 바와 같이, 도 14에서 보여지는 구성에 비해 P+베이스영역들(22, 3)의 두께를 감소시킨다. 이에 의해 P_베이스영역(30)은 P+베이스영역들(22, 3) 아래에 남겨진다.
또는, 도 13의 단계에서 이온주입공정은 도 16에서 보여지는 바와 같이 포토레지스트마스크(14)의 형성을 생략할 수 있다. 이 경우에, N+소스영역들(21, 23) 아래의 P_베이스영역(30)을 제거하기 위해, 이온이 P베이스영역의 표층부에만 주입되어야 한다. 이 때문에 도 15에서 보여지는 것 보다 얇은 P+베이스영역들(22, 3)을 형성하는 것은 바람직하다.
상술한 바와 같이, 반도체장치의 각 단위셀은 단위셀들 사이에 배치된 트렌치형게이트전극(4)으로 둘러싸여진 종형 MOSFET(2)이다. 이 종형 MOSFET(2)은 게이트전극(4)으로 둘러싸인 영역에서 P_베이스영역(30)을 가진다. 종형 MOSFET(2)는 제1N+소스영역(제1소스영역)(21), P+베이스영역(고농도베이스영역)(22) 및 제2N+소스영역(제2소스영역)(23)을 더 가진다. 이 세 개의 영역들은 P-베이스영역(30)의 표층부에 형성된다. P+베이스영역(22)은 P-베이스영역(30)의 저면에 닿을 수 있다. 위에서 보았을 때 이 세 영역들은 제1 및 제2소스영역들 사이에 고농도베이스영역이 위치되도록 배치될 수 있다.
따라서, P-베이스영역(30)은 적어도 제1 및 제2N+소스영역들(21, 23) 아래에 존재한다. 종형 MOSFET(2)의 이 제1 및 제2N+소스영역들(21, 23)은 서로 떨어져 있다. 인접한 종형 MOSFET들(2)의 P+베이스영역들(22)도 서로 떨어져 있다. 인접한 종형 MOSFET들(2)의 N+소스영역들(제1 및 제2N+소스영역들(21, 23))도 서로 떨어져 있다.
이에 의해 종형 MOSFET(2)의 제1 및 제2N+소스영역들(21, 23) 아래에 P-베이스영역(30)에서의 채널영역(18)은 도 17에서 보여지는 바와 같이, 게이트전극(4)을 따라 형성된다. 이 구성은 도 21에서 보여지는 구성보다 채널밀도를 더 높게 하여 전류커패시티를 증가시킴으로써 높은 전력의 MOSFET를 이룰 수 있다.
상기 실시예에서, 제1N+소스영역(21), P+베이스영역(22) 및 제2N+소스영역(23)은 대략 직사각형이다. 따라서, 채널영역(18)은 위에서 보았을 때 대략 U형이다.
이 실시예에서는 트렌치구조가 스트라이프형인 도 21의 구성보다 고집적화를 이룰 수 있다. 또한 제1 및 제2N+소스영역들(21, 23)은 P+베이스영역(22)에 존재하지 않는다. 이것은 P+베이스영역(22)의 양측에 N+소스영역을 형성할 필요를 없애고 고집적화를 이룰 수 있다. 고집적화는 채널밀도를 증가시켜 전류커패시티를 향상시킨다.
이에 의해 이 실시예는 낮은 온저항을 이룰 수 있다.
앞서 기술한 바와 같이, 배치방향 C에 수직한 직교방향 D에서 인접한 종형MOSFET들(2)의 P+베이스영역들(22)의 위치들은 배치방향 C에서 서로 오프셋된다. 즉, P+베이스영역들(22)은 정렬되지 않는다. 이것은 P+베이스영역들(22)의 각각을 통해 흐르는 애벌란시전류의 집중을 피하게 하여 우수한 항복저항을 이룰 수 있다.
특히, 종형 MOSFET(2)의 배치거리(C)에서 오프셋거리는 길이 L의 1/2이기 때문에, P+베이스영역들(22)의 배치들이 최적화되어 가장 우수한 항복저항을 이룰 수 있다.
본 발명의 반도체장치에서, 종형 MOSFET들(2) 사이의 공간이 십자형으로 되도록 종형 MOSFET들(2)을 배치할 수 있다. 그러나, 이 경우, 폴리실리콘(게이트전극(4))(12)으로 공간을 완전히 채우기 어렵기 때문에 홀 또는 오목부가 십자형의 중앙부(19)에 형성된다.
이를 피하기 위해, 반도체장치(1, 40)는 종형 MOSFET들(2) 사이의 공간이 T형이 되도록 종형 MOSFET들(2)을 둘 수 있다. 이것은 공간이 폴리실리콘(12)으로 쉽게 채워질 수 있게 한다. 이것은 공간영역에서 홀 또는 오목부의 형성을 막는다.
상기 설명은 제1 및 제2소스영역들이 N+소스영역들(21, 23)이고, 고농도베이스영역이 P+베이스영역들(22, 3)이고 저농도 베이스영역이 P-베이스영역(30)인 경우이다. 그러나, 본 발명은 이것에 제한되지 않고 각 영역의 도전형이 반대일 수 있다. 제1 및 제2소스영역들은 P+소스영역들이고, 고농도베이스영역은 N+베이스영역이며 저농도베이스영역은 N-베이스영역일 수 있다. 이 경우, 반도체기판은 P+형이고 에피택셜층은 P-형이다.
상기 설명은 배치방향 C에 수직한 직교방향 D에서 인접한 종형 MOSFET들(2)의 P+베이스영역들(22)의 위치들이 배치방향 C에 서로 오프셋되는 경우이다. 그러나, 본 발명은 여기에 제한되지 않는다. 인접한 종형 MOSFET들(2)의 P+베이스영역들(22)의 위치들이 배치방향 C 또는 직교방향 D에서 서로 오프셋된다면 애벌란시전류의 집중은 피해질 수 있다. 따라서, 예컨대, 인접한 종형 MOSFET들(2)의 P+베이스영역들(22)의 위치들은 도 19에서 보여지는 바와 같이, 배치방향 C에 수직한 직교방향 D에서 서로 오프셋될 수 있다. 이 구성에서, W가 종형 MOSFET(2)의 직교방향에서의 폭인 경우, 오프셋거리는 W/2가 바람직하다. 또한, 도 19의 구성에서 종형 MOSFET(2)의 P+베이스영역들(22)은 슬릿패턴의 포토레지스트를 사용하는 것에 의해 일괄하여 형성될 수 있다. P+베이스영역들(22)은 도 1, 3 및 17의 구성에서 홀모양의 포토레지스트패턴을 사용하여 형성될 수 있다.
본 발명은 상기 실시예에 제한되지 않고 본 발명의 범위 및 사상에서 벗어남이 없이 변경되고 수정될 수 있다는 것은 명백하다.
본 발명에 의하면, 채널밀도를 증가시켜 전류커패시터가 향상되고 각 종형MOSFET를 보다 고전력에 적합하게 할 수 있다. 또한, 베이스영역의 양측부에는 소스영역을 설치하기 않기 때문에 집적도가 향상될 수 있다.

Claims (20)

  1. 제1베이스영역에 형성된 제1소스영역,
    제1베이스영역에 형성되고 제1소스영역으로부터 떨어진 제2소스영역 및
    제1베이스영역에 형성되고 제1 및 제2소스영역들 사이에 배치된 제2베이스영역을 구비한 종형 금속산화막반도체전계효과트랜지스터(MOSFET)를 각각 포함하는 복수의 단위셀들; 및
    복수의 단위셀들의 각각의 부근에 형성된 트렌치형 게이트를 포함하고,
    단위셀의 제2베이스영역은 인접한 단위셀의 제2베이스영역으로부터 떨어져 있고 단위셀의 제1 또는 제2소스영역은 인접한 단위셀의 제1 또는 제2소스영역으로부터 떨어져 있는 반도체장치.
  2. 제1항에 있어서, 제1소스영역, 제2소스영역 및 제2베이스영역은 각각 직사각형인 반도체장치.
  3. 제1베이스영역에 형성된 제1소스영역,
    제1베이스영역에 형성되고 제1소스영역으로부터 떨어진 제2소스영역, 및
    제1베이스영역에 형성되고 제1 및 제2소스영역들 사이에 배치된 제2베이스영역을 구비하는 종형 금속산화막반도체전계효과트랜지스터(MOSFET)를 각각 구비한 복수의 단위셀들; 및
    복수의 단위셀들의 각각의 부근에 형성된 트렌치형 게이트를 포함하고,
    제1 및 제2소스영역들 아래의 제1베이스영역의 채널영역은 제2베이스영역에 인접한 부분을 제외하고 각 단위셀의 측면을 따라 형성된 반도체장치.
  4. 제3항에 있어서, 제1소스영역, 제2소스영역 및 제2베이스영역은 각각 직사각형이고, 각 단위셀의 채널영역은 U형인 반도체장치.
  5. 제1항에 있어서, 단위셀들의 제1소스영역, 제2소스영역 및 제2베이스영역은 동일한 제1방향에 배치되는 반도체장치.
  6. 제3항에 있어서, 단위셀들의 제1소스영역, 제2소스영역 및 제2베이스영역은 동일한 제1방향에 배치된 반도체장치.
  7. 제5항에 있어서, 인접한 단위셀들의 제2베이스영역들의 위치들은 제1방향 또는 제1방향에 수직인 제2방향으로부터 서로 오프셋된 반도체장치.
  8. 제6항에 있어서, 인접한 단위셀들의 제2베이스영역들의 위치들은 제1방향 또는 제1방향에 수직인 제2방향으로부터 서로 오프셋된 반도체장치.
  9. 제7항에 있어서, 오프셋거리는 제1방향에서 하나의 단위셀 길이의 1/2인 반 도체장치.
  10. 제8항에 있어서, 오프셋거리는 제1방향에서 하나의 단위셀 길이의 1/2인 반도체장치.
  11. 제1항에 있어서 단위셀들 사이의 공간이 T형이 되도록 단위셀들이 배치되는 반도체장치.
  12. 제3항에 있어서, 단위셀들 사이의 공간이 T형이 되도록 단위셀들이 배치되는 반도체장치.
  13. 제1항에 있어서, 복수의 단위셀들의 일부 단위셀들은 종형 MOSFET과 동일한 크기를 가지는 불순물확산영역을 포함하는 반도체장치.
  14. 반도체기판 상에 트렌치형 게이트를 형성하고 직사각형의 복수의 단위셀 영역들을 정하는 단계;
    복수의 단위셀영역들의 각각에 제1베이스영역을 형성하는 단계;
    제1베이스영역 상에 제1소스영역과 제2소스영역을 형성하는 단계; 및
    제1 및 제2소스영역들 사이에 제2베이스영역을 형성하는 단계를 포함하는 반도체장치의 제조방법.
  15. 제14항에 있어서, 제2베이스영역은, 제1 및 제2소스영역들 아래의 제1베이스영역에서의 채널영역이 각 단위셀에서 제2베이스영역에 인접부를 제외하고 각 단위셀의 측면을 따라 형성되도록, 제1 및 제2소스영역들 사이에 형성되는 반도체장치의 제조방법.
  16. 제14항에 있어서, 제1소스영역, 제2소스영역 및 제2베이스영역은 각각 직사각형인 반도체장치의 제조방법.
  17. 제14항에 있어서, 단위셀들의 제1소스영역, 제2소스영역 및 제2베이스영역은 동일한 제1방향으로 배치되는 반도체장치의 제조방법.
  18. 제14항에 있어서, 인접한 단위셀들의 제2베이스영역들의 위치들은 제1방향에서 또는 제1방향에 수직한 제2방향에서 서로 오프셋되는 반도체장치의 제조방법.
  19. 제18항에 있어서, 오프셋 거리는 제1방향에서 하나의 단위셀 길이의 1/2인 반도체장치의 제조방법.
  20. 제14항에 있어서, 단위셀들사이의 공간이 T형이 되도록 단위셀들이 배치되는 반도체장치의 제조방법.
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