CH624518A5 - - Google Patents

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CH624518A5
CH624518A5 CH831077A CH831077A CH624518A5 CH 624518 A5 CH624518 A5 CH 624518A5 CH 831077 A CH831077 A CH 831077A CH 831077 A CH831077 A CH 831077A CH 624518 A5 CH624518 A5 CH 624518A5
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CH
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phase
sign
signal
subtractor
input
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CH831077A
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Inventor
Michel Choquet
Daniel Pilost
Andre Vade
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Ibm
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    • H04L7/02Speed or phase control by the received code signals, the signals containing no special synchronisation information
    • H04L7/033Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
    • H04L7/0331Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop with a digital phase-locked loop [PLL] processing binary samples, e.g. add/subtract logic for correction of receiver clock
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CH831077A CH624518A5 (xx) 1976-07-09 1977-07-06

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JP (1) JPS538507A (xx)
AU (1) AU510474B2 (xx)
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DE (1) DE2729312C2 (xx)
ES (1) ES460526A1 (xx)
FR (1) FR2358056A1 (xx)
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