KR100791233B1 - 디스플레이 장치 - Google Patents

디스플레이 장치 Download PDF

Info

Publication number
KR100791233B1
KR100791233B1 KR1020010065341A KR20010065341A KR100791233B1 KR 100791233 B1 KR100791233 B1 KR 100791233B1 KR 1020010065341 A KR1020010065341 A KR 1020010065341A KR 20010065341 A KR20010065341 A KR 20010065341A KR 100791233 B1 KR100791233 B1 KR 100791233B1
Authority
KR
South Korea
Prior art keywords
delete delete
display device
signal line
current
current source
Prior art date
Application number
KR1020010065341A
Other languages
English (en)
Other versions
KR20020031325A (ko
Inventor
코야마준
아수미토모아키
미야케히로유키
Original Assignee
가부시키가이샤 한도오따이 에네루기 켄큐쇼
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시키가이샤 한도오따이 에네루기 켄큐쇼 filed Critical 가부시키가이샤 한도오따이 에네루기 켄큐쇼
Publication of KR20020031325A publication Critical patent/KR20020031325A/ko
Application granted granted Critical
Publication of KR100791233B1 publication Critical patent/KR100791233B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3685—Details of drivers for data electrodes
    • G09G3/3688—Details of drivers for data electrodes suitable for active matrices only
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3674—Details of drivers for scan electrodes
    • G09G3/3677—Details of drivers for scan electrodes suitable for active matrices only
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0264—Details of driving circuits
    • G09G2310/0283—Arrangement of drivers for different directions of scanning
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0264—Details of driving circuits
    • G09G2310/0289—Details of voltage level shifters arranged for use in a driving circuit
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2330/00—Aspects of power supply; Aspects of display protection and defect management
    • G09G2330/02—Details of power systems and of start or stop of display operation
    • G09G2330/021—Power management, e.g. power saving
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
    • G09G5/02—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the way in which colour is displayed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)
  • Liquid Crystal Display Device Control (AREA)

Abstract

본 발명은 낮은 전압 진폭을 갖는 신호들을 신뢰성 있게 변환할 수 있는 레벨 시프터를 사용하여 저 전력 소비를 달성하는 디스플레이 장치용 구동회로를 제공한다. 소스 신호라인 구동회로는 복수의 유닛들로 분할된다. 시프트 레지스터 등으로부터 출력된 펄스들은 각각의 분할된 유닛의 레벨 시프터에 전류 공급원의 동작의 온/오프 제어를 수행하는 데 사용된다. 레벨 시프터로의 전류 공급은 펄스를 출력하는 회로를 포함하지 않는 스테이지에서는 정지되지만, 동작하는 스테이지의 시프트 레지스터를 포함하는 유닛에만 행해진다. 결국, 저 전력 소비가 달성될 수 있다.
소스 신호 라인 구동회로, 시프트 레지스터, 화소부, 게이트 신호 라인 구동회로, 디코더

Description

디스플레이 장치{Display device}
도 1은 본 발명에 따른 디스플레이 장치의 구동회로의 개략도.
도 2는 레벨 시프터 및 전류원의 회로도.
도 3은 본 발명에 따른 디스플레이 장치의 구동회로의 구성예.
도 4는 디스플레이 장치의 구동회로의 동작 타이밍도.
도 5는 본 발명에 따른 디스플레이 장치의 구동회로의 구성예.
도 6은 본 발명에 따른 디스플레이 장치의 구동회로의 또다른 구성예.
도 7은 본 발명에 따른 디스플레이 장치의 구동회로의 또다른 구성예.
도 8a 및 도 8b는 디스플레이 장치의 구동회로의 동작 타이밍도.
도 9는 본 발명 전에 공지된 디스플레이 장치의 구동회로의 개략도.
도 10a 및 도 10b는 레벨 시프터 및 전류원의 회로도.
도 11a 내지 도 11c는 디스플레이 장치의 제조공정의 예를 도시한 도면.
도 12a 내지 도 12c는 디스플레이 장치의 제조공정의 예를 도시한 도면.
도 13a 내지 도 13c는 디스플레이 장치의 제조공정의 예를 도시한 도면.
도 14는 디스플레이 장치의 제조공정의 예를 도시한 도면.
도 15a 내지 도 15d는 본 발명이 적용되는 전자제품의 예를 도시한 도면.
도 16a 내지 도 16c는 본 발명이 적용되는 전자제품의 다른 예를 도시한 도 면.
도 17a 및 도 17b는 D 플립플롭을 사용한 시프트 레지스터의 예를 도시한 도면.
※도면의 주요 부분에 대한 부호의 설명※
1; 클럭 신호 4; 시작 펄스
7; 디지털 이미지 신호 적색 상 1 19; 래치 펄스
본 발명은 디스플레이 장치 및 디스플레이 장치의 구동회로에 관한 것이다. 특히, 본 발명은 절연체 위에 형성되는 박막 트랜지스터들을 갖는 액티브 매트릭스형 디스플레이 장치, 및 액티브 매트릭스형 디스플레이 장치의 구동회로에 관한 것이다.
반도체 제조기술에서 소형화의 진전에 따라 LSI의 소형화를 가져왔다. 이를테면, 휴대형 단말기와 같은 소형 제품에 이러한 소형 LSI의 적용이 진전됨에 따라, 낮은 전력소비가 필요요건으로 되었다. 그러므로, 이를테면, 3.3V와 같은 저전압 구동형의 LSI가 현재 우위를 점하게 되었다. LCD(액정 디스플레이)에선, 수요가 휴대형 단말기 및 컴퓨터용 모니터로서의 응용에 오늘날 현저히 증대되고 있으나, 액정의 구동은 대부분의 경우 10V 내지 20V의 전압 진폭을 갖는 신호에 의해 행해진다. 그러므로, 적어도, 이러한 구동회로에 상응하는 고 전원 전압에서 구동 되는 회로부분이 공존한다. 이 때문에, 전술한 저전압에서 구동되는 제어기 LSI와 고 전원 전압에서 구동되는 액정 구동회로를, 신호들의 전압진폭을 변경하는 레벨 시프터로 접속하는 것이 근본적으로 필요하다.
LCD 외에, 전장발광 장치(이하 "EL 장치"라고 하고 EL로서 싱글-항(single-term) 방출 및 트리플-항(triple-term) 방출 모두를 정의한다)를 사용하는 디스플레이가 최근에 개발되었으며, 낮은 전력소비 요건이 이 분야에서도 강하다.
첨부한 도면 중 도 9는 디스플레이 장치의 소스 신호선 구동회로의 예를 도시한 것이다. 여기서, 시작펄스, 클럭신호, 디지털 이미지 신호 등은 디스플레이 장치 외부로부터 입력되는 신호들이다. 이들 신호는 전술한 제어기 LSI로부터 공급되기 때문에, 전압 진폭은 일반적으로 3.3V 등의 낮은 전압 진폭이다. 그러므로, 도 9에 도시한 구동회로에서, 디지털 이미지 신호는 입력된 직후에 레벨 시프터(905)에 의해 전압진폭 변환(레벨 변환)이 된다. 이를테면, 클럭신호 및 시작펄스와 같은 외부 제어기 LSI로부터 입력되는 신호들도, 도면에는 구체적으로 도시되지는 않았으나 레벨 변환이 된다.
회로동작에 대해 설명한다. 시프트 레지스터(901)는 클럭신호 및 시작펄스에 따라 펄스들을 출력하고, 두 개의 인접한 스테이지의 펄스들은 NAND 회로(903)에 입력된다. NAND 회로(903)는 하이(Hi) 전위의 펄스가 2입력 단자 모두에 입력될 때에만 출력단자로부터 로우(Lo) 전위의 펄스를 출력한다. 다음 스테이지의 버퍼("Buf."라 약칭함)를 거친 후에, 펄스는 제1 래치 펄스로 변경된다. 이어서 이 펄스는 제 1 래치회로(906)에 입력된다. 레벨 시프터(905)에 의해 레벨변환된 디지털 이미지 신호는 제 1 래치펄스의 입력 타이밍에 따라 래치된다. 이러한 래치 동작이 제 1 스테이지부터 마지막 스테이지까지 행해진 후에, 귀선기간 내에 제 2 래치 펄스가 단자(19)로 입력되고, 제 1 래치회로(906)에 의해 유지되는 1 수평 기간 동안 디지털 이미지 신호들은 제 2 래치회로(907)에 함께 보내진다. 그 후에, 게이트 신호 라인은 이미지를 디스플레이 하기 위해 선택된 행의 화소들에 신호들을 기록한다.
도 10a는 도 9에 도시한 레벨 시프터(905)가 종래의 레벨 시프터로 구성되는 예를 도시한 것이다. 입력신호(In, Inb)의 전압 진폭이 약 3.3V로 작을 때, 이러한 구성의 레벨 시프터는 종종 레벨 시프터를 구성하는 TFT의 임계치의 영향에 의해 정상적으로 레벨변환을 수행하지 못한다.
그러므로, 도 10b에 도시한 구성을 갖는 레벨 시프터가 채용된다. 도 10b에 도시한 레벨 시프터는 차동 증폭기(differential amplifier)에 의해 레벨변환을 행하고, 입력신호들의 전압 진폭이 작을 때에도 신뢰성 있는 레벨변환 기능을 달성할 수 있다. 그러므로, 이것은 회로의 저전압 구동을 달성하는 극히 효과적인 회로이다. 차동 증폭기를 사용하는 레벨 시프터는 일본 특허 출원 2000-193498에 개시되어 있다.
한편, 도 10b에 도시한 레벨 시프터는 전류원을 필요로 한다. 즉, 회로의 구동 동안 항시 일정한 전류가 공급되기 때문에(레벨 시프터의 구동 혹은 정지에 관계없이), 이 전류는 전체적으로 디스플레이장치의 저 전력소비를 방해한다.
구동회로 등의 구동전압을 낮추는 것은 원래 휴대형 단말기 등의 진전에 따른 저 전력 소비를 달성하려고 한 것으로, 구동전압을 낮추기 위해 의도적으로 채용된 회로가 전력소비를 증가시킨다면 기술적으로 무의미하다.
전술한 문제에 비추어, 본 발명은 구동회로가 주변회로의 구동전압을 낮추는 것에 대처할 수 있고 저 전력소비를 달성할 수 있는 디스플레이 장치의 구동회로를 제공하는 것을 목적으로 한다.
전술한 목적을 달성하기 위해서, 본 발명은 다음의 수단을 채용한다.
도 9에 도시한 소스 신호라인 구동회로에서, 샘플링 펄스, 디지털 이미지 신호 등의 유/무에 상관없이 차동 증폭기를 사용하는 레벨 시프터(905)에 일정 전류가 공급된다. 그러므로, 본 발명은 구동회로를 복수의 유닛으로 분할하고, 각 유닛 내 독립된 전류원은 시프트 레지스터가 동작하는(혹은 샘플링 펄스가 출력되는) 유닛들 내에만 각 유닛 내 포함된 복수의 레벨 시프터에 전류를 공급한다. 시프트 레지스터가 펄스를 출력하지 않는 유닛들에서는, 디지털 이미지 신호의 래치 동작 또한 수행되지 않는다. 그러므로, 이러한 유닛(들) 내 레벨 시프터에의 전류의 공급이 정지된다. 결국, 불필요한 기간 내 전력 소비가 억제될 수 있다.
이하, 본 발명에 따른 디스플레이 장치용 구동회로의 구성을 기술한다.
기판 위에 형성되는 소스 신호라인 구동회로 및 화소부를 포함하는 디스플레이 장치에서, 본 발명의 제 1 특징에 따른 디스플레이장치의 구동회로는, 소스 신호라인 구동회로가 클럭신호들에 따라 연속적으로 펄스들을 출력하는 시프트 레지스터, 입력신호들의 전압 진폭을 변환하는 레벨 시프터와, 상기 레벨 시프터에 전류를 공급하기 위한 전류원을 포함하고, 상기 전류원은 상기 시프트 레지스터가 연속적으로 펄스들을 출력할 때에만 전류를 공급하는 것을 특징으로 한다.
기판 위에 형성되는 소스 신호라인 구동회로 및 화소부를 포함하는 디스플레이 장치에서, 본 발명의 제 2 특징에 따른 디스플레이장치의 구동회로는, 소스 신호라인 구동회로가 제 1 내지 제 x(x: 자연수, x≥2) 유닛을 포함하고, 제 a(a: 자연수, 1≤a≤x)유닛은, 클럭신호들에 따라 연속적으로 펄스들을 출력하는 시프트 레지스터, 입력신호들의 전압 진폭을 변환하는 복수의 레벨 시프터들과, 상기 복수의 레벨 시프터에 전류를 공급하기 위한 제 a 전류원을 포함하고, 상기 제 a 전류원은 상기 제 a 유닛 내 상기 시프트 레지스터가 연속적으로 펄스들을 출력할 때에만 상기 복수의 레벨 시프터들에 전류를 공급하는 것을 특징으로 한다.
기판 위에 형성되는 소스 신호라인 구동회로 및 화소부를 포함하는 디스플레이 장치에서, 본 발명의 제 3 특징에 따른 디스플레이장치의 구동회로는, 소스 신호라인 구동회로가 제 1 내지 제 x(x: 자연수, x≥2) 유닛을 포함하고, 제 b(b: 자연수, 1 ≤b ≤x) 유닛은 클럭신호들에 따라 연속적으로 펄스들을 출력하는 시프트 레지스터, 입력신호들의 전압 진폭을 변환하는 복수의 레벨 시프터들과, 상기 복수의 레벨 시프터에 전류를 공급하기 위한 제 b 전류원을 포함하고, 상기 제 b 전류원은 상기 제 b-1 유닛 내 상기 시프트 레지스터가 연속적으로 펄스들을 출력하는 기간의 일부분동안만 그리고 상기 제 b 유닛 내 상기 시프트 레지스터가 연속적으로 펄스들을 출력할 때에만 상기 복수의 레벨 시프터들에 전류를 공급하는 것을 특징으로 한다.
기판 위에 형성되는 소스 신호라인 구동회로 및 화소부를 포함하는 디스플레이 장치에서, 본 발명의 제 4 특징에 따른 디스플레이 장치의 구동회로는, 소스 신호라인 구동회로가 제 1 내지 제 x(x: 자연수, x≥2)유닛을 포함하고; 제 c(b: 자연수, 1 ≤c ＜x) 유닛은 클럭신호들에 따라 연속적으로 펄스들을 출력하는 시프트 레지스터; 입력신호들의 전압 진폭을 변환하는 복수의 레벨 시프터들과; 상기 복수의 레벨 시프터에 전류를 공급하기 위한 제 c 전류원을 포함하고, 상기 제 c 전류원은 상기 제 c+1 유닛 내 상기 시프트 레지스터가 연속적으로 펄스들을 출력하는 기간의 일부분동안만 그리고 상기 제 c 유닛 내 상기 시프트 레지스터가 연속적으로 펄스들을 출력할 때에만 상기 복수의 레벨 시프터들에 전류를 공급하는 것을 특징으로 한다.
기판 위에 형성되는 게이트 신호라인 구동회로 및 화소부를 포함하는 디스플레이 장치에서, 본 발명의 제 5 특징에 따른 디스플레이 장치의 구동회로는, 게이트 신호라인 구동회로가 클럭신호들에 따라 연속적으로 펄스들을 출력하는 시프트 레지스터; 입력신호들의 전압 진폭을 변환하는 레벨 시프터와; 상기 레벨 시프터에 전류를 공급하기 위한 전류원을 포함하고, 상기 전류원은 상기 시프트 레지스터가 연속적으로 펄스들을 출력할 때에만 전류를 공급하는 것을 특징으로 한다.
기판 위에 형성되는 게이트 신호라인 구동회로 및 화소부를 포함하는 디스플레이 장치에서, 본 발명의 제 6 특징에 따른 디스플레이 장치의 구동회로는, 게이트 신호라인 구동회로가 제 1 내지 제 y(y: 자연수, y≥2) 유닛을 포함하고; 제 d(d: 자연수, 1≤d ≤y) 유닛은 클럭신호들에 따라 연속적으로 펄스들을 출력하는 시프트 레지스터; 입력신호들의 전압 진폭을 변환하는 복수의 레벨 시프터들과; 상기 복수의 레벨 시프터에 전류를 공급하기 위한 제 d 전류원을 포함하고, 상기 제 d 전류원은 상기 제 d 유닛 내 상기 시프트 레지스터가 연속적으로 펄스들을 출력할 때에만 전류를 상기 제 d 유닛 내의 상기 복수의 레벨 시프터들에 공급하는 것을 특징으로 한다.
기판 위에 형성되는 게이트 신호라인 구동회로 및 화소부를 포함하는 디스플레이 장치에서, 본 발명의 제 7 특징에 따른 디스플레이 장치의 구동회로는, 게이트 신호라인 구동회로가 제 1 내지 제 y(y: 자연수, y≥2) 유닛을 포함하고; 제 e(e: 자연수, 1 < e ≤y) 유닛은 클럭신호들에 따라 연속적으로 펄스들을 출력하는 시프트 레지스터; 입력신호들의 전압 진폭을 변환하는 복수의 레벨 시프터들과; 상기 복수의 레벨 시프터에 전류를 공급하기 위한 제 e 전류원을 포함하고, 상기 제 e 전류원은 상기 제 e-1 유닛 내 상기 시프트 레지스터가 연속적으로 펄스들을 출력하는 기간의 일부분동안만 그리고 상기 제 e 유닛 내 상기 시프트 레지스터가 연속적으로 펄스들을 출력할 때에만 상기 복수의 레벨 시프터들에 전류를 공급하는 것을 특징으로 한다.
기판 위에 형성되는 게이트 신호라인 구동회로 및 화소부를 포함하는 디스플레이 장치에서, 본 발명의 제 8 특징에 따른 디스플레이 장치의 구동회로는, 게이트 신호라인 구동회로가 제 1 내지 제 y(y: 자연수, y≥2) 유닛을 포함하고; 제 f(f: 자연수, 1 ≤f < y) 유닛은 클럭신호들에 따라 연속적으로 펄스들을 출력하는 시프트 레지스터; 입력신호들의 전압 진폭을 변환하는 복수의 레벨 시프터들과; 상기 복수의 레벨 시프터들에 전류를 공급하기 위한 제 f 전류원을 포함하고, 상기 제 f 전류원은 상기 제 f+1 유닛 내 상기 시프트 레지스터가 연속적으로 펄스들을 출력하는 기간의 일부분동안만 그리고 상기 제 f 유닛 내 상기 시프트 레지스터가 연속적으로 펄스들을 출력할 때에만 상기 복수의 레벨 시프터들에 전류를 공급하는 것을 특징으로 한다.
기판 위에 형성되는 소스 신호라인 구동회로 및 화소부를 포함하는 디스플레이 장치에서, 본 발명의 제 9 특징에 따른 디스플레이 장치의 구동회로는, 소스 신호라인 구동회로가 입력신호들에 따라 펄스들을 출력하는 디코더; 입력신호들의 전압 진폭을 변환하는 레벨 시프터와; 상기 레벨 시프터에 전류를 공급하기 위한 전류원을 포함하고, 상기 전류원은 상기 디코더가 펄스들을 출력할 때에만 전류를 공급하는 것을 특징으로 한다.
기판 위에 형성되는 소스 신호라인 구동회로 및 화소부를 포함하는 디스플레이 장치에서, 본 발명의 제 10 특징에 따른 디스플레이 장치의 구동회로는, 소스 신호라인 구동회로가 제 1 내지 제 x(x: 자연수, x≥2) 유닛을 포함하고; 제 a(a: 자연수, 1≤a ≤x) 유닛은 입력신호들에 따라 펄스들을 출력하는 디코더; 입력신호들의 전압 진폭을 변환하는 복수의 레벨 시프터들과; 상기 복수의 레벨 시프터에 전류를 공급하기 위한 제 a 전류원을 포함하고, 상기 제 a 전류원은 상기 제 a 유닛 내 상기 디코더가 펄스들을 출력할 때에만 전류를 상기 복수의 레벨 시프터에 공급하는 것을 특징으로 한다.
기판 위에 형성되는 소스 신호라인 구동회로 및 화소부를 포함하는 디스플레이 장치에서, 본 발명의 제 11 특징에 따른 디스플레이 장치의 구동회로는, 소스 신호라인 구동회로가 제 1 내지 제 x(x: 자연수, x≥2) 유닛을 포함하고; 제 b(b: 자연수, 1 < b ≤y) 유닛은 입력신호들에 따라 펄스들을 출력하는 디코더; 입력신호들의 전압 진폭을 변환하는 복수의 레벨 시프터들과; 상기 복수의 레벨 시프터에 전류를 공급하기 위한 제 b 전류원을 포함하고, 상기 제 b 전류원은 상기 제 b-1 유닛 내 상기 디코더가 펄스들을 출력하는 기간의 일부분동안만 그리고 상기 제 b 유닛 내 상기 디코더가 펄스들을 출력할 때에만 b 유닛 내 상기 복수의 레벨 시프터들에 전류를 공급하는 것을 특징으로 한다.
기판 위에 형성되는 소스 신호라인 구동회로 및 화소부를 포함하는 디스플레이 장치에서, 본 발명의 제 12 특징에 따른 디스플레이 장치의 구동회로는, 소스 신호라인 구동회로가 제 1 내지 제 x(x: 자연수, x≥2) 유닛을 포함하고; 제 c(c: 자연수, 1 ≤c < x) 유닛은 입력신호들에 따라 펄스들을 출력하는 디코더; 입력신호들의 전압 진폭을 변환하는 복수의 레벨 시프터들과; 상기 복수의 레벨 시프터에 전류를 공급하기 위한 제 c 전류원을 포함하고, 상기 제 c 전류원은 상기 제 c+1 유닛 내 상기 디코더가 펄스들을 출력하는 기간의 일부분동안만 그리고 상기 제 c 유닛 내 상기 디코더가 펄스들을 출력할 때에만 c 유닛 내 상기 복수의 레벨 시프터들에 전류를 공급하는 것을 특징으로 한다.
기판 위에 형성되는 게이트 신호라인 구동회로 및 화소부를 포함하는 디스플레이 장치에서, 본 발명의 제 13 특징에 따른 디스플레이 장치의 구동회로는, 게이트 신호라인 구동회로가 입력신호들에 따라 펄스들을 출력하는 디코더; 입력신호들의 전압 진폭을 변환하는 레벨 시프터와; 상기 레벨 시프터에 전류를 공급하기 위한 전류원을 포함하고, 상기 전류원은 상기 디코더가 펄스들을 출력할 때에만 전류를 공급하는 것을 특징으로 한다.
기판 위에 형성되는 게이트 신호라인 구동회로 및 화소부를 포함하는 디스플레이 장치에서, 본 발명의 제 14 특징에 따른 디스플레이 장치의 구동회로는, 게이트 신호라인 구동회로가 제 1 내지 제 y(y: 자연수, y ≥2) 유닛을 포함하고; 제 d(d: 자연수, 1 ≤d ≤y) 유닛은 입력신호들에 따라 펄스들을 출력하는 디코더; 입력신호들의 전압 진폭을 변환하는 복수의 레벨 시프터들과; 상기 복수의 레벨 시프터들에 전류를 공급하기 위한 제 d 전류원을 포함하고, 상기 제 d 전류원은 상기 제 d 유닛 내 상기 디코더가 펄스들을 출력할 때에만 전류를 상기 복수의 레벨 시프터들에 공급하는 것을 특징으로 한다.
기판 위에 형성되는 게이트 신호라인 구동회로 및 화소부를 포함하는 디스플레이 장치에서, 본 발명의 제 15 특징에 따른 디스플레이 장치의 구동회로는, 게이트 신호라인 구동회로가 제 1 내지 제 y(y: 자연수, y ≥2) 유닛을 포함하고; 제 e(e: 자연수, 1 < e ≤y) 유닛은 입력신호들에 따라 펄스들을 출력하는 디코더; 입력신호들의 전압 진폭을 변환하는 복수의 레벨 시프터들과; 상기 복수의 레벨 시프터들에 전류를 공급하기 위한 제 e 전류원을 포함하고, 상기 제 e 전류원은 상기 제 e-1 유닛 내 상기 디코더가 펄스들을 출력하는 기간의 일부분동안만 그리고 상기 제 e 유닛 내 상기 디코더가 펄스들을 출력할 때에만 상기 복수의 레벨 시프터들에 전류를 공급하는 것을 특징으로 한다.
기판 위에 형성되는 게이트 신호라인 구동회로 및 화소부를 포함하는 디스플레이 장치에서, 본 발명의 제 16 특징에 따른 디스플레이 장치의 구동회로는, 게이트 신호라인 구동회로가 제 1 내지 제 y(y: 자연수, y ≥2) 유닛을 포함하고; 제 f(f: 자연수, 1 ≤f < y) 유닛은 입력신호들에 따라 펄스들을 출력하는 디코더; 입력신호들의 전압 진폭을 변환하는 복수의 레벨 시프터들과; 상기 복수의 레벨 시프터에 전류를 공급하기 위한 제 f 전류원을 포함하고, 상기 제 f 전류원은 상기 제 f+1 유닛 내 상기 디코더가 펄스들을 출력하는 기간의 일부분동안만 그리고 상기 제 f 유닛 내 상기 디코더가 펄스들을 출력할 때에만 전류를 공급하는 것을 특징으로 한다.
제 1 내지 제 16 특징 중 어느 한 특징에 따른 디스플레이 장치에서, 본 발명의 제 17 특징에 따른 디스플레이 장치의 구동회로는 소스 신호라인 구동회로, 게이트 신호라인 구동회로 및 화소부가 유리기판, 플라스틱 기판, 스테인레스 스틸 기판 및 단결정 웨이퍼 중 어느 하나의 위에 형성되는 것을 특징으로 한다.
제 1 내지 제 17 특징 중 어느 한 특징에 따른 디스플레이 장치에서, 본 발명의 제 18 특징에 따른 디스플레이 장치의 구동회로는 구동회로 및 화소부가 동일 기판 위에 형성되는 것을 특징으로 한다.
제 1 내지 제 17 특징 중 어느 한 특징에 따른 디스플레이 장치에서, 본 발명의 제 19 특징에 따른 디스플레이 장치의 구동회로는 구동회로 및 화소부는 상이한 기판들 위에 형성되는 것을 특징으로 한다.
기본 실시예
도 1은 본 발명에 따른 디스플레이 장치의 구동회로의 구성형태를 도시한 것이다. 소스 신호라인 구동회로는 적당한 수의 스테이지들로 분할되고, 레벨 시프터용의 전류원은 분할 유닛(이하 단순히 "유닛"이라 함) 내에 배치된다. 소스 신호라인 구동회로는 이를테면, 점선 프레임으로 나타낸 바와 같은 x 스테이지와 같이 그들 유닛들의 복수의 스테이지를 포함한다. 이 경우, 유닛 당 시프트 레지스터의 스테이지 수를 이를테면, [총 시프트 레지스터 스테이지 수/x]와 같은 균등한 세그먼트로 분할하는 것이 항시 필요한 것은 아니다. 소스 신호라인 구동회로는 시프트 레지스터(101), NAND 회로(102), 버퍼(103), NOR 회로(104), 레벨 시프터 전류원(105), 레벨 시프터(106), 제 1 래치회로(107), 제 2 래치회로(108) 및 화소(109)를 포함한다.
레벨 시프터 전류원(105) 및 레벨 시프터(105)는 도 2에 도시한 구조를 갖는다. 레벨 시프터는 도 9에 도시한 소스 신호라인 구동회로에서 사용되는 레벨 시프터와 같이 차동 증폭기를 이용함으로써 신호의 레벨변환을 실행하는 유형의 것이다. 레벨 시프터 전류원(105)은 도 2에서 참조부호 201로 표시한 블록에 대응한다. 펄스가 입력단자(31)에 입력될 때에만, TFT(203, 204)가 도통이 되어, 전류원(105)은 각각의 레벨 시프터에 전류를 공급할 수 있다.
그러나, 본 발명은 각각의 전류원을 구비한 모든 레벨 시프터에 대해 사용될 수 있다. 레벨 시프터의 구조는 특정하게 이러한 유형으로 한정되는 것은 아니고 다른 유형도 사용될 수 있다.
입력단자(31)에 입력되는 신호는 NOR 회로(104)의 출력펄스를 반전시켜 얻어지는 신호이다. 각 스테이지의 NAND 회로로부터의 출력펄스(제 1 래치 펄스)는 NOR 회로(104)에 입력된다. 즉, 어떤 유닛에서, 임의의 1 스테이지의 시프트 레지스터가 동작 중에 있을 때, Hi 전위의 펄스가 NOR 회로(104)의 입력단자 중 어떤 단자에 입력되어, NOR 회로(104)는 Lo 전위를 갖는 펄스를 출력한다. 이 펄스는 인버터 등에 의해 반전되어, 레벨 시프터 전류원(105)의 입력단자(31)에 입력된다. 전류원(105)은 전술한 바와 같이 전류를 공급한다. 시프트 레지스터가 이의 동작을 정지하는 기간 동안 NOR 회로(104)의 모든 입력단자에는 Lo 전위가 입력된다(또는, 제 1 래치 펄스가 출력되지 않는다). 결국, Lo 전위가 레벨 시프터 전류원(105)의 입력단자(31)에 입력되어 전류를 차단한다.
도 4에 도시한 타이밍도를 참조하여 동작을 설명한다. 제 1 유닛은 제 1 내지 제 k 스테이지의 제 1 래치펄스들을 출력하는 NAND 회로를 포함한다. 이들 NAND 회로의 출력은 제 1 유닛에 접속된 레벨 시프터 전류원(105)을 제어하는 NOR 회로(104)에 입력된다. 제 2 유닛은 제 k+1 내지 제 m 스테이지의 제 1 래치펄스를 출력하는 NAND 회로를 포함한다. 이들 NAND 회로의 출력은 제 2 유닛에 접속된 레벨 시프터 전류원(105)을 제어하는 NOR 회로(110)에 입력된다. 제 3 유닛은 제 m+1 내지 제 n 스테이지의 제 1 래치펄스를 출력하는 NAND 회로를 포함한다. 이들 NAND 회로의 출력은 제 3 유닛에 접속된 레벨 시프터 전류원(113)을 제어하는 NOR 회로(112)에 입력된다. 계속하여, 유사한 회로 구성이 최종의 제 x 스테이지까지 반복된다.
제 1 스테이지의 NAND 출력부터 제 k 스테이지의 NAND 출력까지의 기간 동안에 펄스들이 NOR 회로(104)에 연속적으로 입력되기 때문에, 제 1 유닛에 접속된 전류원(105)(도 4에서 LS 전원 (1))은 이 기간 동안 전류를 공급한다. 여기서, 전류는 제 1 유닛에 속하는 레벨 시프터들에만 공급된다. 제 k 스테이지의 NAND 출력이 완료된 후에, 제 1 유닛 내의 시프트 레지스터부터 NAND 회로까지의 회로는 동작하지 않는다. 그러므로, NOR 회로(104)로의 모든 입력들은 Lo 전위로 떨어져서 전류원(105)을 차단시킨다.
이어서, 제 k+1 NAND 회로는 펄스를 출력한다. 이 제 k+1 NAND 회로는 제 2 유닛에 속하며 이의 출력 펄스는 제 2 유닛에 차례로 접속된 전류원(111)(도 4에서 LS 전원(2))에 접속된 NOR 회로(110)에 입력되므로, 제 2 유닛에 속하는 레벨 시프터로만 전류의 공급이 시작된다. 제 m 스테이지의 NAND 출력이 완료된 후에, 제 2 유닛 내의 시프트 레지스터부터 NAND 회로까지의 회로는 동작하지 않는다. 그러므로, NOR 회로(110)로의 모든 입력은 Lo 전위로 떨어져서 전류원(111)을 차단시킨다.
이 과정은 제 3 유닛부터 최종의 제 x 유닛까지 반복된다. 그러므로 전류는 동작하는 유닛, 즉 펄스 출력 스테이지을 포함하는 유닛으로 공급된다. 결국, 전체 소스 신호라인 구동회로들의 전류원을 제어하는 데에 1 시스템의 NOR 회로가 사용되는 경우에 비해 필요한 부분만으로 전류가 공급될 수 있다.
전술한 방법은 시프트 레지스터로부터 어떠한 출력도 존재하지 않는 기간 내에 레벨 시프터로의 일정 전류의 공급을 중지시킬 수 있어, 저 전력소비에 기여한다. 일본특허 출원 2000-240332, 2000-249083, 2000-305642 등에 적용될 때, 이것은 정지화상 디스플레이시 구동회로들의 일부를 정지시킴으로써 보다 낮은 전력소비를 달성하며, 특히 본 발명은 전력소비를 더 감소시킬 수 있다.
이에 더하여, 본 발명은 소스 신호라인 구동회로에서 디지털 이미지 신호의 레벨변환을 예를 들어 구체적으로 설명하지만 본 발명은 특정하게 이것으로 한정되지 않는다. 본 발명은 이미지 신호가 아날로그 신호일 때에도 전류원을 요하는 레벨 시프터를 사용하여 이를테면, 입력신호와 같은 각각의 신호의 레벨변환을 실행하는 임의의 장치에 적용될 수 있다. 당연히 게이트 신호라인 구동회로에 적용될 수 있다.
이러한 기본 실시예에서 예시된 소스 신호라인 구동회로는 시프트 레지스터의 동작이 연속적으로 펄스들을 출력하는 유형의 것이다. 그러나, 본 발명은 시프트 레지스터만이 아니라, 디코더 등을 사용하여 선택을 실행하는 그 외 다른 시스템의 구동회로에도 쉽게 적용될 수 있다.
이하, 본 발명의 몇몇 실시예를 기술한다.
실시예 1
도 3은 본 발명에 따른 디스플레이 장치의 소스 신호라인 구동회로의 구조의 예를 도시한 것이다. 회로는 시프트 레지스터(301), 스캐닝 방향을 전환시키는 아날로그 스위치(302), NAND 회로(303), 버퍼(304), NOR 회로(305), 인버터(306), 레벨 시프터 전류원(307), 레벨 시프터들(308), 제 1 래치회로(309), 제 2 래치회로(310) 및 화소(311)를 포함한다.
이 실시예에서, 소스 신호라인 구동회로는 복수의 유닛으로 분할된다. 전류원은 각각의 유닛에 제공되고, 동작하는 유닛 내의 전류원만이 전류를 공급한다. 그러나, 이 실시예에서처럼 소스 신호라인 구동회로를 유닛들로 분할함이 없이 전류원의 동작을 온/오프 시키도록 NAND 회로로부터 출력되는 제 1 래치 펄스가 NOR 회로에 입력된다. 그러나, 도 3에 도시한 NOR 회로(305)는 단지 전형적인 예일 뿐이다. 모든 스테이지의 출력 펄스들이 입력되는 단자를 구비한 NOR 회로를 사용하는 것은 실제적이지 못하다. 이 때문에, 사용자는 복수의 NOR 회로와 NAND 회로를 결합함으로써 회로를 만들 수 있다. 이 실시예에서 보인 회로에서, 전류원은 리트레이스 라인 기간동안 전류의 공급을 중지하기 위해 정지될 수 있다.
실시예 2
기본 실시예 및 실시예 1에서 구동회로 내의 레벨 시프터 전원의 동작을 고찰한다. NAND 회로로부터 출력되는 제 1 래치 펄스는 버퍼를 통해 제 1 래치회로로 입력된다. 동시에, 제 1 래치펄스는 NOR 회로로 입력된다. 결국, 레벨 시프터 전류원이 턴 온 되고, 디지털 이미지신호의 레벨 변환이 수행된다. 이 때, 레벨 시프터 전류원의 온 타이밍은 펄스 형상의 느림 혹은 이의 지연에 기인하여 제 1 래치 회로로 래치 펄스의 입력 타이밍으로부터 늦어질 것이다. 이러한 경우, 레벨 시프터로의 전류의 공급은 복수의 유닛을 브리지(bridge)하는 타이밍에 정상적으로 행해지지 않을 수 있다. 실제적으로 본 발명을 구동회로에 적용하기 위해서, 전류원의 온/오프 타이밍에는 전술한 문제를 고려하여 어떤 마진이 제공된다. 이 실시예는 이러한 문제를 해결하기 위한 회로구조를 제공한다.
도 5를 참조한다. 기본 실시예와 예 1은 레벨 시프터 전원을 제어하는 NAND 출력, 즉 NOR 회로로의 입력을 사용하는 반면, 이 실시예는 시프트 레지스터로부터의 출력을 사용한다. 회로의 구조의 예로서, 도 6에 도시한 바와 같이 각각의 유닛의 레벨 시프터 전원을 제어하는 것이 좋을 것이다.
도 6에 도시한 실시예의 구동회로의 시프트 레지스터는 도 17a에 도시한 D 플립플롭(D-FF) 유형과 같은 통상의 유형을 사용한다. 이 D-FF는 클럭신호(CK)의 하강 타이밍에서 입력단자의 전위를 유지하여 다음 클럭신호의 하강까지 유지상태 하에 있다. 그러므로, 입력/출력은 도 17b에 도시한 바와 같이 된다. 출력펄스는 클럭신호의 펄스 폭의 두 배의 펄스 폭을 가지며 연속적으로 출력된다. 각각의 펄스는 1/2 펄스 폭에서 서로 간에 중첩한다.
NAND 회로에 입력되는 시프트 레지스터 출력은 도 8a의 타이밍도에 도시한 바와 같이 인접 스테이지들의 펄스들과 중첩한다. 이것은 도 17을 참조로 하여 이미 기술되었다. LS 전원(1)이 온 상태에 있는 기간은 제 1 유닛 내 제 1 스테이지의 시프트 레지스터가 펄스를 출력하는 타이밍부터 제 k 스테이지의 시프트 레지스터의 펄스 출력이 끝나는 타이밍까지의 기간이다. 그 다음 제 2 유닛의 제 k+1 스테이지의 시프트 레지스터가 펄스를 출력할 때, LS 전원(2)은 턴 온 된다. 여기서, 제 k 스테이지의 시프트 레지스터의 출력펄스가 제 k+1 스테이지의 시프트 레지스터의 출력펄스와 중첩하기 때문에, LS 전원(1)과 LS 전원(2)이 모두 온 상태로 유지되는 기간이 제공될 수 있다. 즉, 제 a(a: 자연수, 1 ≤a ≤x) 유닛의 최종 스테이지의 펄스는 제 a+1 유닛의 시작 스테이지의 펄스와 중첩하기 때문에, 제 a 유닛의 전류원과 제 a+1 유닛의 전류원은 이 기간 동안 전류를 공급한다. 이러한 방법으로, 전술한 펄스의 지연 등에 기인한 각 유닛을 브리지하는 타이밍에서 레벨 변환 동안 전류의 공급이 정상적으로 행해질 수 있다.
실시예 3
이 예에서, 각각의 유닛을 브리지하는 타이밍에서 레벨변환 동안 전류를 공급하는 방법, 즉 실시예 2와는 다른 방법을 설명한다.
레벨 시프터 전류원의 온 타이밍에 중첩기간을 제공하기 위해서, 실시예 2는 NOR 회로로의 입력을 위한 시프트 레지스터로부터의 출력펄스를 사용하는 수단을 채용한다. 이 실시예는 기본 실시예와 같은 방식으로 NOR 회로로의 입력으로서 NAND 회로로부터의 출력펄스를 사용한다. 그러나, 이 실시예는 레벨 시프터 전류원의 온 타이밍에 중첩기간을 제공하기 위해서 선행 유닛의 최종 스테이지의 NAND 회로로부터의 출력펄스를 NOR 회로에 입력한다.
도 7의 회로도 및 도 8b의 타이밍도를 참조한다. 제 2 유닛에 접속된 레벨 시프터 전류원(711)의 온/오프를 제어하기 위한 NOR 회로(710)에의 입력을 고찰하도록 한다. 선행 유닛, 즉 제 1 유닛의 최종 스테이지의 NAND 회로(702)의 출력은 두 NOR 회로(704, 710)에 입력된다. 그러므로, 두 레벨 시프터 전류원(705, 711)은 NAND 회로(702)로부터 펄스가 출력되는 타이밍에서 온 된다.
타이밍도를 참조하여 설명한다. 제 1 유닛 내 최종 스테이지의 NAND 출력을 "NAND 출력 k"로서 나타내었다. 제 2 유닛 내 제 1 스테이지의 NAND 출력을 "NAND 출력 k+1"로서 나타내었다. 여기서, NAND 출력 k는 제 1 유닛 내 레벨 시프터 전류원(705)의 온/오프를 제어하는 NOR 회로(704)와, 제 2 유닛 내 레벨 시프터 전류원(711)의 온/오프를 제어하는 NOR 회로(710) 모두에 입력된다. 결국, 두 레벨 시프터 전류원(705, 711)이 턴 온 된다. 예를 들면, 제 b 유닛 내 최종 스테이지의 펄스가 제 b+1 유닛 내 레벨 시프터 전류원을 제어하기 위해 NOR 회로에 입력될 때, 제 b(b: 자연수, 1 ≤b ≤x) 유닛 및 제 b+1 유닛의 전류원들은 이 기간 동안 전류를 공급한다. 이에 따라, 이 실시예는 실시예 2의 방법과는 다른 방법을 사용함으로써 전술한 펄스들의 지연에 반하는, 각 유닛을 브리지하는 타이밍에서 레벨변환 동안에도 전류를 정상적으로 공급할 수 있다.
이 실시예가 예로서 일방향 스캐닝을 설명하지만, 스캐닝 방향을 전환시킬 수 있는 구동회로에도 유사하게 적용될 수 있다. 펄스들은 시작 스테이지 혹은 후속되는 유닛의 다음 스테이지로부터 얻어질 수 있다. 선행 유닛의 최종 스테이지의 펄스만을 얻는 것이 특별히 필요한 것은 아니고 다른 펄스들을 유닛들의 동작 중에 얻을 수도 있다.
실시예 4
이 실시예에서, 본 발명의 디스플레이 장치에서 화소부 및 이 화소부의 주변에 제공된 구동 회로부(소스 신호측 구동 회로 및 게이트 신호측 구동 회로)의 TFT들을 동시에 형성하는 방법을 기술한다. 그러나, 설명을 간단하게 하기 위해서, 구동 회로부에 관하여 기본유닛인 CMOS 회로를 설명한다.
도 11a를 참조한다. 먼저, 이 실시예에서는 이를테면, 코닝 #7059 유리 및 #1737 유리로 대표되는 이를테면, 바륨 보로실리케이트 유리 혹은 알루미늄 보로실리케이트로 만들어지는 기판(5001)이 사용된다. 기판(5001)으로서는 투과성을 갖춘 기판이면 제한이 없고 석영 기판이 사용될 수도 있음에 유의한다. 이 실시예의 공정온도에 대한 내열성의 플라스틱 기판이 또한 사용될 수도 있다.
다음에, 실리콘 산화막, 실리콘 질화막, 혹은 실리콘 질화 산화막과 같은 절연막으로 형성되는 베이스막(5002)을 기판(5001) 위에 형성한다. 이 실시예에서, 2층 구조를 베이스막(5002)으로서 사용한다. 그러나, 단일층 혹은 2층 이상의 절연막으로 구성되는 적층구조가 사용될 수도 있다. 베이스막(5002)의 제 1 층으로서, 실리콘 질화산화막(5002a)을, 반응가스로서 SiH4, NH3, N2O을 사용하는 플라즈마 CVD 방법으로 10 내지 200 nm(바람직하게는 50 내지 100 nm)의 두께로 형성한다. 이 실시예에서, 50 nm의 막 두께를 갖는 실리콘 질화산화막(5002a)(조성비 Si=32%, O=27%, N=24%, H=17%)을 형성한다. 다음에, 베이스막(5002)의 제 2 층으로서, 실리콘 질화산화막(5002b)을 형성하고 반응가스로서 SiH4, N2O을 사용하는 플라즈마 CVD 방법으로 50 내지 200 nm(바람직하게는 100 내지 150 nm) 두께로 적층한다. 이 실시예에서, 100 nm 막 두께의 실리콘 질화산화막(5002b)(조성비 Si=32%, O=59%, N=7%, H=2%)을 형성한다.
다음에, 베이스막 위에 반도체층(5003 내지 5006)을 형성한다. 반도체층(5003 내지 5006)은 공지의 방법(이를테면, 스퍼터링 방법, LPCVD 방법, 혹은 플라즈마 CVD 방법)으로 형성되는 비정질 구조의 반도체막으로부터 형성되며, 공지의 결정화 공정(레이저 결정화 방법, 열 결정화 방법, 혹은 니켈과 같은 촉매를 사용하는 열 결정화 방법) 처리된다. 이와 같이 하여 얻어진 결정질 반도체막은 반도체 층을 얻기 위해서 원하는 형상으로 패터닝된다. 반도체층(5003 내지 5006)은 25 내지 80 nm(바람직하게는 30 내지 60 nm)의 두께로 형성된다. 결정질 반도체막의 물질은 특별하게 한정되는 것은 아니나, 실리콘, 실리콘 게르마늄(SixGe1-x(X=0.0001 내지 0.02)) 합금 등으로 형성되는 것이 바람직하다. 이 실시예에서, 55 nm 두께의 비정질 실리콘막이 플라즈마 CVD 방법에 의해 형성되고, 다음에, 니켈 함유 용액이 비정질 실리콘 막 위에 유지된다. 비정질 실리콘막의 탈수소화 공정이 수행되고(1시간 동안 500℃), 그 후에 열 결정화 공정이 수행된다(4 시간 동안 550 ℃). 또한, 이의 결정도를 향상시키기 위해서, 레이저 어닐링 처리를 수행하여 결정질 실리콘막을 형성한다. 다음에, 이 결정질 실리콘막에 포토리소그래피 방법을 사용한 패터닝 공정을 행하여, 반도체층(5003 내지 5006)을 얻는다.
더욱이, 반도체층(5003 내지 5006)의 형성 후에, 미량의 불순물 원소(보론 혹은 인)가 TFT의 임계치를 조절하기 위해 도핑될 수 있다.
더욱이, 결정질 반도체막이 레이저 결정화 방법에 의해 제조되는 경우, 펄스-발진형 혹은 연속파 유형 엑시머 레이저, YAG 레이저, 혹은 YVO4 레이저가 사용될 수 있다. 이러한 유형의 레이저가 사용되는 경우에, 레이저 발진기로부터 방사되는 레이저 광이 광학 시스템에 의해 선형 빔으로 집광되어 반도체막에 조사되는 방법을 사용하는 것이 적합하다. 결정화 조건이 조작자에 의해 적합하게 선택되는 것이지만, 엑시머 레이저가 사용되는 경우, 펄스 발진 주파수는 30 Hz로 설정되고, 레이저 에너지 밀도는 100 내지 400 mJ/cm2(통상 200 내지 300 mJ/cm2)로서 설정된다. YAG 레이저가 사용되는 경우, 1 내지 10 kHz의 펄스 발진 주파수와 300 내지 600 mJ/cm2(통상, 350 내지 500 mJ/cm2)의 레이저 에너지 밀도와 함께 제 2 고조파가 사용되는 것이 적합하다. 다음에, 100 내지 1000 ㎛ 폭, 예를 들면 400 ㎛ 폭의 선형 형상으로 집광된 레이저 광은 기판의 전체 표면에 조사되고, 이 때에 선형 레이저 광의 중첩비(overlap ratio)는 50 내지 90 %로 설정될 수 있다.
다음에 반도체층(5003 내지 5006)을 덮기 위해 게이트 절연막(5007)이 형성된다. 게이트 절연막(5007)은 플라즈마 CVD 방법 혹은 스퍼터링 방법에 의해 40 내지 150 nm의 막두께로 실리콘을 함유하는 절연막으로 형성된다. 이 실시예에서, 게이트 절연막(5007)은 플라즈마 CVD 방법에 의해 110 nm의 막두께로 실리콘 질화산화막(조성비 Si=32%, O=59%, N=7%, H=2%)으로 형성된다. 물론, 게이트 절연막(5007)은 실리콘 질화산화막으로 제한되는 것은 아니며, 실리콘을 함유하는 그 외의 다른 절연막이 단일층 혹은 적층구조로서 사용될 수 있다.
더욱이, 실리콘 산화막이 사용될 때, TEOS(테트라에칠 오소실리케이트) 및 O2가 혼합되고 40 Pa의 반응압력과 300 ℃ 내지 400 ℃의 기판온도로 0.5 내지 0.8 W/cm2의 고주파(13.56 MHz) 전력밀도에서 방전되는 플라즈마 CVD 방법에 의해 형성되는 것이 가능할 수 있다. 연이어 400 내지 500 ℃에서의 열 어닐링에 의해, 제조된 실리콘 산화막으로부터 게이트 절연막으로서 양호한 특성이 얻어질 수 있다.
다음에, 게이트 절연막(5007) 위에, 20 내지 100 nm의 두께의 제 1 도전막(5008)과 100 내지 400 nm의 두께의 제 2 도전막(5009)이 형성되어 적층된다. 이 실시예에서, 30 nm 막 두께의 TaN 막의 제 1 도전막(5007) 및 370 nm의 막 두께의 W 막의 제 2 도전막(5008)이 적층으로 형성된다. TaN 막은 질소 함유 분위기 하에서 Ta 타겟의 스퍼터링에 의해 형성된다. 이에 더하여, W 타겟으로 스퍼터링 방법에 의해 W막이 형성된다. W막은 텅스텐 헥사플루오라이드(WF6)을 사용한 열 CVD 방법에 의해 형성될 수 있다. 어느 방법이 사용되든, 게이트 전극으로서 사용하기 위해 저저항을 갖는 물질을 만드는 것이 필요하며, W 막의 고유저항은 20μΩcm 이하로 설정되는 것이 바람직하다. 결정 그레인을 크게 함으로써, 보다 낮은 고유저항을 갖는 W막을 만들 수 있다. 그러나, 산소와 같은 많은 불순물 원소들이 W막 내에 함유되는 경우, 결정화가 되지 않아 저항이 커지게 된다. 그러므로, 이 실시예에서, 99.9999% 순도의 W 타겟을 사용하는 스터퍼링에 의해 W막을 형성하고, 또한 막 형성 중에 가스상(gas phase) 내에 불순물이 함유되는 것을 방지하도록 충분히 고려함으로써, 9 내지 20μΩcm의 고유저항이 실현될 수 있다.
이 실시예에서, 제 1 도전막(5008)은 TaN으로 만들어지며, 제 2 도전막(5009)은 W로 만들어지지만, 물질은 특정하게 이것으로 한정되는 것은 아니며, 어느 막이든 Ta, W, Ti, Mo, Al, Cu, Cr, Nd로 구성되는 그룹으로부터 선택된 원소 혹은 주성분으로서 상기 원소를 함유하는 합금물질 혹은 화합물질로 형성될 수 있다. 이 외에도, 인과 같은 불순물 원소가 도핑된 다결정질 실리콘막이 전형적인 반도체막이 사용될 수 있다. 더욱이, AgPdCu 합금이 사용될 수 있다. 더욱이, 제 1 도전막이 탄탈(Ta)로 형성되며 제 2 도전막이 W로 형성되는 조합, 제 1 도전막이 질화티탄(TiN)으로 형성되고 제 2 도전막이 W으로 형성되는 조합, 제 1 도전막이 질화탄탈(TaN)으로 형성되고 제 2 도전막이 Al로 형성되는 조합, 혹은 제 1 도전막이 질화탄탈(TaN)으로 형성되고 제 2 도전막이 Cu로 형성되는 조합과 같은 임의의 조합이 채용될 수 있다.
다음에, 도 11c에 도시한 바와 같이, 레지스트로 만들어진 마스크(5010)가 포토리소그래피 방법을 사용하여 형성되고, 전극 및 배선을 형성하기 위해서 제 1 에칭 공정이 수행된다. 이 제 1 에칭공정은 제 1 및 제 2 에칭조건으로 수행된다. 이 실시예에서, 제 1 에칭 조건으로서, ICP(유도 결합 플라즈마) 에칭 방법이 사용되고, CF4, Cl2, O2 가스 혼합물이 에칭가스로서 사용되며, 가스 유속은 25/25/10 sccm으로 설정되며, 플라즈마는 1 Pa 하에서 코일형상 전극에 500 W RF(13.56 MHz) 전력을 인가함으로써 발생된다. 여기서는 마츠시타 전기산업 주식회사에 의해 제조된 ICP(모델 E645-ICP)를 구비한 건식 에칭장치를 사용한다. 음의 자기-바이어스 전압을 효과적으로 인가하기 위해서 기판측(샘플 스테이지)에 또한 150 W RF(13.56 MHz) 전력이 인가된다. 제 1 에칭조건에 의해 W막이 에칭되고, 제 1 도전층의 단부는 테이퍼된 형상으로 형성된다. 제 1 에칭조건에서, W에 대한 에칭 속도는 200.39 nm/min이고, TaN에 대한 에칭속도는 80.32 nm/min이고, W 대 TaN의 선택도는 약 2.5이다. 더욱이, W의 테이퍼 각은 제 1 에칭조건으로서 약 26°이다.
이 후에, 도 11c에 도시한 바와 같이, 레지스트로 만들어진 마스크(5010)를 제거하지 않고 제 1 에칭조건을 제 2 에칭조건으로 변경하고, CF4 및 Cl2의 혼합가스를 에칭가스로 사용하고, 가스 유속은 30/30 sccm으로 설정하고, 플라즈마는 1 Pa 하에서 코일형상 전극에 500 W RF(13.56 MHz)의 전력을 인가하여 발생됨으로써 약 30 초 동안 에칭을 수행한다. 20 W RF(13.56 MHz) 전력을 또한 기판측(샘플 스테이지)에 인가하여 음의 자기-바이어스 전압을 효과적으로 인가한다. W막 및 TaN 막은 CF4 및 Cl2가 혼합된 제 2 에칭 조건에서 동일한 정도로 에칭된다. 제 2 에칭조건에서, W에 대한 에칭속도는 58.97 nm/min이고, TaN에 대한 에칭속도는 66.43 nm/min이다. 게이트 절연막 위에 어떠한 잔류물도 없이 에칭을 수행하기 위해서 에칭시간은 대략 10 내지 20% 증가시킬 수 있다.
전술한 제 1 에칭공정에서, 제 1 및 제 2 도전층들의 단부는 적당한 모양의 레지스트의 마스크들을 채택함으로써 기판측에 인가되는 바이어스 전압의 효과에 기인하여 테이퍼된 형상을 갖도록 형성된다. 테이퍼된 부분의 각도는 15°내지 45°로 설정될 수 있다. 이에 따라, 제 1 도전층 및 제 2 도전층으로 구성되는 제 1 형상의 도전층(5011 내지 5015)(제 1 도전층(5011a 내지 5015a) 및 제 2 도전층(5011b 내지 5015b))이 제 1 에칭공정에 의해 형성된다. 참조부호 5007은 게이트 절연막을 나타내며, 제 1 형상의 도전층(5011 내지 5015)으로 덮이지 않은 게이트 절연막의 영역들은 에칭에 의해 대략 20 내지 50 nm만큼 얇게 만들어진다.
다음에, 레지스트로 만들어진 마스크를 제거하지 않고 반도체층에 n형 도전형을 부여하기 위한 불순물 원소를 첨가하기 위해서 제 1 도핑 공정이 수행된다(도 5b). 도핑은 이온 도핑방법 혹은 이온 주입방법에 의해 실행될 수 있다. 이온 도핑 방법 조건은 투여량(dosage)이 1 x 1013 내지 5 x 1015 atoms/cm2, 및 가속전압은 60 내지 100 keV이다. 이 실시예에서, 투여량는 1.5 x 1015 atoms/cm2이고 가속전압은 80 keV이다. n형 도전형을 부여하기 위한 불순물 원소로서, 주기율표의 15족에 속하는 원소, 전형적으로 인(P) 혹은 비소(As)가 사용되고, 여기서는 인(P)이 사용된다. 이 경우, 도전층(5011 내지 5015)은 n형 도전형을 부여하기 위한 불순물 원소에 대한 마스크가 되며, 고농도 불순물 영역(5016 내지 5019)은 자기정렬로 형성된다. n형 도전형을 부여하기 위한 불순물 원소는 1 x 1020 내지 1 x 1021 atoms/cm3의 농도범위에서 고농도 불순물 영역(5016 내지 5019)에 첨가된다.
그 후에, 도 11c에 도시한 바와 같이 레지스트로 만들어진 마스크를 제거하지 않고 제 2 에칭공정이 수행된다. 여기서, CF4, Cl2, O2의 혼합가스가 에칭가스로서 사용되고, 가스 유속은 20/20/20 sccm으로 설정되고, 플라즈마는 1 Pa 하에서 코일형상 전극에 500 W RF(13.56 MHz) 전력을 인가함으로써 발생되어 에칭을 수행한다. 20 W RF(13.56 MHz) 전력은 또한 기판측(샘플 스테이지)에 인가되어 음의 자기-바이어스 전압을 효과적으로 인가한다. 제 2 에칭공정에서, W에 대한 에칭속도는 124.62 nm/min이고, TaN에 대한 에칭속도는 20.67 nm/min이고, W 대 TaN의 선택도는 6.05이다. 따라서, W막이 선택적으로 에칭된다. W의 테이퍼 각은 제 2 에칭에서 70°이다. 제 2 도전층(5020b 내지 5024b)은 제 2 에칭공정에 의해 형성된다. 한편, 제 1 도전층(5011a 내지 5015a)은 거의 에칭되지 않으며, 제 1 도전층(5020a 내지 5024a)이 형성된다.
다음에, 제 2 도핑공정이 수행된다. 제 2 도전층(5020b 내지 5024b)은 불순물 원소에 대한 마스크로서 사용되며, 도핑은 제 1 도전층의 테이퍼된 부분 밑의 반도체층에 불순물 원소가 첨가되게 수행된다. 이 실시예에서는 불순물 원소로서 인(P)이 사용되며, 플라즈마 도핑은 1.5 x 1014 atoms/cm2의 투여량, 전류밀도 0.5 ㎂ 및 90 keV의 가속전압으로 수행된다. 이에 따라, 제 1 도전층에 중첩하는 저농도 불순물 영역(5025 내지 5028)이 자기정렬로 형성된다. 저농도 불순물 영역(5025 내지 5028) 내의 인(P)의 농도는 1 x 1017 내지 5 x 1018 atoms/cm3이고, 제 1 도전층의 테이퍼된 부분의 막두께에 따라 완만한 농도 변화도를 갖는다. 제 1 도전층의 테이퍼된 부분과 중첩하는 반도체층에서, 불순물 원소의 농도는 제 1 도전층의 테이퍼된 부분의 단부에서 내측 부분쪽으로 약간 떨어진다. 그러나, 농도는 거의 동일한 수준을 유지한다. 더욱이, 고농도 불순물 영역(5016 내지 5019)에 불순물 원소가 첨가되어 고농도 불순물 영역(5016 내지 5019)을 형성한다(도 12a).
다음에, 레지스트 마스크는 도 12b에 도시한 바와 같이 제거된다. 이어서 제 3 에칭공정이 포토리소그래피에 의해 수행된다. 이 제 3 에칭공정은 제 1 도전층의 테이퍼부를 국부적으로 에칭하고 이를 제 2 도전층과 중첩하는 형상으로 에칭하도록 수행된다. 그러나, 레지스트(5029)로 만들어지는 마스크는 제 3 에칭이 수행되지 않는 영역들 위에 형성된다.
제 3 에칭 공정의 에칭조건은 다음과 같다. 에칭가스는 Cl2 및 SF6이고, 가스 유속비는 10/50 sccm이다. 제 3 에칭은 제 1 및 제 2 에칭공정과 동일한 방식으로 ICP 에칭공정에 의해 수행된다. 제 3 에칭공정에서 TaN에 대한 에칭속도는 111.2 nm/min이고, 게이트 절연막에 대한 에칭속도는 12.8 nm/min이다.
이 실시예에서, 에칭은 플라즈마 발생을 위해 1.3 Pa의 압력으로 코일형상 전극에 500 W RF 전력(13.56 MHz)이 인가되는 동안 수행된다. 동시에, 10 W RF 전력(13.56 MHz) 또한 기판측(샘플 스테이지)에 인가되어 음의 바이어스 전압을 인가한다. 이와 같이 하여 제 1 도전층(5030a 내지 5032a)이 형성된다.
전술한 제 3 에칭의 결과로서, 제 1 도전층(5030a 내지 5032a)과 중첩하지 않는 불순물 영역(LDD 영역)(5033 내지 5034)이 형성된다. 더욱이, 불순물 영역(GOLD 영역)(5025, 5028)은 각각 제 1 도전층(5020a, 5024a)과 중첩된 상태에 있다.
전술한 바와 같이, 이 실시예는 제 1 도전층들과 중첩하지 않는 불순물 영역(LDD 영역)과 제 1 도전층들과 중첩하는 불순물 영역(GOLD 영역)(5025, 5028)을 동시에 형성할 수 있고, 따라서 TFT 특성에 따라 구별되는 영역들을 형성할 수 있다.
다음에, 레지스트 마스크가 제거된 후에, 게이트 절연막(5007)이 에칭된다. 이 에칭공정은 에칭가스에 대해 CHF3을 사용하고 반응성 이온 에칭방법(RIE 방법)에 의해 수행된다. 이 실시예에서, 제 3 에칭은 6.7 Pa의 챔버 압력, 800 W의 RF 전력, 35 sccm의 CHF3 가스 유속에서 수행된다. 결국, 고농도 불순물 영역(5016 내지 5019)의 부분이 노출되어, 게이트 절연막(5007a 내지 5007d)이 제공된다.
다음에, 새로운 레지스트 마스크(5035)를 형성하고 제 3 도핑공정을 수행한다. 이 제 3 도핑공정은 반도체층에서 p채널 TFT의 활성층으로서 작용하게 제 1 도전형(n형)과 반대되는 제 2 도전형(p형)을 부여하는 불순물 원소를 함유하는 불순물 영역(5036)(도 12c))을 형성한다. p형을 부여하는 불순물 원소는 자기정렬로 불순물 영역을 형성하도록 불순물 원소에 대한 마스크로서 제 1 도전층(5030a)을 사용하여 도핑된다.
이 실시예에서, 불순물 영역(5036)을 형성하기 위해서 디보란(B2H6)을 사용하는 이온 도핑공정을 채용한다. 이 제 3 도핑공정에서, n채널 TFT를 형성하기 위한 반도체층은 레지스트로 만들어지는 마스크로 덮인다. 제 1 및 제 2 도핑공정은 상호 상이한 농도로 인을 불순물 영역(5036)에 첨가한다. 그러나, 도핑 공정은 p형을 부여하는 불순물 원소의 농도가 임의의 영역에서 2 x 1020 내지 2 x 1021 atoms/cm3을 달성하도록 수행된다. 결국, p채널 TFT의 소스 영역과 드레인 영역의 기능에 아무런 문제가 일어나지 않는다.
지금까지 기술한 공정 단계들은 각각의 반도체층 내에 불순물 영역을 형성한다. 더욱이, 이 실시예는 게이트 절연막이 에칭된 후에 불순물(B)을 도핑하는 방법을 제공하고 있으나, 게이트 절연막을 에칭하지 않고 불순물을 도핑하는 것도 수행될 수 있다.
다음에, 레지스트 마스크(5035)가 제거된 후에, 제 1 층간 절연막(5037)이 도 13a에 도시한 바와 같이 형성된다. 실리콘 함유 절연막은 제 1 층간 절연막(5037)을 제공하기 위해서 플라즈마 CVD 혹은 스퍼터링에 의해 100 내지 200 nm의 두께로 형성된다. 이 실시예는 플라즈마 CVD를 채용하고 150 nm 두께의 실리콘 산화질화막을 형성한다. 말할 나위 없이, 제 1 층간 절연막(5037)은 실리콘 산화질화막으로 한정되지 않으며, 실리콘 함유 막들의 단층의 막 혹은 그 외 복층의 막이 또한 사용될 수도 있다.
다음에, 각각의 반도체층에 첨가된 불순물 원소를 활성화시키는 활성화 공정이 수행된다. 어닐링 노를 사용하는 열 어닐링 공정을 이 활성화 단계를 행하기 위해 사용된다. 이 열 어닐링은 1 ppm보다 높지 않는, 바람직하게는 0.1 ppm보다 높지 않는 산소농도를 갖는 질소 분위기에서 400 내지 700 ℃, 전형적으로는 500 내지 550℃에서 4 시간 동안 수행될 수 있다. 이 실시예에서, 활성화 공정은 4 시간 동안 550℃에서 수행된다. 열 어닐링 외에도, 레이저 어닐링 혹은 급속 열 어닐링(RTA)을 사용하는 것이 가능하다.
이 실시예에서, 결정화 촉매로서 사용되는 니켈(Ni)은 전술한 활성화 공정과 동시에 고농도 P을 함유하는 불순물 영역에서 게터링되고, 그럼으로써 반도체층 내 니켈 농도가 낮아져 주로 채널 형성영역으로서 작용하게 된다. 이와 같이 하여 제조된 채널형성 영역을 갖는 TFT는 낮은 오프 전류값 및 우수한 결정도를 갖기 때문에, 높은 전계효과 이동도를 제공하며 만족스러운 특성을 달성할 수 있다.
활성화 공정은 제 1 층간 절연막(5037)이 형성되기 전에 수행될 수도 있다. 그러나, 사용되는 배선물질이 내열성이 크지 않을 때, 활성화 공정은 리드 와이어를 보호하기 위해서 이 실시예에서처럼 층간 절연막(5037)(이를테면, 실리콘 질화막과 같이, 주성분으로서 실리콘으로 만들어진 절연막)이 형성된 후에 실행되는 것이 바람직하다.
활성화 공정이 수행된 후에 도핑을 수행함으로써 제 1 층간 절연막(5037)을 형성하는 것이 또한 가능하다.
더구나, 반도체층을 수소화하기 위해서 1 내지 12 시간 동안 300 내지 550℃에서 3 내지 100% 수소를 함유하는 분위기에서 열처리가 수행된다. 이 실시예에서, 열처리는 약 3% 수소를 함유하는 질소 분위기에서 1 시간 동안 410℃에서 수행된다. 이 공정단계는 층간 절연막(5037)에 함유된 수소에 의해 반도체층의 댕글링 본드를 종료시키는 것이다. 플라즈마 수소화(플라즈마에 의해 여기된 수소를 사용함)가 또다른 수소화 수단으로서 사용될 수 있다.
활성화 공정에 대해 레이저 어닐링이 사용될 때, 수소화가 수행된 후에 엑시머 레이저 혹은 YAG 레이저와 같은 레이저 빔을 조사하는 것이 바람직하다.
다음에, 유기 절연물질로 만들어지는 제 2 층간 절연막(5038)이 도 13b에 도시한 바와 같이 제 1 층간 절연막(5037) 위에 형성된다. 이 실시예에서, 1.6 ㎛ 두께의 아크릴 수지 막이 형성된다. 다음에, 각각의 불순물 영역(5016, 5018, 5019, 5036)에 이르는 접촉홀을 형성하도록 패터닝이 수행된다.
실리콘 함유 절연물질 혹은 유기 수지로 만들어지는 막이 제 2 층간 절연막(5038)용으로 사용된다. 실리콘 산화물, 실리콘 질화물 및 실리콘 산화질화물이 실리콘 함유 절연막으로서 사용될 수 있다. 폴리이미드, 폴리아미드, 아크릴 및 BCB(벤조사이클로부텐)과 같은 수지가 유기 수지에 사용될 수 있다.
이 실시예는 실리콘 산화질화막을 형성하기 위해서 플라즈마 CVD 공정을 채용한다. 실리콘 산화질화막의 막 두께는 바람직하게는 1 내지 5 ㎛(더 바람직하게는 2 내지 4 ㎛)이다.
접촉홀을 형성하기 위해서 건식 에칭 혹은 습식 에칭이 사용될 수 있다. 그러나, 에칭 중에 유전파괴 문제 관점에서 습식에칭이 바람직하다.
제 1 층간 절연막(5037) 및 제 2 층간 절연막(5038)은 접촉홀의 형성 중에 동시에 에칭된다. 접촉홀의 형상을 고려할 때, 제 2 층간 절연막(5038)을 형성하기 위한 물질은 제 1 층간 절연막(5037)을 형성하기 위한 물질보다 높은 에칭속도를 갖는 것이 바람직하다.
불순물 영역(5016, 5018, 5019, 5036)에 전기적으로 접속될 리드 와이어(5039 내지 5044)가 다음에 형성된다. 이 실시예에선, 50 nm 두께의 Ti 막 및 500 nm 두께의 합금막(Al-Ti 합금막)의 적층막을 패터닝하여 리드 와이어를 형성하는데, 그러나 그 외 다른 전기적으로 도전성이 있는 막들도 사용될 수 있다.
전술한 바와 같이, n채널 TFT 및 p채널 TFT를 구비한 구동회로 및 화소 TFT와 보유용량(holding capacitance)을 구비한 화소부가 동일 기판 위에 형성될 수 있다. 이 명세서에서, 이러한 기판은 "액티브 매트릭스 기판"이라 칭한다.
보유용량에 관해서, 불순물의 도핑은 게이트 도전막이 형성되기 전에 용량을 형성하기 위해서 필요한 부분들에 선택적으로 수행될 수 있다. 이 방법에 따라서, 포토레지스트 마스크 수는 1만큼 증가하지만, 그러나 보유용량은 바이어스를 적용함이 없이 형성될 수 있다.
다음에, 제 3 층간 절연막(5045)을 형성한다. 이 공정은 화소전극을 형성하기 위해서 TFT 형성 면을 평탄화시키는 것에 대한 것이다. 그러므로, 제 3 층간 절연막(5045)은 이를테면, 아크릴 수지 막과 같은 높은 평탄도의 절연막으로 구성되는 것이 바람직하다. 다음에, MgAg 막이 절연막 위에 형성된 후, 화소전극(반사전극)(5046)을 제공하도록 패터닝한다(도 13c).
한편, 대향 전극(5047)을 준비한다. 도 14에 도시한 바와 같이, 컬러필터층(5048 내지 5050) 및 오버코트층(5051)이 대향 기판(5047) 위에 형성된다. 상이한 컬러들을 갖는 컬러필터(5048, 5049)들을 겹치게 하여 TFT 위에 컬러필터층을 형성하고 또한 쉐이딩 막(shading film)으로서 작용하게 한다. 각각의 컬러의 컬러필터층은 수지와 안료의 혼합물을 사용하며 1 내지 3 ㎛의 두께를 갖는다. 감광물질이 마스크를 사용하여 미리결정된 패턴으로 형상화된다. 동시에, 이 컬러필터층은 스페이서(도시되지않음)를 형성하는 데 이용된다. 컬러필터들을 겹쳐서 이러한 스페이서를 형성한다. 스페이서의 높이는 오버코드층(5051)이 두께, 즉 1 내지 4 ㎛을 고려할 때 2 내지 7 ㎛이고, 바람직하게는 1 내지 4 ㎛이다. 이 높이는 액티브 매트릭스 기판과 대향하는 기판을 함께 본딩시켰을 때 갭을 제공한다. 오버코트층(5051)은 이를테면, 폴리이미드 수지 혹은 아크릴 수지와 같은 포토-세팅 혹은 써모-세팅형 유기 수지 물질로 만들어진다.
오버코트층(5051)이 형성된 후에, 투명 도전막으로 만들어지는 대향 전극(5052)이 패터닝된다. 그 후에, 배향막(5053)이 액티브 매트릭스 기판 및 대향 기판 위에 형성되고, 러빙이 수행된다.
그 후에, 액티브 매트릭스 기판과 대향 기판을 실란트(5055)로 서로 본딩시킨다. 실란트(5055)는 필러(filler)를 포함하며, 필러 및 스페이서는 두 개의 기판 간에 균일한 갭을 갖도록 이들 두 개의 기판을 본딩하는 것을 가능하게 한다. 이어서, 이들 기판 사이에 액정물질(5054)이 채워지고 실란트(도시되지않음)로 완전하게 시일링된다. 액정물질은 공지의 액정물질을 사용할 수 있다. 도 14에 도시한 액티브 매트릭스형 액정 디스플레이장치가 이와 같이 하여 완성될 수 있다.
전술한 공정단계에 의해 제조된 액티브 매트릭스형 액정 디스플레이 장치에서의 TFT는 탑 게이트 구조를 취하나, 그러나 이 실시예는 바텀 게이트 구조 혹은 다른 구조의 TFT에도 마찬가지로 쉽게 적용될 수 있다. 투과형 디스플레이 장치는 화소전극이 투명 도전막으로 만들어질 때 얻어질 수 있다.
이 실시예에서 유기 기판을 사용할지라도, 유리 기판 이외에 플라스틱 기판, 스테인레스 스틸 기판, 단결정 웨이퍼, 등의 기판을 사용할 수 있다.
실시예 5
본 발명의 디스플레이 장치를 여러 가지 용도를 갖는다. 이 실시예에서, 본 발명의 디스플레이 장치를 탑재한 전자장치의 응용예를 설명한다.
다음은 이러한 전자장치, 즉 휴대정보 단말기(이를테면, 전자책, 이동 컴퓨터, 이동 전화); 비디오 카메라; 디지털 카메라; 개인용 컴퓨터; 텔레비전 및 투사장치 등의 예로서 주어질 수 있다. 이들 전자장치의 예는 도 15a 내지 도 16c에 도시되었다.
도 15a는 케이싱(3301), 지지 스탠드(3302), 및 디스플레이부(3303)를 포함하는 액정 디스플레이(LCD)이다. 본 발명의 디스플레이 장치는 디스플레이부(3303)에서 사용될 수 있다.
도 15b는 본체(3311), 디스플레이부(3312), 오디오 입력부(3313), 조작 스위치(3314), 밧데리(3315), 이미지 수신부(3316)을 포함하는 비디오 카메라이다. 본 발명의 디스플레이 장치는 디스플레이부(3312)에 사용될 수 있다.
도 15c는 본체(3321), 케이싱(3322), 디스플레이부(3323), 및 키보드(3324)를 포함하는 개인용 컴퓨터이다. 본 발명의 디스플레이 장치는 디스플레이부(3323)에 사용될 수 있다.
도 15d는 본체(3331), 스타일러스(3332), 디스플레이부(3333), 조작버튼(3334), 및 외부 인터페이스(3335)를 포함하는 휴대정보 단말기이다. 본 발명의 디스플레이 장치는 디스플레이부(3333)에 사용될 수 있다.
도 16a는 본체(3401), 오디오 출력부(3402), 오디오 입력부(3404), 디스플레이부(3404), 조작 스위치(3405), 및 안테나(3406)를 포함하는 이동전화이다. 본 발명의 디스플레이 장치는 디스플레이부(3404)에 사용될 수 있다.
도 16b는 본체(3411), 디스플레이부(3412), 조작 스위치(3413, 3414)를 포함하는 오디오 재생장치, 구체적으로 자동차 오디오 시스템이다. 본 발명의 디스플레이 장치는 디스플레이부(3412)에 사용될 수 있다. 더구나, 자동차용 오디오 재생장치는 실시예 5에 보였지만, 그러나, 이동형 및 가정용의 오디오 재생장치에 사용될 수도 있다.
도 16c는 본체(3501), 디스플레이 장치 (A)(4502), 뷰 파인더(3503), 조작 스위치(3504), 디스플레이부 (B)(3505) 및 밧데리(3506)를 포함하는 디지털 카메라이다. 본 발명의 장치는 디스플레이 장치 (A)(3502) 및 디스플레이부 (B)(3505)에 사용될 수 있다.
본 발명의 응용범위는 이와 같이 극히 넓으며, 모든 분야에서 전자장치에 본 발명을 적용하는 것이 가능하다. 더구나, 실시예 1 내지 4에 보인 디스플레이 장 치의 어떤 구성이든 실시예 5의 전자장치에 채용될 수 있다.
본 발명은 외부 제어기 LSI 등의 일정한 구동전압에 대처할 수 있고 저 전력소비를 달성할 수 있는, 디스플레이 장치의 구동회로를 제공할 수 있다.

Claims (157)

  1. 디스플레이 장치에 있어서:
    소스 신호라인 구동회로;
    화소부;
    상기 소스 신호라인 구동회로 내에 포함되어, 클럭신호들에 따라 펄스를 출력하는 시프트 레지스터;
    상기 소스 신호라인 구동회로 내에 포함되어, 입력신호들의 전압 진폭을 변환하는 레벨 시프터; 및
    상기 시프트 레지스터로부터의 펄스에 기초하여 상기 레벨 시프터에 전류를 공급하는 전류원을 포함하며,
    상기 시프트 레지스터가 펄스들을 연속적으로 출력할 때에만, 상기 전류원이 전류를 공급하고 상기 레벨 시프터가 동작되는, 디스플레이 장치.
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 삭제
  7. 삭제
  8. 삭제
  9. 삭제
  10. 디스플레이 장치에 있어서,
    소스 신호라인 구동회로;
    화소부;
    상기 소스 신호라인 구동회로 내에 포함된 제 1 내지 제 x(x: 자연수, x≥2) 유닛들;
    제 a (a: 자연수, 1≤a≤x) 유닛 내에 포함되어, 클럭신호들에 따라 펄스를 출력하는 복수의 시프트 레지스터들;
    상기 제 a 유닛 내에 포함되어, 입력신호들의 전압 진폭을 변환하는 복수의 레벨 시프터들; 및
    상기 복수의 시프트 레지스터들로부터의 펄스에 기초하여 상기 복수의 레벨 시프터들에 전류를 공급하는, 제 a 전류원을 포함하며,
    상기 제 a 유닛 내 상기 복수의 시프트 레지스터들이 펄스들을 연속적으로 출력할 때에만, 상기 제 a 전류원이 전류를 공급하고 상기 레벨 시프터들이 동작되는, 디스플레이 장치.
  11. 삭제
  12. 삭제
  13. 삭제
  14. 삭제
  15. 삭제
  16. 삭제
  17. 삭제
  18. 삭제
  19. 삭제
  20. 삭제
  21. 삭제
  22. 삭제
  23. 삭제
  24. 삭제
  25. 삭제
  26. 삭제
  27. 삭제
  28. 삭제
  29. 삭제
  30. 삭제
  31. 삭제
  32. 삭제
  33. 삭제
  34. 삭제
  35. 삭제
  36. 삭제
  37. 디스플레이 장치에 있어서,
    게이트 신호라인 구동회로;
    화소부;
    상기 게이트 신호라인 구동회로 내에 포함되어, 클럭신호들에 따라 펄스를 출력하는 시프트 레지스터;
    상기 게이트 신호라인 구동회로 내에 포함되어, 입력신호들의 전압 진폭을 변환하는 레벨 시프터; 및
    상기 시프트 레지스터로부터의 펄스에 기초하여 상기 레벨 시프터에 전류를 공급하는 전류원을 포함하며,
    상기 시프트 레지스터가 펄스들을 연속적으로 출력할 때에만, 상기 전류원이 전류를 공급하고 상기 레벨 시프터가 동작되는, 디스플레이 장치.
  38. 삭제
  39. 삭제
  40. 삭제
  41. 삭제
  42. 삭제
  43. 삭제
  44. 삭제
  45. 삭제
  46. 디스플레이 장치에 있어서,
    게이트 신호라인 구동회로;
    화소부;
    상기 게이트 신호라인 구동회로 내에 포함된 제 1 내지 제 y(y: 자연수, y≥2) 유닛들;
    제 d(d: 자연수, 1≤d ≤y) 유닛 내에 포함되어, 클럭신호들에 따라 펄스를 출력하는 복수의 시프트 레지스터들;
    상기 제 d 유닛 내에 포함되어, 입력신호들의 전압 진폭을 변환하는 복수의 레벨 시프터들; 및
    상기 복수의 시프트 레지스터들로부터의 펄스에 기초하여 상기 복수의 레벨 시프터들에 전류를 공급하는 제 d 전류원을 포함하며,
    상기 제 d 유닛 내 상기 복수의 시프트 레지스터들이 펄스들을 연속적으로 출력할 때에만, 제 d 전류원이 전류를 공급하고 상기 레벨 시프터들이 동작되는, 디스플레이 장치.
  47. 삭제
  48. 삭제
  49. 삭제
  50. 삭제
  51. 삭제
  52. 삭제
  53. 삭제
  54. 삭제
  55. 삭제
  56. 삭제
  57. 삭제
  58. 삭제
  59. 삭제
  60. 삭제
  61. 삭제
  62. 삭제
  63. 삭제
  64. 삭제
  65. 삭제
  66. 삭제
  67. 삭제
  68. 삭제
  69. 삭제
  70. 삭제
  71. 삭제
  72. 삭제
  73. 디스플레이 장치에 있어서,
    소스 신호라인 구동회로;
    화소부;
    상기 소스 신호라인 구동회로 내에 포함되어, 입력신호들에 따라 펄스를 출력하는 디코더;
    상기 소스 신호라인 구동회로 내에 포함되어, 입력신호들의 전압 진폭을 변환하는 레벨 시프터; 및
    상기 디코더로부터의 펄스에 기초하여 상기 레벨 시프터에 전류를 공급하는 전류원을 포함하며,
    상기 디코더가 펄스들을 연속적으로 출력할 때에만, 상기 전류원이 전류를 공급하고 상기 레벨 시프터가 동작되는, 디스플레이 장치.
  74. 삭제
  75. 삭제
  76. 삭제
  77. 삭제
  78. 삭제
  79. 삭제
  80. 삭제
  81. 삭제
  82. 디스플레이 장치에 있어서,
    소스 신호라인 구동회로;
    화소부;
    상기 소스 신호라인 구동회로 내에 포함된 제 1 내지 제 x(x: 자연수, x≥2) 유닛들;
    제 a(a: 자연수, 1≤a ≤x) 유닛 내에 포함되어, 입력신호들에 따라 펄스를 출력하는 복수의 디코더들;
    상기 제 a 유닛 내에 포함되어, 입력신호들의 전압 진폭을 변환하는 복수의 레벨 시프터들; 및
    상기 복수의 디코더들로부터의 펄스에 기초하여 상기 복수의 레벨 시프터들에 전류를 공급하는 제 a 전류원을 포함하며,
    상기 제 a 유닛 내 상기 복수의 디코더들이 펄스들을 연속적으로 출력할 때에만, 상기 제 a 전류원이 전류를 공급하고 상기 레벨 시프터들이 동작되는, 디스플레이 장치.
  83. 제 1 항, 제 10 항, 제 73 항 또는 제 82 항 중 어느 한 항에 있어서,
    상기 소스 신호라인 구동회로 및 상기 화소부는, 유리기판, 플라스틱 기판, 스테인레스 스틸 기판 및 단결정 웨이퍼로 구성된 그룹으로부터 선택된 부재 위에 제공되는, 디스플레이 장치.
  84. 제 1 항, 제 10 항, 제 73 항 또는 제 82 항 중 어느 한 항에 있어서,
    상기 구동회로 및 상기 화소부는 동일 기판 위에 제공되는, 디스플레이 장치.
  85. 제 1 항, 제 10 항, 제 73 항 또는 제 82 항 중 어느 한 항에 있어서,
    상기 구동회로 및 상기 화소부는 상이한 기판들 위에 제공되는, 디스플레이 장치.
  86. 제 1 항, 제 10 항, 제 73 항 또는 제 82 항 중 어느 한 항에 있어서,
    상기 디스플레이 장치는 액정 디스플레이 장치인, 디스플레이 장치.
  87. 제 1 항, 제 10 항, 제 73 항 또는 제 82 항 중 어느 한 항에 있어서,
    상기 디스플레이 장치는 개인용 컴퓨터에 탑재되는, 디스플레이 장치.
  88. 제 1 항, 제 10 항, 제 73 항 또는 제 82 항 중 어느 한 항에 있어서,
    상기 디스플레이 장치는 휴대 정보 단말기에 탑재되는, 디스플레이 장치.
  89. 제 1 항, 제 10 항, 제 73 항 또는 제 82 항 중 어느 한 항에 있어서,
    상기 디스플레이 장치는 자동차 오디오 세트에 탑재되는, 디스플레이 장치.
  90. 제 1 항, 제 10 항, 제 73 항 또는 제 82 항 중 어느 한 항에 있어서,
    상기 디스플레이 장치는 디지털 카메라에 탑재되는, 디스플레이 장치.
  91. 삭제
  92. 삭제
  93. 삭제
  94. 삭제
  95. 삭제
  96. 삭제
  97. 삭제
  98. 삭제
  99. 삭제
  100. 삭제
  101. 삭제
  102. 삭제
  103. 삭제
  104. 삭제
  105. 삭제
  106. 삭제
  107. 삭제
  108. 삭제
  109. 디스플레이 장치에 있어서,
    게이트 신호라인 구동회로;
    화소부;
    상기 게이트 신호라인 구동회로 내에 포함되어, 입력신호들에 따라 펄스를 출력하는 디코더;
    상기 게이트 신호라인 구동회로 내에 포함되어, 입력신호들의 전압 진폭을 변환하는 레벨 시프터; 및
    상기 디코더로부터의 펄스에 기초하여 상기 레벨 시프터에 전류를 공급하는 전류원을 포함하며,
    상기 디코더가 펄스들을 연속적으로 출력할 때에만, 상기 전류원이 전류를 공급하고 상기 레벨 시프터가 동작되는, 디스플레이 장치.
  110. 삭제
  111. 삭제
  112. 삭제
  113. 삭제
  114. 삭제
  115. 삭제
  116. 삭제
  117. 삭제
  118. 디스플레이 장치에 있어서,
    게이트 신호라인 구동회로;
    화소부;
    상기 게이트 신호라인 구동회로 내에 포함된 제 1 내지 제 y(y: 자연수, y ≥2) 유닛들;
    제 d(d: 자연수, 1 ≤d ≤y) 유닛 내에 포함되어, 입력신호들에 따라 펄스를 출력하는 복수의 디코더들;
    상기 제 d 유닛 내에 포함되어, 입력신호들의 전압 진폭을 변환하는 복수의 레벨 시프터들; 및
    상기 복수의 디코더들로부터의 펄스에 기초하여 상기 복수의 레벨 시프터들에 전류를 공급하는 제 d 전류원을 포함하며,
    상기 제 d 유닛 내 상기 복수의 디코더들이 펄스들을 연속적으로 출력할 때에만, 상기 제 d 전류원이 전류를 공급하고 상기 레벨 시프터들이 동작되는, 디스플레이 장치.
  119. 제 37 항, 제 46 항, 제 109 항 또는 제 118 항 중 어느 한 항에 있어서,
    상기 게이트 신호라인 구동회로 및 상기 화소부는, 유리기판, 플라스틱 기판, 스테인레스 스틸 기판 및 단결정 웨이퍼로 구성된 그룹으로부터 선택된 부재 위에 제공되는, 디스플레이 장치.
  120. 제 37 항, 제 46 항, 제 109 항 또는 제 118 항 중 어느 한 항에 있어서,
    상기 구동회로 및 상기 화소부는 동일 기판 위에 제공되는, 디스플레이 장치.
  121. 제 37 항, 제 46 항, 제 109 항 또는 제 118 항 중 어느 한 항에 있어서,
    상기 구동회로 및 상기 화소부는 상이한 기판들 위에 제공되는, 디스플레이 장치.
  122. 제 37 항, 제 46 항, 제 109 항 또는 제 118 항 중 어느 한 항에 있어서,
    상기 디스플레이 장치는 액정 디스플레이 장치인, 디스플레이 장치.
  123. 제 37 항, 제 46 항, 제 109 항 또는 제 118 항 중 어느 한 항에 있어서,
    상기 디스플레이 장치는 개인용 컴퓨터에 탑재되는, 디스플레이 장치.
  124. 제 37 항, 제 46 항, 제 109 항 또는 제 118 항 중 어느 한 항에 있어서,
    상기 디스플레이 장치는 휴대 정보 단말기에 탑재되는, 디스플레이 장치.
  125. 제 37 항, 제 46 항, 제 109 항 또는 제 118 항 중 어느 한 항에 있어서,
    상기 디스플레이 장치는 자동차 오디오 세트에 탑재되는, 디스플레이 장치.
  126. 제 37 항, 제 46 항, 제 109 항 또는 제 118 항 중 어느 한 항에 있어서,
    상기 디스플레이 장치는 디지털 카메라에 탑재되는, 디스플레이 장치.
  127. 삭제
  128. 삭제
  129. 삭제
  130. 삭제
  131. 삭제
  132. 삭제
  133. 삭제
  134. 삭제
  135. 삭제
  136. 삭제
  137. 삭제
  138. 삭제
  139. 삭제
  140. 삭제
  141. 삭제
  142. 삭제
  143. 삭제
  144. 삭제
  145. 반도체 장치에 있어서,
    구동회로;
    클럭신호들에 따라 펄스를 출력하기 위해 포함된 시프트 레지스터;
    입력신호들의 전압 진폭을 변환하기 위해 포함된 레벨 시프터; 및
    상기 시프트 레지스터로부터의 펄스에 기초하여 상기 레벨 시프터에 전류를 공급하기 위해 제공된 전류원을 포함하며,
    상기 시프트 레지스터가 펄스들을 연속적으로 출력할 때에만, 상기 전류원이 전류를 공급하고 상기 레벨 시프터가 동작되는, 반도체 장치.
  146. 반도체 장치에 있어서,
    구동회로;
    제 1 내지 제 x(x: 자연수, x≥2) 유닛들;
    제 a (a: 자연수, 1≤a≤x) 유닛 내에 포함되어, 클럭신호들에 따라 펄스를 출력하는 복수의 시프트 레지스터들;
    상기 제 a 유닛 내에 포함되어, 입력신호들의 전압 진폭을 변환하는 복수의 레벨 시프터들; 및
    상기 복수의 시프트 레지스터들로부터의 펄스에 기초하여 상기 복수의 레벨 시프터들에 전류를 공급하는, 제 a 전류원을 포함하며,
    상기 제 a 유닛 내 상기 복수의 시프트 레지스터들이 펄스들을 연속적으로 출력할 때에만, 상기 제 a 전류원이 전류를 공급하고 상기 레벨 시프터들이 동작되는, 반도체 장치.
  147. 반도체 장치에 있어서,
    구동회로;
    입력신호들에 따라 펄스를 출력하기 위해 상기 구동회로에 포함된 디코더;
    입력신호들의 전압 진폭을 변환하기 위해 상기 구동회로에 포함된 레벨 시프터; 및
    상기 디코더로부터의 펄스에 기초하여 상기 레벨 시프터에 전류를 공급하기 위해 제공된 전류원을 포함하며,
    상기 디코더가 펄스들을 연속적으로 출력할 때에만, 상기 전류원이 전류를 공급하고 상기 레벨 시프터가 동작되는, 반도체 장치.
  148. 반도체 장치에 있어서,
    구동회로;
    상기 구동회로에 포함된 제 1 내지 제 x(x: 자연수, x≥2) 유닛들;
    제 a (a: 자연수, 1≤a≤x) 유닛 내에 포함되어, 입력신호들에 따라 펄스를 출력하는 복수의 디코더들;
    상기 제 a 유닛 내에 포함되어, 입력신호들의 전압 진폭을 변환하는 복수의 레벨 시프터들; 및
    상기 복수의 디코더들로부터의 펄스에 기초하여 상기 복수의 레벨 시프터들에 전류를 공급하는, 제 a 전류원을 포함하며,
    상기 제 a 유닛 내 상기 복수의 디코더들이 펄스들을 연속적으로 출력할 때에만, 상기 제 a 전류원이 전류를 공급하고 상기 레벨 시프터들이 동작되는, 반도체 장치.
  149. 제 145 항 내지 제 148 항 중 어느 한 항에 있어서,
    상기 구동회로는 유리기판, 플라스틱 기판, 스테인레스 스틸 기판 및 단결정 웨이퍼로 구성된 그룹으로부터 선택된 부재 위에 제공되는, 반도체 장치.
  150. 제 145 항 내지 제 148 항 중 어느 한 항에 있어서,
    상기 반도체 장치는 액정 디스플레이 장치인, 반도체 장치.
  151. 제 145 항 내지 제 148 항 중 어느 한 항에 있어서,
    상기 디스플레이 장치는 개인용 컴퓨터에 탑재되는, 반도체 장치.
  152. 제 145 항 내지 제 148 항 중 어느 한 항에 있어서,
    상기 디스플레이 장치는 휴대 정보 단말기에 탑재되는, 반도체 장치.
  153. 제 145 항 내지 제 148 항 중 어느 한 항에 있어서,
    상기 디스플레이 장치는 자동차 오디오 세트에 탑재되는, 반도체 장치.
  154. 제 145 항 내지 제 148 항 중 어느 한 항에 있어서,
    상기 디스플레이 장치는 디지털 카메라에 탑재되는, 반도체 장치.
  155. 제 1 항, 제 10 항, 제 73 항 또는 제 82 항 중 어느 한 항에 있어서,
    상기 소스 신호라인 구동회로는 박막 트랜지스터를 포함하는, 디스플레이 장치.
  156. 제 37 항, 제 46 항, 제 109 항 또는 제 118 항 중 어느 한 항에 있어서,
    상기 게이트 신호라인 구동회로는 박막 트랜지스터를 포함하는, 디스플레이 장치.
  157. 제 145 항 내지 제 148 항 중 어느 한 항에 있어서,
    상기 구동회로는 박막 트랜지스터를 포함하는, 반도체 장치.
KR1020010065341A 2000-10-23 2001-10-23 디스플레이 장치 KR100791233B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JPJP-P-2000-00322121 2000-10-23
JP2000322121 2000-10-23

Publications (2)

Publication Number Publication Date
KR20020031325A KR20020031325A (ko) 2002-05-01
KR100791233B1 true KR100791233B1 (ko) 2008-01-03

Family

ID=18800048

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020010065341A KR100791233B1 (ko) 2000-10-23 2001-10-23 디스플레이 장치

Country Status (3)

Country Link
US (1) US7656380B2 (ko)
KR (1) KR100791233B1 (ko)
TW (1) TWI277057B (ko)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6927753B2 (en) 2000-11-07 2005-08-09 Semiconductor Energy Laboratory Co., Ltd. Display device
JP3797337B2 (ja) * 2003-02-25 2006-07-19 ソニー株式会社 シフトレジスタおよび表示装置
KR100945581B1 (ko) * 2003-06-23 2010-03-08 삼성전자주식회사 액정 표시 장치 및 그 구동 방법
JP3974124B2 (ja) * 2003-07-09 2007-09-12 シャープ株式会社 シフトレジスタおよびそれを用いる表示装置
CN101167118B (zh) 2005-04-26 2010-05-19 株式会社半导体能源研究所 发光装置及其驱动方法
KR20090010398A (ko) * 2007-07-23 2009-01-30 삼성모바일디스플레이주식회사 유기 발광 표시 장치 및 이의 구동 방법
KR101654834B1 (ko) 2009-11-05 2016-09-07 삼성디스플레이 주식회사 박막 트랜지스터 표시판 및 그 제조 방법
WO2011145666A1 (en) 2010-05-21 2011-11-24 Semiconductor Energy Laboratory Co., Ltd. Pulse output circuit, shift register, and display device
CN104392705B (zh) * 2014-12-15 2016-09-21 京东方科技集团股份有限公司 移位寄存器、栅极驱动电路、阵列基板、显示装置
WO2020124604A1 (zh) * 2018-12-21 2020-06-25 深圳市柔宇科技有限公司 一种显示面板及其驱动方法、显示装置、终端

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5886679A (en) * 1995-03-23 1999-03-23 Nec Corporation Driver circuit for driving liquid-crystal display
JP2000224024A (ja) * 1999-02-01 2000-08-11 Sony Corp レベルシフト回路、これを用いたシフトレジスタおよびこれを搭載した液晶表示装置

Family Cites Families (39)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3742142A (en) * 1970-12-28 1973-06-26 Hunter Electronics Inc Remote meter reader system
GB1554411A (en) * 1975-08-09 1979-10-17 Communications Patents Ltd Control systems
JPS55146490A (en) 1979-05-04 1980-11-14 Matsushita Electric Ind Co Ltd Display unit
JPH0634154B2 (ja) * 1983-01-21 1994-05-02 シチズン時計株式会社 マトリクス型表示装置の駆動回路
KR900009055B1 (ko) 1986-05-13 1990-12-17 상요덴기 가부시기가이샤 영상 표시 장치용 구동 회로
JPH0766256B2 (ja) 1986-09-17 1995-07-19 三洋電機株式会社 画像表示装置
US5214417A (en) * 1987-08-13 1993-05-25 Seiko Epson Corporation Liquid crystal display device
JP2653099B2 (ja) * 1988-05-17 1997-09-10 セイコーエプソン株式会社 アクティブマトリクスパネル，投写型表示装置及びビューファインダー
JPH02105194A (ja) 1988-10-14 1990-04-17 Toshiba Corp 液晶表示装置
JP2767858B2 (ja) * 1989-02-09 1998-06-18 ソニー株式会社 液晶ディスプレイ装置
WO1990014625A1 (en) * 1989-05-26 1990-11-29 Seiko Epson Corporation Power source circuit
US5563624A (en) * 1990-06-18 1996-10-08 Seiko Epson Corporation Flat display device and display body driving device
JP2695981B2 (ja) * 1990-10-05 1998-01-14 株式会社東芝 液晶表示器駆動電源回路
JPH06104416A (ja) 1992-06-05 1994-04-15 Hitachi Ltd ラインイメージセンサ及び駆動方法
GB2271032B (en) * 1992-09-11 1996-03-13 Toshiba Kk Reset circuit and integrated circuit including the same
US5574475A (en) * 1993-10-18 1996-11-12 Crystal Semiconductor Corporation Signal driver circuit for liquid crystal displays
US6121760A (en) * 1994-03-17 2000-09-19 Texas Instruments Incorporated Turn-on controller for switch-mode regulator
US5949397A (en) * 1994-08-16 1999-09-07 Semiconductor Energy Laboratory Co., Ltd. Peripheral driver circuit of Liquid crystal electro-optical device
JPH08106272A (ja) * 1994-10-03 1996-04-23 Semiconductor Energy Lab Co Ltd 表示装置駆動回路
US5929464A (en) * 1995-01-20 1999-07-27 Semiconductor Energy Laboratory Co., Ltd. Active matrix electro-optical device
JPH08227283A (ja) * 1995-02-21 1996-09-03 Seiko Epson Corp 液晶表示装置、その駆動方法及び表示システム
JPH08286212A (ja) * 1995-04-14 1996-11-01 Semiconductor Energy Lab Co Ltd 表示装置の作製方法
JP3526992B2 (ja) * 1995-11-06 2004-05-17 株式会社半導体エネルギー研究所 マトリクス型表示装置
KR100195501B1 (ko) * 1995-11-30 1999-06-15 김영남 레치형 전송기를 이용한 평판 표시기 데이타 구동 장치
JP3942683B2 (ja) * 1997-02-12 2007-07-11 株式会社半導体エネルギー研究所 半導体装置作製方法
JPH1185111A (ja) * 1997-09-10 1999-03-30 Sony Corp 液晶表示素子
JP3445121B2 (ja) * 1997-10-24 2003-09-08 キヤノン株式会社 マトリクス基板と液晶表示装置及びこれを用いるプロジェクター
JP2000227784A (ja) * 1998-07-29 2000-08-15 Seiko Epson Corp 電気光学装置の駆動回路および電気光学装置
TW461180B (en) 1998-12-21 2001-10-21 Sony Corp Digital/analog converter circuit, level shift circuit, shift register utilizing level shift circuit, sampling latch circuit, latch circuit and liquid crystal display device incorporating the same
EP1020839A3 (en) 1999-01-08 2002-11-27 Sel Semiconductor Energy Laboratory Co., Ltd. Semiconductor display device and driving circuit therefor
JP3588007B2 (ja) * 1999-05-14 2004-11-10 シャープ株式会社 双方向シフトレジスタ、および、それを用いた画像表示装置
US6731273B2 (en) * 2000-06-27 2004-05-04 Semiconductor Energy Laboratory Co., Ltd. Level shifter
JP4748884B2 (ja) 2000-06-27 2011-08-17 株式会社半導体エネルギー研究所 レベルシフタ
JP3934370B2 (ja) 2000-08-08 2007-06-20 株式会社半導体エネルギー研究所 液晶表示装置、電子装置
US6992652B2 (en) * 2000-08-08 2006-01-31 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device and driving method thereof
US7180496B2 (en) * 2000-08-18 2007-02-20 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device and method of driving the same
JP4954399B2 (ja) 2000-08-18 2012-06-13 株式会社半導体エネルギー研究所 液晶表示装置
US7184014B2 (en) * 2000-10-05 2007-02-27 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device
JP4761681B2 (ja) 2000-10-05 2011-08-31 株式会社半導体エネルギー研究所 液晶表示装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5886679A (en) * 1995-03-23 1999-03-23 Nec Corporation Driver circuit for driving liquid-crystal display
JP2000224024A (ja) * 1999-02-01 2000-08-11 Sony Corp レベルシフト回路、これを用いたシフトレジスタおよびこれを搭載した液晶表示装置

Also Published As

Publication number Publication date
KR20020031325A (ko) 2002-05-01
US7656380B2 (en) 2010-02-02
US20020047827A1 (en) 2002-04-25
TWI277057B (en) 2007-03-21

Similar Documents

Publication Publication Date Title
US7403038B2 (en) Semiconductor device and display device
USRE41215E1 (en) Semiconductor device
US6737306B2 (en) Semiconductor device having a tapered gate and method of manufacturing the same
US7084668B2 (en) Semiconductor device
KR100892660B1 (ko) 표시장치
US7893913B2 (en) Display device including a drive circuit, including a level shifter and a constant current source
US6731273B2 (en) Level shifter
JP2001345453A (ja) 液晶表示装置及びその作製方法
US20060082536A1 (en) Display device and driving method
KR20020035461A (ko) 전기 광학 장치 및 그 제조 방법
KR100791233B1 (ko) 디스플레이 장치
JP4531923B2 (ja) 半導体装置
JP4748884B2 (ja) レベルシフタ
JP2002050636A (ja) 半導体装置およびその作製方法
JP4353664B2 (ja) 表示装置の駆動回路、表示装置及び電子機器
JP5232346B2 (ja) 表示装置のソース信号線駆動回路及び電子機器
JP2001296843A (ja) 半導体表示装置及び半導体表示装置の駆動方法
JP2002304161A (ja) 液晶表示装置
JP2004361937A (ja) 液晶表示装置及びその作製方法
JP2004119503A (ja) 薄膜半導体装置の製造方法、薄膜半導体装置、電気光学装置、および電子機器

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20121119

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20131119

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20141120

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20151201

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20161129

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20181129

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20191127

Year of fee payment: 13