KR100195501B1 - 레치형 전송기를 이용한 평판 표시기 데이타 구동 장치 - Google Patents

레치형 전송기를 이용한 평판 표시기 데이타 구동 장치 Download PDF

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Abstract

FED 구동장치는 화면에 화상을 정확하게 표시할 수 있도록 화소를 구성하는 전계방출소자들을 충분하게 구동할 수 있도록 한다. 이를 위하여, 상기 FED 구동장치는 1 라인분의 화소데이타를 수평주사기간에 수차적으로 입력하는 쉬프트 레지스터와, 상기 쉬프트 레지스터로부터의 화소데이타값의 논리값에 따른 전류신호를 발생하여 화소를 이루는 다수의 전계방출소자들을 구동하는 전류원 어래이를 이용한다. 그리고 상기 1 라인분의 화소 데이타가 상기 전류원 어래이에 인가되는 기간을 래치형 전송 어래이에 의하여 조절한다. 상기 래치형 전송 어래이는 수평주사기간내에서 가변 가능한 펄스폭을 갖는다.

Description

래치형 전송기를 이용한 평판표시기 데이타 구동장치
제1도는 통상의 전계방출 소자의 구조를 설명하는 도면.
제2도는 종래의 평판표시기의 구동장치를 개략적으로 설명하는 도면.
제3도는 본 발명의 실시예에 따른 평판표시기 데이타 구동장치의 블럭도.
제4도는 제3도에 도시된 화소를 상세하게 도시하는 도면.
제5도는 제3도에 도시된 래치형 전송기를 상세하게 도시하는 도면.
제6도는 제5도에 도시된 회로의 각부분에 대한 동작 타이밍도.
* 도면의 주요부분에 대한 부호의 설명
30 : 제어부 40 : 수직 구동부
42 : 제 1 쉬프트 레지스터 44 : 제 1 레벨 쉬프터 어래이
46 : 고전압원 어래이 50 : 수평 구동부
52 : 제 2 쉬프트 레지스터 54 : 래치형 전송 어래이
56 : 제 2 레벨 쉬프터어래이 58 : 전류원 어래이
60 : FED 61 내지 69 : 화소
61a : 캐소오드 전극판 61b : 게이트 전극판
61c : 캐소오드 61d : 관통홀
70,72,86 : 제 1 내지 제 3 제어용 스위치
74,76,82,84 : 제 1 내지 제 4 인버터
80 : 래치회로 90 : 클리어 회로
92,94 : 제 1 및 제 2 PMOS 트랜지스터
96,98 : 제 1 및 제 2 NMOS 트랜지스터
본 발명은 전류구동용 평판표시기의 구동장치에 응용될 수 있는 래치형의 트랜스미션 게이트를 이용한 데이타 구동장치에 관한 것이다.
전류구동용 평판표시기의 예로써 전계 방출 표시기(Field Emission Display,이하 FED라 함)를 들 수 있는데, 본 발명에서는 수동 매트릭스 지정(Passive Matrix Addressing)방식을 이용한 전계 방출 표시기의 새로운 데이타 구동장치를 발명하였다.
최근에 평판표시기로서 각광을 받고 있는 것의 하나는 액정 표시기(Liquid Crystal display,이하 LCD라 함)인데, 이것은 액정을 이용하여 광원으로 부터의 광빔을 단속하여 화상이 표시되도록 하는 것으로서 구동하는 방법으로는 크게 수동 매트릭스 지정방법과 능동 매트릭스 지정 방법이 있다. 상기 LCD의 수동 매트릭스 지정방법은 상기 LCD의 유기 기판의 상판과 하판에 각각 다른 전압을 인가하여 서로 교차하는 소의 화소에 데이타를 입력하는 방법인데, 이 방법은 지정된 화소의 주변화소들에도 영향을 미치기 때문에 선명한 화면을 구현하기 위한 보상회로를 필요로 하여 구동회로부가 복잡해지도록 한다. 상기 LCD의 능동 매트릭스 지정방법은 화소당 하나의 셀 트랜지스터 및 하나의 캐패시턴스를 구비하여 다음의 화소 데이타가 입력될 때까지 이전의 화소데이타에 의하여 하나의 화소가 계속 구동되도록 하는것으로서, 화질개선과 구동회로부의 간단화를 모색한 방법이다. 그러나 상기 LCD의 능동 매트릭스 지정방법은 화질 개선과 구동회로부의 간단화의 장점이 있는 반면, LCD의 유리기판 위에 많은 수의 트랜지스터와 캐패시턴스를 심어야 하기 때문에 공정상으로 복잡하고 수율도 떨어지는 단점이 있다. 상기 LCD는 현재 가장 많이 평판표시기 시장을 점유하고 있는데, 광원의 불과 수%의 빛만이 실제로 화면에 기여하기 때문에 많은 소비 전력이 필요하고, 대면적하 하는데 어려움이 있고, 반액체 상태의 물질(액정)을 사용하기 때문에 주위의 온도 변화에 민감하고, 입력에 약하고, 화면이 밝지 못하고, 분해능에 한계가 있으므로 응용분야에 제한이 많이 따른다. 이러한 문제를 극복할 수 있는 대체 평판 표시기로서 현재 한창 연구가 진행중인 것이 바로 상기 FED이다. 상기 FED는 방출된 전자를 이용하여 화면을 표시하는 음극선관과 유사한 방법으로 화면을 표시하는데 냉 전자 방출(Cold Electron Emission)을 이용한다는 면에서 열 전자 방출(Thermal Electron Emission)을 이용하는 음극선관과는 차이가 있다.
상기 FED는 전자를 방출하는 전계 방출 소자들을 화소별로 설치하고, 상기 전계 방출 소자들로 부터의 전자들을 형광막이 도포된 전극에 충돌시켜 화상이 표시되도록 한다. 상기 FED는 상기 LCD가 가지고 있는 소비 전력 문제, 대면적화의 문제점, 주위의 온도 변화에 대한 민감도, 압력에 약한점, 화면이 밝지 못한점, 분해능의 한계 등 여러 문제를 해결해 줄 수 있는 차세대 평판 표시기로서 최근 각광을 받고 있다.
상기 FED는 하나의 화소를 이루기 위해 수십 내지 수백개의 전계 방출 소자들을 공정에 따라 집적할 수 있는데 상기 FED의 화소를 구성하는 상기 전계 방출 소자는 제1도에 도시된 바와 같이 캐소오드 전극(10)과 접속된 캐소오드(Cathod; 12)와, 상기 캐소오드(12)의 위쪽에 일정한 간격을 두고 설치된 게이트 전극(Gate Electrode; 14) 및 양극판(18)을 구비한다. 상기 양극판(18)의 배면에는 형광막(16)이 도포되어 있다. 상기 형광막은 충돌되는 전자량에 해당하는 광을 발생하여 화상이 표시되도록 한다. 상기 양극판(18)은 상기 캐소오드(12)에서 방출된 전자들을 끌어당기는 역활을 담당하고, 또한 상기 형광막(16)에 의한 광이 투과될 수 있도록 투명성을 갖는다. 상기 캐소오드(12)는 촉부의 상부를 형성하는 뿔의 형상을 갖고, 상기 캐소오드 전극(10)으로부터의 구동전원에 의하여 자신의 촉부로부터 전자들이 방출되도록 한다. 상기 게이트 전극(14)은 상기 캐소오드(12)의 촉부를 노출시키는 홀을 갖도록 형성된다. 그리고 상기 게이트 전극(14)은 상기 양극판(18)에 인가되는 전압보다 낮은 고전압에 의하여 상기 캐소오드(12)로부터의 전자들을 방출시키고, 상기 양극판(18)은 상기 게이트 전극(14)에 의해 방출된 전자들을 홀쪽을 가속시킨다.
제2도에는 종래의 수동 매트릭스 구동장치가 도시되어 있다. 제2도에 있어서, 게이트 구동회로들(Gate Driving Circuits; 24a, 24b,24c)가 캐소오드 라인들(10a 내지 10e)에 연결되어 있다. 그리고 게이트 라인들(10a 내지 10e) 및 캐소오드 라인들(14a 내지 14c)이 교차되는 곳에, 제1도에도시된 바와 같은 뿔 모양의 전계방출 소자들(12)이 설치되어 있다. 상기 전계 방출 소자(12)는 하나의 화소를 이루기 위하여 여러개가 집적되나 편의상 하나의 화소를 대표해서 나타낸 것이다. 따라서, 제2도는 3 X 5 의 화소를 구비하는 FED와 그 구동장치를 나타내고 있다.
상기 FED를 구동하는 다른 방법으로는 능동 매트릭스 지정방식을 이용하는 것으로 Micron Technology사의 미국특허 제5,210,472 호에 개시되어 있다. 상기 Micron Technology사의 능동 매트릭스 지정방식에서는 제2도에서 도시된 각 화소 마다 트랜지스터 및 캐패시터를 접속하여 종래의 LCD의 능동 매트릭스 지정방식에서와 같은 형태로, 한 화소에 인가된 데이타는 다음 데이타가 그 화소에 인가되기 전까지는 데이타를 계속 홀딩한다. 상기 Micron Technology사의 능동 매스 지정방식에서는 각 화소의 트랜지스터들이 다소 낮은 전압에서 동작하고, 능동 매트릭스 지정방식의 장점인 제어히로가 간단하다는 장점을 가지 있으나, 각 화소마다 여러개의 트랜지스터가 필요하기 때문에 제조공정이 복잡하다. 이에 비교하여 상기 FED의 수동 매트릭스 지정방식은 제조공정은 간단하지만 상기 능동 매트릭스 지정방식에서와 같은 각 화소마다의 트랜지스터와 캐패시터가 없기 때문에, 한 화소에서의 전자의 방출은 고전압이 가해져 있는 하나의 게이트 라인이 있을 때 이것과 교차하고 있는 데이타 라인들을 차례로 스캔하는(Scanning) 펄스 길이에 제한을 받게된다 그런데, 방출된 전자가 양극판(18)에 도포되어 있는 형광막(16)을 때려서 발광하는 정도는 방출된 전자의 양과 상기 양극판(18)에 도달되는 방출 전자의 에너지와 관계가 있다. 상기 FED의 캐소오드 라인(10a 내지 10e)의 스캔 펄스는 시스템에 따라서 결정되므로, 상기 스캔 펄스의 길이 동안의 전자방출을 가지고는 제1도의 상기 전계 방출 소자의 전자 방출이 충분하게 일어날 수 없는 곤란한 경우가 발생된다.
따라서, 본 발명의 목적은 상기 수동 매트릭스 지정방식의 단점을 보와하여, 데이타를 홀딩하여 게이트 라인이 턴-온되어 있는 동안에 일정시간 동안 전송할 수 있는, 즉 트랜스매션 시간을 유동성 있게 조절할 수 있는 새로운 방식의 평판표시기 데이타 구동장치를 제공함에 있다.
상기 목적을 달성하기 위하여, 본 발명의평판표시기 구동장치는 1라인분의 화소 데이타를 수평주사기간에 각 화소에 순차적으로 입력하는 쉬프트 레지스터와, 상기 쉬프트 레지스터로부터의 화소 데이타의 논리값에 따른 전류신호를 발생하여 화소를 이루는 다수의 전계방출소자들을 구동하는 전류원 어래이를 이용한다. 그리고 상기 게이트 1라인분의 화소 데이타가 상기 전류원 어래이에 순차적으로 인가되는 기간을 래치형 전송어래이(Latch Type Transmission Array)에 의하여 조절한다. 상기 래치형 전송 어래이는 수평주사기간 내에서 가변 가능한 펄스폭을 갖는다.
이하, 본 발명의 실시예를 첨부한 제3도 내지 제6도를 참조하여 상세히 설명하기로 한다.
제3도를 참조하면, 본 발명의 실시예에 따른 FED 구동장치가 설명되어 있다. 상기 FED 구동장치는 비디오 신호를 처리하고 각종 제어신호들을 발생하는 제어부(30)와 상기 제어부(30)의 제어하에 상기 FED(60)의 표시라인들을 구동하기 위한 수평구동부(또는 데이타 구동부;50)와 수직 구동부(또는 게이트 구동부; 40)를 구비한다.
상기 FED(60)는 m개의 게이트 라인(401 내지 403)및 n개의 데이타 라인(501 내지 504)에 매트릭스의 형태로 배열된 m x n 개의 화소들(61 내지 29)를 구비한다. 상기 m x n 개의 화소들은 각각 제4도에 도시된 바와 같이 여러개의 전계 방출 소자들로 구성된다. 여기서 한 화소를 구성하는 여러개의 전계 방출 소자들의 갯수는 많이 집적할수록 좋고 각 화소마다 같은 갯수의 전계 방출 소자를 가지면 된다.
제4도에 있어서, 상기 화소(61)는 상기 게이트 라인(401)에 접속된 게이트 전극판(61b) 및 상기 데이타 라인(501)에 접속된 캐소오드 전극판(61a)를 구비한다. 상기 캐소오드 전극판(61a) 및 상기 게이트 전극판(61b)은 서로 일전한 간격 만큼 이격되어 대면되도록 설치된다. 상기 캐소오드 전극판(61a)의 윗면에는 여러개의 캐소오드(61c)가 형성되고, 상기 캐소오드들(61c)은 각각 촉부를 갖는 뿔의 형태로 되어 있다. 그리고 상기 게이트 전극판(61b)에는 상기 캐소오드들(61c)의 촉부를 노출시키는 관통홀(61d)가 형성되어 있다.
제4도에서, 하나의 게이트 라인(401)에 고전압이 인가되어 있는 동안, 상기 캐소오드 전극판(61a)에 데이타(501)로 부터 전류신호가 인가될 경우, 상기 전류신호의 크기에 해당하는 만큼의 전자량이 상기 캐소오드(61c)의 촉부로부터 방출되고, 상기 방출된 전자들은 양극판(도시하지 않음)에 충돌되어 발광하게 된다.
다시 제3도로 되돌아가면, 상기 수직구동부(40)는 제1쉬프트 레지스터(42)와, 상기 쉬프트 레지스터(42)의 출력신호를 받아서 고전압원 어래이(46)를 동작시킬 수 있는 레벨쉬프터(44)를 구비한다. 상기 제1쉬프트 레지스터(42)는 상기 m 비트의 디지탈 출력신호를 발생하고, 상기 m 비트의 출력신호는 단지 하나만이 1 또는 0의 특정논리값을 갖는다. 그리고 상기 특정 논리값은 상기 쉬프트 레지스터(42)에 수평동기신호가 인가될 때마다 상기 m 비트의 출력신호의 하위 비트에서 인접한 상위 비트쪽으로 이동된다. 그리고 상기 특정논리값을 갖는 비트의 출력신호에 의하여 구동되는 고전압원은 상기 m 개의 게이트 라인들(401 내지 403)중 자신과 접속된 게이트 라인에 고전압을 공급한다. 상기 제 1 쉬프트 레지스터(42) 및 상기 고전압원 어래이(46)의 동작에 의하여, 상기 m 개의 게이트 라인들(401 내지 403)을 순차적으로 선택적으로 1 수평기간동안 고전압을 유지하게 된다.
그리고 상기 수직구동부(40)는 상기 쉬프트 레지스터(42) 및 상기 고전압원 어래이(46)의 사이에 접속된 제 1 레벨 쉬프트 어래이(44)를 추가로 구비한다. 상기 제 1 쉬프트 레지스터(42)로부터의 m바르의 출력신호의 전압레벨을 상기 고전압원 어래이(46)에 적합한 전압레벨로 이동시키는 역할을 한다.
또한, 수평구동부(50)는 상기 제어부(30)로부터의 화소데이타를 순차적으로 입력하는 스캔펄스를 가지는 제 2 쉬프트 레지스터(52)와, 상기 쉬프트 레지스터(52)로부터의 스캔펄스에 따라 순차적으로 입력되는 화소데이타를 받아서 일정 기간동안 계속해서 화소데이타들을 입력하는래치형 전송 어래이(54)를 구비하다. 상기 제 2 쉬프트 레지스터(52)는 수평 주사 기간동안 상기 제어부(30)으로부터의 직렬 형태의 화소데이타를 순차적으로 입력한다.
그리고 상기 래치형 전송 어래이(54)는 상기 제2쉬프트 레지스터(52)의 순차적인 펄스에 맞춰서 들어오는 상기 화소 데이타들을 상기 제어부(30)로부터 인가되는 기간제어펄스(Duration Control Pulse; DCP)의 폭에 해당하는 시간동안 전류원 어래이(58)쪽으로 전송한다.
상기 전류원 어래이(58)는 상기 래치형 전송 어래이(54)로 부터 상기 1라인분의 화소데이타가 순차적으로 인가되는 동안 구동된다. 그리고 상기 전류원 어래이(58)를 구성하는 각각의 전류원은 상기 화소데이타의 논리값에 따라 증감되는 전류량을 상기 n개의 데이타 라인(501 내지 504)중 자신과 접속된 상기 데이타 라인에 공급한다.
그리고 상기 한 화소를 구성하는 상기 여러개의 전계 방출 소자들은 상기 기간 제어펄스(DCP)의 펄스폭에 해당하는 기간동안 일괄 구동된다. 또한 상기 여러개의 전계 방출 소자들은 전류신호의 크기에 따라 방출 전자량을 조절하게 된다.
결국, 상기 전류원 어래이(58)에 의하여 구동되는 화소들은 상기 기간 제어 펄스의 펄스폭에 의하여 일정 기간동안 구동되고, 상기 기간 제어 펄스의 펄스폭은 수평 주사 기간내에서 조절 가능하다. 이로 인하여, 하나의 화소를 구성하는 여러개의 전계 방출 소자들은 화소데이타에 해당하는 전자 방출을 충분하게 발생되록 한다.
그리고 상기 수평구동부(50)에서 상기 래치형 전송 어래이(54) 및 상개 전류원 어래이(58)의 사이에 제 2 레벨 쉬프터 어래이(56)은 상기 래치형 전송 어래이(54)로부터의 화소 데이타의 전압레벨을 상기 전류원 어래이(58)에 적합한 전압레벨이 되도록 하는 역할을 담당한다.
제5도를 참조하면, 제3도에 도시된 래치형 전송 어래이를 구성하는 래치형 비트 전송기가 설명되어 있다. 상기 래치형 비트 전송기는, 제6도에 도시된 바와 같이, 제3도에 도시된 제어부(30)로 부터 진위 및 보수의 데이타 래치 클럭(Data Latch Clock;DLC,/DLC) 및 기간 제어 펄스(DCP)를 입력하고, 상기 제 2 쉬프트 레지스터(52)로부터 1비트의 화소데이타(BPD-IN)를 입력한다. 상기 1비트 화소데이타는, 논리값이 0인 경우0V의 전위를 갖는다. 이와는 달리, 상기 화소 데이타의 논리값이 1인 경우, 상기 1비트 화소데이타는 5V를 유지한다. 상기 래치형 비트 전송기는 상기 비트 화소데이타(BPD-IN)를 제 1 노드(71)쪽으로 선택적으로 전달하기 위한 제 1 제어용 스위치(70)와, 상기 제 1 노드 (71) 및 제 2 노드(73)의 사이에 접속된 래치회로(80)를 구비한다. 상기 제 1 제어용 스위치(70)는 상기 전위 및 보수의 데이타 래치 클럭(DLC,/DLC)에 의하여 선택적으로 구동된다.
상세하게 설명하면, 상기 제 1 제어용 스위치(70)는 상기 진위의 데이타 래치 클럭(DLC)이 하이논리를 유지할 때, 상기 제 2 쉬프트 레지스터(52)에 의해 순차적으로 게이트 1 라인 화소 데이타를 보내는데, 그 중 하나의 비트 화소 데이타(BPD-IN)를 상기 제 1 노드(71)쪽으로 전송한다.
상기 래치회로(80)는 상기 제 1 노드(71)상의 화소 데이타를 다음의 화소데이타가 상기 제 1 노드(71)에 공급될 때까지 유지시킨다. 그리고 상기 래치된 화소데이타를 반전시켜 제 1 노드(73)를 통해 송출한다. 이를 위하여, 상기 래치회로(80)는 상기 제 1 노드(71) 및 상기 제 2 노드(73)의 사이에 접속된 제 3 인버터(84) 및 제 3 제어용 스위치 (86)를 구비한다.
상기 제 3 인버터(72)는 상기 제 1 노드(71)상의 화소 데이타를 반전시키고, 상기 제 4 인버터(84)는 상기 제 2 노드(73)상의 화소데이타를 재반전 시킨다. 결국, 상기 제 4 인버터(84)에서 출력되는 화소데이타는 상기 제 1 노드(71)사으이 화소데이타와 동일한 논리값을 갖는다. 상기 제 3 제어용 스위치(86)는 상기 진위 및 보수의 데이타 래치 클럭(DLC,/DLC)에 의하여 상기 제 1 제어용 스위치(70)와 상호 보완적으로 구동된다. 즉, 상기 제 3 제어용 스위치(86)는, 상기 진위의 데이타 래치 클럭(DLC)가 로우논리를 유지할 때, 상기 제 4 인버터(84)의 출력단자를 상기 제 1 노드(71)와 접속시켜 상기 제 3 및 제 4 인버터(82,84)가 순환루프를 형성하도록 한다. 상기 제 3 및 제 4 인버터(82,84)는 상기 순환루프가 형성되는 동안, 상기 제 1 노드(71)의 화소데이타를 유지시킨다.
그리고 상기 래치형 비트 전송기는 상기 제 2 노드(73) 및 제 3 노드(75)사이에 접속된 제 2 제어용 스위치(72), 상기 제 3 노드(75)상의 데이타를 클리어(Clear)하기 위한 클리어 회로(90) 및 상기 제 3 노드(75)상의 데이타를 입력하는 제 1 인버터(74)를 구비한다. 상기 제 2 제어용 스위치(72)는 상기 기간 제어 펄스(DCP)및 제 2 인버터(76)의 출력신호에 의하여 상기 제 2 노드(73)상의 상기 반전된 화소데이타를 상기 제 3 노드(75)쪽으로 선택적으로 전송한다. 상기 기간 제어 펄스(DCP)가 하이논리를 유지할 경우, 상기 제 2 제어용 스위치(72)는 상기 제 2 노드(73)상의 상기 반전된 화소 데이타를 상기 제 3 노드(75)쪽으로 전송한다. 그리고 상기 제 2 인버터(76)는 상기 기간 제어 신호(DCP)를 반전시켜 반전된 기간 제어 신호를 상기 제 2 제어용 스위치(72)에 공급하다.
그리고 상기 제 1 내지 제 3 제어용 스위치들(70,72,86)은 NMOS 트랜지스터 및 PMOS 트랜지스터가 병렬 접속된 일명 패스 트랜지스터로 구현될 수 있다. 상기 클리어 회로(90)는 상기 기간 제어 신호(DCP) 및 상기 제 2 인버터(76)의 출력신호에 의하여 상기 제 2 제어용 스위치(72)와 상호 보완적으로 구동된다 .즉, 상기 클리어 회로(90)는, 상기 기간 제어 신호(DCP)가 로우논리상태에 있을 경우, 제5도의 출력값(BPD-OUT)은 로우 논리상태가 된다 .결과적으로, 상기 클리어 회로(90)는 화소데이타가 출력되지 않는 동안에, 즉 상기 기간 제어 신호(DCP)가 0일때, 전계 방출 소자로부터 전자가 방출되지 않도록 전류원의 전류를 클리어하는 기능을 한다. 이를 위하여, 상기 클리어 회로(90)는 전원전압원(Vcc) 및 상기 제 3 노드(75)의 사이에 직렬 접속된 제 1 및 제 2 PMOS 트랜지스터(92,94)와 상기 제 3 노드(75) 및 기저전압원 (Vss)의 사이에 직렬 접속된 제 1 및 제 2 NMOS 트랜지스터(96,98)를 구비한다.
상기 클리어 회로(90)에 대하여 자세히 설명하면, 상기 제 1 및 제 2 PMOS 트랜지스터(92,94)와 상기 제 2 NMOS 트랜지스터(98)가 상기 기간 제어 신호를(DCP)를 자신들의 게이트쪽으로 공통적으로 입력하고, 상기 제 1 NMOS 트랜지스터(96)는 반전된 기간 제어 신호(/DCP)를 입력하다. 상기 기간 제어 신호(DCP)가 로우논리에 있을 경우, 상기 제 1 및 제 2 PMOS 트랜지스터(92,94) 및 제 2 NMOS 트랜지스터(98)이 턴-온(Turn_-ON)되고 상기 제 1 NMOS 트랜지스터(96)이 턴-오프(Turn-Off)된다. 따라서, 상기 제 3 노드(75)와 상기 전원전압원(Vcc)및 상기 제 3 노드(75)의 사이에 전류통로가 형성되어 상기 제3노드(75)에 하이논리의 논리신호가 발생되도록 한다. 그리고 상기 출력값(BPD-OUT)은 논리신호가 로우논리에 있게 되어 상기 전류원을 오프시킨다. 상기 기간 제어 신호(DCP)가 로직 하이일 때, 상기 제 1 및 제 2 PMOS 트랜지스터(92,94) 및 제 2 MNOS 트랜지스터(98)이 턴-오프되고 상기 제 1 NMOS 트랜지스터(96)이 턴-온 된다. 이 결과, 상기 제 3 노드(75)는 하이-임피던스(High-Impedence)상태를 유지하여 비트 화소데이타(BPD-IN)로 부터의 입력 전압을 입력할 수 있게 된다.
결론적으로, 본 발명에서 클리어 회로(90)를 상기 래치형 전송기(제5도)에 첨가한 이유는 상기 전계 방출 소자로부터 방출되는 전자의 양을 정확히 제어하기 위해서이다. 즉, 클리어 회로(90)가 없을 경우, 상기 기간 제어 신호(DCP)가 로우논리로 변화되면 상기 제 3 노드(75)가 하이-임피던스 상태를 유지하게 되고 상기 전계방출 소자가 가지고 있는 기생 캐패시터에 남아있는 전하에 의하여 상기 기간 제어 신호(DCP)가 하이인 상태에서 로우논리로 된 이후에도 상기 전계 방출 소자로부터 계속 전자 방출이 불규칙하게 일어날 수 있게 된다. 이를 방지하기 위해서 본 발명은 상기 래치형 전송기에 클리어 회로(90)를 첨가한 것이다.
마지막으로, 상기 제 1 인버터(74)는 상기 제 3 노드(75)상의 데이타를 반전시켜 제6도에 도시된 바와 같이 비트 화소데이타(BPD-OUT)가 제3도에도시된 상기 제2레벨 쉬프터 어래이(56)에 공급되도록 하다.
상술한 바와 같이, 본 발명의 평판표시기 구동장치는 화소를 이루는 다수의 전계방출소자들을 전류신호에 의해 일괄적으로 구동하고 래치형 전송회로를 이용하여 상기 화소의 구동시간을 조절하여 화소가 충분하게 구동될 수 있도록 할 수 있다.

Claims (11)

  1. 수직축으로 나란하게 배열된 게이트 라인과, 수평축으로 나란하게 배열된 데이타 라인드로가, 전계 방출소자의 집합체로 된 화소들이 게이트 라인들 및 데이타 라인들에 접속된 전계방출 표시기를 구동하기 위한 장치에 있어서, 상기 전계방출 표시기의 게이트 라인들에 순차적이고 선택적으로 고전압을 인가하여 구동하기 위한 수직구동수단과, 1라인분의 화소 데이타에 의하여 상기 전계방출표시기의 1 수평라인상의 화소들을 전류신호에 의하여 소정시간동안 구동하기 위하여, 상기 1 라인분의 화소 데이타를 순차적으로 입력하기 위한 쉬프트 레지스터와, 상기 쉬프트 레지스터로부터의 상기 1 라인분의 화소 데이타들을 입력하고, 상기 화소 데이타들 각각의 논리값에 해당하는 크기를 갖는 1 라인분의 전류신호들을 발생하여 상기 1 라인분의 전류신호들을 상기 데이타 라인들에 각각 인가하는 전류원 어래이와, 상기 쉬프트 레지스터 및 상기 전류원 어래이의 사이에 접속되어 상기 전류원 어래이쪽으로 인가되는 상기 1 라인분의 화소 데이타들의 공급시간을 조절하는 래치형 전송 어래이를 갖는 수평구동수단과, 비디오신호를 직렬 형태의 화소 데이타열로 처리하여 상기 수평구동수단에 공급하고 상기 수평 및 수직구동수단에 필요한 제어신호들을 발생하는 제어수단을 구비한 것을 특징으로 하는 평판 표시기의 데이타 구동장치.
  2. 제1항에 있어서, 상기 화소를 이루는 전계 방출소자들은 상기 데이타 라인에 공통적으로 접속되어, 전류신호의 공급시 동시에 전류신호의 크기에 해당하는 전자량을 방출하도록 된 것을 특징으로 하는 평판 표시기의 데이타 구동장치.
  3. 상기 래치형 전송 어래이는 래치형 비트 전송회로들을 구비하고, 상기 래치형 비트 전송회로는, 상기 쉬프트 레지스터로부터의 1비트 화소 데이타를 저장하기 위한 기억수단과, 상기 쉬프트 레지스터 및 상기 기억수단의 사이에 접속되어 상기 제어수단으로부터의 데이타 래치 클럭에 의하여 상기 1 비트 화소 데이타를 선택적으로 래치하는 제 1 제어용 스위치와, 상기 기억수단 및 상기 전류원 어래이의 사이에 접속되어 상기 제어수단으로 부터의 기간제어펄스에 의하여 상기 전류원에 공급될 상기 1 비트 화소 데이타의 공급기간을 조절하는 제 2 제어용 스위치를 구비한 것을 특징으로 하는 평판 표시기의 데이타 구동장치.
  4. 상기 기억수단이, 상기 제 1 및 제 2 제어용 스위치의 사이에 순환루프를 형성하도록 접속된 2개의 인버터로 된 것을 특징으로 하는 평판 표시기의 데이타 구동장치.
  5. 상기 제 1 두개의 인버터의 사이에 접속되어 상기 데이타 래치 클럭에 의하여 상기 제 1 제어용 스위치와 상호 보완적으로 구동되어 상기 두개의 인버터에 의한 순환루프를 개폐하는 제 3 제어용 스위치를 추가로 구비한 것을 특징으로 하는 평판 표시기의 데이타 구동장치.
  6. 제5항에 있어서, 상기 제 2 제어용 스위치 및 상기 전류원 어래이의 사이에 접속되어 상기 제 2 제어용 스위치로 부터의 상기 화소 데이타를 완충하기 위한 완충수단을 추가로 구비한 것을 특징으로 하는 평판 표시기의 데이타 구동장치.
  7. 제3항에 있어서, 상기 기간제어펄스에 의하여 사익 제 2 제어용 스위치와 상호 보완적으로 구동되어 상기 전류원 어래이에 공급되는 화소 데이타를 초기화 하는 초기화 수단을 추가로 구비한 것을 특징으로 하는 평판 표시기의 데이타 구동장치.
  8. 제7항에 있어서, 상기 초기화 수단, 상기 제 2 제어용 스위치 및 상기 전류원 어래이의 사이에 접속되어 상기 초기화 수단 및 상기 제 2 제어용 스위치로부터의 데이타의전압레벨을 상기 전류원 어래이가 요구하는 전압레벨로 이동시키기 위한 레벨 쉬프터를 구비한 것을 특징으로 하는 평판 표시기의 데이타 구동장치.
  9. 제8항에 있어서, 상기 제 1 및 제 2 제어용 스위치가 병렬 접속된 NMOS 및 PMOS 트랜지스터를 포함하는 것을 특징으로 하는 평판 표시기 데이타 구동장치.
  10. 제7항에 있어서, 상기 초기화 수단이, 직렬로 접속된 2개의 NMOS 트랜지스터와 상기 NMOS 트랜지스터의 직렬회로와 직렬로 접속된 2개의 PMOS 트랜지스터를 구비하여 고전압의 출력값과 하이-임피던스 상태의 출력값을 상기 전류원 어래이에 제공하도록 된 것을 특징으로 하는 평판 표시기 데이타 구동장치.
  11. 제1항에 있어서, 상기 래치형 전송 어래이 및 상기 전류원 어래이의 사이에 접속되어, 상기 래치형 전송 어래이로 부터의 상기 1 라인분의 화소데이타들의 전압레벨을 상기 전류원 어래이에 적합한 전압레벨이 되도록 쉬프트 시키는 레벨 쉬프트 어래이를 추가로 구비한 것을 특징으로 하는 평판 표시기의 데이타 구동회로.
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