JP3974124B2 - シフトレジスタおよびそれを用いる表示装置 - Google Patents

Description

本発明は、液晶表示装置の駆動回路などに好適に使用され、比較的低電圧の入力信号に応答して動作するシフトレジスタと、それを用いる前記液晶表示装置などの表示装置とに関する。

前記液晶表示装置の走査信号線駆動回路やデータ信号線駆動回路では、各走査信号線へ与える走査信号を作成したり、各データ信号を映像信号からサンプリングする際のタイミングを取ったりするために、シフトレジスタが広く使用されている。一方、電子回路の消費電力は、周波数と、負荷容量と、電圧の２乗とに比例して大きくなる。したがって、表示パネルへの映像信号を生成する回路等の外部の回路も含めて、前記消費電力を低減するために、駆動電圧が益々低く設定される傾向にある。

しかしながら、各画素回路や走査信号線駆動回路およびデータ信号線駆動回路などのように、広い表示面積を確保するために多結晶シリコン薄膜トランジスタで形成される回路では、基板間あるいは同一基板内においても、閾値電圧の相違が数［Ｖ］程度に達することもあるので、駆動電圧にはその閾値電圧のずれの影響を吸収するようなマージンが含まれており、該駆動電圧の低減が充分に進んでいるとは言い難い。一方、前記映像信号の生成回路のように、単結晶シリコントランジスタを用いた回路では、駆動電圧は、たとえば５［Ｖ］や３．３［Ｖ］、あるいはそれ以下の値に設定されていることが多い。

したがって、前記映像信号の生成回路のように外部の回路から表示パネルには、シフトレジスタの駆動電圧よりも低いスタートパルスやクロックが印加されることになる。その場合、シフトレジスタには、前記スタートパルスやクロックを昇圧するレベルシフタが設けられる。

そのレベルシフタの導入にあたって、たとえば特許文献１のように、スタートパルスは、レベルシフタで昇圧した後に、シフトレジスタを構成するフリップフロップの初段に入力し、クロックは、レベルシフタで昇圧した後に、バッファを介して、全段のフリップフロップに共通に与えるという構成が考えられる。この場合、前記バッファが駆動する負荷は、ほぼパネルのシフト方向の一辺分のクロックラインと、それに繋がるトランジスタのオフ容量等となり、非常に大きな値となる。これが原因で、シフトレジスタの各段のフリップフロップに送られるクロックは大きく遅延するので、このような構成は、周波数の速い回路では採用することができず、一般に周波数の遅い走査信号線駆動回路等でよく用いられる。また、この構成では、負荷が非常に大きいので、消費電力も大きくなる。このため、データ信号線駆動回路のように周波数の速い回路では、シフトレジスタのフリップフロップ毎にレベルシフタを持つようになる。

図１８は、そのような構成の典型的な従来技術であるシフトレジスタ１の電気的構成を示すブロック図である。このシフトレジスタ１は、特許文献２および特許文献３から成るものである。このシフトレジスタ１は、大略的に、シフトレジスタ部２とレベルシフタ部３とを備えて構成されており、シフトレジスタ部２を構成する複数ｎ段のフリップフロップｆ１，ｆ２，…，ｆｎ−１，ｆｎの入力側には、それぞれ個別に対応するレベルシフタｌｓ１，ｌｓ２，…，ｌｓｎ−１，ｌｓｎが設けられ、また最終段のフリップフロップｆｎの出力側には、さらにレベルシフタｌｓｎ＋１が設けられ、初段のフリップフロップｆ１側には、さらにレベルシフタｌｓ０が設けられている。

前記レベルシフタｌｓ０は、前記映像信号の生成回路からの前記５［Ｖ］程度の振幅のスタートパルスＳＰおよびその反転信号ＳＰＢから、シフトレジスタ部２の駆動電圧である、たとえば１５［Ｖ］程度に昇圧したスタートパルスＳＰＯを作成し、前記レベルシフタ部３において、前記シフトレジスタ部２における初段のフリップフロップｆ１に対応したレベルシフタｌｓ１のイネーブル端子ＥＮＡに入力する。レベルシフタｌｓ１にはまた、前記映像信号の生成回路からの前記５［Ｖ］程度の振幅のクロック信号ＣＫおよびその反転信号ＣＫＢが、それぞれクロック入力端子ＣＫ，ＣＫＢに入力されており、その出力端子ＯＵＴからは、前記イネーブル信号ＥＮＡがアクティブのハイレベルである間、クロック信号ＣＫを出力する。

前記レベルシフタｌｓ１の出力信号ｌ１は、シフトレジスタ１の外部へ出力されるとともに、インバータｉｎｖｓ１で反転された後、前記初段のフリップフロップｆ１のローアクティブのセット入力端子ＳＢに入力される。このフリップフロップｆ１は、２段後方のレベルシフタｌｓ３からの出力信号ｌ３がリセット入力端子Ｒに入力されてリセットされ、その出力端子Ｑからの出力信号ｑ１は、次段のレベルシフタｌｓ２のイネーブル端子ＥＮＡに入力される。

以降同様に、レベルシフタｌｓ２〜ｌｓｎの出力信号ｌ２〜ｌｎは、シフトレジスタ１の外部へ出力されるとともに、インバータｉｎｖｓ２〜ｉｎｖｓｎで反転された後、対応する段のフリップフロップｆ２〜ｆｎのセット入力端子ＳＢに入力され、また各フリップフロップｆ２〜ｆｎ−１は、２段後方のレベルシフタｌｓ４〜ｌｓｎ＋１からの出力信号ｌ４〜ｌｎ＋１でリセットされ、その出力端子Ｑからの出力信号ｑ２〜ｑｎ−１は、次段のレベルシフタｌｓ３〜ｌｓｎのイネーブル端子ＥＮＡに入力される。

ただし、前記クロック信号ＣＫ，ＣＫＢは、奇数段のレベルシフタｌｓ１，ｌｓ３，…では、それぞれクロック入力端子ＣＫ，ＣＫＢに入力されるのに対して、偶数段のレベルシフタｌｓ２，ｌｓ４，…では、それぞれクロック入力端子ＣＫＢ，ＣＫに入力される。これによって、各レベルシフタｌｓ２〜ｌｓｎ＋１は、クロック信号ＣＫ，ＣＫＢの１／２周期毎に順次シフト動作を行う。

各レベルシフタｌｓ１〜ｌｓｎの出力信号ｌ１〜ｌｎは、遅延回路ｄ１〜ｄｎにおいて、後述するようにサンプリングパルス同士が重ならないようにタイミング調整された後、バッファｂ１〜ｂｎを介して、サンプリングパルスｓｌ１〜ｓｌｎとして出力される。このサンプリングパルスｓｌ１〜ｓｌｎを用いて、前記走査信号線駆動回路やデータ信号線駆動回路では、信号線を順次選択してゆく。

図１９は、上述のように構成されるシフトレジスタ１の動作を説明するための波形図である。相互に逆相（位相が１８０°ずれた）のクロック信号ＣＫ，ＣＫＢによって、該クロック信号ＣＫ，ＣＫＢの１／２周期分のスタートパルスＳＰが、前述のように、各フリップフロップｆ１〜ｆｎによって、クロック信号ＣＫ，ＣＫＢの１／２周期毎に、順次シフトされ、前記出力信号ｌ１〜ｌｎとなる。そして、前述のように各フリップフロップｆ１〜ｆｎ−１は２段後方のレベルシフタｌｓ３〜ｌｓｎ＋１からの出力信号ｌ３〜ｌｎ＋１でリセットされ、また最終段のフリップフロップｆｎは１段後方のレベルシフタｌｓｎ＋１からの出力信号ｌｎ＋１でリセットされる。さらにまた、最終段のレベルシフタｌｓｎ＋１は、自己の出力信号ｌｎ＋１によって、前段のフリップフロップｆｎを介して、短時間でリセットされる。
特開２００１−１３５０９３号公報（公開日：平成１３年５月１８日） 特開２０００−３３９９８４号公報（公開日：平成１２年１２月８日） 特開２００１−３０７４９５号公報（公開日：平成１３年１１月２日） 特開２００１−３５６７２８号公報（公開日：平成１３年１２月２６日） 特開平５−２１６４４１号公報（公開日：平成５年８月２７日）

上述のように構成されるシフトレジスタ１では、各フリップフロップｆ１〜ｆｎにセットリセットフリップフロップ（ＳＲ−ＦＦ）を用い、その正相の出力信号ｑ１〜ｑｎを次段のレベルシフタｌｓ２〜ｌｓｎ＋１の動作制御に使用しているので、その出力信号ｑ１〜ｑｎのアクティブ期間だけレベルシフタｌｓ２〜ｌｓｎ＋１は動作することになる。したがって、前記図１９で示すように、レベルシフタｌｓ２〜ｌｓｎのアクティブ期間の前半のクロックＣＫ，ＣＫＢの１／２周期の期間は、該レベルシフタｌｓ２〜ｌｓｎは、駆動すべきフリップフロップｆ２〜ｆｎのシフト動作に寄与せず（前段のフリップフロップｆ１〜ｆｎ−１は、クロック信号ＣＫ，ＣＫＢが次に切換わるタイミングまでに前記出力信号ｑ１〜ｑｎ−１をアクティブに切換えれば、所期の動作を実現できる）、無駄な動作時間となる。

一方、レベルシフタｌｓ１〜ｌｓｎ＋１が動作している期間には、該レベルシフタｌｓ１〜ｌｓｎ＋１には定常電流が流れ、電力消費が発生する。ここで、レベルシフタが電圧駆動型である場合、クロック信号が印加される入力スイッチング素子は前記クロック信号がアクティブである期間だけ導通するので、低消費電力であるのだけれども、そのクロック信号の振幅を該入力スイッチング素子の閾値電圧よりも高くしなければならず、前記の低電圧化に対応しなくなる。したがって、レベルシフタは、入力スイッチング素子を導通／遮断する入力信号の振幅が、該入力スイッチング素子の閾値電圧よりも低い場合であっても、何ら支障なく入力信号をレベルシフトできる電流駆動型とする必要があり、動作中にはクロック信号が印加される入力スイッチング素子が常時導通し、消費電力が大きくなるという問題がある。この結果、液晶表示装置などの該シフトレジスタ１を搭載する機器の消費電力が大きくなってしまい、小型携帯端末や携帯電話などでは、電池等の電力が大きく消費されることになり、それらの使用時間が短くなってしまう。

また、特許文献４の図２１にはゲーティング回路にクロック信号が入力され、この回路によってレベルシフトされた信号がフリップフロップに入力され、フリップフロップから出力パルスを取り出す構成が記載されている。この構成において、フリップフロップの出力パルスのパルス長がクロック信号のパルス１個分（１周期の半分）の場合には、ゲーティング回路の動作期間はクロック信号のパルス１個分となるが、出力パルスのパルス長がクロック信号のパルス２個分以上の場合には、ゲーティング回路の動作期間はゲーティング回路の動作期間も同様にクロック信号のパルス２個分以上の期間になる。従って、出力パルスのパルス長が大きくなると、ゲーティング回路での消費電力が大きくなる。

本発明の目的は、消費電力の少ないシフトレジスタおよびそれを用いる表示装置を実現することである。

本発明のシフトレジスタは、入力された信号をクロック信号に同期して順次転送し、前記入力された信号の順次転送を行い、前記クロック信号の振幅よりも大きな駆動電圧の複数段のフリップフロップと、前記クロック信号をレベルシフトして、前記各フリップフロップへ印加するレベルシフタとが設けられているシフトレジスタにおいて、所定の前記レベルシフタの動作期間を制御する動作制御手段を備え、前記所定のレベルシフタのそれぞれが、前記所定のレベルシフタの動作期間を制御する前記動作制御手段と、前記所定のレベルシフタの出力信号あるいはその反転信号が入力信号となる前記フリップフロップとで組をなし、少なくとも前記各組のフリップフロップの出力信号あるいはその反転信号が自身の組以外の前記動作制御手段に入力されることにより、前記入力された信号の順次転送を行い、前記各組において、前記動作制御手段は前記レベルシフタの動作期間を前記クロック信号の周期未満となるように制御することを特徴とする。

上記の構成によれば、動作制御手段と、該動作制御手段により動作期間が制御されるレベルシフタと、該レベルシフタの出力信号あるいはその反転信号が入力されるフリップフロップとが組をなし、少なくとも各組のフリップフロップの出力信号あるいはその反転信号が自身の組み以外の動作制御手段に入力されることにより、入力された信号のフリップフロップによる順次転送を行う。このときに各組のレベルシフタの出力信号あるいはその反転信号、および、フリップフロップの出力信号あるいはその反転信号を、各組間で順次出力となるパルス信号として、シフトレジスタの外部へ出力することができる。

各組のレベルシフタの出力信号あるいはその反転信号をシフトレジスタの外部に出力するパルス信号として用いる場合には、レベルシフタの動作期間は、最低限該パルス信号のパルス長だけあればよいので、該パルス長がクロック信号の周期未満である場合には、レベルシフタの動作期間はクロック信号の周期未満でよい。すなわち、レベルシフタの動作期間は、レベルシフタの出力信号あるいはその反転信号を上記パルス信号とする場合に、従来において最も短かったクロック信号の周期の長さよりも、短くなる。従って、例えばクロック信号のパルス長に等しいパルス長（クロック信号の２分の１周期）のパルス信号を生成したい場合には、動作制御手段がレベルシフタの動作期間を、クロック信号のパルス長に等しくなるように制御すれば、レベルシフタにおいて消費電力を削減することができる。

また、各組のフリップフロップの出力信号あるいはその反転信号を該パルス信号として用いる場合には、フリップフロップの出力信号が一旦立ち上がってしまえば、該出力信号の立ち下がりタイミングを別途任意に設定することができ、レベルシフタを動作させ続ける必要がないので、レベルシフタの動作期間を前記クロック信号の周期未満とする。すなわち、レベルシフタの動作期間は、フリップフロップの出力信号あるいはその反転信号をクロック信号のパルス長よりも大きいパルス長の上記パルス信号として用いる場合に、動作期間がクロック信号の周期以上となる従来とは異なり、パルス長に関わらずクロック信号の周期未満となる。従って、例えばクロック信号のパルス長の２倍に等しいパルス長（クロック信号の周期）のサンプリングパルスを生成したい場合には、動作制御手段がレベルシフタの動作期間を、サンプリングパルスのパルス長に関わらず、フリップフロップの出力信号の立ち上がりタイミングを含んでクロック信号の周期未満の長さとなるように制御すれば、レベルシフタにおいて消費電力を削減することができる。

以上により、消費電力の少ないシフトレジスタを実現することができる。

また、本発明のシフトレジスタでは、前記各レベルシフタは、動作中にはクロック信号が印加される入力スイッチング素子が常時導通する、電流駆動型の昇圧部および／または降圧部を備えていることを特徴とする。

上記の構成によれば、各レベルシフタは、電流駆動型の昇圧部と降圧部との少なくとも一方を備えており、その電流駆動型のレベルシフタは、入力信号のレベルによって入力スイッチング素子を導通／遮断する電圧駆動型のレベルシフタとは異なり、入力信号の振幅が入力スイッチング素子の閾値電圧よりも低い場合であっても、何ら支障なく入力信号をレベルシフトできるという効果を有する一方、動作中にはクロック信号が印加される入力スイッチング素子が常時導通し、消費電力が大きくなるという短所を有する。

したがって、上述のようにレベルシフタを動作させる期間を最少限の期間とする本発明は、特に効果的であり、入力信号の振幅が入力スイッチング素子の閾値電圧よりも低い場合でもレベルシフト可能で、かつ消費電力の小さいシフトレジスタを実現することができる。

さらにまた、本発明のシフトレジスタでは、前記レベルシフタは、停止時には、予め定められた値の出力電圧を保持する出力安定手段を備えていることを特徴とする。

上記の構成によれば、一般に、レベルシフタが停止している間、該レベルシフタの出力電圧が不定になると、当該レベルシフタが接続されているフリップフロップの動作が不安定になる恐れがあるので、当該レベルシフタの出力電圧を所定の値に保持する出力安定手段を設ける。

したがって、前記不安定な出力電圧に起因するフリップフロップの誤動作を防止でき、より安定した動作のシフトレジスタを実現することができる。

また、本発明のシフトレジスタでは、前記動作制御手段は、同じ組の前記レベルシフタの出力信号の立ち上がりを該レベルシフタの動作期間の開始よりも遅延させることを特徴とする。

上記の構成によれば、一般に、画像表示装置等に用いられる場合、シフトレジスタの外部へ出力する信号はサンプリング用の信号や走査信号として用いられるが、サンプリング用の信号では前段や次段のサンプリング信号と重なると、映像信号が大きく変動し、誤った映像信号をデータ信号線に書き込むことになってしまう。また、前段や次段の走査信号が重なってしまうと、データ信号線上の映像信号をリフレッシュするための処理等ができなくなる。

そこで、レベルシフタの動作期間を制御する前記動作制御手段を用いて、そのレベルシフタの出力信号のアクティブ開始時間を遅らせることができる。

したがって、互いに隣接する段からシフトレジスタの外部へ出力する信号のアクティブ期間が重ならないようにするにあたって、シフトレジスタの外部への出力回路以降に遅延回路などを設ける必要はなく、該シフトレジスタを表示装置の駆動回路に用いた場合は、サンプリングパルス同士が重ならないようにしつつ、前記駆動回路の簡略化による狭額縁化を実現することができる。

また、シフトレジスタの外部への出力回路以降の回路のいずれかの出力を用いる場合は、遅延時間は用いる回路の出力によって任意に設定することができ、前記アクティブ開始時間を自由に設定することができる。例えば、サンプリング用の信号や走査信号の場合、前段の最終出力のオフタイミングを用いて、自段のシフトレジスタの出力信号のアクティブ開始時間を決定すれば、前段の出力中は必ず自段のシフトレジスタの出力は非アクティブ状態になっているので、前段や次段のシフトレジスタの出力信号自体を確実に重ならないようにできる。

さらにまた、本発明のシフトレジスタは、Ｍを２以上の整数とする時、互いに位相が１／Ｍ周期だけずれたＭ種類のクロック信号を用い、各クロックを前記複数段のフリップフロップに、順次、（Ｍ−１）個おきに入力することを特徴とする。

上記の構成によれば、互いに位相が１／Ｍ周期だけずれたＭ種類のクロック信号を用いることで、クロック周波数を１／Ｍに低減することが可能となる。

したがって、該シフトレジスタを表示装置の駆動回路に用いた場合は、外部回路からクロック信号を入力する際、周波数を低く抑えることができるので、外部回路の消費電力もより低減することができる。

また、本発明のシフトレジスタでは、前記Ｍ種類のクロック信号は、互いにアクティブの期間が重ならないような位相に設定されていることを特徴とする。

上記の構成によれば、互いに隣接するシフトレジスタの出力信号のアクティブ期間が重ならないようにするにあたって、前記Ｍ種類の各クロック信号のデューティ比を、１００×（１／Ｍ）％以下に設定することで、シフトレジスタの出力以降に遅延回路などを設ける必要はなくなる。

したがって、該シフトレジスタを表示装置の駆動回路に用いた場合は、サンプリングパルス同士が重ならないようにしつつ、回路の簡略化による狭額縁化を実現することができる。また、前記デューティ比を調節することで、任意にパルス幅を変えることもできる。

さらにまた、本発明のシフトレジスタは、少なくとも前記各組の前記レベルシフタの出力信号あるいはその反転信号を、シフトレジスタの外部へ出力する信号とすることを特徴とする。

上記の構成によれば、レベルシフタによって昇圧および／または降圧されたクロック信号がシフトレジスタの外部へ出力する信号となり、その出力はクロック信号と同じパルス幅を持つ、または出力になまりが生じても互いに重ならない程度削られたパルス幅を持つ。

したがって、昇圧および／または降圧された互いに隣接する、シフトレジスタの外部へ出力する信号が、重ならないよう調整することができる。

また、本発明のシフトレジスタは、少なくとも前記各組の前記フリップフロップの出力信号あるいはその反転信号を、シフトレジスタの外部へ出力する信号とすることを特徴とする。

上記の構成によれば、前記フリップフロップの出力信号の立ち下がりを、前記レベルシフタの出力信号や他のフリップフロップの出力信号、シフトレジスタの外部への出力回路以降の回路の信号など、何らかの信号を用いて決定することによって、シフトレジスタの外部へ出力される信号のパルス幅を所望の期間に調節することができる。

さらにまた、本発明の表示装置は、相互に交差する複数の走査信号線およびデータ信号線によって区画されて形成される各画素領域に、走査信号線駆動回路およびデータ信号線駆動回路が、前記走査信号線およびデータ信号線を介して映像信号を書込んでゆくことで画像表示を行うようにした表示装置において、前記走査信号線駆動回路およびデータ信号線駆動回路の少なくとも一方は、前記のシフトレジスタを備えていることを特徴とする。

上記の構成によれば、相互に交差する複数の走査信号線およびデータ信号線によって区画されて各画素領域が形成され、前記走査信号線およびデータ信号線を前記走査信号線駆動回路およびデータ信号線駆動回路でそれぞれ順に選択してゆくことで表示を行うようにしたマトリクス表示装置において、前記走査信号線駆動回路およびデータ信号線駆動回路の少なくとも一方に、前記のいずれかのシフトレジスタを搭載する。

したがって、シフトレジスタの消費電力が削減される分、全体の消費電力を削減できる表示装置を実現することができる。

また、本発明の表示装置は、前記走査信号線駆動回路およびデータ信号線駆動回路の少なくとも一方が、前記画素と同一基板上に形成されることを特徴とする。

上記の構成によれば、走査信号線駆動回路と各画素との間の配線、あるいはデータ信号線駆動回路と各画素との間の配線は、当該基板上に配され、基板外に出す必要がない。

したがって、走査信号線の数、あるいはデータ信号線の数が増加しても、基板外に出す信号線の数が変化せず、組み立てる必要がない。これによって、製造時の手間を削減し、各信号線の所望でない容量の増大を防止できるとともに、集積度の低下を防止できる。

さらにまた、本発明の表示装置は、前記走査信号線駆動回路、データ信号線駆動回路、および各画素が、多結晶シリコン薄膜トランジスタから成るスイッチング素子を含んでいることを特徴とする。

上記の構成によれば、多結晶シリコン薄膜トランジスタは、単結晶シリコン薄膜トランジスタに比較してトランジスタ性能が非常に劣っており、閾値が高いため、駆動電圧が高くなる。そのため、電流駆動型のレベルシフタが必須となり、定常的に流れる電流が消費電力の大部分を占めるという大問題を内包している。また、定常的に電流が流れるということはトランジスタの劣化をも引き起こす。

そこで、本発明のシフトレジスタを搭載した駆動回路を用いた場合、問題となっている定常的に流れる電流を大幅にカットできるため、多結晶シリコン薄膜トランジスタが内包している問題を大幅に解決することができる。

また、多結晶シリコン薄膜トランジスタは、シリコンの結晶粒径にばらつきがあるので、同一のガラス基板上に形成されたトランジスタ同士でも、特性にばらつきを持っている。その場合、サンプリングパルス同士の間隔にばらつきを持ってしまい、サンプリングパルス間隔を必要分とるには、遅延回路のインバータ数やそのサイズが非常に多くなってしまう。

これに対して、本発明は、多結晶シリコン薄膜トランジスタの性能の悪さ、つまり回路の遅延を逆に利用して、サンプリングパルス間隔を確保するので、多結晶シリコンを用いて構成された駆動回路の場合、本発明の効果を最大限に発揮することができる。

また、本発明の表示装置は、前記走査信号線駆動回路、データ信号線駆動回路および各画素が、６００℃以下のプロセス温度で製造されたスイッチング素子を含んでいることを特徴とする。

上記の構成によれば、６００℃以下のプロセスで製造されるということは、安価なガラス基板上にトランジスタを構成できるということになり、安価でしかも大量にパネルを製造でき、商品価値が高いというメリットを有する。しかしながら、６００℃以下で形成されたトランジスタは、単結晶シリコンとはならず、多結晶シリコンとなるので、特性の悪いトランジスタとなってしまう。さらに、ガラスにはシリコンウエハとは異なり、不純物を多く含むので、その影響によってトランジスタの性能が悪くなってしまう。したがって、通常の駆動回路では消費電力の問題を解決することはできない。

一方、ガラス基板上にシフトレジスタが動作する程度の性能を持つトランジスタが形成できるのであれば、表示パネルに各種駆動回路を実装するよりは、同一ガラス基板上に形成した方が、接触不良やパネルモジュールとしてのサイズの低減、更に駆動回路自体を画素のトランジスタと同一プロセスで形成できるので、コスト低減のメリットがある。ただし、シリコンウエハと異なり、ガラスのサイズは非常に大きいものとなり（片辺、数十ｃｍから数百ｃｍ）、プロセス上、トランジスタ性能の悪化やばらつきを生じる。合わせて、ガラス基板の大きいサイズゆえにトランジスタが駆動すべき負荷も非常に大きくなってしまう。このため、信号の遅延が大きくなり、トランジスタのサイズを大きくする必要があり、許容遅延に収めるためにはシフトレジスタの能力も高める必要がある。そのためには、結局、電流駆動型のレベルシフタの能力を高めることになってしまい、非常に大きな定常電流を生じるという結果になってしまう。

そこで、定常電流を大幅に削減する必要に迫られるのであるが、本発明の駆動回路を用いることで、定常電流削減という、その効果を最大限に発揮させることができる。

なお、シフトレジスタとして、入力された信号を、クロック信号に同期して、複数段のフリップフロップが順次転送してゆくとともに、前記複数段のフリップフロップが複数のブロックに分割され、前記フリップフロップの駆動電圧よりも振幅が小さなクロック信号をレベルシフトして、前記各フリップフロップへ印加するレベルシフタが各ブロック毎に設けられているシフトレジスタにおいて、前記各ブロック毎に、前記シフトレジスタの外部への出力のいずれかと、前記フリップフロップの出力とを用いて、次段のブロックのレベルシフタを制御する動作制御手段を含むことを特徴とするシフトレジスタも考えられる。

上記の構成によれば、たとえば前記フリップフロップとして、クロック信号に応じてセットされるセットリセットフリップフロップが使用される場合、当該ブロックのセットリセットフリップフロップがセットされてからリセットされるまでの期間で、かつ当該ブロックがシフト出力を出力している期間以外に、当該ブロックのレベルシフタが動作状態にある必要はない。そこで、各ブロック毎に動作制御手段を設け、前記シフトレジスタの外部への出力のいずれかと、前記フリップフロップの出力とを用いて、次段のレベルシフタを制御する。

したがって、当該ブロックがシフト出力を出力するのに最少限の期間だけ、当該ブロックのレベルシフタを動作させることができ、消費電力を削減することができる。

なお、各ブロックに含まれるフリップフロップが１つで、各フリップフロップ毎にレベルシフタが設けられてもよいし、複数のフリップフロップ毎にレベルシフタが設けられてもよいことは、言うまでもない。また、各ブロックに入力されたパルスを次段のブロックに伝送するかどうかは、各ブロックのフリップフロップの出力と各ブロックの出力状態で決定される。

本発明のシフトレジスタは、以上のように、所定の前記レベルシフタの動作期間を制御する動作制御手段を備え、前記所定のレベルシフタのそれぞれが、前記所定のレベルシフタの動作期間を制御する前記動作制御手段と、前記所定のレベルシフタの出力信号あるいはその反転信号が入力信号となる前記フリップフロップとで組をなし、少なくとも前記各組のフリップフロップの出力信号あるいはその反転信号が自身の組以外の前記動作制御手段に入力されることにより、前記入力された信号の順次転送を行い、前記各組において、前記動作制御手段は前記レベルシフタの動作期間を前記クロック信号の周期未満となるように制御する。

それゆえ、消費電力の少ないシフトレジスタを実現することができる。

また、本発明のシフトレジスタは、以上のように、前記各レベルシフタが、動作中にはクロック信号が印加される入力スイッチング素子が常時導通する、電流駆動型の昇圧部および／または降圧部を備える。

それゆえ、入力信号のレベルによって入力スイッチング素子を導通／遮断する電圧駆動型のレベルシフタとは異なり、入力信号の振幅が入力スイッチング素子の閾値電圧よりも低い場合であっても、何ら支障なく入力信号をレベルシフトできるととともに、動作中にはクロック信号が印加される入力スイッチング素子が常時導通し、消費電力が大きくなるという問題を、前述のような動作期間を最少限の期間とすることで解消することもできる。

さらにまた、本発明のシフトレジスタは、以上のように、前記レベルシフタが、停止時には、予め定められた値の出力電圧を保持する出力安定手段を備える。

それゆえ、レベルシフタが停止している間、該レベルシフタの出力電圧が不定になり、当該レベルシフタが接続されているフリップフロップに誤動作が生じてしまうことを防止でき、より安定した動作のシフトレジスタを実現することができる。

また、本発明のシフトレジスタは、以上のように、互いに隣接する段間でシフトレジスタの外部への出力信号のアクティブ期間が重ならないようにするにあたって、前記動作制御手段が、同じ組の前記レベルシフタの出力信号の立ち上がりを該レベルシフタの動作期間の開始よりも遅延させ、次段の外部への出力信号のアクティブ開始時間を遅らせる。

それゆえ、シフトレジスタの外部への出力回路以降に遅延回路などを設ける必要はなく、該シフトレジスタを表示装置の駆動回路に用いた場合は、サンプリングパルス同士が重ならないようにしつつ、前記駆動回路の簡略化による狭額縁化を実現することができる。また、シフトレジスタの外部への出力回路以降の回路のいずれかの出力を用いる場合は、遅延時間は用いる回路によって任意に設定することができ、前記アクティブ開始時間を自由に設定することができる。

さらにまた、本発明のシフトレジスタは、以上のように、Ｍを２以上の整数とする時、互いに位相が１／Ｍ周期だけずれたＭ種類のクロック信号を用い、各クロックを前記複数段のフリップフロップに、順次、（Ｍ−１）個おきに入力する。

それゆえ、クロック周波数を１／Ｍに低減することができ、該シフトレジスタを表示装置の駆動回路に用いた場合は、外部回路からクロック信号を入力する際、周波数を低く抑えることができるので、外部回路の消費電力もより低減することができる。

また、本発明のシフトレジスタは、以上のように、互いに隣接するシフトレジスタの出力信号のアクティブ期間が重ならないようにするにあたって、前記Ｍ種類のクロック信号を、互いにアクティブの期間が重ならないような位相に設定する。

それゆえ、シフトレジスタの外部への出力回路以降に遅延回路などを設ける必要はなくなり、該シフトレジスタを表示装置の駆動回路に用いた場合は、サンプリングパルス同士が重ならないようにしつつ、回路の簡略化による狭額縁化を実現することができる。また、デューティ比を調節することで、任意にパルス幅を変えることもできる。

さらにまた、本発明のシフトレジスタは、以上のように、少なくとも前記各組の前記レベルシフタの出力信号あるいはその反転信号を、シフトレジスタの外部へ出力する信号とする。

それゆえ、前記出力はクロック信号と同じパルス幅を持つ、または出力になまりが生じても互いに重ならない程度削られたパルス幅を持つので、昇圧および／または降圧された互いに隣接する、シフトレジスタの外部へ出力する信号が、重ならないよう調整することができる。

また、本発明のシフトレジスタは、以上のように、少なくとも前記各組の前記フリップフロップの出力信号あるいはその反転信号を、シフトレジスタの外部へ出力する信号とする。

それゆえ、前記フリップフロップの出力信号の立ち下がりを、前記レベルシフタの出力信号や他のフリップフロップの出力信号、シフトレジスタの外部への出力回路以降の回路の信号など、何らかの信号を用いて決定することによって、シフトレジスタの外部へ出力される信号のパルス幅を所望の期間に調節することができる。

さらにまた、本発明の表示装置は、以上のように、相互に交差する複数の走査信号線およびデータ信号線によって区画されて各画素領域が形成され、前記走査信号線およびデータ信号線を前記走査信号線駆動回路およびデータ信号線駆動回路でそれぞれ順に選択してゆくことで表示を行うようにしたマトリクス表示装置において、前記走査信号線駆動回路およびデータ信号線駆動回路の少なくとも一方に、前記のいずれかのシフトレジスタを搭載する。

それゆえ、シフトレジスタの消費電力が削減される分、全体の消費電力を削減できる表示装置を実現することができる。

また、本発明の表示装置は、以上のように、前記走査信号線駆動回路およびデータ信号線駆動回路の少なくとも一方が、前記画素と同一基板上に形成される。

それゆえ、走査信号線駆動回路と各画素との間の配線、あるいはデータ信号線駆動回路と各画素との間の配線は、当該基板上に配され、基板外に出す必要がないので、走査信号線の数、あるいはデータ信号線の数が増加しても、基板外に出す信号線の数が変化せず、組み立てる必要がない。これによって、製造時の手間を削減し、各信号線の所望でない容量の増大を防止できるとともに、集積度の低下を防止できる。

さらにまた、本発明の表示装置は、以上のように、前記走査信号線駆動回路、データ信号線駆動回路、および各画素が、単結晶シリコン薄膜トランジスタに比較してトランジスタ性能が非常に劣っており、電流駆動型のレベルシフタが必須となる多結晶シリコン薄膜トランジスタから成るスイッチング素子を含む。

それゆえ、本発明のシフトレジスタを搭載した駆動回路が好適であり、定常的に流れる電流を大幅にカットし、多結晶シリコン薄膜トランジスタが内包している問題を大幅に解決することができる。

また、多結晶シリコン薄膜トランジスタの性能の悪さ、つまり回路の遅延を逆に利用して、サンプリングパルス間隔を確保するので、多結晶シリコンを用いて構成された駆動回路の場合、本発明の効果を最大限に発揮することができる。

また、本発明の表示装置は、以上のように、前記走査信号線駆動回路、データ信号線駆動回路および各画素が、６００℃以下のプロセス温度で製造されたスイッチング素子を含む。

それゆえ、本発明の駆動回路を用いることで、定常電流削減という、その効果を最大限に発揮させることができる。

本発明の実施の形態について、各実施例を挙げて説明すれば、以下のとおりである。

図１〜図１１および図２０〜図２３に基づいて一実施例を説明する。

図１は、本実施例のシフトレジスタ１１の電気的構成を示すブロック図である。このシフトレジスタ１１は、大略的に、シフトレジスタ部１２とレベルシフタ部１３とを備えて構成されており、シフトレジスタ部１２を構成する複数ｎ段のフリップフロップＦ１，Ｆ２，…，Ｆｎ−１，Ｆｎの入力側には、それぞれ個別に対応するレベルシフタＬＳ１，ＬＳ２，…，ＬＳｎ−１，ＬＳｎが設けられ、また最終段のフリップフロップＦｎの出力側には、さらにレベルシフタＬＳｎ＋１が設けられ、初段のフリップフロップＦ１側には、さらにレベルシフタＬＳ０が設けられている。

前記レベルシフタＬＳ０は、前記映像信号の生成回路からの前記５［Ｖ］程度の振幅のスタートパルスＳＰおよびその反転信号ＳＰＢから、シフトレジスタ部２の駆動電圧である、たとえば１５［Ｖ］程度に昇圧したスタートパルスＳＰＯを作成し、前記レベルシフタ部１３において、シフトレジスタ部１２における初段のフリップフロップＦ１に対応したレベルシフタＬＳ１のイネーブル端子ＥＮＡに入力する。レベルシフタＬＳ１にはまた、前記映像信号の生成回路からの前記５［Ｖ］程度の振幅のクロック信号ＣＫおよびその反転信号ＣＫＢが、それぞれクロック入力端子ＣＫ，ＣＫＢに入力されており、その出力端子ＯＵＴからは、前記イネーブル信号ＥＮＡがアクティブのハイレベルである間、クロックＣＫをレベルシフトして出力する。

前記レベルシフタＬＳ１の出力信号Ｌ１は、シフトレジスタ１１の外部へ出力する信号として出力されるとともに、インバータＩＮＶＳ１で反転された後、前記初段のフリップフロップＦ１のローアクティブのセット入力端子ＳＢに入力される。したがって、このフリップフロップＦ１の反転出力信号ＱＢ１は、レベルシフタＬＳ１の出力信号Ｌ１の反転信号のオンタイミングに同期して、アクティブのローレベルになる。このフリップフロップＦ１は、２段後方のレベルシフタＬＳ３からの出力信号Ｌ３がリセット入力端子Ｒに入力されてリセットされ、その反転出力端子ＱＢからの前記反転出力信号ＱＢ１は、本発明の制御回路ＣＮ１に入力される。

前記制御回路ＣＮ１には、前記フリップフロップＦ１の反転出力信号ＱＢ１と、前記レベルシフタＬＳ１の出力信号Ｌ１とが入力され、レベルシフタＬＳ１の出力信号Ｌ１がアクティブのハイレベルから非アクティブのローレベルに変わると同時に、その出力信号ＯＣ１はアクティブのハイレベルになり、前記フリップフロップＦ１の反転出力信号ＱＢ１がアクティブのローレベルから非アクティブのハイレベルに変わると同時に、前記出力信号ＯＣ１を非アクティブのローレベルとする。前記出力信号ＯＣ１は、次段のレベルシフタＬＳ２のイネーブル端子ＥＮＡに入力される。したがって、レベルシフタＬＳ２は、前記出力信号ＯＣ１がアクティブのハイレベルである期間動作し、クロック信号ＣＫＢをレベルシフトして、出力端子ＯＵＴから、出力信号Ｌ２として出力するとともに、インバータＩＮＶＳ２を介してフリップフロップＦ２に入力させる。このように、制御回路（動作制御手段）ＣＮ１は、次段のレベルシフタＬＳ２の動作期間を制御する。制御回路ＣＮ２〜ＣＮｎもそれぞれ次段のレベルシフタの動作期間を制御する。

以降同様に、レベルシフタＬＳ２〜ＬＳｎの出力信号Ｌ２〜Ｌｎは、シフトレジスタ１１の外部へ出力する信号として出力されるとともに、インバータＩＮＶＳ２〜ＩＮＶＳｎで反転された後、対応する段のフリップフロップＦ２〜Ｆｎのセット入力端子ＳＢに入力され、また各フリップフロップＦ２〜Ｆｎ−１は、２段後方のレベルシフタＬＳ４〜ＬＳｎ＋１からの出力信号Ｌ４〜Ｌｎ＋１でリセットされ、その反転出力端子ＱＢからの反転出力信号ＱＢ２〜ＱＢｎ−１は、制御回路ＣＮ２〜ＣＮｎ−１を介して、次段のフリップフロップＦ３〜Ｆｎのイネーブル端子ＥＮＡに入力される。

ただし、前記クロック信号ＣＫ，ＣＫＢは、奇数段のレベルシフタＬＳ１，ＬＳ３，…では、それぞれクロック入力端子ＣＫ，ＣＫＢに入力されるのに対して、偶数段のレベルシフタＬＳ２，ＬＳ４，…では、それぞれクロック入力端子ＣＫＢ，ＣＫに入力される。これによって、各フリップフロップＦ１〜Ｆｎは、クロック信号ＣＫ，ＣＫＢの１／２周期毎に順次シフト動作を行う。

各レベルシフタＬＳ１〜ＬＳｎの出力信号Ｌ１〜Ｌｎは、バッファＢ１〜Ｂｎを介して、サンプリングパルスＳＬ１〜ＳＬｎとして出力される。このサンプリングパルスＳＬ１〜ＳＬｎを用いて、前記走査信号線駆動回路やデータ信号線駆動回路では、信号線を順次選択してゆく。

本実施例では、レベルシフタＬＳｋ（ｋ＝２〜ｎ）と、レベルシフタＬＳｋの動作期間を制御する制御回路ＣＮｋ−１と、レベルシフタＬＳｋの出力信号Ｌｋの反転信号が入力信号となるフリップフロップＦｋとが組をなす。そして、各組のフリップフロップＦｋの反転出力信号ＱＢｋが、自身の組以外の制御回路である制御回路ＣＮｋ＋１に入力される構成とすることにより、フリップフロップＦ１〜ＦｎによるスタートパルスＳＰあるいはその反転信号ＳＰＢの順次転送を行う。このｋ＝２〜ｎの各組におけるレベルシフタＬＳｋの動作期間が、従来のレベルシフタの動作期間と比較される対象となる。レベルシフタＬＳ０・ＬＳ１・ＬＳｎ＋１、フリップフロップＦ１、および制御回路ＣＮｎは、シフトレジスタ１１内で上記と同様の転送動作を完結させるために各組のレベルシフタ、フリップフロップ、制御回路に対して付加された回路となっている。図１では、上記組とは異なり、レベルシフタＬＳｉ、フリップフロップＦｉ、および制御回路ＣＮｉ（ｉ＝１〜ｎ）が、それぞれ１つのブロックを構成しているように図示されている。ここでは１つのブロックが１つのフリップフロップＦｉを含んでおり、１ブロックは１段に相当している。なお、本実施例ではレベルシフタＬＳ１〜ＬＳｎの出力信号Ｌ１〜Ｌｎの反転信号をフリップフロップＦ１〜Ｆｎの入力信号としているが、レベルシフタの出力信号をフリップフロップの入力信号に用いる構成も可能である。また、本実施例ではフリップフロップＦ１〜Ｆｎの反転出力信号ＱＢ１〜ＱＢｎを制御回路ＣＮ１〜ＣＮｎの入力信号としているが、フリップフロップの正転出力信号を制御回路の入力信号に用いる構成も可能である。また、本実施例では制御回路ＣＮ１〜ＣＮｎにレベルシフタの出力信号ＬＳ１〜ＬＳｎ（あるいはその反転信号でもよい）が入力されているが、制御回路には少なくともフリップフロップの正転出力信号あるいは反転出力信号が入力されればよい。

図２は、前記制御回路ＣＮ１〜ＣＮｎの構成を示す図である。制御回路ＣＮ１〜ＣＮｎ（以下、各構成の順位を明示することが必要な場合は、前記１，２，…，ｎ等の添数字を付して示し、任意の順位を示す場合は添数字ｉを付して示し、特に順位を明示する必要がない場合は、前記添数字を省略する。また、組を区別するときは添数字ｋを用いる。）は、相互に同一の構成であり、この図２で示すように、ＮＯＲ回路で構成されている。この制御回路ＣＮｉでは、一方の入力端子には対応する段のレベルシフタＬＳｉからの出力信号Ｌｉが入力され、他方の入力端子には対応する段のフリップフロップＦｉからの反転出力信号ＱＢｉが入力され、出力信号ＯＣｉは次段のレベルシフタＬＳｉ＋１のイネーブル端子ＥＮＡに入力される。

前記ＮＯＲ回路は、少なくとも一方の入力がハイレベルであると、ローレベルを出力する。一方、フリップフロップＦｉの反転出力信号ＱＢｉは、レベルシフタＬＳｉの出力信号Ｌｉをローアクティブにしたものである。したがって、図３に示すように、前記フリップフロップＦｉの反転出力信号ＱＢｉおよびレベルシフタＬＳｉの出力信号Ｌｉが、共にローレベルとなると、このＮＯＲ回路は、ハイアクティブの出力信号ＯＣｉを出力し、この出力信号ＯＣｉが次段のレベルシフタＬＳｉ＋１に入力されて、出力Ｌｉ＋１が出力される。

図４は、上述のように構成されるシフトレジスタ１１の動作を説明するための波形図である。相互に逆相（位相が１８０°ずれた）のクロック信号ＣＫ，ＣＫＢによって、該クロック信号ＣＫ，ＣＫＢの１／２周期分のスタートパルスＳＰが、該１／２周期毎に順次シフトされ、前記出力信号Ｌ１〜Ｌｎとなる点は、前述の図１９と同様である。そして、前述のように各フリップフロップＦ１〜Ｆｎ−１は２段後方のレベルシフタＬＳ３〜ＬＳｎ＋１からの出力信号Ｌ３〜Ｌｎ＋１でリセットされ、最終段のフリップフロップＦｎは１段後方のレベルシフタＬＳｎ＋１からの出力信号Ｌｎ＋１でリセットされる。さらにまた、最終段のレベルシフタＬＳｎ＋１は、自己の出力信号Ｌｎ＋１によって、前段のフリップフロップＦｎを介して、短時間でリセットされる。

しかしながら、注目すべきは、このシフトレジスタ１１では、前記制御回路ＣＮ１〜ＣＮｎからの出力信号ＯＣ１〜ＯＣｎによって、次段のレベルシフタＬＳ２〜ＬＳｎ＋１の動作が、その段での出力信号Ｌ２〜Ｌｎ＋１を出力すべき期間に制限されることである。すなわち、フリップフロップＦｉのセット入力端子ＳＢｉにアクティブの信号（ローレベル）が入力されると、該フリップフロップＦｉの反転出力信号ＱＢｉが入力信号ＳＢｉのオンタイミングに同期してアクティブ（ローレベル）になるけれども、前記制御回路ＣＮｉによって、その段の出力信号Ｌｉが非アクティブ（ローレベル）となって、次段のレベルシフタＬＳｉ＋１の動作タイミングとなるまでは、前記出力信号ＯＣｉを非アクティブ（ローレベル）とし、前記レベルシフタＬＳｉ＋１の動作を禁止する。

これによって、前記図１９と比較すれば明らかなように、本発明では、図４において斜線を施して示す期間（クロック信号ＣＫ，ＣＫＢのパルス長＝２分の１周期、に相当する期間）が、新たに前記レベルシフタＬＳ２〜ＬＳｎの動作を停止する期間となる。こうして、消費電力を削減することができる。

なお、レベルシフタＬＳは、クロック信号ＣＫ，ＣＫＢがアクティブ（奇数段のレベルシフタＬＳ１，ＬＳ３，…では、ＣＫがハイレベル、ＣＫＢがローレベル）である間にイネーブル信号ＥＮＡが立ち上がればよく、したがって前記イネーブル信号ＥＮＡの遅延が、クロック信号ＣＫ，ＣＫＢの１／２周期未満であれば、正常に動作することができる。

このように、前記各組において、制御回路ＣＮｋ−１（ｋ＝２〜ｎ）は、レベルシフタＬＳｋの動作期間を、レベルシフタＬＳｋの出力信号の立ち上がりタイミングを含んでクロック信号ＣＫ・ＣＫＢの周期未満となるように制御する。ここで、出力信号の立ち上がりタイミングとは、パルスの開始タイミングを意味し、ハイ側へ立ち上がる出力信号も、ロー側へ立ち上がる出力信号も両方含む。各組のレベルシフタＬＳｋの出力信号（あるいはその反転信号でもよい）をシフトレジスタ１１の外部に出力するパルス信号（サンプリング信号や走査信号）として用いるので、レベルシフタＬＳｋの動作期間は、最低限該パルス信号のパルス長だけあればよく、該パルス長がクロック信号ＣＫ・ＣＫＢの周期未満である場合には、レベルシフタＬＳｋの動作期間はクロック信号ＣＫ・ＣＫＢの周期未満でよい。すなわち、レベルシフタＬＳｋの動作期間は、レベルシフタＬＳｋの出力信号（あるいはその反転信号）を上記パルス信号とする場合に、従来において最も短かったクロック信号ＣＫ・ＣＫＢの周期の長さよりも、短くなる。従って、例えば図４のようにクロック信号ＣＫ・ＣＫＢのパルス長に等しいパルス長（クロック信号ＣＫ・ＣＫＢの２分の１周期）のパルス信号を生成したい場合には、制御回路ＣＮｋ−１がレベルシフタＬＳｋの動作期間を、クロック信号ＣＫ・ＣＫＢのパルス長に等しくなるように制御すれば、レベルシフタＬＳｋにおいて消費電力を削減することができる。

なお、レベルシフタＬＳｎ＋１は、シフトレジスタ１１の外部への出力信号を出力する組あるいはブロックに属するレベルシフタではないが、このレベルシフタＬＳｎ＋１の動作期間についても、図４の出力信号ＯＣｎの波形から分かるように、制御回路ＣＮｎがない場合に比べてクロック信号ＣＫ・ＣＫＢのパルス長（クロック信号ＣＫ・ＣＫＢの２分の１周期）だけ短くなる。また、レベルシフタＬＳ１は、組に属さず、ブロックに属しているが、この動作期間もＳＰのアクティブ期間だけであるので、およそクロック信号ＣＫ・ＣＫＢのパルス長（クロック信号ＣＫ・ＣＫＢの２分の１周期）と短くできる。

以上により、消費電力の少ないシフトレジスタを実現することができる。

図５は、前記フリップフロップＦの一構成例を示すブロック図である。ハイレベルの駆動電圧Ｖｄｄの電源ラインとローレベルの駆動電圧Ｖｓｓｄの電源ラインとの間に、Ｐ型のＭＯＳトランジスタＰ１およびＮ型のＭＯＳトランジスタＮ２，Ｎ３が互いに直列に接続されており、トランジスタＰ１，Ｎ３のゲートにはローアクティブの前記セット信号ＳＢが与えられ、トランジスタＮ２のゲートにはハイアクティブのリセット信号Ｒが与えられる。さらに、互いに接続された前記トランジスタＰ１，Ｎ２のドレイン電位は、インバータＩＮＶ１で反転されて前記反転出力信号ＱＢとなり、もう１段のインバータＩＮＶ２で正転されて正転出力信号Ｑとなる。

一方、電源ライン間にはまた、Ｐ型のＭＯＳトランジスタＰ４，Ｐ５およびＮ型のＭＯＳトランジスタＮ６，Ｎ７が互いに直列に接続されており、前記トランジスタＰ５，Ｎ６のドレインは前記インバータＩＮＶ１の入力に接続されており、両トランジスタＰ５，Ｎ６のゲートにはそのインバータＩＮＶ１による反転出力信号ＱＢが帰還されている。さらに、前記トランジスタＰ４のゲートにはリセット信号Ｒが与えられ、前記トランジスタＮ７のゲートにはセット信号ＳＢが与えられる。

したがって、フリップフロップＦでは、図６に示すように、リセット信号Ｒが非アクティブ（ローレベル）である間に、セット信号ＳＢがアクティブ（ローレベル）に変化すると、前記トランジスタＰ１が導通して、インバータＩＮＶ１の入力をハイレベルに変化させる。これによって、正転出力信号Ｑはハイレベルに、反転出力信号ＱＢはローレベルへと変化する。この状態では、リセット信号ＲおよびインバータＩＮＶ１の反転出力信号ＱＢによって、トランジスタＰ４，Ｐ５が導通し、インバータＩＮＶ１の入力が前記ハイレベルに保持される。また、リセット信号ＲおよびインバータＩＮＶ１の反転出力信号ＱＢによって、トランジスタＮ２，Ｎ６が遮断し、セット信号ＳＢが非アクティブ（ハイレベル）に変化しても、インバータＩＮＶ１の入力はハイレベルに保持され、正転出力信号Ｑはハイレベルに、反転出力信号ＱＢはローレベルのまま保持される。

その後、リセット信号Ｒがアクティブ（ハイレベル）になると、トランジスタＰ４が遮断し、トランジスタＮ２が導通する。ここで、セット信号ＳＢが非アクティブ（ハイレベル）のままなので、トランジスタＰ１は遮断し、トランジスタＮ３が導通する。したがって、インバータＩＮＶ１の入力がローレベルに駆動され、正転出力信号Ｑがローレベル、反転出力信号ＱＢはハイレベルへと変化する。こうして、前記ローアクティブのセット信号ＳＢでローアクティブの反転出力信号ＱＢをセットし、ハイアクティブのリセット信号Ｒで前記反転出力信号ＱＢをリセットするセットリセットフリップフロップを実現することができる。

図７は、前記レベルシフタＬＳの一構成例を示す電気回路図である。このレベルシフタＬＳは、大略的に、クロック信号ＣＫ，ＣＫＢをレベルシフトする昇圧・降圧部２１と、前記クロック信号ＣＫ，ＣＫＢの供給が不要な停止期間に、前記昇圧・降圧部２１への電力供給を遮断する電力供給制御部２２と、停止期間中、前記昇圧・降圧部２１とクロック信号ＣＫ，ＣＫＢが伝送される信号線とを遮断する入力制御部２３，２４と、前記停止期間中、前記昇圧・降圧部２１の入力スイッチング素子（Ｐ１１，Ｐ１２）を遮断する入力信号制御部２５，２６と、停止期間中、昇圧・降圧部２１の出力を所定の値に維持する出力安定部２７とを備えて構成されている。

前記昇圧・降圧部２１は、入力段の差動入力対であり、前記入力スイッチング素子となるソースが互いに接続されたＰ型のＭＯＳトランジスタＰ１１，Ｐ１２と、両トランジスタＰ１１，Ｐ１２のソースへ所定の電流を供給する定電源流Ｉｃと、カレントミラー回路を構成し、前記トランジスタＰ１１，Ｐ１２のドレインにそれぞれ接続されて能動負荷となるＮ型のＭＯＳトランジスタＮ１３，Ｎ１４と、差動入力対の出力を増幅するＣＭＯＳ構造のトランジスタＰ１５，Ｎ１６とを備えて構成される。この図７の構成は、トランジスタＰ１２側の入力ＣＫを出力ＯＵＴから正転出力する前記奇数番目のレベルシフタＬＳ１，ＬＳ３，…の例を示しているけれども、偶数番目のレベルシフタＬＳ２，ＬＳ４，…の場合は、クロック信号ＣＫ，ＣＫＢの入力が相互に振り替えて構成される。

前記トランジスタＰ１１のゲートには、前記入力制御部２４を構成するＮ型のＭＯＳトランジスタＮ３１を介してクロック信号ＣＫＢが入力され、トランジスタＰ１２のゲートには、前記入力制御部２３を構成するＮ型のＭＯＳトランジスタＮ３３を介してクロック信号ＣＫが入力される。また、前記トランジスタＰ１１のゲートは、前記入力信号制御部２６を構成するＰ型のＭＯＳトランジスタＰ３２を介してハイレベルＶｄｄの駆動電圧の電源ラインにプルアップされるようになっており、同様に前記トランジスタＰ１２のゲートは、前記入力信号制御部２５を構成するＰ型のＭＯＳトランジスタＰ３４を介してハイレベルＶｄｄの駆動電圧の電源ラインにプルアップされるようになっている。そして前記トランジスタＮ３１，Ｎ３３；Ｐ３２，Ｐ３４のゲートには、共通にイネーブル信号ＥＮＡが与えられる。

したがって、イネーブル信号ＥＮＡがアクティブのハイレベルとなると、前記トランジスタＮ３１，Ｎ３３を介してトランジスタＰ１１，Ｐ１２へのクロック信号ＣＫＢ，ＣＫの入力が許容されるとともに、トランジスタＰ３２，Ｐ３４は遮断している。これに対して、イネーブル信号ＥＮＡが非アクティブのローレベルとなると、前記トランジスタＮ３１，Ｎ３３は遮断し、クロック信号ＣＫＢ，ＣＫの入力が阻止されるとともに、トランジスタＰ３２，Ｐ３４が導通し、トランジスタＰ１１，Ｐ１２のゲートがハイレベルＶｄｄにプルアップされて、入力段の該トランジスタＰ１１，Ｐ１２は、確実にオフする。

一方、前記トランジスタＮ１３，Ｎ１４のゲートは、互いに接続されるとともに、トランジスタＰ１１，Ｎ１３のドレインに接続されている。これに対して、互いに接続されたトランジスタＰ１２，Ｎ１４のドレインは出力端となり、前記トランジスタＰ１５，Ｎ１６のゲートに接続される。トランジスタＮ１３，Ｎ１４のソースは、前記電力供給制御部２２を構成するＮ型のＭＯＳトランジスタＮ２１を介して、ローレベルＶｓｓｄの駆動電圧の電源ラインに接続されている。前記ＭＯＳトランジスタＮ２１のゲートには、前記イネーブル信号ＥＮＡが与えられる。

したがって、イネーブル信号ＥＮＡがアクティブのハイレベルとなると、前記トランジスタＮ２１を介して前記昇圧・降圧部２１へ電源供給が行われ、イネーブル信号ＥＮＡが非アクティブのローレベルとなると、前記昇圧・降圧部２１への電源供給は停止される。

また、前記出力安定部２７は、停止期間における該レベルシフタＬＳの出力信号ＯＵＴをローレベルＶｓｓｄの駆動電圧レベルに安定させる回路であり、ゲートに前記イネーブル信号ＥＮＡが与えられ、前記トランジスタＰ１５，Ｎ１６のゲートを前記ハイレベルＶｄｄの駆動電圧の電源ラインにプルアップ接続するＰ型のＭＯＳトランジスタＰ４１から構成されている。

上述のように構成されるレベルシフタＬＳでは、前記イネーブル信号ＥＮＡが動作を示している場合（ハイレベル）、トランジスタＮ２１，Ｎ３１，Ｎ３３が導通し、トランジスタＰ３２，Ｐ３４，Ｐ４１が遮断する。この状態では、定電流源Ｉｃからの電流は、トランジスタＰ１１，Ｎ１３、あるいはトランジスタＰ１２，Ｎ１４を介した後、さらにトランジスタＮ２１を介して流れる。また、両トランジスタＰ１２，Ｐ１１のゲートには、クロック信号ＣＫ，ＣＫＢが印加される。この結果、両トランジスタＰ１１，Ｐ１２のゲートには、それぞれのゲート−ソース間電圧の比率に応じた量の電流が流れる。一方、トランジスタＮ１３，Ｎ１４は、能動負荷として働くので、トランジスタＰ１２，Ｎ１４の接続点の電圧は、前記クロック信号ＣＫ，ＣＫＢの電圧レベル差に応じた電圧となる。当該電圧は、トランジスタＰ１５，Ｎ１６で電力増幅された後、出力信号ＯＵＴとして出力される。

前記昇圧・降圧部２１は、クロック信号ＣＫ，ＣＫＢによって入力段のトランジスタＰ１２，Ｐ１１の導通／遮断を切替える構成、すなわち電圧駆動型とは異なり、動作中、入力段のトランジスタＰ１２，Ｐ１１が常時導通する電流駆動型であり、上述のように両トランジスタＰ１２，Ｐ１１のゲート−ソース間電圧の比率に応じて定電流源Ｉｃからの電流を分流することによって、前記クロック信号ＣＫ，ＣＫＢの振幅が入力段のトランジスタＰ１２，Ｐ１１の閾値よりも低い場合であっても、何ら支障なく、クロック信号ＣＫ，ＣＫＢをレベルシフトできる。

この結果、各レベルシフタＬＳ２〜ＬＳｎ＋１は、それぞれのイネーブル端子ＥＮＡに制御回路ＣＮ１〜ＣＮｎからの出力信号ＯＣ１〜ＯＮｎでアクティブのハイレベルが印加されると、クロック信号ＣＫ，ＣＫＢの振幅が駆動電圧のハイ側とロー側との差（Ｖｃｃ＝Ｖｄｄ−Ｖｓｓｄ、たとえば１５Ｖ程度）より低い場合（たとえば、前記映像信号の生成回路からの５Ｖ程度）でも、振幅が前記差Ｖｃｃにまで昇圧・降圧された出力信号ＯＵＴを出力する。

これとは逆に、前記イネーブル信号ＥＮＡが動作停止を示す非アクティブのローレベルの場合、定電流源Ｉｃから、トランジスタＰ１１，Ｎ１３、あるいはトランジスタＰ１２，Ｎ１４を介して流れようとする電流は、トランジスタＮ２１によって遮断される。したがって、当該電流に起因する消費電力を削減できる。

また、この状態では、各入力制御部２３，２４のトランジスタＮ３３，Ｎ３１が遮断する。したがって、クロック信号ＣＫ，ＣＫＢを伝送する信号線と、入力段の各トランジスタＰ１２，Ｐ１１のゲートとが切り離される。また、停止中は、各入力信号制御部２５，２６のトランジスタＰ３４，Ｐ３２が導通するので、前記両トランジスタＰ１１，Ｐ１２のゲート電圧はいずれもハイレベルの駆動電圧Ｖｄｄにプルアップされ、両トランジスタＰ１１，Ｐ１２は遮断する。これによって、トランジスタＮ２１を遮断する場合と同様に、定電流源Ｉｃが出力する電流分だけ、消費電力を低減できる。

しかしながら、この状態では、両トランジスタＰ１１，Ｐ１２へ電流が供給されないので、両トランジスタＰ１１，Ｐ１２は差動入力対として動作することができず、出力端、すなわちトランジスタＰ１２，Ｎ１４のドレイン同士の接続点の電位が決定できなくなる。そこで、前記イネーブル信号ＥＮＡが動作停止を示している場合には、さらに出力安定部２７のトランジスタＰ４１が導通する。この結果、前記出力端、すなわちトランジスタＰ１５，Ｎ１６のゲート電位は、ハイレベルの駆動電圧Ｖｄｄにプルアップされ、トランジスタＮ１６が導通し、出力信号ＯＵＴはローレベルとなる。

こうして、イネーブル信号ＥＮＡ、すなわち前段の制御回路ＣＮｉ−１の出力信号ＯＣｉ−１が動作停止を示している期間、レベルシフタＬＳｉの出力信号ＯＵＴｉ、すなわち出力信号Ｌｉは、クロック信号ＣＫ，ＣＫＢに拘わらず、ローレベルに保たれる。この結果、レベルシフタＬＳの停止中に出力信号ＯＵＴが不定になってしまった場合のように、フリップフロップＦが誤動作したり、前記出力信号Ｌｉが誤動作したりすることを防止できるので、安定した動作を実現することができる。

図８は、前記制御回路ＣＮの動作を詳細に説明するためのタイミングチャートである。時刻ｔ１１で前記クロック信号ＣＫ，ＣＫＢが切換わり、時刻ｔ１２において、出力信号ＯＣｉ−２がアクティブとなると、次段のレベルシフタＬＳｉ−１は、前記出力信号ＯＣｉ−２のオンタイミングから該レベルシフタＬＳｉ−１の内部で生じる遅延時間Ｗ分だけ遅延した時刻ｔ１３から、出力信号Ｌｉ−１をアクティブとする。このレベルシフタＬＳｉ−１の出力信号Ｌｉ−１は、フリップフロップＦｉ−１をセットし、その出力ＱＢｉ−１もアクティブとなり、制御回路ＣＮｉ−１に入力される。

しかしながら、前記制御回路ＣＮｉ−１は、出力信号Ｌｉ−１がアクティブのハイレベルであるためにセットされず、時刻ｔ１４でクロック信号ＣＫ，ＣＫＢが切換わると、それより遅延した時刻ｔ１５において前記出力信号Ｌｉ−１が非アクティブとなると、出力信号ＯＣｉ−１をアクティブとし、次段のレベルシフタＬＳｉを起動させる。この出力信号ＯＣｉ−１のオンタイミングは、前記出力信号Ｌｉ−１のオフタイミングが、レベルシフトしようとしているクロック信号ＣＫ，ＣＫＢのオフタイミングから、レベルシフタＬＳｉ−１での遅延時間分遅延していることから遅延している。

したがって、レベルシフタＬＳｉでは、前記制御回路ＣＮｉ−１からの出力信号ＯＣｉ−１がアクティブとなった時刻ｔ１５から、出力信号Ｌｉのアクティブ出力が可能となるけれども、該レベルシフタＬＳｉの内部で生じる前記遅延時間Ｗ分だけ、該出力信号Ｌｉのオンタイミングが削られ、時刻ｔ１６からオンとなる。

残余のレベルシフタおよびフリップフロップも同様な過程を繰返しながら出力するが、図８のレベルシフタＬＳｉの出力信号Ｌｉについて再び注目すると、該出力信号Ｌｉは、前後のレベルシフタＬＳｉ−１，ＬＳｉ＋１の出力信号Ｌｉ−１，Ｌｉ＋１に対して、図８の斜線分だけ重ならないパルスを出力している。このようにして、互いに重ならないシフトレジスタの出力パルスを生成できるので、サンプリング用の信号として用いた場合、パルスが重なることに起因して映像信号が大きく変動し、誤った映像信号をデータ信号線に書込んでしまうことを防止したり、走査信号として用いた場合、データ信号線上の映像信号をリフレッシュするための処理等を可能にすることができる。

ここで、前記図１８で示すシフトレジスタ１では、上述のようにパルスが重ならないようにするために、レベルシフタｌｓ１〜ｌｓｎの出力ＯＵＴからバッファｂ１〜ｂｎへの間には、それぞれ遅延回路ｄ１〜ｄｎが設けられている。図２０は、前記遅延回路ｄの一構成例を示すブロック図である。遅延回路ｄは、３段のインバータｇ１〜ｇ３と、ＮＯＲ回路ｇ４とを備えて構成されている。前記レベルシフタｌｓからの出力信号ｌは、インバータｇ１で反転された後、ＮＯＲ回路ｇ４の一方の入力Ａに入力されるとともに、さらに２段のインバータｇ２，ｇ３を介して、ＮＯＲ回路ｇ４の他方の入力Ｂに入力される。ＮＯＲ回路ｇ４の動作は、前述のように、少なくとも一方の入力がハイレベルであると、ローレベルを出力する。

したがって、図２１で示すように、この遅延回路ｄに入力されるレベルシフタｌｓの出力信号ｌが、時刻ｔ２１においてアクティブのハイレベルとなると、ＮＯＲ回路ｇ４は、インバータｇ２，ｇ３での遅延時間Ｗが経過した時刻ｔ２２から、その２つの入力Ａ，Ｂが共にローレベルとなってアクティブのハイレベルを出力し、時刻ｔ２３で前記出力信号ｌが非アクティブのローレベルに切替わると、一方の入力Ａがハイレベルとなって、出力を非アクティブのローレベルとする。したがって、図２１において斜線を施して示す遅延時間Ｗだけ、前記レベルシフタｌｓからの出力信号ｌのパルス幅が狭くなることになる。

一方、前記バッファｂは、たとえば図２２で示すように、２段のインバータｇ１１，ｇ１２から成り、したがって各バッファｂ１〜ｂｎからの出力信号ｓｌ１〜ｓｌｎは、図２３で示すように、互いに前記遅延時間Ｗだけ間隔を開けたパルスとなり、前述のようにパルスが重ならないようになっている。

したがって、前記レベルシフタＬＳの動作時間を必要最小限にする前記制御回路ＣＮを設けることで、前記遅延時間Ｗを設定し、出力信号Ｌのパルスが重ならないようにする遅延回路ｄを設ける必要がなくなり、駆動回路を簡略化し、狭額縁化を実現することもできる。

ところで、本発明では、前記遅延回路ｄを設ける必要がなくなるが、前記制御回路ＣＮを設けている。したがって、両者を比較すると、遅延回路ｄが、たとえば前記図１８のように、インバータ２つとＮＯＲ回路とで構成された場合、トランジスタ数は、ＣＭＯＳインバータの２個×２段＋ＮＯＲ回路の４個＝８個になる。これに対して、前記制御回路ＣＮは、図２のように、ＮＯＲ回路で構成され、トランジスタ数は４個となる。ただし、制御回路ＣＮでは、フリップフロップＦの出力をフィードバックしているので、配線の幅が影響する。しかしながら、一般的に、遅延を起こすことが目的の遅延回路は、構成するインバータ（図２０では、参照符ｇ２，ｇ３）のサイズを大きくする必要があり、大きいエリアを必要とする。したがって、その配線幅を考慮しても、上述のように狭額縁化が可能になる。

なお、制御回路ＣＮに入力する、シフトレジスタの外部へ出力する信号となるレベルシフタの出力信号の代りに、該シフトレジスタの外部への出力回路以降の回路のいずれかの出力を用いて、該シフトレジスタの外部へ出力する信号を遅延させてもよい。例えば, サンプリング用の信号や走査信号の場合、前段の最終出力のオフタイミングを用いて、シフトレジスタの外部へ出力する信号のアクティブ開始時間を決定すれば、前段の外部への出力中は必ず当該段の外部への出力は非アクティブ状態になっているので、前段や次段の外部への出力に確実に重ならないようにできるとともに、シフトレジスタの外部への出力回路以降に遅延回路を設ける必要がなくなるので、駆動回路の簡略化による狭額縁化を実現できる。前記構成は、制御回路ＣＮの入力を変えるだけであるので、容易に実現可能である。

図９には、前記制御回路ＣＮへの入力の他の例を示すシフトレジスタ１１ａの電気的構成を示すブロック図である。このシフトレジスタ１１ａは、図１のシフトレジスタ１１に類似し、対応する部分には同一の参照符号を付して、その説明を省略する。このシフトレジスタ１１ａでは、前記制御回路ＣＮｉとフリップフロップＦｉのセット入力端子ＳＢに入力されるＩＮＶＳｉへの入力は、バッファＢｉの出力ＳＬｉが与えられる。パルス間をもっと広げたい場合は、バッファＢの段数を増やして調整することが可能である。

上述のように構成されるシフトレジスタ１１は、入力信号の振幅が駆動電圧よりも低いシフトレジスタに広く適用可能であるけれども、好適な一使用例として、画像表示装置に適用した場合について説明する。図１０は、その画像表示装置３１のブロック図である。この画像表示装置３１は、大略的に、表示パネル３２に、映像信号ＤＡＴを生成する制御回路３３が搭載されて構成される。前記表示パネル３２は、マトリクス状に配列された画素ＰＩＸを有する表示部３４と、前記各画素ＰＩＸを駆動する走査信号線駆動回路３５およびデータ信号線駆動回路３６とを備えて構成される。前記走査信号線駆動回路３５はシフトレジスタ３５ａから成り、前記データ信号線駆動回路３６はシフトレジスタ３６ａおよびサンプリング回路３６ｂから成り、これらのシフトレジスタ３５ａ，３６ａの少なくとも一方に、前記シフトレジスタ１１が適用される。

前記表示部３４および両駆動回路３５，３６は、製造時の手間と、配線容量とを削減するために、同一基板上にモノリシック形成されている。また、より多くの画素ＰＩＸを集積し、表示面積を拡大するために、前記表示部３４および駆動回路３５，３６は、ガラス基板上に形成された多結晶シリコン薄膜トランジスタなどから構成されている。さらに、歪み点が６００℃以下の通常のガラス基板を用いても、歪み点以上のプロセスに起因するソリやタワミが発生しないように、前記多結晶シリコン薄膜トランジスタは、６００℃以下のプロセス温度で製造される。

前記表示部３４は、相互に交差するｍ本の走査信号線ＧＬ１〜ＧＬｍおよびｋ本のデータ信号線ＳＤ１〜ＳＤｋによって区画されて形成される前記各画素ＰＩＸの領域に、前記走査信号線駆動回路３５およびデータ信号線駆動回路３６が、前記走査信号線ＧＬ１〜ＧＬｍおよびデータ信号線ＳＤ１〜ＳＤｋを介して前記制御回路３３からの映像信号ＤＡＴを順次書込んでゆくことで画像表示を行う。各画素ＰＩＸは、たとえば図１１で示すように構成される。図１１において、前記走査信号線ＧＬおよびデータ信号線ＳＤとともに、画素ＰＩＸには、アドレスを表す前記ｋ以下の任意の整数ｉおよび前記ｍ以下の任意の整数ｊが付加されている。

各画素ＰＩＸは、ゲートが走査信号線ＧＬへ、ソースがデータ信号線ＳＤに接続される電界効果トランジスタ（スイッチング素子）ＳＷと、この電界効果トランジスタＳＷのドレインに一方の電極が接続される画素容量Ｃｐとを備えて構成される。前記画素容量Ｃｐの他方の電極は、全画素ＰＩＸに共通の共通電極線に接続されている。前記画素容量Ｃｐは、液晶容量ＣＬと、必要に応じて付加される補助容量Ｃｓとから構成されている。

したがって、走査信号線ＧＬが選択されると、電界効果トランジスタＳＷが導通し、データ信号線ＳＤに印加された電圧が画素容量Ｃｐに印加される。一方、前記走査信号線ＧＬの選択期間が終了して、電界効果トランジスタＳＷが遮断されている間、画素容量Ｃｐは該遮断時の電圧を保持し続ける。ここで、液晶の透過率または反射率は、液晶容量ＣＬに印加される電圧によって変化する。したがって、走査信号線ＧＬを選択し、データ信号線ＳＤへ映像信号ＤＡＴに応じた電圧を印加することで、画素ＰＩＸの表示状態を、映像信号ＤＡＴに合わせて変化させることができる。

ここで、前記制御回路３３からデータ信号線駆動回路３６までの間、各画素ＰＩＸへの映像信号ＤＡＴは時分割で伝送されており、データ信号線駆動回路３６は、タイミング信号となる所定の周期でデューティー比が５０％の（５０％以下でも良い）クロック信号ＳＣＫおよびその反転信号ＳＣＫＢとスタートパルスＳＳＰおよびその反転信号ＳＳＰＢとに基づいたタイミングで、前記映像信号ＤＡＴから、各画素ＰＩＸへの映像データを抽出する。具体的には、前記シフトレジスタ３６ａが、制御回路３３からのクロック信号ＳＣＫ，ＳＣＫＢのオンタイミングに同期してスタートパルスＳＳＰ，ＳＳＰＢを順次シフトすることによって、前記クロック信号ＳＣＫ，ＳＣＫＢの半周期ずつタイミングが異なる出力信号Ｓ１〜Ｓｋを生成し、サンプリング回路３６ｂが、その各出力信号Ｓ１〜Ｓｎが示すタイミングで前記映像信号ＤＡＴをサンプリングして、各データ信号線ＳＤ１〜ＳＤｋへ出力する。

同様に、走査信号線駆動回路３５では、前記シフトレジスタ３５ａが、制御回路３３からのクロック信号ＧＣＫ，ＧＣＫＢに同期してスタートパルスＧＳＰ，ＧＳＰＢを順次シフトすることによって、所定の間隔ずつタイミングが異なる走査信号を各走査信号線ＧＬ１〜ＧＬｍへ出力する。

上述のように構成される画像表示装置３１において、表示パネル３２上に形成される表示部３４および駆動回路３５，３６は、前述のように多結晶シリコン薄膜トランジスタなどで形成されており、その駆動電圧Ｖｃｃは、たとえば前記１５［Ｖ］程度に設定されているのに対して、別途集積回路チップで形成される前記制御回路３３は、単結晶シリコントランジスタで形成されており、その駆動電圧は、たとえば５［Ｖ］またはそれ以下の前記駆動電圧Ｖｃｃよりも低い値に設定されている。

そして、このように表示部３４および駆動回路３５，３６と制御回路３３とは、相互に異なる基板に形成されているけれども、両者間で伝送される信号の数は、前記表示部３４と駆動回路３５，３６との間の信号の数よりも大幅に少なく、前記映像信号ＤＡＴや、各スタートパルスＳＳＰ，ＳＳＰＢ；ＧＳＰ，ＧＳＰＢおよび各クロック信号ＳＣＫ，ＳＣＫＢ；ＧＣＫ，ＧＣＫＢ程度である。また、制御回路３３は、単結晶シリコントランジスタで形成されているので、充分な駆動能力を確保し易い。したがって、相互に異なる基板上に形成しても、製造時の手間や配線容量あるいは消費電力の増加は、問題とならない程度に抑えられている。

こうして、表示パネル３２にモノリッシック形成される駆動回路３５，３６が多結晶シリコンなどで形成され、外部回路よりも駆動電圧が高くなることで必要となるレベルシフタ部１３を、必要最小限の期間だけ能動化し、消費電力を削減することができるとともに、狭額縁化を図ることができる画像表示装置３１を実現することができる。

また、前記駆動回路３５，３６は、前記表示部３４と同一基板上に形成されるので、これらの駆動回路３５，３６と各画素ＰＩＸとの間の配線は、当該基板上に配され、基板外に出す必要がない。したがって、走査信号線ＧＬおよびデータ信号線ＳＤの数が増加しても、基板外に出す信号線の数が変化せず、組み立てる必要もない。これによって、製造時の手間を削減し、各信号線の所望でない容量の増大を防止できるとともに、集積度の低下を防止できる。

さらにまた、前記駆動回路３５，３６は、多結晶シリコン薄膜トランジスタから成るスイッチング素子を備えて構成されている。ここで、前記多結晶シリコン薄膜トランジスタは、単結晶シリコン薄膜トランジスタに比較してトランジスタ性能が非常に劣っており、閾値が高いため、駆動電圧が高くなる。そのため、電流駆動型のレベルシフタが必須となり、定常的に流れる電流が消費電力の大部分を占めるという大問題を内包している。また、定常的に電流が流れるということはトランジスタの劣化をも引き起こす。

したがって、本発明のシフトレジスタ１１を搭載した前記駆動回路３５，３６を用いることで、問題となる定常的に流れる電流を大幅にカットできるため、多結晶シリコン薄膜トランジスタが内包している問題を大幅に解決することができる。

また、多結晶シリコン薄膜トランジスタは、シリコンの結晶粒径にばらつきがあるので、同一のガラス基板上に形成されたトランジスタ同士でも、特性にばらつきを持っている。その場合、サンプリングパルス同士の間隔にばらつきを持ってしまい、サンプリングパルス間隔を必要分とるには、遅延回路のインバータ数やそのサイズが非常に多くなってしまう。

これに対して、本発明のシフトレジスタ１１における前記制御回路ＣＮは、多結晶シリコン薄膜トランジスタの性能の悪さ、つまり回路の遅延を逆に利用して、サンプリングパルス間隔を確保するので、多結晶シリコンを用いて構成された前記駆動回路３５，３６の場合、本発明の効果を最大限に発揮することができる。

また、前記駆動回路３５，３６および各画素ＰＩＸが、６００℃以下のプロセス温度で製造されたスイッチング素子を含んでいる。したがって、安価なガラス基板上にトランジスタを構成できるということになり、安価でしかも大量にパネルを製造でき、商品価値が高いというメリットを有する。しかしながら、６００℃以下で形成されたトランジスタは、単結晶シリコンとはならず、前記多結晶シリコンとなるので、特性の悪いトランジスタとなってしまう。さらに、ガラスにはシリコンウエハとは異なり、不純物を多く含むので、その影響によってトランジスタの性能が悪くなってしまう。したがって、通常の駆動回路では消費電力の問題を解決することはできない。

一方、ガラス基板上にシフトレジスタが動作する程度の性能を持つトランジスタが形成できるのであれば、表示パネルに各種駆動回路を実装するよりは、同一ガラス基板上に形成した方が、接触不良やパネルモジュールとしてのサイズの低減、更に駆動回路自体を画素のトランジスタと同一プロセスで形成できるので、コスト低減のメリットがある。ただし、シリコンウエハと異なり、ガラスのサイズは非常に大きいものとなり（片辺、数十ｃｍから数百ｃｍ）、プロセス上、トランジスタ性能の悪化やばらつきを生じる。合わせて、ガラス基板の大きいサイズゆえにトランジスタが駆動すべき負荷も非常に大きくなってしまう。このため、信号の遅延が大きくなり、トランジスタのサイズを大きくする必要があり、許容遅延に収めるためにはシフトレジスタの能力も高める必要がある。そのためには、結局、電流駆動型のレベルシフタの能力を高めることになってしまい、非常に大きな定常電流を生じるという結果になってしまう。

そこで、定常電流を大幅に削減する必要に迫られるのであるが、本発明の駆動回路３５，３６を用いることで、定常電流削減という、その効果を最大限に発揮させることができる。

本発明の他の実施例について、図１２〜図１７に基づいて説明すれば、以下のとおりである。

図１２は、本実施例のシフトレジスタ４１の電気的構成を示すブロックである。このシフトレジスタ４１は、前述のシフトレジスタ１１に類似し、対応する部分には同一の参照符号を付して、その説明を省略する。注目すべきは、このシフトレジスタ４１では、前記複数段のフリップフロップＦ１〜Ｆｎが、フリップフロップブロックＧ１，Ｇ２，…，Ｇｈとして、複数のグループに分割されていることである。この図１２の例では、図１３で示すように、１つのフリップフロップブロックＧ１には４つのフリップフロップＦ１〜Ｆ４が備えられており、したがってｎ／４≒ｈとなる。一方、前記図１のシフトレジスタ１１では、各フリップフロップブロックが、１段のフリップフロップを備えていると考えることができる。

前記フリップフロップブロックＧ１は、前記フリップフロップＦ１〜Ｆ４とともに、２つのレベルシフタＬＳ１ａ，ＬＳ１ｂと、２つの制御回路ＣＮ１ａ，ＣＮ１ｂと、各フリップフロップＦ１〜Ｆ４毎に設けられるインバータＩＮＶＳ１〜ＩＮＶＳ４、アナログスイッチＫ１〜Ｋ４およびスイッチング素子Ｓ１〜Ｓ４とを備えて構成される。

前記レベルシフタＬＳ１ａ，ＬＳ１ｂは、前記クロック信号ＣＫとＣＫＢとの何れがアクティブであっても出力信号Ｌ１〜Ｌ４を出力可能なように、上述のように２つ設けられており、奇数番目のフリップフロップＦ１，Ｆ３の出力信号に影響を受けて動作するレベルシフタＬＳ１ａの出力ＯＵＴは、前記フリップフロップＦ１，Ｆ３の出力ＱＢによって、アナログスイッチＫ１，Ｋ３で切換えられて前記出力信号Ｌ１，Ｌ３となり、偶数番目のフリップフロップＦ２，Ｆ４の出力信号に影響を受けて動作するレベルシフタＬＳ１ｂの出力ＯＵＴは、前記フリップフロップＦ２，Ｆ４の出力ＱＢによって、アナログスイッチＫ２，Ｋ４で切換えられて前記出力信号Ｌ２，Ｌ４となる。また、各出力信号Ｌ１〜Ｌ４がアクティブとならないときには、各フリップフロップＦ１〜Ｆ４の出力Ｑによって、スイッチング素子Ｓ１〜Ｓ４が導通し、各出力信号Ｌ１〜Ｌ４がローレベルＶｓｓの駆動電圧レベルとなる。

このような構成のフリップフロップブロックＧ１に用いられる制御回路ＣＮ１ａ，ＣＮ１ｂは、たとえば図１４で示すように、２つのＮＯＲ回路から構成することができる。残余のフリップフロップブロックＧ２〜Ｇｈも、このフリップフロップブロックＧ１と同様に構成される。

図１５は、上述のように構成されるシフトレジスタ４１の動作を説明するための波形図である。制御回路ＣＮ１ａにフリップフロップＦ１，Ｆ３の出力信号Ｑが入力され、出力信号Ｌ１，Ｌ３にパルスを出力するために該フリップフロップＦ１，Ｆ３が動作している期間を検知する。また、その検知した信号とシフトレジスタの入力信号（またはスタートパルス）あるいはフリップフロップブロックの入力信号ＳＩＮと出力信号Ｌ２とを利用して、レベルシフトに必要とされる期間のみを制御回路ＣＮ１ａの出力信号として出力し、レベルシフトを必要としない期間はレベルシフタＬＳ１ａの動作を停止させる。

同様に、制御回路ＣＮ１ｂにフリップフロップＦ２，Ｆ４の出力信号Ｑが入力され、出力信号Ｌ２，Ｌ４にパルスを出力するために該フリップフロップＦ２，Ｆ４が動作している期間を検知する。また、その検知した信号と出力信号Ｌ１とＬ３とを利用して、レベルシフトに必要とされる期間のみを制御回路ＣＮ１ｂの出力信号として出力し、レベルシフトを必要としない期間はレベルシフタＬＳ１ｂの動作を停止させる。その結果、図１５において、斜線部の期間、レベルシフタＬＳ１ａ，ＬＳ１ｂを停止できるので、消費電力を削減することができる。

ただし、この場合、レベルシフタＬＳの起動時間は、前記のようなＳＣＫ１クロック分にはならず、そのレベルシフタＬＳが担当するサンプリングパルスなどのパルス時間分起動することになる。

本実施例では、制御回路ＣＮ１ａとレベルシフタＬＳ１ａとフリップフロップＦ２とが１つの組をなし、制御回路ＣＮ１ａとレベルシフタＬＳ１ａとフリップフロップＦ４とが１つの組をなし、制御回路ＣＮ１ｂとレベルシフタＬＳ１ｂとフリップフロップＦ３とが１つの組をなし、制御回路ＣＮ１ｂとレベルシフタＬＳ１ｂと次のフリップフロップブロックのフリップフロップであるＦ１とが１つの組をなしている。図１５の制御回路ＣＮ１ａ・ＣＮ１ｂの出力信号の波形から分かるように、各組において、制御回路ＣＮ１ａはレベルシフタＬＳ１ａの動作期間をレベルシフタＬＳ１ａの出力信号の立ち上がりタイミングを含んで、また、制御回路ＣＮ１ｂはレベルシフタＬＳ１ｂの動作期間をレベルシフタＬＳ１ｂの出力信号の立ち上がりタイミングを含んで、それぞれクロック信号ＣＫ・ＣＫＢの周期未満となるように制御する。

なお、制御回路ＣＮへの制御出力をどこから取り出すのが望ましいかは、回路構成によって異なり、シフトレジスタ１１などのように１つ前の組のラインの出力を利用する場合もあれば、フリップフロップのリセットを数段先の信号を用いてＱ信号パルス幅を広げた場合には、数段分の出力を利用して、ＳＣＫ１クロック分の時間のみレベルシフタを起動することも可能である。また、図１３のように複数の出力を用いる場合もあり、自段の出力を利用して制御する場合もある。すなわち、概略的に、自段も含めて、他の出力を利用して、レベルシフタの起動時間をほぼＳＣＫ１クロック分にする。また、各ブロックに入力されたパルスを次段のブロックに伝送するかどうかは、各ブロックのフリップフロップの出力と各ブロックの出力状態で決定される。

また、上述のシフトレジスタ１１，１１ａ，３１では、前記特許文献３と同様に、レベルシフタＬＳによってクロック信号ＣＫ，ＣＫＢを昇圧および／または降圧することで得られた出力Ｌをシフトレジスタの出力ＳＬとしているけれども、前記特許文献２と同様に、フリップフロップの出力Ｑを、シフトレジスタの出力ＳＬとしてもよい。この場合、レベルシフタＬＳの出力信号Ｌの代りにフリップフロップＦの出力信号Ｑをシフトレジスタの外部へ出力する信号に変更し、また、フリップフロップＦのリセットＲへの配線を変更するだけでよいので、容易に実現できる。

さらにまた、上述のシフトレジスタ１１，１１ａ，４１のように、レベルシフタＬＳによってクロック信号ＣＫ，ＣＫＢを昇圧および／または降圧することで得られた出力Ｌをシフトレジスタの外部への出力ＳＬとする場合、特に以下の構成が好適である。すなわち、先ず前記レベルシフタＬＳによって昇圧または降圧されたクロック信号ＣＫ，ＣＫＢがシフトレジスタ１１，１１ａ，４１の出力信号Ｌとなり、その出力信号Ｌはクロック信号ＣＫ，ＣＫＢと同じパルス幅を持つ、またはなまりが生じても互いに重ならない程度削られたパルス幅を持つ。よって、昇圧または降圧された出力信号Ｌｉと、隣接する昇圧または降圧された出力信号Ｌｉ−１，Ｌｉ＋１とが重ならないよう調節することができる。

そしてさらに、Ｍを２以上の整数とする時、クロック信号ＣＫ，ＣＫＢに代えて互いに位相が１／Ｍ周期だけずれたＭ種類のクロック信号源パルスを用い、各クロック信号源パルスを前記複数段のフリップフロップに、順次、（Ｍ−１）個おきに入力するようにする。具体的には、図１６のシフトレジスタ１１ｂに、図１７で示すようなクロック信号源パルスＳＣＫ１〜ＳＣＫ４およびその反転信号を、各フリップフロップに順に入力する。これによって、クロック周波数を１／Ｍに低減することが可能となり、そのようなシフトレジスタを前記駆動回路３５，３６などに用いた場合は、制御回路３３からクロック信号を入力する際、周波数を低く抑えることと、ＳＣＫ１〜ＳＣＫ４に接続されるスイッチング素子が減る分だけライン負荷を低減することとができるので、該制御回路３３の消費電力も、より低減することができる。

さらにまた、前記Ｍ種類のクロック信号を、互いにアクティブの期間が重ならないような位相に設定する。それには、前記Ｍ種類の各クロック信号のデューティ比を、１００×（１／Ｍ）％以下に設定すればよい。これによって、シフトレジスタの外部への出力回路以降に遅延回路などを設ける必要はなくなり、回路の簡略化による狭額縁化を実現することができる。また、前記デューティ比を調節することで、シフトレジスタの回路構成を変更することなく、容易、かつ任意にパルス幅を変えることもできる。位相が各クロック信号源パルスの周期の１／Ｍずつずれていることから、Ｍ種類のクロック信号源パルスの組み合わせからなる信号が作る周期の１つとして、クロック信号源パルスの周期の１／Ｍの２倍の周期を定義することができる。これはクロック信号ＣＫ，ＣＫＢの周期と等しい。図１７のように各クロック信号源パルスのアクティブ期間（同図ではハイ側のパルスのパルス長）が各クロック信号源パルスの周期の１／Ｍに等しい場合には、Ｍ種類のクロック信号源パルスの組み合わせは、前記クロック信号ＣＫ，ＣＫＢと等価な信号になる。

本発明のさらに他の実施例について、図２４〜図３４に基づいて説明すれば、以下のとおりである。

図２４は、本実施例のシフトレジスタ５１の電気的構成を示すブロックである。シフトレジスタ５１は、シフトレジスタブロックＳＲ０〜ＳＲｎ＋２、およびレベルシフタＬＳ’を備えている。シフトレジスタブロックＳＲ０，ＳＲ１，…，ＳＲｎ＋２は順に縦続接続されている。各シフトレジスタブロックは、クロック入力端子ＣＫ，ＣＫＢ、入力端子ＣＩＮ、出力端子Ｑ、およびリセット端子Ｒを備えている。シフトレジスタブロックＳＲ０を０番目としてシフトレジスタブロックＳＲｎ＋１の方へ向かって奇数番目のシフトレジスタブロックには、クロック信号ＣＫがクロック入力端子ＣＫＢに、クロック信号ＣＫの反転信号であるクロック信号ＣＫＢがクロック入力端子ＣＫにそれぞれ入力される。偶数番目のシフトレジスタブロックにはクロック信号ＣＫがクロック入力端子ＣＫに、クロック信号ＣＫＢがクロック信号ＣＫＢにそれぞれ入力される。

レベルシフタＬＳ’は、シフトレジスタ５１の外部から入力されるスタートパルス信号ＳＳＰ，ＳＳＰＢから、シフトレジスタブロックＳＲ０が動作できるようにレベルシフトしたパルス信号を生成して、シフトレジスタブロックＳＲ０の入力端子ＣＩＮに入力する。シフトレジスタブロックＳＲ０はこの信号からパルス信号である出力信号Ｑ０を生成して出力端子Ｑから出力する。この出力信号Ｑ０はシフトレジスタブロックＳＲ１の入力端子ＣＩＮに入力される。以降、同様にしてシフトレジスタブロックＳＲｎ＋２までパルス信号が順次転送されていき、出力信号Ｑ１〜Ｑｎ＋２が順次出力される。シフトレジスタブロックＳＲ０〜ＳＲｎのリセット端子Ｒは、２段後のシフトレジスタブロックの出力端子Ｑに接続されており、シフトレジスタブロックＳＲ０〜ＳＲｎの出力信号Ｑ０〜Ｑｎのパルス信号は２段後のシフトレジスタブロックの出力信号の入力により立ち下がる、すなわちリセットされるようになっている。また、シフトレジスタブロックＳＲｎ＋１，ＳＲｎ＋２のリセット端子はシフトレジスタブロックＳＲｎ＋２の出力端子Ｑに接続されており、シフトレジスタブロックＳＲｎ＋１，ＳＲｎ＋２の出力信号はシフトレジスタブロックＳＲｎ＋２の出力信号によってリセットされる。

また、シフトレジスタブロックＳＲ１〜ＳＲｎの出力信号Ｑ１〜Ｑｎは、シフトレジスタ５１の外部へ出力する信号となる。これらの信号は、図１８と同様の遅延回路ｄ１〜ｄｎおよびバッファｂ１〜ｂｎによって処理され、サンプリングパルスや走査信号などの出力信号ＳＬ１〜ＳＬｎとなる。

次に、上記各シフトレジスタブロックの構成を図２５に示す。このシフトレジスタブロックの構成はシフトレジスタブロックＳＲ０〜ＳＲｎ＋２の全てに共通であり、代表してシフトレジスタブロックＳＲｊ（ｊ＝０〜ｎ＋２）として示すものである。

シフトレジスタブロックＳＲｊは、制御回路ＣＮｊ、レベルシフタＬＳｊ、フリップフロップＦｊ、および、インバータＩＮＶＳ１ｊ，ＩＮＶＳ２ｊを備えている。

レベルシフタＬＳｊおよびフリップフロップＦｊは、図１のレベルシフタＬＳｉおよびフリップフロップＦｉと同じ構成である。

制御回路ＣＮｊは、２つの入力端子ＩＮ１，ＩＮ２を備えている。一方の入力端子ＩＮ２はシフトレジスタブロックＳＲｊの入力端子ＣＩＮ（図ではＣＩＮｊ）となっており、他方の入力端子ＩＮ１はフリップフロップＦｊの反転出力端子ＱＢに接続されている。制御回路ＣＮｊの出力端子ＯＵＴは、インバータＩＮＶＳ１ｊを介してレベルシフタＬＳｊのイネーブル端子ＥＮＡに接続されており、制御回路ＣＮｊの出力信号ＣＮＯｊの反転信号がレベルシフタＬＳｊのイネーブル端子ＥＮＡに入力される。レベルシフタのクロック入力端子ＣＫ，ＣＫＢは、シフトレジスタブロックＳＲｊのクロック入力端子ＣＫ，ＣＫＢとなっている。レベルシフタの出力端子ＯＵＴはインバータＩＮＶＳ２ｊを介してフリップフロップＦｊの反転セット入力端子ＳＢに接続されており、レベルシフタＬＳｊの出力信号ＬＳＯｊの反転信号がフリップフロップＦｊの反転セット入力端子ＳＢに入力される。フリップフロップＦｊの正転出力端子ＱはシフトレジスタブロックＳＲｊの出力端子Ｑ（図ではＱｊ）となっており、フリップフロップＦｊのリセット端子ＲはシフトレジスタブロックＳＲｊのリセット端子Ｒ（図ではＲｊ）となっている。

さらに、上記制御回路ＣＮｊの構成を図２６に示す。制御回路ＣＮｊは上記入力端子ＩＮ１，ＩＮ２を入力端子、上記出力端子ＯＵＴを出力端子とする２入力のＮＡＮＤ回路で構成される。

本実施例では、シフトレジスタブロックＳＲ０〜ＳＲｎのそれぞれにおける制御回路ＣＮｊと、レベルシフタＬＳｊと、フリップフロップＦｊとが１つの組をなしている。以降、ｊ＝１〜ｎに対して、特に組をなしていることを強調するときにはｊの代わりにｋを用いる。

次に、上記の構成のシフトレジスタブロックＳＲｊの動作を、図２７および図２８に示すタイミングチャートを用いて説明する。図２８は、スタートパルス信号ＳＳＰ、クロック信号ＣＫ、シフトレジスタブロックＳＲｊのイネーブル信号ＥＮＡｊ（以下、適宜、信号名を端子名に番号を付加して代用する）および出力信号Ｑｊの波形を示しており、図２７は１〜ｎのｊのうち奇数となるシフトレジスタブロックＳＲｊにおける各信号の波形を示している。

まず、図２８に示すように、クロック信号ＣＫと同じパルス幅のパルス信号であるスタートパルス信号ＳＳＰとその反転信号ＳＳＰＢ（図示せず）がレベルシフタＬＳ’に入力される。レベルシフタＬＳ’ではスタートパルス信号ＳＳＰがフリップフロップＦｊの駆動電圧にまでレベルシフトされ、若干の遅延はあるものそのままの位相関係で出力される。そして、レベルシフトされたスタートパルス信号ＳＳＰは図２５に示すようにシフトレジスタブロックＳＲ０に入力信号ＣＩＮ０として入力される。フリップフロップＦ０の反転出力信号ＱＢは予め非アクティブのハイレベルとなっているのでレベルシフタＬＳ０のイネーブル信号ＥＮＡ０は図２８のようにハイレベルに立ち上がる。これに伴い、レベルシフタＬＳ０の出力信号ＬＳＯ０がハイレベルに立ち上がるのでフリップフロップＦ０の反転出力信号ＱＢがアクティブすなわちローレベルになる。このイネーブル信号ＥＮＡ０は、アクティブのハイレベルになった後、各回路で生じる信号の遅延時間によって決定されるタイミングで非アクティブのローレベルに立ち下がる。このイネーブル信号ＥＮＡ０の非アクティブとなるタイミングを決める上記遅延時間は、主にフリップフロップＦ０内での遅延時間と制御回路ＣＮ０内での遅延時間とによるものである。従って、イネーブル信号ＥＮＡ０は図２８のように幅の小さなパルスとなる。フリップフロップＦ０の出力信号Ｑ０は、図２８のようにイネーブル信号ＥＮＡ０の立ち上がりに略同期して立ち上がり、２段後のシフトレジスタブロックＳＲ２の出力信号Ｑ２によってリセットされるまでアクティブすなわちハイレベルとなる。

次いで出力信号Ｑ０がシフトレジスタブロックＳＲ１の入力信号ＣＩＮ１となり、図２７の信号処理が行われる。図２７でｊ＝１とする。なお、図２７では奇数番目のシフトレジスタブロックの動作を示しており、クロック端子ＣＫに入力されるクロック信号はＣＫＢである。同図の「ＣＫ」の波形はクロック信号ＣＫＢを意味している。偶数番目のシフトレジスタブロックの処理を考えるときは、同図の「ＣＫ」の波形をクロック信号ＣＫとすればよい。

入力信号ＣＩＮ１がハイレベルであるとき、フリップフロップＦ１の反転出力信号ＱＢが予め非アクティブのハイレベルとなっていることから、出力信号ＣＮＯ１がローレベルとなる。この、ローレベルの信号はインバータＩＮＶＳ１１を通って、ハイレベルとなってレベルシフタＬＳ１のイネーブル端子ＥＮＡに入力される。レベルシフタＬＳ１は、イネーブル信号ＥＮＡ１がハイレベルである期間に、レベルシフタ動作が可能な状態となる。レベルシフタ動作が可能な状態ではクロック信号ＣＫがレベルシフトされ出力信号ＬＳＯ１として出力される。

イネーブル端子ＥＮＡにハイレベルの信号が入力された最初の時点ではクロック信号ＣＫがローレベルであるため、レベルシフタＬＳ１の出力信号ＬＳＯ１はローレベルである。クロック信号ＣＫの１パルス分の長さの後（クロック信号ＣＫの２分の１周期後）にクロック信号ＣＫがハイレベルになるので、出力信号ＬＳＯ１はハイレベルになる。ハイレベルの出力信号ＬＳＯ１はインバータＩＮＶＳ２ｊを通ってローレベルになり、フリップフロップＦ１の反転セット入力端子ＳＢに入力される。すると、フリップフロップＦ１がセットされ、フリップフロップＦ１の出力信号Ｑ１はハイレベルに、反転出力信号ＱＢ１はローレベルとなる。反転出力信号ＱＢ１は制御回路ＣＮ１の入力端子ＩＮ１に入力されているので、反転出力信号ＱＢ１がローレベルになるタイミングから制御回路ＣＮ１での遅延時間分だけ経過したタイミングで、レベルシフタ制御回路ＣＮ１の出力信号ＣＮＯ１がハイレベルになる。出力信号ＣＮＯ１がインバータＩＮＶＳ１１を通り、レベルシフタＬＳ１のイネーブル端子ＥＮＡにローレベルの信号が入力されると、レベルシフタＬＳ１は非動作状態となる。

レベルシフタＬＳ１が非動作状態になるとその出力信号ＬＳＯ１はローレベルになるが、フリップフロップＦ１の出力信号Ｑ１および反転出力信号ＱＢ１は、リセット端子Ｒにハイレベルの信号が入力されるまで、アクティブレベル（出力信号Ｑ１はハイレベル、反転出力信号ＱＢ１はローレベル）を維持する。その後、これら出力信号Ｑ１および反転出力信号ＱＢ１は、２段後のシフトレジスタブロックＳＲ３に備えられるフリップフロップＦ３の出力信号Ｑ３がハイレベルになるタイミングで非アクティブ（出力信号Ｑはローレベル、反転出力信号ＱＢはハイレベル）となる。出力信号Ｑ３はリセット信号Ｒ１として図２７に示されている。

図２７のイネーブル信号ＥＮＡ１を見ると、斜線で示すようにレベルシフタＬＳ１の動作期間が、クロック信号ＣＫの約１パルス長（クロック信号ＣＫの約２分の１周期）となることが分かる。このイネーブル信号ＥＮＡ１の非アクティブとなるタイミングを決める上記遅延時間は、主にフリップフロップＦ１内での遅延時間と制御回路ＣＮ１内での遅延時間とによるものである。

以降、同様にして、図２８のようにそれぞれ前記組を有するシフトレジスタブロックＳＲ１からシフトレジスタブロックＳＲｎまで、レベルシフタＬＳｋ（ｋ＝１〜ｎ）の動作期間を短くしながら出力信号Ｑｋを順次出力する。シフトレジスタブロックＳＲｎ＋１，ＳＲｎ＋２では、出力信号Ｑｎ＋１，Ｑｎ＋２が、シフトレジスタブロックＳＲｎ＋２の出力信号Ｑｎ＋２によってリセットされる。

図２８に示すように、レベルシフタＬＳｋ（ｋ＝１〜ｎ）の動作期間は、従来よりも斜線で示す期間だけ短くなっている。本実施の形態ではシフトレジスタ５１から出力信号Ｑｋ（ｋ＝１〜ｎ）を得るのが最終目的であるので、出力信号Ｑｋを得るのにレベルシフタＬＳｋが最小限の動作期間となるようにしている。そのために、各シフトレジスタブロックＳＲｋで出力信号Ｑｋのパルスが開始されたならば、そのパルス終了時は任意に決定することができることからレベルシフタＬＳｋの動作がそれ以上は不要になることを利用し、できるだけ早くイネーブル信号ＥＮＡｋを非アクティブとして斜線期間を除去している。図２７から分かるように、レベルシフタＬＳｋの出力信号ＬＳＯｋのパルスが開始されれば、フリップフロップＦｋの出力信号Ｑｋのパルスが開始されるので、出力信号ＬＳＯｋのパルスが開始されればイネーブル信号ＥＮＡｋを非アクティブとしてもよいことになる。

レベルシフタＬＳｋやフリップフロップＦｋ、制御回路ＣＮｋには信号処理の遅延時間がある。レベルシフタＬＳｋは入力されたクロック信号ＣＫ・ＣＫＢを少し遅延して出力信号ＬＳＯｋとして出力するが、レベルシフタＬＳｋが出力信号ＬＳＯｋを出力した後、出力信号ＬＳＯｋのパルス開始時から少し遅延して出力信号Ｑｋおよび反転出力信号ＱＢｋのパルスが開始され、それからさらに少し遅延して制御回路ＣＮｋの出力信号ＣＮＯｋが出力され、イネーブル信号ＥＮＡｋがローレベルとなる。インバータＩＮＶＳ１ｋ・ＩＮＶＳ２ｋにも遅延があるが、これは論理を合わせるため、あるいは電圧のバッファリングのために用いられており、これらを有しないシフトレジスタも考えられるので、ここにおける遅延は本質的でない。従って、遅延時間としてはフリップフロップＦｋと制御回路ＣＮｋとにおける遅延時間が支配的となる。

フリップフロップＦｋの出力信号Ｑｋのパルスが確保できる状態となったならばレベルシフタＬＳｋのそれ以上の動作が不要になるという基本的な考え方によれば、出力信号Ｑｋおよび反転出力信号ＱＢｋのパルス開始から少し時間が経過した時点でイネーブル信号ＥＮＡｋを非アクティブとすれば、出力信号Ｑｋのパルス開始後に確実にレベルシフタＬＳｋの動作を停止させることができる。そのためには、制御回路ＣＮｋで遅延時間が得られさえすればよい。

また、出力信号ＬＳＯｋのパルス開始が得られたならばレベルシフタＬＳｋのそれ以上の動作が不要になるという動作時間最小限の考え方によれば、出力信号ＬＳＯｋのパルス開始から少し時間が経過した時点でイネーブル信号ＥＮＡｋを非アクティブとすれば、出力信号Ｑｋのパルス開始後あるいは同時に確実にレベルシフタＬＳｋの動作を停止させることができる。そのためには、フリップフロップＦｋと制御回路ＣＮｋとのうち少なくとも一方で遅延時間が得られればよい。しかし、本実施の形態ではフリップフロップＦｋと制御回路ＣＮｋとの両方の遅延時間が寄与している。

なお、出力信号Ｑｋは次のシフトレジスタブロックＳＲｋ＋１の入力信号ＣＩＮｋ＋１となるので、前記遅延分は次のイネーブル信号ＥＮＡｋ＋１がアクティブとなるタイミングの遅延をもたらし、イネーブル信号ＥＮＡｋのパルス幅は約１パルス長（クロック信号ＣＫの約２分の１周期）となる。

本実施例の本質は、クロック信号の立ち上がりのエッジをレベルシフトすることにある。そのため、シフトレジスタブロックＳＲｋの入力信号ＣＩＮを積極的に遅延させても、クロック信号の立ち上がりのエッジをレベルシフトできれば、シフトレジスタを正常動作させることができる。これを利用し、クロック信号の立ち上がりエッジをレベルシフトすることに問題はない程度にシフトレジスタブロックＳＲｋの入力信号ＣＩＮを遅延させ、レベルシフタＬＳｋの動作期間を更に短くすることも可能である。よって、レベルシフタＬＳｋの動作期間が短くなる分だけ、更なる消費電力の削減が可能である。シフトレジスタブロックＳＲｋの入力信号ＣＩＮを遅延させるために、論理を合わせた上でインバータを複数個分挿入してもよいし、シフトレジスタブロックＳＲｋ−１の出力をシフトレジスタブロックＳＲｋの入力信号ＣＩＮとするのではなく、シフトレジスタブロックＳＲｋ−１の出力が遅延回路ｄｋ−１やバッファｂｋ−１などを経過した後の、遅延した信号をシフトレジスタブロックＳＲｋの入力信号ＣＩＮとしてもよい。

本実施例のシフトレジスタ５１によれば、シフトレジスタ５１の外部への出力信号Ｑｋのパルス長を、クロック信号のパルス長の２倍としながら、シフトレジスタブロックＳＲｋにおけるレベルシフタＬＳｋの動作期間をクロック信号ＣＫの約１パルス長（クロック信号ＣＫの約２分の１周期）とすることができる。出力信号Ｑｋのパルス長は、リセット信号Ｒｋに使用する信号を適宜選択することにより、レベルシフタＬＳｋの動作期間に関わらず長くすることができる。

図２７から分かるように、前記各組において、制御回路ＣＮｋ（ｋ＝１〜ｎ）は、レベルシフタＬＳｋの動作期間を、レベルシフタＬＳｋの出力信号ＬＳＯｋの立ち上がりタイミングを含んでクロック信号ＣＫ・ＣＫＢの周期未満となるように制御する。ここで、出力信号の立ち上がりタイミングとは、パルスの開始タイミングを意味し、ハイ側へ立ち上がる出力信号も、ロー側へ立ち上がる出力信号も両方含む。各組のフリップフロップＦｋの出力信号Ｑｋ（あるいはその反転信号ＱＢｋでもよい）をシフトレジスタ５１の外部へ出力するパルス信号として用いるので、フリップフロップＦｋの出力信号Ｑｋが一旦立ち上がってしまえば、該出力信号Ｑｋの立ち下がりタイミングを別途任意に設定することができ、レベルシフタＬＳｋを動作させ続ける必要がないので、レベルシフタＬＳｋの動作期間を前記クロック信号ＣＫ，ＣＫＢの周期未満とする。すなわち、レベルシフタＬＳｋの動作期間は、フリップフロップＦｋの出力信号Ｑｋあるいはその反転信号ＱＢをクロック信号ＣＫ，ＣＫＢのパルス長よりも大きいパルス長の上記パルス信号として用いる場合に、動作期間がクロック信号ＣＫ，ＣＫＢの周期以上となる従来とは異なり、パルス長に関わらずクロック信号ＣＫ，ＣＫＢの周期未満となり、レベルシフタＬＳｋにおいて消費電力を削減することができる。

なお、レベルシフタＬＳ０，ＬＳｎ＋１は、シフトレジスタ５１の外部への出力信号を出力する組あるいはブロックに属するレベルシフタではないが、このレベルシフタＬＳ０，ＬＳｎ＋１の動作期間についても、図２８のイネーブル信号ＥＮＡ０，ＥＮＡｎ＋１の波形から分かるように、制御回路ＣＮ０，ＣＮｎ＋１がない場合に比べて短くなる。レベルシフタＬＳｎ＋１の動作期間は、クロック信号ＣＫ，ＣＫＢのパルス長（クロック信号ＣＫ・ＣＫＢの２分の１周期）だけ短くなる。

以上により、消費電力の少ないシフトレジスタを実現することができる。

次に、図２９に、シフトレジスタブロックＳＲｊのレベルシフタおよびフリップフロップに、特許文献４に記載のゲーティング回路およびフリップフロップを適用した場合の構成を示す。ただし、フリップフロップの構成は便宜上変更してある。

ゲーティング回路ＧＣｊはトランジスタＰ５１，Ｎ５０，Ｎ５１，Ｎ５２を備えている。フリップフロップＦｊはトランジスタＰ５２，Ｐ５３，Ｐ５４，Ｎ５３，Ｎ５４およびインバータＩＮＶＳＲｊを備えている。トランジスタＰ５１〜Ｐ５４はＰチャネル型のＭＯＳトランジスタであり、トランジスタＮ５０〜Ｎ５４はＮチャネル型のＭＯＳトランジスタである。

トランジスタＰ５１とＮ５１とは電源ＶＤＤとクロック入力端子ＣＫとの間に直列に接続されている。トランジスタＮ５０は、トランジスタＰ５１とＮ５１との接続点と電源ＶＳＳとの間に接続されている。トランジスタＰ５１，Ｎ５０のゲートは制御回路ＣＮｊの出力端子ＯＵＴに接続されている。トランジスタＰ５１のゲートはローアクティブであり、図２５のＩＮＶＳ１ｊとレベルシフタＬＳｊのイネーブル端子ＥＮＡとを併せたイネーブル端子ＥＮＡＢとなっている。トランジスタＰ５２とＮ５２とは電源ＶＤＤとクロック入力端子ＣＫＢとの間に直列に接続されており、その接続点がゲーティング回路ＧＣｊの出力端子となっている。トランジスタＮ５２のゲートはトランジスタＮ５１のゲートに接続されており、これらゲートはトランジスタＮ５１のドレインに接続されている。トランジスタＰ５２のゲートはローアクティブであってインバータＩＮＶＳＲｊの出力が入力されるようになっており、インバータＩＮＶＳＲｊの入力端子がフリップフロップＦｊのリセット端子となっている。トランジスタＰ５３とＮ５３とは電源ＶＤＤと電源ＶＳＳとの間に直列に接続されている。トランジスタＰ５４とＮ５４とは電源ＶＤＤと電源ＶＳＳとの間に直列に接続されている。トランジスタＰ５３のゲートとトランジスタＮ５３のゲートとは互いに接続されており、その接続点はトランジスタＰ５４とＮ５４との接続点に接続されている。トランジスタＰ５４のゲートとトランジスタＮ５４のゲートとは互いに接続されており、その接続点はトランジスタＰ５３とＮ５３との接続点に接続されているとともに、フリップフロップＦｊの反転出力端子ＱＢとなっている。トランジスタＰ５４とＮ５４との接続点はフリップフロップＦｊの正転出力端子Ｑとなっている。

次に、上記の構成のシフトレジスタブロックＳＲｊの動作を、図３０および図３１に示すタイミングチャートを用いて説明する。図３１は、スタートパルス信号ＳＳＰ、クロック信号ＣＫ、シフトレジスタブロックＳＲｊのイネーブル信号ＥＮＡＢｊ（以下、適宜、信号名を端子名に番号を付加して代用する）および出力信号Ｑｊの波形を示しており、図３０は１〜ｎのｊのうち奇数となるシフトレジスタブロックＳＲｊにおける各信号の波形を示している。

まず、図３１に示すように、クロック信号ＣＫと同じパルス幅のパルス信号であるスタートパルス信号ＳＳＰとその反転信号ＳＳＰＢ（図示せず）がレベルシフタＬＳ’に入力される。レベルシフタＬＳ’ではスタートパルス信号ＳＳＰがフリップフロップＦｊの駆動電圧にまでレベルシフトされ、若干の遅延はあるものそのままの位相関係で出力される。そして、レベルシフトされたスタートパルス信号ＳＳＰが図２９に示すようにシフトレジスタブロックＳＲ０に入力信号ＣＩＮ０として入力されると、フリップフロップＦ０の反転出力信号ＱＢが予め非アクティブのハイレベルとなっていることから、ゲーティング回路ＧＣ０のイネーブル信号ＥＮＡＢ０はローレベルとなる。これによりゲーティング回路ＧＣ０が動作して反転出力信号ＱＢはアクティブのローレベルとなる。このイネーブル信号ＥＮＡＢ０は、アクティブのローレベルになった後、各回路で生じる遅延時間によって決定されるタイミングで非アクティブのハイレベルに立ち上がる。このイネーブル信号ＥＮＡＢ０の非アクティブとなるタイミングを決める上記遅延時間は、主に制御回路ＣＮ０内での遅延時間によるものである。従って、イネーブル信号ＥＮＡＢ０は図３１のように幅の小さなパルスとなる。フリップフロップＦ０の出力信号Ｑ０は、図３１のようにイネーブル信号ＥＮＡＢ０の立ち下がりに略同期して立ち上がり、２段後のシフトレジスタブロックＳＲ２の出力信号Ｑ２によってリセットされるまでアクティブすなわちハイレベルとなる。

次いで出力信号Ｑ０がシフトレジスタブロックＳＲ１の入力信号ＣＩＮ１となり、図３０の信号処理が行われる。図３０でｊ＝１とする。なお、図３０では奇数番目のシフトレジスタブロックの動作を示しており、クロック端子ＣＫに入力されるクロック信号はＣＫＢである。同図の「ＣＫ」の波形はクロック信号ＣＫＢを意味している。偶数番目のシフトレジスタブロックの処理を考えるときは、同図の「ＣＫ」の波形をクロック信号ＣＫとすればよい。

入力信号ＣＩＮ１がハイレベルであるとき、フリップフロップＦ１の反転出力信号ＱＢが予め非アクティブのハイレベルとなっていることから、制御回路ＣＮ１の出力信号がローレベルとなる。この、ローレベルの信号がゲーティング回路ＧＣ１のイネーブル端子ＥＮＡＢに入力される。ゲーティング回路ＧＣ１は、イネーブル信号ＥＮＡＢ１がローレベルである期間に動作が可能な状態となる。動作が可能な状態ではクロック信号ＣＫがレベルシフトされてフリップフロップＦ１へ出力される。

イネーブル端子ＥＮＡＢにローレベルの信号が入力された最初の時点ではクロック信号ＣＫがローレベル、クロック信号ＣＫＢがハイレベルであるため、フリップフロップＦ１の反転出力信号ＱＢはハイレベルのままである。クロック信号ＣＫの１パルス分の長さの後（クロック信号ＣＫの２分の１周期後）にクロック信号ＣＫがハイレベル、クロック信号ＣＫＢがローレベルになるので、フリップフロップＦ１の出力信号Ｑ１はハイレベル、反転出力信号ＱＢ１はローレベルとなる。反転出力信号ＱＢ１は制御回路ＣＮ１の入力端子ＩＮ１に入力されているので、反転出力信号ＱＢ１がローレベルになるタイミングから制御回路ＣＮ１での遅延時間分だけ経過したタイミングで、制御回路ＣＮ１の出力信号がハイレベルになる。ゲーティング回路ＧＣ１のイネーブル端子ＥＮＡＢにハイレベルの信号が入力されると、ゲーティング回路ＧＣ１は非動作状態となる。

ゲーティング回路ＧＣ１が非動作状態になるとその出力信号はローレベルになるが、フリップフロップＦ１の出力信号Ｑ１および反転出力信号ＱＢ１は、リセット端子Ｒにハイレベルの信号が入力されるまで、アクティブレベル（出力信号Ｑ１はハイレベル、反転出力信号ＱＢ１はローレベル）を維持する。その後、これら出力信号Ｑ１および反転出力信号ＱＢ１は、２段後のシフトレジスタブロックＳＲ３に備えられるフリップフロップＦ３の出力信号Ｑ３がハイレベルになるタイミングで非アクティブ（出力信号Ｑはローレベル、反転出力信号ＱＢはハイレベル）となる。出力信号Ｑ３はリセット信号Ｒ１として図３０に示されている。

ゲーティング回路ＧＣ１に入力されるクロック信号ＣＫ，ＣＫＢの振幅が電源電圧の振幅より小さい場合には、ゲーティング回路ＧＣ１において定常的に流れる電流が生じる。図３０のイネーブル信号ＥＮＡＢ１を見ると、斜線で示すようにゲーティング回路ＧＣ１の動作期間が、クロック信号ＣＫの約１パルス長（クロック信号ＣＫの約２分の１周期）となることが分かる。このイネーブル信号ＥＮＡＢ１の非アクティブとなるタイミングを決める上記遅延時間は、主に制御回路ＣＮ１内での遅延時間によるものである。従来の構成の場合、入力信号ＣＩＮ１がハイレベルの期間、定常的に流れる電流を生じるが、この例の場合は、ゲーティング回路ＧＣ１に定常的に流れる電流を削減することができる。

以降、同様にして、図３１のようにそれぞれ前記組を有するシフトレジスタブロックＳＲ１からシフトレジスタブロックＳＲｎまで、ゲーティング回路ＧＣｋ（ｋ＝１〜ｎ）の動作期間を短くしながら出力信号Ｑｋを順次出力する。シフトレジスタブロックＳＲｎ＋１，ＳＲｎ＋２では、出力信号Ｑｎ＋１，Ｑｎ＋２が、シフトレジスタブロックＳＲｎ＋２の出力信号Ｑｎ＋２によってリセットされる。

図３１に示すように、ゲーティング回路ＧＣｋ（ｋ＝１〜ｎ）の動作期間は、従来よりも斜線で示す期間だけ短くなっている。本実施の形態ではシフトレジスタ５１から出力信号Ｑｋ（ｋ＝１〜ｎ）を得るのが最終目的であるので、出力信号Ｑｋを得るのにゲーティング回路ＧＣｋが最小限の動作期間となるようにしている。そのために、各シフトレジスタブロックＳＲｋで出力信号Ｑｋのパルスが開始されたならば、そのパルス終了時は任意に決定することができることからゲーティング回路ＧＣｋの動作がそれ以上は不要になることを利用し、できるだけ早くイネーブル信号ＥＮＡＢｋを非アクティブとして斜線期間を除去している。図３０から分かるように、フリップフロップＦｋの出力信号Ｑｋおよび反転出力信号ＱＢｋのパルスが開始されれば、より正確には後述の遅延があるために反転出力信号ＱＢｋのパルスが開始されれば、イネーブル信号ＥＮＡＢｋを非アクティブとしてもよいことになる。

ゲーティング回路ＧＣｋやフリップフロップＦｋ、制御回路ＣＮｋには信号処理の遅延時間がある。ゲーティング回路ＧＣｋは入力されたクロック信号ＣＫ、ＣＫＢをレベルシフトした信号を少し遅延して出力するが、ゲーティング回路ＧＣｋから信号が出力された後、出力信号Ｑｋは少し遅延して出力されるとともに反転出力信号ＱＢｋは遅延せずに出力され、反転出力信号ＱＢｋの出力タイミングから少し遅延して、制御回路ＣＮｋの出力信号であるイネーブル信号ＥＮＡＢｋがハイレベルとなる。従って、ゲーティング回路ＧＣｋから信号が出力された後、イネーブル信号ＥＮＡＢｋがハイレベルとなるまでの遅延時間としては制御回路ＣＮｋにおける遅延時間が支配的となる。

フリップフロップＦｋの出力信号Ｑｋのパルスが確保できる状態となったならばゲーティング回路ＧＣｋのそれ以上の動作が不要になるという基本的な考え方によれば、反転出力信号ＱＢｋのパルス開始から少し時間が経過した時点でイネーブル信号ＥＮＡＢｋを非アクティブとすれば、出力信号Ｑｋのパルス開始を得られる状態となった後に確実にゲーティング回路ＧＣｋの動作を停止させることができる。そのためには、制御回路ＣＮｋで遅延時間が得られさえすればよい。

また、ゲーティング回路ＧＣｋが信号を出力してからフリップフロップＦｋが反転出力信号ＱＢｋを出力するまでの遅延がないので、制御回路ＣＮｋで遅延時間が得られさえすればよいという条件は、ゲーティング回路ＧＣｋの動作時間を最小限とする考え方にも適合する。

なお、出力信号Ｑｋは次のシフトレジスタブロックＳＲｋ＋１の入力信号ＣＩＮｋ＋１となるので、前記遅延分は次のイネーブル信号ＥＮＡＢｋ＋１がアクティブとなるタイミングの遅延をもたらし、イネーブル信号ＥＮＡＢｋのパルス幅は約１パルス長（クロック信号ＣＫの約２分の１周期）となる。」
本実施例の本質は、ゲーティング回路ＧＣｋの動作期間中に所望のクロック信号の立ち上がりのエッジを入力することにある。そのため、シフトレジスタブロックＳＲｋの入力信号ＣＩＮを積極的に遅延させても、ゲーティング回路ＧＣｋが動作期間中に所望のクロック信号の立ち上がりのエッジをゲーティング回路ＧＣｋに入力できれば、シフトレジスタを正常動作させることができる。これを利用し、所望のクロック信号の立ち上がりエッジがゲーティング回路ＧＣｋに入力されている際に、ゲーティング回路ＧＣｋが動作している程度まで、シフトレジスタブロックＳＲｋの入力信号ＣＩＮを遅延させ、ゲーティング回路ＧＣｋの動作期間を更に短くすることも可能である。よって、ゲーティング回路ＧＣｋの動作期間が短くなる分だけ、消費電力の削減が可能である。シフトレジスタブロックＳＲｋの入力信号ＣＩＮを遅延させるために、論理を合わせた上でインバータを複数個分挿入してもよいし、シフトレジスタブロックＳＲｋ−１の出力をシフトレジスタブロックＳＲｋの入力信号ＣＩＮとするのではなく、シフトレジスタブロックＳＲｋ−１の出力が遅延回路ｄｋ−１やバッファｂｋ−１などを経過した後の、遅延した信号をシフトレジスタブロックＳＲｋの入力信号ＣＩＮとしてもよい。

以上により、図２７および図２８の場合と同様の効果が得られる。

次に、図３２に、フリップフロップの出力信号をシフトレジスタの外部へ出力する信号とする他の構成例を示す。

図３２に示すシフトレジスタ６１は、前記図１に示したシフトレジスタ１１に類似し、対応する部分には同一の参照符号を付して、その説明を省略する。

シフトレジスタ６１はシフトレジスタ部６２およびレベルシフタ部６３を備えている。シフトレジスタ部６２は、図１のシフトレジスタ１１のシフトレジスタ部１２にフリップフロップＦｎ＋１を追加するとともに、フリップフロップＦｉ（ｉ＝１〜ｎ）の出力信号Ｑｉをシフトレジスタ６１の外部へ出力する信号とする構成である。なお、フリップフロップＦｎ＋１の出力信号Ｑｎ＋１の接続先はない。これに伴い、出力信号ＱｉはバッファＢｉに入力されて、出力信号ＳＬｉとなる。レベルシフタ部６３は、図１のシフトレジスタ１１のレベルシフタ部１３にレベルシフタＬＳｎ＋２を追加した構成である。これに伴い、フリップフロップＦｉのリセット端子には２段後のレベルシフタＬＳｉ＋２の出力信号が入力され、フリップフロップＦｎ＋１のリセット端子Ｒには、フリップフロップＦｎのリセット端子Ｒと同様に、レベルシフタＬＳｎ＋２の出力信号Ｏｅｎｄが入力される。

シフトレジスタ６１におけるレベルシフタＬＳｉの出力信号ＬＳｉおよび制御回路ＣＮｉの出力信号ＯＣｉの波形を、図３３のタイミングチャートに示す。また、シフトレジスタ６１におけるレベルシフタＬＳｉの出力信号ＬＳｉおよびフリップフロップＱｉの出力信号Ｑｉの波形を、図３４のタイミングチャートに示す。

図３３から分かるように、制御回路ＣＮｉ（ｉ＝１〜ｎ）は、レベルシフタＬＳｉの動作期間を、レベルシフタＬＳｉの出力信号ＬＳＯｉの立ち上がりタイミングを含んでクロック信号ＣＫ・ＣＫＢの周期未満となるように制御する。従って、図３４のようにクロック信号ＣＫ，ＣＫＢのパルス長の２倍（クロック信号ＣＫ，ＣＫＢの１周期分）のパルス長の出力信号Ｑｉを得る場合でも、図３３に斜線で示すようにレベルシフタＬＳｉの動作期間、従って各組に属するレベルシフタＬＳｋ（ｋ＝２〜ｎ）がクロック信号ＣＫの約１パルス長（クロック信号ＣＫの約２分の１周期）であることが分かる。その分、レベルシフタＬＳｋに定常的に流れる電流を削減することができる。

なお、レベルシフタＬＳｎ＋１，ＬＳｎ＋２は、シフトレジスタ６１の外部への出力信号を出力する組あるいはブロックに属するレベルシフタではないが、このレベルシフタＬＳｎ＋１，ＬＳｎ＋２の動作期間についても、図３３の出力信号ＯＣｎ，ＯＣｎ＋１の波形から分かるように、制御回路ＣＮｎ，ＣＮｎ＋１がない場合に比べて、クロック信号ＣＫ・ＣＫＢのパルス長（クロック信号ＣＫ・ＣＫＢの２分の１周期）だけ短くなる。

本実施例のように、フリップフロップの出力信号Ｑ（あるいはその反転出力信号ＱＢでもよい）を用いて、クロック信号ＣＫ，ＣＫＢのパルス長の２倍の信号を生成することにより、この信号をサンプリングパルスに用いた場合に、ソースバスラインへの充電時間を確保することと、隣の画素との寄生容量の影響を小さくすることとが可能である。従って、このような信号の用途においてシフトレジスタの動作期間を短縮することができる効果は大きい。

本発明は、液晶表示装置などパルスを順次出力する装置に好適に適用することができる。

本発明の実施の一形態のシフトレジスタの電気的構成を示すブロック図である。 図１で示すシフトレジスタにおける制御回路の構成を示す図である。 図２で示す制御回路の動作を説明するための波形図である。 図１で示すシフトレジスタの動作を説明するための波形図である。 図１で示すシフトレジスタにおけるフリップフロップの一構成例を示すブロック図である。 図５で示すフリップフロップの動作を説明するための波形図である。 図１で示すシフトレジスタにおけるレベルシフタの一構成例を示すブロック図である。 前記制御回路の動作を詳細に説明するためのタイミングチャートである。 図１で示すシフトレジスタの他の例を示すブロック図である。 本発明のシフトレジスタの好適な一使用例である画像表示装置のブロック図である。 図１０で示す画像表示装置における画素の等価回路図である。 本発明の実施の他の形態のシフトレジスタの電気的構成を示すブロック図である。 図１２で示すシフトレジスタにおけるフリップフロップブロックのブロック図である。 図１２で示すシフトレジスタにおける制御回路の構成を示す図である。 図１２で示すシフトレジスタの動作を説明するための波形図である。 図１で示すシフトレジスタのさらに他の例を示すブロック図である。 複数Ｍ（Ｍ＝３）相のクロック信号の例を示す波形図である。 典型的な従来技術のシフトレジスタの電気的構成を示すブロック図である。 図１８で示すシフトレジスタの動作を説明するための波形図である。 図１８で示すシフトレジスタにおける遅延回路の一構成例を示すブロック図である。 図２０で示す遅延回路の動作を説明するためのタイミングチャートである。 図１８で示すシフトレジスタにおけるバッファの一構成例を示すブロック図である。 図２２で示すバッファの動作を説明するための波形図である。 本発明の実施のさらに他の形態のシフトレジスタの電気的構成を示すブロック図である。 図２４のシフトレジスタにおける各シフトレジスタブロックの一構成例を示すブロック図である。 図２５のシフトレジスタブロックにおける制御回路の構成を示す回路ブロック図である。 図２５で示すシフトレジスタブロックの動作を説明するためのタイミングチャートである。 図２４で示すシフトレジスタの動作を説明するための波形図である。 図２５のシフトレジスタブロックの変形例の構成を示すブロック図である。 図２９で示すシフトレジスタブロックの動作を説明するためのタイミングチャートである。 図２９で示すシフトレジスタレジスタブロックを備えるシフトレジスタの動作を説明するための波形図である。 本発明の実施のさらに他の形態のシフトレジスタの電気的構成を示すブロック図である。 図３２で示すシフトレジスタの動作を説明するための第１の波形図である。 図３２で示すシフトレジスタの動作を説明するための第２の波形図である。

符号の説明

１１，１１ａ，１１ｂ，４１，５１，６１ シフトレジスタ
１２，６２ シフトレジスタ部
１３，６３ レベルシフタ部
２１ 昇圧・降圧部
２２ 電力供給制御部
２３，２４ 入力制御部
２５，２６ 入力信号制御部
２７ 出力安定部
３１ 画像表示装置
３２ 表示パネル
３３ 制御回路
３４ 表示部
３５ 走査信号線駆動回路
３５ａ，３６ａ シフトレジスタ
３６ データ信号線駆動回路
３６ｂ サンプリング回路
Ｂ１〜Ｂｎ バッファ
ＣＮ１〜ＣＮｎ；ＣＮ１ａ，ＣＮ１ｂ 制御回路（動作制御手段）
ＣＬ 液晶容量
Ｃｐ 画素容量
Ｃｓ 補助容量
Ｆ１〜Ｆｎ フリップフロップ
Ｇ１〜Ｇｈ フリップフロップブロック
ＧＬ１〜ＧＬｍ 走査信号線
Ｋ１〜Ｋ４ アナログスイッチ
ＩＮＶ１，ＩＮＶ２ インバータ
ＩＮＶＳ１〜ＩＮＶＳｎ インバータ
ＬＳ０〜ＬＳｎ＋１；ＬＳ１ａ，ＬＳ１ｂ レベルシフタ
Ｎ２，Ｎ３，Ｎ６，Ｎ７ Ｎ型のＭＯＳトランジスタ
Ｎ１３，Ｎ１４，Ｎ１６，Ｎ３１，Ｎ３３ Ｎ型のＭＯＳトランジスタ
Ｐ１，Ｐ４，Ｐ５ Ｐ型のＭＯＳトランジスタ
Ｐ１１，Ｐ１２，Ｐ１５，Ｐ３２，Ｐ３４，Ｐ４１
ＰＩＸ 画素
Ｓ１〜Ｓ４ スイッチング素子
ＳＤ１〜ＳＤｋ データ信号線
ＳＷ 電界効果トランジスタ（スイッチング素子）

Claims (12)

1. 入力された信号をクロック信号に同期して順次転送し、
   前記入力された信号の順次転送を行い、前記クロック信号の振幅よりも大きな駆動電圧の複数段のフリップフロップと、
   前記クロック信号をレベルシフトして、前記各フリップフロップへ印加するレベルシフタとが設けられているシフトレジスタにおいて、
   所定の前記レベルシフタの動作期間を制御する動作制御手段を備え、
   前記所定のレベルシフタのそれぞれが、前記所定のレベルシフタの動作期間を制御する前記動作制御手段と、前記所定のレベルシフタの出力信号あるいはその反転信号が入力信号となる前記フリップフロップとで組をなし、
   少なくとも前記各組のフリップフロップの出力信号あるいはその反転信号が自身の組以外の前記動作制御手段に入力されることにより、前記入力された信号の順次転送を行い、
   前記各組において、前記動作制御手段は前記レベルシフタの動作期間を前記クロック信号の周期未満となるように制御することを特徴とするシフトレジスタ。
2. 前記各レベルシフタは、動作中にはクロック信号が印加される入力スイッチング素子が常時導通する、電流駆動型の昇圧部および／または降圧部を備えていることを特徴とする請求項１記載のシフトレジスタ。
3. 前記レベルシフタは、停止時には、予め定められた値の出力電圧を保持する出力安定手段を備えていることを特徴とする請求項１または２記載のシフトレジスタ。
4. 前記動作制御手段は、同じ組の前記レベルシフタの出力信号の立ち上がりを該レベルシフタの動作期間の開始よりも遅延させることを特徴とする請求項１〜３のいずれか１項に記載のシフトレジスタ。
5. Ｍを２以上の整数とする時、前記クロック信号に代えて互いに位相が１／Ｍ周期だけずれたＭ種類のクロック信号源パルスを用い、前記各クロック信号源パルスを前記複数段のフリップフロップに、順次、（Ｍ−１）個おきに入力することを特徴とする請求項１〜３のいずれか１項に記載のシフトレジスタ。
6. 前記Ｍ種類のクロック信号源パルスは、互いにアクティブの期間が重ならないような位相に設定されていることを特徴とする請求項５記載のシフトレジスタ。
7. 少なくとも前記各組の前記レベルシフタの出力信号あるいはその反転信号を、シフトレジスタの外部へ出力する信号とすることを特徴とする請求項１〜６のいずれか１項に記載のシフトレジスタ。
8. 少なくとも前記各組の前記フリップフロップの出力信号あるいはその反転信号を、シフトレジスタの外部へ出力する信号とすることを特徴とする請求項１、２、３、６または７記載のシフトレジスタ。
9. 相互に交差する複数の走査信号線およびデータ信号線によって区画されて形成される各画素領域に、走査信号線駆動回路およびデータ信号線駆動回路が、前記走査信号線およびデータ信号線を介して映像信号を書込んでゆくことで画像表示を行うようにした表示装置において、
   前記走査信号線駆動回路およびデータ信号線駆動回路の少なくとも一方は、前記請求項１〜８のいずれか１項に記載のシフトレジスタを備えていることを特徴とする表示装置。
10. 前記走査信号線駆動回路およびデータ信号線駆動回路の少なくとも一方が、前記画素と同一基板上に形成されることを特徴とする請求項９記載の表示装置。
11. 前記走査信号線駆動回路、データ信号線駆動回路、および各画素が、多結晶シリコン薄膜トランジスタから成るスイッチング素子を含んでいることを特徴とする請求項９または１０記載の表示装置。
12. 前記走査信号線駆動回路、データ信号線駆動回路および各画素が、６００℃以下のプロセス温度で製造されたスイッチング素子を含んでいることを特徴とする請求項１１記載の表示装置。

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