JP3526992B2 - マトリクス型表示装置 - Google Patents
マトリクス型表示装置Info
- Publication number
- JP3526992B2 JP3526992B2 JP31160695A JP31160695A JP3526992B2 JP 3526992 B2 JP3526992 B2 JP 3526992B2 JP 31160695 A JP31160695 A JP 31160695A JP 31160695 A JP31160695 A JP 31160695A JP 3526992 B2 JP3526992 B2 JP 3526992B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- signal
- signal line
- line driver
- counter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
- G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
- G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
- G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
- G09G3/3611—Control of matrices with row and column drivers
- G09G3/3674—Details of drivers for scan electrodes
- G09G3/3677—Details of drivers for scan electrodes suitable for active matrices only
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2310/00—Command of the display device
- G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
- G09G2310/0264—Details of driving circuits
- G09G2310/0286—Details of a shift registers arranged for use in a driving circuit
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2330/00—Aspects of power supply; Aspects of display protection and defect management
- G09G2330/02—Details of power systems and of start or stop of display operation
- G09G2330/021—Power management, e.g. power saving
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2330/00—Aspects of power supply; Aspects of display protection and defect management
- G09G2330/02—Details of power systems and of start or stop of display operation
- G09G2330/021—Power management, e.g. power saving
- G09G2330/022—Power management, e.g. power saving in absence of operation, e.g. no data being entered during a predetermined time
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2330/00—Aspects of power supply; Aspects of display protection and defect management
- G09G2330/04—Display protection
- G09G2330/045—Protection against panel overheating
Landscapes
- Engineering & Computer Science (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Liquid Crystal (AREA)
- Liquid Crystal Display Device Control (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
- Shift Register Type Memory (AREA)
- Thin Film Transistor (AREA)
Description
【０００１】
【発明の属する技術分野】本発明はマトリクス型表示装
置に関し、とくに消費電力を低減したマトリクス型表示
装置に関する。
置に関し、とくに消費電力を低減したマトリクス型表示
装置に関する。
【０００２】
【従来の技術】アクティブマトリクス型表示装置には、
駆動回路にシフトレジスタを使用したもの、またはデコ
ーダ回路を使用したものが一般的である。本明細書にお
いてはデコーダ回路を使用したものについて述べる。図
１５に、従来のマトリクス型表示装置の構成の例を示
す。図１５において、マトリクス型表示装置は、信号線
カウンタ（１５０１）と、信号線デコーダ（１５０２）
と、信号線サンプリング回路（１５０３）と、走査線カ
ウンタ（１５０４）と、信号線デコーダ（１５０５）
と、ｍ行ｎ列の画素マトリクス部（１５０６）により構
成されている。
駆動回路にシフトレジスタを使用したもの、またはデコ
ーダ回路を使用したものが一般的である。本明細書にお
いてはデコーダ回路を使用したものについて述べる。図
１５に、従来のマトリクス型表示装置の構成の例を示
す。図１５において、マトリクス型表示装置は、信号線
カウンタ（１５０１）と、信号線デコーダ（１５０２）
と、信号線サンプリング回路（１５０３）と、走査線カ
ウンタ（１５０４）と、信号線デコーダ（１５０５）
と、ｍ行ｎ列の画素マトリクス部（１５０６）により構
成されている。
【０００３】信号線カウンタ（１５０１）は、ｍ以上の
異なる２進出力を得られるように、２のｉ乗≧ｍとなる
数ｉ段の、信号線クロック（１５０７）に同期して動作
する、カウンタ回路（図３）、により形成されている。
走査線カウンタ（１５０４）は、ｎ以上の異なる２進出
力を得られるように、２のｉ乗≧ｎとなるｊ段の、走査
線クロック（１５０８）に同期して動作する、カウンタ
回路（図３）、により形成されている。信号線デコ−ダ
（１５０２）は信号線カウンタ（１５０１）の出力をを
受けて、それにより、特定の信号線を選択できるように
構成された論理回路、により形成されている。走査線デ
コーダ（１５０５）は、走査線カウンタ（１５０４）の
出力を受けて、それにより、特定の走査線を選択できる
ように構成された論理回路、により形成されている。信
号線サンプリング回路（１５０３）は、画像信号（１５
０９）に同期して、信号線デコーダ（１５０２）の出力
により選択された、画素にたいして、表示信号を出力す
る、スイッチング回路により形成されている。画素マト
リクス部（１５０６）は、図６に示す画素が平面上にマ
トリクス状に並べられて構成されている。図６は各画素
の回路構成を示す図である。図中（６０１）は走査線、
（６０２）は信号線を示す。前記画素は、走査線デコー
ダ（１５０５）の出力がゲートに、信号線サンプリング
回路の出力がソースに、接続されているＮチャネル薄膜
トランジスタ（６０３）と液晶素子（６０４）と、補助
容量（６０５）によって構成されている。
異なる２進出力を得られるように、２のｉ乗≧ｍとなる
数ｉ段の、信号線クロック（１５０７）に同期して動作
する、カウンタ回路（図３）、により形成されている。
走査線カウンタ（１５０４）は、ｎ以上の異なる２進出
力を得られるように、２のｉ乗≧ｎとなるｊ段の、走査
線クロック（１５０８）に同期して動作する、カウンタ
回路（図３）、により形成されている。信号線デコ−ダ
（１５０２）は信号線カウンタ（１５０１）の出力をを
受けて、それにより、特定の信号線を選択できるように
構成された論理回路、により形成されている。走査線デ
コーダ（１５０５）は、走査線カウンタ（１５０４）の
出力を受けて、それにより、特定の走査線を選択できる
ように構成された論理回路、により形成されている。信
号線サンプリング回路（１５０３）は、画像信号（１５
０９）に同期して、信号線デコーダ（１５０２）の出力
により選択された、画素にたいして、表示信号を出力す
る、スイッチング回路により形成されている。画素マト
リクス部（１５０６）は、図６に示す画素が平面上にマ
トリクス状に並べられて構成されている。図６は各画素
の回路構成を示す図である。図中（６０１）は走査線、
（６０２）は信号線を示す。前記画素は、走査線デコー
ダ（１５０５）の出力がゲートに、信号線サンプリング
回路の出力がソースに、接続されているＮチャネル薄膜
トランジスタ（６０３）と液晶素子（６０４）と、補助
容量（６０５）によって構成されている。
【０００４】次に従来例の動作について説明する。まず
第一に、１ライン（１本の走査線デコーダ出力に接続さ
れた画素）を表示するための動作を説明する。垂直方向
上から第ｋ番目のライン（以下第ｋライン）を考える。
第ｋラインの走査線デコーダ出力が高電位（以下”
Ｈ”）になると、第ｋラインの全ての画素のゲート電極
が”Ｈ”になり、第ｋラインの全てのＮチャネル薄膜ト
ランジスタは、ソース−ドレイン間が導通する。その
間、信号線カウンタ（１５０１）は信号線クロック（１
５０７）によってカウントアップし、信号線デコーダ
（１５０２）によって第ｋラインの左端から信号線が選
択され、信号線サンプリング回路（１５０３）によって
映像信号をサンプリングし、表示信号を順次画素に書き
込んでいき、１ラインの書き込みが終了する。
第一に、１ライン（１本の走査線デコーダ出力に接続さ
れた画素）を表示するための動作を説明する。垂直方向
上から第ｋ番目のライン（以下第ｋライン）を考える。
第ｋラインの走査線デコーダ出力が高電位（以下”
Ｈ”）になると、第ｋラインの全ての画素のゲート電極
が”Ｈ”になり、第ｋラインの全てのＮチャネル薄膜ト
ランジスタは、ソース−ドレイン間が導通する。その
間、信号線カウンタ（１５０１）は信号線クロック（１
５０７）によってカウントアップし、信号線デコーダ
（１５０２）によって第ｋラインの左端から信号線が選
択され、信号線サンプリング回路（１５０３）によって
映像信号をサンプリングし、表示信号を順次画素に書き
込んでいき、１ラインの書き込みが終了する。
【０００５】次に、１画面（１フレーム）を表示する動
作を説明する。走査線クロック（１５０８）に同期し
て、走査線カウンタ（１５０４）がカウントアップし、
走査線デコーダ（１５０５）によって１画面（１フレー
ム）の上から走査線が選択され、出力信号が”Ｈ”にな
る。そして、上記した、１ラインの表示原理を各ライン
のゲート信号が”Ｈ”のときに実行されることで、１画
面（１フレーム）が表示される。
作を説明する。走査線クロック（１５０８）に同期し
て、走査線カウンタ（１５０４）がカウントアップし、
走査線デコーダ（１５０５）によって１画面（１フレー
ム）の上から走査線が選択され、出力信号が”Ｈ”にな
る。そして、上記した、１ラインの表示原理を各ライン
のゲート信号が”Ｈ”のときに実行されることで、１画
面（１フレーム）が表示される。
【０００６】
【発明が解決しようとする課題】本発明にて解決しよう
とする課題は、マトリクス型表示装置の動作時の消費電
力および発熱量を少なくすることである。そこで、次
に、従来例においてどこが問題になっているかを説明す
る。従来例での構成に示したとおり、マトリクス型表示
装置の信号線カウンタ、走査線カウンタ、において信号
線、走査線の本数が多くなると、前記カウンタ回路のな
かのフリップフロップ回路（図５）のうち、１周期のク
ロックに同期して、保持信号を変化させるものが少なく
なる。図５（ａ）、（ｂ）はフリップフロップ回路の構
成を示す図である。図中（５０１）はフリップフロップ
回路を、（５０２）は反転クロック入力線を、（５０
３）はクロック入力線を、（５０４）はデータ入力線
を、（５０５）は出力線を、（５０６）は反転出力線を
示す。
とする課題は、マトリクス型表示装置の動作時の消費電
力および発熱量を少なくすることである。そこで、次
に、従来例においてどこが問題になっているかを説明す
る。従来例での構成に示したとおり、マトリクス型表示
装置の信号線カウンタ、走査線カウンタ、において信号
線、走査線の本数が多くなると、前記カウンタ回路のな
かのフリップフロップ回路（図５）のうち、１周期のク
ロックに同期して、保持信号を変化させるものが少なく
なる。図５（ａ）、（ｂ）はフリップフロップ回路の構
成を示す図である。図中（５０１）はフリップフロップ
回路を、（５０２）は反転クロック入力線を、（５０
３）はクロック入力線を、（５０４）はデータ入力線
を、（５０５）は出力線を、（５０６）は反転出力線を
示す。
【０００７】このとき問題となるのが、クロックライン
容量である。ここでクロックライン容量とは、クロック
の配線容量と、クロック配線につながる素子の容量であ
り、これは前記カウンタ回路へのクロック信号が変化す
る度に充放電され、保持信号の変化がなくても電力を消
費している。ここで、もし、保持信号の変化のない部分
回路へのクロック入力を止めることができれば、クロッ
クライン容量による電力消費は、その分減少させること
ができ、発熱量も低下させることができる。また、素子
には常に電源電圧が供給されているが、これによりリー
ク電流が発生しており、これでも電力を消費する。ここ
で、もし、保持信号の変化のない部分回路、または、出
力信号の変化しない回路への電源電圧をとめることがで
きれば、リーク電流による消費電力を、減少させること
ができ、発熱量も低下させることができる。
容量である。ここでクロックライン容量とは、クロック
の配線容量と、クロック配線につながる素子の容量であ
り、これは前記カウンタ回路へのクロック信号が変化す
る度に充放電され、保持信号の変化がなくても電力を消
費している。ここで、もし、保持信号の変化のない部分
回路へのクロック入力を止めることができれば、クロッ
クライン容量による電力消費は、その分減少させること
ができ、発熱量も低下させることができる。また、素子
には常に電源電圧が供給されているが、これによりリー
ク電流が発生しており、これでも電力を消費する。ここ
で、もし、保持信号の変化のない部分回路、または、出
力信号の変化しない回路への電源電圧をとめることがで
きれば、リーク電流による消費電力を、減少させること
ができ、発熱量も低下させることができる。
【０００８】
【課題を解決するための手段】上記課題を解決するため
の手段は、マトリクス状に配置された画素と、各画素に
走査信号、表示信号をそれぞれ供給する走査線及び信号
線と、走査線に接続された走査線ドライバ回路と、信号
線に接続された信号線ドライバ回路とを有するマトリク
ス型の表示装置において、前記走査線ドライバ回路及び
信号線ドライバ回路の内の少なくとも一つを分割して構
成した複数の部分回路と、この部分回路のそれぞれに選
択的にクロック信号を供給する選択手段とを有する。
の手段は、マトリクス状に配置された画素と、各画素に
走査信号、表示信号をそれぞれ供給する走査線及び信号
線と、走査線に接続された走査線ドライバ回路と、信号
線に接続された信号線ドライバ回路とを有するマトリク
ス型の表示装置において、前記走査線ドライバ回路及び
信号線ドライバ回路の内の少なくとも一つを分割して構
成した複数の部分回路と、この部分回路のそれぞれに選
択的にクロック信号を供給する選択手段とを有する。
【０００９】また、その他には、前記分割された信号線
ドライバ回路は、前記信号線を選択するためのデコーダ
回路と、このデコーダ回路を制御するためのカウンタ回
路とを有し、このデコーダ回路及びカウンタ回路をそれ
ぞれ分割して前記部分回路を構成する。
ドライバ回路は、前記信号線を選択するためのデコーダ
回路と、このデコーダ回路を制御するためのカウンタ回
路とを有し、このデコーダ回路及びカウンタ回路をそれ
ぞれ分割して前記部分回路を構成する。
【００１０】また、その他には、前記分割された走査線
ドライバ回路は、走査線を選択するためのデコーダ回路
と、このデコーダ回路を制御するためのカウンタ回路と
を有し、このデコーダ回路及びカウンタ回路をそれぞれ
分割して前記部分回路を構成する。
ドライバ回路は、走査線を選択するためのデコーダ回路
と、このデコーダ回路を制御するためのカウンタ回路と
を有し、このデコーダ回路及びカウンタ回路をそれぞれ
分割して前記部分回路を構成する。
【００１１】また、その他には、前記選択手段に対して
選択信号を供給するための選択信号発生回路をさらに有
し、この選択信号発生回路と前記走査線ドライバ回路及
び信号線ドライバ回路とを薄膜トランジスタで構成し
て、前記画素と同一基板上に形成した。
選択信号を供給するための選択信号発生回路をさらに有
し、この選択信号発生回路と前記走査線ドライバ回路及
び信号線ドライバ回路とを薄膜トランジスタで構成し
て、前記画素と同一基板上に形成した。
【００１２】さらに、その他には、マトリクス状に配置
された画素と、各画素に走査信号、表示信号をそれぞれ
供給する走査線及び信号線と、走査線に接続された走査
線ドライバ回路と、信号線に接続された信号線ドライバ
回路とを有するマトリクス型の表示装置において、前記
走査線ドライバ回路及び信号線ドライバ回路の内の少な
くとも一つを分割して構成した複数の部分回路と、この
部分回路のそれぞれに選択的に電源電圧を供給する選択
手段とを有する。
された画素と、各画素に走査信号、表示信号をそれぞれ
供給する走査線及び信号線と、走査線に接続された走査
線ドライバ回路と、信号線に接続された信号線ドライバ
回路とを有するマトリクス型の表示装置において、前記
走査線ドライバ回路及び信号線ドライバ回路の内の少な
くとも一つを分割して構成した複数の部分回路と、この
部分回路のそれぞれに選択的に電源電圧を供給する選択
手段とを有する。
【００１３】また、その他には、前記信号線ドライバ回
路は、信号線を選択するためのデコーダ回路と、このデ
コーダ回路を制御するためのカウンタ回路と、映像信号
をサンプリングしてデコーダ回路により選択された画素
に対して表示信号を出力するサンプリング回路とを有
し、このデコーダ回路、カウンタ回路及びサンプリング
回路とをそれぞれ分割して前記部分回路を構成する。
路は、信号線を選択するためのデコーダ回路と、このデ
コーダ回路を制御するためのカウンタ回路と、映像信号
をサンプリングしてデコーダ回路により選択された画素
に対して表示信号を出力するサンプリング回路とを有
し、このデコーダ回路、カウンタ回路及びサンプリング
回路とをそれぞれ分割して前記部分回路を構成する。
【００１４】また、その他には、前記分割された走査線
ドライバ回路は、走査線を選択するためのデコーダ回路
と、このデコーダ回路を制御するためのカウンタ回路と
を有し、このデコーダ回路及びカウンタ回路をそれぞれ
分割して前記部分回路を構成する。
ドライバ回路は、走査線を選択するためのデコーダ回路
と、このデコーダ回路を制御するためのカウンタ回路と
を有し、このデコーダ回路及びカウンタ回路をそれぞれ
分割して前記部分回路を構成する。
【００１５】また、その他には、前記選択手段に対して
選択信号を供給するための選択信号発生回路をさらに有
し、この選択信号発生回路と前記走査線ドライバ回路及
び信号線ドライバ回路とを薄膜トランジスタで構成し
て、前記画素と同一基板上に形成した。
選択信号を供給するための選択信号発生回路をさらに有
し、この選択信号発生回路と前記走査線ドライバ回路及
び信号線ドライバ回路とを薄膜トランジスタで構成し
て、前記画素と同一基板上に形成した。
【００１６】さらに、その他には、マトリクス状に配置
された画素と、各画素に走査信号、表示信号をそれぞれ
供給する走査線及び信号線と、走査線に接続された走査
線ドライバ回路と、信号線に接続された信号線ドライバ
回路とを有するマトリクス型の表示装置において、前記
走査線ドライバ回路及び信号線ドライバ回路の内の少な
くとも一つを分割して構成した複数の部分回路と、この
部分回路のそれぞれに選択的にクロック信号を供給する
第一の選択手段とこの部分回路のそれぞれに選択的に電
源電圧を供給する第二の選択手段とを有する。
された画素と、各画素に走査信号、表示信号をそれぞれ
供給する走査線及び信号線と、走査線に接続された走査
線ドライバ回路と、信号線に接続された信号線ドライバ
回路とを有するマトリクス型の表示装置において、前記
走査線ドライバ回路及び信号線ドライバ回路の内の少な
くとも一つを分割して構成した複数の部分回路と、この
部分回路のそれぞれに選択的にクロック信号を供給する
第一の選択手段とこの部分回路のそれぞれに選択的に電
源電圧を供給する第二の選択手段とを有する。
【００１７】また、その他には、前記信号線ドライバ回
路は、信号線を選択するためのデコーダ回路と、このデ
コーダ回路を制御するためのカウンタ回路と、映像信号
をサンプリングしてデコーダ回路により選択された画素
に対して表示信号を出力するサンプリング回路とを有
し、このデコーダ回路、カウンタ回路及びサンプリング
回路とをそれぞれ分割して前記部分回路を構成する。
路は、信号線を選択するためのデコーダ回路と、このデ
コーダ回路を制御するためのカウンタ回路と、映像信号
をサンプリングしてデコーダ回路により選択された画素
に対して表示信号を出力するサンプリング回路とを有
し、このデコーダ回路、カウンタ回路及びサンプリング
回路とをそれぞれ分割して前記部分回路を構成する。
【００１８】また、その他には、前記分割された走査線
ドライバ回路は、走査線を選択するためのデコーダ回路
と、このデコーダ回路を制御するためのカウンタ回路と
を有し、このデコーダ回路及びカウンタ回路をそれぞれ
分割して前記部分回路を構成する。
ドライバ回路は、走査線を選択するためのデコーダ回路
と、このデコーダ回路を制御するためのカウンタ回路と
を有し、このデコーダ回路及びカウンタ回路をそれぞれ
分割して前記部分回路を構成する。
【００１９】また、その他には、前記第一及び第二の選
択手段に対して選択信号を供給するための選択信号発生
回路をさらに有し、この選択信号発生回路と前記走査線
ドライバ回路及び信号線ドライバ回路とを薄膜トランジ
スタで構成して、前記画素と同一基板上に形成した。
択手段に対して選択信号を供給するための選択信号発生
回路をさらに有し、この選択信号発生回路と前記走査線
ドライバ回路及び信号線ドライバ回路とを薄膜トランジ
スタで構成して、前記画素と同一基板上に形成した。
【００２０】さらに、その他には、画素が複数配置さ
れ、前記画素の各々には、走査線と、表示信号が出力さ
れる信号線が接続されているマトリクス型の表示装置に
おいて、信号線ドライバ回路あるいは走査線ドライバ回
路は直列接続された複数の部分回路より構成され１つ
の、あるいは複数の部分回路の出力が他の部分回路のデ
ータ入力、あるいはクロック入力、あるいは電源入力を
制御する構成からなる。
れ、前記画素の各々には、走査線と、表示信号が出力さ
れる信号線が接続されているマトリクス型の表示装置に
おいて、信号線ドライバ回路あるいは走査線ドライバ回
路は直列接続された複数の部分回路より構成され１つ
の、あるいは複数の部分回路の出力が他の部分回路のデ
ータ入力、あるいはクロック入力、あるいは電源入力を
制御する構成からなる。
【００２１】また、その他には、信号線ドライバ回路、
あるいは走査線ドライバ回路は、カウンタ回路でデコー
ダ回路を制御する構成からなる。
あるいは走査線ドライバ回路は、カウンタ回路でデコー
ダ回路を制御する構成からなる。
【００２２】さらに、その他には、画素が複数配置さ
れ、前記画素の各々には、走査線と、表示信号が出力さ
れる信号線が接続されているマトリクス型の表示装置に
おいて、信号線ドライバ回路あるいは走査線ドライバ回
路は直列接続された複数の部分回路より構成され１つ
の、あるいは複数の部分回路の出力が他の部分回路のデ
ータ入力、あるいはクロック入力、あるいは電源入力を
制御する構成を有し、且つ前記信号線ドライバ回路、あ
るいは走査線ドライバ回路は、複数の群に分割され、各
群に選択的にクロック信号、あるいは電源電圧を供給す
る。
れ、前記画素の各々には、走査線と、表示信号が出力さ
れる信号線が接続されているマトリクス型の表示装置に
おいて、信号線ドライバ回路あるいは走査線ドライバ回
路は直列接続された複数の部分回路より構成され１つ
の、あるいは複数の部分回路の出力が他の部分回路のデ
ータ入力、あるいはクロック入力、あるいは電源入力を
制御する構成を有し、且つ前記信号線ドライバ回路、あ
るいは走査線ドライバ回路は、複数の群に分割され、各
群に選択的にクロック信号、あるいは電源電圧を供給す
る。
【００２３】また、その他には、前記信号線ドライバ回
路、あるいは走査線ドライバ回路は、カウンタ回路でデ
コーダ回路を制御する構成からなる。
路、あるいは走査線ドライバ回路は、カウンタ回路でデ
コーダ回路を制御する構成からなる。
【００２４】また、その他には、前記信号線ドライバ、
または走査線ドライバ、および前記各群に選択的にクロ
ック信号、あるいは電源電圧を供給する回路は薄膜トラ
ンジスタで構成され、前記画素と同一の基板上に形成さ
れる。
または走査線ドライバ、および前記各群に選択的にクロ
ック信号、あるいは電源電圧を供給する回路は薄膜トラ
ンジスタで構成され、前記画素と同一の基板上に形成さ
れる。
【００２５】
【発明の実施の形態】本発明では、走査線ドライバ回路
及び信号線ドライバ回路の内の少なくとも一つを分割し
て複数の部分回路を構成し、この部分回路のそれぞれに
選択的にクロック信号を供給するようにしたので、保持
信号の変化のない部分回路へのクロック入力を止めるこ
とができる。この結果、クロックライン容量による電力
消費は、その分減少させることができ、発熱量も低下さ
せることができる。
及び信号線ドライバ回路の内の少なくとも一つを分割し
て複数の部分回路を構成し、この部分回路のそれぞれに
選択的にクロック信号を供給するようにしたので、保持
信号の変化のない部分回路へのクロック入力を止めるこ
とができる。この結果、クロックライン容量による電力
消費は、その分減少させることができ、発熱量も低下さ
せることができる。
【００２６】さらに、本発明では、走査線ドライバ回路
及び信号線ドライバ回路の内の少なくとも一つを分割し
て複数の部分回路を構成し、この部分回路のそれぞれに
選択的に電源電圧を供給するようにしたので、保持信号
の変化のない部分回路、または、出力信号の変化しない
回路への電源電圧をとめることができる。この結果、リ
ーク電流による消費電力を、減少させることができ、発
熱量も低下させることができる。
及び信号線ドライバ回路の内の少なくとも一つを分割し
て複数の部分回路を構成し、この部分回路のそれぞれに
選択的に電源電圧を供給するようにしたので、保持信号
の変化のない部分回路、または、出力信号の変化しない
回路への電源電圧をとめることができる。この結果、リ
ーク電流による消費電力を、減少させることができ、発
熱量も低下させることができる。
【００２７】
［実施例１］次に図面を用いて本発明の実施例を詳細に
説明する。図１に［実施例１］のマトリクス型表示装置
の構成を示す。第一に、構成について説明する。［実施
例１］では、ｍ行ｎ列の画素アクティブマトリクスをも
つ実施例である。
説明する。図１に［実施例１］のマトリクス型表示装置
の構成を示す。第一に、構成について説明する。［実施
例１］では、ｍ行ｎ列の画素アクティブマトリクスをも
つ実施例である。
【００２８】従来例と同様に、信号線カウンタ（１０
２）と、信号線デコーダ（１０３）と、信号線サンプリ
ング回路（１０４）と、走査線カウンタ（１０５）と、
走査線デコーダ（１０６）と、ｍ行ｎ列の画素マトリク
ス部（１０７）により構成されている。画素は図６の従
来例と同様であり、また走査線カウンタ（１０５）は、
走査線クロック（１０９）に同期して動作する、ｊ段の
カウンタ回路（図３）（２のｊ乗≧ｎ）からなり、走査
線デコーダ（１０６）にｊ本のカウント信号を出力す
る。図３はカウンタ回路の構成を示す図であり、図中
（３０１）はフリップフロップ回路を、（３０２）はハ
ーフアダー回路を、（３０３）は反転クロック信号線
を、（３０４）はクロック信号線を、（３０５）は出力
線を、（３０６）は反転出力線を示す。ここで、図４に
このカウンタ回路の動作を示す。図４で（４０１）はク
ロック信号を、（４０２）は１段目の出力信号を、（４
０３）は２段目の出力信号を、（４０４）は３段目の出
力信号を示す。走査線デコーダ（１０６）は、前記のカ
ウント信号から、特定の走査線を選択するための、論理
回路からなり、同一走査線の画素（図６）の中のＮチャ
ネル薄膜トランジスタ（６０３）のゲート部に、並列に
接続される、ｎ本の走査線信号を出力する。
２）と、信号線デコーダ（１０３）と、信号線サンプリ
ング回路（１０４）と、走査線カウンタ（１０５）と、
走査線デコーダ（１０６）と、ｍ行ｎ列の画素マトリク
ス部（１０７）により構成されている。画素は図６の従
来例と同様であり、また走査線カウンタ（１０５）は、
走査線クロック（１０９）に同期して動作する、ｊ段の
カウンタ回路（図３）（２のｊ乗≧ｎ）からなり、走査
線デコーダ（１０６）にｊ本のカウント信号を出力す
る。図３はカウンタ回路の構成を示す図であり、図中
（３０１）はフリップフロップ回路を、（３０２）はハ
ーフアダー回路を、（３０３）は反転クロック信号線
を、（３０４）はクロック信号線を、（３０５）は出力
線を、（３０６）は反転出力線を示す。ここで、図４に
このカウンタ回路の動作を示す。図４で（４０１）はク
ロック信号を、（４０２）は１段目の出力信号を、（４
０３）は２段目の出力信号を、（４０４）は３段目の出
力信号を示す。走査線デコーダ（１０６）は、前記のカ
ウント信号から、特定の走査線を選択するための、論理
回路からなり、同一走査線の画素（図６）の中のＮチャ
ネル薄膜トランジスタ（６０３）のゲート部に、並列に
接続される、ｎ本の走査線信号を出力する。
【００２９】そして、従来例と異なり、信号線カウン
タ、および信号線デコーダを消費電力が少なくなるよう
な任意の数の区分（［実施例１］の構成では、実験結果
より１０〜２０程度。ここでは１６個とする）に分割
し、必要なときに前記区分に信号線クロック（１０８）
を入力し、そうでないときには入力しないようにするた
めの、信号線クロックのセレクタ（１０１）を設けてい
る。信号線クロックのセレクタ（１０１）については、
図２のように構成する。図２は、セレクタ回路の構成を
示す図である。図２のなかで、（２０２）は信号線のカ
ウンタ（区分）を、（２０３）は信号線デコーダ（区
分）を、（２０４）は信号線サンプリング回路を、（２
０５）は信号線カウンタを、（２０６）は走査線デコー
ダを、（２０７）は画素マトリクス部を、（２０９）は
走査線クロックを、（２１０）は映像信号を、（２１
１）は１区分目の信号線区分セレクト入力を、（２１
２）は２区分目の信号線区分セレクト入力を、（２１
３）は最終段の信号線区分セレクト入力を示す。図２
で、信号線クロックのセレクタ（２０１）は１６個のＡ
ＮＤ論理回路（２１４）からなり。各々のＡＮＤ論理回
路（２１４）の一方の入力に、信号線クロック（２０
８）が、他方の入力にセレクト信号（２１１）（２１
２）（２１３）が入力され、出力が信号線カウンタ区分
に入力される。
タ、および信号線デコーダを消費電力が少なくなるよう
な任意の数の区分（［実施例１］の構成では、実験結果
より１０〜２０程度。ここでは１６個とする）に分割
し、必要なときに前記区分に信号線クロック（１０８）
を入力し、そうでないときには入力しないようにするた
めの、信号線クロックのセレクタ（１０１）を設けてい
る。信号線クロックのセレクタ（１０１）については、
図２のように構成する。図２は、セレクタ回路の構成を
示す図である。図２のなかで、（２０２）は信号線のカ
ウンタ（区分）を、（２０３）は信号線デコーダ（区
分）を、（２０４）は信号線サンプリング回路を、（２
０５）は信号線カウンタを、（２０６）は走査線デコー
ダを、（２０７）は画素マトリクス部を、（２０９）は
走査線クロックを、（２１０）は映像信号を、（２１
１）は１区分目の信号線区分セレクト入力を、（２１
２）は２区分目の信号線区分セレクト入力を、（２１
３）は最終段の信号線区分セレクト入力を示す。図２
で、信号線クロックのセレクタ（２０１）は１６個のＡ
ＮＤ論理回路（２１４）からなり。各々のＡＮＤ論理回
路（２１４）の一方の入力に、信号線クロック（２０
８）が、他方の入力にセレクト信号（２１１）（２１
２）（２１３）が入力され、出力が信号線カウンタ区分
に入力される。
【００３０】次に［実施例１］の動作について説明す
る。まず第一に、１ライン（１本の走査線デコーダ出力
に接続された画素）を表示するための動作を説明する。
垂直方向上から第ｋ番目のライン（以下第ｋライン）を
考える。第ｋラインの走査線デコーダ出力が高電位（以
下”Ｈ”）になると、第ｋラインのすべての画素のゲー
ト電極が”Ｈ”になり、第ｋラインの全てのＮチャネル
薄膜トランジスタ（６０３）は、ソース−ドレイン間が
導通する。
る。まず第一に、１ライン（１本の走査線デコーダ出力
に接続された画素）を表示するための動作を説明する。
垂直方向上から第ｋ番目のライン（以下第ｋライン）を
考える。第ｋラインの走査線デコーダ出力が高電位（以
下”Ｈ”）になると、第ｋラインのすべての画素のゲー
ト電極が”Ｈ”になり、第ｋラインの全てのＮチャネル
薄膜トランジスタ（６０３）は、ソース−ドレイン間が
導通する。
【００３１】その間、信号線クロックのセレクタ（１０
１）は、まず１区分目の信号線区分セレクト信号（２１
１）が”Ｈ”に、他の信号線セレクト信号が低電位（以
下”Ｌ”）になるのに従って、分割された信号線カウン
タの、左端の信号線カウンタ区分（１０２）に信号線ク
ロック（１０８）を出力し、他の区分には”Ｌ”を出力
する。この間、１区分目の信号線カウンタ区分は前記信
号線クロックによってカウントアップするが、他の信号
線カウンタ区分は動作せず電力を消費しない。そして、
左端の信号線カウンタ区分のカウントアップが終了する
と、次の信号線区分セレクト信号（２１２）が”Ｈ”に
なり、他の信号線セレクト信号が”Ｌ”になる。これを
最終段の信号セレクト信号（２１３）が”Ｈ”に、他
が”Ｌ”になるまで繰り返す。出力は信号線サンプリン
グ回路（１０４）によって映像信号（１１０）をサンプ
リングし、表示信号を順次画素に書き込んでいき、１ラ
インの書き込みが終了する。
１）は、まず１区分目の信号線区分セレクト信号（２１
１）が”Ｈ”に、他の信号線セレクト信号が低電位（以
下”Ｌ”）になるのに従って、分割された信号線カウン
タの、左端の信号線カウンタ区分（１０２）に信号線ク
ロック（１０８）を出力し、他の区分には”Ｌ”を出力
する。この間、１区分目の信号線カウンタ区分は前記信
号線クロックによってカウントアップするが、他の信号
線カウンタ区分は動作せず電力を消費しない。そして、
左端の信号線カウンタ区分のカウントアップが終了する
と、次の信号線区分セレクト信号（２１２）が”Ｈ”に
なり、他の信号線セレクト信号が”Ｌ”になる。これを
最終段の信号セレクト信号（２１３）が”Ｈ”に、他
が”Ｌ”になるまで繰り返す。出力は信号線サンプリン
グ回路（１０４）によって映像信号（１１０）をサンプ
リングし、表示信号を順次画素に書き込んでいき、１ラ
インの書き込みが終了する。
【００３２】次に、１画面（１フレーム）を表示する動
作を説明する。走査線クロック（１０９）に同期して、
走査線カウンタ（１０５）がカウントアップし、走査線
デコーダ（１０６）によって１画面（１フレーム）の上
から走査線が選択され、出力信号が”Ｈ”になる。そし
て、上記した１ラインの表示原理を、各ラインのゲート
信号が”Ｈ”のときに実行されることで、１画面（１フ
レーム）が表示される。上記構成により、マトリクス型
表示装置において、信号線ドライバ部分の消費電力を低
くし、また、発熱量を少なくすることができた。また、
図１６にセレクト信号発生回路を内蔵した例を示す。図
１６のなかで（１６０１）は信号線クロックのセレクタ
を、（１６０２）は信号線カウンタ（区分）を、（１６
０３）は信号線デコーダ（区分）を、（１６０４）は信
号線サンプリング回路を、（１６０５）は走査線カウン
タを、（１６０６）は走査線デコーダを、（１６０７）
は画素マトリクス部を（１６０８）は信号線クロック
を、（１６０９）は走査線クロックを（１６１０）は画
像信号を示す。図１６に示すようにここでセレクト回路
（１６０１）を制御するセレクト信号を発生させるセレ
クト信号発生回路（１６１１）を薄膜トランジスタによ
って画素基板上に形成することで、画素基板上に入力端
子を削減することができる。この場合のセレクト信号発
生回路（１６１１）はシフトレジスタ、リングカウン
タ、マルチプレクサなどの回路を使用すれば容易に構成
できる。シフトレジスタを使用した回路の一例を図１７
にしめす。
作を説明する。走査線クロック（１０９）に同期して、
走査線カウンタ（１０５）がカウントアップし、走査線
デコーダ（１０６）によって１画面（１フレーム）の上
から走査線が選択され、出力信号が”Ｈ”になる。そし
て、上記した１ラインの表示原理を、各ラインのゲート
信号が”Ｈ”のときに実行されることで、１画面（１フ
レーム）が表示される。上記構成により、マトリクス型
表示装置において、信号線ドライバ部分の消費電力を低
くし、また、発熱量を少なくすることができた。また、
図１６にセレクト信号発生回路を内蔵した例を示す。図
１６のなかで（１６０１）は信号線クロックのセレクタ
を、（１６０２）は信号線カウンタ（区分）を、（１６
０３）は信号線デコーダ（区分）を、（１６０４）は信
号線サンプリング回路を、（１６０５）は走査線カウン
タを、（１６０６）は走査線デコーダを、（１６０７）
は画素マトリクス部を（１６０８）は信号線クロック
を、（１６０９）は走査線クロックを（１６１０）は画
像信号を示す。図１６に示すようにここでセレクト回路
（１６０１）を制御するセレクト信号を発生させるセレ
クト信号発生回路（１６１１）を薄膜トランジスタによ
って画素基板上に形成することで、画素基板上に入力端
子を削減することができる。この場合のセレクト信号発
生回路（１６１１）はシフトレジスタ、リングカウン
タ、マルチプレクサなどの回路を使用すれば容易に構成
できる。シフトレジスタを使用した回路の一例を図１７
にしめす。
【００３３】［実施例２］［実施例１］における、信号
線クロックのセレクタ（１０１）、の構成について［実
施例２］では、図７に示す、アナログスイッチ（７０
７）を用いている。図７にアナログスイッチを使用した
セレクタ回路の構成の例を示す。図７のなかで（７０
１）は信号線クロックのセレクタを、（７０２）は信号
線カウンタ（区分）を、（７０３）は信号線クロック入
力を、（７０４）は１区分目の信号線区分セレクト入力
を、（７０５）は２区分目の信号線区分セレクト入力
を、（７０６）は最終段の信号線区分セレクト入力を示
す。前記のアナログスイッチ（７０７）は、信号線区分
セレクト信号（７０４）（７０５）（７０６）が”Ｈ”
になったときに信号線クロック（７０３）の信号を出力
し”Ｌ”となっているときは、出力につながるＮチャネ
ルトランジスタ（７０８）のゲート部に”Ｈ”が入力す
るため、前記Ｎチャネルトランジスタのソース−ドレイ
ン間が導通し、”Ｌ”を出力するようになっている。そ
の他は、構成、動作ともに［実施例１］と同様なマトリ
クス型表示装置である。また［実施例１］と同様にセレ
クト信号発生回路（１６１１）を画素基板上に形成すれ
ば画素基板の端子数を削減できる（図１６）。
線クロックのセレクタ（１０１）、の構成について［実
施例２］では、図７に示す、アナログスイッチ（７０
７）を用いている。図７にアナログスイッチを使用した
セレクタ回路の構成の例を示す。図７のなかで（７０
１）は信号線クロックのセレクタを、（７０２）は信号
線カウンタ（区分）を、（７０３）は信号線クロック入
力を、（７０４）は１区分目の信号線区分セレクト入力
を、（７０５）は２区分目の信号線区分セレクト入力
を、（７０６）は最終段の信号線区分セレクト入力を示
す。前記のアナログスイッチ（７０７）は、信号線区分
セレクト信号（７０４）（７０５）（７０６）が”Ｈ”
になったときに信号線クロック（７０３）の信号を出力
し”Ｌ”となっているときは、出力につながるＮチャネ
ルトランジスタ（７０８）のゲート部に”Ｈ”が入力す
るため、前記Ｎチャネルトランジスタのソース−ドレイ
ン間が導通し、”Ｌ”を出力するようになっている。そ
の他は、構成、動作ともに［実施例１］と同様なマトリ
クス型表示装置である。また［実施例１］と同様にセレ
クト信号発生回路（１６１１）を画素基板上に形成すれ
ば画素基板の端子数を削減できる（図１６）。
【００３４】［実施例３］図８に示すのは［実施例３］
の構成である。図８はマトリクス型表示装置の構成を示
す図である。図８のなかで（８０７）は画素マトリクス
部を、（８０９）は走査線クロックを、（８１０）は映
像信号を、（８１２）は電源線を示す。［実施例１］
［実施例２］における、信号線クロックのセレクタ（１
０１）、によって選択されない、信号線カウンタ（１０
２）、には電源電圧はつねに入力されていたが、［実施
例３］では、電源入力を信号線クロックを入力しない回
路区分、については入力しないように、信号線ドライバ
の電源セレクタ（８１１）を設けている。信号線ドライ
バの電源セレクタ（８１１）、の回路構成は［実施例
１］［実施例２］の信号線クロック（１０８）のセレク
タ（１０１）と、同様である。また、この実施例では、
信号線サンプリング回路（８０４）もまた、［実施例
１］［実施例２］の信号線カウンタ（１０２）、信号線
デコーダ（１０３）、と同様の群に分割されている。信
号線ドライバの電源セレクタ（８１１）、の電源出力
は、信号線クロック（８０８）のセレクタ（８０１）、
により選択される信号線カウンタの区分（８０２）、お
よび、それに直列に接続する信号線デコーダの区分（８
０３）と信号線サンプリング回路の区分（８０４）に並
列に入力する。その他の構成は、［実施例１］［実施例
２］と同様である。信号線クロック（８０８）の入力し
ない信号線カウンタ区分（８０２）、さらに信号線クロ
ック（８０８）の入力しない信号線カウンタ区分（８０
２）に接続されているため出力の変化しない信号線デコ
ーダ区分（８０３）および信号線サンプリング区分（８
０４）には信号線ドライバの電源セレクタ（８１１）が
電源を入力しないようにする。その他の動作は［実施例
１］［実施例２］と同様なマトリクス型表示装置であ
る。また［実施例１］と同様にセレクト信号発生回路
（１６１１）を画素基板上に形成すれば画素基板の端子
数を削減できる（図１６）。
の構成である。図８はマトリクス型表示装置の構成を示
す図である。図８のなかで（８０７）は画素マトリクス
部を、（８０９）は走査線クロックを、（８１０）は映
像信号を、（８１２）は電源線を示す。［実施例１］
［実施例２］における、信号線クロックのセレクタ（１
０１）、によって選択されない、信号線カウンタ（１０
２）、には電源電圧はつねに入力されていたが、［実施
例３］では、電源入力を信号線クロックを入力しない回
路区分、については入力しないように、信号線ドライバ
の電源セレクタ（８１１）を設けている。信号線ドライ
バの電源セレクタ（８１１）、の回路構成は［実施例
１］［実施例２］の信号線クロック（１０８）のセレク
タ（１０１）と、同様である。また、この実施例では、
信号線サンプリング回路（８０４）もまた、［実施例
１］［実施例２］の信号線カウンタ（１０２）、信号線
デコーダ（１０３）、と同様の群に分割されている。信
号線ドライバの電源セレクタ（８１１）、の電源出力
は、信号線クロック（８０８）のセレクタ（８０１）、
により選択される信号線カウンタの区分（８０２）、お
よび、それに直列に接続する信号線デコーダの区分（８
０３）と信号線サンプリング回路の区分（８０４）に並
列に入力する。その他の構成は、［実施例１］［実施例
２］と同様である。信号線クロック（８０８）の入力し
ない信号線カウンタ区分（８０２）、さらに信号線クロ
ック（８０８）の入力しない信号線カウンタ区分（８０
２）に接続されているため出力の変化しない信号線デコ
ーダ区分（８０３）および信号線サンプリング区分（８
０４）には信号線ドライバの電源セレクタ（８１１）が
電源を入力しないようにする。その他の動作は［実施例
１］［実施例２］と同様なマトリクス型表示装置であ
る。また［実施例１］と同様にセレクト信号発生回路
（１６１１）を画素基板上に形成すれば画素基板の端子
数を削減できる（図１６）。
【００３５】［実施例４］図９に示すのは［実施例４］
の構成である。図９はマトリクス型表示装置の構成を示
す図である。図９のなかで（９０１）は信号線クロック
のセレクタを、（９０２）は信号線カウンタ（区分）
を、（９０３）は信号線デコーダ（区分）を（９０４）
は信号線サンプリング回路（区分）を、（９０７）は画
素マトリクス部を、（９０８）は信号線クロックを、
（９０９）は走査線クロックを、（９１０）は映像信号
を、（９１１）は信号線ドライバの電源セレクタを、
（９１２）は電源線を、（９１４）は電源線を示す。
［実施例３］（図８参照）における、走査線カウンタ
（８０５）、走査線デコーダ（８０６）、についても
［実施例１］［実施例２］［実施例３］の信号線と同様
に任意の数に分割し、走査線ドライバの電源セレクタ
（９１３）をもうけている。走査線ドライバの電源セレ
クタ（９１３）、の回路構成については、［実施例３］
における信号線ドライバの電源セレクタ（８１１）と同
様である（図８参照）。走査線ドライバの電源セレクタ
（９１３）の出力は直列に接続される走査線カウンタ区
分（９０５）と走査線デコーダ区分（９０６）に並列に
入力する。その他の構成は、［実施例３］と同様であ
る。また［実施例１］と同様にセレクト信号発生回路
（１６１１）を画素基板上に形成すれば画素基板の端子
数を削減できる（図１６）。
の構成である。図９はマトリクス型表示装置の構成を示
す図である。図９のなかで（９０１）は信号線クロック
のセレクタを、（９０２）は信号線カウンタ（区分）
を、（９０３）は信号線デコーダ（区分）を（９０４）
は信号線サンプリング回路（区分）を、（９０７）は画
素マトリクス部を、（９０８）は信号線クロックを、
（９０９）は走査線クロックを、（９１０）は映像信号
を、（９１１）は信号線ドライバの電源セレクタを、
（９１２）は電源線を、（９１４）は電源線を示す。
［実施例３］（図８参照）における、走査線カウンタ
（８０５）、走査線デコーダ（８０６）、についても
［実施例１］［実施例２］［実施例３］の信号線と同様
に任意の数に分割し、走査線ドライバの電源セレクタ
（９１３）をもうけている。走査線ドライバの電源セレ
クタ（９１３）、の回路構成については、［実施例３］
における信号線ドライバの電源セレクタ（８１１）と同
様である（図８参照）。走査線ドライバの電源セレクタ
（９１３）の出力は直列に接続される走査線カウンタ区
分（９０５）と走査線デコーダ区分（９０６）に並列に
入力する。その他の構成は、［実施例３］と同様であ
る。また［実施例１］と同様にセレクト信号発生回路
（１６１１）を画素基板上に形成すれば画素基板の端子
数を削減できる（図１６）。
【００３６】次に動作について説明する。１ラインの動
作については、［実施例３］と同様である。次に１画面
の上端から、走査線ドライバの電源セレクタ（９１３）
が電源を入力する走査線カウンタ区分（９０５）、走査
線デコーダ区分（９０６）を選択する。走査線クロック
信号（９０９）に同期して、走査線カウンタ（９０５）
がカウントアップし、走査線デコーダ（９０６）によっ
て１画面（１フレーム）のうち、選択された走査線区分
の上から走査線が選択され、出力信号が”Ｈ”になる。
そして、１ラインの表示原理を、各ラインのゲート信号
が”Ｈ”のときに実行されることで、１走査線区分の画
面が表示される。これを各走査線区分について繰り返す
ことで、１画面（１フレーム）が表示される。
作については、［実施例３］と同様である。次に１画面
の上端から、走査線ドライバの電源セレクタ（９１３）
が電源を入力する走査線カウンタ区分（９０５）、走査
線デコーダ区分（９０６）を選択する。走査線クロック
信号（９０９）に同期して、走査線カウンタ（９０５）
がカウントアップし、走査線デコーダ（９０６）によっ
て１画面（１フレーム）のうち、選択された走査線区分
の上から走査線が選択され、出力信号が”Ｈ”になる。
そして、１ラインの表示原理を、各ラインのゲート信号
が”Ｈ”のときに実行されることで、１走査線区分の画
面が表示される。これを各走査線区分について繰り返す
ことで、１画面（１フレーム）が表示される。
【００３７】［実施例５］［実施例１］［実施例２］
［実施例３］［実施例４］におけるカウンタ回路（図
３）、フリップフロップ回路（図５）のかわりに、図１
０のようなフリップフロップ回路を用いて、図１１のよ
うなカウンタ回路を構成する。図１０にフリップフロッ
プ回路の構成を示す。図１０のなかで（１００１）はフ
リップフロップ回路を、（１００２）は前半部への反転
クロック入力線を、（１００３）は前半部へのクロック
入力線を、（１００４）はデータ入力線を示す。また図
１１にカウンタ回路の構成を示す。図１１のなかで（１
１０１）はフリップフロップ回路を、（１１０２）は反
転クロック回路を、（１１０３）はクロック信号線を、
（１１０４）は出力線を、（１１０５）は反転出力線
を、（１１０６）は次段フリップフロップ回路前半部へ
の反転クロック出力線を、（１１０７）は次段フリップ
フロップ回路前半部へのクロック出力線を示す。このカ
ウンタ回路（図１１）において、フリップフロップ回路
（図１０）は（１００２）（１００３）で前半部へデー
タの取り込みを制御し、（１００５）（１００６）に前
半部の出力がある。また、（１００７）（１００８）に
クロック信号を入力し、（１００９）（１０１０）にク
ロック信号と同期して後半部の出力をする。
［実施例３］［実施例４］におけるカウンタ回路（図
３）、フリップフロップ回路（図５）のかわりに、図１
０のようなフリップフロップ回路を用いて、図１１のよ
うなカウンタ回路を構成する。図１０にフリップフロッ
プ回路の構成を示す。図１０のなかで（１００１）はフ
リップフロップ回路を、（１００２）は前半部への反転
クロック入力線を、（１００３）は前半部へのクロック
入力線を、（１００４）はデータ入力線を示す。また図
１１にカウンタ回路の構成を示す。図１１のなかで（１
１０１）はフリップフロップ回路を、（１１０２）は反
転クロック回路を、（１１０３）はクロック信号線を、
（１１０４）は出力線を、（１１０５）は反転出力線
を、（１１０６）は次段フリップフロップ回路前半部へ
の反転クロック出力線を、（１１０７）は次段フリップ
フロップ回路前半部へのクロック出力線を示す。このカ
ウンタ回路（図１１）において、フリップフロップ回路
（図１０）は（１００２）（１００３）で前半部へデー
タの取り込みを制御し、（１００５）（１００６）に前
半部の出力がある。また、（１００７）（１００８）に
クロック信号を入力し、（１００９）（１０１０）にク
ロック信号と同期して後半部の出力をする。
【００３８】このカウンタ回路は、前段のフリップフロ
ップ回路の出力を論理回路で組み合わせて、当段フリッ
プフロップ回路の前半へのデータ取り込みを制御する信
号（１１０６）（１１０７）にしている。これによっ
て、実質クロック入力信号（１２０３）を減らし、前半
部の動作回数および消費電力を減少させる。しかもクロ
ックへの同期はするようになっている。ここで図１２は
本実施例のカウンタ回路の動作を示す図である。図１２
のなかで（１２０１）はクロック信号を、（１２０２）
は１段目の出力信号を、（１２０３）は２段目のフリッ
プフロップ回路前半部へのクロック出力信号を、（１２
０４）は２段目の出力信号を示す。その他の構成、動作
については、［実施例１］［実施例２］［実施例３］
［実施例４］と同様なマトリクス型表示装置である。ま
た［実施例１］と同様にセレクト信号発生回路（１６１
１）を画素基板上に形成すれば画素基板の端子数を削減
できる（図１６）。
ップ回路の出力を論理回路で組み合わせて、当段フリッ
プフロップ回路の前半へのデータ取り込みを制御する信
号（１１０６）（１１０７）にしている。これによっ
て、実質クロック入力信号（１２０３）を減らし、前半
部の動作回数および消費電力を減少させる。しかもクロ
ックへの同期はするようになっている。ここで図１２は
本実施例のカウンタ回路の動作を示す図である。図１２
のなかで（１２０１）はクロック信号を、（１２０２）
は１段目の出力信号を、（１２０３）は２段目のフリッ
プフロップ回路前半部へのクロック出力信号を、（１２
０４）は２段目の出力信号を示す。その他の構成、動作
については、［実施例１］［実施例２］［実施例３］
［実施例４］と同様なマトリクス型表示装置である。ま
た［実施例１］と同様にセレクト信号発生回路（１６１
１）を画素基板上に形成すれば画素基板の端子数を削減
できる（図１６）。
【００３９】［実施例６］［実施例１］［実施例２］
［実施例３］［実施例４］におけるカウンタ回路（図
３）、デコーダ回路の組み合わせのかわりに、図１０の
ようなフリップフロップ回路を用いて、図１３のような
シフト回路を構成する。図１３は本実施例のシフト回路
の構成を示す図である。図１３のなかで（１３０１）は
フリップフロップ回路を、（１３０２）は反転クロック
信号線を、（１３０３）はクロック信号線を、（１３０
４）は出力線を、（１３０５）は反転出力線を示す。こ
のシフト回路は、前半後半のフリップフロップ回路の出
力と当段後半のフリップフロップ回路の出力によって、
当段前半のフリップフロップ回路へのクロック入力を制
御しており、当段前半のフリップフロップ回路の出力
と、後段前半のフリップフロップ回路の出力によって、
後段後半のフリップフロップ回路へのクロック入力を制
御している。
［実施例３］［実施例４］におけるカウンタ回路（図
３）、デコーダ回路の組み合わせのかわりに、図１０の
ようなフリップフロップ回路を用いて、図１３のような
シフト回路を構成する。図１３は本実施例のシフト回路
の構成を示す図である。図１３のなかで（１３０１）は
フリップフロップ回路を、（１３０２）は反転クロック
信号線を、（１３０３）はクロック信号線を、（１３０
４）は出力線を、（１３０５）は反転出力線を示す。こ
のシフト回路は、前半後半のフリップフロップ回路の出
力と当段後半のフリップフロップ回路の出力によって、
当段前半のフリップフロップ回路へのクロック入力を制
御しており、当段前半のフリップフロップ回路の出力
と、後段前半のフリップフロップ回路の出力によって、
後段後半のフリップフロップ回路へのクロック入力を制
御している。
【００４０】このシフト回路（図１３）におけるフリッ
プフロップ回路（図１０）は、まず前段後半の出力が”
Ｈ”になったとき、当段前半へのクロック入力がオンに
なる。その半クロック周期後に当段前半に”Ｈ”が入力
される。当段前半の出力が”Ｈ”になると、当段後半へ
のクロック信号入力がオンになる。その半クロック周期
後に、前段後半の出力は”Ｌ”になるが、当段後半に当
段前半の”Ｈ”が入力される。当段後半の出力が”Ｈ”
なので、当段前半のクロック信号入力はオンのままであ
る。その半クロック周期後に当段前半が、前段後半の”
Ｌ”を取り込む。その半クロック周期後に、当段後半
が、当段前半の”Ｌ”を取り込み、出力が”Ｌ”になる
と、当段前半へのクロック入力信号はオフになる。
プフロップ回路（図１０）は、まず前段後半の出力が”
Ｈ”になったとき、当段前半へのクロック入力がオンに
なる。その半クロック周期後に当段前半に”Ｈ”が入力
される。当段前半の出力が”Ｈ”になると、当段後半へ
のクロック信号入力がオンになる。その半クロック周期
後に、前段後半の出力は”Ｌ”になるが、当段後半に当
段前半の”Ｈ”が入力される。当段後半の出力が”Ｈ”
なので、当段前半のクロック信号入力はオンのままであ
る。その半クロック周期後に当段前半が、前段後半の”
Ｌ”を取り込む。その半クロック周期後に、当段後半
が、当段前半の”Ｌ”を取り込み、出力が”Ｌ”になる
と、当段前半へのクロック入力信号はオフになる。
【００４１】このように、各々フリップフロップ回路に
半分には２周期分のクロック信号（１４０１）（１４０
３）しか入力しない。その結果、動作回数が減少し、消
費電力が低くなる。図１４は本実施例のシフト回路の動
作を示す図である。図１４のなかで（１４０１）はｎ段
目のフリップフロップ回路へのクロック信号を、（１４
０２）はｎ段目の出力信号を、（１４０３）はｎ＋１段
目のフリップフロップ回路へのクロック信号を、（１４
０４）はｎ＋１段目の出力信号を示す。その他の構成、
動作については、［実施例１］［実施例２］［実施例
３］［実施例４］と同様なマトリクス型表示装置であ
る。また［実施例１］と同様にセレクト信号発生回路を
画素基板上に形成すれば画素基板の端子数を削減でき
る。
半分には２周期分のクロック信号（１４０１）（１４０
３）しか入力しない。その結果、動作回数が減少し、消
費電力が低くなる。図１４は本実施例のシフト回路の動
作を示す図である。図１４のなかで（１４０１）はｎ段
目のフリップフロップ回路へのクロック信号を、（１４
０２）はｎ段目の出力信号を、（１４０３）はｎ＋１段
目のフリップフロップ回路へのクロック信号を、（１４
０４）はｎ＋１段目の出力信号を示す。その他の構成、
動作については、［実施例１］［実施例２］［実施例
３］［実施例４］と同様なマトリクス型表示装置であ
る。また［実施例１］と同様にセレクト信号発生回路を
画素基板上に形成すれば画素基板の端子数を削減でき
る。
【００４２】
【発明の効果】本発明により、マトリクス型表示装置に
おいて、クロックの周期や電源電圧にかかわらず、消費
電力を低くし、また、発熱量を少なくすることができ
た。
おいて、クロックの周期や電源電圧にかかわらず、消費
電力を低くし、また、発熱量を少なくすることができ
た。
【図１】 ［実施例１］のマトリクス型表示装置の構成
を示す図である。
を示す図である。
【図２】 セレクタ回路の構成を示す図である。
【図３】 カウンタ回路の構成を示す図である。
【図４】 カウンタ回路の動作を示す図である。
【図５】 フリップフロップ回路の構成を示す図であ
る。
る。
【図６】 各画素の回路構成を示す図である。
【図７】 アナログスイッチを使用したセレクタ回路の
構成を示す図である。
構成を示す図である。
【図８】 ［実施例３］のマトリクス型表示装置の構成
を示す図である。
を示す図である。
【図９】 ［実施例４］のマトリクス型表示装置の構成
を示す図である。
を示す図である。
【図１０】 ［実施例５］［実施例６］のカウンタ回路
で使用するフリップフロップ回路の構成を示す図であ
る。
で使用するフリップフロップ回路の構成を示す図であ
る。
【図１１】 ［実施例５］のカウンタ回路の構成を示す
図である。
図である。
【図１２】 ［実施例５］のカウンタ回路の動作を示す
図である。
図である。
【図１３】 ［実施例６］のシフト回路の構成を示す図
である。
である。
【図１４】 ［実施例６］のシフト回路の動作を示す図
である。
である。
【図１５】 従来のマトリクス型表示装置の構成を示す
図である。
図である。
【図１６】 セレクト信号発生回路を内蔵した実施例の
構成を示す図である。
構成を示す図である。
【図１７】 セレクト信号発生回路例の構成を示す図で
ある。
ある。
（１０１） 信号線クロックのセレクタ
（１０２） 信号線カウンタ（区分）
（１０３） 信号線デコーダ（区分）
（１０４） 信号線サンプリング回路
（１０５） 走査線カウンタ
（１０６） 走査線デコーダ
（１０７） 画素マトリクス部
（１０８） 信号線クロック
（１０９） 走査線クロック
（１１０） 画像信号
（２０１） 信号線クロックのセレクタ
（２０２） 信号線カウンタ（区分）
（２０３） 信号線デコーダ（区分）
（２０４） 信号線サンプリング回路
（２０５） 走査線カウンタ
（２０６） 走査線デコーダ
（２０７） 画素マトリクス部
（２０８） 信号線クロック
（２０９） 走査線クロック
（２１０） 映像信号
（２１１） １区分目の信号線区分セレクト入力
（２１２） ２区分目の信号線区分セレクト入力
（２１３） 最終段の信号線区分セレクト入力
（２１４） ＡＮＤ論理回路
（３０１） フリップフロップ回路
（３０２） ハーフアダー回路
（３０３） 反転クロック信号線
（３０４） クロック信号線
（３０５） 出力線
（３０６） 反転出力線
（４０１） クロック信号
（４０２） １段目の出力信号
（４０３） ２段目の出力信号
（４０４） ３段目の出力信号
（５０１） フリップフロップ回路
（５０２） 反転クロック入力線
（５０３） クロック入力線
（５０４） データ入力線
（５０５） 出力線
（５０６） 反転出力線
（６０１） 走査線
（６０２） 信号線
（６０３） Ｎチャネル薄膜トランジスタ
（６０４） 液晶素子
（６０５） 付加容量
（７０１） 信号線クロックのセレクタ
（７０２） 信号線カウンタ（区分）
（７０３） 信号線クロック入力
（７０４） １区分目の信号線区分セレクト入力
（７０５） ２区分目の信号線区分セレクト入力
（７０６） 最終段の信号線区分セレクト入力
（７０７） アナログスイッチ
（７０８） Ｎチャネルトランジスタ
（８０１） 信号線クロックのセレクタ
（８０２） 信号線カウンタ（区分）
（８０３） 信号線デコーダ（区分）
（８０４） 信号線サンプリング回路（区分）
（８０５） 走査線カウンタ
（８０６） 走査線デコーダ
（８０７） 画素マトリクス部
（８０８） 信号線クロック
（８０９） 走査線クロック
（８１０） 映像信号
（８１１） 信号線ドライバの電源セレクタ
（８１２） 電源線
（９０１） 信号線クロックのセレクタ
（９０２） 信号線カウンタ（区分）
（９０３） 信号線デコーダ（区分）
（９０４） 信号線サンプリング回路（区分）
（９０５） 走査線カウンタ（区分）
（９０６） 走査線デコーダ（区分）
（９０７） 画素マトリクス部
（９０８） 信号線クロック
（９０９） 走査線クロック
（９１０） 映像信号
（９１１） 信号線ドライバの電源セレクタ
（９１２） 電源線
（９１３） 走査線ドライバの電源セレクタ
（９１４） 電源線
（１００１） フリップフロップ回路
（１００２） 前半部への反転クロック入力線
（１００３） 前半部へのクロック入力線
（１００４） データ入力線
（１００５） 前半部の出力線
（１００６） 前半部の反転出力線
（１００７） 後半部への反転クロック入力線
（１００８） 後半部へのクロック入力線
（１００９） 後半部の出力線
（１０１０） 後半部の反転出力線
（１１０１） フリップフロップ回路
（１１０２） 反転クロック信号線
（１１０３） クロック信号線
（１１０４） 出力線
（１１０５） 反転出力線
（１１０６） 次段フリップフロップ回路前半部へ
の反転クロック出力線 （１１０７） 次段フリップフロップ回路前半部へ
のクロック出力線 （１２０１） クロック信号 （１２０２） １段目の出力信号 （１２０３） ２段目フリップフロップ回路前半部
へのクロック出力信号 （１２０４） ２段目の出力信号 （１３０１） フリップフロップ回路 （１３０２） 反転クロック信号線 （１３０３） クロック信号線 （１３０４） 出力線 （１３０５） 反転出力線 （１４０１） ｎ段目フリップフロップ回路へのク
ロック信号 （１４０２） ｎ段目の出力信号 （１４０３） ｎ＋１段目のフリップフロップ回路
へのクロック信号 （１４０４） ｎ＋１段目の出力信号 （１５０１） 信号線カウンタ （１５０２） 信号線デコーダ （１５０３） 信号線サンプリング回路 （１５０４） 走査線カウンタ （１５０５） 走査線デコーダ （１５０６） 画素マトリクス部 （１５０７） 信号線クロック （１５０８） 走査線クロック （１５０９） 映像信号 （１６０１） 信号線クロックのセレクタ （１６０２） 信号線カウンタ（区分） （１６０３） 信号線デコーダ（区分） （１６０４） 信号線サンプリング回路 （１６０５） 走査線カウンタ （１６０６） 走査線デコーダ （１６０７） 画素マトリクス部 （１６０８） 信号線クロック （１６０９） 走査線クロック （１６１０） 画像信号 （１６１１） セレクト信号発生回路
の反転クロック出力線 （１１０７） 次段フリップフロップ回路前半部へ
のクロック出力線 （１２０１） クロック信号 （１２０２） １段目の出力信号 （１２０３） ２段目フリップフロップ回路前半部
へのクロック出力信号 （１２０４） ２段目の出力信号 （１３０１） フリップフロップ回路 （１３０２） 反転クロック信号線 （１３０３） クロック信号線 （１３０４） 出力線 （１３０５） 反転出力線 （１４０１） ｎ段目フリップフロップ回路へのク
ロック信号 （１４０２） ｎ段目の出力信号 （１４０３） ｎ＋１段目のフリップフロップ回路
へのクロック信号 （１４０４） ｎ＋１段目の出力信号 （１５０１） 信号線カウンタ （１５０２） 信号線デコーダ （１５０３） 信号線サンプリング回路 （１５０４） 走査線カウンタ （１５０５） 走査線デコーダ （１５０６） 画素マトリクス部 （１５０７） 信号線クロック （１５０８） 走査線クロック （１５０９） 映像信号 （１６０１） 信号線クロックのセレクタ （１６０２） 信号線カウンタ（区分） （１６０３） 信号線デコーダ（区分） （１６０４） 信号線サンプリング回路 （１６０５） 走査線カウンタ （１６０６） 走査線デコーダ （１６０７） 画素マトリクス部 （１６０８） 信号線クロック （１６０９） 走査線クロック （１６１０） 画像信号 （１６１１） セレクト信号発生回路
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 千村 秀彦
神奈川県厚木市長谷398番地 株式会社
半導体エネルギー研究所内
(56)参考文献 特開 平４−97286（ＪＰ，Ａ)
特開 昭63−271298（ＪＰ，Ａ)
特開 昭63−316094（ＪＰ，Ａ)
特開 昭61−256325（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
G02F 1/133 550
G02F 1/1368
G09G 3/36
H01L 29/786
Claims (11)
- 【請求項１】 マトリクス状に配置された画素と、各画
素に走査信号、表示信号をそれぞれ供給する走査線及び
信号線と、走査線に接続された走査線ドライバ回路と、
信号線に接続された信号線ドライバ回路とを有するマト
リクス型の表示装置において、 前記走査線ドライバ回路及び信号線ドライバ回路の内の
少なくとも一つを分割して構成した複数の部分回路と、 前記分割された信号線ドライバ回路は、前記信号線を選
択するためのデコーダ回路と、前記デコーダ回路を制御
するためのカウンタ回路とを有し、前記 デコーダ回路及びカウンタ回路をそれぞれ分割して
前記部分回路を構成し、 前記分割されたカウンタ回路のそれぞれにはセレクタ回
路が接続され、 前記セレクタ回路には信号線クロックとセレクト信号が
入力され、 前記セレクタ回路は、前記カウンタ回路のそれぞれに選
択的にクロック信号を供給することを特徴とする マトリ
クス型表示装置。 - 【請求項２】 前記分割された走査線ドライバ回路は、
走査線を選択するためのデコーダ回路と、前記デコーダ
回路を制御するためのカウンタ回路とを有し、前記 デコーダ回路及びカウンタ回路をそれぞれ分割して
前記部分回路を構成し、前記分割されたカウンタ回路のそれぞれにはセレクタ回
路が接続され、 前記セレクタ回路には信号線クロックとセレクト信号が
入力され、 前記セレクタ回路は、前記カウンタ回路のそれぞれに選
択的にクロック信号を供給 することを特徴とする請求項
１のマトリクス型表示装置。 - 【請求項３】 前記セレクタ回路に対してセレクト信号
を供給するためのセレクト信号発生回路をさらに有し、前記セレクト 信号発生回路と前記走査線ドライバ回路及
び信号線ドライバ回路とを薄膜トランジスタで構成し
て、前記画素と同一基板上に形成したことを特徴とする
請求項１のマトリクス型表示装置。 - 【請求項４】 マトリクス状に配置された画素と、 各画素に走査信号、表示信号をそれぞれ供給する走査線
及び信号線と、 走査線に接続された走査線ドライバ回路と、 信号線に接続された信号線ドライバ回路とを有するマト
リクス型の表示装置において、 前記走査線ドライバ回路及び信号線ドライバ回路の内の
少なくとも一つを分割して構成した複数の部分回路と、前記 部分回路のそれぞれには電源セレクタ回路が接続さ
れ、 前記電源セレクタ回路によって選択された部分回路にの
み電源電圧が供給される ことを特徴とするマトリクス型
表示装置。 - 【請求項５】 前記信号線ドライバ回路は、信号線を選
択するためのデコーダ回路と、このデコーダ回路を制御
するためのカウンタ回路と、映像信号をサンプリングし
てデコーダ回路により選択された画素に対して表示信号
を出力するサンプリング回路とを有し、前記 デコーダ回路、カウンタ回路及びサンプリング回路
とをそれぞれ分割して前記部分回路を構成することを特
徴とする請求項４のマトリクス型表示装置。 - 【請求項６】 前記分割された走査線ドライバ回路は、
走査線を選択するためのデコーダ回路と、前記デコーダ
回路を制御するためのカウンタ回路とを有し、前記 デコーダ回路及びカウンタ回路をそれぞれ分割して
前記部分回路を構成することを特徴とする請求項４のマ
トリクス型表示装置。 - 【請求項７】 前記電源セレクタ回路に対してセレクト
信号を供給するためのセレクト信号発生回路をさらに有
し、 前記セレクト信号発生回路と前記走査線ドライバ回路及
び信号線ドライバ回路とを薄膜トランジスタで構成し
て、前記画素と同一基板上に形成したことを特徴とする
請求項４のマトリクス型表示装置。 - 【請求項８】 マトリクス状に配置された画素と、 各画素に走査信号、表示信号をそれぞれ供給する走査線
及び信号線と、 走査線に接続された走査線ドライバ回路と、 信号線に接続された信号線ドライバ回路とを有するマト
リクス型の表示装置において、 前記走査線ドライバ回路及び信号線ドライバ回路の内の
少なくとも一つを分割して構成した複数の部分回路と、前記部分回路のそれぞれには電源セレクタ回路が接続さ
れ、 前記電源セレクタ回路によって選択された部分回路にの
み電源電圧が供給され、 前記信号線ドライバ回路は、信号線を選択するためのデ
コーダ回路と、前記デコーダ回路を制御するためのカウ
ンタ回路と、映像信号をサンプリングしてデコーダ回路
により選択された画素に対して表示信号を出力するサン
プリング回路とを有し、 前記デコーダ回路、カウンタ回路及びサンプリング回路
とをそれぞれ分割して前記部分回路を構成し、 前記分割された走査線ドライバ回路は、走査線を選択す
るためのデコーダ回路と、前記デコーダ回路を制御する
ためのカウンタ回路とを有し、前記デコーダ回路及びカ
ウンタ回路をそれぞれ分割して前記部分回路を構成し、 前記分割されたカウンタ回路のそれぞれにはセレクタ回
路が接続され、 前記セレクタ回路には信号線クロックとセレクト信号が
入力され、 前記セレクタ回路は、前記カウンタ回路のそれぞれに選
択的にクロック信号を供給する ことを特徴とするマトリ
クス型表示装置。 - 【請求項９】 前記セレクタ回路及び電源セレクタ回路
に対してセレクト信号を供給するためのセレクト信号発
生回路をさらに有し、 前記セレクト信号発生回路と前記走査線ドライバ回路及
び信号線ドライバ回路とを薄膜トランジスタで構成し
て、前記画素と同一基板上に形成したことを特徴とする
請求項８のマトリクス型表示装置。 - 【請求項１０】 画素が複数配置され、 前記画素の各々には、走査線と、表示信号が出力される
信号線が接続されているマトリクス型の表示装置におい
て、 信号線ドライバ回路あるいは走査線ドライバ回路は直列
接続された複数の部分回路より構成され、１つの、ある
いは複数の部分回路の出力が他の部分回路のデータ入
力、あるいはクロック入力、あるいは電源入力を制御す
る構成を有し、且つ前記信号線ドライバ回路、あるいは
走査線ドライバ回路は、複数の群に分割され、前記信号線ドライバ回路、あるいは走査線ドライバ回路
は、カウンタ回路でデコーダ回路を制御する構成からな
り、 前記カウンタ回路にはそれぞれセレクタ回路が接続さ
れ、 前記セレクタ回路には信号線クロックとセレクト信号が
入力され、 前記セレクタ回路は、前記カウンタ回路のそれぞれに選
択的にクロック信号を供給し、 前記部分回路のそれぞれには電源セレクタ回路が接続さ
れ、 前記電源セレクタ回路によって選択された部分回路にの
み電源電圧が供給されること、 を特徴とするマトリクス
型表示装置。 - 【請求項１１】 請求項１０において、 信号線ドライバ、または走査線ドライバ、および前記各
群に選択的にクロック信号、あるいは電源電圧を供給す
る回路は薄膜トランジスタで構成され、前記画素と同一
の基板上に形成されること、を特徴としたマトリクス型
表示装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31160695A JP3526992B2 (ja) | 1995-11-06 | 1995-11-06 | マトリクス型表示装置 |
| US08/743,990 US5907313A (en) | 1995-11-06 | 1996-11-05 | Matrix-type display device |
| KR1019960053200A KR100343485B1 (ko) | 1995-11-06 | 1996-11-06 | 전기 광학 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31160695A JP3526992B2 (ja) | 1995-11-06 | 1995-11-06 | マトリクス型表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09127482A JPH09127482A (ja) | 1997-05-16 |
| JP3526992B2 true JP3526992B2 (ja) | 2004-05-17 |
Family
ID=18019282
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31160695A Expired - Fee Related JP3526992B2 (ja) | 1995-11-06 | 1995-11-06 | マトリクス型表示装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5907313A (ja) |
| JP (1) | JP3526992B2 (ja) |
| KR (1) | KR100343485B1 (ja) |
Families Citing this family (35)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3520396B2 (ja) * | 1997-07-02 | 2004-04-19 | セイコーエプソン株式会社 | アクティブマトリクス基板と表示装置 |
| JPH1145076A (ja) * | 1997-07-24 | 1999-02-16 | Semiconductor Energy Lab Co Ltd | アクティブマトリクス型表示装置 |
| CN1267871C (zh) * | 1997-08-21 | 2006-08-02 | 精工爱普生株式会社 | 显示装置 |
| JP3580092B2 (ja) * | 1997-08-21 | 2004-10-20 | セイコーエプソン株式会社 | アクティブマトリクス型表示装置 |
| TW556013B (en) * | 1998-01-30 | 2003-10-01 | Seiko Epson Corp | Electro-optical apparatus, method of producing the same and electronic apparatus |
| JP3622559B2 (ja) * | 1999-02-26 | 2005-02-23 | 株式会社日立製作所 | 液晶表示装置 |
| KR100609744B1 (ko) * | 1999-11-30 | 2006-08-09 | 엘지.필립스 엘시디 주식회사 | 액정표시소자의 구동방법 및 장치 |
| WO2001057839A1 (fr) * | 2000-02-02 | 2001-08-09 | Seiko Epson Corporation | Pilote d'affichage et afficheur utilisant ce pilote |
| US7088322B2 (en) | 2000-05-12 | 2006-08-08 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| JP2001324962A (ja) * | 2000-05-12 | 2001-11-22 | Hitachi Ltd | 液晶表示装置 |
| TW522374B (en) * | 2000-08-08 | 2003-03-01 | Semiconductor Energy Lab | Electro-optical device and driving method of the same |
| US6992652B2 (en) * | 2000-08-08 | 2006-01-31 | Semiconductor Energy Laboratory Co., Ltd. | Liquid crystal display device and driving method thereof |
| US6987496B2 (en) * | 2000-08-18 | 2006-01-17 | Semiconductor Energy Laboratory Co., Ltd. | Electronic device and method of driving the same |
| US7180496B2 (en) * | 2000-08-18 | 2007-02-20 | Semiconductor Energy Laboratory Co., Ltd. | Liquid crystal display device and method of driving the same |
| TW518552B (en) * | 2000-08-18 | 2003-01-21 | Semiconductor Energy Lab | Liquid crystal display device, method of driving the same, and method of driving a portable information device having the liquid crystal display device |
| TW514854B (en) * | 2000-08-23 | 2002-12-21 | Semiconductor Energy Lab | Portable information apparatus and method of driving the same |
| US7184014B2 (en) * | 2000-10-05 | 2007-02-27 | Semiconductor Energy Laboratory Co., Ltd. | Liquid crystal display device |
| TWI277057B (en) * | 2000-10-23 | 2007-03-21 | Semiconductor Energy Lab | Display device |
| US6927753B2 (en) * | 2000-11-07 | 2005-08-09 | Semiconductor Energy Laboratory Co., Ltd. | Display device |
| GB0030592D0 (en) | 2000-12-15 | 2001-01-31 | Koninkl Philips Electronics Nv | Active matrix device with reduced power consumption |
| US6747623B2 (en) * | 2001-02-09 | 2004-06-08 | Semiconductor Energy Laboratory Co., Ltd. | Liquid crystal display device and method of driving the same |
| FR2832537B1 (fr) * | 2001-11-16 | 2003-12-19 | Commissariat Energie Atomique | Procede et dispositif de commande en tension d'une source d'electrons a structure matricielle, avec regulation de la charge emise |
| TWI273539B (en) | 2001-11-29 | 2007-02-11 | Semiconductor Energy Lab | Display device and display system using the same |
| JP3913534B2 (ja) * | 2001-11-30 | 2007-05-09 | 株式会社半導体エネルギー研究所 | 表示装置及びこれを用いた表示システム |
| JP2004264361A (ja) * | 2002-03-29 | 2004-09-24 | Pioneer Electronic Corp | ディスプレイパネルの駆動装置 |
| KR20050004175A (ko) * | 2002-05-24 | 2005-01-12 | 코닌클리케 필립스 일렉트로닉스 엔.브이. | 전기 이동 디스플레이 디바이스와 그 구동 방법 |
| GB0212566D0 (en) | 2002-05-31 | 2002-07-10 | Koninkl Philips Electronics Nv | Display device |
| JP4067878B2 (ja) * | 2002-06-06 | 2008-03-26 | 株式会社半導体エネルギー研究所 | 発光装置及びそれを用いた電気器具 |
| US6982727B2 (en) * | 2002-07-23 | 2006-01-03 | Broadcom Corporation | System and method for providing graphics using graphical engine |
| KR20040028390A (ko) * | 2002-09-30 | 2004-04-03 | 삼성전자주식회사 | 액정표시장치 |
| US20050239091A1 (en) * | 2004-04-23 | 2005-10-27 | Collis Matthew P | Extraction of nucleic acids using small diameter magnetically-responsive particles |
| US20080311564A1 (en) * | 2004-08-06 | 2008-12-18 | Fort Thomas L | Sequences and Methods for Detection of Cytomegalovirus |
| JP4899910B2 (ja) * | 2007-02-14 | 2012-03-21 | ブラザー工業株式会社 | 表示パネルの制御装置 |
| JP5278729B2 (ja) * | 2007-04-27 | 2013-09-04 | Ｎｌｔテクノロジー株式会社 | 非矩形表示装置 |
| JP6880594B2 (ja) * | 2016-08-10 | 2021-06-02 | セイコーエプソン株式会社 | 表示ドライバー、電気光学装置及び電子機器 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR900009055B1 (ko) * | 1986-05-13 | 1990-12-17 | 상요덴기 가부시기가이샤 | 영상 표시 장치용 구동 회로 |
| US4963860A (en) * | 1988-02-01 | 1990-10-16 | General Electric Company | Integrated matrix display circuitry |
| JP2653099B2 (ja) * | 1988-05-17 | 1997-09-10 | セイコーエプソン株式会社 | アクティブマトリクスパネル，投写型表示装置及びビューファインダー |
| US5563624A (en) * | 1990-06-18 | 1996-10-08 | Seiko Epson Corporation | Flat display device and display body driving device |
| US5485173A (en) * | 1991-04-01 | 1996-01-16 | In Focus Systems, Inc. | LCD addressing system and method |
| US5598180A (en) * | 1992-03-05 | 1997-01-28 | Kabushiki Kaisha Toshiba | Active matrix type display apparatus |
| JPH06324644A (ja) * | 1993-05-13 | 1994-11-25 | Casio Comput Co Ltd | 表示装置 |
| US5574475A (en) * | 1993-10-18 | 1996-11-12 | Crystal Semiconductor Corporation | Signal driver circuit for liquid crystal displays |
| US5555001A (en) * | 1994-03-08 | 1996-09-10 | Prime View Hk Limited | Redundant scheme for LCD display with integrated data driving circuit |
-
1995
- 1995-11-06 JP JP31160695A patent/JP3526992B2/ja not_active Expired - Fee Related
-
1996
- 1996-11-05 US US08/743,990 patent/US5907313A/en not_active Expired - Lifetime
- 1996-11-06 KR KR1019960053200A patent/KR100343485B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09127482A (ja) | 1997-05-16 |
| KR970029307A (ko) | 1997-06-26 |
| US5907313A (en) | 1999-05-25 |
| KR100343485B1 (ko) | 2002-11-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3526992B2 (ja) | マトリクス型表示装置 | |
| CN108597437B (zh) | 一种移位寄存器、栅极驱动电路及其驱动方法、显示装置 | |
| KR100468562B1 (ko) | 고선명 액정 표시 장치 | |
| US7508479B2 (en) | Liquid crystal display | |
| US6989810B2 (en) | Liquid crystal display and data latch circuit | |
| KR100946008B1 (ko) | 표시 장치 및 그 구동 방법과 휴대 단말 장치 | |
| KR100432554B1 (ko) | 유기 전계 발광 디바이스 디스플레이 구동장치 및 방법 | |
| US20070024568A1 (en) | Shift register and display device using same | |
| US20050184979A1 (en) | Liquid crystal display device | |
| EP0869471A1 (en) | Data signal transfer in an active matrix display | |
| JPH1039823A (ja) | シフトレジスタ回路および画像表示装置 | |
| EP0943146A1 (en) | Bi-directional shift register | |
| JPH07281636A (ja) | 液晶表示装置に用いられる駆動装置ならびに列電極駆動用半導体集積回路および行電極駆動用半導体集積回路 | |
| EP1816627A2 (en) | Systems and methods for providing driving voltages to a display panel | |
| JPS6337394A (ja) | マトリクス表示装置 | |
| US6522317B1 (en) | Liquid-crystal display apparatus incorporating drive circuit in single integrated assembly | |
| US6795051B2 (en) | Driving circuit of liquid crystal display and liquid crystal display driven by the same circuit | |
| JP2714161B2 (ja) | 液晶ディスプレイ装置 | |
| CN113470559B (zh) | 驱动电路、驱动方法、显示面板及装置 | |
| JP4022990B2 (ja) | アクティブマトリクス型液晶表示装置 | |
| EP0570115B1 (en) | Parallel multi-phased amorphous silicon shift register for fast addressing of an amorphous silicon array | |
| JP2747583B2 (ja) | 液晶パネルの駆動回路及び液晶装置 | |
| JP2002202759A (ja) | 液晶表示装置 | |
| KR101385465B1 (ko) | 쉬프트 레지스터 및 이를 포함하는 액정 표시 장치, 이의구동 방법 | |
| US20040036702A1 (en) | Image display |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040217 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040218 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090227 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090227 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100227 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100227 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100227 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110227 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110227 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120227 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120227 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120227 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130227 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130227 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140227 Year of fee payment: 10 |
|
| LAPS | Cancellation because of no payment of annual fees |