JP3797337B2 - シフトレジスタおよび表示装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、シフトレジスタおよび表示装置に関し、特にクロック（ド）インバータを多段接続してなるクロックインバータ方式のシフトレジスタおよび当該シフトレジスタを周辺駆動回路の一部に用いたアクティブマトリクス型表示装置に関する。
【０００２】
【従来の技術】
従来、クロックインバータを用いたシフトレジスタでは、正側電源と負側電源との間に４つのトランジスタ素子を直列に接続してなるクロックインバータを基本回路として用い、入力パルスを基にクロックパルスに同期して転送、保持を行うようにしている（例えば、特許文献１参照）。
【０００３】
【特許文献１】
特開平１１−１３４８９３号公報（特に、段落００１８〜００２０、段落００２３〜００２５および図２，図４）
【０００４】
以下、従来例に係るシフトレジスタについて図面を用いて具体的に説明する。図９は、従来例に係るシフトレジスタの１つの転送段の回路構成を示す回路図である。同図から明らかなように、一対のクロックインバータ１０１，１０２およびその後段のインバータ１０３からなる回路を単位として１つの転送段が構成されている。そして、この転送段が複数段縦続接続されることによってシフトレジスタを構成することになる。
【０００５】
クロックインバータ１０１は、ゲート同士およびドレイン同士がそれぞれ共通に接続されてＣ−ＭＯＳインバータを構成するＰＭＯＳトランジスタＱｐ１０１およびＮＭＯＳトランジスタＱｎ１０１と、ＰＭＯＳトランジスタＱｐ１０１のソースと正側電源ＶＤＤとの間に接続され、クロックパルスｃｋ１をゲート入力とするＰＭＯＳトランジスタＱｐ１０２と、ＮＭＯＳトランジスタＱｎ１０１のソースと負側電源ＶＳＳとの間に接続され、クロックパルスｃｋ１と逆相のクロックパルスｃｋ１ｘをゲート入力とするＮＭＯＳトランジスタＱｎ１０２とから構成されている。
【０００６】
クロックインバータ１０２も、クロックインバータ１０１と同様に、ゲート同士およびドレイン同士がそれぞれ共通に接続されてＣ−ＭＯＳインバータを構成するＭＯＳトランジスタＱｐ１０３，Ｑｎ１０３と、ＰＭＯＳトランジスタＱｐ１０３のソースと正側電源ＶＤＤとの間に接続され、クロックパルスｃｋ１ｘをゲート入力とするＰＭＯＳトランジスタＱｐ１０４と、ＮＭＯＳトランジスタＱｎ１０３のソースと負側電源ＶＳＳとの間に接続され、クロックパルスｃｋ１をゲート入力とするＮＭＯＳトランジスタＱｎ１０４とから構成されている。
【０００７】
これらクロックインバータ１０１，１０２は各出力端、即ちＭＯＳトランジスタＱｐ１０１，Ｑｎ１０１のドレイン共通接続点とＭＯＳトランジスタＱｐ１０３，Ｑｎ１０３のドレイン共通接続点が相互に接続されている。そして、クロックインバータ１０１の入力端、即ちＭＯＳトランジスタＱｐ１０１，Ｑｎ１０１のゲート共通接続点に入力パルスｓｔ１が与えられ、クロックインバータ１０２の出力端から出力パルスｏｕｔ１が取り出される。
【０００８】
インバータ１０３は、正側電源ＶＤＤと負側電源ＶＳＳとの間に直列に接続され、ゲート同士およびドレイン同士がそれぞれ共通に接続されたＰＭＯＳトランジスタＱｐ１０５およびＮＭＯＳトランジスタＱｎ１０５からなるＣ−ＭＯＳインバータ構成となっている。このインバータ１０３は入力端、即ちＭＯＳトランジスタＱｐ１０５，Ｑｎ１０５のゲート共通接続点がクロックインバータ１０２の出力端に、その出力端、即ちＭＯＳトランジスタＱｐ１０３，Ｑｎ１０３のドレイン共通接続点がクロックインバータ１０２の入力端、即ちＭＯＳトランジスタＱｐ１０３，Ｑｎ１０３のゲート共通接続点にそれぞれ接続されている。
【０００９】
図１０に、入力パルスｓｔ１、クロックパルスｃｋ１，ｃｋ１ｘおよび出力パルスｏｕｔ１のタイミング関係を示す。入力パルスｓｔ１は、クロックパルスｃｋ１の高レベルの期間（転送期間）でクロックインバータ１０１に取り込まれ、クロックパルスｃｋ１ｘの高レベルの期間（保持期間）でクロックインバータ１０２およびインバータ１０３にホールドされることによって出力パルスｏｕｔ１として次段の転送段へ転送（シフト）される。
【００１０】
【発明が解決しようとする課題】
上記従来例に係るシフトレジスタにおいて、基本回路であるクロックインバータ１０１，１０２ではＶＤＤ−ＶＳＳ間のトランジスタの素子数が４つと多く、転送波形の立ち上がり、立ち下がりを高速にするためにトランジスタのサイズを大きくすると、各転送段の入力ゲート容量が増加し、それを前段の転送段が駆動するためにはさらにトランジスタサイズを大きくして駆動能力を上げなければならないため、シフトレジスト動作の高速化の妨げとなるという課題がある。
【００１１】
また、トランジスタの閾値電圧Ｖｔｈの変動に弱く、しかもトランジスタ自体のＶｔｈによって電源電圧の低電圧化が難しくなるという課題もある。さらに、一例として、ＰｃｈＭＯＳトランジスタの閾値電圧Ｖｔｈが約２．５Ｖ程度、ＮｃｈＭＯＳトランジスタの閾値電圧Ｖｔｈが約１．０Ｖ〜１．５Ｖ程度であると仮定すると、正側の回路が約２．０Ｖ〜３．０Ｖ程度で動作を開始するのに対して、負側の回路では約５Ｖ程度でないと動作を開始できないため、正側／負側の動作の対称性の点でも問題となる。
【００１２】
本発明は、上記課題に鑑みてなされたものであり、その目的とするところは、正側電源−負側電源間のトランジスタの素子数を減らし、電源電圧の低電圧化およびシフトレジスト動作の高速化を可能としたシフトレジスタおよびこれを周辺駆動回路の一部として用いた表示装置を提供することにある。
【００１３】
【課題を解決するための手段】
本発明によるシフトレジスタは、入力パルスを一方の入力とするＮＡＮＤ回路からなる転送部と、電源とクロックパルスが与えられるクロック入力端との間に直列に接続され、ゲート同士およびドレイン同士が共通に接続されたＰＭＯＳトランジスタおよびＮＭＯＳトランジスタを有し、前記ＮＡＮＤ回路の出力端に入力端が接続され、出力電位を前記ＮＡＮＤ回路にその他方の入力として与える保持部とを有する単位回路からなる構成となっている。かかる構成のシフトレジスタは、単位回路が複数段縦続接続されることにより、２次元状に配列された複数の画素と、これら複数の画素の各々を列単位あるいは行単位で選択する走査回路とを有する表示装置において、当該走査回路として用いられる。
【００１４】
上記構成のシフトレジスタまたはこれを走査回路として用いた表示装置において、ＮＡＮＤ回路からなる転送部は、その一方の入力となる入力パルスを取り込み、その他方の入力となる保持部の出力電位に基づいて当該保持部へ転送する。保持部は、転送部から転送されたパルスをクロックパルスに同期して保持し、出力する。すなわち、シフトレジスタの保持機能が、クロックパルス自体を用いて行われる。また、転送部を構成するＮＡＮＤ回路については、正側電源と負側電源との間に３つのトランジスタをいわゆる縦積みすることで実現できる。
【００１５】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して詳細に説明する。
【００１６】
［第１実施形態］
図１は、本発明の第１実施形態に係るシフトレジスタの１つの転送段の回路構成を示す回路図である。図１から明らかなように、本実施形態に係るシフトレジスタは、各転送段（単位回路）が入力パルスｓｔを取り込む転送部１１と、その取り込んだパルスを保持する保持部１２とを有し、単一のクロックパルスｃｋに同期してシフトレジスト動作を行う構成となっている。
【００１７】
転送部１１は、ＮＡＮＤ回路からなる回路構成となっている。すなわち、転送部１１は、ドレインが正側電源ＶＤＤに接続されたＰＭＯＳトランジスタＱｐ１１と、このＰＭＯＳトランジスタＱｐ１１に対して並列に接続されたＰＭＯＳトランジスタＱｐ１２と、これらＭＯＳトランジスタＱｐ１１，Ｑｐ１２とドレイン同士が共通に接続されたＮＭＯＳトランジスタＱｎ１１と、このＮＭＯＳトランジスタＱｎ１１のソースにドレインが接続され、ソースが負側電源ＶＤＤ（または、ＧＮＤ）に接続されたＮＭＯＳトランジスタＱｎ１２とを有する構成となっている。
【００１８】
この転送部１１において、ＰＭＯＳトランジスタＱｐ１１とＭＯＳトランジスタＱｐ１１のゲート同士が共通に接続され、このゲート共通接続点に入力パルスｓｔが与えられる。また、ＰＭＯＳトランジスタＱｐ１２とＭＯＳトランジスタＱｎ１２のゲート同士が共通に接続され、このゲート共通接続点には保持部１２の出力電位が与えられる。
【００１９】
ＮＡＮＤ回路については、図１から明らかなように、正側電源ＶＤＤと負側電源ＶＳＳ（または、ＧＮＤ）との間に、３つのトランジスタ、即ちＭＯＳトランジスタＱｐ１１（Ｑｐ１２），Ｑｎ１１，Ｑｎ１２を縦積みすることによって実現できる。なお、ＮＡＮＤ回路としては、図１に示した回路構成のものに限られるものではなく、種々の周知の回路構成のものを用いることができる。種々の周知の回路構成のものはいずれも、ＶＤＤ−ＶＳＳ間のトランジスタの素子数が３つとなっている。
【００２０】
保持部１２は、ドレインが正側電源ＶＤＤに接続されたＰＭＯＳトランジスタＱｐ２１と、このＰＭＯＳトランジスタＱｐ２１とゲート同士およびドレイン同士がそれぞれ共通に接続されたＮＭＯＳトランジスタＱｎ２１とを有し、ＮＭＯＳトランジスタＱｎ２１のソースにクロックパルスｃｋが与えられる構成となっている。
【００２１】
この保持部１２において、ＭＯＳトランジスタＱｐ２１，Ｑｎ２１のゲート共通接続点が転送部１１の出力端、即ちＭＯＳトランジスタＱｐ１１，Ｑｐ１２，Ｑｎ１１のドレイン共通接続点に接続されている。また、保持部１２の出力端、即ちＭＯＳトランジスタＱｐ２１，Ｑｎ２１のドレイン共通接続点が、転送部１１のＭＯＳトランジスタＱｐ１２，Ｑｎ１２のゲート共通接続点に接続され、当該ゲート共通接続点に対して出力電位を与える。
【００２２】
次に、上記構成の第１実施形態に係るシフトレジスタの１つの転送段の回路動作について、図２のタイミングチャートを用いて説明する。図２のタイミングチャートには、入力パルスｓｔ、クロックパルスｃｋ、転送部１１の出力電位（保持部１２の入力電位）Ａおよび出力パルスｏｕｔのタイミング関係が示されている。
【００２３】
時刻ｔ１１で入力パルスｓｔが高レベル(以下、「“Ｈ”レベル」と記す)から低レベル（以下、「“Ｌ”レベル」と記す）へ遷移すると、転送部１１即ちＮＡＮＤ回路が“Ｌ”レベルを認識、即ちＰＭＯＳトランジスタＱｐ１１がオン状態となり、その出力電位Ａを“Ｈ”レベル側へ変化させる。なお、時刻ｔ１１以前の出力電位Ａは未確定の状態にある。
【００２４】
次に、時刻ｔ１２では、クロックパルスｃｋが“Ｈ”レベルから“Ｌ”レベルへ遷移することにより、保持部１２のＮＭＯＳトランジスタＱｎ２１のソース電位が“Ｌ”レベルとなり、当該ＮＭＯＳトランジスタＱｎ２１がオン状態になるため、保持部１２の出力電位、即ち出力パルスｏｕｔが“Ｈ”レベルから“Ｌ”レベルに遷移する。
【００２５】
次に、時刻ｔ１３では、入力パルスｓｔが“Ｌ”レベルから“Ｈ”レベルへ遷移するが、保持部１２の出力電位が“Ｌ”レベルの状態にあり、これによってＰＭＯＳトランジスタＱｐ１２がオン状態にあり、ＮＭＯＳトランジスタＱｎ１２がオフ状態にあるため、転送部１１の出力電位Ａは“Ｈ”レベルのまま保持される。
【００２６】
次に、時刻ｔ１４では、クロックパルスｃｋが“Ｌ”レベルから“Ｈ”レベルへ遷移することにより、保持部１２のＮＭＯＳトランジスタＱｎ２１のソース電位が“Ｈ”レベルとなり、当該ＮＭＯＳトランジスタＱｎ２１がオフ状態になるため、出力パルスｏｕｔが“Ｌ”レベルから“Ｈ”レベルに遷移する。これにより、ＰＭＯＳトランジスタＱｐ１１，Ｑｐ１２が共にオフ状態になり、ＮＭＯＳトランジスタＱｎ１２がオン状態になるため、転送部１１の出力電位Ａが“Ｈ”レベルから“Ｌ”レベルへ遷移する。
【００２７】
次に、時刻ｔ１５では、時刻ｔ１２と同様に、クロックパルスｃｋが“Ｈ”レベルから“Ｌ”レベルへ遷移するが、入力パルスｓｔが“Ｈ”レベルの状態にあるため、ＰＭＯＳトランジスタＱｐ１１，Ｑｐ１２が共にオフ状態、ＮＭＯＳトランジスタＱｎ１１，Ｑｎ１２が共にオン状態になっている。その結果、転送部１１の出力電位Ａが“Ｌ”レベルの状態にあるため、出力パルスｏｕｔは“Ｈ”レベルのままとなる。
【００２８】
上記の一連の過程を経ることで、入力パルスｓｔを転送部１１が取り込み、これを保持部１２がホールドしかつ波形整形して次段の転送段へ転送するシフトレジスト動作が行われる。すなわち、シフトレジスタの機能の中で保持を行う機能を、当該レジスタ内で独立して行うのではなく、クロックパルスｃｋ（それに準ずるパルスでも良い）自体を用いて保持を行う動作が行われる。
【００２９】
上述したように、ＮＡＮＤ回路を用いて転送機能を実現する転送部１１と、クロックパルスｃｋ（または、それに準ずるパルス）自体を用いて保持機能を実現する保持部１２とによって単位回路（転送段）を構成したことにより、正側電源ＶＤＤ−負側電源ＶＳＳ（または、ＧＮＤ）間のトランジスタの素子数を３つに抑えることができるため、従来技術の４つに比べてトランジスタを１つ減らすことができる。これにより、転送波形の立ち上がり、立ち下がりを高速にするためにトランジスタのサイズを大きくしても、各転送段の入力ゲート容量の増加を抑えることができるため、トランジスタサイズを大きくしてのシフトレジスト動作の高速化が可能になる。
【００３０】
また、トランジスタが１つ減ることにより、トランジスタの閾値電圧Ｖｔｈ分だけ電源電圧の低電圧化が可能になる。さらに、一例として、ＰｃｈＭＯＳトランジスタの閾値電圧Ｖｔｈが約２．５Ｖ程度、ＮｃｈＭＯＳトランジスタの閾値電圧Ｖｔｈが約１．０Ｖ〜１．５Ｖ程度であると仮定すると、負側の回路が約２．５Ｖ程度で動作を開始し、正側の回路が約２．０Ｖ〜３．０Ｖ程度で動作を開始することになるため、正側／負側の動作の対称性についての問題も解消できることになる。
【００３１】
図３は、上記構成の転送段（単位回路）を多段接続してなるシフトレジスタの構成を示す回路図である。また、多段接続の場合のタイミングチャートを図４に示す。
【００３２】
図３から明らかなように、多段接続（本例では、２段接続）する場合には、上記構成の転送段（単位回路）１０（１０−１，１０−２）を縦続接続し、1段目の転送段１０−１の出力パルスｏｕｔ１を２段目の転送段１０−２にその入力パルスｓｔ２として与えるとともに１段目の転送段１０−１と２段目の転送段１０−２とにそれぞれ位相が１／４ずれたクロックパルスｃｋ１，ｃｋ２を与えるようにすることにより、シフトレジスト動作が可能になる。
【００３３】
図４のタイミングチャートにおいて、１段目の転送段１０−１の動作タイミングｔ１１〜ｔ１５が図２の動作タイミングｔ１１〜ｔ１５に対応し、２段目の転送段１０−２の動作タイミングｔ２１〜ｔ２５が図２の動作タイミングｔ１１〜ｔ１５に対応することになる。
【００３４】
ここでは、２段の場合を例に挙げたが、３段以上の場合には、同様に各転送段を縦続接続するとともに、奇数段目の転送段１０−１，１０−３，…と偶数段目の転送段１０−２，１０−４，…とにそれぞれ位相が１／４ずれたクロックパルスｃｋ１，ｃｋ２を与えるようにすれば良い。ただし、奇数段目の転送段１０−１，１０−３，…において、1段目、５段目、…にクロックパルスｃｋ１を与える場合３段目、７段目、…にはクロックパルスｃｋ１と逆相のクロックパルスｃｋ１ｘを与えることになる。同様に、偶数段目の転送段１０−２，１０−４，…において、２段目、６段目、…にクロックパルスｃｋ２を与える場合４段目、８段目、…にはクロックパルスｃｋ２と逆相のクロックパルスｃｋ２ｘを与えることになる。いずれの場合にも、奇数段目の転送段１０−１，１０−３，…と偶数段目の転送段１０−２，１０−４，…とにそれぞれ位相が１／４ずれたクロックパルスｃｋ１，ｃｋ２が与えることに変わりはない。
【００３５】
［第２実施形態］
図５は、本発明の第２実施形態に係るシフトレジスタの１つの転送段の回路構成を示す回路図であり、図中、図１と同等部分には同一の符号を付して示している。本実施形態に係るシフトレジスタは、第１実施形態に係るシフトレジスタを基本構成としている。すなわち、第１実施形態の単位回路（転送段）１０に加えて、インバータ回路２１、波形整形用転送回路２２および立ち上がり改善回路２３を有する構成となっている。
【００３６】
インバータ回路２１は、前段の転送段の影響を無くし論理整合をとるためのものであり、正側電源ＶＤＤと負側電源ＶＳＳ（または、ＧＮＤ）との間に直列に接続されたＰＭＯＳトランジスタＱｐ３１およびＮＭＯＳトランジスタＱｎ３１によって構成されている。これらＭＯＳトランジスタＱｐ３１，Ｑｎ３１は、ゲート同士およびドレイン同士がそれぞれ共通に接続されることによってＣ−ＭＯＳインバータを構成している。そして、ＭＯＳトランジスタＱｐ３１，Ｑｎ３１のゲート共通接続点には入力パルスｓｔが与えられる。
【００３７】
波形整形用転送回路２２は、インバータ回路２１を経た入力パルスｓｔに対して波形整形の処理を施して単位回路１０に転送するためのものであり、ドレインが正側電源ＶＤＤに接続されたＰＭＯＳトランジスタＱｐ４１と、このＰＭＯＳトランジスタＱｐ４１とゲート同士およびドレイン同士がそれぞれ共通に接続されたＮＭＯＳトランジスタＱｎ４１とを有し、ＮＭＯＳトランジスタＱｎ４１のソースにクロックパルスｃｋ１が与えられる構成となっている。
【００３８】
この波形整形用転送回路２２において、その入力端、即ちＭＯＳトランジスタＱｐ４１，Ｑｎ４１のゲート共通接続点がインバータ回路２１の出力端、即ちＭＯＳトランジスタＱｐ３１，Ｑｎ３１のドレイン共通接続点に接続され、その出力端、即ちＭＯＳトランジスタＱｐ４１，Ｑｎ４１のドレイン共通接続点が単位回路１０の入力端、即ちＭＯＳトランジスタＱｐ１１，Ｑｎ１１のゲート共通接続点に接続されている。
【００３９】
立ち上がり改善回路２３は、出力パルスＯＵＴの立ち上がりを改善するためのものであり、正側電源ＶＤＤと負側電源ＶＳＳ（または、ＧＮＤ）との間に直列に接続されたＰＭＯＳトランジスタＱｐ５１およびＮＭＯＳトランジスタＱｎ５１と、単位回路１０のＮＭＯＳトランジスタＱｎ２１に対して並列に接続されたＰＭＯＳトランジスタＱｐ５２とによって構成されている。
【００４０】
この立ち上がり改善回路２３において、ＭＯＳトランジスタＱｐ５１，Ｑｎ５１は、ゲート同士およびドレイン同士がそれぞれ共通に接続されることによってＣ−ＭＯＳインバータを構成している。ＭＯＳトランジスタＱｐ５１，Ｑｎ５１のゲート共通接続点は、単位回路１０のＭＯＳトランジスタＱｐ２１，Ｑｎ２１のゲート共通接続点に接続されている。ＰＭＯＳトランジスタＱｐ５２は、そのゲートがＭＯＳトランジスタＱｐ５１，Ｑｎ５１のドレイン共通接続点に接続されている。
【００４１】
上記構成の第２実施形態に係るシフトレジスタにおいて、波形整形用転送回路２２のＮＭＯＳトランジスタＱｎ４１のソースにクロックパルスｃｋ１が与えられるのに対して、単位回路１０のＮＭＯＳトランジスタＱｎ２１のソースには、クロックパルスｃｋ１に対して１／４位相だけずれたクロックパルスｃｋ２が与えられることになる。
【００４２】
ここで、波形整形用転送回路２２の回路動作について説明する。波形整形用転送回路２２はクロックパルスｃｋ１によって動作することで、当該波形整形用転送回路２２の入力パルスに対して波形整形を行いながら、その波形整形後のパルスを次段の単位回路１０に転送することになる。この波形整形用転送回路２２による波形整形の作用により、入力パルスｓｔが立ち上がり、立ち下がりが急峻なパルスとして単位回路１０に入力されるため、当該単位回路１０の周波数特性を向上できる。なお、波形整形用転送回路２２を通過することによってパルスの位相が反転する。
【００４３】
この位相反転を考慮し、パルス波形の論理整合をとるために設けられたのがインバータ回路２１である。すなわち、インバータ回路２１は入力パルスｓｔの位相を反転させることで、単位回路１０との間に位相反転を生じさせる波形整形用転送回路２２が介在していても、入力パルスｓｔと同相のパルスを単位回路１０に与えるようにしている。ただし、インバータ回路２１は必須のものではない。すなわち、波形整形用転送回路２２のＮＭＯＳトランジスタＱｎ４１のソースに対して、クロックパルスｃｋ１ではなく、それと逆相のクロックパルスｃｋ１ｘを与えるようにすれば、インバータ回路２１が無くても、入力パルスｓｔと同相のパルスを単位回路１０に与えるようにすることができる。
【００４４】
次に、立ち上がり改善回路２３の回路動作について説明する。先ず、単位回路１０では、クロックパルスｃｋ２がＮＭＯＳトランジスタＱｎ２１を通して与えられる構成が採られていることにより、当該ＮＭＯＳトランジスタＱｎ２１に起因して出力パルスｏｕｔの立ち上がりの特性が悪くなる。この立ち上がりの特性を改善するために設けられたのが、立ち上がり改善回路２３である。
【００４５】
この立ち上がり改善回路２３において、単位回路１０のＮＭＯＳトランジスタＱｎ２１に対して並列に接続されたＰＭＯＳトランジスタＱｐ５２は、当該ＮＭＯＳトランジスタＱｎ２１と共にＣ−ＭＯＳトランスファーゲートゲート（トランスミッションゲート）を構成している。このＣ−ＭＯＳトランスファーゲートゲートを通してクロックパルスｃｋ２を与えるようにすることで、クロックパルスｃｋ２の立ち上がりに対してＰＭＯＳトランジスタＱｐ５２が瞬時に応答するため、ＮＭＯＳトランジスタＱｎ２１のみを通して与えられる場合に比べて、出力パルスｏｕｔの立ち上がりの特性を改善できる。
【００４６】
ここで、ＭＯＳトランジスタＱｐ５１，Ｑｎ５１からなるＣ−ＭＯＳインバータは、ＮＭＯＳトランジスタＱｎ２１のゲートに与えられるパルスと逆相のパルスをＰＭＯＳトランジスタＱｐ５２のゲートに与えるために設けられたものである。したがって、ＮＭＯＳトランジスタＱｎ２１のゲートに与えられるパルスと逆相のパルスを別途生成し、この生成したパルスをＰＭＯＳトランジスタＱｐ５２のゲートに与える構成を採ることができるのであれば、ＭＯＳトランジスタＱｐ５１，Ｑｎ５１からなるＣ−ＭＯＳインバータを省略することも可能である。
【００４７】
上述したように、第２実施形態に係るシフトレジスタにおいては、第１実施形態に係るシフトレジスタを基本の構成とし、これに加えて波形整形用転送回路２２および立ち上がり改善回路２３を有する構成としたことにより、第１実施形態に係るシフトレジスタによる作用効果に加えて、次のような作用効果を得ることができる。すなわち、波形整形用転送回路２２による作用によって周波数特性を向上することができ、また立ち上がり改善回路２３による作用によって出力パルスｏｕｔの立ち上がり特性を改善することができる。
【００４８】
本実施形態に係るシフトレジスタも、第１実施形態に係るシフトレジスタと同様に多段接続されて用いられる。ここで、従来例に係る多段接続のシフトレジスタと、本実施形態に係る多段接続のシフトレジスタとを比較する。ＶＤＤ−ＶＳＳ間のトランジスタ数が４つの従来例に係る多段接続のシフトレジスタの場合には、図６のタイミングチャートから明らかなように、電源電圧を下げると誤動作し、また波形のなまりが大きいため、電源電圧の低電圧化およびシフトレジスト動作の高速化が難しい。
【００４９】
これに対して、ＶＤＤ−ＶＳＳ間のトランジスタ数が３つの本実施形態に係る多段接続のシフトレジスタの場合には、図７のタイミングチャートから明らかなように、電源電圧を下げても誤動作しにくく、例えば電源電圧が５．５Ｖ程度でもデータの転送を行うことができ、また波形のなまりも小さい。したがって、従来例に係る多段接続のシフトレジスタに比べて、電源電圧の低電圧化およびシフトレジスト動作の高速化が可能となる。
【００５０】
［適用例］
以上説明した各実施形態に係るシフトレジスタは、アクティブマトリクス型表示装置、例えば、画素の表示素子として液晶セルを用いてなるアクティブマトリクス型液晶表示装置において、その周辺駆動回路の一部、例えば水平駆動回路や垂直駆動回路の走査回路（スキャナ）として用いて好適なものである。
【００５１】
図８は、本発明に係るシフトレジスタが適用されるアクティブマトリクス型液晶表示装置の構成の一例を示す回路図である。図８において、複数行分の走査ライン３１の各々と複数列分の信号ライン３２の各々の交差部には複数の画素３３が２次元状に配置されている。
【００５２】
複数の画素部３３は各々、走査ライン３１にゲート電極が、信号ライン３２にソース電極がそれぞれ接続された画素トランジスタ、例えばＴＦＴ(Thin Film Transistor;薄膜トランジスタ)３４と、このＴＦＴ３４のドレイン電極に画素電極が接続された液晶セル３５と、当該ドレイン電極に一方の電極が接続された保持容量３６とを有する構成となっている。液晶セル３５の対向電極には、コモン電位Ｖｃｏｍが各画素共通に印加される。保持容量３６の他方の電極は、ＣＳライン３９に対して各画素共通に接続されている。
【００５３】
複数の画素３３の各々については、列単位で選択して駆動するための水平駆動回路３７と、行単位で選択して駆動するための垂直駆動回路３８とによって画素単位に選択され、水平駆動回路３７から信号ライン３２を通して信号が書き込まれることになる。水平駆動回路３７および垂直駆動回路３８は、水平方向および垂直方向に順次走査するため走査回路を内蔵しており、この走査回路として先述した各実施形態に係るシフトレジスタが用いられる。
【００５４】
このように、アクティブマトリクス型液晶表示装置において、その周辺駆動回路の一部、例えば水平駆動回路３７や垂直駆動回路３８の走査回路として、先述した各実施形態に係るシフトレジスタを用いることにより、これらシフトレジスタは、それを駆動する電源電圧の低電圧化およびシフトレジスト動作の高速化が可能であることから、液晶表示装置自体の電源電圧の低電圧化および表示速度の高速化を図ることができる。
【００５５】
なお、本適用例では、画素の表示素子として液晶セルを用いた液晶表示装置の走査回路（シフトレジスタ）に適用した場合を例に挙げて説明したが、液晶表示装置の走査回路への限られるものではなく、画素の表示素子としてＥＬ(electroluminescence) 素子を用いたＥＬ表示装置など、アクティブマトリクス型表示装置全般の走査回路に適用可能である。
【００５６】
さらに、本発明は、表示装置の走査回路に用いられるシフトレジスタへの適用に限定されるものではなく、例えば、ＣＭＯＳイメージャに代表されるＸ−Ｙアドレス型固体撮像素子の走査回路に用いられるシフトレジスタに適用することも可能である。
【００５７】
【発明の効果】
以上説明したように、本発明によれば、ＮＡＮＤ回路を用いて転送機能を実現するとともに、クロックパルス（または、それに準ずるパルス）自体を用いて保持機能を実現する構成としたことにより、電源電圧の低電圧化およびシフトレジスト動作の高速化が可能になる。
【図面の簡単な説明】
【図１】本発明の第１実施形態に係るシフトレジスタの１つの転送段の回路構成を示す回路図である。
【図２】第１実施形態に係るシフトレジスタの動作説明に供するタイミングチャートである。
【図３】第１実施形態に係る単位回路を２段縦続接続した場合の構成を示す回路図である。
【図４】２段縦続接続の場合のシフトレジスタの動作説明に供するタイミングチャートである。
【図５】本発明の第２実施形態に係るシフトレジスタの１つの転送段の回路構成を示す回路図である。
【図６】従来例に係る多段接続のシフトレジスタの動作説明に供するタイミングチャートである。
【図７】第２実施形態に係る多段接続のシフトレジスタの動作説明に供するタイミングチャートである。
【図８】本発明によるシフトレジスタが適用されるアクティブマトリクス型液晶表示装置の構成の一例を示す回路図である。
【図９】従来例に係るクロックインバータ方式のシフトレジスタの構成を示す回路図である。
【図１０】従来例に係るクロックインバータ方式のシフトレジスタの動作説明に供するタイミングチャートである。
【符号の説明】
１０，１０−１，１０−２…単位回路（転送段）、１１…転送部、１２…保持部、２１…インバータ回路、２２…波形整形用転送回路、２３…立ち上がり改善回路、３３…画素、３４…ＴＦＴ（薄膜トランジスタ）、３５…液晶セル、３６…保持容量、３７…水平駆動回路、３８…垂直駆動回路
【発明の属する技術分野】
本発明は、シフトレジスタおよび表示装置に関し、特にクロック（ド）インバータを多段接続してなるクロックインバータ方式のシフトレジスタおよび当該シフトレジスタを周辺駆動回路の一部に用いたアクティブマトリクス型表示装置に関する。
【０００２】
【従来の技術】
従来、クロックインバータを用いたシフトレジスタでは、正側電源と負側電源との間に４つのトランジスタ素子を直列に接続してなるクロックインバータを基本回路として用い、入力パルスを基にクロックパルスに同期して転送、保持を行うようにしている（例えば、特許文献１参照）。
【０００３】
【特許文献１】
特開平１１−１３４８９３号公報（特に、段落００１８〜００２０、段落００２３〜００２５および図２，図４）
【０００４】
以下、従来例に係るシフトレジスタについて図面を用いて具体的に説明する。図９は、従来例に係るシフトレジスタの１つの転送段の回路構成を示す回路図である。同図から明らかなように、一対のクロックインバータ１０１，１０２およびその後段のインバータ１０３からなる回路を単位として１つの転送段が構成されている。そして、この転送段が複数段縦続接続されることによってシフトレジスタを構成することになる。
【０００５】
クロックインバータ１０１は、ゲート同士およびドレイン同士がそれぞれ共通に接続されてＣ−ＭＯＳインバータを構成するＰＭＯＳトランジスタＱｐ１０１およびＮＭＯＳトランジスタＱｎ１０１と、ＰＭＯＳトランジスタＱｐ１０１のソースと正側電源ＶＤＤとの間に接続され、クロックパルスｃｋ１をゲート入力とするＰＭＯＳトランジスタＱｐ１０２と、ＮＭＯＳトランジスタＱｎ１０１のソースと負側電源ＶＳＳとの間に接続され、クロックパルスｃｋ１と逆相のクロックパルスｃｋ１ｘをゲート入力とするＮＭＯＳトランジスタＱｎ１０２とから構成されている。
【０００６】
クロックインバータ１０２も、クロックインバータ１０１と同様に、ゲート同士およびドレイン同士がそれぞれ共通に接続されてＣ−ＭＯＳインバータを構成するＭＯＳトランジスタＱｐ１０３，Ｑｎ１０３と、ＰＭＯＳトランジスタＱｐ１０３のソースと正側電源ＶＤＤとの間に接続され、クロックパルスｃｋ１ｘをゲート入力とするＰＭＯＳトランジスタＱｐ１０４と、ＮＭＯＳトランジスタＱｎ１０３のソースと負側電源ＶＳＳとの間に接続され、クロックパルスｃｋ１をゲート入力とするＮＭＯＳトランジスタＱｎ１０４とから構成されている。
【０００７】
これらクロックインバータ１０１，１０２は各出力端、即ちＭＯＳトランジスタＱｐ１０１，Ｑｎ１０１のドレイン共通接続点とＭＯＳトランジスタＱｐ１０３，Ｑｎ１０３のドレイン共通接続点が相互に接続されている。そして、クロックインバータ１０１の入力端、即ちＭＯＳトランジスタＱｐ１０１，Ｑｎ１０１のゲート共通接続点に入力パルスｓｔ１が与えられ、クロックインバータ１０２の出力端から出力パルスｏｕｔ１が取り出される。
【０００８】
インバータ１０３は、正側電源ＶＤＤと負側電源ＶＳＳとの間に直列に接続され、ゲート同士およびドレイン同士がそれぞれ共通に接続されたＰＭＯＳトランジスタＱｐ１０５およびＮＭＯＳトランジスタＱｎ１０５からなるＣ−ＭＯＳインバータ構成となっている。このインバータ１０３は入力端、即ちＭＯＳトランジスタＱｐ１０５，Ｑｎ１０５のゲート共通接続点がクロックインバータ１０２の出力端に、その出力端、即ちＭＯＳトランジスタＱｐ１０３，Ｑｎ１０３のドレイン共通接続点がクロックインバータ１０２の入力端、即ちＭＯＳトランジスタＱｐ１０３，Ｑｎ１０３のゲート共通接続点にそれぞれ接続されている。
【０００９】
図１０に、入力パルスｓｔ１、クロックパルスｃｋ１，ｃｋ１ｘおよび出力パルスｏｕｔ１のタイミング関係を示す。入力パルスｓｔ１は、クロックパルスｃｋ１の高レベルの期間（転送期間）でクロックインバータ１０１に取り込まれ、クロックパルスｃｋ１ｘの高レベルの期間（保持期間）でクロックインバータ１０２およびインバータ１０３にホールドされることによって出力パルスｏｕｔ１として次段の転送段へ転送（シフト）される。
【００１０】
【発明が解決しようとする課題】
上記従来例に係るシフトレジスタにおいて、基本回路であるクロックインバータ１０１，１０２ではＶＤＤ−ＶＳＳ間のトランジスタの素子数が４つと多く、転送波形の立ち上がり、立ち下がりを高速にするためにトランジスタのサイズを大きくすると、各転送段の入力ゲート容量が増加し、それを前段の転送段が駆動するためにはさらにトランジスタサイズを大きくして駆動能力を上げなければならないため、シフトレジスト動作の高速化の妨げとなるという課題がある。
【００１１】
また、トランジスタの閾値電圧Ｖｔｈの変動に弱く、しかもトランジスタ自体のＶｔｈによって電源電圧の低電圧化が難しくなるという課題もある。さらに、一例として、ＰｃｈＭＯＳトランジスタの閾値電圧Ｖｔｈが約２．５Ｖ程度、ＮｃｈＭＯＳトランジスタの閾値電圧Ｖｔｈが約１．０Ｖ〜１．５Ｖ程度であると仮定すると、正側の回路が約２．０Ｖ〜３．０Ｖ程度で動作を開始するのに対して、負側の回路では約５Ｖ程度でないと動作を開始できないため、正側／負側の動作の対称性の点でも問題となる。
【００１２】
本発明は、上記課題に鑑みてなされたものであり、その目的とするところは、正側電源−負側電源間のトランジスタの素子数を減らし、電源電圧の低電圧化およびシフトレジスト動作の高速化を可能としたシフトレジスタおよびこれを周辺駆動回路の一部として用いた表示装置を提供することにある。
【００１３】
【課題を解決するための手段】
本発明によるシフトレジスタは、入力パルスを一方の入力とするＮＡＮＤ回路からなる転送部と、電源とクロックパルスが与えられるクロック入力端との間に直列に接続され、ゲート同士およびドレイン同士が共通に接続されたＰＭＯＳトランジスタおよびＮＭＯＳトランジスタを有し、前記ＮＡＮＤ回路の出力端に入力端が接続され、出力電位を前記ＮＡＮＤ回路にその他方の入力として与える保持部とを有する単位回路からなる構成となっている。かかる構成のシフトレジスタは、単位回路が複数段縦続接続されることにより、２次元状に配列された複数の画素と、これら複数の画素の各々を列単位あるいは行単位で選択する走査回路とを有する表示装置において、当該走査回路として用いられる。
【００１４】
上記構成のシフトレジスタまたはこれを走査回路として用いた表示装置において、ＮＡＮＤ回路からなる転送部は、その一方の入力となる入力パルスを取り込み、その他方の入力となる保持部の出力電位に基づいて当該保持部へ転送する。保持部は、転送部から転送されたパルスをクロックパルスに同期して保持し、出力する。すなわち、シフトレジスタの保持機能が、クロックパルス自体を用いて行われる。また、転送部を構成するＮＡＮＤ回路については、正側電源と負側電源との間に３つのトランジスタをいわゆる縦積みすることで実現できる。
【００１５】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して詳細に説明する。
【００１６】
［第１実施形態］
図１は、本発明の第１実施形態に係るシフトレジスタの１つの転送段の回路構成を示す回路図である。図１から明らかなように、本実施形態に係るシフトレジスタは、各転送段（単位回路）が入力パルスｓｔを取り込む転送部１１と、その取り込んだパルスを保持する保持部１２とを有し、単一のクロックパルスｃｋに同期してシフトレジスト動作を行う構成となっている。
【００１７】
転送部１１は、ＮＡＮＤ回路からなる回路構成となっている。すなわち、転送部１１は、ドレインが正側電源ＶＤＤに接続されたＰＭＯＳトランジスタＱｐ１１と、このＰＭＯＳトランジスタＱｐ１１に対して並列に接続されたＰＭＯＳトランジスタＱｐ１２と、これらＭＯＳトランジスタＱｐ１１，Ｑｐ１２とドレイン同士が共通に接続されたＮＭＯＳトランジスタＱｎ１１と、このＮＭＯＳトランジスタＱｎ１１のソースにドレインが接続され、ソースが負側電源ＶＤＤ（または、ＧＮＤ）に接続されたＮＭＯＳトランジスタＱｎ１２とを有する構成となっている。
【００１８】
この転送部１１において、ＰＭＯＳトランジスタＱｐ１１とＭＯＳトランジスタＱｐ１１のゲート同士が共通に接続され、このゲート共通接続点に入力パルスｓｔが与えられる。また、ＰＭＯＳトランジスタＱｐ１２とＭＯＳトランジスタＱｎ１２のゲート同士が共通に接続され、このゲート共通接続点には保持部１２の出力電位が与えられる。
【００１９】
ＮＡＮＤ回路については、図１から明らかなように、正側電源ＶＤＤと負側電源ＶＳＳ（または、ＧＮＤ）との間に、３つのトランジスタ、即ちＭＯＳトランジスタＱｐ１１（Ｑｐ１２），Ｑｎ１１，Ｑｎ１２を縦積みすることによって実現できる。なお、ＮＡＮＤ回路としては、図１に示した回路構成のものに限られるものではなく、種々の周知の回路構成のものを用いることができる。種々の周知の回路構成のものはいずれも、ＶＤＤ−ＶＳＳ間のトランジスタの素子数が３つとなっている。
【００２０】
保持部１２は、ドレインが正側電源ＶＤＤに接続されたＰＭＯＳトランジスタＱｐ２１と、このＰＭＯＳトランジスタＱｐ２１とゲート同士およびドレイン同士がそれぞれ共通に接続されたＮＭＯＳトランジスタＱｎ２１とを有し、ＮＭＯＳトランジスタＱｎ２１のソースにクロックパルスｃｋが与えられる構成となっている。
【００２１】
この保持部１２において、ＭＯＳトランジスタＱｐ２１，Ｑｎ２１のゲート共通接続点が転送部１１の出力端、即ちＭＯＳトランジスタＱｐ１１，Ｑｐ１２，Ｑｎ１１のドレイン共通接続点に接続されている。また、保持部１２の出力端、即ちＭＯＳトランジスタＱｐ２１，Ｑｎ２１のドレイン共通接続点が、転送部１１のＭＯＳトランジスタＱｐ１２，Ｑｎ１２のゲート共通接続点に接続され、当該ゲート共通接続点に対して出力電位を与える。
【００２２】
次に、上記構成の第１実施形態に係るシフトレジスタの１つの転送段の回路動作について、図２のタイミングチャートを用いて説明する。図２のタイミングチャートには、入力パルスｓｔ、クロックパルスｃｋ、転送部１１の出力電位（保持部１２の入力電位）Ａおよび出力パルスｏｕｔのタイミング関係が示されている。
【００２３】
時刻ｔ１１で入力パルスｓｔが高レベル(以下、「“Ｈ”レベル」と記す)から低レベル（以下、「“Ｌ”レベル」と記す）へ遷移すると、転送部１１即ちＮＡＮＤ回路が“Ｌ”レベルを認識、即ちＰＭＯＳトランジスタＱｐ１１がオン状態となり、その出力電位Ａを“Ｈ”レベル側へ変化させる。なお、時刻ｔ１１以前の出力電位Ａは未確定の状態にある。
【００２４】
次に、時刻ｔ１２では、クロックパルスｃｋが“Ｈ”レベルから“Ｌ”レベルへ遷移することにより、保持部１２のＮＭＯＳトランジスタＱｎ２１のソース電位が“Ｌ”レベルとなり、当該ＮＭＯＳトランジスタＱｎ２１がオン状態になるため、保持部１２の出力電位、即ち出力パルスｏｕｔが“Ｈ”レベルから“Ｌ”レベルに遷移する。
【００２５】
次に、時刻ｔ１３では、入力パルスｓｔが“Ｌ”レベルから“Ｈ”レベルへ遷移するが、保持部１２の出力電位が“Ｌ”レベルの状態にあり、これによってＰＭＯＳトランジスタＱｐ１２がオン状態にあり、ＮＭＯＳトランジスタＱｎ１２がオフ状態にあるため、転送部１１の出力電位Ａは“Ｈ”レベルのまま保持される。
【００２６】
次に、時刻ｔ１４では、クロックパルスｃｋが“Ｌ”レベルから“Ｈ”レベルへ遷移することにより、保持部１２のＮＭＯＳトランジスタＱｎ２１のソース電位が“Ｈ”レベルとなり、当該ＮＭＯＳトランジスタＱｎ２１がオフ状態になるため、出力パルスｏｕｔが“Ｌ”レベルから“Ｈ”レベルに遷移する。これにより、ＰＭＯＳトランジスタＱｐ１１，Ｑｐ１２が共にオフ状態になり、ＮＭＯＳトランジスタＱｎ１２がオン状態になるため、転送部１１の出力電位Ａが“Ｈ”レベルから“Ｌ”レベルへ遷移する。
【００２７】
次に、時刻ｔ１５では、時刻ｔ１２と同様に、クロックパルスｃｋが“Ｈ”レベルから“Ｌ”レベルへ遷移するが、入力パルスｓｔが“Ｈ”レベルの状態にあるため、ＰＭＯＳトランジスタＱｐ１１，Ｑｐ１２が共にオフ状態、ＮＭＯＳトランジスタＱｎ１１，Ｑｎ１２が共にオン状態になっている。その結果、転送部１１の出力電位Ａが“Ｌ”レベルの状態にあるため、出力パルスｏｕｔは“Ｈ”レベルのままとなる。
【００２８】
上記の一連の過程を経ることで、入力パルスｓｔを転送部１１が取り込み、これを保持部１２がホールドしかつ波形整形して次段の転送段へ転送するシフトレジスト動作が行われる。すなわち、シフトレジスタの機能の中で保持を行う機能を、当該レジスタ内で独立して行うのではなく、クロックパルスｃｋ（それに準ずるパルスでも良い）自体を用いて保持を行う動作が行われる。
【００２９】
上述したように、ＮＡＮＤ回路を用いて転送機能を実現する転送部１１と、クロックパルスｃｋ（または、それに準ずるパルス）自体を用いて保持機能を実現する保持部１２とによって単位回路（転送段）を構成したことにより、正側電源ＶＤＤ−負側電源ＶＳＳ（または、ＧＮＤ）間のトランジスタの素子数を３つに抑えることができるため、従来技術の４つに比べてトランジスタを１つ減らすことができる。これにより、転送波形の立ち上がり、立ち下がりを高速にするためにトランジスタのサイズを大きくしても、各転送段の入力ゲート容量の増加を抑えることができるため、トランジスタサイズを大きくしてのシフトレジスト動作の高速化が可能になる。
【００３０】
また、トランジスタが１つ減ることにより、トランジスタの閾値電圧Ｖｔｈ分だけ電源電圧の低電圧化が可能になる。さらに、一例として、ＰｃｈＭＯＳトランジスタの閾値電圧Ｖｔｈが約２．５Ｖ程度、ＮｃｈＭＯＳトランジスタの閾値電圧Ｖｔｈが約１．０Ｖ〜１．５Ｖ程度であると仮定すると、負側の回路が約２．５Ｖ程度で動作を開始し、正側の回路が約２．０Ｖ〜３．０Ｖ程度で動作を開始することになるため、正側／負側の動作の対称性についての問題も解消できることになる。
【００３１】
図３は、上記構成の転送段（単位回路）を多段接続してなるシフトレジスタの構成を示す回路図である。また、多段接続の場合のタイミングチャートを図４に示す。
【００３２】
図３から明らかなように、多段接続（本例では、２段接続）する場合には、上記構成の転送段（単位回路）１０（１０−１，１０−２）を縦続接続し、1段目の転送段１０−１の出力パルスｏｕｔ１を２段目の転送段１０−２にその入力パルスｓｔ２として与えるとともに１段目の転送段１０−１と２段目の転送段１０−２とにそれぞれ位相が１／４ずれたクロックパルスｃｋ１，ｃｋ２を与えるようにすることにより、シフトレジスト動作が可能になる。
【００３３】
図４のタイミングチャートにおいて、１段目の転送段１０−１の動作タイミングｔ１１〜ｔ１５が図２の動作タイミングｔ１１〜ｔ１５に対応し、２段目の転送段１０−２の動作タイミングｔ２１〜ｔ２５が図２の動作タイミングｔ１１〜ｔ１５に対応することになる。
【００３４】
ここでは、２段の場合を例に挙げたが、３段以上の場合には、同様に各転送段を縦続接続するとともに、奇数段目の転送段１０−１，１０−３，…と偶数段目の転送段１０−２，１０−４，…とにそれぞれ位相が１／４ずれたクロックパルスｃｋ１，ｃｋ２を与えるようにすれば良い。ただし、奇数段目の転送段１０−１，１０−３，…において、1段目、５段目、…にクロックパルスｃｋ１を与える場合３段目、７段目、…にはクロックパルスｃｋ１と逆相のクロックパルスｃｋ１ｘを与えることになる。同様に、偶数段目の転送段１０−２，１０−４，…において、２段目、６段目、…にクロックパルスｃｋ２を与える場合４段目、８段目、…にはクロックパルスｃｋ２と逆相のクロックパルスｃｋ２ｘを与えることになる。いずれの場合にも、奇数段目の転送段１０−１，１０−３，…と偶数段目の転送段１０−２，１０−４，…とにそれぞれ位相が１／４ずれたクロックパルスｃｋ１，ｃｋ２が与えることに変わりはない。
【００３５】
［第２実施形態］
図５は、本発明の第２実施形態に係るシフトレジスタの１つの転送段の回路構成を示す回路図であり、図中、図１と同等部分には同一の符号を付して示している。本実施形態に係るシフトレジスタは、第１実施形態に係るシフトレジスタを基本構成としている。すなわち、第１実施形態の単位回路（転送段）１０に加えて、インバータ回路２１、波形整形用転送回路２２および立ち上がり改善回路２３を有する構成となっている。
【００３６】
インバータ回路２１は、前段の転送段の影響を無くし論理整合をとるためのものであり、正側電源ＶＤＤと負側電源ＶＳＳ（または、ＧＮＤ）との間に直列に接続されたＰＭＯＳトランジスタＱｐ３１およびＮＭＯＳトランジスタＱｎ３１によって構成されている。これらＭＯＳトランジスタＱｐ３１，Ｑｎ３１は、ゲート同士およびドレイン同士がそれぞれ共通に接続されることによってＣ−ＭＯＳインバータを構成している。そして、ＭＯＳトランジスタＱｐ３１，Ｑｎ３１のゲート共通接続点には入力パルスｓｔが与えられる。
【００３７】
波形整形用転送回路２２は、インバータ回路２１を経た入力パルスｓｔに対して波形整形の処理を施して単位回路１０に転送するためのものであり、ドレインが正側電源ＶＤＤに接続されたＰＭＯＳトランジスタＱｐ４１と、このＰＭＯＳトランジスタＱｐ４１とゲート同士およびドレイン同士がそれぞれ共通に接続されたＮＭＯＳトランジスタＱｎ４１とを有し、ＮＭＯＳトランジスタＱｎ４１のソースにクロックパルスｃｋ１が与えられる構成となっている。
【００３８】
この波形整形用転送回路２２において、その入力端、即ちＭＯＳトランジスタＱｐ４１，Ｑｎ４１のゲート共通接続点がインバータ回路２１の出力端、即ちＭＯＳトランジスタＱｐ３１，Ｑｎ３１のドレイン共通接続点に接続され、その出力端、即ちＭＯＳトランジスタＱｐ４１，Ｑｎ４１のドレイン共通接続点が単位回路１０の入力端、即ちＭＯＳトランジスタＱｐ１１，Ｑｎ１１のゲート共通接続点に接続されている。
【００３９】
立ち上がり改善回路２３は、出力パルスＯＵＴの立ち上がりを改善するためのものであり、正側電源ＶＤＤと負側電源ＶＳＳ（または、ＧＮＤ）との間に直列に接続されたＰＭＯＳトランジスタＱｐ５１およびＮＭＯＳトランジスタＱｎ５１と、単位回路１０のＮＭＯＳトランジスタＱｎ２１に対して並列に接続されたＰＭＯＳトランジスタＱｐ５２とによって構成されている。
【００４０】
この立ち上がり改善回路２３において、ＭＯＳトランジスタＱｐ５１，Ｑｎ５１は、ゲート同士およびドレイン同士がそれぞれ共通に接続されることによってＣ−ＭＯＳインバータを構成している。ＭＯＳトランジスタＱｐ５１，Ｑｎ５１のゲート共通接続点は、単位回路１０のＭＯＳトランジスタＱｐ２１，Ｑｎ２１のゲート共通接続点に接続されている。ＰＭＯＳトランジスタＱｐ５２は、そのゲートがＭＯＳトランジスタＱｐ５１，Ｑｎ５１のドレイン共通接続点に接続されている。
【００４１】
上記構成の第２実施形態に係るシフトレジスタにおいて、波形整形用転送回路２２のＮＭＯＳトランジスタＱｎ４１のソースにクロックパルスｃｋ１が与えられるのに対して、単位回路１０のＮＭＯＳトランジスタＱｎ２１のソースには、クロックパルスｃｋ１に対して１／４位相だけずれたクロックパルスｃｋ２が与えられることになる。
【００４２】
ここで、波形整形用転送回路２２の回路動作について説明する。波形整形用転送回路２２はクロックパルスｃｋ１によって動作することで、当該波形整形用転送回路２２の入力パルスに対して波形整形を行いながら、その波形整形後のパルスを次段の単位回路１０に転送することになる。この波形整形用転送回路２２による波形整形の作用により、入力パルスｓｔが立ち上がり、立ち下がりが急峻なパルスとして単位回路１０に入力されるため、当該単位回路１０の周波数特性を向上できる。なお、波形整形用転送回路２２を通過することによってパルスの位相が反転する。
【００４３】
この位相反転を考慮し、パルス波形の論理整合をとるために設けられたのがインバータ回路２１である。すなわち、インバータ回路２１は入力パルスｓｔの位相を反転させることで、単位回路１０との間に位相反転を生じさせる波形整形用転送回路２２が介在していても、入力パルスｓｔと同相のパルスを単位回路１０に与えるようにしている。ただし、インバータ回路２１は必須のものではない。すなわち、波形整形用転送回路２２のＮＭＯＳトランジスタＱｎ４１のソースに対して、クロックパルスｃｋ１ではなく、それと逆相のクロックパルスｃｋ１ｘを与えるようにすれば、インバータ回路２１が無くても、入力パルスｓｔと同相のパルスを単位回路１０に与えるようにすることができる。
【００４４】
次に、立ち上がり改善回路２３の回路動作について説明する。先ず、単位回路１０では、クロックパルスｃｋ２がＮＭＯＳトランジスタＱｎ２１を通して与えられる構成が採られていることにより、当該ＮＭＯＳトランジスタＱｎ２１に起因して出力パルスｏｕｔの立ち上がりの特性が悪くなる。この立ち上がりの特性を改善するために設けられたのが、立ち上がり改善回路２３である。
【００４５】
この立ち上がり改善回路２３において、単位回路１０のＮＭＯＳトランジスタＱｎ２１に対して並列に接続されたＰＭＯＳトランジスタＱｐ５２は、当該ＮＭＯＳトランジスタＱｎ２１と共にＣ−ＭＯＳトランスファーゲートゲート（トランスミッションゲート）を構成している。このＣ−ＭＯＳトランスファーゲートゲートを通してクロックパルスｃｋ２を与えるようにすることで、クロックパルスｃｋ２の立ち上がりに対してＰＭＯＳトランジスタＱｐ５２が瞬時に応答するため、ＮＭＯＳトランジスタＱｎ２１のみを通して与えられる場合に比べて、出力パルスｏｕｔの立ち上がりの特性を改善できる。
【００４６】
ここで、ＭＯＳトランジスタＱｐ５１，Ｑｎ５１からなるＣ−ＭＯＳインバータは、ＮＭＯＳトランジスタＱｎ２１のゲートに与えられるパルスと逆相のパルスをＰＭＯＳトランジスタＱｐ５２のゲートに与えるために設けられたものである。したがって、ＮＭＯＳトランジスタＱｎ２１のゲートに与えられるパルスと逆相のパルスを別途生成し、この生成したパルスをＰＭＯＳトランジスタＱｐ５２のゲートに与える構成を採ることができるのであれば、ＭＯＳトランジスタＱｐ５１，Ｑｎ５１からなるＣ−ＭＯＳインバータを省略することも可能である。
【００４７】
上述したように、第２実施形態に係るシフトレジスタにおいては、第１実施形態に係るシフトレジスタを基本の構成とし、これに加えて波形整形用転送回路２２および立ち上がり改善回路２３を有する構成としたことにより、第１実施形態に係るシフトレジスタによる作用効果に加えて、次のような作用効果を得ることができる。すなわち、波形整形用転送回路２２による作用によって周波数特性を向上することができ、また立ち上がり改善回路２３による作用によって出力パルスｏｕｔの立ち上がり特性を改善することができる。
【００４８】
本実施形態に係るシフトレジスタも、第１実施形態に係るシフトレジスタと同様に多段接続されて用いられる。ここで、従来例に係る多段接続のシフトレジスタと、本実施形態に係る多段接続のシフトレジスタとを比較する。ＶＤＤ−ＶＳＳ間のトランジスタ数が４つの従来例に係る多段接続のシフトレジスタの場合には、図６のタイミングチャートから明らかなように、電源電圧を下げると誤動作し、また波形のなまりが大きいため、電源電圧の低電圧化およびシフトレジスト動作の高速化が難しい。
【００４９】
これに対して、ＶＤＤ−ＶＳＳ間のトランジスタ数が３つの本実施形態に係る多段接続のシフトレジスタの場合には、図７のタイミングチャートから明らかなように、電源電圧を下げても誤動作しにくく、例えば電源電圧が５．５Ｖ程度でもデータの転送を行うことができ、また波形のなまりも小さい。したがって、従来例に係る多段接続のシフトレジスタに比べて、電源電圧の低電圧化およびシフトレジスト動作の高速化が可能となる。
【００５０】
［適用例］
以上説明した各実施形態に係るシフトレジスタは、アクティブマトリクス型表示装置、例えば、画素の表示素子として液晶セルを用いてなるアクティブマトリクス型液晶表示装置において、その周辺駆動回路の一部、例えば水平駆動回路や垂直駆動回路の走査回路（スキャナ）として用いて好適なものである。
【００５１】
図８は、本発明に係るシフトレジスタが適用されるアクティブマトリクス型液晶表示装置の構成の一例を示す回路図である。図８において、複数行分の走査ライン３１の各々と複数列分の信号ライン３２の各々の交差部には複数の画素３３が２次元状に配置されている。
【００５２】
複数の画素部３３は各々、走査ライン３１にゲート電極が、信号ライン３２にソース電極がそれぞれ接続された画素トランジスタ、例えばＴＦＴ(Thin Film Transistor;薄膜トランジスタ)３４と、このＴＦＴ３４のドレイン電極に画素電極が接続された液晶セル３５と、当該ドレイン電極に一方の電極が接続された保持容量３６とを有する構成となっている。液晶セル３５の対向電極には、コモン電位Ｖｃｏｍが各画素共通に印加される。保持容量３６の他方の電極は、ＣＳライン３９に対して各画素共通に接続されている。
【００５３】
複数の画素３３の各々については、列単位で選択して駆動するための水平駆動回路３７と、行単位で選択して駆動するための垂直駆動回路３８とによって画素単位に選択され、水平駆動回路３７から信号ライン３２を通して信号が書き込まれることになる。水平駆動回路３７および垂直駆動回路３８は、水平方向および垂直方向に順次走査するため走査回路を内蔵しており、この走査回路として先述した各実施形態に係るシフトレジスタが用いられる。
【００５４】
このように、アクティブマトリクス型液晶表示装置において、その周辺駆動回路の一部、例えば水平駆動回路３７や垂直駆動回路３８の走査回路として、先述した各実施形態に係るシフトレジスタを用いることにより、これらシフトレジスタは、それを駆動する電源電圧の低電圧化およびシフトレジスト動作の高速化が可能であることから、液晶表示装置自体の電源電圧の低電圧化および表示速度の高速化を図ることができる。
【００５５】
なお、本適用例では、画素の表示素子として液晶セルを用いた液晶表示装置の走査回路（シフトレジスタ）に適用した場合を例に挙げて説明したが、液晶表示装置の走査回路への限られるものではなく、画素の表示素子としてＥＬ(electroluminescence) 素子を用いたＥＬ表示装置など、アクティブマトリクス型表示装置全般の走査回路に適用可能である。
【００５６】
さらに、本発明は、表示装置の走査回路に用いられるシフトレジスタへの適用に限定されるものではなく、例えば、ＣＭＯＳイメージャに代表されるＸ−Ｙアドレス型固体撮像素子の走査回路に用いられるシフトレジスタに適用することも可能である。
【００５７】
【発明の効果】
以上説明したように、本発明によれば、ＮＡＮＤ回路を用いて転送機能を実現するとともに、クロックパルス（または、それに準ずるパルス）自体を用いて保持機能を実現する構成としたことにより、電源電圧の低電圧化およびシフトレジスト動作の高速化が可能になる。
【図面の簡単な説明】
【図１】本発明の第１実施形態に係るシフトレジスタの１つの転送段の回路構成を示す回路図である。
【図２】第１実施形態に係るシフトレジスタの動作説明に供するタイミングチャートである。
【図３】第１実施形態に係る単位回路を２段縦続接続した場合の構成を示す回路図である。
【図４】２段縦続接続の場合のシフトレジスタの動作説明に供するタイミングチャートである。
【図５】本発明の第２実施形態に係るシフトレジスタの１つの転送段の回路構成を示す回路図である。
【図６】従来例に係る多段接続のシフトレジスタの動作説明に供するタイミングチャートである。
【図７】第２実施形態に係る多段接続のシフトレジスタの動作説明に供するタイミングチャートである。
【図８】本発明によるシフトレジスタが適用されるアクティブマトリクス型液晶表示装置の構成の一例を示す回路図である。
【図９】従来例に係るクロックインバータ方式のシフトレジスタの構成を示す回路図である。
【図１０】従来例に係るクロックインバータ方式のシフトレジスタの動作説明に供するタイミングチャートである。
【符号の説明】
１０，１０−１，１０−２…単位回路（転送段）、１１…転送部、１２…保持部、２１…インバータ回路、２２…波形整形用転送回路、２３…立ち上がり改善回路、３３…画素、３４…ＴＦＴ（薄膜トランジスタ）、３５…液晶セル、３６…保持容量、３７…水平駆動回路、３８…垂直駆動回路
Claims (12)
- 入力パルスを一方の入力とするＮＡＮＤ回路からなる転送部と、
電源とクロックパルスが与えられるクロック入力端との間に直列に接続され、ゲート同士およびドレイン同士が共通に接続されたＰＭＯＳトランジスタおよびＮＭＯＳトランジスタを有し、前記ＮＡＮＤ回路の出力端に入力端が接続され、出力電位を前記ＮＡＮＤ回路にその他方の入力として与える保持部と
を有する単位回路からなることを特徴とするシフトレジスタ。 - 前記単位回路が複数段縦続接続され、
奇数段目の単位回路と偶数段目の単位回路とは、それぞれ位相が１／４ずれたクロックパルスに同期して動作する
ことを特徴とする請求項１記載のシフトレジスタ。 - 前記保持部のＮＭＯＳトランジスタに並列に接続され、当該保持部の入力パルスと逆相のパルスをゲート入力とするＰＭＯＳトランジスタを有する
ことを特徴とする請求項１記載のシフトレジスタ。 - 前記保持部の入力パルスを位相反転して前記ＰＭＯＳトランジスタのゲートに与えるインバータ回路を有する
ことを特徴とする請求項３記載のシフトレジスタ。 - 前記保持部に与えられるクロックパルスに対して位相が１／４ずれたクロックパルスに同期して、前記入力パルスの波形を整形して前記転送部に与える波形整形用転送回路を有する
ことを特徴とする請求項１記載のシフトレジスタ。 - 前記入力パルスの位相を反転して前記波形整形用転送回路に与えるインバータ回路を有する
ことを特徴とする請求項５記載のシフトレジスタ。 - ２次元状に配列された複数の画素と、
前記複数の画素の各々を列単位あるいは行単位で選択する走査回路とを有する表示装置であって、
前記走査回路は、
入力パルスを一方の入力とするＮＡＮＤ回路からなる転送部と、
電源とクロックパルスが与えられるクロック入力端との間に直列に接続され、ゲート同士およびドレイン同士が共通に接続されたＰＭＯＳトランジスタおよびＮＭＯＳトランジスタを有し、前記ＮＡＮＤ回路の出力端に入力端が接続され、出力電位を前記ＮＡＮＤ回路にその他方の入力として与える保持部と
を有する単位回路が複数段縦続接続されてなり、
奇数段目の単位回路と偶数段目の単位回路とがそれぞれ位相が１／４ずれたクロックパルスに同期して動作するシフトレジスタからなる
ことを特徴とする表示装置。 - 前記保持部のＮＭＯＳトランジスタに並列に接続され、当該保持部の入力パルスと逆相のパルスをゲート入力とするＰＭＯＳトランジスタを有する
ことを特徴とする請求項７記載の表示装置。 - 前記保持部の入力パルスを位相反転して前記ＰＭＯＳトランジスタのゲートに与えるインバータ回路を有する
ことを特徴とする請求項８記載の表示装置。 - 前記保持部に与えられるクロックパルスに対して位相が１／４ずれたクロックパルスに同期して、前記入力パルスの波形を整形して前記転送部に与える波形整形用転送回路を有する
ことを特徴とする請求項７記載の表示装置。 - 前記入力パルスの位相を反転して前記波形整形用転送回路に与えるインバータ回路を有する
ことを特徴とする請求項１０記載の表示装置。 - 前記複数の画素の表示素子が液晶セルである
ことを特徴とする請求項７記載の表示装置。
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