JP4761681B2 - 液晶表示装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、表示装置および表示装置の駆動回路に関し、特に、絶縁体上に作成される薄膜トランジスタを有するアクティブマトリクス型表示装置およびアクティブマトリクス型表示装置の駆動回路に関する。その中で特に、映像ソースとしてデジタル映像信号を用いるアクティブマトリクス型液晶表示装置およびアクティブマトリクス型液晶表示装置の駆動回路に関する。
【０００２】
【従来の技術】
近年、絶縁体上、特にガラス基板上に半導体薄膜を形成した表示装置、特に薄膜トランジスタ(以下ＴＦＴと表記する)を用いたアクティブマトリクス型表示装置が普及してきている。ＴＦＴを使用したアクティブマトリクス型表示装置は、マトリクス状に配置された数十万から数百万のＴＦＴを有し、各画素の電荷を制御することによって画像の表示を行っている。
【０００３】
さらに最近の技術として、画素を構成する画素ＴＦＴの他に、画素部の周辺部に、ＴＦＴを用いて駆動回路を同時形成するポリシリコンＴＦＴに関する技術が発展してきており、装置の小型化、低消費電力化に大いに貢献し、それに伴って、近年その応用分野の拡大が著しいモバイル機器の表示部等に、液晶表示装置は不可欠なデバイスとなってきている。
【０００４】
通常のデジタル方式のアクティブマトリクス型液晶表示装置の概略図を、図１４(Ａ)に示す。基板１４０１の中央に画素部１４０４が配置されている。画素部の上側には、ソース信号線を制御するための、ソース信号線駆動回路１４０２が配置されている。画素部の左右には、ゲート信号線を制御するための、ゲート信号線駆動回路１４０３が配置されている。なお、図１４(Ａ)においては、ゲート信号線駆動回路１４０３は、画素部の左右両側に対称配置されているが、片側配置でも構わない。ただし、両側配置とした方が、駆動効率、駆動信頼性の面から見て望ましい。各駆動回路への外部からの信号入力は、フレキシブルプリントサーキット(Flexible Print Circuit：ＦＰＣ)１４０５を介して行われる。
【０００５】
図１４(Ｂ)は、図１４(Ａ)において、画素部１４０４内で、点線枠１４０６で囲まれた２×２画素の部分の回路図を拡大したものである。１つの画素は、ソース信号線１４５１、ゲート信号線１４５２、画素ＴＦＴ１４５３、液晶１４５４、保持容量１４５５を有する。
【０００６】
ソース信号線駆動回路１４０２は、例えば図１５に示すような構成をしている。図１５に例として示す駆動回路は、３ビットデジタル階調の表示に対応したソース信号線駆動回路であり、シフトレジスタ回路(ＳＲ)１５０１、第１のラッチ回路(ＬＡＴ１)１５０２、第２のラッチ回路(ＬＡＴ２)１５０３、Ｄ／Ａ(デジタル／アナログ)変換回路(Digital/Analog Converter：ＤＡＣ)１５０４等を有する。なお、図１５では図示していないが、必要に応じてバッファ回路、レベルシフタ回路等を配置しても良い。
【０００７】
図１５を用いて動作について簡単に説明する。まず、シフトレジスタ回路１５０１にクロック信号(Ｓ−ＣＬＫ、Ｓ−ＣＬＫｂ)およびスタートパルス(Ｓ−ＳＰ)が入力され、順次サンプリングパルスが出力される。続いて、サンプリングパルスは第１のラッチ回路１５０２に入力され、そのタイミングにおいて、同じく第１のラッチ回路１５０２に入力されたデジタル映像信号(Ｄｉｇｉｔａｌ Ｄａｔａ)をそれぞれ保持していく。ここで、Ｄ２が最上位ビット(Most Significant Bit：ＭＳＢ)、Ｄ０が最下位ビット(Least Significant Bit：ＬＳＢ)である。第１のラッチ回路１５０２において、１水平周期分のデジタル映像信号の保持が完了すると、帰線期間中に、第１のラッチ回路１５０２で保持されているデジタル映像信号は、ラッチ信号(Ｌａｔｃｈ Ｐｕｌｓｅ)の入力に従い、一斉に第２のラッチ回路１５０３へと転送される。
【０００８】
その後、再びシフトレジスタ回路１５０１が動作し、次の水平周期分のデジタル映像信号の保持が開始される。一方で、同時に、第２のラッチ回路１５０３で保持されているデジタル映像信号は、Ｄ／Ａ変換回路１５０４にてアナログ映像信号へと変換される。このアナログ化されたデジタル映像信号は、ソース信号線を経由して、ゲート信号線(Ｇａｔｅ Ｌｉｎｅ)が選択状態にある行の画素１５０５に書き込まれる。この動作を繰り返すことによって、画像の表示が行われる。
【０００９】
【発明が解決しようとする課題】
一般的なアクティブマトリクス型液晶表示装置においては、動画の表示をスムーズに行うため、１秒間に６０回前後、画面表示の更新が行われる。すなわち、１フレーム毎にデジタル映像信号を供給し、その都度画素への書き込みを行う必要がある。たとえ、映像が静止画であったとしても、１フレーム毎に同一の信号を供給し続けなければならないため、駆動回路が連続して同じデジタル映像信号の繰り返し処理を行う必要がある。
【００１０】
静止画のデジタル映像信号を一旦、外部の記憶回路に書き込み、以後は１フレーム毎に外部の記憶回路から液晶表示装置にデジタル映像信号を供給する方法もあるが、いずれの場合にも外部の記憶回路と駆動回路は動作し続ける必要があることに変わりはない。
【００１１】
特にモバイル機器においては、低消費電力化が大きく望まれている。さらに、このモバイル機器においては、静止画モードで使用されることが大部分を占めているにもかかわらず、前述のように外部回路、駆動回路などは静止画表示の際にも動作し続けているため、低消費電力化への足かせとなっている。
【００１２】
本発明は前述のような問題点を鑑見て、新規の回路を用いることにより、静止画の表示時における外部回路、信号線駆動回路などの消費電力を低減することを課題とする。
【００１３】
【課題を解決するための手段】
前述した課題を解決するために、本発明では次のような手段を用いた。
【００１４】
１つの画素は、デジタル映像信号の各ビットを記憶するための記憶回路と、Ｄ／Ａ変換回路とを有し、ソース信号線から入力されるデジタル映像信号は、一旦記憶回路に保持され、Ｄ／Ａ変換されて液晶を駆動する。静止画の場合、一度記憶回路にてデジタル映像信号の記憶がなされて以降は、画素に書き込まれる情報は同様であるから、フレーム毎にデジタル映像信号の更新を行わなくとも、記憶回路に記憶されているデジタル映像信号を読み出して、静止画を表示することが出来る。すなわち、静止画表示を行っている間は、最初の１フレーム分のみのデジタル映像信号の処理動作を行って以降は、画素内のＤ／Ａ変換回路によって、記憶回路に記憶されているデジタル映像信号を処理し、画素に書き込みを行う。よって、その間は駆動回路の大部分を停止させたままでの表示が可能である。その結果、消費電力の大幅な低減に寄与する。本発明を使用した液晶表示装置においては、従来１００[mW]程度であった消費電力を、１０[mW]程度に低減することが可能となった。
【００１５】
以下に、本発明の表示装置の構成について記載する。
【００１６】
本発明の液晶表示装置の第１の特徴は、
ソース信号線駆動回路と、ゲート信号線駆動回路と、ＤＡＣコントローラと、画素部とを有し、
ｎビット(ｎは自然数、ｎ≧２)のデジタル映像信号を用いて映像の表示を行う液晶表示装置において、
前記画素部における１つの画素はそれぞれ、前記ｎビットのデジタル映像信号を記憶する、１ビット×ｎ個の記憶回路と、Ｄ／Ａ変換回路とを有することを特徴としている。
【００１７】
本発明の液晶表示装置の第２の特徴は、
ソース信号線駆動回路と、ゲート信号線駆動回路と、ＤＡＣコントローラと、画素部とを有し、
ｎビット(ｎは自然数、ｎ≧２)のデジタル映像信号を用いて映像の表示を行う液晶表示装置において、
前記画素部における１つの画素はそれぞれ、前記ｎビットのデジタル映像信号を記憶する、１ビット×ｎ個の記憶回路と、Ｄ／Ａ変換回路とを有し、
前記記憶回路は、１フレーム分の前記ｎビットのデジタル映像信号を記憶することを特徴としている。
【００１８】
本発明の液晶表示装置の第３の特徴は、
ソース信号線駆動回路と、ゲート信号線駆動回路と、ＤＡＣコントローラと、画素部とを有し、
ｎビット(ｎは自然数、ｎ≧２)のデジタル映像信号を用いて映像の表示を行う液晶表示装置において、
前記画素部における１つの画素はそれぞれ、前記ｎビットのデジタル映像信号を記憶する、１ビット×ｎ個の記憶回路と、Ｄ／Ａ変換回路とを有し、
前記液晶表示装置は、
クロック信号とスタートパルスとに従って、サンプリングパルスを出力する手段と、
前記サンプリングパルスに従って、前記デジタル映像信号の保持を行う手段と、
前記保持されたデジタル映像信号を、記憶する手段と、
前記記憶された前記デジタル映像信号を読み出し、Ｄ／Ａ変換を行ってアナログ階調信号を得る手段と、
前記アナログ階調信号によって映像の表示を行う手段と、
を有することを特徴としている。
【００１９】
本発明の液晶表示装置の第４の特徴は、
前記ソース信号線駆動回路は、デジタル映像信号をビット毎に順次入力することを特徴としている。
【００２０】
本発明の液晶表示装置の第５の特徴は、
前記ゲート信号線駆動回路は、ゲート信号線を介して、１画素中の前記記憶回路を、１水平期間中にビット毎に順次駆動することを特徴としている。
【００２１】
本発明の液晶表示装置の第６の特徴は、
前記ＤＡＣコントローラには、複数の固定電位が入力され、前記複数の固定電位のうちいずれか１つもしくは複数を選択して画素に供給することを特徴としている。
【００２２】
本発明の液晶表示装置の第７の特徴は、
前記ＤＡＣコントローラは、複数のラッチ回路を有し、
前記ラッチ回路に記憶された選択情報に応じて前記複数の固定電位のうちいずれか１つもしくは複数を選択することを特徴としている。
【００２３】
本発明の液晶表示装置の第８の特徴は、
前記選択情報は、一定周期毎に書き換えられることを特徴としている。
【００２４】
本発明の液晶表示装置の第９の特徴は、
前記記憶回路はスタティック型メモリ(ＳＲＡＭ)であることを特徴としている。
【００２５】
本発明の液晶表示装置の第１０の特徴は、
前記ソース信号線駆動回路と、ゲート信号線駆動回路と、ＤＡＣコントローラとは
画素部と同一基板上に形成されていることを特徴としている。
【００２６】
本発明の液晶表示装置の第１１の特徴は、
前記ソース信号線駆動回路、前記ゲート信号線駆動回路、または前記ＤＡＣコントローラは
外部回路であることを特徴としている。
【００２７】
本発明の液晶表示装置の第１２の特徴は、
静止画像の表示期間においては、前記ＤＡＣコントローラのみを駆動して、
前記記憶回路に記憶されたデジタル映像信号を繰り返し読み出し、Ｄ／Ａ変換を行ってアナログ階調信号を得、
前記アナログ階調信号によって映像の表示を行うことにより、
前記ソース信号線駆動回路および前記ゲート信号線駆動回路を停止することを特徴としている。
【００２８】
本発明の液晶表示装置の第１３の特徴は、
静止画像の表示期間においては、前記ＤＡＣコントローラのみを駆動して、
前記記憶回路に記憶されたデジタル映像信号を繰り返し読み出し、Ｄ／Ａ変換を行ってアナログ階調信号を得、
前記アナログ階調信号によって映像の表示を行うことにより、
前記ＤＡＣコントローラを含まない外部回路を停止することを特徴としている。
【００２９】
本発明の液晶表示装置の第１４の特徴は、
前記ソース信号線駆動回路はＸアドレスデコーダを有し、
前記ゲート信号線駆動回路はＹアドレスデコーダを有し、
前記記憶回路は、表示領域内の任意の座標の画素において書き換えが可能であることを特徴としている。
【００３０】
本発明の液晶表示装置の第１５の特徴は、
前記記憶回路は、ガラス基板上に形成されていることを特徴としている。
【００３１】
本発明の液晶表示装置の第１６の特徴は、
前記記憶回路は、プラスチック基板上に形成されていることを特徴としている。
【００３２】
本発明の液晶表示装置の第１７の特徴は、
前記記憶回路は、ステンレス基板上に形成されていることを特徴としている。
【００３３】
本発明の液晶表示装置の第１８の特徴は、
前記記憶回路は、単結晶ウェハ上に形成されていることを特徴としている。
【００３４】
【発明の実施の形態】
本発明の実施の形態について説明する。なお、ここでは具体的に説明するために、デジタル映像信号の階調が３ビットである場合を例とするが，本発明は３ビットに限定されるわけではなく、同様の方法でｎビットのデジタル映像信号への対応が可能である。
【００３５】
図１は、本発明の表示装置の画素部についての回路図を示している。点線枠１００で囲まれた部分が１画素であり、隣接した３画素でそれぞれＲ、Ｇ、Ｂのカラーフィルタを有し、カラー画像の表示を行う。１画素は、ソース信号線１０１、第１のゲート信号線１０２、第２のゲート信号線１０３、第３のゲート信号線１０４、第１の画素ＴＦＴ１０５、第２の画素ＴＦＴ１０６、第３の画素ＴＦＴ１０７、第１の記憶回路１０８、第２の記憶回路１０９、第３の記憶回路１１０、階調電源選択用ＴＦＴ１１１〜１１６、低圧側階調電源線(ＶL)１１７〜１１９、高圧側階調電源線(ＶH)１２０〜１２２、第１のＤＡＣ用容量１２３、第２のＤＡＣ用容量１２４、第３のＤＡＣ用容量１２５、画素部リセット信号線１２６、画素部リセット用ＴＦＴ１２７、保持容量１２８、中間階調電源線(ＶM)１２９、コモン電源線１３０、および液晶素子(ＬＣ)を有する。各部の動作については後述する。
【００３６】
ここで、ＤＡＣ用容量１２３〜１２５をそれぞれＣ123〜Ｃ125とすると、それらの容量比は４：２：１となっている。３ビットのデジタル映像信号によって、充電される容量が決定し、その組み合わせによって８段階の電荷が充電される。これによって、液晶素子に印加される電圧の制御が行われる。
【００３７】
図２は、本発明の表示装置のソース信号線駆動回路についての回路図を示している。ここでは、カラーＱＶＧＡの表示装置を例とし、水平方向画素数が９６０画素(３２０×ＲＧＢ)であるとして図示している。
【００３８】
図示したソース信号線駆動回路は、シフトレジスタ２０１、ＮＡＮＤ回路２０２、バッファ２０３、レベルシフタ２０４、第１のラッチ回路２０５、第２のラッチ回路２０６、画素２０７等を有する。
【００３９】
シフトレジスタ２０１は、図５(Ａ)に示すような構成をしている。図５(Ａ)中、各信号の入出力に付した番号４１〜５１は、同図にあるブロック図の入出力ピンに付した番号４１〜５１に対応する。ここで用いるシフトレジスタは、サンプリングパルスを順次出力するシフトレジスタ部と、差動増幅回路を用いたレベルシフタ部とを有している。
【００４０】
ＮＡＮＤ回路２０２、バッファ２０３に関しては、一般的なものを用いれば良いので、ここでは説明を省略する。
【００４１】
レベルシフタ２０４は、外部ソースから供給されるデジタル映像信号の電圧振幅の変換を行うものである。図５(Ｂ)に示すような構成をしており、１２個のレベルシフタ回路(図５(Ｂ)のブロック図中、Ｕｎｉｔと表記)と、電流源(図５(Ｂ)のブロック図中Ｓｕｐ．と表記)を有している。それぞれの回路図も同時に図５(Ｂ)に示す。１２本の信号線より入力されるデジタル映像信号(ＲＧＢ×４相)は、それぞれのレベルシフタによって電圧振幅の変換を受け、ビデオ信号線へと出力される。
【００４２】
第１のラッチ回路２０５および第２のラッチ回路２０６は、図６(Ａ)に示すような構成をしている。各信号の入出力に付した番号５９〜６１は、同図にあるブロック図の入出力ピンに付した番号５９〜６１に対応する。
【００４３】
ソース信号線駆動回路の動作について説明する。図７に、タイミングチャートを示した。７０１は１水平期間、７０２は水平帰線期間を表す。なお、回路図は前出の図２を参照する。スタートパルス(Ｓ−ＳＰ)、クロック信号(Ｓ−ＣＬＫ)の入力によって、シフトレジスタ２０１は順次サンプリングパルスを出力する。その後、ＮＡＮＤ回路２０２、バッファ２０３を通り、第１のラッチ回路２０５においてラッチ動作を行うためのパルスとなる。第１のラッチ回路２０５では、デジタル映像信号を、先のサンプリングパルスのタイミングに従って順次ラッチしていく。図２で示したソース信号線駆動回路は、ＲＧＢ３色、ビデオ４分割であるので、１つのサンプリングパルスのタイミングで、１２段の第１のラッチ回路２０５がラッチ動作を同時に行う。水平方向１列全てのラッチ動作が終了すると、帰線期間中にラッチパルス(Ｓ−ＬＡＴ)が入力され、そのタイミングに従って、一斉に第１のラッチ回路２０５から第２のラッチ回路２０６へのデジタル映像信号が転送される。なお、図２に示したシフトレジスタ２０１〜第２のラッチ回路２０６は、１水平期間内に３回、前述の動作を行い、３ビットデジタル映像信号を順次処理する。
【００４４】
本発明の液晶表示装置におけるソース信号線駆動回路においては、図７に示すように、ビット毎のデータを順次入力する構成となっており、ここではＤ２、Ｄ１、Ｄ０の順にデータの入力を行っている。このような構成とすることで、ソース信号線駆動回路のラッチ回路の数を減らすことが可能である。
【００４５】
図３は、本発明の表示装置のゲート信号線駆動回路についての回路図を示している。ここでは、カラーＱＶＧＡの表示装置を例とし、垂直方向画素数が２４０画素であるとして図示している。なお、本発明の液晶表示装置においては、デジタル映像信号の階調が３ビットの場合、１画素あたり３本のゲート信号線を用いて制御される。よって図３においては、ゲート信号線の本数は２４０×３＝７２０本となっている。すなわち、本発明によってｎビットデジタル階調を実現するには、１画素あたりｎ本のゲート信号線を用い、図３によるとその場合のゲート信号線の本数は２４０×ｎ本とすれば良い。
【００４６】
図示したゲート信号線駆動回路は、シフトレジスタ３０１、ＮＡＮＤ回路３０２、ＮＯＲ回路を用いたマルチプレクサ３０３、レベルシフタ３０４、バッファ３０５等を有する。
【００４７】
シフトレジスタ３０１は、ソース信号線駆動回路の項で、図５(Ａ)にて示した回路と同様であるので、説明を省略する。
【００４８】
レベルシフタ３０４は、図６(Ｂ)に示すような構成をしている。図６(Ｂ)中、各信号の入出力に付した番号６２、６３は、同図にあるブロック図の入出力ピンに付した番号６２、６３に対応する。
【００４９】
ＮＡＮＤ回路３０２、バッファ３０５に関しては、一般的なものを用いれば良いので、ここでは説明を省略する。
【００５０】
次に、ゲート信号線駆動回路の動作について説明する。図８に、タイミングチャートを示した。８０１は１水平期間、８０２はＤＡＣ処理期間、８０３は表示期間を表す。なお、回路図は前出の図３を参照する。スタートパルス(Ｇ−ＳＰ)、クロック信号(Ｇ−ＣＬＫ)の入力によって、シフトレジスタ３０１は順次選択パルスを出力する。その後、ＮＡＮＤ回路３０２を通った後、マルチプレクサ３０３に入力される。マルチプレクサ３０３には、第１〜第３のマルチプレクス信号(Ｇ−ＭＰＸ１〜３)が共に入力され、シフトレジスタから出力されるパルスの１／３のパルス幅を有する選択パルスを３つ順次出力する。これらはゲート信号線選択パルスとして、ゲート信号線に出力され、画素ＴＦＴのゲート電極に電圧が印加される。
【００５１】
図４は、本発明の表示装置のＤＡＣコントローラについての回路図を示している。図示したＤＡＣコントローラは、シフトレジスタ４０１、ＮＡＮＤ回路４０２、ＮＯＲ回路を用いたマルチプレクサ４０３、レベルシフタ４０４、階調電源選択回路(ＶPIX Ｓｅｌｅｃｔ)４０５等を有する。
【００５２】
ここで、シフトレジスタ４０１〜レベルシフタ４０４までの回路は、図３を用いて説明したゲート信号線駆動回路と同様であるので、ここでは説明を省略する。
【００５３】
階調電源選択回路４０５は、図６(Ｃ)に示すような構成をしている。図６(Ｃ)中、各信号の入出力に付した番号６４〜６８は、同図にあるブロック図の入出力ピンに付した番号６４〜６８に対応する。
【００５４】
続いて、ＤＡＣコントローラの動作について説明する。図８に、タイミングチャートを示した。説明に際して参照する。なお、回路図は前出の図４を参照する。シフトレジスタ４０１〜ＮＡＮＤ回路４０２までの動作は、ゲート信号線駆動回路と共通である。マルチプレクサ４０３には、それぞれ極性反転信号(Ｃ−Ｐｏｌ−Ｓ)、リセット信号１(Ｃ−Ｒｅｓ１)、リセット信号２(Ｃ−Ｒｅｓ２)が入力され、シフトレジスタ４０１から出力される選択パルスとの論理和をとる。このうち、リセット信号１は、レベルシフタ４０４でその電圧振幅の変換を受けた後、直接画素部のリセット信号線に出力される。リセット信号２および極性反転信号は、レベルシフタ４０４で電圧振幅の変換を受けた後、階調電源選択回路４０５へと入力される。
【００５５】
ここで、階調電源選択回路４０５の動作について説明する。階調電源選択回路４０５には、前述の２信号の他に、極性切替信号(Ｃ−Ｐｏｌ−Ｖ)が入力される。これは、液晶素子に印加する電圧を、一定周期(通常は１フレーム期間毎)で正負の切替を行うための信号である。階調電源選択回路４０５に極性反転信号(Ｃ−Ｐｏｌ−Ｓ)が入力されると、そのときの極性切替信号(Ｃ−Ｐｏｌ−Ｖ)の状態をラッチし、以後、再び極性反転信号(Ｃ−Ｐｏｌ−Ｓ)が入力される間での間、その状態が階調電源選択回路４０５内のアナログスイッチ群(図６(Ｃ)の詳細図を参照)を制御する。ここで、画素に印加される電位の正負が決定される。
【００５６】
高圧側階調電源線には、ＶHまたはＶHbのいずれかが、低圧側階調電源線には、ＶLまたはＶLbのいずれかが選択される。このとき、液晶の対向電極の電位をＣＯＭとし、ＶH＞ＶM＞ＶLであるとき、｜ＶH−ＶM｜≒｜ＶHb−ＶM｜、｜ＶL−ＶM｜≒｜ＶLb−ＶM｜とする。
【００５７】
例えば、ＶM＝０[Ｖ]とし、ＶH＝−ＶL＝５[Ｖ]、ＶHb＝−ＶLb＝−５[Ｖ]、などとすると、上記の条件を満たす上、簡単で望ましい。
【００５８】
また、リセット信号２が入力されている間は、高圧側階調電源線(ＶH)には強制的に低圧側階調電源線と同電位が入力される(すなわち、図１において、ＶH＝ＶL)ようになっており、後述する画素部の記憶回路への書き込み動作が３ビット分終了するまでの間は、ＤＡＣ用容量に電荷が蓄積されないようにしている。
【００５９】
続いて、画素内での信号の処理から表示までの動作について説明する。説明に際して前出の図１を参照する。ソース信号線１０１からは、３ビットデジタル映像信号が、ビット毎に順次入力されてくる。このデジタル映像信号は、１画素あたり３本配置されているゲート信号線１０２〜１０４が、１水平期間内に順次選択されることにより、各記憶回路へと書き込まれる。
【００６０】
まず、リセット信号１(Ｃ−ＲＥＳ１)が入力されて、画素部リセット用ＴＦＴ１２７が導通し、対向電極の電位をＶMに初期化する。次に、リセット信号２(Ｃ−ＲＥＳ２)が入力されて、ＤＡＣ用容量１２３〜１２５に電荷が蓄積されない状態に固定される。
【００６１】
次に、１水平期間は３つのサブ期間に分割され、最初のサブ期間では、第１のマルチプレクス信号(Ｇ−ＭＰＸ１)のタイミングで第１のゲート信号線１０２が選択されて、第１の画素ＴＦＴ１０５が導通し、最上位ビットのデジタル映像信号(Ｄ２)が、記憶回路１０８に書き込まれる。続いて、第２のマルチプレクス信号(Ｇ−ＭＰＸ２)のタイミングで第２のゲート信号線１０３が選択されて、第２の画素ＴＦＴ１０６が導通し、第２ビットのデジタル映像信号(Ｄ１)が、記憶回路１０９に書き込まれる。最後に、第３のマルチプレクス信号(Ｇ−ＭＰＸ３)のタイミングで第３のゲート信号線１０４が選択されて、第３の画素ＴＦＴ１０７が導通し、最下位ビットのデジタル映像信号(Ｄ０)が、記憶回路１１０に書き込まれる。
【００６２】
各記憶回路１０８〜１１０に記憶されたデジタル映像信号に従って、階調電源選択用ＴＦＴ１１１〜１１６によって各ビットで階調電源線が選択される。このとき、リセット信号２(Ｃ−ＲＥＳ２)のパルスが停止して、ＤＡＣ用容量１２３〜１２５に電荷が蓄積され、液晶素子を駆動して映像の表示を行う。
【００６３】
本発明の液晶表示装置を、ｎビットのデジタル映像信号に対応させるには、１水平期間をｎ分割して同様の処理を行えば良い。以後は、順次ビット毎に記憶回路への信号の書き込みを行うことが出来る。
【００６４】
静止画を表示する場合には、ソース信号線駆動回路およびゲート信号線駆動回路を停止し、ＤＡＣコントローラのみを動作させる。このとき、記憶回路に記憶されたデジタル映像信号をフレーム毎に読み出すことにより、継続的に静止画表示を行うことが出来る。したがって、従来の表示装置に比較して、駆動回路の消費電力を大幅に低減することが可能となる。
【００６５】
なお、本実施形態においては、Ｄ／Ａ変換回路は複数の容量を用いた容量型Ｄ／Ａ変換回路を用いているが、他にも抵抗分割によって複数の電位を与える抵抗型Ｄ／Ａ変換回路等を用いても良い。
【００６６】
【実施例】
以下に本発明の実施例について記述する。
【００６７】
[実施例１]
図１２は、本発明の液晶表示装置の全体概略図である。基板１２０１の中央部には画素部１２０５を有し、端部には信号入力用のＦＰＣ１２０６を有する。画素部１２０５の下側には、デジタル映像信号を処理し、ソース信号線に書き込みを行うための、ソース信号線駆動回路１２０２が配置されている。画素部１２０５の左右には、ゲート信号線を選択するための、ゲート信号線駆動回路１２０３および、画素部に配置されたＤ／Ａ変換回路を制御するためのＤＡＣコントローラ１２０４が配置されている。液晶表示装置の駆動の信頼性および効率等を考慮すると、図１４(Ａ)に示したように、駆動回路を画素部の両側に対向配置することが望ましいが、本例のような片側配置でも良い。また、図１２に示した回路構成で、両側配置とするには、ゲート信号線駆動回路１２０３とＤＡＣコントローラ１２０４とを一体の回路で作成する方法が挙げられる。本発明の実施形態にて示した駆動回路の動作によると、ゲート信号線駆動回路１２０３とＤＡＣコントローラ１２０４とは、同一周波数のクロック信号によって駆動するため、前述のように回路を一体形成することは容易であり、有効な手段であるといえる。
【００６８】
図９は、本発明の液晶表示装置のアクティブマトリクス基板における画素部の回路レイアウトの例を示している。図９では、対向基板側に配置されている対向電極および、画素電極等は省略している。なお、図に付した番号は、図１に示した回路図に付した番号と同様である。
【００６９】
点線枠１００で囲まれた部分が１画素である。点線枠１０８〜１１０で囲まれた部分が、デジタル映像信号をビット毎に記憶する記憶回路であり、本実施例に示した図においては、インバータをループ状に接続した一般的なＳＲＡＭである。このように、本発明の液晶表示装置においては、画素部の回路構成には通常よりも多くの素子を要するため、開口率を確保するのが困難である。よって本発明の液晶表示装置としては、画素部の構成は反射型を採用するのが望ましい。ただし、回路の微細加工等によって、各部の省スペース化が可能であれば、透過型の液晶表示装置へは容易に適用が可能である。
【００７０】
[実施例２]
本実施例では、本発明の表示装置の画素部とその周辺に設けられる駆動回路部(ソース信号線側駆動回路、ゲート信号線側駆動回路)のＴＦＴを同時に作製する方法について説明する。但し、説明を簡単にするために、駆動回路部に関しては基本単位であるＣＭＯＳ回路を図示することとする。
【００７１】
図１６(Ａ)を参照する。まず、本実施例ではコーニング社の＃７０５９ガラスや＃１７３７ガラスなどに代表されるバリウムホウケイ酸ガラス、またはアルミノホウケイ酸ガラスなどのガラスからなる基板５００１を用いる。なお、基板５００１としては、透光性を有する基板であれば限定されず、石英基板を用いても良い。また、本実施例の処理温度に耐えうる耐熱性を有するプラスチック基板を用いてもよい。
【００７２】
次いで、基板５００１上に酸化珪素膜、窒化珪素膜または酸化窒化珪素膜などの絶縁膜から成る下地膜５００２を形成する。本実施例では下地膜５００２として２層構造を用いるが、前記絶縁膜の単層膜または２層以上積層させた構造を用いても良い。下地膜５００２の１層目としては、プラズマＣＶＤ法を用い、ＳｉＨ4、ＮＨ3、及びＮ2Ｏを反応ガスとして成膜される酸化窒化珪素膜５００１ａを１０〜２００[nm](好ましくは５０〜１００[nm])形成する。本実施例では、膜厚５０[nm]の酸化窒化珪素膜５００２ａ(組成比Ｓｉ＝３２[％]、Ｏ＝２７[％]、Ｎ＝２４[％]、Ｈ＝１７[％])を形成した。次いで、下地膜５００２の２層目としては、プラズマＣＶＤ法を用い、ＳｉＨ4、及びＮ2Ｏを反応ガスとして成膜される酸化窒化珪素膜５００２ｂを５０〜２００[nm](好ましくは１００〜１５０[nm])の厚さに積層形成する。本実施例では、膜厚１００[nm]の酸化窒化珪素膜５００２ｂ(組成比Ｓｉ＝３２[％]、Ｏ＝５９[％]、Ｎ＝７[％]、Ｈ＝２[％])を形成した。
【００７３】
次いで、下地膜上に半導体層５００３〜５００６を形成する。半導体層５００３〜５００６は、非晶質構造を有する半導体膜を公知の手段(スパッタ法、ＬＰＣＶＤ法、またはプラズマＣＶＤ法等)により成膜した後、公知の結晶化処理(レーザー結晶化法、熱結晶化法、またはニッケルなどの触媒を用いた熱結晶化法等)を行って得られた結晶質半導体膜を所望の形状にパターニングして形成する。この半導体層５００３〜５００６は、２５〜８０[nm](好ましくは３０〜６０[nm])の厚さで形成する。結晶質半導体膜の材料に限定はないが、好ましくは珪素(シリコン)またはシリコンゲルマニウム(ＳｉXＧｅ1-X(Ｘ＝０．０００１〜０．０２))合金などで形成すると良い。本実施例では、プラズマＣＶＤ法を用い、５５[nm]の非晶質珪素膜を成膜した後、ニッケルを含む溶液を非晶質珪素膜上に保持させた。この非晶質珪素膜に脱水素化(５００[℃]、１時間)を行った後、熱結晶化(５５０[℃]、４時間)を行い、さらに結晶化を改善するためのレーザーアニ―ル処理を行って結晶質珪素膜を形成した。そして、この結晶質珪素膜から、フォトリソグラフィ法を用いたパターニング処理によって、半導体層５００３〜５００６を形成した。
【００７４】
また、半導体層５００３〜５００６を形成した後、ＴＦＴのしきい値を制御するために微量な不純物元素(ボロンまたはリン)のドーピングを行ってもよい。
【００７５】
また、レーザー結晶化法で結晶質半導体膜を作製する場合には、パルス発振型または連続発光型のエキシマレーザーやＹＡＧレーザー、ＹＶＯ4レーザーを用いることができる。これらのレーザーを用いる場合には、レーザー発振器から放射されたレーザー光を光学系で線状に集光し半導体膜に照射する方法を用いると良い。結晶化の条件は実施者が適宣選択するものであるが、エキシマレーザーを用いる場合はパルス発振周波数３０[Hz]とし、レーザーエネルギー密度を１００〜４００[mJ/cm2](代表的には２００〜３００[mJ/cm2])とする。また、ＹＡＧレーザーを用いる場合にはその第２高調波を用いパルス発振周波数１〜１０ｋＨｚとし、レーザーエネルギー密度を３００〜６００[mJ/cm2] (代表的には３５０〜５００[mJ/cm2])とすると良い。そして幅１００〜１０００[μm]、例えば４００[μm]で線状に集光したレーザー光を基板全面に渡って照射し、この時の線状レーザー光の重ね合わせ率(オーバーラップ率)を５０〜９０[％]として行えばよい。
【００７６】
次いで、半導体層５００３〜５００６を覆うゲート絶縁膜５００７を形成する。ゲート絶縁膜５００７はプラズマＣＶＤ法またはスパッタ法を用い、厚さを４０〜１５０[nm]として珪素を含む絶縁膜で形成する。本実施例では、プラズマＣＶＤ法により１１０[nm]の厚さで酸化窒化珪素膜(組成比Ｓｉ＝３２[％]、Ｏ＝５９[％]、Ｎ＝７[％]、Ｈ＝２[％])で形成した。勿論、ゲート絶縁膜５００７は酸化窒化珪素膜に限定されるものでなく、他の珪素を含む絶縁膜を単層または積層構造として用いても良い。
【００７７】
また、酸化珪素膜を用いる場合には、プラズマＣＶＤ法でＴＥＯＳ(Tetraethyl Orthosilicate)とＯ2とを混合し、反応圧力４０[Pa]、基板温度３００〜４００[℃]とし、高周波(１３．５６[MHz])電力密度０．５〜０．８[W/cm2]で放電させて形成することができる。このようにして作製される酸化珪素膜は、その後４００〜５００[℃]の熱アニールによりゲート絶縁膜として良好な特性を得ることができる。
【００７８】
次いで、ゲート絶縁膜５００７上に膜厚２０〜１００[nm]の第１の導電膜５００８と、膜厚１００〜４００[nm]の第２の導電膜５００９とを積層形成する。本実施例では、膜厚３０[nm]のＴａＮ膜からなる第１の導電膜５００７と、膜厚３７０[nm]のＷ膜からなる第２の導電膜５００８を積層形成した。ＴａＮ膜はスパッタ法で形成し、Ｔａのターゲットを用い、窒素を含む雰囲気内でスパッタした。また、Ｗ膜は、Ｗのターゲットを用いたスパッタ法で形成した。その他に６フッ化タングステン(ＷＦ6)を用いる熱ＣＶＤ法で形成することもできる。いずれにしてもゲート電極として使用するためには低抵抗化を図る必要があり、Ｗ膜の抵抗率は２０[μΩcm]以下にすることが望ましい。Ｗ膜は結晶粒を大きくすることで低抵抗率化を図ることができるが、Ｗ膜中に酸素などの不純物元素が多い場合には結晶化が阻害され高抵抗化する。従って本実施例では、高純度のＷ(純度９９．９９９９[％])のターゲットを用いたスパッタ法で、さらに成膜時に気相中からの不純物の混入がないように十分配慮してＷ膜を形成することにより、抵抗率９〜２０[μΩcm]を実現することができた。
【００７９】
なお、本実施例では、第１の導電膜５００８をＴａＮ、第２の導電膜５００９をＷとしたが、特に限定されず、いずれもＴａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕ、Ｃｒ、Ｎｄから選ばれた元素、または前記元素を主成分とする合金材料若しくは化合物材料で形成してもよい。また、リン等の不純物元素をドーピングした多結晶珪素膜に代表される半導体膜を用いてもよい。また、Ａｇ、Ｐｄ、Ｃｕからなる合金を用いてもよい。また、第１の導電膜をＴａ膜で形成し、第２の導電膜をＷ膜とする組み合わせ、第１の導電膜をＴｉＮ膜で形成し、第２の導電膜をＷ膜とする組み合わせ、第１の導電膜を窒化タンタル(ＴａＮ)膜で形成し、第２の導電膜をＡｌ膜とする組み合わせ、第１の導電膜をＴａＮ膜で形成し、第２の導電膜をＣｕ膜とする組み合わせとしてもよい。
【００８０】
次に、図１６(Ｂ)に示すようにフォトリソグラフィ法を用いてレジストからなるマスク５０１０を形成し、電極及び配線を形成するための第１のエッチング処理を行う。第１のエッチング処理では第１及び第２のエッチング条件で行う。本実施例では第１のエッチング条件として、ＩＣＰ(Inductively Coupled Plasma：誘導結合型プラズマ)エッチング法を用い、エッチング用ガスにＣＦ4とＣｌ2とＯ2とを用い、それぞれのガス流量比を２５／２５／１０[sccm]とし、１[Pa]の圧力でコイル型の電極に５００[Ｗ]のＲＦ(１３．５６[MHz])電力を投入してプラズマを生成してエッチングを行った。ここでは、松下電器産業(株)製のＩＣＰを用いたドライエッチング装置(Model Ｅ６４５−□ＩＣＰ)を用いた。基板側(試料ステージ)にも１５０[Ｗ]のＲＦ(１３．５６[MHz])電力を投入し、実質的に負の自己バイアス電圧を印加する。この第１のエッチング条件によりＷ膜をエッチングして第１の導電層の端部をテーパー形状とする。第１のエッチング条件でのＷに対するエッチング速度は２００．３９[nm/min.]、ＴａＮに対するエッチング速度は８０．３２[nm/min.]であり、ＴａＮに対するＷの選択比は約２．５である。また、この第１のエッチング条件によって、Ｗのテーパー角は、約２６°となる。
【００８１】
この後、図１６(Ｂ)に示すようにレジストからなるマスク５０１０を除去せずに第２のエッチング条件に変え、エッチング用ガスにＣＦ4とＣｌ2とを用い、それぞれのガス流量比を３０／３０[sccm]とし、１[Pa]の圧力でコイル型の電極に５００[Ｗ]のＲＦ(１３．５６[MHz])電力を投入してプラズマを生成して約３０秒程度のエッチングを行った。基板側(試料ステージ)にも２０[Ｗ]のＲＦ(１３．５６[MHz])電力を投入し、実質的に負の自己バイアス電圧を印加する。ＣＦ4とＣｌ2を混合した第２のエッチング条件ではＷ膜及びＴａＮ膜とも同程度にエッチングされる。第２のエッチング条件でのＷに対するエッチング速度は５８．９７[nm/min.]、ＴａＮに対するエッチング速度は６６．４３[nm/min.]である。なお、ゲート絶縁膜上に残渣を残すことなくエッチングするためには、１０〜２０[％]程度の割合でエッチング時間を増加させると良い。
【００８２】
上記第１のエッチング処理では、レジストからなるマスクの形状を適したものとすることにより、基板側に印加するバイアス電圧の効果により第１の導電層及び第２の導電層の端部がテーパー形状となる。このテーパー部の角度は１５〜４５°とすればよい。こうして、第１のエッチング処理により第１の導電層と第２の導電層から成る第１の形状の導電層５０１１〜５０１５(第１の導電層５０１１ａ〜５０１５ａと第２の導電層５０１１ｂ〜５０１５ｂ)を形成する。ゲート絶縁膜５００７においては、第１の形状の導電層５０１１〜５０１５で覆われない領域は２０〜５０[nm]程度エッチングされ薄くなった領域が形成される。
【００８３】
そして、レジストからなるマスクを除去せずに第１のドーピング処理を行い、半導体層にｎ型を付与する不純物元素を添加する(図５(Ｂ))。ドーピング処理はイオンドープ法、若しくはイオン注入法で行えば良い。イオンドープ法の条件はドーズ量を１×１０13〜５×１０15 [atoms/cm2]とし、加速電圧を６０〜１００[keV]として行う。本実施例ではドーズ量を１．５×１０15[atoms/cm2]とし、加速電圧を８０[keV]として行った。ｎ型を付与する不純物元素として１５族に属する元素、典型的にはリン(Ｐ)または砒素(Ａｓ)を用いるが、ここではリン(Ｐ)を用いた。この場合、第１の形状の導電層５０１１〜５０１５がｎ型を付与する不純物元素に対するマスクとなり、自己整合的に高濃度不純物領域５０１６〜５０１９が形成される。高濃度不純物領域５０１６〜５０１９には１×１０20〜１×１０21[atoms/cm3]の濃度範囲でｎ型を付与する不純物元素を添加する。
【００８４】
次いで、図１６(Ｃ)に示すようにレジストからなるマスクを除去せずに第２のエッチング処理を行う。ここでは、エッチング用ガスにＣＦ4とＣｌ2とＯ2とを用い、それぞれのガス流量比を２０／２０／２０[sccm]とし、１[Pa]の圧力でコイル型の電極に５００[Ｗ]のＲＦ(１３．５６[MHz])電力を投入してプラズマを生成してエッチングを行った。基板側(試料ステージ)にも２０[Ｗ]のＲＦ(１３．５６[MHz])電力を投入し、実質的に負の自己バイアス電圧を印加する。第２のエッチング処理でのＷに対するエッチング速度は１２４．６２[nm/min.]、ＴａＮに対するエッチング速度は２０．６７[nm/min.]であり、ＴａＮに対するＷの選択比は６．０５である。従って、Ｗ膜が選択的にエッチングされる。この第２のエッチングによりＷのテーパー角は７０°となった。この第２のエッチング処理により第２の導電層５０２０ｂ〜５０２４ｂを形成する。一方、第１の導電層５０１１ａ〜５０１５ａは、ほとんどエッチングされず、第１の導電層５０２０ａ〜５０２４ａを形成する。
【００８５】
次いで、第２のドーピング処理を行う。ドーピングは第２の導電層５０２０ｂ〜５０２４ｂを不純物元素に対するマスクとして用い、第１の導電層のテーパー部下方の半導体層に不純物元素が添加されるようにドーピングする。本実施例では、不純物元素としてＰ(リン)を用い、ドーズ量１．５×１０14[atoms/cm2]、電流密度０．５[μA]、加速電圧９０[keV]にてプラズマドーピングを行った。こうして、第１の導電層と重なる低濃度不純物領域５０２５〜５０２８を自己整合的に形成する。この低濃度不純物領域５０２５〜５０２８へ添加されたリン(Ｐ)の濃度は、１×１０17〜５×１０18[atoms/cm3]であり、且つ、第１の導電層のテーパー部の膜厚に従って緩やかな濃度勾配を有している。なお、第１の導電層のテーパー部と重なる半導体層において、第１の導電層のテーパー部の端部から内側に向かって若干、不純物濃度が低くなっているものの、ほぼ同程度の濃度である。また、高濃度不純物領域５０１６〜５０１９にも不純物元素が添加される(図１７(Ａ))。
【００８６】
次いで、図１７(Ｂ)に示すようにレジストからなるマスクを除去してからフォトリソグラフィ法を用いて、第３のエッチング処理を行う。この第３のエッチング処理では第１の導電層のテーパー部を部分的にエッチングして、第２の導電層と重なる形状にするために行われる。ただし、第３のエッチングを行わない領域には、レジスト５０２９からなるマスクを形成する。
【００８７】
第３のエッチング処理におけるエッチング条件は、エッチングガスとしてＣｌ2とＳＦ6とを用い、それぞれのガス流量比を１０／５０[sccm]として第１及び第２のエッチングと同様にＩＣＰエッチング法を用いて行う。なお、第３のエッチング処理でのＴａＮに対するエッチング速度は、１１１．２[nm/min.]であり、ゲート絶縁膜に対するエッチング速度は、１２．８[nm/min.]である。
【００８８】
本実施例では、１．３[Pa]の圧力でコイル型の電極に５００[Ｗ]のＲＦ(１３．５６[MHz])電力を投入してプラズマを生成してエッチングを行った。基板側(試料ステージ)にも１０[Ｗ]のＲＦ(１３．５６[MHz])電力を投入し、実質的に負の自己バイアス電圧を印加する。以上により、第１の導電層５０３０ａ〜５０３２ａが形成される。
【００８９】
上記第３のエッチングによって、第１の導電層５０３０ａ〜５０３２ａと重ならない不純物領域(ＬＤＤ領域)５０３３〜５０３４が形成される。なお、不純物領域(ＧＯＬＤ領域)５０２５、５０２８は、第１の導電層５０２０ａ、５０２４ａとそれぞれ重なったままである。
【００９０】
このようにして、本実施例は、第１の導電層と重ならない不純物領域(ＬＤＤ領域)５０３３〜５０３４と、第１の導電層と重なる不純物領域(ＧＯＬＤ領域)５０２５、５０２８を同時に形成することができ、ＴＦＴ特性に応じた作り分けが可能となる。
【００９１】
次いで、レジストからなるマスクを除去した後、ゲート絶縁膜５００７をエッチング処理する。ここでのエッチング処理は、エッチングガスにＣＨＦ3を用い、反応性イオンエッチング法(ＲＩＥ法)を用いて行う。本実施例では、チャンバー圧力６．７[Pa]、ＲＦ電力８００[Ｗ]、ＣＨＦ3ガス流量３５[sccm]で第３のエッチング処理を行った。これにより、高濃度不純物領域５０１６〜５０１９の一部は露呈し、ゲート絶縁膜５００７ａ〜５００７ｄが形成される。
【００９２】
次に、新たにレジストからなるマスク５０３５を形成して第３のドーピング処理を行う。この第３のドーピング処理により、ｐチャネル型ＴＦＴの活性層となる半導体層に前記第１の導電型(ｎ型)とは逆の第２の導電型(ｐ型)を付与する不純物元素が添加された不純物領域５０３６を形成する(図１７(Ｃ))。第１の導電層５０３０ａを不純物元素に対するマスクとして用い、ｐ型を付与する不純物元素を添加して自己整合的に不純物領域を形成する。
【００９３】
本実施例では、不純物領域５０３６はジボラン(Ｂ2Ｈ6)を用いたイオンドープ法で形成する。なお、この第３のドーピング処理の際には、ｎチャネル型ＴＦＴを形成する半導体層はレジストからなるマスク５０３５で覆われている。第１のドーピング処理及び第２のドーピング処理によって、不純物領域５０３６にはそれぞれ異なる濃度でリンが添加されているが、そのいずれの領域においてもｐ型を付与する不純物元素の濃度が２×１０20〜２×１０21[atoms/cm3]となるようにドーピング処理することにより、ｐチャネル型ＴＦＴのソース領域およびドレイン領域として機能するために何ら問題は生じない。
【００９４】
以上までの工程でそれぞれの半導体層に不純物領域が形成される。なお、本実施例では、ゲート絶縁膜をエッチングした後で不純物(Ｂ)のドーピングを行う方法を示したが、ゲート絶縁膜をエッチングしないで不純物のドーピングを行っても良い。
【００９５】
次いで、レジストからなるマスク５０３５を除去して図１８(Ａ)に示すように第１の層間絶縁膜５０３７を形成する。この第１の層間絶縁膜５０３７としては、プラズマＣＶＤ法またはスパッタ法を用い、厚さを１００〜２００[nm]として珪素を含む絶縁膜で形成する。本実施例では、プラズマＣＶＤ法により膜厚１５０[nm]の酸化窒化珪素膜を形成した。勿論、第１の層間絶縁膜５０３７は酸化窒化珪素膜に限定されるものでなく、他の珪素を含む絶縁膜を単層または積層構造として用いても良い。
【００９６】
次いで、それぞれの半導体層に添加された不純物元素を活性化処理する工程を行う。この活性化工程はファーネスアニール炉を用いる熱アニール法で行う。熱アニール法としては、酸素濃度が１[ppm]以下、好ましくは０．１[ppm]以下の窒素雰囲気中で４００〜７００[℃]、代表的には５００〜５５０[℃]で行えばよく、本実施例では５５０[℃]、４時間の熱処理で活性化処理を行った。なお、熱アニール法の他に、レーザーアニール法、またはラピッドサーマルアニール法(ＲＴＡ法)を適用することができる。
【００９７】
なお、本実施例では、上記活性化処理と同時に、結晶化の際に触媒として使用したＮｉが高濃度のＰを含む不純物領域にゲッタリングされ、主にチャネル形成領域となる半導体層中のニッケル濃度が低減される。このようにして作製したチャネル形成領域を有するＴＦＴはオフ電流値が下がり、結晶性が良いことから高い電界効果移動度が得られ、良好な特性を達成することができる。
【００９８】
また、第１の層間絶縁膜５０３７を形成する前に活性化処理を行っても良い。ただし、用いた配線材料が熱に弱い場合には、本実施例のように配線等を保護するため層間絶縁膜５０３７(シリコンを主成分とする絶縁膜、例えば窒化珪素膜)を形成した後で活性化処理を行うことが好ましい。
【００９９】
その他、活性化処理を行った後でドーピング処理を行い、第１の層間絶縁膜５０３７を形成させても良い。
【０１００】
さらに、３〜１００[％]の水素を含む雰囲気中で、３００〜５５０[℃]で１〜１２時間の熱処理を行い、半導体層を水素化する工程を行う。本実施例では水素を約３[％]の含む窒素雰囲気中で４１０[℃]、１時間の熱処理を行った。この工程は層間絶縁膜５０３７に含まれる水素により半導体層のダングリングボンドを終端する工程である。水素化の他の手段として、プラズマ水素化(プラズマにより励起された水素を用いる)を行っても良い。
【０１０１】
また、活性化処理としてレーザーアニール法を用いる場合には、上記水素化を行った後、エキシマレーザーやＹＡＧレーザー等のレーザー光を照射することが望ましい。
【０１０２】
次いで、図１８(Ｂ)に示すように第１の層間絶縁膜５０３７上に有機絶縁物材料から成る第２の層間絶縁膜５０３８を形成する。本実施例では膜厚１．６[μm]のアクリル樹脂膜を形成した。次いで、各不純物領域５０１６、５０１８、５０１９、５０３６に達するコンタクトホールを形成するためのパターニングを行う。
【０１０３】
第２の層間絶縁膜５０３８としては、珪素を含む絶縁材料や有機樹脂からなる膜を用いる。珪素を含む絶縁材料としては、酸化珪素、窒化珪素、酸化窒化珪素を用いることができ、また有機樹脂としては、ポリイミド、ポリアミド、アクリル、ＢＣＢ(ベンゾシクロブテン)などを用いることができる。
【０１０４】
本実施例では、プラズマＣＶＤ法により形成された酸化窒化珪素膜を形成した。なお、酸化窒化珪素膜の膜厚として好ましくは１〜５[μm](さらに好ましくは２〜４[μm])とすればよい。酸化窒化珪素膜は、膜自身に含まれる水分が少ないためにＥＬ素子の劣化を抑える上で有効である。
また、コンタクトホールの形成には、ドライエッチングまたはウエットエッチングを用いることができるが、エッチング時における静電破壊の問題を考えると、ウエットエッチング法を用いるのが望ましい。
【０１０５】
さらに、ここでのコンタクトホールの形成において、第１層間絶縁膜５０３７及び第２層間絶縁膜５０３８を同時にエッチングするため、コンタクトホールの形状を考えると第２層間絶縁膜５０３８を形成する材料は、第１層間絶縁膜５０３７を形成する材料よりもエッチング速度の速いものを用いるのが好ましい。
【０１０６】
そして、各不純物領域５０１６、５０１８、５０１９、５０３６とそれぞれ電気的に接続する配線５０３９〜５０４４を形成する。ここでは、膜厚５０[nm]のＴｉ膜と、膜厚５００[nm]の合金膜(ＡｌとＴｉとの合金膜)との積層膜をパターニングして形成するが、他の導電膜を用いても良い。
【０１０７】
以上のようにして、ｎチャネル型ＴＦＴ、ｐチャネル型ＴＦＴを有する駆動回路と、画素ＴＦＴ、保持容量を有する画素部とを、同一基板上に形成することが出来る。本明細書中では、このような基板をアクティブマトリクス基板と表記する。
【０１０８】
また、保持容量については、ゲート導電膜の形成前に、必要部分に選択的に不純物のドーピングを行い、容量を形成しても良い。この方法によると、フォトレジスト用のマスクが１枚増えることになるが、バイアスをかけることなく保持容量を形成することが出来る。
【０１０９】
続いて、第３の層間絶縁膜５０４５を形成する。この工程においては、続く画素電極の形成のために、ＴＦＴを形成している面の平坦化を行うためのものでもある。よって、平坦性に優れた、アクリル等の樹脂膜からなる絶縁膜で形成するのが望ましい。次いで、その上にＭｇＡｇ膜を形成し、パターニングすることによって、画素電極(反射電極)５０４６を形成する(図１８(Ｃ))。
【０１１０】
一方、対向基板５０４７を用意する。図１９(Ａ)に示すように、対向基板５０４７にはカラーフィルタ層５０４８〜５０５０、オーバーコート層５０５１を形成する。カラーフィルタ層は、ＴＦＴの上方で、異なる色のカラーフィルタ５０４８、５０４９を重ねて形成し、遮光膜を兼ねる構成とする。なお、各色のカラーフィルタ層は、樹脂に顔料を混合したものを用い、１〜３[μm]の厚さで形成する。これには感光性の材料を用い、マスクを用いて所定のパターンに形成することが出来る。同時に、このカラーフィルタ層を利用して、スペーサを形成する(図示せず)。これは、カラーフィルタを重ねて形成することによって形成すれば良い。スペーサの高さは、オーバーコート層５０５１の厚さ１〜４[μm]を考慮することにより、２〜７[μm]、好ましくは４〜６[μm]とすることが出来、この高さにより、アクティブマトリクス基板と対向基板とを貼り合わせた際のギャップを形成する。オーバーコート層５０５１は、光硬化型または熱硬化型の有機樹脂材料で形成し、例えば、ポリイミドやアクリル樹脂等を用いれば良い。
【０１１１】
オーバーコート層５０５１を形成した後、透明導電膜でなる対向電極５０５２をパターニング形成する。その後、アクティブマトリクス基板、対向基板ともに、配向膜５０５３を形成し、ラビング処理を行う。
【０１１２】
その後、アクティブマトリクス基板と対向基板とを、シール剤５０５５で貼り合わせる。シール剤５０５５にはフィラーが混入されており、このフィラーとスペーサによって、２枚の基板が均一な間隔をもって貼り合わせられる。続いて、両基板の間に液晶材料５０５４を注入し、封止剤(図示せず)によって完全に封止する。液晶材料５０５４としては、公知の液晶材料を用いれば良い。以上のようにして、図１９(Ａ)に示すようなアクティブマトリクス型液晶表示装置が完成する。
【０１１３】
なお、上記の工程により作成されるアクティブマトリクス型液晶表示装置におけるＴＦＴはトップゲート構造をとっているが、ボトムゲート構造のＴＦＴや、その他の構造のＴＦＴに関しても、本実施例は容易に適用され得る。
【０１１４】
また、本実施例においてはガラス基板を使用しているが、ガラス基板に限らず、プラスチック基板、ステンレス基板、単結晶ウェハ等、ガラス基板以外のものを使用する場合にも実施が可能である。
【０１１５】
[実施例３]
実施形態にて示した、本発明の液晶表示装置においては、その画素部に配置されたＤ／Ａ変換回路には、容量型のＤ／Ａ変換回路(Ｃ−ＤＡＣ)を採用していた。しかし、Ｄ／Ａ変換回路として、他の型式のものを用いても、本発明は容易に実施が可能である。本実施例においては、実施形態とは異なる型式のＤ／Ａ変換回路を用いて画素部を構成する例について述べる。
【０１１６】
図１０(Ａ)に一例を示す。図１０(Ａ)に示した画素の回路図は、実施形態に示したものと同様、３ビットデジタル映像信号に対応したものであり、点線枠１０００で囲まれた部分が１画素である。画素部には、８本の階調電源線が配置されており、それぞれの階調電源線は、Ｖ０、Ｖ１、・・・、Ｖ７と８段階の電位が供給される。記憶回路で記憶されている３ビットデジタル映像信号は、デコーダ１００１に入力される。デコーダ１００１は、図１０(Ｂ)に示すように、３入力ＮＡＮＤ回路を８(２3)個用いて構成される。ブロック図の入出力ピンに付した番号と、回路図の入出力に付した番号とが対応する。デコーダに３ビットデジタル映像信号が入力されると、７７〜８４のいずれか１本から出力が得られる。この出力パルスは、スイッチ１００２に入力され、図１０(Ｃ)に示すように、８本の階調電源線のいずれか１本を選択して、選択された階調電源線の電位を液晶素子に印加する。なお、反転駆動を行うには、一定周期(例えば１フレーム周期)ごとに電位の正負の逆転をすれば良い。この構成のＤ／Ａ変換回路を用いて階調表現を行う場合には、ｎビットの階調に対して２n本の階調電源線を必要とする。
【０１１７】
同様に、デコーダを用いたＤ／Ａ変換回路を有する画素のさらなる一例を図１１(Ａ)に示す。前述の３入力ＮＡＮＤ回路を用いて構成するＤ／Ａ変換回路に対し、図１１(Ａ)に示した画素においては、図１１(Ｂ)に示すようにＤ／Ａ変換回路およびスイッチ回路を一体の構成とし、素子数低減をはかっている。それぞれの階調電源線からは３直列のＴＦＴを経由して液晶素子に電位を印加する。
【０１１８】
図１０、１１にて示した画素の有するＤ／Ａ変換回路において、電位出力部におけるスイッチとして単体ＴＦＴを用いて説明したが、アナログスイッチ、トランスミッションゲート等を用いて動作の安定化をはかっても良い。
【０１１９】
[実施例４]
本発明の液晶表示装置は、ソース信号線駆動回路およびゲート信号線駆動回路にデコーダを搭載することによって、さらなる低消費電力化をはかることが出来る。以下に一例を示す。
【０１２０】
図１３(Ａ)は、本発明の液晶表示装置において、ソース信号線およびゲート信号線にデコーダを搭載したものの全体概略図である。基板１３０１の中央に画素部１３０５が配置されている。画素部の上側には、ソース信号線を制御するための、ソース信号線駆動回路＆Ｘアドレスデコーダ１３０２が配置されている。画素部の左右にはそれぞれ、ゲート信号線を制御するための、ゲート信号線駆動回路＆Ｙアドレスデコーダ１３０３およびＤＡＣコントローラ１３０４が配置されている。デコーダ部の回路図を、図１３(Ｂ)に示す。アドレス信号線１３１１、ＮＡＮＤ回路１３１２、レベルシフタ１３１３、バッファ１３１４等を有する。アドレス信号がｎビットである場合、ｎ入力ＮＡＮＤ回路を用いる。このようなデコーダをソース信号線側およびゲート信号線側に用いることで、画素部１３０５における表示領域の任意の座標選択が可能となる。すなわち、画面の一部分のみを書き換えたい場合には、デコーダを用いてその部分のみを選択し、その画素の記憶回路へ書き込みを行えば良い。映像信号の更新が行われない部分は、引き続き記憶回路に記憶された映像信号に基づいて、静止画像の表示が行われる。
【０１２１】
なお、ソース信号線側、ゲート信号線側ともに、図１３(Ｂ)に示すようなデコーダを用いて良いが、これはあくまで回路構成の一例であり、デコーダの形式は限定しない。
【０１２２】
[実施例５]
図２０に、本発明の液晶表示装置を携帯情報端末に応用した例を示す。図２０において、２００１はペン入力タブレット、２００２は検出回路、２００３はメモリーカード、２００４は電源、２００５は外部インターフェイスポート、２００６はＣＰＵ、２００７は映像信号処理回路、２００８はタブレットインターフェイス、２００９はフラッシュメモリ、２０１０はＤＲＡＭ、２０１１はＶＲＡＭ、２０１２はＬＣＤコントローラ、２０１３は液晶表示装置、２０１４は画素部、２０１５はゲート信号線駆動回路、２０１６はソース信号線駆動回路、２０１７はＤＡＣコントローラである。本実施例では、静止画像を表示する場合には、ＣＰＵ２００６の映像信号処理回路２００７、ＶＲＡＭ２０１１などの機能を停止させ、低消費電力化をはかることが出来る。図２０において、点線枠で囲まれた部分の回路のみ、静止画像の表示中に動作を行う。また、ＬＣＤコントローラ２０１２は、ＣＯＧによって液晶表示装置２０１３に装着しても良いし、液晶表示装置と同時に基板上に一体形成しても良い。
【０１２３】
また、図２１に本発明の液晶表示装置を携帯電話に応用した例を示す。図２１において、２１０１はキーボード、２１０２は音声処理回路、２１０３はメモリーカード、２１０４は電源、２１０５は外部インターフェイスポート、２１０６はＣＰＵ、２１０７は映像信号処理回路、２１０８はキーボードインターフェイス、２１０９はフラッシュメモリ、２１１０はＤＲＡＭ、２１１１はＶＲＡＭ、２１１２はＬＣＤコントローラ、２１１３は液晶表示装置、２１１４は画素部、２１１５はゲート信号線駆動回路、２１１６はソース信号線駆動回路、２１１７はＤＡＣコントローラ、２１１８は送受信回路、２１１９はマイク、２１２０はスピーカである。前述の携帯情報端末と同様、静止画像の表示中は一部の回路の動作を停止させることが出来るため、低消費電力化をはかることが出来る。
【０１２４】
[実施例６]
本発明の液晶表示装置には様々な用途がある。本実施例では、本発明の液晶表示装置を組み込んだ電子機器の応用例について説明する。
【０１２５】
このような電子機器には、携帯情報端末(電子手帳、モバイルコンピュータ、携帯電話等)、ビデオカメラ、デジタルカメラ、パーソナルコンピュータ、テレビ、プロジェクタ装置等が挙げられる。それらの一例を２２および図２３に示す。
【０１２６】
図２２(Ａ)は液晶ディスプレイ(ＬＣＤ)であり、筐体３３０１、支持台３３０２、表示部３３０３等を含む。本発明の液晶表示装置は表示部３３０３にて用いることが出来る。
【０１２７】
図２２(Ｂ)はビデオカメラであり、本体３３１１、表示部３３１２、音声入力部３３１３、操作スイッチ３３１４、バッテリー３３１５、受像部３３１６等を含む。本発明の液晶表示装置は表示部３３１２にて用いることが出来る。
【０１２８】
図２２(Ｃ)はパーソナルコンピュータであり、本体３３２１、筐体３３２２、表示部３３２３、キーボード３３２４等を含む。本発明の液晶表示装置は表示部３３２３にて用いることが出来る。
【０１２９】
図２２(Ｄ)は携帯情報端末であり、本体３３３１、スタイラス３３３２、表示部３３３３、操作ボタン３３３４、外部インターフェイス３３３５等を含む。本発明の液晶表示装置は表示部３３３３にて用いることが出来る。
【０１３０】
図２３(Ａ)は携帯電話であり、本体３４０１、音声出力部３４０２、音声入力部３４０３、表示部３４０４、操作スイッチ３４０５、アンテナ３４０６を含む。本発明の液晶表示装置は表示部３４０４にて用いることが出来る。
【０１３１】
図２３(Ｂ)は音響再生装置、具体的にはカーオーディオであり、本体３４１１、表示部３４１２、操作スイッチ３４１３、３４１４を含む。本発明の液晶表示装置は表示部３４１２にて用いることが出来る。また、本実施例では車載用オーディオを示すが、携帯型もしくは家庭用の音響再生装置に用いても良い。
【０１３２】
図２３(Ｃ)はデジタルカメラであり、本体３５０１、表示部(Ａ)３５０２、接眼部３５０３、操作スイッチ３５０４、表示部(Ｂ)３５０５、バッテリー３５０６を含む。本発明の液晶表示装置は、表示部(Ａ)３５０２、表示部(Ｂ)３５０５にて用いることが出来る。
【０１３３】
以上の様に、本発明の適用範囲は極めて広く、あらゆる分野の電子機器に用いることが可能である。また、本実施例の電子機器は実施例１〜実施例５に示したいずれの構成を適用しても良い。
【発明の効果】
本発明の液晶表示装置においては、各画素に配置された記憶回路を用いてデジタル映像信号の記憶を行うことにより、静止画を表示する際には、記憶回路に記憶されたデジタル映像信号を反復して用いることで、継続的に静止画像の表示を行う際にはソース信号線駆動回路およびゲート信号線駆動回路を停止させておくことが可能となる。また、液晶表示装置に入力する信号を処理するための映像信号処理回路等の回路も、継続的に静止画像の表示を行う際は停止させておくことが可能になるため、液晶表示装置の低消費電力化に大きく貢献する。
【図面の簡単な説明】
【図１】 本発明の液晶表示装置の画素部についての回路図。
【図２】 本発明の液晶表示装置のソース信号線駆動回路についての回路図。
【図３】 本発明の液晶表示装置のゲート信号線駆動回路についての回路図。
【図４】 本発明の液晶表示装置のＤＡＣコントローラについての回路図。
【図５】 各回路図にてブロックで示した回路の詳細図。
【図６】 各回路図にてブロックで示した回路の詳細図。
【図７】 本発明の液晶表示装置の動作に関するタイミングチャートを示す図。
【図８】 本発明の液晶表示装置の動作に関するタイミングチャートを示す図。
【図９】 本発明の液晶表示装置の画素部についての実際のレイアウトを示す図。
【図１０】 複数の階調電源線とデコーダにより構成されたＤ／Ａ変換回路を有する画素の回路図。
【図１１】 複数の階調電源線とデコーダにより構成されたＤ／Ａ変換回路を有する画素の回路図。
【図１２】 本発明の液晶表示装置の基板全体の概略図。
【図１３】 本発明の液晶表示装置に、ＸアドレスデコーダおよびＹアドレスデコーダを追加した例を示す図。
【図１４】 従来の液晶表示装置の基板全体の概略図および画素部の回路図。
【図１５】 従来の液晶表示装置のソース信号線駆動回路についての回路図。
【図１６】 液晶表示装置の作成工程例を示す図。
【図１７】 液晶表示装置の作成工程例を示す図。
【図１８】 液晶表示装置の作成工程例を示す図。
【図１９】 液晶表示装置の作成工程例を示す図。
【図２０】 携帯情報端末の構成を示すブロック図。
【図２１】 携帯電話の構成を示すブロック図。
【図２２】 本発明の液晶表示装置を適用した電子機器の例を示す図。
【図２３】 本発明の液晶表示装置を適用した電子機器の例を示す図。
【発明の属する技術分野】
本発明は、表示装置および表示装置の駆動回路に関し、特に、絶縁体上に作成される薄膜トランジスタを有するアクティブマトリクス型表示装置およびアクティブマトリクス型表示装置の駆動回路に関する。その中で特に、映像ソースとしてデジタル映像信号を用いるアクティブマトリクス型液晶表示装置およびアクティブマトリクス型液晶表示装置の駆動回路に関する。
【０００２】
【従来の技術】
近年、絶縁体上、特にガラス基板上に半導体薄膜を形成した表示装置、特に薄膜トランジスタ(以下ＴＦＴと表記する)を用いたアクティブマトリクス型表示装置が普及してきている。ＴＦＴを使用したアクティブマトリクス型表示装置は、マトリクス状に配置された数十万から数百万のＴＦＴを有し、各画素の電荷を制御することによって画像の表示を行っている。
【０００３】
さらに最近の技術として、画素を構成する画素ＴＦＴの他に、画素部の周辺部に、ＴＦＴを用いて駆動回路を同時形成するポリシリコンＴＦＴに関する技術が発展してきており、装置の小型化、低消費電力化に大いに貢献し、それに伴って、近年その応用分野の拡大が著しいモバイル機器の表示部等に、液晶表示装置は不可欠なデバイスとなってきている。
【０００４】
通常のデジタル方式のアクティブマトリクス型液晶表示装置の概略図を、図１４(Ａ)に示す。基板１４０１の中央に画素部１４０４が配置されている。画素部の上側には、ソース信号線を制御するための、ソース信号線駆動回路１４０２が配置されている。画素部の左右には、ゲート信号線を制御するための、ゲート信号線駆動回路１４０３が配置されている。なお、図１４(Ａ)においては、ゲート信号線駆動回路１４０３は、画素部の左右両側に対称配置されているが、片側配置でも構わない。ただし、両側配置とした方が、駆動効率、駆動信頼性の面から見て望ましい。各駆動回路への外部からの信号入力は、フレキシブルプリントサーキット(Flexible Print Circuit：ＦＰＣ)１４０５を介して行われる。
【０００５】
図１４(Ｂ)は、図１４(Ａ)において、画素部１４０４内で、点線枠１４０６で囲まれた２×２画素の部分の回路図を拡大したものである。１つの画素は、ソース信号線１４５１、ゲート信号線１４５２、画素ＴＦＴ１４５３、液晶１４５４、保持容量１４５５を有する。
【０００６】
ソース信号線駆動回路１４０２は、例えば図１５に示すような構成をしている。図１５に例として示す駆動回路は、３ビットデジタル階調の表示に対応したソース信号線駆動回路であり、シフトレジスタ回路(ＳＲ)１５０１、第１のラッチ回路(ＬＡＴ１)１５０２、第２のラッチ回路(ＬＡＴ２)１５０３、Ｄ／Ａ(デジタル／アナログ)変換回路(Digital/Analog Converter：ＤＡＣ)１５０４等を有する。なお、図１５では図示していないが、必要に応じてバッファ回路、レベルシフタ回路等を配置しても良い。
【０００７】
図１５を用いて動作について簡単に説明する。まず、シフトレジスタ回路１５０１にクロック信号(Ｓ−ＣＬＫ、Ｓ−ＣＬＫｂ)およびスタートパルス(Ｓ−ＳＰ)が入力され、順次サンプリングパルスが出力される。続いて、サンプリングパルスは第１のラッチ回路１５０２に入力され、そのタイミングにおいて、同じく第１のラッチ回路１５０２に入力されたデジタル映像信号(Ｄｉｇｉｔａｌ Ｄａｔａ)をそれぞれ保持していく。ここで、Ｄ２が最上位ビット(Most Significant Bit：ＭＳＢ)、Ｄ０が最下位ビット(Least Significant Bit：ＬＳＢ)である。第１のラッチ回路１５０２において、１水平周期分のデジタル映像信号の保持が完了すると、帰線期間中に、第１のラッチ回路１５０２で保持されているデジタル映像信号は、ラッチ信号(Ｌａｔｃｈ Ｐｕｌｓｅ)の入力に従い、一斉に第２のラッチ回路１５０３へと転送される。
【０００８】
その後、再びシフトレジスタ回路１５０１が動作し、次の水平周期分のデジタル映像信号の保持が開始される。一方で、同時に、第２のラッチ回路１５０３で保持されているデジタル映像信号は、Ｄ／Ａ変換回路１５０４にてアナログ映像信号へと変換される。このアナログ化されたデジタル映像信号は、ソース信号線を経由して、ゲート信号線(Ｇａｔｅ Ｌｉｎｅ)が選択状態にある行の画素１５０５に書き込まれる。この動作を繰り返すことによって、画像の表示が行われる。
【０００９】
【発明が解決しようとする課題】
一般的なアクティブマトリクス型液晶表示装置においては、動画の表示をスムーズに行うため、１秒間に６０回前後、画面表示の更新が行われる。すなわち、１フレーム毎にデジタル映像信号を供給し、その都度画素への書き込みを行う必要がある。たとえ、映像が静止画であったとしても、１フレーム毎に同一の信号を供給し続けなければならないため、駆動回路が連続して同じデジタル映像信号の繰り返し処理を行う必要がある。
【００１０】
静止画のデジタル映像信号を一旦、外部の記憶回路に書き込み、以後は１フレーム毎に外部の記憶回路から液晶表示装置にデジタル映像信号を供給する方法もあるが、いずれの場合にも外部の記憶回路と駆動回路は動作し続ける必要があることに変わりはない。
【００１１】
特にモバイル機器においては、低消費電力化が大きく望まれている。さらに、このモバイル機器においては、静止画モードで使用されることが大部分を占めているにもかかわらず、前述のように外部回路、駆動回路などは静止画表示の際にも動作し続けているため、低消費電力化への足かせとなっている。
【００１２】
本発明は前述のような問題点を鑑見て、新規の回路を用いることにより、静止画の表示時における外部回路、信号線駆動回路などの消費電力を低減することを課題とする。
【００１３】
【課題を解決するための手段】
前述した課題を解決するために、本発明では次のような手段を用いた。
【００１４】
１つの画素は、デジタル映像信号の各ビットを記憶するための記憶回路と、Ｄ／Ａ変換回路とを有し、ソース信号線から入力されるデジタル映像信号は、一旦記憶回路に保持され、Ｄ／Ａ変換されて液晶を駆動する。静止画の場合、一度記憶回路にてデジタル映像信号の記憶がなされて以降は、画素に書き込まれる情報は同様であるから、フレーム毎にデジタル映像信号の更新を行わなくとも、記憶回路に記憶されているデジタル映像信号を読み出して、静止画を表示することが出来る。すなわち、静止画表示を行っている間は、最初の１フレーム分のみのデジタル映像信号の処理動作を行って以降は、画素内のＤ／Ａ変換回路によって、記憶回路に記憶されているデジタル映像信号を処理し、画素に書き込みを行う。よって、その間は駆動回路の大部分を停止させたままでの表示が可能である。その結果、消費電力の大幅な低減に寄与する。本発明を使用した液晶表示装置においては、従来１００[mW]程度であった消費電力を、１０[mW]程度に低減することが可能となった。
【００１５】
以下に、本発明の表示装置の構成について記載する。
【００１６】
本発明の液晶表示装置の第１の特徴は、
ソース信号線駆動回路と、ゲート信号線駆動回路と、ＤＡＣコントローラと、画素部とを有し、
ｎビット(ｎは自然数、ｎ≧２)のデジタル映像信号を用いて映像の表示を行う液晶表示装置において、
前記画素部における１つの画素はそれぞれ、前記ｎビットのデジタル映像信号を記憶する、１ビット×ｎ個の記憶回路と、Ｄ／Ａ変換回路とを有することを特徴としている。
【００１７】
本発明の液晶表示装置の第２の特徴は、
ソース信号線駆動回路と、ゲート信号線駆動回路と、ＤＡＣコントローラと、画素部とを有し、
ｎビット(ｎは自然数、ｎ≧２)のデジタル映像信号を用いて映像の表示を行う液晶表示装置において、
前記画素部における１つの画素はそれぞれ、前記ｎビットのデジタル映像信号を記憶する、１ビット×ｎ個の記憶回路と、Ｄ／Ａ変換回路とを有し、
前記記憶回路は、１フレーム分の前記ｎビットのデジタル映像信号を記憶することを特徴としている。
【００１８】
本発明の液晶表示装置の第３の特徴は、
ソース信号線駆動回路と、ゲート信号線駆動回路と、ＤＡＣコントローラと、画素部とを有し、
ｎビット(ｎは自然数、ｎ≧２)のデジタル映像信号を用いて映像の表示を行う液晶表示装置において、
前記画素部における１つの画素はそれぞれ、前記ｎビットのデジタル映像信号を記憶する、１ビット×ｎ個の記憶回路と、Ｄ／Ａ変換回路とを有し、
前記液晶表示装置は、
クロック信号とスタートパルスとに従って、サンプリングパルスを出力する手段と、
前記サンプリングパルスに従って、前記デジタル映像信号の保持を行う手段と、
前記保持されたデジタル映像信号を、記憶する手段と、
前記記憶された前記デジタル映像信号を読み出し、Ｄ／Ａ変換を行ってアナログ階調信号を得る手段と、
前記アナログ階調信号によって映像の表示を行う手段と、
を有することを特徴としている。
【００１９】
本発明の液晶表示装置の第４の特徴は、
前記ソース信号線駆動回路は、デジタル映像信号をビット毎に順次入力することを特徴としている。
【００２０】
本発明の液晶表示装置の第５の特徴は、
前記ゲート信号線駆動回路は、ゲート信号線を介して、１画素中の前記記憶回路を、１水平期間中にビット毎に順次駆動することを特徴としている。
【００２１】
本発明の液晶表示装置の第６の特徴は、
前記ＤＡＣコントローラには、複数の固定電位が入力され、前記複数の固定電位のうちいずれか１つもしくは複数を選択して画素に供給することを特徴としている。
【００２２】
本発明の液晶表示装置の第７の特徴は、
前記ＤＡＣコントローラは、複数のラッチ回路を有し、
前記ラッチ回路に記憶された選択情報に応じて前記複数の固定電位のうちいずれか１つもしくは複数を選択することを特徴としている。
【００２３】
本発明の液晶表示装置の第８の特徴は、
前記選択情報は、一定周期毎に書き換えられることを特徴としている。
【００２４】
本発明の液晶表示装置の第９の特徴は、
前記記憶回路はスタティック型メモリ(ＳＲＡＭ)であることを特徴としている。
【００２５】
本発明の液晶表示装置の第１０の特徴は、
前記ソース信号線駆動回路と、ゲート信号線駆動回路と、ＤＡＣコントローラとは
画素部と同一基板上に形成されていることを特徴としている。
【００２６】
本発明の液晶表示装置の第１１の特徴は、
前記ソース信号線駆動回路、前記ゲート信号線駆動回路、または前記ＤＡＣコントローラは
外部回路であることを特徴としている。
【００２７】
本発明の液晶表示装置の第１２の特徴は、
静止画像の表示期間においては、前記ＤＡＣコントローラのみを駆動して、
前記記憶回路に記憶されたデジタル映像信号を繰り返し読み出し、Ｄ／Ａ変換を行ってアナログ階調信号を得、
前記アナログ階調信号によって映像の表示を行うことにより、
前記ソース信号線駆動回路および前記ゲート信号線駆動回路を停止することを特徴としている。
【００２８】
本発明の液晶表示装置の第１３の特徴は、
静止画像の表示期間においては、前記ＤＡＣコントローラのみを駆動して、
前記記憶回路に記憶されたデジタル映像信号を繰り返し読み出し、Ｄ／Ａ変換を行ってアナログ階調信号を得、
前記アナログ階調信号によって映像の表示を行うことにより、
前記ＤＡＣコントローラを含まない外部回路を停止することを特徴としている。
【００２９】
本発明の液晶表示装置の第１４の特徴は、
前記ソース信号線駆動回路はＸアドレスデコーダを有し、
前記ゲート信号線駆動回路はＹアドレスデコーダを有し、
前記記憶回路は、表示領域内の任意の座標の画素において書き換えが可能であることを特徴としている。
【００３０】
本発明の液晶表示装置の第１５の特徴は、
前記記憶回路は、ガラス基板上に形成されていることを特徴としている。
【００３１】
本発明の液晶表示装置の第１６の特徴は、
前記記憶回路は、プラスチック基板上に形成されていることを特徴としている。
【００３２】
本発明の液晶表示装置の第１７の特徴は、
前記記憶回路は、ステンレス基板上に形成されていることを特徴としている。
【００３３】
本発明の液晶表示装置の第１８の特徴は、
前記記憶回路は、単結晶ウェハ上に形成されていることを特徴としている。
【００３４】
【発明の実施の形態】
本発明の実施の形態について説明する。なお、ここでは具体的に説明するために、デジタル映像信号の階調が３ビットである場合を例とするが，本発明は３ビットに限定されるわけではなく、同様の方法でｎビットのデジタル映像信号への対応が可能である。
【００３５】
図１は、本発明の表示装置の画素部についての回路図を示している。点線枠１００で囲まれた部分が１画素であり、隣接した３画素でそれぞれＲ、Ｇ、Ｂのカラーフィルタを有し、カラー画像の表示を行う。１画素は、ソース信号線１０１、第１のゲート信号線１０２、第２のゲート信号線１０３、第３のゲート信号線１０４、第１の画素ＴＦＴ１０５、第２の画素ＴＦＴ１０６、第３の画素ＴＦＴ１０７、第１の記憶回路１０８、第２の記憶回路１０９、第３の記憶回路１１０、階調電源選択用ＴＦＴ１１１〜１１６、低圧側階調電源線(ＶL)１１７〜１１９、高圧側階調電源線(ＶH)１２０〜１２２、第１のＤＡＣ用容量１２３、第２のＤＡＣ用容量１２４、第３のＤＡＣ用容量１２５、画素部リセット信号線１２６、画素部リセット用ＴＦＴ１２７、保持容量１２８、中間階調電源線(ＶM)１２９、コモン電源線１３０、および液晶素子(ＬＣ)を有する。各部の動作については後述する。
【００３６】
ここで、ＤＡＣ用容量１２３〜１２５をそれぞれＣ123〜Ｃ125とすると、それらの容量比は４：２：１となっている。３ビットのデジタル映像信号によって、充電される容量が決定し、その組み合わせによって８段階の電荷が充電される。これによって、液晶素子に印加される電圧の制御が行われる。
【００３７】
図２は、本発明の表示装置のソース信号線駆動回路についての回路図を示している。ここでは、カラーＱＶＧＡの表示装置を例とし、水平方向画素数が９６０画素(３２０×ＲＧＢ)であるとして図示している。
【００３８】
図示したソース信号線駆動回路は、シフトレジスタ２０１、ＮＡＮＤ回路２０２、バッファ２０３、レベルシフタ２０４、第１のラッチ回路２０５、第２のラッチ回路２０６、画素２０７等を有する。
【００３９】
シフトレジスタ２０１は、図５(Ａ)に示すような構成をしている。図５(Ａ)中、各信号の入出力に付した番号４１〜５１は、同図にあるブロック図の入出力ピンに付した番号４１〜５１に対応する。ここで用いるシフトレジスタは、サンプリングパルスを順次出力するシフトレジスタ部と、差動増幅回路を用いたレベルシフタ部とを有している。
【００４０】
ＮＡＮＤ回路２０２、バッファ２０３に関しては、一般的なものを用いれば良いので、ここでは説明を省略する。
【００４１】
レベルシフタ２０４は、外部ソースから供給されるデジタル映像信号の電圧振幅の変換を行うものである。図５(Ｂ)に示すような構成をしており、１２個のレベルシフタ回路(図５(Ｂ)のブロック図中、Ｕｎｉｔと表記)と、電流源(図５(Ｂ)のブロック図中Ｓｕｐ．と表記)を有している。それぞれの回路図も同時に図５(Ｂ)に示す。１２本の信号線より入力されるデジタル映像信号(ＲＧＢ×４相)は、それぞれのレベルシフタによって電圧振幅の変換を受け、ビデオ信号線へと出力される。
【００４２】
第１のラッチ回路２０５および第２のラッチ回路２０６は、図６(Ａ)に示すような構成をしている。各信号の入出力に付した番号５９〜６１は、同図にあるブロック図の入出力ピンに付した番号５９〜６１に対応する。
【００４３】
ソース信号線駆動回路の動作について説明する。図７に、タイミングチャートを示した。７０１は１水平期間、７０２は水平帰線期間を表す。なお、回路図は前出の図２を参照する。スタートパルス(Ｓ−ＳＰ)、クロック信号(Ｓ−ＣＬＫ)の入力によって、シフトレジスタ２０１は順次サンプリングパルスを出力する。その後、ＮＡＮＤ回路２０２、バッファ２０３を通り、第１のラッチ回路２０５においてラッチ動作を行うためのパルスとなる。第１のラッチ回路２０５では、デジタル映像信号を、先のサンプリングパルスのタイミングに従って順次ラッチしていく。図２で示したソース信号線駆動回路は、ＲＧＢ３色、ビデオ４分割であるので、１つのサンプリングパルスのタイミングで、１２段の第１のラッチ回路２０５がラッチ動作を同時に行う。水平方向１列全てのラッチ動作が終了すると、帰線期間中にラッチパルス(Ｓ−ＬＡＴ)が入力され、そのタイミングに従って、一斉に第１のラッチ回路２０５から第２のラッチ回路２０６へのデジタル映像信号が転送される。なお、図２に示したシフトレジスタ２０１〜第２のラッチ回路２０６は、１水平期間内に３回、前述の動作を行い、３ビットデジタル映像信号を順次処理する。
【００４４】
本発明の液晶表示装置におけるソース信号線駆動回路においては、図７に示すように、ビット毎のデータを順次入力する構成となっており、ここではＤ２、Ｄ１、Ｄ０の順にデータの入力を行っている。このような構成とすることで、ソース信号線駆動回路のラッチ回路の数を減らすことが可能である。
【００４５】
図３は、本発明の表示装置のゲート信号線駆動回路についての回路図を示している。ここでは、カラーＱＶＧＡの表示装置を例とし、垂直方向画素数が２４０画素であるとして図示している。なお、本発明の液晶表示装置においては、デジタル映像信号の階調が３ビットの場合、１画素あたり３本のゲート信号線を用いて制御される。よって図３においては、ゲート信号線の本数は２４０×３＝７２０本となっている。すなわち、本発明によってｎビットデジタル階調を実現するには、１画素あたりｎ本のゲート信号線を用い、図３によるとその場合のゲート信号線の本数は２４０×ｎ本とすれば良い。
【００４６】
図示したゲート信号線駆動回路は、シフトレジスタ３０１、ＮＡＮＤ回路３０２、ＮＯＲ回路を用いたマルチプレクサ３０３、レベルシフタ３０４、バッファ３０５等を有する。
【００４７】
シフトレジスタ３０１は、ソース信号線駆動回路の項で、図５(Ａ)にて示した回路と同様であるので、説明を省略する。
【００４８】
レベルシフタ３０４は、図６(Ｂ)に示すような構成をしている。図６(Ｂ)中、各信号の入出力に付した番号６２、６３は、同図にあるブロック図の入出力ピンに付した番号６２、６３に対応する。
【００４９】
ＮＡＮＤ回路３０２、バッファ３０５に関しては、一般的なものを用いれば良いので、ここでは説明を省略する。
【００５０】
次に、ゲート信号線駆動回路の動作について説明する。図８に、タイミングチャートを示した。８０１は１水平期間、８０２はＤＡＣ処理期間、８０３は表示期間を表す。なお、回路図は前出の図３を参照する。スタートパルス(Ｇ−ＳＰ)、クロック信号(Ｇ−ＣＬＫ)の入力によって、シフトレジスタ３０１は順次選択パルスを出力する。その後、ＮＡＮＤ回路３０２を通った後、マルチプレクサ３０３に入力される。マルチプレクサ３０３には、第１〜第３のマルチプレクス信号(Ｇ−ＭＰＸ１〜３)が共に入力され、シフトレジスタから出力されるパルスの１／３のパルス幅を有する選択パルスを３つ順次出力する。これらはゲート信号線選択パルスとして、ゲート信号線に出力され、画素ＴＦＴのゲート電極に電圧が印加される。
【００５１】
図４は、本発明の表示装置のＤＡＣコントローラについての回路図を示している。図示したＤＡＣコントローラは、シフトレジスタ４０１、ＮＡＮＤ回路４０２、ＮＯＲ回路を用いたマルチプレクサ４０３、レベルシフタ４０４、階調電源選択回路(ＶPIX Ｓｅｌｅｃｔ)４０５等を有する。
【００５２】
ここで、シフトレジスタ４０１〜レベルシフタ４０４までの回路は、図３を用いて説明したゲート信号線駆動回路と同様であるので、ここでは説明を省略する。
【００５３】
階調電源選択回路４０５は、図６(Ｃ)に示すような構成をしている。図６(Ｃ)中、各信号の入出力に付した番号６４〜６８は、同図にあるブロック図の入出力ピンに付した番号６４〜６８に対応する。
【００５４】
続いて、ＤＡＣコントローラの動作について説明する。図８に、タイミングチャートを示した。説明に際して参照する。なお、回路図は前出の図４を参照する。シフトレジスタ４０１〜ＮＡＮＤ回路４０２までの動作は、ゲート信号線駆動回路と共通である。マルチプレクサ４０３には、それぞれ極性反転信号(Ｃ−Ｐｏｌ−Ｓ)、リセット信号１(Ｃ−Ｒｅｓ１)、リセット信号２(Ｃ−Ｒｅｓ２)が入力され、シフトレジスタ４０１から出力される選択パルスとの論理和をとる。このうち、リセット信号１は、レベルシフタ４０４でその電圧振幅の変換を受けた後、直接画素部のリセット信号線に出力される。リセット信号２および極性反転信号は、レベルシフタ４０４で電圧振幅の変換を受けた後、階調電源選択回路４０５へと入力される。
【００５５】
ここで、階調電源選択回路４０５の動作について説明する。階調電源選択回路４０５には、前述の２信号の他に、極性切替信号(Ｃ−Ｐｏｌ−Ｖ)が入力される。これは、液晶素子に印加する電圧を、一定周期(通常は１フレーム期間毎)で正負の切替を行うための信号である。階調電源選択回路４０５に極性反転信号(Ｃ−Ｐｏｌ−Ｓ)が入力されると、そのときの極性切替信号(Ｃ−Ｐｏｌ−Ｖ)の状態をラッチし、以後、再び極性反転信号(Ｃ−Ｐｏｌ−Ｓ)が入力される間での間、その状態が階調電源選択回路４０５内のアナログスイッチ群(図６(Ｃ)の詳細図を参照)を制御する。ここで、画素に印加される電位の正負が決定される。
【００５６】
高圧側階調電源線には、ＶHまたはＶHbのいずれかが、低圧側階調電源線には、ＶLまたはＶLbのいずれかが選択される。このとき、液晶の対向電極の電位をＣＯＭとし、ＶH＞ＶM＞ＶLであるとき、｜ＶH−ＶM｜≒｜ＶHb−ＶM｜、｜ＶL−ＶM｜≒｜ＶLb−ＶM｜とする。
【００５７】
例えば、ＶM＝０[Ｖ]とし、ＶH＝−ＶL＝５[Ｖ]、ＶHb＝−ＶLb＝−５[Ｖ]、などとすると、上記の条件を満たす上、簡単で望ましい。
【００５８】
また、リセット信号２が入力されている間は、高圧側階調電源線(ＶH)には強制的に低圧側階調電源線と同電位が入力される(すなわち、図１において、ＶH＝ＶL)ようになっており、後述する画素部の記憶回路への書き込み動作が３ビット分終了するまでの間は、ＤＡＣ用容量に電荷が蓄積されないようにしている。
【００５９】
続いて、画素内での信号の処理から表示までの動作について説明する。説明に際して前出の図１を参照する。ソース信号線１０１からは、３ビットデジタル映像信号が、ビット毎に順次入力されてくる。このデジタル映像信号は、１画素あたり３本配置されているゲート信号線１０２〜１０４が、１水平期間内に順次選択されることにより、各記憶回路へと書き込まれる。
【００６０】
まず、リセット信号１(Ｃ−ＲＥＳ１)が入力されて、画素部リセット用ＴＦＴ１２７が導通し、対向電極の電位をＶMに初期化する。次に、リセット信号２(Ｃ−ＲＥＳ２)が入力されて、ＤＡＣ用容量１２３〜１２５に電荷が蓄積されない状態に固定される。
【００６１】
次に、１水平期間は３つのサブ期間に分割され、最初のサブ期間では、第１のマルチプレクス信号(Ｇ−ＭＰＸ１)のタイミングで第１のゲート信号線１０２が選択されて、第１の画素ＴＦＴ１０５が導通し、最上位ビットのデジタル映像信号(Ｄ２)が、記憶回路１０８に書き込まれる。続いて、第２のマルチプレクス信号(Ｇ−ＭＰＸ２)のタイミングで第２のゲート信号線１０３が選択されて、第２の画素ＴＦＴ１０６が導通し、第２ビットのデジタル映像信号(Ｄ１)が、記憶回路１０９に書き込まれる。最後に、第３のマルチプレクス信号(Ｇ−ＭＰＸ３)のタイミングで第３のゲート信号線１０４が選択されて、第３の画素ＴＦＴ１０７が導通し、最下位ビットのデジタル映像信号(Ｄ０)が、記憶回路１１０に書き込まれる。
【００６２】
各記憶回路１０８〜１１０に記憶されたデジタル映像信号に従って、階調電源選択用ＴＦＴ１１１〜１１６によって各ビットで階調電源線が選択される。このとき、リセット信号２(Ｃ−ＲＥＳ２)のパルスが停止して、ＤＡＣ用容量１２３〜１２５に電荷が蓄積され、液晶素子を駆動して映像の表示を行う。
【００６３】
本発明の液晶表示装置を、ｎビットのデジタル映像信号に対応させるには、１水平期間をｎ分割して同様の処理を行えば良い。以後は、順次ビット毎に記憶回路への信号の書き込みを行うことが出来る。
【００６４】
静止画を表示する場合には、ソース信号線駆動回路およびゲート信号線駆動回路を停止し、ＤＡＣコントローラのみを動作させる。このとき、記憶回路に記憶されたデジタル映像信号をフレーム毎に読み出すことにより、継続的に静止画表示を行うことが出来る。したがって、従来の表示装置に比較して、駆動回路の消費電力を大幅に低減することが可能となる。
【００６５】
なお、本実施形態においては、Ｄ／Ａ変換回路は複数の容量を用いた容量型Ｄ／Ａ変換回路を用いているが、他にも抵抗分割によって複数の電位を与える抵抗型Ｄ／Ａ変換回路等を用いても良い。
【００６６】
【実施例】
以下に本発明の実施例について記述する。
【００６７】
[実施例１]
図１２は、本発明の液晶表示装置の全体概略図である。基板１２０１の中央部には画素部１２０５を有し、端部には信号入力用のＦＰＣ１２０６を有する。画素部１２０５の下側には、デジタル映像信号を処理し、ソース信号線に書き込みを行うための、ソース信号線駆動回路１２０２が配置されている。画素部１２０５の左右には、ゲート信号線を選択するための、ゲート信号線駆動回路１２０３および、画素部に配置されたＤ／Ａ変換回路を制御するためのＤＡＣコントローラ１２０４が配置されている。液晶表示装置の駆動の信頼性および効率等を考慮すると、図１４(Ａ)に示したように、駆動回路を画素部の両側に対向配置することが望ましいが、本例のような片側配置でも良い。また、図１２に示した回路構成で、両側配置とするには、ゲート信号線駆動回路１２０３とＤＡＣコントローラ１２０４とを一体の回路で作成する方法が挙げられる。本発明の実施形態にて示した駆動回路の動作によると、ゲート信号線駆動回路１２０３とＤＡＣコントローラ１２０４とは、同一周波数のクロック信号によって駆動するため、前述のように回路を一体形成することは容易であり、有効な手段であるといえる。
【００６８】
図９は、本発明の液晶表示装置のアクティブマトリクス基板における画素部の回路レイアウトの例を示している。図９では、対向基板側に配置されている対向電極および、画素電極等は省略している。なお、図に付した番号は、図１に示した回路図に付した番号と同様である。
【００６９】
点線枠１００で囲まれた部分が１画素である。点線枠１０８〜１１０で囲まれた部分が、デジタル映像信号をビット毎に記憶する記憶回路であり、本実施例に示した図においては、インバータをループ状に接続した一般的なＳＲＡＭである。このように、本発明の液晶表示装置においては、画素部の回路構成には通常よりも多くの素子を要するため、開口率を確保するのが困難である。よって本発明の液晶表示装置としては、画素部の構成は反射型を採用するのが望ましい。ただし、回路の微細加工等によって、各部の省スペース化が可能であれば、透過型の液晶表示装置へは容易に適用が可能である。
【００７０】
[実施例２]
本実施例では、本発明の表示装置の画素部とその周辺に設けられる駆動回路部(ソース信号線側駆動回路、ゲート信号線側駆動回路)のＴＦＴを同時に作製する方法について説明する。但し、説明を簡単にするために、駆動回路部に関しては基本単位であるＣＭＯＳ回路を図示することとする。
【００７１】
図１６(Ａ)を参照する。まず、本実施例ではコーニング社の＃７０５９ガラスや＃１７３７ガラスなどに代表されるバリウムホウケイ酸ガラス、またはアルミノホウケイ酸ガラスなどのガラスからなる基板５００１を用いる。なお、基板５００１としては、透光性を有する基板であれば限定されず、石英基板を用いても良い。また、本実施例の処理温度に耐えうる耐熱性を有するプラスチック基板を用いてもよい。
【００７２】
次いで、基板５００１上に酸化珪素膜、窒化珪素膜または酸化窒化珪素膜などの絶縁膜から成る下地膜５００２を形成する。本実施例では下地膜５００２として２層構造を用いるが、前記絶縁膜の単層膜または２層以上積層させた構造を用いても良い。下地膜５００２の１層目としては、プラズマＣＶＤ法を用い、ＳｉＨ4、ＮＨ3、及びＮ2Ｏを反応ガスとして成膜される酸化窒化珪素膜５００１ａを１０〜２００[nm](好ましくは５０〜１００[nm])形成する。本実施例では、膜厚５０[nm]の酸化窒化珪素膜５００２ａ(組成比Ｓｉ＝３２[％]、Ｏ＝２７[％]、Ｎ＝２４[％]、Ｈ＝１７[％])を形成した。次いで、下地膜５００２の２層目としては、プラズマＣＶＤ法を用い、ＳｉＨ4、及びＮ2Ｏを反応ガスとして成膜される酸化窒化珪素膜５００２ｂを５０〜２００[nm](好ましくは１００〜１５０[nm])の厚さに積層形成する。本実施例では、膜厚１００[nm]の酸化窒化珪素膜５００２ｂ(組成比Ｓｉ＝３２[％]、Ｏ＝５９[％]、Ｎ＝７[％]、Ｈ＝２[％])を形成した。
【００７３】
次いで、下地膜上に半導体層５００３〜５００６を形成する。半導体層５００３〜５００６は、非晶質構造を有する半導体膜を公知の手段(スパッタ法、ＬＰＣＶＤ法、またはプラズマＣＶＤ法等)により成膜した後、公知の結晶化処理(レーザー結晶化法、熱結晶化法、またはニッケルなどの触媒を用いた熱結晶化法等)を行って得られた結晶質半導体膜を所望の形状にパターニングして形成する。この半導体層５００３〜５００６は、２５〜８０[nm](好ましくは３０〜６０[nm])の厚さで形成する。結晶質半導体膜の材料に限定はないが、好ましくは珪素(シリコン)またはシリコンゲルマニウム(ＳｉXＧｅ1-X(Ｘ＝０．０００１〜０．０２))合金などで形成すると良い。本実施例では、プラズマＣＶＤ法を用い、５５[nm]の非晶質珪素膜を成膜した後、ニッケルを含む溶液を非晶質珪素膜上に保持させた。この非晶質珪素膜に脱水素化(５００[℃]、１時間)を行った後、熱結晶化(５５０[℃]、４時間)を行い、さらに結晶化を改善するためのレーザーアニ―ル処理を行って結晶質珪素膜を形成した。そして、この結晶質珪素膜から、フォトリソグラフィ法を用いたパターニング処理によって、半導体層５００３〜５００６を形成した。
【００７４】
また、半導体層５００３〜５００６を形成した後、ＴＦＴのしきい値を制御するために微量な不純物元素(ボロンまたはリン)のドーピングを行ってもよい。
【００７５】
また、レーザー結晶化法で結晶質半導体膜を作製する場合には、パルス発振型または連続発光型のエキシマレーザーやＹＡＧレーザー、ＹＶＯ4レーザーを用いることができる。これらのレーザーを用いる場合には、レーザー発振器から放射されたレーザー光を光学系で線状に集光し半導体膜に照射する方法を用いると良い。結晶化の条件は実施者が適宣選択するものであるが、エキシマレーザーを用いる場合はパルス発振周波数３０[Hz]とし、レーザーエネルギー密度を１００〜４００[mJ/cm2](代表的には２００〜３００[mJ/cm2])とする。また、ＹＡＧレーザーを用いる場合にはその第２高調波を用いパルス発振周波数１〜１０ｋＨｚとし、レーザーエネルギー密度を３００〜６００[mJ/cm2] (代表的には３５０〜５００[mJ/cm2])とすると良い。そして幅１００〜１０００[μm]、例えば４００[μm]で線状に集光したレーザー光を基板全面に渡って照射し、この時の線状レーザー光の重ね合わせ率(オーバーラップ率)を５０〜９０[％]として行えばよい。
【００７６】
次いで、半導体層５００３〜５００６を覆うゲート絶縁膜５００７を形成する。ゲート絶縁膜５００７はプラズマＣＶＤ法またはスパッタ法を用い、厚さを４０〜１５０[nm]として珪素を含む絶縁膜で形成する。本実施例では、プラズマＣＶＤ法により１１０[nm]の厚さで酸化窒化珪素膜(組成比Ｓｉ＝３２[％]、Ｏ＝５９[％]、Ｎ＝７[％]、Ｈ＝２[％])で形成した。勿論、ゲート絶縁膜５００７は酸化窒化珪素膜に限定されるものでなく、他の珪素を含む絶縁膜を単層または積層構造として用いても良い。
【００７７】
また、酸化珪素膜を用いる場合には、プラズマＣＶＤ法でＴＥＯＳ(Tetraethyl Orthosilicate)とＯ2とを混合し、反応圧力４０[Pa]、基板温度３００〜４００[℃]とし、高周波(１３．５６[MHz])電力密度０．５〜０．８[W/cm2]で放電させて形成することができる。このようにして作製される酸化珪素膜は、その後４００〜５００[℃]の熱アニールによりゲート絶縁膜として良好な特性を得ることができる。
【００７８】
次いで、ゲート絶縁膜５００７上に膜厚２０〜１００[nm]の第１の導電膜５００８と、膜厚１００〜４００[nm]の第２の導電膜５００９とを積層形成する。本実施例では、膜厚３０[nm]のＴａＮ膜からなる第１の導電膜５００７と、膜厚３７０[nm]のＷ膜からなる第２の導電膜５００８を積層形成した。ＴａＮ膜はスパッタ法で形成し、Ｔａのターゲットを用い、窒素を含む雰囲気内でスパッタした。また、Ｗ膜は、Ｗのターゲットを用いたスパッタ法で形成した。その他に６フッ化タングステン(ＷＦ6)を用いる熱ＣＶＤ法で形成することもできる。いずれにしてもゲート電極として使用するためには低抵抗化を図る必要があり、Ｗ膜の抵抗率は２０[μΩcm]以下にすることが望ましい。Ｗ膜は結晶粒を大きくすることで低抵抗率化を図ることができるが、Ｗ膜中に酸素などの不純物元素が多い場合には結晶化が阻害され高抵抗化する。従って本実施例では、高純度のＷ(純度９９．９９９９[％])のターゲットを用いたスパッタ法で、さらに成膜時に気相中からの不純物の混入がないように十分配慮してＷ膜を形成することにより、抵抗率９〜２０[μΩcm]を実現することができた。
【００７９】
なお、本実施例では、第１の導電膜５００８をＴａＮ、第２の導電膜５００９をＷとしたが、特に限定されず、いずれもＴａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕ、Ｃｒ、Ｎｄから選ばれた元素、または前記元素を主成分とする合金材料若しくは化合物材料で形成してもよい。また、リン等の不純物元素をドーピングした多結晶珪素膜に代表される半導体膜を用いてもよい。また、Ａｇ、Ｐｄ、Ｃｕからなる合金を用いてもよい。また、第１の導電膜をＴａ膜で形成し、第２の導電膜をＷ膜とする組み合わせ、第１の導電膜をＴｉＮ膜で形成し、第２の導電膜をＷ膜とする組み合わせ、第１の導電膜を窒化タンタル(ＴａＮ)膜で形成し、第２の導電膜をＡｌ膜とする組み合わせ、第１の導電膜をＴａＮ膜で形成し、第２の導電膜をＣｕ膜とする組み合わせとしてもよい。
【００８０】
次に、図１６(Ｂ)に示すようにフォトリソグラフィ法を用いてレジストからなるマスク５０１０を形成し、電極及び配線を形成するための第１のエッチング処理を行う。第１のエッチング処理では第１及び第２のエッチング条件で行う。本実施例では第１のエッチング条件として、ＩＣＰ(Inductively Coupled Plasma：誘導結合型プラズマ)エッチング法を用い、エッチング用ガスにＣＦ4とＣｌ2とＯ2とを用い、それぞれのガス流量比を２５／２５／１０[sccm]とし、１[Pa]の圧力でコイル型の電極に５００[Ｗ]のＲＦ(１３．５６[MHz])電力を投入してプラズマを生成してエッチングを行った。ここでは、松下電器産業(株)製のＩＣＰを用いたドライエッチング装置(Model Ｅ６４５−□ＩＣＰ)を用いた。基板側(試料ステージ)にも１５０[Ｗ]のＲＦ(１３．５６[MHz])電力を投入し、実質的に負の自己バイアス電圧を印加する。この第１のエッチング条件によりＷ膜をエッチングして第１の導電層の端部をテーパー形状とする。第１のエッチング条件でのＷに対するエッチング速度は２００．３９[nm/min.]、ＴａＮに対するエッチング速度は８０．３２[nm/min.]であり、ＴａＮに対するＷの選択比は約２．５である。また、この第１のエッチング条件によって、Ｗのテーパー角は、約２６°となる。
【００８１】
この後、図１６(Ｂ)に示すようにレジストからなるマスク５０１０を除去せずに第２のエッチング条件に変え、エッチング用ガスにＣＦ4とＣｌ2とを用い、それぞれのガス流量比を３０／３０[sccm]とし、１[Pa]の圧力でコイル型の電極に５００[Ｗ]のＲＦ(１３．５６[MHz])電力を投入してプラズマを生成して約３０秒程度のエッチングを行った。基板側(試料ステージ)にも２０[Ｗ]のＲＦ(１３．５６[MHz])電力を投入し、実質的に負の自己バイアス電圧を印加する。ＣＦ4とＣｌ2を混合した第２のエッチング条件ではＷ膜及びＴａＮ膜とも同程度にエッチングされる。第２のエッチング条件でのＷに対するエッチング速度は５８．９７[nm/min.]、ＴａＮに対するエッチング速度は６６．４３[nm/min.]である。なお、ゲート絶縁膜上に残渣を残すことなくエッチングするためには、１０〜２０[％]程度の割合でエッチング時間を増加させると良い。
【００８２】
上記第１のエッチング処理では、レジストからなるマスクの形状を適したものとすることにより、基板側に印加するバイアス電圧の効果により第１の導電層及び第２の導電層の端部がテーパー形状となる。このテーパー部の角度は１５〜４５°とすればよい。こうして、第１のエッチング処理により第１の導電層と第２の導電層から成る第１の形状の導電層５０１１〜５０１５(第１の導電層５０１１ａ〜５０１５ａと第２の導電層５０１１ｂ〜５０１５ｂ)を形成する。ゲート絶縁膜５００７においては、第１の形状の導電層５０１１〜５０１５で覆われない領域は２０〜５０[nm]程度エッチングされ薄くなった領域が形成される。
【００８３】
そして、レジストからなるマスクを除去せずに第１のドーピング処理を行い、半導体層にｎ型を付与する不純物元素を添加する(図５(Ｂ))。ドーピング処理はイオンドープ法、若しくはイオン注入法で行えば良い。イオンドープ法の条件はドーズ量を１×１０13〜５×１０15 [atoms/cm2]とし、加速電圧を６０〜１００[keV]として行う。本実施例ではドーズ量を１．５×１０15[atoms/cm2]とし、加速電圧を８０[keV]として行った。ｎ型を付与する不純物元素として１５族に属する元素、典型的にはリン(Ｐ)または砒素(Ａｓ)を用いるが、ここではリン(Ｐ)を用いた。この場合、第１の形状の導電層５０１１〜５０１５がｎ型を付与する不純物元素に対するマスクとなり、自己整合的に高濃度不純物領域５０１６〜５０１９が形成される。高濃度不純物領域５０１６〜５０１９には１×１０20〜１×１０21[atoms/cm3]の濃度範囲でｎ型を付与する不純物元素を添加する。
【００８４】
次いで、図１６(Ｃ)に示すようにレジストからなるマスクを除去せずに第２のエッチング処理を行う。ここでは、エッチング用ガスにＣＦ4とＣｌ2とＯ2とを用い、それぞれのガス流量比を２０／２０／２０[sccm]とし、１[Pa]の圧力でコイル型の電極に５００[Ｗ]のＲＦ(１３．５６[MHz])電力を投入してプラズマを生成してエッチングを行った。基板側(試料ステージ)にも２０[Ｗ]のＲＦ(１３．５６[MHz])電力を投入し、実質的に負の自己バイアス電圧を印加する。第２のエッチング処理でのＷに対するエッチング速度は１２４．６２[nm/min.]、ＴａＮに対するエッチング速度は２０．６７[nm/min.]であり、ＴａＮに対するＷの選択比は６．０５である。従って、Ｗ膜が選択的にエッチングされる。この第２のエッチングによりＷのテーパー角は７０°となった。この第２のエッチング処理により第２の導電層５０２０ｂ〜５０２４ｂを形成する。一方、第１の導電層５０１１ａ〜５０１５ａは、ほとんどエッチングされず、第１の導電層５０２０ａ〜５０２４ａを形成する。
【００８５】
次いで、第２のドーピング処理を行う。ドーピングは第２の導電層５０２０ｂ〜５０２４ｂを不純物元素に対するマスクとして用い、第１の導電層のテーパー部下方の半導体層に不純物元素が添加されるようにドーピングする。本実施例では、不純物元素としてＰ(リン)を用い、ドーズ量１．５×１０14[atoms/cm2]、電流密度０．５[μA]、加速電圧９０[keV]にてプラズマドーピングを行った。こうして、第１の導電層と重なる低濃度不純物領域５０２５〜５０２８を自己整合的に形成する。この低濃度不純物領域５０２５〜５０２８へ添加されたリン(Ｐ)の濃度は、１×１０17〜５×１０18[atoms/cm3]であり、且つ、第１の導電層のテーパー部の膜厚に従って緩やかな濃度勾配を有している。なお、第１の導電層のテーパー部と重なる半導体層において、第１の導電層のテーパー部の端部から内側に向かって若干、不純物濃度が低くなっているものの、ほぼ同程度の濃度である。また、高濃度不純物領域５０１６〜５０１９にも不純物元素が添加される(図１７(Ａ))。
【００８６】
次いで、図１７(Ｂ)に示すようにレジストからなるマスクを除去してからフォトリソグラフィ法を用いて、第３のエッチング処理を行う。この第３のエッチング処理では第１の導電層のテーパー部を部分的にエッチングして、第２の導電層と重なる形状にするために行われる。ただし、第３のエッチングを行わない領域には、レジスト５０２９からなるマスクを形成する。
【００８７】
第３のエッチング処理におけるエッチング条件は、エッチングガスとしてＣｌ2とＳＦ6とを用い、それぞれのガス流量比を１０／５０[sccm]として第１及び第２のエッチングと同様にＩＣＰエッチング法を用いて行う。なお、第３のエッチング処理でのＴａＮに対するエッチング速度は、１１１．２[nm/min.]であり、ゲート絶縁膜に対するエッチング速度は、１２．８[nm/min.]である。
【００８８】
本実施例では、１．３[Pa]の圧力でコイル型の電極に５００[Ｗ]のＲＦ(１３．５６[MHz])電力を投入してプラズマを生成してエッチングを行った。基板側(試料ステージ)にも１０[Ｗ]のＲＦ(１３．５６[MHz])電力を投入し、実質的に負の自己バイアス電圧を印加する。以上により、第１の導電層５０３０ａ〜５０３２ａが形成される。
【００８９】
上記第３のエッチングによって、第１の導電層５０３０ａ〜５０３２ａと重ならない不純物領域(ＬＤＤ領域)５０３３〜５０３４が形成される。なお、不純物領域(ＧＯＬＤ領域)５０２５、５０２８は、第１の導電層５０２０ａ、５０２４ａとそれぞれ重なったままである。
【００９０】
このようにして、本実施例は、第１の導電層と重ならない不純物領域(ＬＤＤ領域)５０３３〜５０３４と、第１の導電層と重なる不純物領域(ＧＯＬＤ領域)５０２５、５０２８を同時に形成することができ、ＴＦＴ特性に応じた作り分けが可能となる。
【００９１】
次いで、レジストからなるマスクを除去した後、ゲート絶縁膜５００７をエッチング処理する。ここでのエッチング処理は、エッチングガスにＣＨＦ3を用い、反応性イオンエッチング法(ＲＩＥ法)を用いて行う。本実施例では、チャンバー圧力６．７[Pa]、ＲＦ電力８００[Ｗ]、ＣＨＦ3ガス流量３５[sccm]で第３のエッチング処理を行った。これにより、高濃度不純物領域５０１６〜５０１９の一部は露呈し、ゲート絶縁膜５００７ａ〜５００７ｄが形成される。
【００９２】
次に、新たにレジストからなるマスク５０３５を形成して第３のドーピング処理を行う。この第３のドーピング処理により、ｐチャネル型ＴＦＴの活性層となる半導体層に前記第１の導電型(ｎ型)とは逆の第２の導電型(ｐ型)を付与する不純物元素が添加された不純物領域５０３６を形成する(図１７(Ｃ))。第１の導電層５０３０ａを不純物元素に対するマスクとして用い、ｐ型を付与する不純物元素を添加して自己整合的に不純物領域を形成する。
【００９３】
本実施例では、不純物領域５０３６はジボラン(Ｂ2Ｈ6)を用いたイオンドープ法で形成する。なお、この第３のドーピング処理の際には、ｎチャネル型ＴＦＴを形成する半導体層はレジストからなるマスク５０３５で覆われている。第１のドーピング処理及び第２のドーピング処理によって、不純物領域５０３６にはそれぞれ異なる濃度でリンが添加されているが、そのいずれの領域においてもｐ型を付与する不純物元素の濃度が２×１０20〜２×１０21[atoms/cm3]となるようにドーピング処理することにより、ｐチャネル型ＴＦＴのソース領域およびドレイン領域として機能するために何ら問題は生じない。
【００９４】
以上までの工程でそれぞれの半導体層に不純物領域が形成される。なお、本実施例では、ゲート絶縁膜をエッチングした後で不純物(Ｂ)のドーピングを行う方法を示したが、ゲート絶縁膜をエッチングしないで不純物のドーピングを行っても良い。
【００９５】
次いで、レジストからなるマスク５０３５を除去して図１８(Ａ)に示すように第１の層間絶縁膜５０３７を形成する。この第１の層間絶縁膜５０３７としては、プラズマＣＶＤ法またはスパッタ法を用い、厚さを１００〜２００[nm]として珪素を含む絶縁膜で形成する。本実施例では、プラズマＣＶＤ法により膜厚１５０[nm]の酸化窒化珪素膜を形成した。勿論、第１の層間絶縁膜５０３７は酸化窒化珪素膜に限定されるものでなく、他の珪素を含む絶縁膜を単層または積層構造として用いても良い。
【００９６】
次いで、それぞれの半導体層に添加された不純物元素を活性化処理する工程を行う。この活性化工程はファーネスアニール炉を用いる熱アニール法で行う。熱アニール法としては、酸素濃度が１[ppm]以下、好ましくは０．１[ppm]以下の窒素雰囲気中で４００〜７００[℃]、代表的には５００〜５５０[℃]で行えばよく、本実施例では５５０[℃]、４時間の熱処理で活性化処理を行った。なお、熱アニール法の他に、レーザーアニール法、またはラピッドサーマルアニール法(ＲＴＡ法)を適用することができる。
【００９７】
なお、本実施例では、上記活性化処理と同時に、結晶化の際に触媒として使用したＮｉが高濃度のＰを含む不純物領域にゲッタリングされ、主にチャネル形成領域となる半導体層中のニッケル濃度が低減される。このようにして作製したチャネル形成領域を有するＴＦＴはオフ電流値が下がり、結晶性が良いことから高い電界効果移動度が得られ、良好な特性を達成することができる。
【００９８】
また、第１の層間絶縁膜５０３７を形成する前に活性化処理を行っても良い。ただし、用いた配線材料が熱に弱い場合には、本実施例のように配線等を保護するため層間絶縁膜５０３７(シリコンを主成分とする絶縁膜、例えば窒化珪素膜)を形成した後で活性化処理を行うことが好ましい。
【００９９】
その他、活性化処理を行った後でドーピング処理を行い、第１の層間絶縁膜５０３７を形成させても良い。
【０１００】
さらに、３〜１００[％]の水素を含む雰囲気中で、３００〜５５０[℃]で１〜１２時間の熱処理を行い、半導体層を水素化する工程を行う。本実施例では水素を約３[％]の含む窒素雰囲気中で４１０[℃]、１時間の熱処理を行った。この工程は層間絶縁膜５０３７に含まれる水素により半導体層のダングリングボンドを終端する工程である。水素化の他の手段として、プラズマ水素化(プラズマにより励起された水素を用いる)を行っても良い。
【０１０１】
また、活性化処理としてレーザーアニール法を用いる場合には、上記水素化を行った後、エキシマレーザーやＹＡＧレーザー等のレーザー光を照射することが望ましい。
【０１０２】
次いで、図１８(Ｂ)に示すように第１の層間絶縁膜５０３７上に有機絶縁物材料から成る第２の層間絶縁膜５０３８を形成する。本実施例では膜厚１．６[μm]のアクリル樹脂膜を形成した。次いで、各不純物領域５０１６、５０１８、５０１９、５０３６に達するコンタクトホールを形成するためのパターニングを行う。
【０１０３】
第２の層間絶縁膜５０３８としては、珪素を含む絶縁材料や有機樹脂からなる膜を用いる。珪素を含む絶縁材料としては、酸化珪素、窒化珪素、酸化窒化珪素を用いることができ、また有機樹脂としては、ポリイミド、ポリアミド、アクリル、ＢＣＢ(ベンゾシクロブテン)などを用いることができる。
【０１０４】
本実施例では、プラズマＣＶＤ法により形成された酸化窒化珪素膜を形成した。なお、酸化窒化珪素膜の膜厚として好ましくは１〜５[μm](さらに好ましくは２〜４[μm])とすればよい。酸化窒化珪素膜は、膜自身に含まれる水分が少ないためにＥＬ素子の劣化を抑える上で有効である。
また、コンタクトホールの形成には、ドライエッチングまたはウエットエッチングを用いることができるが、エッチング時における静電破壊の問題を考えると、ウエットエッチング法を用いるのが望ましい。
【０１０５】
さらに、ここでのコンタクトホールの形成において、第１層間絶縁膜５０３７及び第２層間絶縁膜５０３８を同時にエッチングするため、コンタクトホールの形状を考えると第２層間絶縁膜５０３８を形成する材料は、第１層間絶縁膜５０３７を形成する材料よりもエッチング速度の速いものを用いるのが好ましい。
【０１０６】
そして、各不純物領域５０１６、５０１８、５０１９、５０３６とそれぞれ電気的に接続する配線５０３９〜５０４４を形成する。ここでは、膜厚５０[nm]のＴｉ膜と、膜厚５００[nm]の合金膜(ＡｌとＴｉとの合金膜)との積層膜をパターニングして形成するが、他の導電膜を用いても良い。
【０１０７】
以上のようにして、ｎチャネル型ＴＦＴ、ｐチャネル型ＴＦＴを有する駆動回路と、画素ＴＦＴ、保持容量を有する画素部とを、同一基板上に形成することが出来る。本明細書中では、このような基板をアクティブマトリクス基板と表記する。
【０１０８】
また、保持容量については、ゲート導電膜の形成前に、必要部分に選択的に不純物のドーピングを行い、容量を形成しても良い。この方法によると、フォトレジスト用のマスクが１枚増えることになるが、バイアスをかけることなく保持容量を形成することが出来る。
【０１０９】
続いて、第３の層間絶縁膜５０４５を形成する。この工程においては、続く画素電極の形成のために、ＴＦＴを形成している面の平坦化を行うためのものでもある。よって、平坦性に優れた、アクリル等の樹脂膜からなる絶縁膜で形成するのが望ましい。次いで、その上にＭｇＡｇ膜を形成し、パターニングすることによって、画素電極(反射電極)５０４６を形成する(図１８(Ｃ))。
【０１１０】
一方、対向基板５０４７を用意する。図１９(Ａ)に示すように、対向基板５０４７にはカラーフィルタ層５０４８〜５０５０、オーバーコート層５０５１を形成する。カラーフィルタ層は、ＴＦＴの上方で、異なる色のカラーフィルタ５０４８、５０４９を重ねて形成し、遮光膜を兼ねる構成とする。なお、各色のカラーフィルタ層は、樹脂に顔料を混合したものを用い、１〜３[μm]の厚さで形成する。これには感光性の材料を用い、マスクを用いて所定のパターンに形成することが出来る。同時に、このカラーフィルタ層を利用して、スペーサを形成する(図示せず)。これは、カラーフィルタを重ねて形成することによって形成すれば良い。スペーサの高さは、オーバーコート層５０５１の厚さ１〜４[μm]を考慮することにより、２〜７[μm]、好ましくは４〜６[μm]とすることが出来、この高さにより、アクティブマトリクス基板と対向基板とを貼り合わせた際のギャップを形成する。オーバーコート層５０５１は、光硬化型または熱硬化型の有機樹脂材料で形成し、例えば、ポリイミドやアクリル樹脂等を用いれば良い。
【０１１１】
オーバーコート層５０５１を形成した後、透明導電膜でなる対向電極５０５２をパターニング形成する。その後、アクティブマトリクス基板、対向基板ともに、配向膜５０５３を形成し、ラビング処理を行う。
【０１１２】
その後、アクティブマトリクス基板と対向基板とを、シール剤５０５５で貼り合わせる。シール剤５０５５にはフィラーが混入されており、このフィラーとスペーサによって、２枚の基板が均一な間隔をもって貼り合わせられる。続いて、両基板の間に液晶材料５０５４を注入し、封止剤(図示せず)によって完全に封止する。液晶材料５０５４としては、公知の液晶材料を用いれば良い。以上のようにして、図１９(Ａ)に示すようなアクティブマトリクス型液晶表示装置が完成する。
【０１１３】
なお、上記の工程により作成されるアクティブマトリクス型液晶表示装置におけるＴＦＴはトップゲート構造をとっているが、ボトムゲート構造のＴＦＴや、その他の構造のＴＦＴに関しても、本実施例は容易に適用され得る。
【０１１４】
また、本実施例においてはガラス基板を使用しているが、ガラス基板に限らず、プラスチック基板、ステンレス基板、単結晶ウェハ等、ガラス基板以外のものを使用する場合にも実施が可能である。
【０１１５】
[実施例３]
実施形態にて示した、本発明の液晶表示装置においては、その画素部に配置されたＤ／Ａ変換回路には、容量型のＤ／Ａ変換回路(Ｃ−ＤＡＣ)を採用していた。しかし、Ｄ／Ａ変換回路として、他の型式のものを用いても、本発明は容易に実施が可能である。本実施例においては、実施形態とは異なる型式のＤ／Ａ変換回路を用いて画素部を構成する例について述べる。
【０１１６】
図１０(Ａ)に一例を示す。図１０(Ａ)に示した画素の回路図は、実施形態に示したものと同様、３ビットデジタル映像信号に対応したものであり、点線枠１０００で囲まれた部分が１画素である。画素部には、８本の階調電源線が配置されており、それぞれの階調電源線は、Ｖ０、Ｖ１、・・・、Ｖ７と８段階の電位が供給される。記憶回路で記憶されている３ビットデジタル映像信号は、デコーダ１００１に入力される。デコーダ１００１は、図１０(Ｂ)に示すように、３入力ＮＡＮＤ回路を８(２3)個用いて構成される。ブロック図の入出力ピンに付した番号と、回路図の入出力に付した番号とが対応する。デコーダに３ビットデジタル映像信号が入力されると、７７〜８４のいずれか１本から出力が得られる。この出力パルスは、スイッチ１００２に入力され、図１０(Ｃ)に示すように、８本の階調電源線のいずれか１本を選択して、選択された階調電源線の電位を液晶素子に印加する。なお、反転駆動を行うには、一定周期(例えば１フレーム周期)ごとに電位の正負の逆転をすれば良い。この構成のＤ／Ａ変換回路を用いて階調表現を行う場合には、ｎビットの階調に対して２n本の階調電源線を必要とする。
【０１１７】
同様に、デコーダを用いたＤ／Ａ変換回路を有する画素のさらなる一例を図１１(Ａ)に示す。前述の３入力ＮＡＮＤ回路を用いて構成するＤ／Ａ変換回路に対し、図１１(Ａ)に示した画素においては、図１１(Ｂ)に示すようにＤ／Ａ変換回路およびスイッチ回路を一体の構成とし、素子数低減をはかっている。それぞれの階調電源線からは３直列のＴＦＴを経由して液晶素子に電位を印加する。
【０１１８】
図１０、１１にて示した画素の有するＤ／Ａ変換回路において、電位出力部におけるスイッチとして単体ＴＦＴを用いて説明したが、アナログスイッチ、トランスミッションゲート等を用いて動作の安定化をはかっても良い。
【０１１９】
[実施例４]
本発明の液晶表示装置は、ソース信号線駆動回路およびゲート信号線駆動回路にデコーダを搭載することによって、さらなる低消費電力化をはかることが出来る。以下に一例を示す。
【０１２０】
図１３(Ａ)は、本発明の液晶表示装置において、ソース信号線およびゲート信号線にデコーダを搭載したものの全体概略図である。基板１３０１の中央に画素部１３０５が配置されている。画素部の上側には、ソース信号線を制御するための、ソース信号線駆動回路＆Ｘアドレスデコーダ１３０２が配置されている。画素部の左右にはそれぞれ、ゲート信号線を制御するための、ゲート信号線駆動回路＆Ｙアドレスデコーダ１３０３およびＤＡＣコントローラ１３０４が配置されている。デコーダ部の回路図を、図１３(Ｂ)に示す。アドレス信号線１３１１、ＮＡＮＤ回路１３１２、レベルシフタ１３１３、バッファ１３１４等を有する。アドレス信号がｎビットである場合、ｎ入力ＮＡＮＤ回路を用いる。このようなデコーダをソース信号線側およびゲート信号線側に用いることで、画素部１３０５における表示領域の任意の座標選択が可能となる。すなわち、画面の一部分のみを書き換えたい場合には、デコーダを用いてその部分のみを選択し、その画素の記憶回路へ書き込みを行えば良い。映像信号の更新が行われない部分は、引き続き記憶回路に記憶された映像信号に基づいて、静止画像の表示が行われる。
【０１２１】
なお、ソース信号線側、ゲート信号線側ともに、図１３(Ｂ)に示すようなデコーダを用いて良いが、これはあくまで回路構成の一例であり、デコーダの形式は限定しない。
【０１２２】
[実施例５]
図２０に、本発明の液晶表示装置を携帯情報端末に応用した例を示す。図２０において、２００１はペン入力タブレット、２００２は検出回路、２００３はメモリーカード、２００４は電源、２００５は外部インターフェイスポート、２００６はＣＰＵ、２００７は映像信号処理回路、２００８はタブレットインターフェイス、２００９はフラッシュメモリ、２０１０はＤＲＡＭ、２０１１はＶＲＡＭ、２０１２はＬＣＤコントローラ、２０１３は液晶表示装置、２０１４は画素部、２０１５はゲート信号線駆動回路、２０１６はソース信号線駆動回路、２０１７はＤＡＣコントローラである。本実施例では、静止画像を表示する場合には、ＣＰＵ２００６の映像信号処理回路２００７、ＶＲＡＭ２０１１などの機能を停止させ、低消費電力化をはかることが出来る。図２０において、点線枠で囲まれた部分の回路のみ、静止画像の表示中に動作を行う。また、ＬＣＤコントローラ２０１２は、ＣＯＧによって液晶表示装置２０１３に装着しても良いし、液晶表示装置と同時に基板上に一体形成しても良い。
【０１２３】
また、図２１に本発明の液晶表示装置を携帯電話に応用した例を示す。図２１において、２１０１はキーボード、２１０２は音声処理回路、２１０３はメモリーカード、２１０４は電源、２１０５は外部インターフェイスポート、２１０６はＣＰＵ、２１０７は映像信号処理回路、２１０８はキーボードインターフェイス、２１０９はフラッシュメモリ、２１１０はＤＲＡＭ、２１１１はＶＲＡＭ、２１１２はＬＣＤコントローラ、２１１３は液晶表示装置、２１１４は画素部、２１１５はゲート信号線駆動回路、２１１６はソース信号線駆動回路、２１１７はＤＡＣコントローラ、２１１８は送受信回路、２１１９はマイク、２１２０はスピーカである。前述の携帯情報端末と同様、静止画像の表示中は一部の回路の動作を停止させることが出来るため、低消費電力化をはかることが出来る。
【０１２４】
[実施例６]
本発明の液晶表示装置には様々な用途がある。本実施例では、本発明の液晶表示装置を組み込んだ電子機器の応用例について説明する。
【０１２５】
このような電子機器には、携帯情報端末(電子手帳、モバイルコンピュータ、携帯電話等)、ビデオカメラ、デジタルカメラ、パーソナルコンピュータ、テレビ、プロジェクタ装置等が挙げられる。それらの一例を２２および図２３に示す。
【０１２６】
図２２(Ａ)は液晶ディスプレイ(ＬＣＤ)であり、筐体３３０１、支持台３３０２、表示部３３０３等を含む。本発明の液晶表示装置は表示部３３０３にて用いることが出来る。
【０１２７】
図２２(Ｂ)はビデオカメラであり、本体３３１１、表示部３３１２、音声入力部３３１３、操作スイッチ３３１４、バッテリー３３１５、受像部３３１６等を含む。本発明の液晶表示装置は表示部３３１２にて用いることが出来る。
【０１２８】
図２２(Ｃ)はパーソナルコンピュータであり、本体３３２１、筐体３３２２、表示部３３２３、キーボード３３２４等を含む。本発明の液晶表示装置は表示部３３２３にて用いることが出来る。
【０１２９】
図２２(Ｄ)は携帯情報端末であり、本体３３３１、スタイラス３３３２、表示部３３３３、操作ボタン３３３４、外部インターフェイス３３３５等を含む。本発明の液晶表示装置は表示部３３３３にて用いることが出来る。
【０１３０】
図２３(Ａ)は携帯電話であり、本体３４０１、音声出力部３４０２、音声入力部３４０３、表示部３４０４、操作スイッチ３４０５、アンテナ３４０６を含む。本発明の液晶表示装置は表示部３４０４にて用いることが出来る。
【０１３１】
図２３(Ｂ)は音響再生装置、具体的にはカーオーディオであり、本体３４１１、表示部３４１２、操作スイッチ３４１３、３４１４を含む。本発明の液晶表示装置は表示部３４１２にて用いることが出来る。また、本実施例では車載用オーディオを示すが、携帯型もしくは家庭用の音響再生装置に用いても良い。
【０１３２】
図２３(Ｃ)はデジタルカメラであり、本体３５０１、表示部(Ａ)３５０２、接眼部３５０３、操作スイッチ３５０４、表示部(Ｂ)３５０５、バッテリー３５０６を含む。本発明の液晶表示装置は、表示部(Ａ)３５０２、表示部(Ｂ)３５０５にて用いることが出来る。
【０１３３】
以上の様に、本発明の適用範囲は極めて広く、あらゆる分野の電子機器に用いることが可能である。また、本実施例の電子機器は実施例１〜実施例５に示したいずれの構成を適用しても良い。
【発明の効果】
本発明の液晶表示装置においては、各画素に配置された記憶回路を用いてデジタル映像信号の記憶を行うことにより、静止画を表示する際には、記憶回路に記憶されたデジタル映像信号を反復して用いることで、継続的に静止画像の表示を行う際にはソース信号線駆動回路およびゲート信号線駆動回路を停止させておくことが可能となる。また、液晶表示装置に入力する信号を処理するための映像信号処理回路等の回路も、継続的に静止画像の表示を行う際は停止させておくことが可能になるため、液晶表示装置の低消費電力化に大きく貢献する。
【図面の簡単な説明】
【図１】 本発明の液晶表示装置の画素部についての回路図。
【図２】 本発明の液晶表示装置のソース信号線駆動回路についての回路図。
【図３】 本発明の液晶表示装置のゲート信号線駆動回路についての回路図。
【図４】 本発明の液晶表示装置のＤＡＣコントローラについての回路図。
【図５】 各回路図にてブロックで示した回路の詳細図。
【図６】 各回路図にてブロックで示した回路の詳細図。
【図７】 本発明の液晶表示装置の動作に関するタイミングチャートを示す図。
【図８】 本発明の液晶表示装置の動作に関するタイミングチャートを示す図。
【図９】 本発明の液晶表示装置の画素部についての実際のレイアウトを示す図。
【図１０】 複数の階調電源線とデコーダにより構成されたＤ／Ａ変換回路を有する画素の回路図。
【図１１】 複数の階調電源線とデコーダにより構成されたＤ／Ａ変換回路を有する画素の回路図。
【図１２】 本発明の液晶表示装置の基板全体の概略図。
【図１３】 本発明の液晶表示装置に、ＸアドレスデコーダおよびＹアドレスデコーダを追加した例を示す図。
【図１４】 従来の液晶表示装置の基板全体の概略図および画素部の回路図。
【図１５】 従来の液晶表示装置のソース信号線駆動回路についての回路図。
【図１６】 液晶表示装置の作成工程例を示す図。
【図１７】 液晶表示装置の作成工程例を示す図。
【図１８】 液晶表示装置の作成工程例を示す図。
【図１９】 液晶表示装置の作成工程例を示す図。
【図２０】 携帯情報端末の構成を示すブロック図。
【図２１】 携帯電話の構成を示すブロック図。
【図２２】 本発明の液晶表示装置を適用した電子機器の例を示す図。
【図２３】 本発明の液晶表示装置を適用した電子機器の例を示す図。
Claims (6)
- ソース信号線駆動回路と、ゲート信号線駆動回路と、ＤＡＣコントローラと、画素部とを有し、
ｎビット（ｎは自然数、ｎ≧２）のデジタル映像信号を用いて映像の表示を行う液晶表示装置において、
前記画素部における１つの画素はそれぞれ、前記ｎビットのデジタル映像信号を記憶するｎ個の記憶回路と、Ｄ／Ａ変換回路とを有し、
前記ＤＡＣコントローラには、複数の固定電位が入力され、
前記ＤＡＣコントローラは、複数のラッチ回路を有し、前記ラッチ回路に記憶された選択情報に応じて前記複数の固定電位のうち少なくとも１つを選択して前記画素に入力し、
前記選択情報は、一定周期毎に書き換えられることを特徴とする液晶表示装置。 - ソース信号線駆動回路と、ゲート信号線駆動回路と、ＤＡＣコントローラと、画素部とを有し、
ｎビット（ｎは自然数、ｎ≧２）のデジタル映像信号を用いて映像の表示を行う液晶表示装置において、
前記画素部における１つの画素はそれぞれ、前記ｎビットのデジタル映像信号を記憶するｎ個の記憶回路と、Ｄ／Ａ変換回路とを有し、
前記ｎ個の記憶回路は、１フレーム分の前記ｎビットのデジタル映像信号を記憶でき、
前記ＤＡＣコントローラには、複数の固定電位が入力され、
前記ＤＡＣコントローラは、複数のラッチ回路を有し、前記ラッチ回路に記憶された選択情報に応じて前記複数の固定電位のうち少なくとも１つを選択して前記画素に入力し、
前記選択情報は、一定周期毎に書き換えられることを特徴とする液晶表示装置。 - ソース信号線駆動回路と、ゲート信号線駆動回路と、ＤＡＣコントローラと、画素部とを有し、
ｎビット（ｎは自然数、ｎ≧２）のデジタル映像信号を用いて映像の表示を行う液晶表示装置において、
前記画素部における１つの画素はそれぞれ、前記ｎビットのデジタル映像信号を記憶するｎ個の記憶回路と、Ｄ／Ａ変換回路とを有し、
前記液晶表示装置は、
クロック信号とスタートパルスとに従って、サンプリングパルスを出力する手段と、
前記サンプリングパルスに従って、前記ｎビットのデジタル映像信号の保持を行う手段と、
前記Ｄ／Ａ変換回路によって出力されたアナログ階調信号によって映像の表示を行う手段と、を有し、
前記ＤＡＣコントローラには、複数の固定電位が入力され、
前記ＤＡＣコントローラは、複数のラッチ回路を有し、前記ラッチ回路に記憶された選択情報に応じて前記複数の固定電位のうち少なくとも１つを選択して前記画素に入力し、
前記選択情報は、一定周期毎に書き換えられることを特徴とする液晶表示装置。 - 請求項１乃至請求項３のいずれか１項において、
静止画像の表示期間においては、前記ＤＡＣコントローラのみを駆動して、
前記記憶回路に記憶されたデジタル映像信号を繰り返し読み出し、Ｄ／Ａ変換を行ってアナログ階調信号を得、
前記アナログ階調信号によって映像の表示を行うことにより、
前記ソース信号線駆動回路および前記ゲート信号線駆動回路のそれぞれを停止することを特徴とする液晶表示装置。 - 請求項１乃至請求項４のいずれか１項において、
前記ソース信号線駆動回路はＸアドレスデコーダを有し、
前記ゲート信号線駆動回路はＹアドレスデコーダを有し、
表示領域内の任意の座標の画素において前記記憶回路の書き換えが可能であることを特徴とする液晶表示装置。 - 請求項１乃至請求項５のいずれか１項において、
前記複数の固定電位は、高圧側階調電源線の電位と低圧側階調電源線の電位とを含み、
前記高圧側階調電源線の電位と前記低圧側階調電源線の電位とが同電位である期間を有することを特徴とする液晶表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001294269A JP4761681B2 (ja) | 2000-10-05 | 2001-09-26 | 液晶表示装置 |
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000305642 | 2000-10-05 | ||
| JP2000-305642 | 2000-10-05 | ||
| JP2000305642 | 2000-10-05 | ||
| JP2001294269A JP4761681B2 (ja) | 2000-10-05 | 2001-09-26 | 液晶表示装置 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2002196306A JP2002196306A (ja) | 2002-07-12 |
| JP2002196306A5 JP2002196306A5 (ja) | 2008-10-30 |
| JP4761681B2 true JP4761681B2 (ja) | 2011-08-31 |
Family
ID=26601577
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001294269A Expired - Fee Related JP4761681B2 (ja) | 2000-10-05 | 2001-09-26 | 液晶表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4761681B2 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI277057B (en) | 2000-10-23 | 2007-03-21 | Semiconductor Energy Lab | Display device |
| US6927753B2 (en) | 2000-11-07 | 2005-08-09 | Semiconductor Energy Laboratory Co., Ltd. | Display device |
| JP3618687B2 (ja) | 2001-01-10 | 2005-02-09 | シャープ株式会社 | 表示装置 |
| JP3895966B2 (ja) * | 2001-10-19 | 2007-03-22 | 三洋電機株式会社 | 表示装置 |
| JP2004077567A (ja) | 2002-08-09 | 2004-03-11 | Semiconductor Energy Lab Co Ltd | 表示装置及びその駆動方法 |
| JP5320753B2 (ja) * | 2008-01-29 | 2013-10-23 | セイコーエプソン株式会社 | 電気泳動表示装置 |
| JP5525224B2 (ja) * | 2008-09-30 | 2014-06-18 | 株式会社半導体エネルギー研究所 | 表示装置 |
| JP6305725B2 (ja) * | 2013-10-29 | 2018-04-04 | 京セラディスプレイ株式会社 | ドットマトリクス型表示装置の駆動方法及びドットマトリクス型表示装置 |
| JP2018037477A (ja) * | 2016-08-30 | 2018-03-08 | 京セラディスプレイ株式会社 | ドットマトリクス型表示装置 |
| JP7228530B2 (ja) * | 2017-12-21 | 2023-02-24 | 株式会社半導体エネルギー研究所 | 液晶表示装置及び電子機器 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06102530A (ja) * | 1992-09-18 | 1994-04-15 | Sharp Corp | 液晶表示装置 |
| JPH08194205A (ja) * | 1995-01-18 | 1996-07-30 | Toshiba Corp | アクティブマトリックス型表示装置 |
| JP3305946B2 (ja) * | 1996-03-07 | 2002-07-24 | 株式会社東芝 | 液晶表示装置 |
| US6677936B2 (en) * | 1996-10-31 | 2004-01-13 | Kopin Corporation | Color display system for a camera |
| JPH10253941A (ja) * | 1997-03-13 | 1998-09-25 | Hitachi Ltd | マトリクス型画像表示装置 |
| CN1145064C (zh) * | 1997-04-18 | 2004-04-07 | 精工爱普生株式会社 | 电光装置及其驱动电路、驱动方法和相关电子设备 |
| JPH11101967A (ja) * | 1997-07-31 | 1999-04-13 | Toshiba Corp | 液晶表示装置 |
| JP3564347B2 (ja) * | 1999-02-19 | 2004-09-08 | 株式会社東芝 | 表示装置の駆動回路及び液晶表示装置 |
| JP4521903B2 (ja) * | 1999-09-30 | 2010-08-11 | ティーピーオー ホンコン ホールディング リミテッド | 液晶表示装置 |
-
2001
- 2001-09-26 JP JP2001294269A patent/JP4761681B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2002196306A (ja) | 2002-07-12 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080911 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20080911 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20101217 |
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| A131 | Notification of reasons for refusal |
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| A521 | Written amendment |
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| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140617 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
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