JP3445121B2 - マトリクス基板と液晶表示装置及びこれを用いるプロジェクター - Google Patents
マトリクス基板と液晶表示装置及びこれを用いるプロジェクターInfo
- Publication number
- JP3445121B2 JP3445121B2 JP29246997A JP29246997A JP3445121B2 JP 3445121 B2 JP3445121 B2 JP 3445121B2 JP 29246997 A JP29246997 A JP 29246997A JP 29246997 A JP29246997 A JP 29246997A JP 3445121 B2 JP3445121 B2 JP 3445121B2
- Authority
- JP
- Japan
- Prior art keywords
- liquid crystal
- gate
- transistor
- pixel
- light
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004973 liquid crystal related substance Substances 0.000 title claims description 206
- 239000000758 substrate Substances 0.000 title claims description 72
- 239000011159 matrix material Substances 0.000 title claims description 29
- 238000012546 transfer Methods 0.000 claims description 13
- 230000007704 transition Effects 0.000 claims description 2
- 239000010410 layer Substances 0.000 description 55
- 230000002093 peripheral effect Effects 0.000 description 26
- 238000010586 diagram Methods 0.000 description 24
- 238000000034 method Methods 0.000 description 24
- 238000005070 sampling Methods 0.000 description 24
- 239000004065 semiconductor Substances 0.000 description 22
- 239000012535 impurity Substances 0.000 description 14
- 229910052751 metal Inorganic materials 0.000 description 14
- 239000002184 metal Substances 0.000 description 14
- 230000003287 optical effect Effects 0.000 description 14
- 230000004907 flux Effects 0.000 description 12
- 238000004519 manufacturing process Methods 0.000 description 12
- 230000008859 change Effects 0.000 description 11
- 239000003990 capacitor Substances 0.000 description 9
- 230000000694 effects Effects 0.000 description 9
- 230000005540 biological transmission Effects 0.000 description 8
- 238000005498 polishing Methods 0.000 description 8
- 229920000642 polymer Polymers 0.000 description 8
- 230000008569 process Effects 0.000 description 8
- 238000005530 etching Methods 0.000 description 7
- 239000011521 glass Substances 0.000 description 7
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 7
- 125000006850 spacer group Chemical group 0.000 description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 6
- 239000005357 flat glass Substances 0.000 description 6
- 239000000463 material Substances 0.000 description 6
- 238000000926 separation method Methods 0.000 description 6
- 229910052710 silicon Inorganic materials 0.000 description 6
- 239000010703 silicon Substances 0.000 description 6
- 238000005286 illumination Methods 0.000 description 5
- 238000012545 processing Methods 0.000 description 5
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 4
- 238000006243 chemical reaction Methods 0.000 description 4
- 230000005684 electric field Effects 0.000 description 4
- 238000011068 loading method Methods 0.000 description 4
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 4
- 229910052718 tin Inorganic materials 0.000 description 4
- 239000004988 Nematic liquid crystal Substances 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 3
- 239000013078 crystal Substances 0.000 description 3
- 238000000059 patterning Methods 0.000 description 3
- 229910052698 phosphorus Inorganic materials 0.000 description 3
- 239000011574 phosphorus Substances 0.000 description 3
- 230000010287 polarization Effects 0.000 description 3
- 229910052721 tungsten Inorganic materials 0.000 description 3
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 2
- 239000000853 adhesive Substances 0.000 description 2
- 239000003513 alkali Substances 0.000 description 2
- 238000000149 argon plasma sintering Methods 0.000 description 2
- 239000003086 colorant Substances 0.000 description 2
- 230000008878 coupling Effects 0.000 description 2
- 238000010168 coupling process Methods 0.000 description 2
- 238000005859 coupling reaction Methods 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 2
- 238000009826 distribution Methods 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 229910052736 halogen Inorganic materials 0.000 description 2
- 150000002367 halogens Chemical class 0.000 description 2
- 238000005342 ion exchange Methods 0.000 description 2
- 230000001788 irregular Effects 0.000 description 2
- 230000007257 malfunction Effects 0.000 description 2
- 239000000203 mixture Substances 0.000 description 2
- 229910052750 molybdenum Inorganic materials 0.000 description 2
- 238000006116 polymerization reaction Methods 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- 229910000077 silane Inorganic materials 0.000 description 2
- 239000000243 solution Substances 0.000 description 2
- 230000003595 spectral effect Effects 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- 238000003860 storage Methods 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 229910000789 Aluminium-silicon alloy Inorganic materials 0.000 description 1
- 101100191136 Arabidopsis thaliana PCMP-A2 gene Proteins 0.000 description 1
- 101100459518 Bacillus subtilis (strain 168) nadE gene Proteins 0.000 description 1
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 101100393826 Dickeya dadantii (strain 3937) outB gene Proteins 0.000 description 1
- 239000004983 Polymer Dispersed Liquid Crystal Substances 0.000 description 1
- 101100048260 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) UBX2 gene Proteins 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 230000005856 abnormality Effects 0.000 description 1
- 239000006061 abrasive grain Substances 0.000 description 1
- 230000001070 adhesive effect Effects 0.000 description 1
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 239000002585 base Substances 0.000 description 1
- 230000006399 behavior Effects 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 229910052804 chromium Inorganic materials 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 230000008094 contradictory effect Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000010894 electron beam technology Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000001704 evaporation Methods 0.000 description 1
- 230000008020 evaporation Effects 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 238000007689 inspection Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 230000001678 irradiating effect Effects 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 229910001507 metal halide Inorganic materials 0.000 description 1
- 150000005309 metal halides Chemical class 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- XZWYZXLIPXDOLR-UHFFFAOYSA-N metformin Chemical compound CN(C)C(=N)NC(N)=N XZWYZXLIPXDOLR-UHFFFAOYSA-N 0.000 description 1
- 239000000178 monomer Substances 0.000 description 1
- 238000005191 phase separation Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
- 229920005989 resin Polymers 0.000 description 1
- 239000011347 resin Substances 0.000 description 1
- 238000004335 scaling law Methods 0.000 description 1
- 229910052709 silver Inorganic materials 0.000 description 1
- 230000006641 stabilisation Effects 0.000 description 1
- 238000011105 stabilization Methods 0.000 description 1
- 238000003786 synthesis reaction Methods 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- 229920005992 thermoplastic resin Polymers 0.000 description 1
- 229910052724 xenon Inorganic materials 0.000 description 1
- FHNFHKCVQCLJFQ-UHFFFAOYSA-N xenon atom Chemical compound [Xe] FHNFHKCVQCLJFQ-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N5/00—Details of television systems
- H04N5/74—Projection arrangements for image reproduction, e.g. using eidophor
- H04N5/7416—Projection arrangements for image reproduction, e.g. using eidophor involving the use of a spatial light modulator, e.g. a light valve, controlled by a video signal
- H04N5/7441—Projection arrangements for image reproduction, e.g. using eidophor involving the use of a spatial light modulator, e.g. a light valve, controlled by a video signal the modulator being an array of liquid crystal cells
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
- G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
- G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
- G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
- G09G3/3611—Control of matrices with row and column drivers
- G09G3/3648—Control of matrices with row and column drivers using an active matrix
- G09G3/3659—Control of matrices with row and column drivers using an active matrix the addressing of the pixel involving the control of two or more scan electrodes or two or more data electrodes, e.g. pixel voltage dependant on signal of two data electrodes
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
- G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
- G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
- G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
- G09G3/3611—Control of matrices with row and column drivers
- G09G3/3674—Details of drivers for scan electrodes
- G09G3/3677—Details of drivers for scan electrodes suitable for active matrices only
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
- G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
- G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
- G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
- G09G3/3611—Control of matrices with row and column drivers
- G09G3/3685—Details of drivers for data electrodes
- G09G3/3688—Details of drivers for data electrodes suitable for active matrices only
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2300/00—Aspects of the constitution of display devices
- G09G2300/04—Structural and physical details of display devices
- G09G2300/0439—Pixel structures
- G09G2300/0452—Details of colour pixel setup, e.g. pixel composed of a red, a blue and two green components
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2300/00—Aspects of the constitution of display devices
- G09G2300/08—Active matrix structure, i.e. with use of active elements, inclusive of non-linear two terminal elements, in the pixels together with light emitting or modulating elements
- G09G2300/0809—Several active elements per pixel in active matrix panels
- G09G2300/0823—Several active elements per pixel in active matrix panels used to establish symmetry in driving, e.g. with polarity inversion
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2310/00—Command of the display device
- G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
- G09G2310/0264—Details of driving circuits
- G09G2310/0281—Arrangement of scan or data electrode driver circuits at the periphery of a panel not inherent to a split matrix structure
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2310/00—Command of the display device
- G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
- G09G2310/0264—Details of driving circuits
- G09G2310/0297—Special arrangements with multiplexing or demultiplexing of display data in the drivers for data electrodes, in a pre-processing circuitry delivering display data to said drivers or in the matrix panel, e.g. multiplexing plural data signals to one D/A converter or demultiplexing the D/A converter output to multiple columns
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2320/00—Control of display operating conditions
- G09G2320/02—Improving the quality of display appearance
- G09G2320/0219—Reducing feedthrough effects in active matrix panels, i.e. voltage changes on the scan electrode influencing the pixel voltage due to capacitive coupling
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N5/00—Details of television systems
- H04N5/74—Projection arrangements for image reproduction, e.g. using eidophor
- H04N5/7416—Projection arrangements for image reproduction, e.g. using eidophor involving the use of a spatial light modulator, e.g. a light valve, controlled by a video signal
- H04N5/7441—Projection arrangements for image reproduction, e.g. using eidophor involving the use of a spatial light modulator, e.g. a light valve, controlled by a video signal the modulator being an array of liquid crystal cells
- H04N2005/745—Control circuits therefor
Landscapes
- Engineering & Computer Science (AREA)
- Crystallography & Structural Chemistry (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- General Physics & Mathematics (AREA)
- Chemical & Material Sciences (AREA)
- Theoretical Computer Science (AREA)
- Power Engineering (AREA)
- Liquid Crystal (AREA)
- Signal Processing (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Multimedia (AREA)
- Liquid Crystal Display Device Control (AREA)
- Facsimile Scanning Arrangements (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
- Transforming Electric Information Into Light Information (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、液晶を用いて画像
・文字などを表示する画素電極を有するマトリクス基板
と液晶表示装置に関し、特に、液晶素子の表示のために
走査する水平・垂直シフトレジスタに特徴があるマトリ
クス基板と液晶表示装置及びこれを用いたプロジェクタ
ーに関する。
・文字などを表示する画素電極を有するマトリクス基板
と液晶表示装置に関し、特に、液晶素子の表示のために
走査する水平・垂直シフトレジスタに特徴があるマトリ
クス基板と液晶表示装置及びこれを用いたプロジェクタ
ーに関する。
【０００２】
【従来の技術】近年、映像、音声、テキスト等のマルチ
メディアとともに、画像情報としてコミュニケーション
を図る表示機器の重要性がますます高まりつつある。な
かでも、液晶表示装置は、薄型で消費電力が小さいため
注目されており、半導体に並ぶ基幹産業にまで成長して
いる。液晶表示装置は、現在、１０インチサイズのノー
トサイズのパソコンに主に使用されている。そして、将
来は、パソコンのみでなく、ワークステーションや家庭
用のテレビとして、さらに画面サイズの大きい液晶表示
装置が使用されると考えられる。しかし、画面サイズの
大型化にともない、製造装置が高価になるばかりでな
く、大画面を駆動するためには、電気的に厳しい特性が
要求される。このため、画面サイズの大型化とともに、
製造コストがサイズの２〜３乗に比例するなど急激に増
加する。
メディアとともに、画像情報としてコミュニケーション
を図る表示機器の重要性がますます高まりつつある。な
かでも、液晶表示装置は、薄型で消費電力が小さいため
注目されており、半導体に並ぶ基幹産業にまで成長して
いる。液晶表示装置は、現在、１０インチサイズのノー
トサイズのパソコンに主に使用されている。そして、将
来は、パソコンのみでなく、ワークステーションや家庭
用のテレビとして、さらに画面サイズの大きい液晶表示
装置が使用されると考えられる。しかし、画面サイズの
大型化にともない、製造装置が高価になるばかりでな
く、大画面を駆動するためには、電気的に厳しい特性が
要求される。このため、画面サイズの大型化とともに、
製造コストがサイズの２〜３乗に比例するなど急激に増
加する。
【０００３】そこで、最近、小型の液晶表示パネルを作
製し、光学的に液晶画像を拡大して表示するプロジェク
ション（投影）方式が注目されている。これは、半導体
の微細化にともない、性能やコストが良くなるスケーリ
ング則と同様に、サイズを小さくして、特性を向上さ
せ、同時に、低コスト化も図ることができるからであ
る。これらの点から、液晶表示パネルをＴＦＴ型とした
とき、小型で十分な駆動力を有するＴＦＴが要求され、
ＴＦＴもアモルファスＳｉを用いたものから多結晶Ｓｉ
を用いたものに移行しつつある。通常のテレビに使われ
るＮＴＳＣ規格などの解像度レベルの映像信号は、あま
り高速の処理を必要としない。
製し、光学的に液晶画像を拡大して表示するプロジェク
ション（投影）方式が注目されている。これは、半導体
の微細化にともない、性能やコストが良くなるスケーリ
ング則と同様に、サイズを小さくして、特性を向上さ
せ、同時に、低コスト化も図ることができるからであ
る。これらの点から、液晶表示パネルをＴＦＴ型とした
とき、小型で十分な駆動力を有するＴＦＴが要求され、
ＴＦＴもアモルファスＳｉを用いたものから多結晶Ｓｉ
を用いたものに移行しつつある。通常のテレビに使われ
るＮＴＳＣ規格などの解像度レベルの映像信号は、あま
り高速の処理を必要としない。
【０００４】このため、ＴＦＴのみでなく、シフトレジ
スタもしくはデコーダといった周辺駆動回路まで多結晶
Ｓｉで製造して、表示領域と周辺駆動回路が一体構造に
なった液晶表示装置ができる。しかし、多結晶Ｓｉで
も、単結晶Ｓｉにはおよばず、ＮＴＳＣ規格より解像度
レベルの大きい高品位テレビや、コンピュータの解像度
規格でいうＸＧＡ（eXtended Graphics Array）、ＳＸ
ＧＡ（Super eXtended Graphics Array）クラスの表示
を実現しようとすると、シフトレジスタなどは複数に分
割配置せざるを得ない。この場合、分割のつなぎ目に相
当する表示領域にゴーストと呼ばれるノイズが発生し、
その問題を解決する対策がこの分野では望まれているま
た一方、多結晶Ｓｉの一体構造の表示装置より、駆動力
が極めて高い単結晶Ｓｉ基板を用いる表示装置も注目を
集めている。この場合、周辺駆動回路のトランジスタの
駆動力は申し分ないので、上述したような分割駆動をす
る必要はない。このため、ノイズなどの問題は解決でき
る。
スタもしくはデコーダといった周辺駆動回路まで多結晶
Ｓｉで製造して、表示領域と周辺駆動回路が一体構造に
なった液晶表示装置ができる。しかし、多結晶Ｓｉで
も、単結晶Ｓｉにはおよばず、ＮＴＳＣ規格より解像度
レベルの大きい高品位テレビや、コンピュータの解像度
規格でいうＸＧＡ（eXtended Graphics Array）、ＳＸ
ＧＡ（Super eXtended Graphics Array）クラスの表示
を実現しようとすると、シフトレジスタなどは複数に分
割配置せざるを得ない。この場合、分割のつなぎ目に相
当する表示領域にゴーストと呼ばれるノイズが発生し、
その問題を解決する対策がこの分野では望まれているま
た一方、多結晶Ｓｉの一体構造の表示装置より、駆動力
が極めて高い単結晶Ｓｉ基板を用いる表示装置も注目を
集めている。この場合、周辺駆動回路のトランジスタの
駆動力は申し分ないので、上述したような分割駆動をす
る必要はない。このため、ノイズなどの問題は解決でき
る。
【０００５】これらの多結晶Ｓｉでも、単結晶Ｓｉで
も、ＴＦＴのドレインと反射電極とを接続して、反射電
極と透明な共通電極との間に液晶を挟持して反射型液晶
素子を形成し、さらに同一半導体基板上にその液晶素子
を走査のための水平・垂直シフトレジスタを形成した反
射型液晶装置が提供できる。
も、ＴＦＴのドレインと反射電極とを接続して、反射電
極と透明な共通電極との間に液晶を挟持して反射型液晶
素子を形成し、さらに同一半導体基板上にその液晶素子
を走査のための水平・垂直シフトレジスタを形成した反
射型液晶装置が提供できる。
【０００６】
【発明が解決しようとする課題】本出願人は、上記多結
晶Ｓｉ及び単結晶Ｓｉを半導体基板とした反射型液晶装
置の製造方法について、特願平７−１８６４７３号を出
願している。該出願は以下の目的と解決手段と実施例を
内包している。
晶Ｓｉ及び単結晶Ｓｉを半導体基板とした反射型液晶装
置の製造方法について、特願平７−１８６４７３号を出
願している。該出願は以下の目的と解決手段と実施例を
内包している。
【０００７】その目的として、従来の液晶画素の画素電
極に光が入射すると、表面の凹凸によって入射光が四方
八方に散乱され、光の反射効率が非常に小さくなり、ま
た、この表面凹凸は液晶実装工程の配向膜ラビング工程
において、配向不良の原因となり、その結果、液晶の配
向不良を引き起こし、コントラストの低下により表示画
像の画質を悪化され、また、各画素電極間の溝の部分は
ラビングされないため、液晶配向不良の原因になると同
時に、表面凹凸と相俟って、画素電極間の横方向電界を
発生し、輝線の原因となる。この輝線の発生は、表示画
像のコントラストを著しく悪化させ、画質が低下するの
で、本出願の目的は、上記問題を解決し、画素電極表面
の凹凸をなくし、該凹凸に由来する配向不良や乱反射を
防止し、高画質な表示を行なう液晶表示装置とその製造
方法を提供することにある。
極に光が入射すると、表面の凹凸によって入射光が四方
八方に散乱され、光の反射効率が非常に小さくなり、ま
た、この表面凹凸は液晶実装工程の配向膜ラビング工程
において、配向不良の原因となり、その結果、液晶の配
向不良を引き起こし、コントラストの低下により表示画
像の画質を悪化され、また、各画素電極間の溝の部分は
ラビングされないため、液晶配向不良の原因になると同
時に、表面凹凸と相俟って、画素電極間の横方向電界を
発生し、輝線の原因となる。この輝線の発生は、表示画
像のコントラストを著しく悪化させ、画質が低下するの
で、本出願の目的は、上記問題を解決し、画素電極表面
の凹凸をなくし、該凹凸に由来する配向不良や乱反射を
防止し、高画質な表示を行なう液晶表示装置とその製造
方法を提供することにある。
【０００８】またその課題を解決する手段として、本出
願の液晶表示装置は、各画素毎にスイッチングトランジ
スタを配したアクティブマトリクス基板と、対向電極基
板間に液晶を挟持してなるアクティブマトリスク型の液
晶表示装置であって、全画素電極表面が同一平面でアク
ティブマトリクス基板に対して平行に位置し、各画素電
極の側壁の少なくとも一部が絶縁物に接していることを
特徴とする。本出願は、ケミカルメカニカルポリシング
（Chemical Mechanical Polishing、以下「ＣＭＰ」と
記す）を利用することにより、画素電極表面を研磨によ
って形成するため、該画素電極表面が鏡面状に平滑に形
成されると同時に、全画素電極表面を同一平面に形成す
ることができる。さらに、絶縁層を形成した上に画素電
極層を形成、或いは、ホールを形成した画素電極層上に
絶縁層を成膜し、上記研磨工程を行なうことにより、画
素電極間が絶縁層により良好に埋められ、完全に凹凸が
なくなる。よって、該凹凸によって生じた乱反射や配向
不良が防止され、高画質な画像表示が可能となる。
願の液晶表示装置は、各画素毎にスイッチングトランジ
スタを配したアクティブマトリクス基板と、対向電極基
板間に液晶を挟持してなるアクティブマトリスク型の液
晶表示装置であって、全画素電極表面が同一平面でアク
ティブマトリクス基板に対して平行に位置し、各画素電
極の側壁の少なくとも一部が絶縁物に接していることを
特徴とする。本出願は、ケミカルメカニカルポリシング
（Chemical Mechanical Polishing、以下「ＣＭＰ」と
記す）を利用することにより、画素電極表面を研磨によ
って形成するため、該画素電極表面が鏡面状に平滑に形
成されると同時に、全画素電極表面を同一平面に形成す
ることができる。さらに、絶縁層を形成した上に画素電
極層を形成、或いは、ホールを形成した画素電極層上に
絶縁層を成膜し、上記研磨工程を行なうことにより、画
素電極間が絶縁層により良好に埋められ、完全に凹凸が
なくなる。よって、該凹凸によって生じた乱反射や配向
不良が防止され、高画質な画像表示が可能となる。
【０００９】さらにその一従来例として、図２４及び図
２５を参照しつつ説明する。第１の従来例として、反射
型の液晶表示装置について説明する。そのアクティブマ
トリクス基板の製造工程及び液晶素子の断面図を図２
４，図２５に示す。以下、順を追って本例を詳細に説明
する。尚、図２４，図２５には画素部を示しているが、
画素部形成工程と同時に、画素部のスイッチングトラン
ジスタを駆動するためのシフトレジスタ等周辺駆動回路
も同一基板上に形成することができる。
２５を参照しつつ説明する。第１の従来例として、反射
型の液晶表示装置について説明する。そのアクティブマ
トリクス基板の製造工程及び液晶素子の断面図を図２
４，図２５に示す。以下、順を追って本例を詳細に説明
する。尚、図２４，図２５には画素部を示しているが、
画素部形成工程と同時に、画素部のスイッチングトラン
ジスタを駆動するためのシフトレジスタ等周辺駆動回路
も同一基板上に形成することができる。
【００１０】不純物濃度が１０15ｃｍ-3以下であるｎ形
シリコン半導体基板２０１を部分熱酸化し、ＬＯＣＯＳ
２０２を形成し、該ＬＯＣＯＳ２０２をマスクとしてボ
ロンをドーズ量１０12ｃｍ-2程度イオン注入し、不純物
濃度１０16ｃｍ-3程度のｐ形不純物領域であるＰＷＬ２
０３を形成する。この基板２０１を再度熱酸化し、酸化
膜厚１０００オングストローム以下のゲート酸化膜２０
４を形成する（図２４（ａ））。
シリコン半導体基板２０１を部分熱酸化し、ＬＯＣＯＳ
２０２を形成し、該ＬＯＣＯＳ２０２をマスクとしてボ
ロンをドーズ量１０12ｃｍ-2程度イオン注入し、不純物
濃度１０16ｃｍ-3程度のｐ形不純物領域であるＰＷＬ２
０３を形成する。この基板２０１を再度熱酸化し、酸化
膜厚１０００オングストローム以下のゲート酸化膜２０
４を形成する（図２４（ａ））。
【００１１】リンを１０20ｃｍ-3程度ドープしたｎ形ポ
リシリコンからなるゲート電極２０５を形成した後、基
板２０１全面にリンをドーズ量１０12ｃｍ-2程度イオン
注入し、不純物濃度１０16ｃｍ-3程度のｎ形不純物領域
であるＮＬＤ２０６を形成し、引き続き、パターニング
されたフォトレジストをマスクとして、リンをドーズ量
１０15ｃｍ-2程度イオン注入し、不純物濃度１０19ｃｍ
-3程度のソース、ドレイン領域２０７，２０７′を形成
する（図２４（ｂ））。
リシリコンからなるゲート電極２０５を形成した後、基
板２０１全面にリンをドーズ量１０12ｃｍ-2程度イオン
注入し、不純物濃度１０16ｃｍ-3程度のｎ形不純物領域
であるＮＬＤ２０６を形成し、引き続き、パターニング
されたフォトレジストをマスクとして、リンをドーズ量
１０15ｃｍ-2程度イオン注入し、不純物濃度１０19ｃｍ
-3程度のソース、ドレイン領域２０７，２０７′を形成
する（図２４（ｂ））。
【００１２】基板２０１全面に層間膜であるＰＳＧ２０
８を形成した。このＰＳＧ２０８はＮＳＧ（Nondope Si
licate Glass）／ＢＰＳＧ（Boro-Phospho-Silicate Gl
ass）や、ＴＥＯＳ（Tetraetoxy-Silane）で代替するこ
とも可能である。ソース、ドレイン領域２０７，２０
７′の直上のＰＳＧ２０８にコンタクトホールをパター
ニングし、スパッタリングによりＡｌを蒸着した後パタ
ーニングし、Ａｌ電極２０９を形成する（図２４
（ｃ））。このＡｌ電極２０９と、ソース、ドレイン領
域２０７，２０７′とのオーミックコンタクト特性を向
上させるために、Ｔｉ／ＴｉＮ等のバリアメタルを、Ａ
ｌ電極２０９とソース、ドレイン領域２０７，２０７′
との間に形成するのが望ましい。
８を形成した。このＰＳＧ２０８はＮＳＧ（Nondope Si
licate Glass）／ＢＰＳＧ（Boro-Phospho-Silicate Gl
ass）や、ＴＥＯＳ（Tetraetoxy-Silane）で代替するこ
とも可能である。ソース、ドレイン領域２０７，２０
７′の直上のＰＳＧ２０８にコンタクトホールをパター
ニングし、スパッタリングによりＡｌを蒸着した後パタ
ーニングし、Ａｌ電極２０９を形成する（図２４
（ｃ））。このＡｌ電極２０９と、ソース、ドレイン領
域２０７，２０７′とのオーミックコンタクト特性を向
上させるために、Ｔｉ／ＴｉＮ等のバリアメタルを、Ａ
ｌ電極２０９とソース、ドレイン領域２０７，２０７′
との間に形成するのが望ましい。
【００１３】基板２０１全面にプラズマＳｉＮ２１０を
３０００オングストローム程度、続いてＰＳＧ２１１を
１００００オングストローム程度成膜する（図２４
（ｄ））。
３０００オングストローム程度、続いてＰＳＧ２１１を
１００００オングストローム程度成膜する（図２４
（ｄ））。
【００１４】プラズマＳｉＮ２１０をドライエッチング
ストッパー層として、ＰＳＧ２１１を画素間の分離領域
のみを残すようにパターニングし、その後ドレイン領域
２０７′にコンタクトしているＡｌ電極２０９直上にス
ルーホール２１２をドライエッチングによりパターニン
グする（図２４（ｅ））。
ストッパー層として、ＰＳＧ２１１を画素間の分離領域
のみを残すようにパターニングし、その後ドレイン領域
２０７′にコンタクトしているＡｌ電極２０９直上にス
ルーホール２１２をドライエッチングによりパターニン
グする（図２４（ｅ））。
【００１５】基板２０１上にスパッタリング、或いはＥ
Ｂ（Electron Beam、電子線）蒸着により、画素電極２
１３を１００００オングストローム以上成膜する（図２
５（ｆ））。この画素電極２１３としては、Ａｌ，Ｔ
ｉ，Ｔａ，Ｗ等の金属膜、或いはこれら金属の化合物膜
を用いる。
Ｂ（Electron Beam、電子線）蒸着により、画素電極２
１３を１００００オングストローム以上成膜する（図２
５（ｆ））。この画素電極２１３としては、Ａｌ，Ｔ
ｉ，Ｔａ，Ｗ等の金属膜、或いはこれら金属の化合物膜
を用いる。
【００１６】画素電極２１３の表面をＣＭＰにより研磨
する（図２５（ｇ））。研磨量はＰＳＧ２１１厚を１０
０００オングストローム、画素電極２１３の厚さをｘオ
ングストロームとした場合、ｘオングストローム以上、
ｘ＋１００００オングストローム未満である。
する（図２５（ｇ））。研磨量はＰＳＧ２１１厚を１０
０００オングストローム、画素電極２１３の厚さをｘオ
ングストロームとした場合、ｘオングストローム以上、
ｘ＋１００００オングストローム未満である。
【００１７】上記の工程により形成されたアクティブマ
トリクス基板はその表面にさらに配向膜２１５を形成
し、その表面にラビング処理等配向処理を施し、スペー
サ（不図示）を介して対向基板と貼り合わせ、その間隙
に液晶２１４を注入して液晶素子とする（図２５
（ｈ））。本例において、対向基板は透明基板２２０上
にカラーフィルター２２１、ブラックマトリクス２２
２、ＩＴＯ等からなる共通電極２２３、及び配向膜２１
５′から構成されている。
トリクス基板はその表面にさらに配向膜２１５を形成
し、その表面にラビング処理等配向処理を施し、スペー
サ（不図示）を介して対向基板と貼り合わせ、その間隙
に液晶２１４を注入して液晶素子とする（図２５
（ｈ））。本例において、対向基板は透明基板２２０上
にカラーフィルター２２１、ブラックマトリクス２２
２、ＩＴＯ等からなる共通電極２２３、及び配向膜２１
５′から構成されている。
【００１８】以下、簡単に本例の反射型液晶素子の駆動
方法を説明する。基板２０１にオンチップで形成された
シフトレジスタ等の周辺回路により、ソース領域２０７
に信号電位を与え、それと同時にゲート電極２０５にゲ
ート電位を印加し、画素のスイッチングトランジスタを
オン状態にし、ドレイン領域２０７′に信号電荷を供給
する。信号電荷はドレイン領域２０７′と、ＰＷＬ２０
３との間に形成されるｐｎ接合の空乏層容量に蓄積さ
れ、Ａｌ電極２０９を介して画素電極２１３に電位を与
える。画素電極２１３の電位が所望の電位に達した時点
で、ゲート電極２０５の印加電位を切り、画素スイッチ
ングトランジスタをオフ状態にする。信号電荷は前述の
ｐｎ接合容量部に蓄積されているため、画素電極２１３
の電位は、次に画素スイッチングトランジスタが駆動さ
れるまで固定される。この固定された画素電極２１３の
電位が、図２５（ｈ）に示された基板２０１と対向基板
２２０との間に封入された液晶２１４を駆動する。
方法を説明する。基板２０１にオンチップで形成された
シフトレジスタ等の周辺回路により、ソース領域２０７
に信号電位を与え、それと同時にゲート電極２０５にゲ
ート電位を印加し、画素のスイッチングトランジスタを
オン状態にし、ドレイン領域２０７′に信号電荷を供給
する。信号電荷はドレイン領域２０７′と、ＰＷＬ２０
３との間に形成されるｐｎ接合の空乏層容量に蓄積さ
れ、Ａｌ電極２０９を介して画素電極２１３に電位を与
える。画素電極２１３の電位が所望の電位に達した時点
で、ゲート電極２０５の印加電位を切り、画素スイッチ
ングトランジスタをオフ状態にする。信号電荷は前述の
ｐｎ接合容量部に蓄積されているため、画素電極２１３
の電位は、次に画素スイッチングトランジスタが駆動さ
れるまで固定される。この固定された画素電極２１３の
電位が、図２５（ｈ）に示された基板２０１と対向基板
２２０との間に封入された液晶２１４を駆動する。
【００１９】本例のアクティブマトリクス基板は、図２
５（ｈ）から明らかなように、画素電極２１３表面が平
滑であり、且つ、隣接する画素電極間間隙に絶縁層が埋
め込まれているため、その上に形成される配向膜２１５
表面も平滑で凹凸がない。よって、従来上記凹凸によっ
て生じていた、入射光の散乱により光利用効率の低下、
ラビング不良によるコントラストの低下、画素電極間の
段差による横方向電界による輝線の発生が防止され、表
示画像の品質が向上する。
５（ｈ）から明らかなように、画素電極２１３表面が平
滑であり、且つ、隣接する画素電極間間隙に絶縁層が埋
め込まれているため、その上に形成される配向膜２１５
表面も平滑で凹凸がない。よって、従来上記凹凸によっ
て生じていた、入射光の散乱により光利用効率の低下、
ラビング不良によるコントラストの低下、画素電極間の
段差による横方向電界による輝線の発生が防止され、表
示画像の品質が向上する。
【００２０】しかしながら、上記出願の反射型液晶表示
装置において、水平方向にしろ、垂直方向にしろ、シフ
トレジスタからの出力でオン、オフする、ＣＭＯＳトラ
ンスファーゲートスイッチへのタイミングの問題が課題
として存在することがわかってきた。すなわち、サンプ
リングスイッチであるＣＭＯＳトランスファーゲートに
おいては、ｐＭＯＳトランジスタとｎＭＯＳトランジス
タのオフタイミングがずれると、後からオフするトラン
ジスタのフィードスルーがそのまま残ってしまい、電圧
の正確なトランスファーができないという問題である。
装置において、水平方向にしろ、垂直方向にしろ、シフ
トレジスタからの出力でオン、オフする、ＣＭＯＳトラ
ンスファーゲートスイッチへのタイミングの問題が課題
として存在することがわかってきた。すなわち、サンプ
リングスイッチであるＣＭＯＳトランスファーゲートに
おいては、ｐＭＯＳトランジスタとｎＭＯＳトランジス
タのオフタイミングがずれると、後からオフするトラン
ジスタのフィードスルーがそのまま残ってしまい、電圧
の正確なトランスファーができないという問題である。
【００２１】さらに、シリコンウエハの段階で複数の液
晶素子とその周辺回路を含んだ液晶装置の１チップを複
数個同時に製造しようとすると、その周辺回路の占有面
積が小さいことが望まれる。
晶素子とその周辺回路を含んだ液晶装置の１チップを複
数個同時に製造しようとすると、その周辺回路の占有面
積が小さいことが望まれる。
【００２２】従来方法では、ｐＭＯＳトランジスタとｎ
ＭＯＳトランジスタのオフタイミングを合わせるために
は、ハイ側への変化時間とロー側への変化時間を合わせ
るためにフィードバックをかける事やフィードスルー防
止回路を設ける等、回路規模を大きくして対処し、且つ
トランジスタの移動度に応じてｐＭＯＳトランジスタの
Ｗ（チャネル幅）をｎＭＯＳトランジスタのＷよりもか
なり大きく設計するのが一般的で、周辺回路の占有面積
を大きくしなければならないという問題点があることが
わかってきた。重要なことは、周辺回路の占有面積を増
加させないでＣＭＯＳトランスファーゲートスイッチの
オフ特性をｐＭＯＳトランジスタとｎＭＯＳトランジス
タで一致させることが、本発明者が鋭意努力した結果得
られた結論である。
ＭＯＳトランジスタのオフタイミングを合わせるために
は、ハイ側への変化時間とロー側への変化時間を合わせ
るためにフィードバックをかける事やフィードスルー防
止回路を設ける等、回路規模を大きくして対処し、且つ
トランジスタの移動度に応じてｐＭＯＳトランジスタの
Ｗ（チャネル幅）をｎＭＯＳトランジスタのＷよりもか
なり大きく設計するのが一般的で、周辺回路の占有面積
を大きくしなければならないという問題点があることが
わかってきた。重要なことは、周辺回路の占有面積を増
加させないでＣＭＯＳトランスファーゲートスイッチの
オフ特性をｐＭＯＳトランジスタとｎＭＯＳトランジス
タで一致させることが、本発明者が鋭意努力した結果得
られた結論である。
【００２３】そこで本発明は、上記問題点を解決し、周
辺回路の占有面積を増加させないで、ＣＭＯＳトランス
ファーゲートスイッチのオフ特性をｐＭＯＳトランジス
タとｎＭＯＳトランジスタで一致させ良質な画質を得る
ことができる、反射型液晶表示装置を提供することを目
的とする。
辺回路の占有面積を増加させないで、ＣＭＯＳトランス
ファーゲートスイッチのオフ特性をｐＭＯＳトランジス
タとｎＭＯＳトランジスタで一致させ良質な画質を得る
ことができる、反射型液晶表示装置を提供することを目
的とする。
【００２４】
【課題を解決するための手段】本発明は、上記目的を解
決するもので、１つ以上の走査用シフトレジスタを有す
るマトリクス基板において、少なくとも１つの前記走査
用シフトレジスタの出力がインバータを介して、チャン
ネル幅が共に同じであるｐＭＯＳトランジスタとｎＭＯ
Ｓトランジスタから構成されるＣＭＯＳトランスファー
ゲートスイッチのゲートに接続されており、前記ＣＭＯ
Ｓトランスファーゲートスイッチをオフする際に、前記
ｐＭＯＳトランジスタのゲートに接続されているインバ
ータが当該ｐＭＯＳトランジスタのゲートをオフするタ
イミングが、前記ｎＭＯＳトランジスタのゲートに接続
されているインバータが当該ｎＭＯＳトランジスタのゲ
ートをオフするタイミングより、前記ｐＭＯＳトランジ
スタのゲートの電位がゲートがオフされてから当該ｐＭ
ＯＳトランジスタのしきい値に達するまでの時間と、前
記ｎＭＯＳトランジスタのゲートの電位がゲートがオフ
されてから前記ｎＭＯＳトランジスタのしきい値に達す
るまでの時間と、の差分だけ早い、ことを特徴とする。
決するもので、１つ以上の走査用シフトレジスタを有す
るマトリクス基板において、少なくとも１つの前記走査
用シフトレジスタの出力がインバータを介して、チャン
ネル幅が共に同じであるｐＭＯＳトランジスタとｎＭＯ
Ｓトランジスタから構成されるＣＭＯＳトランスファー
ゲートスイッチのゲートに接続されており、前記ＣＭＯ
Ｓトランスファーゲートスイッチをオフする際に、前記
ｐＭＯＳトランジスタのゲートに接続されているインバ
ータが当該ｐＭＯＳトランジスタのゲートをオフするタ
イミングが、前記ｎＭＯＳトランジスタのゲートに接続
されているインバータが当該ｎＭＯＳトランジスタのゲ
ートをオフするタイミングより、前記ｐＭＯＳトランジ
スタのゲートの電位がゲートがオフされてから当該ｐＭ
ＯＳトランジスタのしきい値に達するまでの時間と、前
記ｎＭＯＳトランジスタのゲートの電位がゲートがオフ
されてから前記ｎＭＯＳトランジスタのしきい値に達す
るまでの時間と、の差分だけ早い、ことを特徴とする。
【００２５】また、上記マトリクス基板において、前記
ｎＭＯＳトランジスタのゲートに接続されているインバ
ータと前記ｐＭＯＳトランジスタのゲートに接続されて
いるインバータのうち、前記ｎＭＯＳトランジスタのゲ
ートに接続されているインバータの入力にのみディレイ
回路が接続されてもよい。
ｎＭＯＳトランジスタのゲートに接続されているインバ
ータと前記ｐＭＯＳトランジスタのゲートに接続されて
いるインバータのうち、前記ｎＭＯＳトランジスタのゲ
ートに接続されているインバータの入力にのみディレイ
回路が接続されてもよい。
【００２６】さらに、上記マトリクス基板において、前
記ｎＭＯＳトランジスタのゲートに接続されているイン
バータの入力と、前記ｐＭＯＳトランジスタのゲートに
接続されているインバータの出力とが接続され、これら
インバータが直列接続されていてもよい。
記ｎＭＯＳトランジスタのゲートに接続されているイン
バータの入力と、前記ｐＭＯＳトランジスタのゲートに
接続されているインバータの出力とが接続され、これら
インバータが直列接続されていてもよい。
【００２７】また、本発明に係る液晶表示装置は、上記
いずれかに記載のマトリクス基板と、液晶とを備えたこ
とを特徴とする。
いずれかに記載のマトリクス基板と、液晶とを備えたこ
とを特徴とする。
【００２８】さらに、本発明に係るプロジェクターは、
上記液晶表示装置を用いたことを特徴とする。
上記液晶表示装置を用いたことを特徴とする。
【００２９】
［実施形態１］本発明の実施形態を図１乃至図４を基に
詳細に説明する。図１は本発明を用いた液晶プロジェク
ター装置に用いられる液晶パネルの画像表示部付近の回
路図の一例である。以下、この液晶パネルの構成と駆動
法について説明する。
詳細に説明する。図１は本発明を用いた液晶プロジェク
ター装置に用いられる液晶パネルの画像表示部付近の回
路図の一例である。以下、この液晶パネルの構成と駆動
法について説明する。
【００３０】図１において、１、２は水平シフトレジス
タ、３は垂直シフトレジスタ、４〜１１はビデオ線、１
２〜２３はビデオ信号を水平シフトレジスタ１，２から
の走査パルスに応じてビデオ線４〜１１からのビデオ信
号をサンプリングするためのサンプリングトランジス
タ、２４〜３５は信号線、３６は画素部のスイッチング
トランジスタ、３７は液晶、３８は付加容量である。ま
た、３９，４０，４１は垂直シフトレジスタ３からの駆
動線、４２〜４９は水平シフトレジスタ１，２からの出
力線である。
タ、３は垂直シフトレジスタ、４〜１１はビデオ線、１
２〜２３はビデオ信号を水平シフトレジスタ１，２から
の走査パルスに応じてビデオ線４〜１１からのビデオ信
号をサンプリングするためのサンプリングトランジス
タ、２４〜３５は信号線、３６は画素部のスイッチング
トランジスタ、３７は液晶、３８は付加容量である。ま
た、３９，４０，４１は垂直シフトレジスタ３からの駆
動線、４２〜４９は水平シフトレジスタ１，２からの出
力線である。
【００３１】本回路では、ビデオ線４〜１１に入力され
たビデオ信号は１２〜２３で表したサンプリングトラン
ジスタを通して水平シフトレジスタ１，２により、サン
プリングされる。この時垂直シフトレジスタ３の駆動線
３９が出力状態であると、３６の画素部スイッチングト
ランジスタが動作し、サンプリングされた信号線電位が
液晶３７と付加容量３８との画素に書き込まれる。
たビデオ信号は１２〜２３で表したサンプリングトラン
ジスタを通して水平シフトレジスタ１，２により、サン
プリングされる。この時垂直シフトレジスタ３の駆動線
３９が出力状態であると、３６の画素部スイッチングト
ランジスタが動作し、サンプリングされた信号線電位が
液晶３７と付加容量３８との画素に書き込まれる。
【００３２】本回路の詳細なタイミングについて、図２
を用いて説明する。画素数としては、１０２４×７６８
のＸＧＡパネルのタイミングで説明する。
を用いて説明する。画素数としては、１０２４×７６８
のＸＧＡパネルのタイミングで説明する。
【００３３】まず、駆動線３９がハイレベル（Ｈ）すな
わちオン状態になり、その期間中に水平シフトレジスタ
１，２の出力線４２〜４９の出力が、順次ハイレベル
（Ｈ）となり（ここでは、ｎＭＯＳトランジスタが記述
されているが、同様にｐＭＯＳトランジスタも対である
ＣＭＯＳトランジスタで説明する。）、サンプリングト
ランジスタ１２〜２３がオン状態になって信号線２４〜
３５を通り、画素にビデオ線４〜１１の電位が書き込ま
れ、付加容量３８で電位が保持される。この回路では水
平シフトレジスタ１，２からの出力線４２〜４９はそれ
ぞれ４つのサンプリングトランジスタ１２〜２３に接続
されており、さらに水平シフトレジスタ１，２からの出
力線４２と４４が同時にハイレベルになるため、サンプ
リングトランジスタ１２〜１９が同時にサンプリング状
態になり、８つの画素が同時に書き込まれる。水平シフ
トレジスタ１，２の１０２４／４＝２５６段有り、２５
６段面が終了すると、垂直シフトレジスタ３の駆動線３
９がオフする。次に垂直シフトレジスタ３からの駆動線
４０がハイレベルになり、再び水平のシフトレジスタ出
力が順次ハイレベル（Ｈ）となり、これが繰り返され
る。水平シフトレジスタ１，２の出力がサンプリングト
ランジスタ１２〜２３をオフする、即ち、サンプリング
トランジスタ１２〜２３のｐＭＯＳトランジスタのゲー
トとｎＭＯＳトランジスタのゲートをオフする場合を説
明する。ゲートがオフすると、信号線２４〜３５の電位
はフィードスルーにより、即ち信号線容量とサンプリン
グトランジスタのゲートドレイン容量の容量比に応じた
変化が生じる。
わちオン状態になり、その期間中に水平シフトレジスタ
１，２の出力線４２〜４９の出力が、順次ハイレベル
（Ｈ）となり（ここでは、ｎＭＯＳトランジスタが記述
されているが、同様にｐＭＯＳトランジスタも対である
ＣＭＯＳトランジスタで説明する。）、サンプリングト
ランジスタ１２〜２３がオン状態になって信号線２４〜
３５を通り、画素にビデオ線４〜１１の電位が書き込ま
れ、付加容量３８で電位が保持される。この回路では水
平シフトレジスタ１，２からの出力線４２〜４９はそれ
ぞれ４つのサンプリングトランジスタ１２〜２３に接続
されており、さらに水平シフトレジスタ１，２からの出
力線４２と４４が同時にハイレベルになるため、サンプ
リングトランジスタ１２〜１９が同時にサンプリング状
態になり、８つの画素が同時に書き込まれる。水平シフ
トレジスタ１，２の１０２４／４＝２５６段有り、２５
６段面が終了すると、垂直シフトレジスタ３の駆動線３
９がオフする。次に垂直シフトレジスタ３からの駆動線
４０がハイレベルになり、再び水平のシフトレジスタ出
力が順次ハイレベル（Ｈ）となり、これが繰り返され
る。水平シフトレジスタ１，２の出力がサンプリングト
ランジスタ１２〜２３をオフする、即ち、サンプリング
トランジスタ１２〜２３のｐＭＯＳトランジスタのゲー
トとｎＭＯＳトランジスタのゲートをオフする場合を説
明する。ゲートがオフすると、信号線２４〜３５の電位
はフィードスルーにより、即ち信号線容量とサンプリン
グトランジスタのゲートドレイン容量の容量比に応じた
変化が生じる。
【００３４】図３を用いて、ｎＭＯＳトランジスタとｐ
ＭＯＳトランジスタの対であるＣＭＯＳトランジスタで
構成されるサンプリングトランジスタ１２〜２３のフィ
ードスルーについて説明する。図３は水平シフトレジス
タの出力であるインバータの出力電位の変化、即ち、そ
れぞれｐＭＯＳトランジスタとｎＭＯＳトランジスタの
ゲートの電位変化を表す図である。ここで最も重要な点
はサンプリングトランジスタをオフするタイミングをｐ
ＭＯＳトランジスタとｎＭＯＳトランジスタで合わせる
必要性があることである。例えばサンプリングトランジ
スタのｎＭＯＳトランジスタが先にオフしてしまうと、
ｐＭＯＳトランジスタはオン状態のため、ｎＭＯＳトラ
ンジスタのフィードスルーは起こらず、信号線電位は所
望の電位に固定されている。その後ｐＭＯＳトランジス
タがオフすると、フィードスルーによって、画素電位が
プラス方向に電位変化してしまう。オフのタイミングは
基本的にゲート電位がそれぞれトランジスタのしきい値
に達した時であり、図３のＡ，Ｂにあたる。この点がほ
ぼあっていれば、ｐＭＯＳトランジスタのフィードスル
ーとｎＭＯＳトランジスタのフィードスルーがキャンセ
ルして、信号線電位の変化は少なく、即ち液晶にかかる
電圧を精密に制御し、良質な画質を得ることができる。
ＭＯＳトランジスタの対であるＣＭＯＳトランジスタで
構成されるサンプリングトランジスタ１２〜２３のフィ
ードスルーについて説明する。図３は水平シフトレジス
タの出力であるインバータの出力電位の変化、即ち、そ
れぞれｐＭＯＳトランジスタとｎＭＯＳトランジスタの
ゲートの電位変化を表す図である。ここで最も重要な点
はサンプリングトランジスタをオフするタイミングをｐ
ＭＯＳトランジスタとｎＭＯＳトランジスタで合わせる
必要性があることである。例えばサンプリングトランジ
スタのｎＭＯＳトランジスタが先にオフしてしまうと、
ｐＭＯＳトランジスタはオン状態のため、ｎＭＯＳトラ
ンジスタのフィードスルーは起こらず、信号線電位は所
望の電位に固定されている。その後ｐＭＯＳトランジス
タがオフすると、フィードスルーによって、画素電位が
プラス方向に電位変化してしまう。オフのタイミングは
基本的にゲート電位がそれぞれトランジスタのしきい値
に達した時であり、図３のＡ，Ｂにあたる。この点がほ
ぼあっていれば、ｐＭＯＳトランジスタのフィードスル
ーとｎＭＯＳトランジスタのフィードスルーがキャンセ
ルして、信号線電位の変化は少なく、即ち液晶にかかる
電圧を精密に制御し、良質な画質を得ることができる。
【００３５】本実施形態では、この動作タイミングを得
るために次の回路構成を行った。図４は水平シフトレジ
スタ出力段に接続された回路の等価回路であり、サンプ
リングトランジスタのゲートを駆動するインバータのｎ
ＭＯＳトランジスタとｐＭＯＳトランジスタのチャネル
幅Ｗの比は１：２であるが、このままで各トランジスタ
のゲートを同時にオフした状態にした時は、サンプリン
グトランジスタのｎＭＯＳ用ゲートのインバータの出力
の方が速く、ｎＭＯＳトランジスタのしきい値に達して
しまい、その後オフされるｐＭＯＳトランジスタのフィ
ードスルーによって、信号線電位の変動が大きくなって
しまう。そのため、ｎＭＯＳトランジスタ用ゲートの回
路の方にディレイ回路４００を設け、ｎＭＯＳ用ゲート
のインバータ４０１のゲートをオフするタイミングよ
り、ｐＭＯＳ用ゲートのインバータ４０２のゲートをオ
フするタイミングを速く行えるように回路を構成した。
こうすることにより、各ゲートのタイミングを合わせる
ための複雑な回路を使用することなく、ディレイ回路４
００という小さな回路で、画素スイッチのトランジスタ
のオフするタイミングがｎＭＯＳトランジスタとｐＭＯ
Ｓトランジスタでほぼ同じにすることができ、画素電位
の変動を抑制することができ、そうすることによっては
じめて、信号線電位の変化は少なく、液晶にかかる電圧
を精密に制御し、良質な画質を得ることができた。ゲー
トを駆動するインバータ４０１のｎＭＯＳトランジスタ
とｐＭＯＳトランジスタのチャネル幅Ｗの比をさらに小
さくして、例えば同じにすると、さらにレイアウトを小
さくすることができるが、その場合はｎＭＯＳ用ゲート
のインバータ４０１のゲートをオフするタイミングより
ｐＭＯＳ用ゲートのインバータ４０２のゲートをオフす
るタイミングをさらに速く行えるように回路を構成すれ
ばよく、小さなチップを構成し、且つ液晶にかかる電圧
を精密に制御し、良質な画質を得ることができた。
るために次の回路構成を行った。図４は水平シフトレジ
スタ出力段に接続された回路の等価回路であり、サンプ
リングトランジスタのゲートを駆動するインバータのｎ
ＭＯＳトランジスタとｐＭＯＳトランジスタのチャネル
幅Ｗの比は１：２であるが、このままで各トランジスタ
のゲートを同時にオフした状態にした時は、サンプリン
グトランジスタのｎＭＯＳ用ゲートのインバータの出力
の方が速く、ｎＭＯＳトランジスタのしきい値に達して
しまい、その後オフされるｐＭＯＳトランジスタのフィ
ードスルーによって、信号線電位の変動が大きくなって
しまう。そのため、ｎＭＯＳトランジスタ用ゲートの回
路の方にディレイ回路４００を設け、ｎＭＯＳ用ゲート
のインバータ４０１のゲートをオフするタイミングよ
り、ｐＭＯＳ用ゲートのインバータ４０２のゲートをオ
フするタイミングを速く行えるように回路を構成した。
こうすることにより、各ゲートのタイミングを合わせる
ための複雑な回路を使用することなく、ディレイ回路４
００という小さな回路で、画素スイッチのトランジスタ
のオフするタイミングがｎＭＯＳトランジスタとｐＭＯ
Ｓトランジスタでほぼ同じにすることができ、画素電位
の変動を抑制することができ、そうすることによっては
じめて、信号線電位の変化は少なく、液晶にかかる電圧
を精密に制御し、良質な画質を得ることができた。ゲー
トを駆動するインバータ４０１のｎＭＯＳトランジスタ
とｐＭＯＳトランジスタのチャネル幅Ｗの比をさらに小
さくして、例えば同じにすると、さらにレイアウトを小
さくすることができるが、その場合はｎＭＯＳ用ゲート
のインバータ４０１のゲートをオフするタイミングより
ｐＭＯＳ用ゲートのインバータ４０２のゲートをオフす
るタイミングをさらに速く行えるように回路を構成すれ
ばよく、小さなチップを構成し、且つ液晶にかかる電圧
を精密に制御し、良質な画質を得ることができた。
【００３６】上述したように、各ビデオ線から各液晶画
素にビデオ信号を転送するサンプリングトランジスタの
タイミングずれを防止するために、水平シフトレジスタ
の出力タイミングで整合することで、液晶画素に均一な
ビデオ信号を供給できるので、解像度のよい正確な且つ
明瞭な液晶画像を表示することができる。
素にビデオ信号を転送するサンプリングトランジスタの
タイミングずれを防止するために、水平シフトレジスタ
の出力タイミングで整合することで、液晶画素に均一な
ビデオ信号を供給できるので、解像度のよい正確な且つ
明瞭な液晶画像を表示することができる。
【００３７】［実施形態２］本発明の第２の実施形態を
図５を基に詳細に説明する。図５は本発明を用いた液晶
プロジェクター装置に用いられる液晶パネルの画像表示
部付近の回路図の一例である。以下、このパネルの構成
及び駆動法について説明する。図５において、１，２は
水平シフトレジスタ、３は垂直シフトレジスタ、４〜１
１はビデオ線、１２〜２３はビデオ信号を水平シフトレ
ジスタ１，２からの走査パルスに応じてビデオ線４〜１
１のビデオ信号をサンプリングするためのサンプリング
トランジスタ、２４〜３５は信号線、３６は画素部のス
イッチングトランジスタ、３７は液晶、３８は付加容量
である。また、３９，４０，４１は駆動線、４２〜４５
は水平シフトレジスタ１，２からの出力線である。
図５を基に詳細に説明する。図５は本発明を用いた液晶
プロジェクター装置に用いられる液晶パネルの画像表示
部付近の回路図の一例である。以下、このパネルの構成
及び駆動法について説明する。図５において、１，２は
水平シフトレジスタ、３は垂直シフトレジスタ、４〜１
１はビデオ線、１２〜２３はビデオ信号を水平シフトレ
ジスタ１，２からの走査パルスに応じてビデオ線４〜１
１のビデオ信号をサンプリングするためのサンプリング
トランジスタ、２４〜３５は信号線、３６は画素部のス
イッチングトランジスタ、３７は液晶、３８は付加容量
である。また、３９，４０，４１は駆動線、４２〜４５
は水平シフトレジスタ１，２からの出力線である。
【００３８】本回路では入力されたビデオ信号は１２〜
２３で表したサンプリングトランジスタを通して、水平
シフトレジスタ１，２からの出力線４２〜４５の出力パ
ルスにより、サンプリングされる。この時垂直シフトレ
ジスタ３９が出力状態であると、画素部スイッチングト
ランジスタ３６（ここではｎＭＯＳトランジスタが記述
されているが、同様にｐＭＯＳトランジスタ（不図示）
も対であるＣＭＯＳトランジスタで説明する。）が動作
し、サンプリングされた信号線電位が画素に書き込まれ
る。詳細なタイミングについては実施形態１と同様であ
る。ここでは同じ例を使用しているが、これは一例であ
り、実施形態１も含めて、これらの駆動法に限定されな
いのはいうまでもない。
２３で表したサンプリングトランジスタを通して、水平
シフトレジスタ１，２からの出力線４２〜４５の出力パ
ルスにより、サンプリングされる。この時垂直シフトレ
ジスタ３９が出力状態であると、画素部スイッチングト
ランジスタ３６（ここではｎＭＯＳトランジスタが記述
されているが、同様にｐＭＯＳトランジスタ（不図示）
も対であるＣＭＯＳトランジスタで説明する。）が動作
し、サンプリングされた信号線電位が画素に書き込まれ
る。詳細なタイミングについては実施形態１と同様であ
る。ここでは同じ例を使用しているが、これは一例であ
り、実施形態１も含めて、これらの駆動法に限定されな
いのはいうまでもない。
【００３９】図６は本実施形態を用いた液晶プロジェク
ター装置に用いられる液晶パネルの画素部付近のスイッ
チングトランジスタと液晶、付加容量の配置を示す平面
図である。本実施形態では、図６において、５０１がｐ
ＭＯＳトランジスタのゲート配線、５０２がｎＭＯＳト
ランジスタのゲート配線である。５０３が画素電極、５
０４が信号線（不図示）とのコンタクト部、５０５，５
０８，５０９，５１０はドレイン部のコンタクト部、５
０６はｐＭＯＳとｎＭＯＳとを接続している金属配線で
ある。また、ｐＭＯＳソース５０４とｐＭＯＳゲート５
０１とｐＭＯＳドレイン５０９でｐＭＯＳＦＥＴを形成
し、ｎＭＯＳソース５０４とｎＭＯＳゲート５０２とｎ
ＭＯＳドレイン５０８でｎＭＯＳＦＥＴを形成してい
る。
ター装置に用いられる液晶パネルの画素部付近のスイッ
チングトランジスタと液晶、付加容量の配置を示す平面
図である。本実施形態では、図６において、５０１がｐ
ＭＯＳトランジスタのゲート配線、５０２がｎＭＯＳト
ランジスタのゲート配線である。５０３が画素電極、５
０４が信号線（不図示）とのコンタクト部、５０５，５
０８，５０９，５１０はドレイン部のコンタクト部、５
０６はｐＭＯＳとｎＭＯＳとを接続している金属配線で
ある。また、ｐＭＯＳソース５０４とｐＭＯＳゲート５
０１とｐＭＯＳドレイン５０９でｐＭＯＳＦＥＴを形成
し、ｎＭＯＳソース５０４とｎＭＯＳゲート５０２とｎ
ＭＯＳドレイン５０８でｎＭＯＳＦＥＴを形成してい
る。
【００４０】ここで、ｐＭＯＳトランジスタのゲート配
線５０１の電位変化によって、図６中ｐＭＯＳドレイン
５０９及び金属配線５０６、ｎＭＯＳドレイン５０８を
含むＡｌ電極（これが、画素電極である反射電極５０３
に接続されている）が容量結合により電位が変化する
が、ｎＭＯＳトランジスタのゲート配線５０２の逆相の
電位変化により、キャンセルされて電位変動が抑制され
る。
線５０１の電位変化によって、図６中ｐＭＯＳドレイン
５０９及び金属配線５０６、ｎＭＯＳドレイン５０８を
含むＡｌ電極（これが、画素電極である反射電極５０３
に接続されている）が容量結合により電位が変化する
が、ｎＭＯＳトランジスタのゲート配線５０２の逆相の
電位変化により、キャンセルされて電位変動が抑制され
る。
【００４１】また、図６により、画素のｐＭＯＳトラン
ジスタのゲート配線５０１と、ｎＭＯＳトランジスタの
ゲート配線５０２が画素電極５０３に対して、重なり部
分をほぼ等しくしており、ほぼ対称形として、キャンセ
ル効果を向上している。
ジスタのゲート配線５０１と、ｎＭＯＳトランジスタの
ゲート配線５０２が画素電極５０３に対して、重なり部
分をほぼ等しくしており、ほぼ対称形として、キャンセ
ル効果を向上している。
【００４２】図５において、垂直シフトレジスタ３の駆
動線３９がオフする、即ち、ｐＭＯＳトランジスタのゲ
ートとｎＭＯＳトランジスタのゲートがオフする場合を
説明する。ゲートがオフすると、 （１）画素電位はフィードスルーにより、即ち画素容量
とトランジスタのゲートドレイン容量の容量比に応じた
電位変化が生じる。
動線３９がオフする、即ち、ｐＭＯＳトランジスタのゲ
ートとｎＭＯＳトランジスタのゲートがオフする場合を
説明する。ゲートがオフすると、 （１）画素電位はフィードスルーにより、即ち画素容量
とトランジスタのゲートドレイン容量の容量比に応じた
電位変化が生じる。
【００４３】（２）さらに本実施形態の場合、ゲート配
線５０１と画素電位である５０６との容量結合により、
画素電位が変動する危険性がある。
線５０１と画素電位である５０６との容量結合により、
画素電位が変動する危険性がある。
【００４４】そのため（２）に関しては、ｐＭＯＳトラ
ンジスタ用ゲート配線とｎＭＯＳトランジスタ用ゲート
配線をほぼ対称系でそれぞれｐＭＯＳトランジスタとｎ
ＭＯＳトランジスタの間にある構造とした。こうするこ
とにより、ｐＭＯＳトランジスタ用ゲート配線５０１の
電位変化による画素電位の変動分とｎＭＯＳトランジス
タ用ゲート配線５０２の電位変化による画素電位の変動
分がお互いをキャンセルすることになり、画素電位の電
位変動を抑制することができた。本質的にはｐＭＯＳト
ランジスタ用ゲート配線と画素電極との容量ＣｐとｎＭ
ＯＳトランジスタ用ゲート配線と画素電極との容量Ｃｎ
が等しければよいが、フリンジ容量等３次元構造に関し
て容量を合わせ込むのは容易でなく、レイアウトとし
て、対称型になっているのが最も好ましい方法であると
いえる。
ンジスタ用ゲート配線とｎＭＯＳトランジスタ用ゲート
配線をほぼ対称系でそれぞれｐＭＯＳトランジスタとｎ
ＭＯＳトランジスタの間にある構造とした。こうするこ
とにより、ｐＭＯＳトランジスタ用ゲート配線５０１の
電位変化による画素電位の変動分とｎＭＯＳトランジス
タ用ゲート配線５０２の電位変化による画素電位の変動
分がお互いをキャンセルすることになり、画素電位の電
位変動を抑制することができた。本質的にはｐＭＯＳト
ランジスタ用ゲート配線と画素電極との容量ＣｐとｎＭ
ＯＳトランジスタ用ゲート配線と画素電極との容量Ｃｎ
が等しければよいが、フリンジ容量等３次元構造に関し
て容量を合わせ込むのは容易でなく、レイアウトとし
て、対称型になっているのが最も好ましい方法であると
いえる。
【００４５】次に（１）に関してであるが、図３を用い
て説明する。図３は垂直シフトレジスタの出力であるイ
ンバータの出力電位の変化即ち、それぞれのゲート配線
の電位変化を表す図である。ここで最も重要な点は画素
スイッチをオフするタイミングをｐＭＯＳトランジスタ
とｎＭＯＳトランジスタで合わせる必要性があることで
ある。例えば画素ＣＭＯＳスイッチｎＭＯＳトランジス
タが先にオフしてしまうと、ｐＭＯＳトランジスタはオ
ン状態のため、画素電位は固定されている。その後ｐＭ
ＯＳトランジスタがオフすると、フィードスルーによっ
て画素電位がプラス方向に電位変化してしまう。オフの
タイミングは基本的にゲート電位がそれぞれトランジス
タのしきい値に達した時であり、図２のＡ，Ｂにあた
る。この点がほぼあっていれば、画素電位の変化少な
く、即ち液晶にかかる電圧を精密に制御し、良質な画質
を得ることができる。本発明ではこの動作タイミングを
得るために次の回路構成を行った。
て説明する。図３は垂直シフトレジスタの出力であるイ
ンバータの出力電位の変化即ち、それぞれのゲート配線
の電位変化を表す図である。ここで最も重要な点は画素
スイッチをオフするタイミングをｐＭＯＳトランジスタ
とｎＭＯＳトランジスタで合わせる必要性があることで
ある。例えば画素ＣＭＯＳスイッチｎＭＯＳトランジス
タが先にオフしてしまうと、ｐＭＯＳトランジスタはオ
ン状態のため、画素電位は固定されている。その後ｐＭ
ＯＳトランジスタがオフすると、フィードスルーによっ
て画素電位がプラス方向に電位変化してしまう。オフの
タイミングは基本的にゲート電位がそれぞれトランジス
タのしきい値に達した時であり、図２のＡ，Ｂにあた
る。この点がほぼあっていれば、画素電位の変化少な
く、即ち液晶にかかる電圧を精密に制御し、良質な画質
を得ることができる。本発明ではこの動作タイミングを
得るために次の回路構成を行った。
【００４６】図４は垂直シフトレジスタの出力段に接続
された回路の等価回路であり、ゲートを駆動するインバ
ータのｎＭＯＳトランジスタとｐＭＯＳトランジスタの
チャネル幅Ｗの比は１：２であるが、このままで各トラ
ンジスタのゲートを同時にオフ状態にした時は、ｎＭＯ
Ｓ用ゲートのインバータの出力の方が速くｎＭＯＳトラ
ンジスタのしきい値に達してしまい、画素電位の変動が
大きくなってしまう。そのため、ｎＭＯＳトランジスタ
用ゲートの回路の方にディレイ回路を設け、ｎＭＯＳ用
ゲートのインバータのゲートをオフするタイミングよ
り、ｐＭＯＳ用ゲートのインバータのゲートをオフする
タイミングを速く行えるように回路を構成した。こうす
ることにより、画素スイッチのトランジスタのオフする
タイミングがｎＭＯＳトランジスタとｐＭＯＳトランジ
スタでほぼ同じにすることができ、画素電位の変動を抑
制することができ、そうすることによってはじめて、液
晶にかかる電圧を精密に制御し、良質な画質を得ること
ができた。ゲートを駆動するインバータのｎＭＯＳトラ
ンジスタとｐＭＯＳトランジスタのチャネル幅Ｗの比を
小さくして、例えば同じにすると、レイアウトを小さく
することができるが、その場合はｎＭＯＳ用ゲートのイ
ンバータのゲートをオフするタイミングより、ｐＭＯＳ
用ゲートのインバータのゲートをオフするタイミングを
さらに速く行えるように回路を構成すればよく、小さな
チップを構成し、且つ液晶にかかる電圧を精密に制御
し、良質な画質を得ることができた。ここで、実施形態
１の水平シフトレジスタの例と組み合わせるとさらに効
果的であることは言うまでもない。
された回路の等価回路であり、ゲートを駆動するインバ
ータのｎＭＯＳトランジスタとｐＭＯＳトランジスタの
チャネル幅Ｗの比は１：２であるが、このままで各トラ
ンジスタのゲートを同時にオフ状態にした時は、ｎＭＯ
Ｓ用ゲートのインバータの出力の方が速くｎＭＯＳトラ
ンジスタのしきい値に達してしまい、画素電位の変動が
大きくなってしまう。そのため、ｎＭＯＳトランジスタ
用ゲートの回路の方にディレイ回路を設け、ｎＭＯＳ用
ゲートのインバータのゲートをオフするタイミングよ
り、ｐＭＯＳ用ゲートのインバータのゲートをオフする
タイミングを速く行えるように回路を構成した。こうす
ることにより、画素スイッチのトランジスタのオフする
タイミングがｎＭＯＳトランジスタとｐＭＯＳトランジ
スタでほぼ同じにすることができ、画素電位の変動を抑
制することができ、そうすることによってはじめて、液
晶にかかる電圧を精密に制御し、良質な画質を得ること
ができた。ゲートを駆動するインバータのｎＭＯＳトラ
ンジスタとｐＭＯＳトランジスタのチャネル幅Ｗの比を
小さくして、例えば同じにすると、レイアウトを小さく
することができるが、その場合はｎＭＯＳ用ゲートのイ
ンバータのゲートをオフするタイミングより、ｐＭＯＳ
用ゲートのインバータのゲートをオフするタイミングを
さらに速く行えるように回路を構成すればよく、小さな
チップを構成し、且つ液晶にかかる電圧を精密に制御
し、良質な画質を得ることができた。ここで、実施形態
１の水平シフトレジスタの例と組み合わせるとさらに効
果的であることは言うまでもない。
【００４７】上述の実施形態では、液晶へのビデオ信号
の供給にｎＭＯＳとｐＭＯＳの対によるＣＭＯＳトラン
ジスタをスイッチング用に用いた例を示し、各ゲートの
配線と各ゲートの駆動手段について説明したが、ＣＭＯ
Ｓトランジスタのスイッチングを利用する場合には、他
の使用方法であっても、ゲート駆動のタイミングを整合
することで、同時にスイッチングさせることが可能であ
る。
の供給にｎＭＯＳとｐＭＯＳの対によるＣＭＯＳトラン
ジスタをスイッチング用に用いた例を示し、各ゲートの
配線と各ゲートの駆動手段について説明したが、ＣＭＯ
Ｓトランジスタのスイッチングを利用する場合には、他
の使用方法であっても、ゲート駆動のタイミングを整合
することで、同時にスイッチングさせることが可能であ
る。
【００４８】［実施形態３］本発明の第３の実施形態を
図７を基に詳細に説明する。図７は垂直シフトレジスタ
の出力段に接続された回路の等価回路であり、垂直シフ
トレジスタ５１からのシフトパルスはインバータ５２，
５４を介してｐＭＯＳ用ゲートに供給され、更にインバ
ータ５３，５５を介してｎＭＯＳ用ゲートに供給され
る。ここで、ゲートを駆動するインバータのｎＭＯＳト
ランジスタとｐＭＯＳトランジスタのチャネル幅Ｗの比
は１：２であるが、このままで各トランジスタのゲート
を同時にオフ状態にした時は、ｎＭＯＳ用ゲートのイン
バータの出力の方が速くｎＭＯＳトランジスタのしきい
値に達してしまい、画素電位の変動が大きくなってしま
う。そのため、ｐＭＯＳトランジスタ用ゲートを駆動す
る回路の数をｎＭＯＳトランジスタ用ゲートを駆動する
回路の数より少なくすることで、ｎＭＯＳトランジスタ
用のインバータのゲートをオフするタイミングより、ｐ
ＭＯＳ用トランジスタゲート用のインバータのゲートを
オフするタイミングを速く行えるように小さな回路で構
成した。こうすることにより、画素スイッチのトランジ
スタのオフするタイミングがｎＭＯＳトランジスタとｐ
ＭＯＳトランジスタでほぼ同じにすることができ、画素
電位の変動を抑制することができ、そうすることによっ
てはじめて、小さなチップを構成し、且つ液晶にかかる
電圧を精密に制御し、良質な画質を得ることができた。
ここでは垂直のシフトレジスタについて記述したが、実
施形態１で示したように水平のシフトレジスタに関して
も同様に行えることは言うまでもなく、限定されない。
図７を基に詳細に説明する。図７は垂直シフトレジスタ
の出力段に接続された回路の等価回路であり、垂直シフ
トレジスタ５１からのシフトパルスはインバータ５２，
５４を介してｐＭＯＳ用ゲートに供給され、更にインバ
ータ５３，５５を介してｎＭＯＳ用ゲートに供給され
る。ここで、ゲートを駆動するインバータのｎＭＯＳト
ランジスタとｐＭＯＳトランジスタのチャネル幅Ｗの比
は１：２であるが、このままで各トランジスタのゲート
を同時にオフ状態にした時は、ｎＭＯＳ用ゲートのイン
バータの出力の方が速くｎＭＯＳトランジスタのしきい
値に達してしまい、画素電位の変動が大きくなってしま
う。そのため、ｐＭＯＳトランジスタ用ゲートを駆動す
る回路の数をｎＭＯＳトランジスタ用ゲートを駆動する
回路の数より少なくすることで、ｎＭＯＳトランジスタ
用のインバータのゲートをオフするタイミングより、ｐ
ＭＯＳ用トランジスタゲート用のインバータのゲートを
オフするタイミングを速く行えるように小さな回路で構
成した。こうすることにより、画素スイッチのトランジ
スタのオフするタイミングがｎＭＯＳトランジスタとｐ
ＭＯＳトランジスタでほぼ同じにすることができ、画素
電位の変動を抑制することができ、そうすることによっ
てはじめて、小さなチップを構成し、且つ液晶にかかる
電圧を精密に制御し、良質な画質を得ることができた。
ここでは垂直のシフトレジスタについて記述したが、実
施形態１で示したように水平のシフトレジスタに関して
も同様に行えることは言うまでもなく、限定されない。
【００４９】［実施形態４］上述の回路を適用した液晶
表示装置について、説明する。
表示装置について、説明する。
【００５０】以下に、本発明の実施の形態を複数の液晶
パネルを挙げて記述するが、それぞれの形態に限定され
るものではない。相互の形態の技術を組み合わせること
によって効果が増大することはいうまでもない。また、
液晶パネルの構造は、半導体基板を用いたもので記述し
ているが、必ずしも半導体基板に限定されるものではな
く、通常の透明基板上に以下に記述する構造体を形成し
てもいいし、本実施形態で説明する反射型液晶表示装置
に限らず、透過型液晶表示装置でもよいことはいうまで
もない。また、以下に記述する液晶パネルは、すべてＭ
ＯＳＦＥＴやＴＦＴ型であるが、ダイオード型などの２
端子型であってもよい。さらに、以下に記述する液晶パ
ネルは、家庭用テレビはもちろん、プロジェクタ、ヘッ
ドマウントディスプレイ、３次元映像ゲーム機器、ラッ
プトップコンピュータ、電子手帳、テレビ会議システ
ム、カーナビゲーション、飛行機のパネルなどの表示装
置として有効である。
パネルを挙げて記述するが、それぞれの形態に限定され
るものではない。相互の形態の技術を組み合わせること
によって効果が増大することはいうまでもない。また、
液晶パネルの構造は、半導体基板を用いたもので記述し
ているが、必ずしも半導体基板に限定されるものではな
く、通常の透明基板上に以下に記述する構造体を形成し
てもいいし、本実施形態で説明する反射型液晶表示装置
に限らず、透過型液晶表示装置でもよいことはいうまで
もない。また、以下に記述する液晶パネルは、すべてＭ
ＯＳＦＥＴやＴＦＴ型であるが、ダイオード型などの２
端子型であってもよい。さらに、以下に記述する液晶パ
ネルは、家庭用テレビはもちろん、プロジェクタ、ヘッ
ドマウントディスプレイ、３次元映像ゲーム機器、ラッ
プトップコンピュータ、電子手帳、テレビ会議システ
ム、カーナビゲーション、飛行機のパネルなどの表示装
置として有効である。
【００５１】本発明の液晶パネル部の断面図を図８に示
す。図において、３０１は半導体基板、３０２，３０
２′はそれぞれｐ型及びｎ型ウェル、３０３，３０
３′，３０３″はトランジスタのソース領域、３０４は
ゲート領域、３０５，３０５′，３０５″はドレイン領
域である。
す。図において、３０１は半導体基板、３０２，３０
２′はそれぞれｐ型及びｎ型ウェル、３０３，３０
３′，３０３″はトランジスタのソース領域、３０４は
ゲート領域、３０５，３０５′，３０５″はドレイン領
域である。
【００５２】図８に示すように、表示領域のトランジス
タは、２０〜３５Ｖという高耐圧が印加されるため、ゲ
ート３０４に対して、自己整合的にソース、ドレイン層
が形成されず、オフセットをもたせ、その間にソース領
域３０３′，ドレイン領域３０５′に示す如く、ｐウェ
ル中の低濃度のｎ- 層，ｎウェル中の低濃度のｐ- 層が
設けられる。ちなみにオフセット量は０.５〜２.０μｍ
が好適である。一方、周辺回路の一部の回路部が図８の
左側に示されているが、周辺部の一部の回路は、ゲート
に自己整合的にソース、ドレイン層が形成されている。
タは、２０〜３５Ｖという高耐圧が印加されるため、ゲ
ート３０４に対して、自己整合的にソース、ドレイン層
が形成されず、オフセットをもたせ、その間にソース領
域３０３′，ドレイン領域３０５′に示す如く、ｐウェ
ル中の低濃度のｎ- 層，ｎウェル中の低濃度のｐ- 層が
設けられる。ちなみにオフセット量は０.５〜２.０μｍ
が好適である。一方、周辺回路の一部の回路部が図８の
左側に示されているが、周辺部の一部の回路は、ゲート
に自己整合的にソース、ドレイン層が形成されている。
【００５３】ここでは、ソース、ドレインのオフセット
について述べたが、それらの有無だけでなく、オフセッ
ト量をそれぞれの耐圧に応じて変化させたり、ゲート長
の最適化が有効である。これは、周辺回路の一部は、ロ
ジック系回路であり、この部分は、一般に１.５〜５Ｖ
系駆動でよいため、トランジスタサイズの縮小及び、ト
ランジスタの駆動力向上のため、上記自己整合構造が設
けられている。本基板３０１は、ｐ型半導体からなり、
基板は、最低電位（通常は、接地電位）であり、ｎ型ウ
ェルは、表示領域の場合、画素に印加する電圧すなわち
２０〜３５Ｖがかかり、一方、周辺回路のロジック部
は、ロジック駆動電圧１.５〜５Ｖが印加される。この
構造により、それぞれ電圧に応じた最適なデバイスを構
成でき、チップサイズの縮小のみならず、駆動スピード
の向上による高画素表示が実現可能になる。
について述べたが、それらの有無だけでなく、オフセッ
ト量をそれぞれの耐圧に応じて変化させたり、ゲート長
の最適化が有効である。これは、周辺回路の一部は、ロ
ジック系回路であり、この部分は、一般に１.５〜５Ｖ
系駆動でよいため、トランジスタサイズの縮小及び、ト
ランジスタの駆動力向上のため、上記自己整合構造が設
けられている。本基板３０１は、ｐ型半導体からなり、
基板は、最低電位（通常は、接地電位）であり、ｎ型ウ
ェルは、表示領域の場合、画素に印加する電圧すなわち
２０〜３５Ｖがかかり、一方、周辺回路のロジック部
は、ロジック駆動電圧１.５〜５Ｖが印加される。この
構造により、それぞれ電圧に応じた最適なデバイスを構
成でき、チップサイズの縮小のみならず、駆動スピード
の向上による高画素表示が実現可能になる。
【００５４】また、図８において、３０６はフィールド
酸化膜、３１０はデータ配線につながるソース電極、３
１１は画素電極につながるドレイン電極、３１２は反射
鏡を兼ねる画素電極、３０７は画素電極３１２のない領
域を覆う遮光層で、Ｔｉ，ＴｉＮ，Ｗ，Ｍｏ等が適して
いる。図８に示すように、上記遮光層３０７は、表示領
域では、画素電極３１２とドレイン電極３１１との接続
部を除いて覆われているが、周辺画素領域では、一部ビ
デオ線、クロック線等、配線容量が重くなる領域は、上
記遮光層３０７をのぞき、高速信号が上記遮光層３０７
がのぞかれた部分は照明光の光が混入し、回路の誤動作
を起こす場合は画素電極３１２の層をおおう設計になっ
ている転送可能な工夫がなされている。３０８は遮光層
３０７の下部の絶縁層で、Ｐ−ＳｉＯ層３１８上にＳＯ
Ｇにより平坦化処理を施し、そのＰ−ＳｉＯ層３１８を
さらに、Ｐ−ＳｉＯ層３０８でカバーし、絶縁層３０８
の安定性を確保した。ＳＯＧによる平坦化以外に、Ｐ−
ＴＥＯＳ（Phospho-Tetraetoxy-Silane）膜を形成し、
さらにＰ−ＳｉＯ層３１８をカバーした後、絶縁層３０
８をＣＭＰ処理し、平坦化する方法を用いても良い事は
言うまでもない。
酸化膜、３１０はデータ配線につながるソース電極、３
１１は画素電極につながるドレイン電極、３１２は反射
鏡を兼ねる画素電極、３０７は画素電極３１２のない領
域を覆う遮光層で、Ｔｉ，ＴｉＮ，Ｗ，Ｍｏ等が適して
いる。図８に示すように、上記遮光層３０７は、表示領
域では、画素電極３１２とドレイン電極３１１との接続
部を除いて覆われているが、周辺画素領域では、一部ビ
デオ線、クロック線等、配線容量が重くなる領域は、上
記遮光層３０７をのぞき、高速信号が上記遮光層３０７
がのぞかれた部分は照明光の光が混入し、回路の誤動作
を起こす場合は画素電極３１２の層をおおう設計になっ
ている転送可能な工夫がなされている。３０８は遮光層
３０７の下部の絶縁層で、Ｐ−ＳｉＯ層３１８上にＳＯ
Ｇにより平坦化処理を施し、そのＰ−ＳｉＯ層３１８を
さらに、Ｐ−ＳｉＯ層３０８でカバーし、絶縁層３０８
の安定性を確保した。ＳＯＧによる平坦化以外に、Ｐ−
ＴＥＯＳ（Phospho-Tetraetoxy-Silane）膜を形成し、
さらにＰ−ＳｉＯ層３１８をカバーした後、絶縁層３０
８をＣＭＰ処理し、平坦化する方法を用いても良い事は
言うまでもない。
【００５５】また、３０９は反射電極３１２と遮光層３
０７との間に設けられた絶縁層で、この絶縁層３０９を
介して反射電極３１２の電荷保持容量となっている。大
容量形成のために、ＳｉＯ2 以外に、高誘電率のＰ−Ｓ
ｉＮ、Ｔａ2 Ｏ5 、やＳｉＯ 2 との積層膜等が有効であ
る。遮光層３０７にＴｉ，ＴｉＮ，Ｍｏ，Ｗ等の平坦な
メタル上に設ける事により、５００〜５０００オングス
トローム程度の膜厚が好適である。
０７との間に設けられた絶縁層で、この絶縁層３０９を
介して反射電極３１２の電荷保持容量となっている。大
容量形成のために、ＳｉＯ2 以外に、高誘電率のＰ−Ｓ
ｉＮ、Ｔａ2 Ｏ5 、やＳｉＯ 2 との積層膜等が有効であ
る。遮光層３０７にＴｉ，ＴｉＮ，Ｍｏ，Ｗ等の平坦な
メタル上に設ける事により、５００〜５０００オングス
トローム程度の膜厚が好適である。
【００５６】さらに、３１４は液晶材料、３１５は共通
透明電極、３１６は対向基板、３１７，３１７′は高濃
度不純物領域、３１９は表示領域、３２０は反射防止膜
である。
透明電極、３１６は対向基板、３１７，３１７′は高濃
度不純物領域、３１９は表示領域、３２０は反射防止膜
である。
【００５７】図８に示すように、トランジスタ下部に形
成されたウェル３０２，３０２’と同一極性の高濃度不
純物層３１７，３１７′は、ウェル３０２，３０２’の
周辺部及び内側にガードリング的に形成されており、高
振幅な信号がソースに印加されても、ウェル電位は、低
抵抗層で所望の電位に固定されているため、安定してお
り、高品質な画像表示が実現できた。さらにｎ型ウェル
３０２’とｐ型ウェル３０２との間には、フィールド酸
化膜を介して上記高濃度不純物層３１７，３１７′が設
けられており、通常ＭＯＳトランジスタの時に使用され
るフィールド酸化膜直下のチャネルストップ層を不要に
している。
成されたウェル３０２，３０２’と同一極性の高濃度不
純物層３１７，３１７′は、ウェル３０２，３０２’の
周辺部及び内側にガードリング的に形成されており、高
振幅な信号がソースに印加されても、ウェル電位は、低
抵抗層で所望の電位に固定されているため、安定してお
り、高品質な画像表示が実現できた。さらにｎ型ウェル
３０２’とｐ型ウェル３０２との間には、フィールド酸
化膜を介して上記高濃度不純物層３１７，３１７′が設
けられており、通常ＭＯＳトランジスタの時に使用され
るフィールド酸化膜直下のチャネルストップ層を不要に
している。
【００５８】これらの高濃度不純物層３１７，３１７′
は、ソース、ドレイン層形成プロセスで同時にできるの
で作製プロセスにおけるマスク枚数、工数が削減され、
低コスト化が図れた。
は、ソース、ドレイン層形成プロセスで同時にできるの
で作製プロセスにおけるマスク枚数、工数が削減され、
低コスト化が図れた。
【００５９】次に、３１３は共通透明電極３１５と対向
基板３１６との間に設けられたＡＲコートとしての反射
防止用膜で、界面の液晶の屈折率を考慮して、界面反射
率が軽減されるように構成される。その場合、対向基板
３１６と、透過電極３１５の屈折率よりも小さい絶縁膜
が好適である。
基板３１６との間に設けられたＡＲコートとしての反射
防止用膜で、界面の液晶の屈折率を考慮して、界面反射
率が軽減されるように構成される。その場合、対向基板
３１６と、透過電極３１５の屈折率よりも小さい絶縁膜
が好適である。
【００６０】次に、本実施形態の平面図を図９に示す。
図において、３２１は水平シフトレジスタ、３２２は垂
直シフトレジスタ、３２３はｎチャンネルＭＯＳＦＥ
Ｔ、３２４はｐチャンネルＭＯＳＦＥＴ、３２５は保持
容量、３２６は液晶層、３２７は信号転送スイッチ、３
２８はリセットスイッチ、３２９はリセットパルス入力
端子、３３０はリセット電源端子、３３１は映像信号の
入力端子である。半導体基板３０１は図８ではｐ型にな
っているが、ｎ型でもよい。
図において、３２１は水平シフトレジスタ、３２２は垂
直シフトレジスタ、３２３はｎチャンネルＭＯＳＦＥ
Ｔ、３２４はｐチャンネルＭＯＳＦＥＴ、３２５は保持
容量、３２６は液晶層、３２７は信号転送スイッチ、３
２８はリセットスイッチ、３２９はリセットパルス入力
端子、３３０はリセット電源端子、３３１は映像信号の
入力端子である。半導体基板３０１は図８ではｐ型にな
っているが、ｎ型でもよい。
【００６１】ウェル領域３０２’は、半導体基板３０１
と反対の導電型にする。このため、図８では、ウェル領
域３０２はｐ型になっている。ｐ型のウェル領域３０２
及びｎ型のウェル領域３０２′は、半導体基板３０１よ
りも高濃度に不純物が注入されていることが望ましく、
半導体基板３０１の不純物濃度が１０14〜１０15（ｃｍ
-3）のとき、ウェル領域３０２の不純物濃度は１０15〜
１０17（ｃｍ-3）が望ましい。
と反対の導電型にする。このため、図８では、ウェル領
域３０２はｐ型になっている。ｐ型のウェル領域３０２
及びｎ型のウェル領域３０２′は、半導体基板３０１よ
りも高濃度に不純物が注入されていることが望ましく、
半導体基板３０１の不純物濃度が１０14〜１０15（ｃｍ
-3）のとき、ウェル領域３０２の不純物濃度は１０15〜
１０17（ｃｍ-3）が望ましい。
【００６２】ソース電極３１０は、表示用信号が送られ
てくるデータ配線に、ドレイン電極３１１は画素電極３
１２に接続する。これらの電極３１０，３１１には、通
常Ａｌ，ＡｌＳｉ，ＡｌＳｉＣｕ，ＡｌＧｅＣｕ，Ａｌ
Ｃｕ配線を用いる。これらの電極３１０，３１１の下部
と半導体との接触面に、ＴｉとＴｉＮからなるバイアメ
タル層を用いると、コンタクトが安定に実現できる。ま
たコンタクト抵抗も低減できる。画素電極３１２は、表
面が平坦で、高反射材が望ましく、通常の配線用金属で
あるＡｌ，ＡｌＳｉ，ＡｌＳｉＣｕ，ＡｌＧｅＣｕ，Ａ
ｌＣ以外にＣｒ，Ａｕ，Ａｇなどの材料を使用すること
が可能である。また、平坦性の向上のため、下地絶縁層
３０９や画素電極３１２の表面をケミカルメカニカルポ
リッシング（ＣＭＰ）法によって処理している。
てくるデータ配線に、ドレイン電極３１１は画素電極３
１２に接続する。これらの電極３１０，３１１には、通
常Ａｌ，ＡｌＳｉ，ＡｌＳｉＣｕ，ＡｌＧｅＣｕ，Ａｌ
Ｃｕ配線を用いる。これらの電極３１０，３１１の下部
と半導体との接触面に、ＴｉとＴｉＮからなるバイアメ
タル層を用いると、コンタクトが安定に実現できる。ま
たコンタクト抵抗も低減できる。画素電極３１２は、表
面が平坦で、高反射材が望ましく、通常の配線用金属で
あるＡｌ，ＡｌＳｉ，ＡｌＳｉＣｕ，ＡｌＧｅＣｕ，Ａ
ｌＣ以外にＣｒ，Ａｕ，Ａｇなどの材料を使用すること
が可能である。また、平坦性の向上のため、下地絶縁層
３０９や画素電極３１２の表面をケミカルメカニカルポ
リッシング（ＣＭＰ）法によって処理している。
【００６３】保持容量３２５は、画素電極３１２と共通
透明電極３１５の間の信号を保持するための容量であ
る。ウェル領域３０２には、基板電位を印加する。本実
施形態では、各行のトランスミッションゲート構成を、
上から１行目は上がｎチャンネルＭＯＳＦＥＴ３２３
で、下がｐチャンネルＭＯＳＦＥＴ３２４、２行目は上
がｐチャンネルＭＯＳＦＥＴ３２４で、下がｎチャンネ
ルＭＯＳＦＥＴ３２３とするように、隣り合う行で順序
を入れ換える構成にしている。以上のように、ストライ
プ型ウェルで表示領域の周辺で電源線とコンタクトして
いるだけでなく、表示領域にも、細い電源ラインを設け
コンタクトをとっている。
透明電極３１５の間の信号を保持するための容量であ
る。ウェル領域３０２には、基板電位を印加する。本実
施形態では、各行のトランスミッションゲート構成を、
上から１行目は上がｎチャンネルＭＯＳＦＥＴ３２３
で、下がｐチャンネルＭＯＳＦＥＴ３２４、２行目は上
がｐチャンネルＭＯＳＦＥＴ３２４で、下がｎチャンネ
ルＭＯＳＦＥＴ３２３とするように、隣り合う行で順序
を入れ換える構成にしている。以上のように、ストライ
プ型ウェルで表示領域の周辺で電源線とコンタクトして
いるだけでなく、表示領域にも、細い電源ラインを設け
コンタクトをとっている。
【００６４】この時、ウェルの抵抗の安定化がカギにな
る。したがって、ｐ型基板であれば、ｎウェルの表示領
域内部でのコンタクト面積又はコンタクト数をｐウェル
のコンタクトより増強する構成を採用した。ｐウェル
は、ｐ型基板で一定電位がとられているため、基板が低
抵抗体としての役割を演ずる。したがって、島状になる
ｎウェルのソース、ドレインへの信号の入出力による振
られの影響が大きくなりやすいが、それを上部の配線層
からのコンタクトを増強することで防止できた。これに
より、安定した高品位な表示が実現できた。
る。したがって、ｐ型基板であれば、ｎウェルの表示領
域内部でのコンタクト面積又はコンタクト数をｐウェル
のコンタクトより増強する構成を採用した。ｐウェル
は、ｐ型基板で一定電位がとられているため、基板が低
抵抗体としての役割を演ずる。したがって、島状になる
ｎウェルのソース、ドレインへの信号の入出力による振
られの影響が大きくなりやすいが、それを上部の配線層
からのコンタクトを増強することで防止できた。これに
より、安定した高品位な表示が実現できた。
【００６５】映像信号（ビデオ信号、パルス変調された
デジタル信号など）は、映像信号入力端子３３１から入
力され、水平シフトレジスタ３２１からのパルスに応じ
て信号転送スイッチ３２７を開閉し、各データ配線に出
力する。垂直シフトレジスタ３２２からは、選択した行
のｎチャンネルＭＯＳＦＥＴ３２３のゲートへはハイパ
ルス、ｐチャンネルＭＯＳＦＥＴのゲートへはローパル
スを印加する。
デジタル信号など）は、映像信号入力端子３３１から入
力され、水平シフトレジスタ３２１からのパルスに応じ
て信号転送スイッチ３２７を開閉し、各データ配線に出
力する。垂直シフトレジスタ３２２からは、選択した行
のｎチャンネルＭＯＳＦＥＴ３２３のゲートへはハイパ
ルス、ｐチャンネルＭＯＳＦＥＴのゲートへはローパル
スを印加する。
【００６６】以上のように、画素部のスイッチは、ｎＭ
ＯＳ３２３とｐＭＯＳ３２４とからなる単結晶のＣＭＯ
Ｓトランスミッションゲートで構成されており、画素電
極へ書き込む信号が、ＭＯＳＦＥＴのしきい値に依存せ
ず、ソースの信号をフルに書き込める利点を有する。
ＯＳ３２３とｐＭＯＳ３２４とからなる単結晶のＣＭＯ
Ｓトランスミッションゲートで構成されており、画素電
極へ書き込む信号が、ＭＯＳＦＥＴのしきい値に依存せ
ず、ソースの信号をフルに書き込める利点を有する。
【００６７】又、本画素部のスイッチが、単結晶トラン
ジスタから成り立っており、polysilicon−ＴＦＴの結
晶粒界での不安定な振まい等がなく、バラツキのない高
信頼性な高速駆動が実現できる。
ジスタから成り立っており、polysilicon−ＴＦＴの結
晶粒界での不安定な振まい等がなく、バラツキのない高
信頼性な高速駆動が実現できる。
【００６８】次にパネル周辺回路の構成について、図１
０を用いて説明する。図１０において、３３７は液晶素
子の表示領域、３３２はレベルシフター回路、３３３は
ビデオ信号サンプリングスイッチ、３３４は水平シフト
レジスタ（ＨＳＲ）、３３５はビデオ信号入力端子、３
３６は垂直シフトレジスタ（ＶＳＲ）である。
０を用いて説明する。図１０において、３３７は液晶素
子の表示領域、３３２はレベルシフター回路、３３３は
ビデオ信号サンプリングスイッチ、３３４は水平シフト
レジスタ（ＨＳＲ）、３３５はビデオ信号入力端子、３
３６は垂直シフトレジスタ（ＶＳＲ）である。
【００６９】ここでの水平、垂直ＳＲ３３４，３３６
は、走査方向は選択スイッチにより双方向可能なものと
なっており、光学系の配置等の変更に対して、パネルの
変更なしに対応でき、製品の異なるシリーズにも同一パ
ネルが使用でき低コスト化が図れるメリットがある。
又、図１０においては、ビデオ信号サンプリングスイッ
チは、片側極性の１トランジスタ構成のもので記述して
いるが、ＣＭＯＳトランスミッションゲート構成の本実
施形態を用いることにより入力ビデオ線をすべてを精度
よく信号線に書き込むことができることは、上記実施形
態で述べた通りである。
は、走査方向は選択スイッチにより双方向可能なものと
なっており、光学系の配置等の変更に対して、パネルの
変更なしに対応でき、製品の異なるシリーズにも同一パ
ネルが使用でき低コスト化が図れるメリットがある。
又、図１０においては、ビデオ信号サンプリングスイッ
チは、片側極性の１トランジスタ構成のもので記述して
いるが、ＣＭＯＳトランスミッションゲート構成の本実
施形態を用いることにより入力ビデオ線をすべてを精度
よく信号線に書き込むことができることは、上記実施形
態で述べた通りである。
【００７０】次に、ビデオ信号と、サンプリングパルス
の同期を正確にとる方法について図１１を用いて説明す
る。このためには、サンプリングパルスのｄｅｌａｙ量
を変化させる必要がある。３４２はパルスｄｅｌａｙ用
インバータ、３４３はどのｄｅｌａｙ用インバータを選
択するかを決めるスイッチ、３４４はｄｅｌａｙ量が制
御された出力（ｏｕｔＢは逆相出力、ｏｕｔは同相出
力）、３４５は容量である。３４６は保護回路である。
の同期を正確にとる方法について図１１を用いて説明す
る。このためには、サンプリングパルスのｄｅｌａｙ量
を変化させる必要がある。３４２はパルスｄｅｌａｙ用
インバータ、３４３はどのｄｅｌａｙ用インバータを選
択するかを決めるスイッチ、３４４はｄｅｌａｙ量が制
御された出力（ｏｕｔＢは逆相出力、ｏｕｔは同相出
力）、３４５は容量である。３４６は保護回路である。
【００７１】ＳＥＬ１（ＳＥＬ１Ｂ）からＳＥＬ３（Ｓ
ＥＬ３Ｂ）の組み合わせにより、ｄｅｌａｙ用インバー
タ３４２を何個通過するかが選択できる。図１１におい
て、例えば、ＳＥＬ３のみをハイとした場合、最も小さ
いｄｅｌａｙ時間に対して、５個のインバータのｄｅｌ
ａｙ時間を取ることができる。
ＥＬ３Ｂ）の組み合わせにより、ｄｅｌａｙ用インバー
タ３４２を何個通過するかが選択できる。図１１におい
て、例えば、ＳＥＬ３のみをハイとした場合、最も小さ
いｄｅｌａｙ時間に対して、５個のインバータのｄｅｌ
ａｙ時間を取ることができる。
【００７２】この同期回路をパネルに内蔵していること
により、パネル外部からのパルスのｄｅｌａｙ量が、
Ｒ．Ｇ．Ｂ３板パネルのとき、治具等の関係で対称性が
くずれても、上記選択スイッチＳＥＬで調整でき、Ｒ．
Ｇ．Ｂのパルス位相高域による位置ずれがない良好な表
示画像が得られた。又、パネル内部に温度測定ダイオー
ドを内蔵させ、その出力によりｄｅｌａｙ量をテーブル
から参照し温度補正することも有効である事は言うまで
もない。
により、パネル外部からのパルスのｄｅｌａｙ量が、
Ｒ．Ｇ．Ｂ３板パネルのとき、治具等の関係で対称性が
くずれても、上記選択スイッチＳＥＬで調整でき、Ｒ．
Ｇ．Ｂのパルス位相高域による位置ずれがない良好な表
示画像が得られた。又、パネル内部に温度測定ダイオー
ドを内蔵させ、その出力によりｄｅｌａｙ量をテーブル
から参照し温度補正することも有効である事は言うまで
もない。
【００７３】次に、液晶材との関係について説明する。
図８では、平坦な対向基板構造のものを示したが、共通
電極基板３１６は、共通透明電極３１５の界面反射を防
ぐため、表面に凹凸を形成し、その表面に共通透明電極
３１５を設けている。また、共通電極基板３１６の反対
側には、反射防止膜３２０を設けている。これらの凹凸
形状の形成のために、微少な粒径の砥粒により砂ずり研
磨をおこなう方式も高コントラスト化に有効である。
図８では、平坦な対向基板構造のものを示したが、共通
電極基板３１６は、共通透明電極３１５の界面反射を防
ぐため、表面に凹凸を形成し、その表面に共通透明電極
３１５を設けている。また、共通電極基板３１６の反対
側には、反射防止膜３２０を設けている。これらの凹凸
形状の形成のために、微少な粒径の砥粒により砂ずり研
磨をおこなう方式も高コントラスト化に有効である。
【００７４】液晶材料としては、ポリマー・ネットワー
ク液晶ＰＮＬＣを用いた。ただし、ポリマー・ネットワ
ーク液晶として、ＰＤＬＣなどを用いてもいい。ポリマ
ー・ネットワーク液晶ＰＮＬＣは、重合相分離法によっ
て作製される。液晶と重合性モノマーやオリゴマーで溶
液をつくり、通常の方法でセル中に注入した後、ＵＶ重
合によって液晶と高分子を相分離させ、液晶中に網目状
に高分子を形成する。ＰＮＬＣは多くの液晶（７０〜９
０ｗｔ％）を含有している。ＰＮＬＣにおいては、屈折
率の異方性（Δｎ）の高いネマチック液晶を用いると光
散乱が強くない、誘電異方性（Δε）の大きいネマチッ
ク液晶を用いると低電圧で駆動が可能となる。ポリマー
・ネットワークの大きさ、すなわち網目の中心間距離が
１〜１.５（μｍ）の場合、光散乱は高コントラストを
得るのに十分強くなる。
ク液晶ＰＮＬＣを用いた。ただし、ポリマー・ネットワ
ーク液晶として、ＰＤＬＣなどを用いてもいい。ポリマ
ー・ネットワーク液晶ＰＮＬＣは、重合相分離法によっ
て作製される。液晶と重合性モノマーやオリゴマーで溶
液をつくり、通常の方法でセル中に注入した後、ＵＶ重
合によって液晶と高分子を相分離させ、液晶中に網目状
に高分子を形成する。ＰＮＬＣは多くの液晶（７０〜９
０ｗｔ％）を含有している。ＰＮＬＣにおいては、屈折
率の異方性（Δｎ）の高いネマチック液晶を用いると光
散乱が強くない、誘電異方性（Δε）の大きいネマチッ
ク液晶を用いると低電圧で駆動が可能となる。ポリマー
・ネットワークの大きさ、すなわち網目の中心間距離が
１〜１.５（μｍ）の場合、光散乱は高コントラストを
得るのに十分強くなる。
【００７５】次に、シール構造と、パネル構造との関係
について、図１２を用いて説明する。図１２において、
３５１はシール部、３５２は電極パッド、３５３はクロ
ックバッファー回路である。不図示のアンプ部は、パネ
ル電気検査時の出力アンプとして使用するものである。
また、対向基板の電位をとる不図示のＡｇペースト部が
あり、また、３５６は液晶素子による表示部、３５７は
水平・垂直シフトレジスタ（ＳＲ）等の表示部３５６の
周辺回路部である。シール部３５１は表示部３５６の四
方周辺に半導体基板３０１上に画素電極３１２を設けた
ものと共通電極３１５を備えたガラス基板との張り合わ
せのための圧着材や接着剤の接触領域を示し、シール部
３５１で張り合わせた後に、表示部３５６とシフトレジ
スタ部３５７に液晶を封入する。
について、図１２を用いて説明する。図１２において、
３５１はシール部、３５２は電極パッド、３５３はクロ
ックバッファー回路である。不図示のアンプ部は、パネ
ル電気検査時の出力アンプとして使用するものである。
また、対向基板の電位をとる不図示のＡｇペースト部が
あり、また、３５６は液晶素子による表示部、３５７は
水平・垂直シフトレジスタ（ＳＲ）等の表示部３５６の
周辺回路部である。シール部３５１は表示部３５６の四
方周辺に半導体基板３０１上に画素電極３１２を設けた
ものと共通電極３１５を備えたガラス基板との張り合わ
せのための圧着材や接着剤の接触領域を示し、シール部
３５１で張り合わせた後に、表示部３５６とシフトレジ
スタ部３５７に液晶を封入する。
【００７６】図１２に示すように、本実施形態では、シ
ールの内部にも、外部にも、totalchip sizeが小さくな
るように、回路が設けられている。本実施形態では、パ
ッド３５２の引き出しをパネルの片辺側の１つに集中さ
せているが、長辺側の両辺でも又、一辺でなく多辺から
のとり出しも可能で、高速クロックをとり扱うときに有
効である。
ールの内部にも、外部にも、totalchip sizeが小さくな
るように、回路が設けられている。本実施形態では、パ
ッド３５２の引き出しをパネルの片辺側の１つに集中さ
せているが、長辺側の両辺でも又、一辺でなく多辺から
のとり出しも可能で、高速クロックをとり扱うときに有
効である。
【００７７】さらに、本実施形態のパネルは、Ｓｉ基板
等の半導体基板を用いているため、プロジェクタのよう
に強力な光が照射され、基板の側壁にも光があたると、
基板電位が変動し、パネルの誤動作を引き起こす可能性
がある。したがって、パネルの側壁及び、パネル上面の
表示領域の周辺回路部は、遮光できる基板ホルダーとな
っており、又、Ｓｉ基板の裏面は、熱伝導率の高い接着
剤を介して熱伝導率の高いＣｕ等のメタルが接続された
ホルダー構造となっている。
等の半導体基板を用いているため、プロジェクタのよう
に強力な光が照射され、基板の側壁にも光があたると、
基板電位が変動し、パネルの誤動作を引き起こす可能性
がある。したがって、パネルの側壁及び、パネル上面の
表示領域の周辺回路部は、遮光できる基板ホルダーとな
っており、又、Ｓｉ基板の裏面は、熱伝導率の高い接着
剤を介して熱伝導率の高いＣｕ等のメタルが接続された
ホルダー構造となっている。
【００７８】次に本実施形態のポイントである反射電極
構造及びその作製方法について述べる。本実施形態の完
全平坦化反射電極構造は、メタルをパターニングしてか
ら、研磨する通常の方法とは異なり、電極パターンのと
ころにあらかじめ、溝のエッチングをしておき、そこに
メタルを成膜し、電極パターンが成形されない領域上の
メタルを研磨でとり除くとともに、電極パターン上のメ
タルも平坦化する新規な方法である。しかも、配線の幅
が配線以外の領域よりも極めて広く、従来のエッチング
装置の常識では、下記問題が発生し、本発明の構造体は
作製できない。
構造及びその作製方法について述べる。本実施形態の完
全平坦化反射電極構造は、メタルをパターニングしてか
ら、研磨する通常の方法とは異なり、電極パターンのと
ころにあらかじめ、溝のエッチングをしておき、そこに
メタルを成膜し、電極パターンが成形されない領域上の
メタルを研磨でとり除くとともに、電極パターン上のメ
タルも平坦化する新規な方法である。しかも、配線の幅
が配線以外の領域よりも極めて広く、従来のエッチング
装置の常識では、下記問題が発生し、本発明の構造体は
作製できない。
【００７９】半導体チップをエッチングすると、エッチ
ング中にポリマーが堆積し、パターニングができなくな
る。そこで、酸化膜系エッチング（ＣＦ4 ／ＣＨＦ3
系）において、条件を変えてみた。図１３において、
（ａ）に従来例としてｔｏｔａｌ圧力１．７ｔｏｒｒ時
のエッチングにおける条件例と、（ｂ）に本実施形態に
よる１．０ｔｏｒｒ時のエッチングにおけるローディン
グ効果とポリマー堆積のグラフを示している。
ング中にポリマーが堆積し、パターニングができなくな
る。そこで、酸化膜系エッチング（ＣＦ4 ／ＣＨＦ3
系）において、条件を変えてみた。図１３において、
（ａ）に従来例としてｔｏｔａｌ圧力１．７ｔｏｒｒ時
のエッチングにおける条件例と、（ｂ）に本実施形態に
よる１．０ｔｏｒｒ時のエッチングにおけるローディン
グ効果とポリマー堆積のグラフを示している。
【００８０】図１３（ａ）の条件で、デポジション性の
ガスＣＨＦ3 をへらすと、たしかにポリマーの堆積は、
減少するが、レジストに近いパターンと遠いパターンで
の寸法の違い（ローディング効果）がきわめて大きくな
り、使用できない事がわかる。
ガスＣＨＦ3 をへらすと、たしかにポリマーの堆積は、
減少するが、レジストに近いパターンと遠いパターンで
の寸法の違い（ローディング効果）がきわめて大きくな
り、使用できない事がわかる。
【００８１】図１３（ｂ）では、ローディング効果おさ
えるため、徐々に圧力を下げていき、１ｔｏｒｒ以下に
なるとローディング効果がかなり抑制され、かつＣＨＦ
3 をゼロにし、ＣＦ4 のみによるエッチングが有効であ
ることを見出した。
えるため、徐々に圧力を下げていき、１ｔｏｒｒ以下に
なるとローディング効果がかなり抑制され、かつＣＨＦ
3 をゼロにし、ＣＦ4 のみによるエッチングが有効であ
ることを見出した。
【００８２】さらに、画素電極領域は、ほとんどレジス
トが存在せず、周辺部にはレジストでしめられている。
構造体を形成するのは難しく、構造として、画素電極と
同等の空き電極とその形状を表示領域の周辺部まで設け
る事が有効であることがわかった。
トが存在せず、周辺部にはレジストでしめられている。
構造体を形成するのは難しく、構造として、画素電極と
同等の空き電極とその形状を表示領域の周辺部まで設け
る事が有効であることがわかった。
【００８３】本構造にすることにより、従来あった表示
部と周辺部もしくはシール部との段差もなくなり、ギャ
ップ精度が高くなり、面内均一圧が高くなるだけでな
く、注入時のムラもへり、高品位の画質が歩留りよくで
きる効果が得られた。
部と周辺部もしくはシール部との段差もなくなり、ギャ
ップ精度が高くなり、面内均一圧が高くなるだけでな
く、注入時のムラもへり、高品位の画質が歩留りよくで
きる効果が得られた。
【００８４】次に本実施形態の反射型液晶パネルを組み
込む光学システムについて図１４を用いて説明する。図
１４において、３７１は反射鏡を含むハロゲンランプ等
の光源、３７２は光源像をしぼり込む集光レンズ、３７
３，３７５は平面状の凸型フレネルレンズ、３７４は
Ｒ，Ｇ，Ｂに分解する色分解光学素子で、ダイクロイッ
クミラー、回折格子等が有効である。
込む光学システムについて図１４を用いて説明する。図
１４において、３７１は反射鏡を含むハロゲンランプ等
の光源、３７２は光源像をしぼり込む集光レンズ、３７
３，３７５は平面状の凸型フレネルレンズ、３７４は
Ｒ，Ｇ，Ｂに分解する色分解光学素子で、ダイクロイッ
クミラー、回折格子等が有効である。
【００８５】また、３７６はＲ，Ｇ，Ｂ光に分離された
それぞれの光をＲ，Ｇ，Ｂ３パネルに導くそれぞれのミ
ラー、３７７は集光ビームを反射型液晶パネルに平行光
で照明するための視野レンズ、３７８は各色毎に配置さ
れた上述の反射型液晶素子、３７９の位置にしぼりがあ
る。また、３８０は複数のレンズを組み合わせて拡大す
る投射レンズ、３８１はスクリーンで、通常、投射光を
平行光へ変換するフレネルレンズと上下、左右に広視野
角として表示するレンチキュラレンズの２板より構成さ
れ、明瞭な高コントラストで明るい画像を得ることがで
きる。図１４の構成では、１色のパネルのみ記載されて
いるが、色分解光学素子３７４からしぼり部３７９の間
は３色それぞれに分離されており、３板パネルが配置さ
れている。又、反射型液晶装置パネル表面にマイクロレ
ンズアレーを設け、異なる入射光を異なる画素領域に照
射させる配置をとることにより、３板のみならず、単板
構成でも可能であることは言うまでもない。液晶素子の
液晶層に電圧が印加され、各画素で正反射した光は、３
７９に示すしぼり部を透過しスクリーン上に投射され
る。
それぞれの光をＲ，Ｇ，Ｂ３パネルに導くそれぞれのミ
ラー、３７７は集光ビームを反射型液晶パネルに平行光
で照明するための視野レンズ、３７８は各色毎に配置さ
れた上述の反射型液晶素子、３７９の位置にしぼりがあ
る。また、３８０は複数のレンズを組み合わせて拡大す
る投射レンズ、３８１はスクリーンで、通常、投射光を
平行光へ変換するフレネルレンズと上下、左右に広視野
角として表示するレンチキュラレンズの２板より構成さ
れ、明瞭な高コントラストで明るい画像を得ることがで
きる。図１４の構成では、１色のパネルのみ記載されて
いるが、色分解光学素子３７４からしぼり部３７９の間
は３色それぞれに分離されており、３板パネルが配置さ
れている。又、反射型液晶装置パネル表面にマイクロレ
ンズアレーを設け、異なる入射光を異なる画素領域に照
射させる配置をとることにより、３板のみならず、単板
構成でも可能であることは言うまでもない。液晶素子の
液晶層に電圧が印加され、各画素で正反射した光は、３
７９に示すしぼり部を透過しスクリーン上に投射され
る。
【００８６】一方、電圧が印加されずに、液晶層が散乱
体となっている時、反射型液晶素子へ入射した光は、等
方的に散乱し、３７９に示す絞り部の開口を見込む角度
の中の散乱光以外は、投射レンズにはいらない。これに
より黒を表示する。以上の光学系からわかるように、偏
光板が不要で、しかも画素電極の全面が信号光が高反射
率で投射レンズにはいるため、従来よりも２−３倍明る
い表示が実現できた。上述の実施形態でも述べたよう
に、対向基板表面、界面には、反射防止対策が施されて
おり、ノイズ光成分も極めて少なく、高コントラスト表
示が実現できた。又、パネルサイズが小さくできるた
め、すべての光学素子（レンズ、ミラーｅｔｃ．）が小
型化され、低コスト、軽量化が達成された。
体となっている時、反射型液晶素子へ入射した光は、等
方的に散乱し、３７９に示す絞り部の開口を見込む角度
の中の散乱光以外は、投射レンズにはいらない。これに
より黒を表示する。以上の光学系からわかるように、偏
光板が不要で、しかも画素電極の全面が信号光が高反射
率で投射レンズにはいるため、従来よりも２−３倍明る
い表示が実現できた。上述の実施形態でも述べたよう
に、対向基板表面、界面には、反射防止対策が施されて
おり、ノイズ光成分も極めて少なく、高コントラスト表
示が実現できた。又、パネルサイズが小さくできるた
め、すべての光学素子（レンズ、ミラーｅｔｃ．）が小
型化され、低コスト、軽量化が達成された。
【００８７】又、光源の色ムラ、輝度ムラ、変動は、光
源と光学系との間にインテグレタ（はえの目レンズ型ロ
ッド型）を挿入することにより、スクリーン上での色ム
ラ、輝度ムラは、解決できた。
源と光学系との間にインテグレタ（はえの目レンズ型ロ
ッド型）を挿入することにより、スクリーン上での色ム
ラ、輝度ムラは、解決できた。
【００８８】上記液晶パネル以外の周辺電気回路につい
て、図１５を用いて説明する。図において、３８５は電
源で、主にハロゲンランプ等のランプ用電源とパネルや
信号処理回路駆動用システム電源に分離される。３８６
はプラグ、３８７はランプ温度検出器で、光源ランプの
温度の異常があれば、制御ボード３８８によりランプを
停止させる等の制御を行う。これは、ランプに限らず、
３８９のフィルタ安全スイッチでも同様に制御される。
たとえば、高温ランプハウスボックスを開けようとした
場合、ボックスが開かなくなるような安全上の対策が施
されている。３９０はスピーカー、３９１は音声ボード
で、要求に応じて３Ｄサウンド、サラウンドサウンド等
のプロセッサも内蔵できる。３９２は拡張ボード１で、
アンテナ用端子、ビデオ信号用Ｓ端子、ビデオ信号用コ
ンポジット映像、音声等の外部装置３９６からの入力端
子及びどの信号を選択するかのＡＶＳＷの選択スイッチ
３９５、チューナ３９４からなり、デコーダ３９３を介
して拡張ボード２へ信号が送られる。一方、拡張ボード
２は、おもに、別系列からのビデオやコンピュータのＤ
ｓｕｂ１５ピン端子を有するｖｉｄｅｏ入力１と接続さ
れ、拡張ボード３９３のデコーダ３９３からのビデオ信
号と切り換えるスイッチ４５０を介して、Ａ／Ｄコンバ
ータ４５１でディジタル信号に変換される。
て、図１５を用いて説明する。図において、３８５は電
源で、主にハロゲンランプ等のランプ用電源とパネルや
信号処理回路駆動用システム電源に分離される。３８６
はプラグ、３８７はランプ温度検出器で、光源ランプの
温度の異常があれば、制御ボード３８８によりランプを
停止させる等の制御を行う。これは、ランプに限らず、
３８９のフィルタ安全スイッチでも同様に制御される。
たとえば、高温ランプハウスボックスを開けようとした
場合、ボックスが開かなくなるような安全上の対策が施
されている。３９０はスピーカー、３９１は音声ボード
で、要求に応じて３Ｄサウンド、サラウンドサウンド等
のプロセッサも内蔵できる。３９２は拡張ボード１で、
アンテナ用端子、ビデオ信号用Ｓ端子、ビデオ信号用コ
ンポジット映像、音声等の外部装置３９６からの入力端
子及びどの信号を選択するかのＡＶＳＷの選択スイッチ
３９５、チューナ３９４からなり、デコーダ３９３を介
して拡張ボード２へ信号が送られる。一方、拡張ボード
２は、おもに、別系列からのビデオやコンピュータのＤ
ｓｕｂ１５ピン端子を有するｖｉｄｅｏ入力１と接続さ
れ、拡張ボード３９３のデコーダ３９３からのビデオ信
号と切り換えるスイッチ４５０を介して、Ａ／Ｄコンバ
ータ４５１でディジタル信号に変換される。
【００８９】また、４５３は主にビデオＲＡＭ等のメモ
リとＣＰＵとからなるメインボードである。Ａ／Ｄコン
バータ４５１でＡ／Ｄ変換したＮＴＳＣ信号、ＰＡＬ信
号等の映像信号は、一端メモリに蓄積され、高画素数へ
うまく割りあてるために、液晶素子数にマッチしていな
い空き素子の不足の信号を補間して作成したり、液晶表
示素子に適したγ変換、エッジ階調、ブライト調整、バ
イアス調整等の信号処理を行う。ＮＴＳＣ信号でなく、
コンピュータ信号も、たとえばＶＧＡの信号がくれば、
高解像度のＸＧＡパネルの場合、その解像度変換処理も
行う。一画像データだけでなく、複数の画像データのＮ
ＴＳＣ信号にコンピュータ信号を合成させる等の処理も
このメインボード４５３で行う。メインボード４５３の
出力はシリアル・パラレル変換され、ノイズの影響を受
けにくい形態でパネルドライブ・ヘッドボード４５４に
充られる。このヘッドボード４５４で、再度パラレル／
シリアル変換後、Ｄ／Ａ変換し、パネルのビデオ線数に
応じて分割され、ドライブアンプを介して、Ｂ，Ｇ，Ｒ
色の液晶パネル４５５，４５６，４５７へ信号を書き込
む。４５２はリモコン操作パネルで、コンピュータ画面
も、ＴＶと同様の感覚で、簡単操作可能となっている。
また、Ｂ，Ｇ，Ｒ色の液晶パネル４５５，４５６，４５
７の夫々は、各色の色フィルタを備えた同一の液晶装置
構成であり、その水平・垂直走査回路は第１〜第４実施
形態で説明したものを適用する。各液晶装置は以上の説
明のように、必ずしも高解像度がない画像も処理により
高品位画像化になるため、本発明の表示結果は、きわめ
てきれいな画像表示が可能である。
リとＣＰＵとからなるメインボードである。Ａ／Ｄコン
バータ４５１でＡ／Ｄ変換したＮＴＳＣ信号、ＰＡＬ信
号等の映像信号は、一端メモリに蓄積され、高画素数へ
うまく割りあてるために、液晶素子数にマッチしていな
い空き素子の不足の信号を補間して作成したり、液晶表
示素子に適したγ変換、エッジ階調、ブライト調整、バ
イアス調整等の信号処理を行う。ＮＴＳＣ信号でなく、
コンピュータ信号も、たとえばＶＧＡの信号がくれば、
高解像度のＸＧＡパネルの場合、その解像度変換処理も
行う。一画像データだけでなく、複数の画像データのＮ
ＴＳＣ信号にコンピュータ信号を合成させる等の処理も
このメインボード４５３で行う。メインボード４５３の
出力はシリアル・パラレル変換され、ノイズの影響を受
けにくい形態でパネルドライブ・ヘッドボード４５４に
充られる。このヘッドボード４５４で、再度パラレル／
シリアル変換後、Ｄ／Ａ変換し、パネルのビデオ線数に
応じて分割され、ドライブアンプを介して、Ｂ，Ｇ，Ｒ
色の液晶パネル４５５，４５６，４５７へ信号を書き込
む。４５２はリモコン操作パネルで、コンピュータ画面
も、ＴＶと同様の感覚で、簡単操作可能となっている。
また、Ｂ，Ｇ，Ｒ色の液晶パネル４５５，４５６，４５
７の夫々は、各色の色フィルタを備えた同一の液晶装置
構成であり、その水平・垂直走査回路は第１〜第４実施
形態で説明したものを適用する。各液晶装置は以上の説
明のように、必ずしも高解像度がない画像も処理により
高品位画像化になるため、本発明の表示結果は、きわめ
てきれいな画像表示が可能である。
【００９０】［実施形態５］図１６に本実施形態の投写
型液晶表示装置光学系の構成図を示す。図１６（ａ）は
投写型液晶表示装置の上面図、（ｂ）は正面図、（ｃ）
は側面図を表す。同図において、１３０１は投影レン
ズ、１３０２はマイクロレンズ付液晶パネル、１３０３
は偏光ビームスプリッター（ＰＢＳ）、１３４０はＲ
（赤色光）反射ダイクロイックミラー、１３４１はＢ／
Ｇ（青色＆緑色光）反射ダイクロイックミラー、１３４
２はＢ（青色光）反射ダイクロイックミラー、１３４３
は全色光を反射する高反射ミラー、１３５０は集光用の
フレネルレンズ、１３５１は凸レンズ、１３０６はロッ
ド型インテグレーター、１３０７は楕円リフレクター、
１３０８はメタルハライドランプやＵＨＰ等のアークラ
ンプである。
型液晶表示装置光学系の構成図を示す。図１６（ａ）は
投写型液晶表示装置の上面図、（ｂ）は正面図、（ｃ）
は側面図を表す。同図において、１３０１は投影レン
ズ、１３０２はマイクロレンズ付液晶パネル、１３０３
は偏光ビームスプリッター（ＰＢＳ）、１３４０はＲ
（赤色光）反射ダイクロイックミラー、１３４１はＢ／
Ｇ（青色＆緑色光）反射ダイクロイックミラー、１３４
２はＢ（青色光）反射ダイクロイックミラー、１３４３
は全色光を反射する高反射ミラー、１３５０は集光用の
フレネルレンズ、１３５１は凸レンズ、１３０６はロッ
ド型インテグレーター、１３０７は楕円リフレクター、
１３０８はメタルハライドランプやＵＨＰ等のアークラ
ンプである。
【００９１】ここで、Ｒ（赤色光）反射ダイクロイック
ミラー１３４０、Ｂ／Ｇ（青色＆緑色光）反射ダイクロ
イックミラー１３４１、Ｂ（青色光）反射ダイクロイッ
クミラー１３４２はそれぞれ図１７に示したような分光
反射特性を有している。そして、これらのダイクロイッ
クミラーは高反射ミラー１３４３とともに図１８の斜視
図に示したように３次元的に配置されており、後述する
ように白色照明光をＲＧＢに色分解するとともに液晶パ
ネル２に対して各原色光が３次元的に異なる方向から該
液晶パネルを照明するようにしている。
ミラー１３４０、Ｂ／Ｇ（青色＆緑色光）反射ダイクロ
イックミラー１３４１、Ｂ（青色光）反射ダイクロイッ
クミラー１３４２はそれぞれ図１７に示したような分光
反射特性を有している。そして、これらのダイクロイッ
クミラーは高反射ミラー１３４３とともに図１８の斜視
図に示したように３次元的に配置されており、後述する
ように白色照明光をＲＧＢに色分解するとともに液晶パ
ネル２に対して各原色光が３次元的に異なる方向から該
液晶パネルを照明するようにしている。
【００９２】ここで、光束の進行過程に従って説明する
と、まずランプ１３０８からの出射光束は白色光であ
り、楕円リフレクター１３０７によりその前方のインテ
グレータ１３０６の入り口に集光され、このインテグレ
ーター１３０６内を反射を繰り返しながら進行するにつ
れて光束の空間的強度分布が均一化される。そしてイン
テグレーター１３０６を出射した光束は凸レンズ１３５
１とフレネルレンズ１３５０とによりｘ軸−方向（正面
図１ｂ基準）に平行光束化され、まずＢ反射ダイクロイ
ックミラー１３４２に至る。このＢ反射ダイクロイック
ミラー１３４２でＢ光（青色光）のみが反射され、ｚ軸
−方向つまり下側（正面図１ｂ基準）に、ｚ軸に対して
所定の角度でＲ反射ダイクロイックミラー１３４０に向
かう。一方Ｂ光以外の色光（Ｒ／Ｇ光）はこのＢ反射ダ
イクロイックミラー１３４２を通過し、高反射ミラー１
３４３により直角にｚ軸−方向（下側）に反射され、や
はりＲ反射ダイクロイックミラー１３４０に向かう。
と、まずランプ１３０８からの出射光束は白色光であ
り、楕円リフレクター１３０７によりその前方のインテ
グレータ１３０６の入り口に集光され、このインテグレ
ーター１３０６内を反射を繰り返しながら進行するにつ
れて光束の空間的強度分布が均一化される。そしてイン
テグレーター１３０６を出射した光束は凸レンズ１３５
１とフレネルレンズ１３５０とによりｘ軸−方向（正面
図１ｂ基準）に平行光束化され、まずＢ反射ダイクロイ
ックミラー１３４２に至る。このＢ反射ダイクロイック
ミラー１３４２でＢ光（青色光）のみが反射され、ｚ軸
−方向つまり下側（正面図１ｂ基準）に、ｚ軸に対して
所定の角度でＲ反射ダイクロイックミラー１３４０に向
かう。一方Ｂ光以外の色光（Ｒ／Ｇ光）はこのＢ反射ダ
イクロイックミラー１３４２を通過し、高反射ミラー１
３４３により直角にｚ軸−方向（下側）に反射され、や
はりＲ反射ダイクロイックミラー１３４０に向かう。
【００９３】ここでＢ反射ダイクロイックミラー１３４
２と高反射ミラー１３４３は共に正面図１６ａを基にし
て言えば、インテグレーター１３０６からの光束（ｘ軸
−方向）をｚ軸−方向（下側）に反射するように配置し
ており、高反射ミラー１３４３はｙ軸方向を回転軸にｘ
−ｙ平面に対して丁度４５°の傾きとなっている。それ
に対してＢ反射ダイクロイックミラー１３４２はやはり
ｙ軸方向を回転軸にｘ−ｙ平面に対してこの４５°より
も浅い角度に設定されている。従って、高反射ミラー１
３４３で反射されたＲ／Ｇ光はｚ軸−方向に直角に反射
されるのに対して、Ｂ反射ダイクロイックミラー１３４
２で反射されたＢ光はｚ軸に対して所定の角度（ｘｙ面
内チルト）で下方向に向かう。ここで、Ｂ光とＲ／Ｇ光
の液晶パネル１３０２上の照明範囲を一致させるため、
各色光の主光線は液晶パネル１３０２上で交差するよう
に、高反射ミラー１３４３とＢ反射ダイクロイックミラ
ー１３４２のシフト量およびチルト量が選択されてい
る。
２と高反射ミラー１３４３は共に正面図１６ａを基にし
て言えば、インテグレーター１３０６からの光束（ｘ軸
−方向）をｚ軸−方向（下側）に反射するように配置し
ており、高反射ミラー１３４３はｙ軸方向を回転軸にｘ
−ｙ平面に対して丁度４５°の傾きとなっている。それ
に対してＢ反射ダイクロイックミラー１３４２はやはり
ｙ軸方向を回転軸にｘ−ｙ平面に対してこの４５°より
も浅い角度に設定されている。従って、高反射ミラー１
３４３で反射されたＲ／Ｇ光はｚ軸−方向に直角に反射
されるのに対して、Ｂ反射ダイクロイックミラー１３４
２で反射されたＢ光はｚ軸に対して所定の角度（ｘｙ面
内チルト）で下方向に向かう。ここで、Ｂ光とＲ／Ｇ光
の液晶パネル１３０２上の照明範囲を一致させるため、
各色光の主光線は液晶パネル１３０２上で交差するよう
に、高反射ミラー１３４３とＢ反射ダイクロイックミラ
ー１３４２のシフト量およびチルト量が選択されてい
る。
【００９４】次に、前述のように下方向（ｚ軸−方向）
に向かったＲ／Ｇ／Ｂ光はＲ反射ダイクロイックミラー
１３４０とＢ／Ｇ反射ダイクロイックミラー１３４１に
向かうが、これらはＢ反射ダイクロイックミラー１３４
２と高反射ミラー１３４３の下側に位置し、まず、Ｂ／
Ｇ反射ダイクロイックミラー１３４１はｘ軸を回転軸に
ｘ−ｚ面に対して４５°傾いて配置されており、Ｒ反射
ダイクロイックミラー１３４０はやはりｘ軸方向を回転
軸にｘ−ｚ平面に対してこの４５°よりも浅い角度に設
定されている。従ってこれらに入射するＲ／Ｇ／Ｂ光の
うち、まずＢ／Ｇ光はＲ反射ダイクロイックミラー１３
４０を通過して、Ｂ／Ｇ反射ダイクロイックミラー１３
４１により直角にｙ軸＋方向に反射され、ＰＢＳ１３０
３を通じて偏光化された後、ｘ−ｚ面に水平に配置され
た液晶パネル１３０２を照明する。このうちＢ光は前述
したように（図１６（ａ），図１６（ｂ）参照）、既ｘ
軸に対して所定の角度（ｘ−ｚ面内チルト）で進行して
いるため、Ｂ／Ｇ反射ダイクロイックミラー１３４１に
よる反射後はｙ軸に対して所定の角度（ｘ−ｙ面内チル
ト）を維持し、その角度を入射角（ｘ−ｙ面方向）とし
て該液晶パネル１３０２を照明する。
に向かったＲ／Ｇ／Ｂ光はＲ反射ダイクロイックミラー
１３４０とＢ／Ｇ反射ダイクロイックミラー１３４１に
向かうが、これらはＢ反射ダイクロイックミラー１３４
２と高反射ミラー１３４３の下側に位置し、まず、Ｂ／
Ｇ反射ダイクロイックミラー１３４１はｘ軸を回転軸に
ｘ−ｚ面に対して４５°傾いて配置されており、Ｒ反射
ダイクロイックミラー１３４０はやはりｘ軸方向を回転
軸にｘ−ｚ平面に対してこの４５°よりも浅い角度に設
定されている。従ってこれらに入射するＲ／Ｇ／Ｂ光の
うち、まずＢ／Ｇ光はＲ反射ダイクロイックミラー１３
４０を通過して、Ｂ／Ｇ反射ダイクロイックミラー１３
４１により直角にｙ軸＋方向に反射され、ＰＢＳ１３０
３を通じて偏光化された後、ｘ−ｚ面に水平に配置され
た液晶パネル１３０２を照明する。このうちＢ光は前述
したように（図１６（ａ），図１６（ｂ）参照）、既ｘ
軸に対して所定の角度（ｘ−ｚ面内チルト）で進行して
いるため、Ｂ／Ｇ反射ダイクロイックミラー１３４１に
よる反射後はｙ軸に対して所定の角度（ｘ−ｙ面内チル
ト）を維持し、その角度を入射角（ｘ−ｙ面方向）とし
て該液晶パネル１３０２を照明する。
【００９５】Ｇ光についてはＢ／Ｇ反射ダイクロイック
ミラー１３４１により直角に反射しｙ軸＋方向に進み、
ＰＢＳ１３０３を通じて偏光化された後、入射角０°つ
まり垂直に該液晶パネル１３０２を照明する。またＲ光
については、前述のようにＢ／Ｇ反射ダイクロイックミ
ラー１３４１の手前に配置されたＲ反射ダイクロイック
ミラー１３４０によりＲ反射ダイクロイックミラー１３
４０にてｙ軸＋方向に反射されるが、図１６ｃ（側面
図）に示したようにｙ軸に対して所定の角度（ｘ−ｙ面
内チルト）でｙ軸＋方向に進み、ＰＢＳ１３０３を通じ
て偏光化された後、該液晶パネル１３０２をこのｙ軸に
対する角度を入射角（ｙ−ｚ面方向）として照明する。
ミラー１３４１により直角に反射しｙ軸＋方向に進み、
ＰＢＳ１３０３を通じて偏光化された後、入射角０°つ
まり垂直に該液晶パネル１３０２を照明する。またＲ光
については、前述のようにＢ／Ｇ反射ダイクロイックミ
ラー１３４１の手前に配置されたＲ反射ダイクロイック
ミラー１３４０によりＲ反射ダイクロイックミラー１３
４０にてｙ軸＋方向に反射されるが、図１６ｃ（側面
図）に示したようにｙ軸に対して所定の角度（ｘ−ｙ面
内チルト）でｙ軸＋方向に進み、ＰＢＳ１３０３を通じ
て偏光化された後、該液晶パネル１３０２をこのｙ軸に
対する角度を入射角（ｙ−ｚ面方向）として照明する。
【００９６】また、前述と同様にＲＧＢ各色光の液晶パ
ネル１３０２上の照明範囲を一致させるため、各色光の
主光線は液晶パネル２上で交差するようにＢ／Ｇ反射ダ
イクロイックミラー１３４１とＲ反射ダイクロイックミ
ラー１３４０のシフト量およびチルト量が選択されてい
る。さらに、図１７に示したようにＢ／Ｇ反射ダイクロ
イックミラー１３４１のカット波長は５７０ｎｍ、Ｒ反
射ダイクロイックミラー１３４０のカット波長は６００
ｎｍであるから、不要な橙色光はＢ／Ｇ反射ダイクロイ
ックミラー１３４１を透過して捨てられる。これにより
最適な色バランスを得ることができる。
ネル１３０２上の照明範囲を一致させるため、各色光の
主光線は液晶パネル２上で交差するようにＢ／Ｇ反射ダ
イクロイックミラー１３４１とＲ反射ダイクロイックミ
ラー１３４０のシフト量およびチルト量が選択されてい
る。さらに、図１７に示したようにＢ／Ｇ反射ダイクロ
イックミラー１３４１のカット波長は５７０ｎｍ、Ｒ反
射ダイクロイックミラー１３４０のカット波長は６００
ｎｍであるから、不要な橙色光はＢ／Ｇ反射ダイクロイ
ックミラー１３４１を透過して捨てられる。これにより
最適な色バランスを得ることができる。
【００９７】そして後述するように液晶パネル１３０２
にて各ＲＧＢ光は反射＆偏光変調され、ＰＢＳ１３０３
に戻り、ＰＢＳ１３０３のＰＢＳ面３ａにてｘ軸＋方向
に反射する光束が画像光となり、投影レンズ１３０１を
通じて、スクリーン（不図示）に拡大投影される。とこ
ろで、該液晶パネル１３０２を照明する各ＲＧＢ光は入
射角が異なるため、そこから反射されてくる各ＲＧＢ光
もその出射角を異にしているが、投影レンズ１３０１と
してはこれらを全て取り込むに十分な大きさのレンズ径
及び開口のものを用いている。ただし、投影レンズ１３
０１に入射する光束の傾きは、角色光がマイクロレンズ
を２回通過することにより平行化され、液晶パネル１３
０２への入射光の傾きを維持している。ところが図３０
に示したように、従来例の透過型では、液晶パネルを出
射した光束はマイクロレンズ１３１６の集光作用分も加
わってより大きく広がってしまうので、この光束を取り
込むための投影レンズはさらに大きな開口数が求めら
れ、高価なレンズとなっていた。しかし、本実施形態で
は液晶パネル２からの光束の広がりはこのように比較的
小さくなるので、より小さな開口数の投影レンズでもス
クリーン上で十分に明るい投影画像を得ることができ、
より安価な投影レンズを用いることが可能になる。ま
た、図３１はマイクロレンズ付透過型液晶パネルを用い
た従来の投写型液晶表示装置に用いられるスクリーン上
投影像の部分拡大図である。縦方向にＲＧＢの各色画素
がスライス状に配置されており、精細度という面で、本
実施形態のほうが好ましい。
にて各ＲＧＢ光は反射＆偏光変調され、ＰＢＳ１３０３
に戻り、ＰＢＳ１３０３のＰＢＳ面３ａにてｘ軸＋方向
に反射する光束が画像光となり、投影レンズ１３０１を
通じて、スクリーン（不図示）に拡大投影される。とこ
ろで、該液晶パネル１３０２を照明する各ＲＧＢ光は入
射角が異なるため、そこから反射されてくる各ＲＧＢ光
もその出射角を異にしているが、投影レンズ１３０１と
してはこれらを全て取り込むに十分な大きさのレンズ径
及び開口のものを用いている。ただし、投影レンズ１３
０１に入射する光束の傾きは、角色光がマイクロレンズ
を２回通過することにより平行化され、液晶パネル１３
０２への入射光の傾きを維持している。ところが図３０
に示したように、従来例の透過型では、液晶パネルを出
射した光束はマイクロレンズ１３１６の集光作用分も加
わってより大きく広がってしまうので、この光束を取り
込むための投影レンズはさらに大きな開口数が求めら
れ、高価なレンズとなっていた。しかし、本実施形態で
は液晶パネル２からの光束の広がりはこのように比較的
小さくなるので、より小さな開口数の投影レンズでもス
クリーン上で十分に明るい投影画像を得ることができ、
より安価な投影レンズを用いることが可能になる。ま
た、図３１はマイクロレンズ付透過型液晶パネルを用い
た従来の投写型液晶表示装置に用いられるスクリーン上
投影像の部分拡大図である。縦方向にＲＧＢの各色画素
がスライス状に配置されており、精細度という面で、本
実施形態のほうが好ましい。
【００９８】次に、ここで用いる本実施形態による反射
型液晶パネル１３０２について説明する。図１９に該液
晶パネル１３０２の拡大断面模式図（図１８のｙ−ｚ面
に対応）を示す。図において、１３２１はマイクロレン
ズ基板、１３２２はマイクロレンズ、１３２３はシート
ガラス、１３２４は透明対向電極、１３２５は液晶層、
１３２６は画素電極、１３２７はアクティブマトリック
ス駆動回路部、１３２８はシリコン半導体基板である。
マイクロレンズ１３２２はいわゆるイオン交換法により
ガラス基板（アルカリ系ガラス）１３２１の表面上に形
成されており、画素電極１３２６のピッチの倍のピッチ
で２次元的アレイ構造を成している。
型液晶パネル１３０２について説明する。図１９に該液
晶パネル１３０２の拡大断面模式図（図１８のｙ−ｚ面
に対応）を示す。図において、１３２１はマイクロレン
ズ基板、１３２２はマイクロレンズ、１３２３はシート
ガラス、１３２４は透明対向電極、１３２５は液晶層、
１３２６は画素電極、１３２７はアクティブマトリック
ス駆動回路部、１３２８はシリコン半導体基板である。
マイクロレンズ１３２２はいわゆるイオン交換法により
ガラス基板（アルカリ系ガラス）１３２１の表面上に形
成されており、画素電極１３２６のピッチの倍のピッチ
で２次元的アレイ構造を成している。
【００９９】液晶層１３２５は反射型に適応したいわゆ
るＤＡＰ，ＨＡＮ等のＥＣＢモードのネマチック液晶を
採用しており、不図示の配向層により所定の配向が維持
されている。実施形態４と比べると電圧値が低く、画素
電極の電位の精度はさらに重要になってくるため、上述
の本実施形態の回路、構成は有効であり、かつ単板なの
で、チップ内画素密度は高く、チップ面積の縮小がさら
に重要であり、さらに有効な回路となる。画素電極１３
２６はＡｌから成り反射鏡を兼ねており、表面性を良く
して反射率を向上させるためパターニング後の最終工程
でいわゆるＣＭＰ処理を施している（詳しくは後述）。
るＤＡＰ，ＨＡＮ等のＥＣＢモードのネマチック液晶を
採用しており、不図示の配向層により所定の配向が維持
されている。実施形態４と比べると電圧値が低く、画素
電極の電位の精度はさらに重要になってくるため、上述
の本実施形態の回路、構成は有効であり、かつ単板なの
で、チップ内画素密度は高く、チップ面積の縮小がさら
に重要であり、さらに有効な回路となる。画素電極１３
２６はＡｌから成り反射鏡を兼ねており、表面性を良く
して反射率を向上させるためパターニング後の最終工程
でいわゆるＣＭＰ処理を施している（詳しくは後述）。
【０１００】アクティブマトリックス駆動回路部１３２
７はいわゆるシリコン半導体基１３２８上に設けられた
半導体回路であり、上記画素電極１３２６をアクティブ
マトリックス駆動するものであり、該回路マトリックス
の周辺部には不図示のゲート線ドライバー（垂直レジス
ター等）や信号線ドライバー（水平レジスター等）が設
けられている（詳しくは後述）。これらの周辺ドライバ
ーおよびアクティブマトリックス駆動回路１３２７はＲ
ＧＢの各原色映像信号を所定の各ＲＧＢ画素に書き込む
ように構成されており、該各画素電極１３２６はカラー
フィルターは有さないものの、前記アクティブマトリッ
クス駆動回路１３２７にて書き込まれる原色映像信号に
より各ＲＧＢ画素として区別され、後述する所定のＲＧ
Ｂ画素配列を形成している。
７はいわゆるシリコン半導体基１３２８上に設けられた
半導体回路であり、上記画素電極１３２６をアクティブ
マトリックス駆動するものであり、該回路マトリックス
の周辺部には不図示のゲート線ドライバー（垂直レジス
ター等）や信号線ドライバー（水平レジスター等）が設
けられている（詳しくは後述）。これらの周辺ドライバ
ーおよびアクティブマトリックス駆動回路１３２７はＲ
ＧＢの各原色映像信号を所定の各ＲＧＢ画素に書き込む
ように構成されており、該各画素電極１３２６はカラー
フィルターは有さないものの、前記アクティブマトリッ
クス駆動回路１３２７にて書き込まれる原色映像信号に
より各ＲＧＢ画素として区別され、後述する所定のＲＧ
Ｂ画素配列を形成している。
【０１０１】ここで、液晶パネル１３０２に対して照明
するＧ光について見ると、前述したようにＧ光はＰＢＳ
１３０３により偏光化されたのち該液晶パネル１３０２
に対して垂直に入射する。この光線のうち１つのマイク
ロレンズ１３２２ａに入射する光線例を図中の矢印Ｇ
（ｉｎ／ｏｕｔ）に示す。ここに示されたように該Ｇ光
線はマイクロレンズにより集光されＧ画素電極１３２６
ｇ上を照明する。そしてＡ１より成る該画素電極１３２
６ｇにより反射され、再び同じマイクロレンズ１３２２
ａを通じてパネル外に出射していく。このように液晶層
１３２５を往復通過する際、該Ｇ光線（偏光）は画素電
極１３２６ｇに印加される信号電圧により対向電極１３
２４との間に形成される電界による液晶の動作により変
調を受けて、該液晶パネルを出射しＰＢＳ１３０３に戻
る。ここで、その変調度合いによりＰＢＳ１３０３ａに
て反射され、投影レンズ１３０１に向かう光量が変化
し、各画素のいわゆる濃淡階調表示がなされることにな
る。
するＧ光について見ると、前述したようにＧ光はＰＢＳ
１３０３により偏光化されたのち該液晶パネル１３０２
に対して垂直に入射する。この光線のうち１つのマイク
ロレンズ１３２２ａに入射する光線例を図中の矢印Ｇ
（ｉｎ／ｏｕｔ）に示す。ここに示されたように該Ｇ光
線はマイクロレンズにより集光されＧ画素電極１３２６
ｇ上を照明する。そしてＡ１より成る該画素電極１３２
６ｇにより反射され、再び同じマイクロレンズ１３２２
ａを通じてパネル外に出射していく。このように液晶層
１３２５を往復通過する際、該Ｇ光線（偏光）は画素電
極１３２６ｇに印加される信号電圧により対向電極１３
２４との間に形成される電界による液晶の動作により変
調を受けて、該液晶パネルを出射しＰＢＳ１３０３に戻
る。ここで、その変調度合いによりＰＢＳ１３０３ａに
て反射され、投影レンズ１３０１に向かう光量が変化
し、各画素のいわゆる濃淡階調表示がなされることにな
る。
【０１０２】一方、上述したように図中断面（ｙ−ｚ
面）内の斜め方向から入射してくるＲ光については、や
はりＰＢＳ１３０３により偏光化されたのち、例えばマ
イクロレンズ１３２２ｂに入射するＲ光線に注目すると
図中の矢印Ｒ（ｉｎ）で示したように、該マイクロレン
ズ１３２２ｂにより集光されその真下よりも左側にシフ
トした位置にあるＲ画素電極１３２６ｒ上を照明する。
そして該画素電極１３２６ｒにより反射され、図示した
ように今度は隣（−ｚ方向）のマイクロレンズ１３２２
ａを通じてパネル外に出射していく（Ｒ（ｏｕｔ））。
この際、該Ｒ光線（偏光）はやはり画素電極１３２６ｒ
に印加される信号電圧により対向電極１３２４との間に
形成される電界による液晶の動作により変調を受けて該
液晶パネルを出射しＰＢＳ１３０３に戻る。そして、そ
の後のプロセスは前述のＧ光の場合と全く同じように、
画像光の１３０１部として投影される。
面）内の斜め方向から入射してくるＲ光については、や
はりＰＢＳ１３０３により偏光化されたのち、例えばマ
イクロレンズ１３２２ｂに入射するＲ光線に注目すると
図中の矢印Ｒ（ｉｎ）で示したように、該マイクロレン
ズ１３２２ｂにより集光されその真下よりも左側にシフ
トした位置にあるＲ画素電極１３２６ｒ上を照明する。
そして該画素電極１３２６ｒにより反射され、図示した
ように今度は隣（−ｚ方向）のマイクロレンズ１３２２
ａを通じてパネル外に出射していく（Ｒ（ｏｕｔ））。
この際、該Ｒ光線（偏光）はやはり画素電極１３２６ｒ
に印加される信号電圧により対向電極１３２４との間に
形成される電界による液晶の動作により変調を受けて該
液晶パネルを出射しＰＢＳ１３０３に戻る。そして、そ
の後のプロセスは前述のＧ光の場合と全く同じように、
画像光の１３０１部として投影される。
【０１０３】ところで、図１９の描写では画素電極１３
２６ｇ上と画素電極１３２６ｒ上の各Ｇ光とＲ光の色光
が１部重なり干渉しているようになっているが、これは
模式的に液晶層の厚さを拡大誇張して描いているためで
あり、実際には該液晶層の厚さは１〜５μｍであり、シ
ートガラス２３の５０〜１００μｍに比べて非常に薄
く、画素サイズに関係なくこのような干渉は起こらな
い。
２６ｇ上と画素電極１３２６ｒ上の各Ｇ光とＲ光の色光
が１部重なり干渉しているようになっているが、これは
模式的に液晶層の厚さを拡大誇張して描いているためで
あり、実際には該液晶層の厚さは１〜５μｍであり、シ
ートガラス２３の５０〜１００μｍに比べて非常に薄
く、画素サイズに関係なくこのような干渉は起こらな
い。
【０１０４】次に、図２０に本例での色分解色合成原理
説明図を示す。ここで図２０（ａ）は液晶パネル３０２
の上面模式図、図２０（ｂ）、（ｃ）はそれぞれ該液晶
パネル上面模式図に対するＡ−Ａ′（ｘ方向）断面模式
図、Ｂ−Ｂ′（ｚ方向）断面模式図である。このうち図
２０（ｃ）はｙ−ｚ断面を表す上記図１９に対応するも
のであり、各マイクロレンズ１３２２に入射するＧ光と
Ｒ光の入出射の様子を表している。これから判るよう
に、各Ｇ画素電極は各マイクロレンズ中心の真下に配置
され、各Ｒ画素電極は各マイクロレンズ間境界の真下に
配置されている。従って、Ｒ光の入射角はそのｔａｎθ
が画素ピッチ（Ｂ＆Ｒ画素）とマイクロレンズ・画素電
極間距離の比に等しくなるように設定するのが好まし
い。一方図２０（ｂ）は該液晶パネル２のｘ−ｙ断面に
対応するものである。このｘ−ｙ断面についてはＢ画素
電極とＧ画素電極とが図２０（ｃ）と同様に交互に配置
されており、やはり各Ｇ画素電極は各マイクロレンズ中
心の真下に配置され、各画素電極は各マイクロレンズ間
境界の真下に配置されている。ところで該液晶パネルを
照明するＢ光については、前述したようにＰＢＳ１３０
３による偏光化後、図中断面（ｘ−ｙ面）の斜め方向か
ら入射してくるため、Ｒ光の場合と全く同様に各マイク
ロレンズから入射したＢ光線は図示したようにＢ画素電
極により反射され、入射したマイクロレンズに対してｘ
方向に隣り合うマイクロレンズから出射する。Ｂ画素電
極上の液晶による変調や液晶パネルからのＢ出射光の投
影については、前述のＧ光およびＲ光と同様である。ま
た、各Ｂ画素電極は各マイクロレンズ間境界の真下に配
置されており、Ｂ光の液晶パネルに対する入射角につい
てもＲ光と同様にそのｔａｎθが画素ピッチ（Ｇ＆Ｂ画
素）とマイクロレンズ・画素電極間距離の比に等しくな
るように設定するのが好ましい。ところで本実施形態の
液晶パネルでは、以上述べたように各ＲＧＢ画素の並び
がｚ方向に対してはＲＧＲＧＲＧ…と、ｘ方向に対して
はＢＧＢＧＢＧ…となっているが、図２０（ａ）はその
平面的な並びを示している。このように各画素サイズは
縦横共にマイクロレンズの約半分になっており、画素ピ
ッチはｘｙ方向ともにマイクロレンズのそれの半分にな
っている。また、Ｇ画素は平面的にもマイクロレンズ中
心の真下に位置し、Ｒ画素はｚ方向のＧ画素間且つマイ
クロレンズ境界に位置し、Ｂ画素はｘ方向のＧ画素間且
つマイクロレンズ境界に位置している。また、１つのマ
イクロレンズ単位の形状は矩形（画素の２倍サイズ）と
なっている。
説明図を示す。ここで図２０（ａ）は液晶パネル３０２
の上面模式図、図２０（ｂ）、（ｃ）はそれぞれ該液晶
パネル上面模式図に対するＡ−Ａ′（ｘ方向）断面模式
図、Ｂ−Ｂ′（ｚ方向）断面模式図である。このうち図
２０（ｃ）はｙ−ｚ断面を表す上記図１９に対応するも
のであり、各マイクロレンズ１３２２に入射するＧ光と
Ｒ光の入出射の様子を表している。これから判るよう
に、各Ｇ画素電極は各マイクロレンズ中心の真下に配置
され、各Ｒ画素電極は各マイクロレンズ間境界の真下に
配置されている。従って、Ｒ光の入射角はそのｔａｎθ
が画素ピッチ（Ｂ＆Ｒ画素）とマイクロレンズ・画素電
極間距離の比に等しくなるように設定するのが好まし
い。一方図２０（ｂ）は該液晶パネル２のｘ−ｙ断面に
対応するものである。このｘ−ｙ断面についてはＢ画素
電極とＧ画素電極とが図２０（ｃ）と同様に交互に配置
されており、やはり各Ｇ画素電極は各マイクロレンズ中
心の真下に配置され、各画素電極は各マイクロレンズ間
境界の真下に配置されている。ところで該液晶パネルを
照明するＢ光については、前述したようにＰＢＳ１３０
３による偏光化後、図中断面（ｘ−ｙ面）の斜め方向か
ら入射してくるため、Ｒ光の場合と全く同様に各マイク
ロレンズから入射したＢ光線は図示したようにＢ画素電
極により反射され、入射したマイクロレンズに対してｘ
方向に隣り合うマイクロレンズから出射する。Ｂ画素電
極上の液晶による変調や液晶パネルからのＢ出射光の投
影については、前述のＧ光およびＲ光と同様である。ま
た、各Ｂ画素電極は各マイクロレンズ間境界の真下に配
置されており、Ｂ光の液晶パネルに対する入射角につい
てもＲ光と同様にそのｔａｎθが画素ピッチ（Ｇ＆Ｂ画
素）とマイクロレンズ・画素電極間距離の比に等しくな
るように設定するのが好ましい。ところで本実施形態の
液晶パネルでは、以上述べたように各ＲＧＢ画素の並び
がｚ方向に対してはＲＧＲＧＲＧ…と、ｘ方向に対して
はＢＧＢＧＢＧ…となっているが、図２０（ａ）はその
平面的な並びを示している。このように各画素サイズは
縦横共にマイクロレンズの約半分になっており、画素ピ
ッチはｘｙ方向ともにマイクロレンズのそれの半分にな
っている。また、Ｇ画素は平面的にもマイクロレンズ中
心の真下に位置し、Ｒ画素はｚ方向のＧ画素間且つマイ
クロレンズ境界に位置し、Ｂ画素はｘ方向のＧ画素間且
つマイクロレンズ境界に位置している。また、１つのマ
イクロレンズ単位の形状は矩形（画素の２倍サイズ）と
なっている。
【０１０５】図２１に本液晶パネルの部分拡大上面図を
示す。ここで図中の破線格子１３２９は１つの絵素を構
成するＲＧＢ画素のまとまりを示している。つまり、図
１９のアクティブマトリックス駆動回路１３２７により
各ＲＧＢ画素が駆動される際、破線格子１３２９で示さ
れるＲＧＢ画素ユニットは同一画素位置に対応したＲＧ
Ｂ映像信号にて駆動される。ここでＲ画像電極１３２６
ｒ、Ｇ画像電極１３２６ｇ、Ｂ画像電極１３２６ｂから
成る１つの絵素に注目してみると、まずＲ画素電極１３
２６ｒは矢印ｒ１で示されるようにマイクロレンズ１３
２２ｂから前述したように斜めに入射するＲ光で照明さ
れ、そのＲ反射光は矢印ｒ２で示すようにマイクロレン
ズ１３２２ａを通じて出射する。Ｂ画素電極１３２６ｂ
は矢印ｂ１で示されるようにマイクロレンズ１３２２２
ｃから前述したように斜めに入射するＢ光で照明され、
そのＢ反射光は矢印ｂ２で示すようにやはりマイクロレ
ンズ１３２２ａを通じて出射する。またＧ画素電極１３
２６ｇは正面後面矢印ｇ１２で示されるように、マイク
ロレンズ１３２２ａから前述したように垂直（紙面奥へ
向かう方向）に入射するＧ光で照明され、そのＧ反射光
は同じマイクロレンズ１３２２ａを通じて垂直に（紙面
手前に出てくる方向）出射する。このように、本液晶パ
ネルにおいては、１つの絵素を構成するＲＧＢ画素ユニ
ットについて、各原色照明光の入射照明位置は異なるも
のの、それらの出射については同じマイクロレンズ（こ
の場合は１３２２ａ）から行われる。そしてこのことは
その他の全ての絵素（ＲＧＢ画素ユニット）についても
成り立っている。
示す。ここで図中の破線格子１３２９は１つの絵素を構
成するＲＧＢ画素のまとまりを示している。つまり、図
１９のアクティブマトリックス駆動回路１３２７により
各ＲＧＢ画素が駆動される際、破線格子１３２９で示さ
れるＲＧＢ画素ユニットは同一画素位置に対応したＲＧ
Ｂ映像信号にて駆動される。ここでＲ画像電極１３２６
ｒ、Ｇ画像電極１３２６ｇ、Ｂ画像電極１３２６ｂから
成る１つの絵素に注目してみると、まずＲ画素電極１３
２６ｒは矢印ｒ１で示されるようにマイクロレンズ１３
２２ｂから前述したように斜めに入射するＲ光で照明さ
れ、そのＲ反射光は矢印ｒ２で示すようにマイクロレン
ズ１３２２ａを通じて出射する。Ｂ画素電極１３２６ｂ
は矢印ｂ１で示されるようにマイクロレンズ１３２２２
ｃから前述したように斜めに入射するＢ光で照明され、
そのＢ反射光は矢印ｂ２で示すようにやはりマイクロレ
ンズ１３２２ａを通じて出射する。またＧ画素電極１３
２６ｇは正面後面矢印ｇ１２で示されるように、マイク
ロレンズ１３２２ａから前述したように垂直（紙面奥へ
向かう方向）に入射するＧ光で照明され、そのＧ反射光
は同じマイクロレンズ１３２２ａを通じて垂直に（紙面
手前に出てくる方向）出射する。このように、本液晶パ
ネルにおいては、１つの絵素を構成するＲＧＢ画素ユニ
ットについて、各原色照明光の入射照明位置は異なるも
のの、それらの出射については同じマイクロレンズ（こ
の場合は１３２２ａ）から行われる。そしてこのことは
その他の全ての絵素（ＲＧＢ画素ユニット）についても
成り立っている。
【０１０６】従って、図２２に示すように、本液晶パネ
ルからの全出射光をＰＢＳ１３０３および投影レンズ１
を通じてスクリーン１３０９に投写するに際して、液晶
パネル１３０２内の液晶層１３２５に対向するマイクロ
レンズ１３２２の位置がスクリーン１３０９上に結像投
影されるように光学調整すると、その投影画像は図２６
に示すようなマイクロレンズの格子内に各絵素を構成す
る該ＲＧＢ画素ユニットからの出射光が混色した状態、
つまり同画素混色した状態の絵素を構成単位としたもの
となる。そして、前述従来例のようないわゆるＲＧＢモ
ザイクが無い質感の高い良好なカラー画像表示が可能と
なる。
ルからの全出射光をＰＢＳ１３０３および投影レンズ１
を通じてスクリーン１３０９に投写するに際して、液晶
パネル１３０２内の液晶層１３２５に対向するマイクロ
レンズ１３２２の位置がスクリーン１３０９上に結像投
影されるように光学調整すると、その投影画像は図２６
に示すようなマイクロレンズの格子内に各絵素を構成す
る該ＲＧＢ画素ユニットからの出射光が混色した状態、
つまり同画素混色した状態の絵素を構成単位としたもの
となる。そして、前述従来例のようないわゆるＲＧＢモ
ザイクが無い質感の高い良好なカラー画像表示が可能と
なる。
【０１０７】アクティブマトリックス駆動回路１３２７
は各画素電極１３２６の下に存在するため、図１９の回
路図上では絵素を構成するＲＧＢ各画素は単純に横並び
に描かれているが、各画素ＦＥＴのドレインは図２１に
示したような２次元的配列の各ＲＧＢ画素電極１３２６
に接続している。
は各画素電極１３２６の下に存在するため、図１９の回
路図上では絵素を構成するＲＧＢ各画素は単純に横並び
に描かれているが、各画素ＦＥＴのドレインは図２１に
示したような２次元的配列の各ＲＧＢ画素電極１３２６
に接続している。
【０１０８】ところで、本投写型液晶表示装置の駆動回
路系についてその全体ブロック図を図２３に示す。ここ
で、１３１０は液晶パネルドライバーであり、ＲＧＢ映
像信号を極性反転し、かつ所定の電圧増幅をした液晶駆
動信号を形成するとともに、対向電極１３２４、駆動信
号、各種タイミング信号等を形成している。１３１２は
インターフェースであり、各種映像信号及び制御伝送信
号を標準映像信号等にデコードしている。１３１１はデ
コーダであり、インターフェース１３１２からの標準映
像信号を液晶パネル用としてＲＧＢ原色映像信号及び同
期信号にデコードしている。１３１４はバラストである
点灯回路であり、反射鏡１３０７内のキセノンランプ等
のアークランプ１３０８を駆動点灯する。１３１５は電
源回路であり、各回路ブロックに対して電源を供給して
いる。１３１３は不図示の操作部を内在したコントロー
ラーであり、上記各回路ブロックを総合的にコントロー
ルするものである。このように本投写液晶表示装置は、
その駆動回路系は単板式プロジェクターとしてはごく一
般的なものであり、特に駆動回路系に負担を掛けること
なく、前述したようなＲＧＢモザイクの無い良好な質感
のカラー画像を表示することができるものである。
路系についてその全体ブロック図を図２３に示す。ここ
で、１３１０は液晶パネルドライバーであり、ＲＧＢ映
像信号を極性反転し、かつ所定の電圧増幅をした液晶駆
動信号を形成するとともに、対向電極１３２４、駆動信
号、各種タイミング信号等を形成している。１３１２は
インターフェースであり、各種映像信号及び制御伝送信
号を標準映像信号等にデコードしている。１３１１はデ
コーダであり、インターフェース１３１２からの標準映
像信号を液晶パネル用としてＲＧＢ原色映像信号及び同
期信号にデコードしている。１３１４はバラストである
点灯回路であり、反射鏡１３０７内のキセノンランプ等
のアークランプ１３０８を駆動点灯する。１３１５は電
源回路であり、各回路ブロックに対して電源を供給して
いる。１３１３は不図示の操作部を内在したコントロー
ラーであり、上記各回路ブロックを総合的にコントロー
ルするものである。このように本投写液晶表示装置は、
その駆動回路系は単板式プロジェクターとしてはごく一
般的なものであり、特に駆動回路系に負担を掛けること
なく、前述したようなＲＧＢモザイクの無い良好な質感
のカラー画像を表示することができるものである。
【０１０９】ところで、図２７に本実施形態における液
晶パネルの別形態の部分拡大上面図を示す。ここではマ
イクロレンズの１つは画素のＲ，Ｇ，Ｂの３つに対応し
て配されている。また、マイクロレンズ１３２２の中心
真下位置にＢ画素を配列し、それに対し左右方向にＧ画
素が交互に並ぶように、上下方向にＲ画素が交互に並ぶ
ように配列している。図２１ではＧ画素を中心真下位置
に配置していた。このように配列しても、絵素を構成す
るＲＧＢ画素ユニットからの反射光が１つの共通マイク
ロレンズから出射するように、Ｂ光を垂直入射、Ｒ／Ｇ
光を斜め入射（同角度異方向）とすることにより、前例
と全く同様な効果を得ることができる。また、さらにマ
イクロレンズ１３２２の中心真下位置にＲ画素を配列し
その他のＧＢ色画素を左右または上下方向にＲ画素に対
して交互に並ぶようにしても良い。
晶パネルの別形態の部分拡大上面図を示す。ここではマ
イクロレンズの１つは画素のＲ，Ｇ，Ｂの３つに対応し
て配されている。また、マイクロレンズ１３２２の中心
真下位置にＢ画素を配列し、それに対し左右方向にＧ画
素が交互に並ぶように、上下方向にＲ画素が交互に並ぶ
ように配列している。図２１ではＧ画素を中心真下位置
に配置していた。このように配列しても、絵素を構成す
るＲＧＢ画素ユニットからの反射光が１つの共通マイク
ロレンズから出射するように、Ｂ光を垂直入射、Ｒ／Ｇ
光を斜め入射（同角度異方向）とすることにより、前例
と全く同様な効果を得ることができる。また、さらにマ
イクロレンズ１３２２の中心真下位置にＲ画素を配列し
その他のＧＢ色画素を左右または上下方向にＲ画素に対
して交互に並ぶようにしても良い。
【０１１０】［実施形態６］図２８に本発明に係わる液
晶パネルの第６の実施形態を示す。同図は本液晶パネル
１３２０の部分拡大図である。前例の図１９との相違点
を述べると、まず対向ガラス基板としてシートガラス１
３２３を用いており、マイクロレンズ１２２０について
はシートガラス１３２３上に熱可塑性樹脂を用いたいわ
ゆるリフロー法により形成している。さらに、非画素部
にスぺーサー柱１２５１を感光性樹脂のフォトリソグラ
フィーにて形成している。該液晶パネル１３２０の部分
上面図を図２９（ａ）に示す。図において、液晶パネル
は、不図示のマイクロレンズ基板の下にマイクロレンズ
１２２０と、遮光層１２２１と、シートガラス１３２３
と、透明対向電極１３２４と、液晶層１３２５と、画素
電極１３２６と、アクティブマトリックス駆動回路部１
３２７と、シリコン半導体基板１３２８とから構成され
ている。マイクロレンズ１３２２はいわゆるイオン交換
法によりガラス基板（アルカリ系ガラス）１３２１の表
面上に形成されており、画素電極１３２６のピッチの倍
のピッチで２次元的アレイ構造を成している。
晶パネルの第６の実施形態を示す。同図は本液晶パネル
１３２０の部分拡大図である。前例の図１９との相違点
を述べると、まず対向ガラス基板としてシートガラス１
３２３を用いており、マイクロレンズ１２２０について
はシートガラス１３２３上に熱可塑性樹脂を用いたいわ
ゆるリフロー法により形成している。さらに、非画素部
にスぺーサー柱１２５１を感光性樹脂のフォトリソグラ
フィーにて形成している。該液晶パネル１３２０の部分
上面図を図２９（ａ）に示す。図において、液晶パネル
は、不図示のマイクロレンズ基板の下にマイクロレンズ
１２２０と、遮光層１２２１と、シートガラス１３２３
と、透明対向電極１３２４と、液晶層１３２５と、画素
電極１３２６と、アクティブマトリックス駆動回路部１
３２７と、シリコン半導体基板１３２８とから構成され
ている。マイクロレンズ１３２２はいわゆるイオン交換
法によりガラス基板（アルカリ系ガラス）１３２１の表
面上に形成されており、画素電極１３２６のピッチの倍
のピッチで２次元的アレイ構造を成している。
【０１１１】この図２９から判るようにスぺーサー柱１
２５１は所定の画素のピッチでマイクロレンズ１２２０
の角隅部の非画素領域に形成されている。このスぺーサ
ー柱１２５１を通るＡ−Ａ′断面図を図２９（ｂ）に示
す。このスぺーサー柱１２５１の形成密度については１
０〜１００画素ピッチでマトリックス状に設けるのが好
ましく、シートガラス１３２３の平面性と液晶の注入性
というスぺーサー柱数に対して相反するパラメーターを
共に満足するように設定する必要がある。また本例では
金属膜パターンによる遮光層１２２１を設けており、各
マイクロレンズ境界部分からの漏れ光の進入を防止して
いる。これにより、このような漏れ光による投影画像の
彩度低下（各原色画像光の混色による）やコントラスト
低下が防止される。従って本液晶パネル１２２０を用い
て前例の如く投写型表示装置を構成することにより、さ
らにメリハリのある良好な画質が得られるようになる。
２５１は所定の画素のピッチでマイクロレンズ１２２０
の角隅部の非画素領域に形成されている。このスぺーサ
ー柱１２５１を通るＡ−Ａ′断面図を図２９（ｂ）に示
す。このスぺーサー柱１２５１の形成密度については１
０〜１００画素ピッチでマトリックス状に設けるのが好
ましく、シートガラス１３２３の平面性と液晶の注入性
というスぺーサー柱数に対して相反するパラメーターを
共に満足するように設定する必要がある。また本例では
金属膜パターンによる遮光層１２２１を設けており、各
マイクロレンズ境界部分からの漏れ光の進入を防止して
いる。これにより、このような漏れ光による投影画像の
彩度低下（各原色画像光の混色による）やコントラスト
低下が防止される。従って本液晶パネル１２２０を用い
て前例の如く投写型表示装置を構成することにより、さ
らにメリハリのある良好な画質が得られるようになる。
【０１１２】
【発明の効果】本発明によれば１つ以上のシフトレジス
タを有する液晶表示装置において、少なくとも１つのシ
フトレジスタの出力がインバータを通してＣＭＯＳトラ
ンジスタのゲートに接続され、かつ前記ＣＭＯＳトラン
ジスタをオフする際に、前記ＣＭＯＳトランジスタのｐ
ＭＯＳトランジスタのゲートに接続されているインバー
タの入力ゲートのタイミングを、該ＣＭＯＳトランジス
タのｎＭＯＳトランジスタのゲートに接続されているイ
ンバータの入力ゲートのタイミングより速くすることに
より、周辺回路の占有面積を増加させないで、ＣＭＯＳ
トランスファーゲートスイッチのオフ特性をｐＭＯＳト
ランジスタとｎＭＯＳトランジスタで一致させることが
できる。またこのことより、小さなチップを構成し、且
つ液晶にかかる電圧を精密に制御し、良質な画質を得る
反射型液晶表示装置を提供することが可能となった。
タを有する液晶表示装置において、少なくとも１つのシ
フトレジスタの出力がインバータを通してＣＭＯＳトラ
ンジスタのゲートに接続され、かつ前記ＣＭＯＳトラン
ジスタをオフする際に、前記ＣＭＯＳトランジスタのｐ
ＭＯＳトランジスタのゲートに接続されているインバー
タの入力ゲートのタイミングを、該ＣＭＯＳトランジス
タのｎＭＯＳトランジスタのゲートに接続されているイ
ンバータの入力ゲートのタイミングより速くすることに
より、周辺回路の占有面積を増加させないで、ＣＭＯＳ
トランスファーゲートスイッチのオフ特性をｐＭＯＳト
ランジスタとｎＭＯＳトランジスタで一致させることが
できる。またこのことより、小さなチップを構成し、且
つ液晶にかかる電圧を精密に制御し、良質な画質を得る
反射型液晶表示装置を提供することが可能となった。
【０１１３】さらには、概ね入力ゲートをオフしてから
各ＭＯＳトランジスタのしきい値に達するまでの時間の
差の分だけ、前記ＣＭＯＳトランジスタのｐＭＯＳトラ
ンジスタのゲートに接続されているインバータの入力ゲ
ートのオフするタイミングが前記ＣＭＯＳトランジスタ
のｎＭＯＳトランジスタのゲートに接続されているイン
バータの入力ゲートのオフするタイミングより速くする
ことで更に効果は高まる。
各ＭＯＳトランジスタのしきい値に達するまでの時間の
差の分だけ、前記ＣＭＯＳトランジスタのｐＭＯＳトラ
ンジスタのゲートに接続されているインバータの入力ゲ
ートのオフするタイミングが前記ＣＭＯＳトランジスタ
のｎＭＯＳトランジスタのゲートに接続されているイン
バータの入力ゲートのオフするタイミングより速くする
ことで更に効果は高まる。
【０１１４】また，前記シフトレジスタは水平のシフト
レジスタもしくは垂直のシフトレジスタもしくは両者で
ある。具体的にはｐＭＯＳＴｒ用ゲート配線に接続され
ている回路数が、ｎＭＯＳＴｒゲート配線に接続されて
いる回路数より少ない事で周辺回路の占有面積を増加さ
せないで且つ液晶にかかる電圧を精密に制御し、良質な
画質を得る反射型液晶表示装置を提供することが可能と
なった。
レジスタもしくは垂直のシフトレジスタもしくは両者で
ある。具体的にはｐＭＯＳＴｒ用ゲート配線に接続され
ている回路数が、ｎＭＯＳＴｒゲート配線に接続されて
いる回路数より少ない事で周辺回路の占有面積を増加さ
せないで且つ液晶にかかる電圧を精密に制御し、良質な
画質を得る反射型液晶表示装置を提供することが可能と
なった。
【０１１５】さらに、本発明に関わる投写型液晶表示装
置においては、マイクロレンズ付反射型液晶パネルとそ
れぞれ異なる方向から各原色光を照明する光学系等を用
いて、１つの絵素を構成する１組のＲ，Ｇ，Ｂ画素から
の液晶による変調後の反射光が同一のマイクロレンズを
通じて出射するようにしたことにより、ＲＧＢモザイク
の無い質感の高い良好なカラー画像投写表示が可能とな
る。
置においては、マイクロレンズ付反射型液晶パネルとそ
れぞれ異なる方向から各原色光を照明する光学系等を用
いて、１つの絵素を構成する１組のＲ，Ｇ，Ｂ画素から
の液晶による変調後の反射光が同一のマイクロレンズを
通じて出射するようにしたことにより、ＲＧＢモザイク
の無い質感の高い良好なカラー画像投写表示が可能とな
る。
【０１１６】また、各画素からの光束は、マイクロレン
ズを２回通過してほぼ並行化されるので、開口数の小さ
い安価な投影レンズを用いてもスクリーン上で明るい投
影画像を得ることが可能になる。
ズを２回通過してほぼ並行化されるので、開口数の小さ
い安価な投影レンズを用いてもスクリーン上で明るい投
影画像を得ることが可能になる。
【図１】本発明による第１実施形態の概略的回路図であ
る。
る。
【図２】本発明による第１実施形態のタイミング図であ
る。
る。
【図３】本発明の第１実施形態を表す図である。
【図４】本発明の第１実施形態の概略的回路図である。
【図５】本発明による第２実施形態の概略的回路図であ
る。
る。
【図６】本発明による第２実施形態の画素付近の平面図
である。
である。
【図７】本発明による第３実施形態の概略的回路図であ
る。
る。
【図８】本発明によるＣＭＰにより製造される液晶素子
の断面図である。
の断面図である。
【図９】本発明による液晶装置の概略的回路図である。
【図１０】本発明による液晶装置のブロック図である。
【図１１】本発明による液晶装置の入力部のディレイ回
路を含む回路図である。
路を含む回路図である。
【図１２】本発明による液晶装置の液晶パネルの概念図
である。
である。
【図１３】本発明による液晶装置の製造上のエッチング
処理の良否を判断するグラフである。
処理の良否を判断するグラフである。
【図１４】本発明による液晶装置を用いた液晶プロジェ
クターの概念図である。
クターの概念図である。
【図１５】本発明による液晶プロジェクターの内部を示
す回路ブロック図である。
す回路ブロック図である。
【図１６】本発明に係わる投写型液晶表示装置光学系の
実施形態を示す全体構成図である。
実施形態を示す全体構成図である。
【図１７】本発明に係わる投写型液晶表示装置光学系に
用いたダイクロイックミラーの分光反射特性図である。
用いたダイクロイックミラーの分光反射特性図である。
【図１８】本発明に係わる投写型液晶表示装置光学系の
色分解照明部の斜視図である。
色分解照明部の斜視図である。
【図１９】本発明に係わる液晶パネルの第１の実施形態
を示す断面図である。
を示す断面図である。
【図２０】本発明に係わる液晶パネルでの色分解色合成
原理説明図である。
原理説明図である。
【図２１】本発明に係わる第１実施形態液晶パネルでの
部分拡大上面図である。
部分拡大上面図である。
【図２２】本発明に係わる投写型液晶表示装置の投影光
学系を示す部分構成図である。
学系を示す部分構成図である。
【図２３】本発明に係わる投写型液晶表示装置の駆動回
路系を示すブロック図である。
路系を示すブロック図である。
【図２４】液晶装置の液晶パネルの製造工程上の断面図
である。
である。
【図２５】液晶装置の液晶パネルの製造工程上の断面図
である。
である。
【図２６】本発明に係わる投写型液晶表示装置でのスク
リーン上投影像の部分拡大図である。
リーン上投影像の部分拡大図である。
【図２７】本発明に係わる第１実施形態液晶パネルの別
形態の部分拡大上面図である。
形態の部分拡大上面図である。
【図２８】本発明に係わる液晶パネルの第２の実施形態
を示す部分拡大断面図である。
を示す部分拡大断面図である。
【図２９】本発明に係わる第２実施形態液晶パネルでの
部分拡大上面図と部分拡大断面図である。
部分拡大上面図と部分拡大断面図である。
【図３０】従来のマイクロレンズ付透過型液晶パネルの
部分拡大断面図である。
部分拡大断面図である。
【図３１】マイクロレンズ付透過型液晶パネルを用いた
従来の投写型液晶表示装置でのスクリーン上投影像の部
分拡大図である。
従来の投写型液晶表示装置でのスクリーン上投影像の部
分拡大図である。
１，２ 水平シフトレジスタ
３ 垂直シフトレジスタ
４〜１１ ビデオ信号線
１２〜２３ スイッチングＭＯＳトランジスタ
２４〜３５ 垂直信号線
３６ 画素スイッチングＭＯＳトランジスタ
３７ 液晶
３８ 容量
４００ ｄｅｌａｙ回路
３９〜４１ 水平制御信号線
４２〜４９ 垂直制御信号線
５１〜５４ インバータ
６１〜６４ インバータスイッチ
３０５，３０５′，３０５″ ドレイン領域
３０６ ＬＯＣＯＳ絶縁層
３０７ 遮光層
３０８ ＰＳＧ
３０９ プラズマＳｉＮ
３１０ ソース電極
３１１ 連結電極
３１２，５０３ 反射電極＆画素電極
３１４，３２６ 液晶層
３１５ 共通透明電極
３１６ 対向電極
３１７，３１７′ 高濃度不純物領域
３１９，３５６ 表示領域
３２０ 反射防止機
３２１，３２２，３５７ シフトレジスタ
３３２ 昇圧レベルシフター
３４２ インバータ
３５１ シール
３７８ 液晶装置
４５５，４５６，４５７ 液晶装置
３１８ 絶縁層
５０４，５０５，５０８，５０９，５１０ コンタクト
３５２ 電極パッド
３５３ クロックバッファー
３７１ 光源
３７２ 集光レンズ
３７３，３７５ フレネルレンズ
３７４ 色分解光学素子
３７６ ミラー
３７７ 視野レンズ
３７９ しぼり
３８０ 投影レンズ
３８１ スクリーン
３８５ 電源
３８６ プラグ
３８７ ランプ温度検出器
３８８ 制御ボード
３８９ フィルタ安全スイッチ
３１３ 反射防止膜
３２３ ｎＭＯＳ
３２４ ｐＭＯＳ
３２５ 保持容量
３２７ 信号転送スイッチ
３２８ リセットスイッチ
３２９ リセットパルス入力端子
３３０ リセット電源端子
３３１ 映像信号入力端子
３４２ パルスｄｅｌａｙ用インバータ
３４３ スイッチ
３４４ 出力
３４５ 容量
３４６ 保護回路
５０６ 金属配線
１３０１ 投影レンズ
１３０２ マイクロレンズ付液晶パネル（第１実施形
態） １３２０ マイクロレンズ付液晶パネル（第２実施形
態） １３２１ マイクロレンズガラス基板 １３２２ マイクロレンズ（インデックス分布式） １２２０ マイクロレンズ（リフロー熱ダレ式） ２２１ 遮光マスク １３２３ シートガラス １３２４ 対向透明電極 １３２５ 液晶層 １２５１ スぺーサー柱 １２５２ 周辺シール部 １３２６ 画素電極 １３２７ アクティブマトリックス駆動回路部 １３２８ シリコン半導体基板 １３２９ 基本絵素単位 １３０３ 偏光ビームスプリッター（ＰＢＳ） １３４０ Ｒ反射ダイクロイックミラー １３４１ Ｂ／Ｇ反射ダイクロイックミラー １３４２ Ｂ反射ダイクロイックミラー １３４３ 高反射ミラー １３５０ フレネルレンズ（第２コンデンサーレンズ） １３５１ 第１コンデンサーレンズ １３０６ ロッド型インテグレータ １３０７ 楕円リフレクター １３０８ アークランプ １３０９ スクリーン １３１０ パネルドライバー １３１１ デコーダー １３１２ インターフェース回路 １３１３ コントローラー １３１４ バラスト（アークランプ点灯回路） １３１５ 電源回路 １３１６ マイクロレンズ（従来例） １３１８ 透過型液晶画素（従来例）
態） １３２０ マイクロレンズ付液晶パネル（第２実施形
態） １３２１ マイクロレンズガラス基板 １３２２ マイクロレンズ（インデックス分布式） １２２０ マイクロレンズ（リフロー熱ダレ式） ２２１ 遮光マスク １３２３ シートガラス １３２４ 対向透明電極 １３２５ 液晶層 １２５１ スぺーサー柱 １２５２ 周辺シール部 １３２６ 画素電極 １３２７ アクティブマトリックス駆動回路部 １３２８ シリコン半導体基板 １３２９ 基本絵素単位 １３０３ 偏光ビームスプリッター（ＰＢＳ） １３４０ Ｒ反射ダイクロイックミラー １３４１ Ｂ／Ｇ反射ダイクロイックミラー １３４２ Ｂ反射ダイクロイックミラー １３４３ 高反射ミラー １３５０ フレネルレンズ（第２コンデンサーレンズ） １３５１ 第１コンデンサーレンズ １３０６ ロッド型インテグレータ １３０７ 楕円リフレクター １３０８ アークランプ １３０９ スクリーン １３１０ パネルドライバー １３１１ デコーダー １３１２ インターフェース回路 １３１３ コントローラー １３１４ バラスト（アークランプ点灯回路） １３１５ 電源回路 １３１６ マイクロレンズ（従来例） １３１８ 透過型液晶画素（従来例）
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ
Ｈ０４Ｎ 5/74 Ｈ０４Ｎ 5/74 Ｋ
(56)参考文献 特開 平９−258703（ＪＰ，Ａ)
特開 平10−228262（ＪＰ，Ａ)
特開 平８−221038（ＪＰ，Ａ)
特開 平５−333361（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
G09G 3/00 - 3/38
H04N 5/66 - 5/74
G02F 1/133 505 - 580
Claims (5)
- 【請求項１】 １つ以上の走査用シフトレジスタを有す
るマトリクス基板において、 少なくとも１つの前記走査用シフトレジスタの出力がイ
ンバータを介して、チャンネル幅が共に同じであるｐＭ
ＯＳトランジスタとｎＭＯＳトランジスタから構成され
るＣＭＯＳトランスファーゲートスイッチのゲートに接
続されており、 前記ＣＭＯＳトランスファーゲートスイッチ をオフする
際に、前記ｐＭＯＳトランジスタのゲートに接続されているイ
ンバータが当該ｐＭＯＳトランジスタのゲートをオフす
る タイミングが、前記ｎＭＯＳトランジスタのゲートに接続されているイ
ンバータが当該ｎＭＯＳトランジスタのゲートをオフす
る タイミングより、 前記ｐＭＯＳトランジスタのゲートの電位がゲートがオ
フされてから当該ｐＭＯＳトランジスタのしきい値に達
するまでの時間と、前記ｎＭＯＳトランジスタのゲート
の電位がゲートがオフされてから前記ｎＭＯＳトランジ
スタのしきい値に達するまでの時間と、の差分だけ早
い、 ことを特徴とするマトリクス基板。 - 【請求項２】 前記ｎＭＯＳトランジスタのゲートに接
続されているインバータと前記ｐＭＯＳトランジスタの
ゲートに接続されているインバータのうち、前記ｎＭＯ
Ｓトランジスタのゲートに接続されているインバータの
入力にのみディレイ回路が接続されている請求項１記載
のマトリクス基板。 - 【請求項３】 前記ｎＭＯＳトランジスタのゲートに接
続されているインバータの入力と、前記ｐＭＯＳトラン
ジスタのゲートに接続されているインバータの出力とが
接続され、これらインバータが直列接続されている請求
項１記載のマトリクス基板。 - 【請求項４】 液晶表示装置において、請求項１乃至３
に何れか一項に記載のマトリクス基板と、液晶とを備え
たことを特徴とする液晶表示装置。 - 【請求項５】 請求項４に記載の液晶表示装置を用いた
ことを特徴とするプロジェクター。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29246997A JP3445121B2 (ja) | 1997-10-24 | 1997-10-24 | マトリクス基板と液晶表示装置及びこれを用いるプロジェクター |
| US09/176,271 US6559821B2 (en) | 1997-10-24 | 1998-10-21 | Matrix substrate and liquid crystal display as well as projector using the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29246997A JP3445121B2 (ja) | 1997-10-24 | 1997-10-24 | マトリクス基板と液晶表示装置及びこれを用いるプロジェクター |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11125804A JPH11125804A (ja) | 1999-05-11 |
| JP3445121B2 true JP3445121B2 (ja) | 2003-09-08 |
Family
ID=17782224
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29246997A Expired - Fee Related JP3445121B2 (ja) | 1997-10-24 | 1997-10-24 | マトリクス基板と液晶表示装置及びこれを用いるプロジェクター |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6559821B2 (ja) |
| JP (1) | JP3445121B2 (ja) |
Families Citing this family (30)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6512566B1 (en) * | 1997-10-24 | 2003-01-28 | Canon Kabushiki Kaisha | Matrix substrate, liquid crystal display device using it, and method for producing the matrix substrate |
| US6677613B1 (en) * | 1999-03-03 | 2004-01-13 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of fabricating the same |
| US6876145B1 (en) * | 1999-09-30 | 2005-04-05 | Semiconductor Energy Laboratory Co., Ltd. | Organic electroluminescent display device |
| US7286696B2 (en) * | 2000-10-18 | 2007-10-23 | Erickson Ronald R | Method and apparatus for utilizing representational images in commercial and other activities |
| TWI277057B (en) * | 2000-10-23 | 2007-03-21 | Semiconductor Energy Lab | Display device |
| US6927753B2 (en) | 2000-11-07 | 2005-08-09 | Semiconductor Energy Laboratory Co., Ltd. | Display device |
| US7088330B2 (en) * | 2000-12-25 | 2006-08-08 | Sharp Kabushiki Kaisha | Active matrix substrate, display device and method for driving the display device |
| CN1212598C (zh) * | 2001-04-26 | 2005-07-27 | 凌阳科技股份有限公司 | 液晶显示器的源驱动放大器 |
| JP4651221B2 (ja) * | 2001-05-08 | 2011-03-16 | パナソニック株式会社 | ディスプレイパネルの駆動装置 |
| JP2003179068A (ja) * | 2001-12-12 | 2003-06-27 | Hitachi Ltd | 画像表示装置およびその製造方法 |
| TWI237729B (en) * | 2001-12-24 | 2005-08-11 | Chi Mei Optoelectronics Corp | Energy recycling device for liquid crystal display device |
| EP1515181A4 (en) * | 2002-06-20 | 2008-07-30 | Sharp Kk | DISPLAY |
| JP4595296B2 (ja) * | 2002-09-18 | 2010-12-08 | セイコーエプソン株式会社 | 電気光学装置、電子機器及びプロジェクタ |
| JP3658401B2 (ja) * | 2002-09-20 | 2005-06-08 | キヤノン株式会社 | 固体撮像装置及びそれを用いたカメラ |
| US20040221211A1 (en) * | 2003-04-30 | 2004-11-04 | Chen Thomas W. | Individually adjustable back-bias technique |
| US7643053B2 (en) * | 2005-08-04 | 2010-01-05 | Victor Company Of Japan, Ltd. | Reflective liquid crystal display device and projection display apparatus using the same |
| KR100624135B1 (ko) * | 2005-08-17 | 2006-09-13 | 삼성에스디아이 주식회사 | 데이터 구동장치 및 이를 포함하는 유기전계발광표시장치 |
| TWI322318B (en) * | 2005-12-12 | 2010-03-21 | Au Optronics Corp | Active matrix substrate |
| JP5094191B2 (ja) * | 2006-04-18 | 2012-12-12 | キヤノン株式会社 | 反射型液晶表示装置及び液晶プロジェクターシステム |
| KR101407285B1 (ko) * | 2006-05-22 | 2014-06-13 | 엘지디스플레이 주식회사 | 액정표시장치 및 이의 구동방법 |
| TWI354254B (en) * | 2006-09-22 | 2011-12-11 | Chimei Innolux Corp | Liquid crystal panel and driving circuit of the sa |
| JP5215090B2 (ja) * | 2008-02-25 | 2013-06-19 | 三菱電機株式会社 | 画像表示装置及び画像表示装置用表示ユニット |
| TW201027497A (en) * | 2009-01-06 | 2010-07-16 | Chunghwa Picture Tubes Ltd | Method of driving scan lines of a flat panel display |
| JP5439837B2 (ja) | 2009-02-10 | 2014-03-12 | ソニー株式会社 | 表示装置 |
| US8416289B2 (en) * | 2009-04-28 | 2013-04-09 | Microsoft Corporation | Light-field display |
| RU2496154C1 (ru) * | 2009-09-02 | 2013-10-20 | Шарп Кабусики Кайся | Подложка устройства |
| JP5970758B2 (ja) * | 2011-08-10 | 2016-08-17 | セイコーエプソン株式会社 | 電気光学装置、電気光学装置の駆動方法および電子機器 |
| US10891910B2 (en) * | 2018-11-12 | 2021-01-12 | Himax Technologies Limited | Liquid crystal display device |
| CN112912779B (zh) * | 2019-07-02 | 2022-07-19 | 住友电工光电子器件创新株式会社 | 光模块 |
| CN114323089A (zh) * | 2020-10-12 | 2022-04-12 | 群创光电股份有限公司 | 光检测元件 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5200926A (en) * | 1987-12-28 | 1993-04-06 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit |
| JP2653099B2 (ja) * | 1988-05-17 | 1997-09-10 | セイコーエプソン株式会社 | アクティブマトリクスパネル，投写型表示装置及びビューファインダー |
| DE69223009T2 (de) * | 1991-08-02 | 1998-04-02 | Canon Kk | Flüssigkristall-Anzeigeeinheit |
| EP0609809B8 (en) * | 1993-02-01 | 2001-11-21 | Canon Kabushiki Kaisha | Liquid crystal display device |
| DE69529493T2 (de) * | 1994-06-20 | 2003-10-30 | Canon Kk | Anzeigevorrichtung und Verfahren zu ihrer Herstellung |
| JP3108861B2 (ja) | 1995-06-30 | 2000-11-13 | キヤノン株式会社 | アクティブマトリクス基板、該基板を用いた表示装置、及びこれらの製造方法 |
| JP3513371B2 (ja) * | 1996-10-18 | 2004-03-31 | キヤノン株式会社 | マトリクス基板と液晶装置とこれらを用いた表示装置 |
| JP3249077B2 (ja) * | 1996-10-18 | 2002-01-21 | キヤノン株式会社 | マトリクス基板と液晶装置 |
-
1997
- 1997-10-24 JP JP29246997A patent/JP3445121B2/ja not_active Expired - Fee Related
-
1998
- 1998-10-21 US US09/176,271 patent/US6559821B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US20020036606A1 (en) | 2002-03-28 |
| JPH11125804A (ja) | 1999-05-11 |
| US6559821B2 (en) | 2003-05-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3445121B2 (ja) | マトリクス基板と液晶表示装置及びこれを用いるプロジェクター | |
| JP3571887B2 (ja) | アクティブマトリクス基板及び液晶装置 | |
| JP3513371B2 (ja) | マトリクス基板と液晶装置とこれらを用いた表示装置 | |
| JP3188411B2 (ja) | 反射型液晶装置用画素電極基板、該画素電極基板を用いた液晶装置及び該液晶装置を用いた表示装置 | |
| JP3249077B2 (ja) | マトリクス基板と液晶装置 | |
| US6809790B2 (en) | Matrix substrate, liquid crystal display device using it, and method for producing the matrix substrate | |
| JP3249079B2 (ja) | マトリクス基板と液晶表示装置と投写型液晶表示装置 | |
| JPH10177371A (ja) | マトリクス基板と液晶装置とこれを用いた表示装置 | |
| JPH10254370A (ja) | 表示パネル及びそれを用いた投射型表示装置 | |
| JP3279234B2 (ja) | 半導体装置の製造方法 | |
| JPH11125834A (ja) | マトリクス基板及び液晶表示装置と投写型液晶表示装置 | |
| JPH11126051A (ja) | マトリクス基板と液晶表示装置及びこれを用いる投写型液晶表示装置 | |
| JPH11133457A (ja) | マトリクス基板と表示装置及びその製造方法及び投写型液晶表示装置 | |
| JP3630945B2 (ja) | 液晶表示装置 | |
| JP3230659B2 (ja) | 半導体装置、表示装置用基板、該表示装置用基板を用いた液晶装置、投写型液晶表示装置、及び表示装置 | |
| JP3199311B2 (ja) | 表示装置用基板、この基板を用いた液晶装置、表示装置、投射型液晶表示装置、及び表示装置用基板の製造方法 | |
| JPH11135622A (ja) | 半導体装置及び液晶表示装置及び投射型液晶表示装置及び製造方法 | |
| JP3423593B2 (ja) | 液晶表示装置及びその製造方法及び表示装置用基板及び投射型液晶表示装置 | |
| JP3423592B2 (ja) | 表示装置用基板とその製造方法及び液晶表示装置及び投射型液晶表示装置 | |
| JPH11126035A (ja) | 表示装置、液晶表示装置及びそれを用いた液晶プロジェクター | |
| JP2001147426A (ja) | 画素電極基板及びそれを用いた反射型液晶装置 | |
| JP2000330124A (ja) | 電極基板の製造方法、及び液晶素子 | |
| JPH11133456A (ja) | マトリクス基板と液晶表示装置とこれを用いた表示装置と液晶プロジェクター装置 | |
| JP2000180884A (ja) | 液晶表示装置 | |
| JPH11135497A (ja) | 層間絶縁膜及び表示装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080627 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090627 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090627 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100627 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110627 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120627 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120627 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130627 Year of fee payment: 10 |
|
| LAPS | Cancellation because of no payment of annual fees |