JPH08106272A - 表示装置駆動回路 - Google Patents

表示装置駆動回路

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JPH08106272A
JPH08106272A JP6263097A JP26309794A JPH08106272A JP H08106272 A JPH08106272 A JP H08106272A JP 6263097 A JP6263097 A JP 6263097A JP 26309794 A JP26309794 A JP 26309794A JP H08106272 A JPH08106272 A JP H08106272A
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signal
circuit
counter
display device
output
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Jun Koyama
潤 小山
Ritsuko Suzuki
律子 鈴木
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Original Assignee
Semiconductor Energy Laboratory Co Ltd
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Abstract

(57)【要約】 【目的】 シフトレジスタによらない線順次走査駆動回
路とし、良好な表示状態を得、歩留まりの向上を図る。
入力信号線および端子数の大幅な削減をし、表示装置の
小型化を促進する。駆動回路の増設なく双方向選択を可
能とする。 【構成】 同期式クロックカウンタと、該同期式クロッ
クカウンタの出力を、アドレス信号として入力するアド
レスデコーダ回路と、該アドレスデコーダ回路に接続さ
れた複数の信号線または走査線と、を有する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、表示装置の駆動回路に
関する。特に液晶表示に適する駆動回路に関する。
【０００２】
【従来の技術】現在、アクティブマトリクス型の液晶表
示装置のような表示装置の駆動回路として、シフトレジ
スタを用いた線順次走査回路が主流である。階調表示を
与えるための階調信号としては、デジタル方式とアナロ
グ方式の２つに分けられるが、どちらの場合もN 段（N
：水平方向または垂直方向の画素数）直列接続された
シフトレジスタに入力信号を入れ、信号を遅延・伝達さ
せることで線順次走査を行なっている。シフトレジスタ
１段にはサンプルホールド回路や信号増幅回路が接続さ
れており、それら回路を通って信号線を通じて画素部に
信号が伝達される。
【０００３】液晶表示装置全体の概略図を図１に示す。
同一のガラス基板上に、信号線駆動回路(101) と走査線
駆動回路(102) が配置され、さらに表示装置中心部には
液晶画素部(103) が配置されている。各駆動回路と液晶
画素部とは、列方向の信号線Ｘ１，Ｘ２，・・・と行方
向の走査線Ｙ１，Ｙ２，・・・によって接続されてい
る。信号線と走査線の交点の各々には、スイッチング素
子として薄膜トランジスタ（以下TFT ）がマトリクス状
に配置されている。TFT のソースは信号線に、ゲートは
走査線に、ドレインは画素電極に接続されている。画素
電極は、液晶を挟んで対向電極と相対向している。信号
線駆動回路(101) により信号線が線順次されるのと同期
して、走査線駆動回路(102) より走査線に信号が送ら
れ、画像表示に必要な信号が与えられる。
【０００４】この１例として、アナログ方式の線順次駆
動回路を図２に示す。ここで信号線駆動回路は(201) ，
走査線駆動回路は(202) である。信号線駆動回路におい
て、シフトレジスタには、電源電圧Vdd(203)とVss(20
4)、そしてCP(205) が接続されており、入力されたスタ
ートパルスSP(206) は内部で直列接続されたフリップフ
ロップ（以下F.F.）を遅延・伝達していく。各シフトレ
ジスタの出力は、Q0,Q1,・・・Qnであり、これらをタイ
ミング信号として、ビデオ信号(207) からアナログスイ
ッチ(208) によるサンプリング回路を介して、階調デー
タをサンプリングする。サンプリングされたアナログ階
調データは、画素部に入る前に、一度サンプルホールド
回路であるアナログメモリ(209) に蓄積される。蓄積さ
れた階調データは、外部から入力されるラッチパルス(2
10) によって走査タイミングをとり、アナログバッファ
(211) で信号をインピーダンス変換した後、信号線(21
2) を通じて画素部(213) に伝達される。シフトレジス
タ各段を通してこのような経路が取られ、画像の線順次
走査が行われる。
【０００５】以上、アナログ方式における線順次走査駆
動回路の例を示したが、サンプルホールド回路としては
アナログ方式ではアナログメモリ（容量）が、デジタル
方式ではラッチが用いられ、そこで信号が保持される。
どちらもシフトレジスタによる線順次走査には変わりが
なく、１つの回路不良により、それより後段のシフトレ
ジスタに信号が伝わらなくなってしまうため、良好な表
示状態は得られず、表示装置としての歩留まりの低さは
変わらない。
【０００６】これを改善すべく、シフトレジスタ部分を
デコーダ回路と置き換えアドレス信号で直接表示画素部
を選択するデコーダ式駆動回路が考えられている。デジ
タル方式のデコーダ式駆動回路を図３に示す。外部端子
から表示したい画素のアドレス信号がアドレスデコーダ
(301) に入力され、２進数のデジタル信号として表示画
素が選択される。このアドレス信号は、画像信号のビッ
ト数分並列に接続されたラッチ１(302)のラッチパルス
(303) となる。ラッチはD 型( ディレイ型）型フリップ
フロップ（以下D-F.F.）で構成されている。これらラッ
チには階調を選択するデータ信号(304) が入力信号をし
て入り、前アドレスデコーダから出力された信号（ラッ
チパルス）のタイミングによって表示すべき画像データ
の階調を選択し、内部にロジックとして保存する。
【０００７】ここで選択された信号は、ラッチ１に直列
接続された次なるラッチ２(305) の入力信号として取り
込まれる。このラッチ２で外部から取り込んだラッチパ
ルス(306) により表示装置の１回の走査タイミングと同
期した信号を出力し、表示すべき画像データの階調を選
択した状態でデコーダ(307) に入る。デコーダの出力
は、あらかじめ階調に対応した電位を抵抗分割して用意
された階調信号(308) 接続されているアナログスイッチ
(309) のゲート側に入り、表示が必要な画素とその階調
を選択する。選択されたデジタル表示データは信号線(3
10) を通して表示が必要とされる画素へ伝達される。
【０００８】このデコーダ式駆動回路では１つの回路不
良が他に及ぼす影響がなく、良好な表示状態を得ること
ができ、表示装置としての歩留まりは著しく向上する。
またランダムアクセスによる表示駆動回路のため低消費
電力化が可能で、これに伴い低コスト化も期待される。
【０００９】しかしながらこのデコーダ方式駆動回路で
は、ビット数が多くなるほど、それに伴って入力端子数
も増加する。入力端子には、外部よりのアドレス信号線
が接続される。入力端子はアドレス信号線と接続するた
めに基板上の領域を大きく専有する。そのために入力端
子数が多いと、入力端子を設けるための領域が増加し、
表示装置小型化の妨げになるという新たな問題が生じて
いた。さらに配線が多くなり、それらが隣接してランダ
ムに電圧がかかるためクロストークの問題が生じる恐れ
がある。
【００１０】また、図４に示す、液晶プロジェクタに代
表される一般的な投影型表示装置において、３板式では
Ｒ（赤色) ・Ｇ（緑色) ・Ｂ（青色）の液晶ライト・バ
ルブ(401・402 ・403)がそれぞれ独立して３枚使用され
る。ランプによる光は偏光プリズムを利用することによ
りダイクロイック・ミラーを介して赤色液晶パネルには
赤色偏光成分が、緑色液晶パネルには緑色偏光成分が、
青色液晶パネルには青色偏光成分がそれぞれ入射され
る。このとき、ライト・バルブを通った後、G 色・B 色
は反射鏡により偶数回反転されるが、R 色は奇数回反転
される。したがってR 色では画像が反転していなければ
ならない。そのためR 色の駆動回路のみ、走査線（また
は信号線）の選択方向を逆方向にする必要がある。
【００１１】通常の駆動回路においては、例えば走査線
の逆方向選択を行うためには、走査線駆動回路が表示装
置の左側に１つ設けられている。これを図５に示すよう
な、走査線駆動回路が液晶表示部の左右に、順方向選択
用の駆動回路と、逆方向選択用の駆動回路が１つずつ、
または左に双方の駆動回路が取り付けられた、双方向駆
動回路とすることが考えられている。これは順方向と逆
方向の２種類の表示装置を作製するのに比較して、２種
類のマスクを作製する必要はなく、製造工程の増加もな
いため、低コスト化は可能であるが、駆動回路が増える
分、表示装置自体が大きくなることは避けられない。ま
た、不良の発生率も増加し、歩留り低下の大きな要因と
なる。
【００１２】
【発明が解決しようとする課題】シフトレジスタによる
遅延信号伝達方式線順次走査では、１つの回路不良によ
り次段回路に信号が伝達されず回路全部が働かなくなっ
てしまうため、良好な表示が得られず、表示装置全体と
しては歩留まりが低かった。このためシフトレジスタに
よらない線順次走査駆動回路を採用することで、良好な
表示状態を得、歩留まりの向上を図る。
【００１３】またアドレスデコーダ方式の駆動回路で
は、ビット数に伴う入力端子数の増加のため表示回路の
小型化を妨げている。本発明は端子数の大幅な削減を
し、表示装置の小型化を促進する。
【００１４】さらにアドレスデコーダ方式駆動回路にお
いては、アドレス信号のビット数の増加に伴い配線の増
加、配線に必要な領域の増加が避けられない。しかもこ
のアドレス信号線にはランダムに電圧がかかるためクロ
ストークが生じる可能性がある。ここでクロストークを
避けるために入力信号線をできるだけ少なくする。
【００１５】また、シフトレジスタ回路による駆動回路
においては、反転画像を得るための信号線や走査線の双
方向選択を行うためには、順方向選択用の駆動回路と、
逆方向選択用の駆動回路の２種類を設ける必要があっ
た。そのため本発明においては、駆動回路の増設なく双
方向選択を可能とする。
【００１６】
【課題を解決するための手段】上記課題を解決するため
に、本明細書で開示する発明の一つは、同期式クロック
カウンタと、該同期式クロックカウンタの出力を、アド
レス信号として入力するアドレスデコーダ回路と、該ア
ドレスデコーダ回路に接続された複数の信号線または走
査線と、を有することを特徴とする表示装置駆動回路で
ある。
【００１７】また、本明細書で開示する他の発明の一つ
は、同期式クロックカウンタと、該同期式クロックカウ
ンタの出力を、アドレス信号として入力するアドレスデ
コーダ回路と、該アドレスデコーダ回路に接続された複
数の信号線または走査線と、を有し、前記同期式クロッ
クカウンタは、アップ・ダウンカウンタであること、を
特徴とする表示装置駆動回路である。
【００１８】また、本明細書で開示する他の発明の一つ
は、多階調表示を行うアクティブマトリクス型表示装置
の駆動回路において、信号線駆動回路は、同期式クロッ
クカウンタと、該同期式クロックカウンタの出力を、ア
ドレス信号として入力するアドレスデコーダ回路と、階
調データを保持する階調保持回路と、前記階調保持回路
で保持された階調データの出力タイミングを、前記表示
装置の走査タイミングと同期させる階調同期回路と、前
記階調同期回路で同期された階調データを、アナログ階
調電圧に変換する回路と、を有することを特徴とする表
示装置駆動回路である。
【００１９】また、本明細書で開示する他の発明の一つ
は、多階調表示を行うアクティブマトリクス型表示装置
の駆動回路において、信号線駆動回路は、同期式クロッ
クカウンタと、該同期式クロックカウンタの出力を、ア
ドレス信号として入力するアドレスデコーダ回路と、階
調データを保持する階調保持回路と、前記階調保持回路
で保持された階調データの出力タイミングを、前記表示
装置の走査タイミングと同期させる階調同期回路と、前
記階調同期回路で同期された階調データを、アナログ階
調電圧に変換する回路と、を有し、前記同期式クロック
カウンタは、アップ・ダウンカウンタであることを特徴
とする表示装置駆動回路である。
【００２０】また、本明細書で開示する他の発明の一つ
は、アクティブマトリクス型表示装置の駆動回路におい
て、走査線駆動回路は、同期式クロックカウンタと、該
同期式クロックカウンタの出力を、アドレス信号として
入力するアドレスデコーダ回路と、前記アドレスデコー
ダより出力された信号を増幅して走査線に出力する増幅
回路と、を有することを特徴とする表示装置駆動回路で
ある。
【００２１】また、本明細書で開示する他の発明の一つ
は、アクティブマトリクス型表示装置の駆動回路におい
て、走査線駆動回路は、同期式クロックカウンタと、該
同期式クロックカウンタの出力を、アドレス信号として
入力するアドレスデコーダ回路と、前記アドレスデコー
ダより出力された信号を増幅して走査線に出力する増幅
回路と、を有し、前記同期式クロックカウンタは、アッ
プ・ダウンカウンタであることを特徴とする表示装置駆
動回路である。
【００２２】すなわち本発明は、アドレスデコーダ回路
により信号線や走査線の選択を行い、アドレスデコーダ
回路に入力されるアドレス信号として、同期式クロック
カウンタの出力を用いたものである。
【００２３】同期式カウンタは、クロック信号を入力信
号とし、信号線や走査線を数えるのに必要な数のビット
数を有する、並列接続されたJK-F.F. により構成され
る。本発明は、この同期式カウンタの、クロック入力に
対する出力をアドレス信号として、アドレスデコーダ回
路に入力する。この構成によって、シフトレジスタを用
いない、すなわち、遅延信号伝達式でない線順次走査が
可能となる。
【００２４】この本発明の表示装置駆動回路は、駆動回
路への入力信号線が、クロックパルスのみの１本で済
み、単にアドレスデコーダ方式により信号線や走査線を
選択する方式に比較して、入力端子数は大幅に削減でき
る。これにより装置を小型化できる。
【００２５】また、アドレスデコーダ回路は、一信号線
（または一走査線）に接続された回路に不良が生じて
も、他の信号線（または走査線）に接続された回路の動
作に影響しない。したがって、シフトレジスタ回路を用
いた駆動回路において問題となっていた、回路不良が発
生した際の、不良箇所より後段すべてが表示不良となる
ことを防ぐことができる。その結果、良好な表示を行う
表示装置を歩留り良く得ることができる。
【００２６】また、本発明の駆動回路においては、同期
式カウンタを、クロック信号の立ち上がりで動作させる
か（アップカウント）、立ち下がりで動作させるか（ダ
ウンカウント）を選択することによって、信号線や走査
線を選択する方向を、順方向、逆方向に容易に変えるこ
とができ、駆動回路を増やすことなく双方向駆動が可能
になる。
【００２７】カウンタについて以下に説明を行う。カウ
ンタには大きく分けて非同期式カウンタと同期式カウン
タがある。まず非同期式カウンタを図６に示す。クロッ
クパルスCP(601) を入力信号とするJK-F.F. が、信号線
や走査線を数えるのに必要なビット数だけN段直列接続
されている。例えば水平方向の画素数が５００、すなわ
ち信号線数が５００の場合、信号線駆動回路の入力には
９ビットが必要である。
【００２８】２段目以降のJK-F.F. の入力信号は前段の
出力信号である。入力されるクロックパルスをカウント
するためには１段目のJK-F.F. はクロックパルスが入る
たびに反転するように、また２段目JK-F.F. はクロック
パルスが２発入るたびに信号を反転させ、それ以外では
信号を保持することが要求される。そのため１段目のJK
-F.F. はクロックパルスが入るたびに反転するようにJ,
K入力ともにHigh信号にしておく。同様に２段目以降も
J,K はHighで固定し、入力信号がHigh（以下H ）からLo
w （以下L ）に変わるタイミングで出力が立つようにす
る。このようにして得られる波形を図７に示す。
【００２９】しかしこの非同期式カウンタでは２段目以
降のカウントが前段出力に依存するため、実際には伝達
遅延時間の蓄積が生じ高速動作が困難になると同時に、
この信号の遅れが重なってハザードが生じてしまい、高
いクロック周波数の対応には不適当である。このため、
本発明には同期式カウンタを採用する。
【００３０】
【実施例】本実施例では、本発明構成を有するアクティ
ブマトリクス型の液晶表示装置の例について示す。本実
施例における液晶表示装置は、図１の構成を有し、信号
線駆動回路(101)および走査線駆動回路(102) 共に、同
期式カウンタの出力が、アドレスデコーダ回路へ入力さ
れるアドレス信号となる、本発明の構成を有する。液晶
画素部(103) は、マトリクス状に配列された画素電極と
対向電極とが、液晶を介して対向して設けられている。
各画素電極にはスイッチング素子の薄膜トランジスタ
（TFT ）のドレイン電極が接続されている。各TFT のソ
ース電極には信号線が、ゲート電極には走査線が接続さ
れている。
【００３１】本実施例における信号線駆動回路の構成を
図９に示す。ここで、同期式カウンタ(902) について説
明する。同期式カウンタは、前段出力を入力信号として
取り込まずに、クロックパルスを各段に入力信号として
与え、さらにJ,K を制御することで、非同期式カウンタ
の欠点である時間遅延のない正確なカウントを行うもの
である。
【００３２】図８に示すように、同期式カウンタはクロ
ックパルスを入力信号とするJK-F.F. を、信号線を数え
るのに必要なビット数だけN 段並列接続することで構成
される。ここでは、画素構成が500 ×500 のモノクロ表
示を行うため、信号線駆動回路の入力には9 ビットが必
要である。ここでクロックパルスは各段に同時に入力さ
れている。
【００３３】この回路動作は以下の通りである。Qn段目
の出力においてQn-1の出力信号を保持したいときは、J,
K 入力をともにL 信号にし、Qn段目の出力においてQn-1
の出力信号を強制的に反転させたいときにはJ,K 入力と
もにH信号にする必要がある。そこで１段目のJK-F.F.
はクロックパルスが入るたびに反転するようにJ,K 入力
ともにH 信号にしておく。この出力波形が図７(a) であ
る。
【００３４】２段目JK-F.F. はクロックパルスが２発入
るたびに信号を反転させ、それ以外では信号を保持する
ことが要求される。そのためJ,K 入力としては前段JK-
F.F.の出力信号が使われる。つまりはじめからJ,K をH
で固定せずに前段出力がH になった後に自ら保持してい
る信号を反転させる。この出力波形が図７(b) である。
【００３５】３段目以降はJ,K を以下のように制御す
る。波形図７からQnの出力が反転する（つまりJ,K ＝H
となる）のはQ0,Q1,・・・,Qn-1 がすべてH のときであ
ることが分かる。このことからQ0,Q1,・・・,Qn-1 のAN
D をｎ段目JK-F.F. のJ,K の入力信号とすると、Q0,Q1,
・・・,Qn-1 すべてがHのときにはJ,K ＝H となってｎ
段目JK-F.F. の出力が反転し、それ以外の時には信号が
保持されることになる。このようにして出力された波形
が図７(C) である。
【００３６】図９に示す信号線駆動回路において、クロ
ックパルスCP(901) が入力信号として同期式カウンタ(9
02) へ入力される。ここでカウントされたクロックの数
をアドレス信号とみなし、アドレス線(903) を通してア
ドレスデコーダ(904) に信号が入力され、２進数のデジ
タル信号として表示画素が選択される。したがってアド
レス信号線は、クロックカウンタ以前には存在せず、ク
ロックパルスのための配線１本のみが、クロックカウン
タから外部接続端子へと引き出される。
【００３７】このアドレス信号は、画像信号（階調信
号）のビット数分並列に接続されたラッチ１(905) のラ
ッチパルス(906) となる。ラッチはディレイフリップフ
ロップ回路（以下D-F.F.）で構成されている。これらラ
ッチには、階調データを供給するデータ信号(907) が入
力信号として入る。ラッチは、アドレスデコーダ(904)
から出力された信号（ラッチパルス(906))のタイミング
によって、データ信号(907) より供給される階調信号を
取込み、結果を内部にロジックとして保存する。
【００３８】ここで選択された信号は、ラッチ１に直列
接続された、次なるラッチ２(908)の入力信号として取
り込まれる。このラッチ２は、外部から取り込んだラッ
チパルス(909) により表示装置の１回の走査タイミング
と同期した信号を出力し、表示すべき画像データの階調
を選択した状態でデコーダ(910) に入る。デコーダの出
力は、入力された階調データに対応したアナログスイッ
チ(912)のゲート側に入る。アナログスイッチは、階調
信号(911) に接続されている。階調信号(911) は、階調
に対応した電位を抵抗分割して用意されている。このよ
うにして選択された階調電位が、信号線(913) を通して
表示が必要とされる画素へ出力される。必要があれば、
階調電位を、画素へ出力する前に増幅回路により増幅さ
せてもよい。
【００３９】次に双方向駆動について説明する。双方向
駆動を行う場合、クロック信号の立ち上がりで動作させ
るか、立ち下がりで動作させるかの選択が可能なアップ
・ダウンカウンタを用いる。アップ・ダウンカウンタの
論理回路図を図１０に示す。アップカウンタ・ダウンカ
ウンタの切り替えスイッチ入力S(1001) において入力を
H にするとアップカウンタとなりクロックの立ち下がり
で動作し、入力をL にするとダウンカウンタとなりクロ
ックの立ち上がりで動作するようになっている。
【００４０】アップ・ダウンカウンタの回路動作を以下
に説明する。１段目のJK-F.F. はこれまでと同様、クロ
ックパルスが入るたびに反転するようにJ,K 入力ともに
H に固定する。２段目以降のJ,K には、アップ・ダウン
切り換えスイッチ入力S とQ0,Q1,...,Qn-1のNAND(100
2)、スイッチ入力S をインバータに通したS ＿(1008)と
Q ＿0,Q＿1,...,Q ＿n-1 のNAND(1003)をとり、それら
出力をインバータに通してOR(1004)をとったものが入力
される。
【００４１】アップ・ダウン切り換えスイッチの入力S
(1001) をS ＝H としたときの回路動作を以下に示す。
２段目JK-F.F. において、上段NAND出力(1005)はQn-1=H
のときL、Qn-1=LのときH となる。つまり切り換え信号
としてH が固定して入力されているため、Qn-1のレベル
によって出力は変化する。これに対し、下段NAND出力(1
006)はL が固定信号として入っているためQ ＿n-1 のレ
ベルによらず常に出力はH となる。そこでインバータを
通してORに入る信号はQn-1=HのときH,L となり出力(100
7)はH （Qnは信号反転）、Qn-1=LのときL,L となり出力
(1007)はL （Qnは信号保持）となる。
【００４２】２段目以降も同様にして出力波形を追った
ものが図１１である。つまりアップ・ダウン切り換えス
イッチの入力S をS ＝H としたときはアップカウンタと
して働き、Q0,Q1,・・・,Qn-1 がすべてH のときにJ,K=
H となって信号が反転し、Q0,Q1,・・・,Qn-1 のうち１
つでもL が入っているとQnは信号保持状態となる。
【００４３】アップ・ダウン切り換えスイッチの入力S
をS ＝L としたときの回路動作を以下に示す。２段目JK
-F.F. において、上段NAND出力(1005)はL が固定信号と
して入っているためQn-1のレベルによらず常に出力はH
となる。これに対し、下段NAND出力(1006)はQn-1=Hのと
きはL 、Qn-1=LのときはH となる。つまり切り換え信号
の反転信号としてH が固定して入力されているため、Qn
-1のレベルによって出力は変化する。そこでインバータ
を通してORに入る信号はQn-1=HのときL,L となり出力(1
007)はL （Qnは信号保持）、Qn-1=LのときH,L となり出
力(1007)はH （Qnは信号反転）となる。
【００４４】同様にして出力波形を追ったものが図１２
である。つまりアップ・ダウン切り換えスイッチの入力
S をS ＝L としたときはダウンカウンタとして働き、Q
0,Q1,・・・,Qn-1 がすべてL のときにJ,K=H となってQ
nは信号反転し、Q0,Q1,・・・,Qn-1 のうち１つでもH
が入っているとQnは信号保持状態となる。
【００４５】このようにして、信号線の選択方向を、ア
ップ・ダウン切り換えスイッチにより極めて容易に切り
換えることが可能である。たとえば、信号線を選択する
方向を、左から右へ移っていく状態から、右から左へ移
っていくように切り換えることができ、左右が反転した
画像が容易に得られた。
【００４６】次に、本実施例における走査線駆動回路の
ブロック図を図１３に示す。ここでは、走査線駆動回路
においても、同期式クロックカウンタの出力を、アドレ
スデコーダ回路へアドレス信号として入力している。図
１３において、クロックパルスCP(1301)を入力信号とす
る同期式カウンタ(1302)の出力を、アドレスデコーダ(1
303)へ入力されるアドレス信号とする。このアドレス指
定により選択された走査線(1304)ではレベルシフタ(130
5)、バッファ(1306)により信号を増幅し、一ラインの各
画素の薄膜トランジスタのゲート電極が接続された画素
部(1307)に伝達する。
【００４７】この走査線駆動回路において、同期式クロ
ックカウンタをアップ・ダウンカウンタとして設けるこ
とで、走査線の選択方向を切り換えることが可能であ
り、この場合、切り換えにより、表示画像の上下が反転
できた。
【００４８】以上に示した、本発明の構成を有する液晶
表示装置は、信号線の１本が不良で表示できなくても、
他の信号線はその影響を受けることなく、良好な表示状
態を得ることができた。また、アドレス信号線の配線が
なく、クロックパルス用配線のみが回路の周辺に延長し
ているため、アドレス信号線の接続領域が不要となり、
装置として小型化に適したものとなった。また、この液
晶表示装置３つを図４に示す投射式表示装置に用いて、
同じ構成を有する表示装置にて、駆動回路の増設なく反
転表示画像と非反転画像を得ることができ、良好な投射
画像が得られた。
【００４９】
【発明の効果】以上のように、本発明により、シフトレ
ジスタによる遅延信号伝達式の線順次走査（選択）駆動
回路に替わる線順次走査（選択）が可能となった。この
ため、１つの信号線（または走査線）に接続された回路
の不良も、それより次段の回路の動作に影響を与えるこ
とがなくなり、良好な表示状態が得られた。その結果表
示装置全体の歩留まりを大幅に向上できた。
【００５０】アドレスデコーダ使用による外部入力端子
の増加に伴う表示装置の大型化・入力線増加によるクロ
ストーク発生の可能性という問題点を、同期式カウンタ
を取り入れることで解決できた。アドレスデコーダ回路
にアドレス値を直接供給して駆動する場合に比較して、
アドレス信号供給用の配線が１本と激減するため、装置
の小型化を促進できた。
【００５１】また、クロックカウンタ回路において、立
ち上がり動作と立ち下がり動作のどちらかを選択するこ
とにより、１つの駆動回路で信号線や走査線の選択する
方向を切り換えることが可能となる。このことから設計
と製造工程において簡略化がはかられ、コスト低減を実
現できる。特に投射型表示装置において、反転画像を表
示する液晶表示装置と、非反転画像を表示する液晶表示
装置とが求められている場合において、低コスト化を促
す。
【００５２】また、本発明の駆動回路は、信号線駆動回
路、走査線駆動回路のどちらにも使用可能である。
【図面の簡単な説明】
【図１】 液晶表示装置全体の概略図である。
【図２】 アナログ方式の線順次走査駆動回路を示す図
である。
【図３】 アドレスデコーダを用いたデジタル駆動回路
を示した図である。
【図４】 ３板式投影型表示装置ディスプレイの構造を
示した図である。
【図５】 双方向ドライバを搭載した表示装置の概略図
である。
【図６】 非同期式カウンタの論理回路図である。
【図７】 カウンタ回路の出力波形図である。
【図８】 同期式カウンタの論理回路図である。
【図９】 実施例で用いられる、カウンタを用いた信号
線駆動回路を示す図である。
【図１０】 アップダウンカウンタの論理回路図であ
る。
【図１１】 アップカウンタの出力波形図である。
【図１２】 ダウンカウンタの出力波形図である。
【図１３】 実施例で用いられる、カウンタを用いた走
査線駆動回路を示す図である。
【符号の説明】
１０１ 信号線駆動回路 １０２ 走査線駆動回路 １０３ 液晶画素部 ２０１ 信号線駆動回路 ２０２ 走査線駆動回路 ２０３ Ｖｄｄ ２０４ Ｖｓｓ ２０５ クロックパルス ２０６ スタートパルス ２０７ ビデオ信号 ２０８ アナログスイッチ ２０９ アナログメモリ ２１０ ラッチパルス ２１１ アナログバッファ ２１２ 信号線 ２１３ 画素部 ３０１ アドレスデコーダ ３０２ ラッチ１ ３０３ ラッチパルス ３０４ データ信号 ３０５ ラッチ２ ３０６ ラッチパルス ３０７ デコーダ ３０８ 階調信号 ３０９ アナログスイッチ ３１０ 信号線 ６０１ クロックパルス ９０１ クロックパルス ９０２ 同期式カウンタ ９０３ アドレス線 ９０４ アドレスデコーダ ９０５ ラッチ１ ９０６ ラッチパルス ９０７ データ信号 ９０８ ラッチ２ ９０９ ラッチパルス ９１０ デコーダ ９１１ 階調信号 ９１２ アナログスイッチ ９１３ 信号線 １００１ 切り換えスイッチ入力Ｓ １００２ ＮＡＮＤ １００３ ＮＡＮＤ １００５ 上段ＮＡＮＤ出力 １００６ 下段ＮＡＮＤ出力 １００７ 出力 １００８ スイッチ入力をインバータに通したＳ １３０１ クロックパルス １３０２ 同期式カウンタ １３０３ アドレスデコーダ １３０４ 走査線 １３０５ レベルシフタ １３０６ バッファ １３０７ 画素部

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】同期式クロックカウンタと、 該同期式クロックカウンタの出力を、アドレス信号とし
    て入力するアドレスデコーダ回路と、 該アドレスデコーダ回路に接続された複数の信号線また
    は走査線と、 を有することを特徴とする表示装置駆動回路。
  2. 【請求項２】同期式クロックカウンタと、 該同期式クロックカウンタの出力を、アドレス信号とし
    て入力するアドレスデコーダ回路と、 該アドレスデコーダ回路に接続された複数の信号線また
    は走査線と、 を有し、 前記同期式クロックカウンタは、アップ・ダウンカウン
    タであること、を特徴とする表示装置駆動回路。
  3. 【請求項３】多階調表示を行うアクティブマトリクス型
    表示装置の駆動回路において、信号線駆動回路は、 同期式クロックカウンタと、 該同期式クロックカウンタの出力を、アドレス信号とし
    て入力するアドレスデコーダ回路と、 階調データを保持する階調保持回路と、 前記階調保持回路で保持された階調データの出力タイミ
    ングを、前記表示装置の走査タイミングと同期させる階
    調同期回路と、 前記階調同期回路で同期された階調データを、アナログ
    階調電圧に変換する回路と、 を有することを特徴とする表示装置駆動回路。
  4. 【請求項４】多階調表示を行うアクティブマトリクス型
    表示装置の駆動回路において、信号線駆動回路は、 同期式クロックカウンタと、 該同期式クロックカウンタの出力を、アドレス信号とし
    て入力するアドレスデコーダ回路と、 階調データを保持する階調保持回路と、 前記階調保持回路で保持された階調データの出力タイミ
    ングを、前記表示装置の走査タイミングと同期させる階
    調同期回路と、 前記階調同期回路で同期された階調データを、アナログ
    階調電圧に変換する回路と、 を有し、 前記同期式クロックカウンタは、アップ・ダウンカウン
    タであることを特徴とする表示装置駆動回路。
  5. 【請求項５】アクティブマトリクス型表示装置の駆動回
    路において、走査線駆動回路は、 同期式クロックカウンタと、 該同期式クロックカウンタの出力を、アドレス信号とし
    て入力するアドレスデコーダ回路と、 前記アドレスデコーダより出力された信号を増幅して走
    査線に出力する増幅回路と、 を有することを特徴とする表示装置駆動回路。
  6. 【請求項６】アクティブマトリクス型表示装置の駆動回
    路において、走査線駆動回路は、 同期式クロックカウンタと、 該同期式クロックカウンタの出力を、アドレス信号とし
    て入力するアドレスデコーダ回路と、 前記アドレスデコーダより出力された信号を増幅して走
    査線に出力する増幅回路と、 を有し、 前記同期式クロックカウンタは、アップ・ダウンカウン
    タであることを特徴とする表示装置駆動回路。
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