JP4748884B2 - レベルシフタ - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、表示装置の駆動回路に用いられるレベルシフタに関し、特にその駆動回路の構成に、絶縁体上に形成される薄膜トランジスタ（以下、ＴＦＴと記す）を用いた表示装置の駆動回路に用いられるレベルシフタに関する。なお、本明細書において、表示装置とは、ＬＣＤ（液晶ディスプレイ）、ＯＬＥＤ（有機ＥＬディスプレイ）等に用いるものを指す。
【０００２】
【従来の技術】
近年、半導体製造技術の微細化が進み、それに伴うＬＳＩの小型化によって、携帯端末等の小型機器への応用も進むことで、低消費電力化が要求されるようになり、現在では、３．３[Ｖ]駆動などの低電源電圧駆動のＬＳＩが主流となっている。
【０００３】
一方で、携帯端末やコンピュータ用モニタなどの用途として近年需要の増加が著しいＬＣＤ（液晶ディスプレイ）は、液晶の駆動を１０[Ｖ]〜２０[Ｖ]の電圧振幅の信号によって行われることが多く、その駆動回路には対応する高電源電圧で駆動する回路部が少なくとも存在する。
【０００４】
したがって、前述の低電源電圧で駆動されるコントローラＬＳＩと、高電源電圧で駆動される液晶駆動用回路との間は、信号の振幅電圧幅を変化させるレベルシフタをもって接続することが不可欠となる。
【０００５】
図１２（Ａ）（Ｂ）に、通常広く用いられているレベルシフタの回路図を示す。なお、本明細書中、各電源電位をＶＤＤ＃（＃は数字）およびＧＮＤとして表記する。ここではＶＤＤ１、ＶＤＤ２、ＶＤＤ３、ＶＤＤ４を用い、その大小関係はＶＤＤ４＜ＶＤＤ３＜ＧＮＤ＜ＶＤＤ１＜ＶＤＤ２とする。また、簡単のため、ＧＮＤ＝０[Ｖ]に固定する。
【０００６】
図１２（Ａ）に示したレベルシフタは、ＧＮＤ〜ＶＤＤ１の電圧振幅を有する入力信号に対し、ＧＮＤ〜ＶＤＤ２の電圧振幅を有する出力信号を得るものである。つまり低電位側を固定して、高電位側の電位を変換して振幅変換を行う。このレベルシフタの構成は以下のようになっている。第１のＰ型ＴＦＴ１２０１のソース領域と、第２のＰ型ＴＦＴ１２０２のソース領域とはともに電源ＶＤＤ２に接続されている。第１のＰ型ＴＦＴ１２０１のドレイン領域は第３のＰ型ＴＦＴ１２０３のソース領域と接続され、第２のＰ型ＴＦＴ１２０２のドレイン領域は第４のＰ型ＴＦＴ１２０４のソース領域と接続されている。第３のＰ型ＴＦＴ１２０３のドレイン領域は、第１のＮ型ＴＦＴ１２０５のドレイン領域と、第２のＰ型ＴＦＴ１２０２のゲート電極とに接続され、第４のＰ型ＴＦＴ１２０４のドレイン領域は、第２のＮ型ＴＦＴ１２０６のドレイン領域と、第１のＰ型ＴＦＴ１２０１のゲート電極とに接続されている。第１のＮ型ＴＦＴ１２０５のソース領域と、第２のＮ型ＴＦＴ１２０６のソース領域とはともにＧＮＤ（＝０[Ｖ]）に接続されている。また、入力信号（Ｉｎ）は、第３のＰ型ＴＦＴ１２０３のゲート電極と、第１のＮ型ＴＦＴ１２０５のゲート電極とに入力され、入力信号の反転信号（Ｉｎｂ）は、第４のＰ型ＴＦＴ１２０４のゲート電極と、第２のＮ型ＴＦＴ１２０６のゲート電極とに入力されている。出力信号（Ｏｕｔ）は、第４のＰ型ＴＦＴ１２０４のドレイン領域から取り出される。ここで、第３のＰ型ＴＦＴ１２０３のドレイン領域から、出力信号の反転信号（Ｏｕｔｂ）を取り出すことも出来る。
【０００７】
なお、ＴＦＴの導電形式にはＮ型とＰ型とがあるが、本明細書中、特にその極性を限定しない場合においては、第１の導電形式、第２の導電形式と記述する。例えば、第１の導電形式と記したＴＦＴがＮ型である場合には、第２の導電形式とはＰ型を指し、逆に第１の導電形式と記したＴＦＴがＰ型である場合には、第２の導電形式とはＮ型を指すものとする。
【０００８】
次に、この従来例のレベルシフタの基本的な動作を説明する。入力信号（Ｉｎ）にＨｉ信号が入力されると、Ｎ型ＴＦＴ１２０５は導通状態となり、Ｐ型ＴＦＴ１２０３は非導通状態となるので、Ｐ型ＴＦＴ１２０２のゲート電極には電位がＧＮＤ、すなわちＬｏ信号が入力され、Ｐ型ＴＦＴ１２０２は導通状態となる。一方、反転入力信号（Ｉｎｂ）はこのときＬｏ信号であるから、Ｎ型ＴＦＴ１２０６は非導通状態となり、Ｐ型ＴＦＴ１２０４は導通状態となる。従って、Ｐ型ＴＦＴ１２０２、１２０４が共に導通状態となったことになり出力信号（ＯＵＴ）は、Ｈｉ信号が出力され、このときの電位はＶＤＤ２となる。なお、Ｐ型ＴＦＴ１２０１は非導通状態となり、Ｐ型ＴＦＴ１２０２のゲート電極の電位をＬｏ＝ＧＮＤに保持することを保証する。
【０００９】
入力信号（Ｉｎ）の電位がＬｏ信号の時は、図１２（Ａ）に示すレベルシフタが対称構造をとることから上記と同様に理解でき、出力端子（ＯＵＴ）からはＬｏ信号が出力され、このときの電位はＧＮＤ、すなわち０[Ｖ]となる。
【００１０】
このようにして、ＧＮＤ〜ＶＤＤ１の電圧振幅を有する入力信号は、ＧＮＤ〜ＶＤＤ２の電圧振幅を有する出力信号に変換される。
【００１１】
続いて、図１２（Ｂ）に示したレベルシフタは、ＶＤＤ３〜ＧＮＤの電圧振幅を有する入力信号に対し、ＶＤＤ４〜ＧＮＤの電圧振幅を有する出力信号を得るものである。つまり高電位側を固定して、低電位側の電位を変換して振幅変換を行う。このレベルシフタの構成は以下のようになっている。第１のＮ型ＴＦＴ１２１１のソース領域と、第２のＮ型ＴＦＴ１２１２のソース領域とはともに電源ＶＤＤ４に接続されている。第１のＮ型ＴＦＴ１２１１のドレイン領域は第３のＮ型ＴＦＴ１２１３のソース領域と接続され、第２のＮ型ＴＦＴ１２１２のドレイン領域は第４のＮ型ＴＦＴ１２１４のソース領域と接続されている。第３のＮ型ＴＦＴ１２１３のドレイン領域は、第１のＰ型ＴＦＴ１２１５のドレイン領域と、第２のＮ型ＴＦＴ１２１２のゲート電極とに接続され、第４のＮ型ＴＦＴ１２１４のドレイン領域は、第２のＰ型ＴＦＴ１２１６のドレイン領域と、第１のＮ型ＴＦＴ１２１１のゲート電極とに接続されている。第１のＰ型ＴＦＴ１２１５のソース領域と、第２のＰ型ＴＦＴ１２１６のソース領域とはともにＧＮＤ（＝０[Ｖ]）に接続されている。また、入力信号（Ｉｎ）は、第３のＮ型ＴＦＴ１２１３のゲート電極と、第１のＰ型ＴＦＴ１２１５のゲート電極とに入力され、入力信号の反転信号（Ｉｎｂ）は、第４のＮ型ＴＦＴ１２１４のゲート電極と、第２のＰ型ＴＦＴ１２１６のゲート電極とに入力されている。出力信号（Ｏｕｔ）は、第４のＮ型ＴＦＴ１２１４のドレイン領域から取り出される。ここで、第３のＮ型ＴＦＴ１２１３のドレイン領域から、出力信号の反転信号（Ｏｕｔｂ）を取り出すことも出来る。
【００１２】
次に、この従来例のレベルシフタの基本的な動作を説明する。入力信号（Ｉｎ）にＬｏ信号が入力されると、Ｐ型ＴＦＴ１２１５は導通状態となり、Ｎ型ＴＦＴ１２１３は非導通状態となるので、Ｎ型ＴＦＴ１２１２のゲート電極には電位がＧＮＤ、すなわちＨｉ信号が入力され、Ｎ型ＴＦＴ１２１２は導通状態となる。一方、反転入力信号（Ｉｎｂ）はこのときＨｉ信号であるから、Ｐ型ＴＦＴ１２１６は非導通状態となり、Ｎ型ＴＦＴ１２１４は導通状態となる。従って、Ｐ型ＴＦＴ１２１２、１２１４が共に導通状態となったことになり出力信号（ＯＵＴ）は、Ｌｏ信号が出力され、このときの電位はＶＤＤ４となる。なお、Ｎ型ＴＦＴ１２１１は非導通状態となり、Ｎ型ＴＦＴ１２１２のゲート電極の電位をＨｉ＝ＧＮＤに保持することを保証する。
【００１３】
入力信号（Ｉｎ）の電位がＨｉ信号の時は、図１２（Ｂ）に示すレベルシフタが対称構造をとることから上記と同様に理解でき、出力端子（ＯＵＴ）からはＨｉ信号が出力され、このときの電位はＧＮＤ、すなわち０[Ｖ]となる。
【００１４】
このようにして、ＶＤＤ３〜ＧＮＤの電圧振幅を有する入力信号は、ＶＤＤ４〜ＧＮＤの電圧振幅を有する出力信号に変換される。
【００１５】
【発明が解決しようとする課題】
図１２（Ａ）（Ｂ）に示したレベルシフタにおける問題点について述べる。なお、ここでは、図１２（Ａ）（Ｂ）いずれのレベルシフタについても共通の問題点であるので、例としては図１２（Ａ）のみを挙げる。最初に述べたように、最近のコントローラＬＳＩにおいては、３．３[Ｖ]動作をするものが主流となってきている。故に、図１２（Ａ）に示したレベルシフタにおいて、ＶＤＤ１＝３[Ｖ]、ＶＤＤ２＝１０[Ｖ]程度の場合の変換をしようとすると、ＴＦＴ１２０３、１２０４、１２０５、１２０６への入力信号の振幅が３[Ｖ]であるのに対し、Ｎ型ＴＦＴ１２０５、１２０６のしきい値電圧が仮に３[Ｖ]であったとしたら、もはや正常動作は望めない。つまり、変換前の電圧振幅が小さくなるに従い、ＴＦＴが十分に導通するだけのゲート・ソース間電圧を得にくくなるため、正常動作が困難になるということである。
【００１６】
故に、本発明においては、前述のように駆動回路の低電源電圧化に伴い、入力信号の電圧振幅が小さくなった場合にも正常動作を保証出来るような、新規の構造を有するレベルシフタを提供することを課題とする。
【００１７】
【課題を解決するための手段】
前述した課題を解決するために、本発明においては以下に説明するような手段を講じた。
【００１８】
従来のレベルシフタにおいては、入力信号は図１２（Ａ）におけるＴＦＴ１２０３、１２０４、１２０５、１２０６のゲート電極に入力されていたため、ＴＦＴのしきい値の絶対値よりも入力信号の電圧振幅が小さくなると、ＴＦＴが十分に導通するだけのゲート・ソース間電圧が得られなくなり、正常動作しなくなるという問題点があった。
【００１９】
そこで、本発明のレベルシフタにおいては、入力信号の経路を工夫して、入力信号の電圧振幅が小さくなった場合にも、ＴＦＴのしきい値の影響を受けにくくする。また、電圧振幅の変換には、カレントミラー回路と差動回路とを組み合わせた差動増幅回路を用いることによって、高い利得を得られるようにする。
【００２０】
以下に、本発明のレベルシフタの構成について記載する。
【００２１】
請求項１に記載の、本発明のレベルシフタは、
カレントミラー回路と、
前記カレントミラー回路を負荷とする差動回路と、
前記差動回路に電流を供給する電流源と、
第１のソースフォロア回路と、第２のソースフォロア回路とを有するレベルシフタであって、
第１の入力信号が、前記第１のソースフォロア回路に入力され、
前記第１のソースフォロア回路からの第１の出力信号が、前記差動回路に入力され、
第２の入力信号が、前記第２のソースフォロア回路に入力され、
前記第２のソースフォロア回路からの第２の出力信号が、前記差動回路に入力されることを特徴としている。
【００２２】
請求項２に記載の、本発明のレベルシフタは、
カレントミラー回路と、
前記カレントミラー回路を負荷とする差動回路と、
前記差動回路に電流を供給する第１の電流源と、
ゲート電極とドレイン領域とを電気的に接続した、第１および第２のトランジスタと、
前記第１および第２のトランジスタに電流を供給する第２および第３の電流源とを有するレベルシフタであって、
第１の入力信号が、前記第１のトランジスタのソース領域に入力され、
前記第１のトランジスタからの第１の出力信号が、前記差動回路に入力され、
第２の入力信号が、前記第２のトランジスタのソース領域に入力され、
前記第２のトランジスタからの第２の出力信号が、前記差動回路に入力されることを特徴としている。
【００２３】
請求項３に記載の、本発明のレベルシフタは、
カレントミラー回路と、
前記カレントミラー回路を負荷とする差動回路と、
前記差動回路に電流を供給する第１の電流源と、
ゲート電極とドレイン領域とを電気的に接続した、第１および第２のトランジスタと、
前記第１および第２のトランジスタに電流を供給する第２および第３の電流源とを有するレベルシフタであって、
前記差動回路は、第３のトランジスタと第４のトランジスタとを有し、
前記第１のトランジスタのドレイン領域と、前記第３のトランジスタのゲート電極とが電気的に接続され、
前記第２のトランジスタのドレイン領域と、前記第４のトランジスタのゲート電極とが電気的に接続され、
第１の入力信号が、前記第１のトランジスタのソース領域に入力され、
前記第１のトランジスタからの第１の出力信号が、前記第３のトランジスタのゲート電極に入力され、
第２の入力信号が、前記第２のトランジスタのソース領域に入力され、
前記第２のトランジスタからの第２の出力信号が、前記第４のトランジスタのゲート電極に入力されることを特徴としている。
【００２４】
請求項４に記載の、本発明のレベルシフタは、
ゲート電極とドレイン領域とを電気的に接続した、第１導電形式の第１のトランジスタと、
ゲート電極とドレイン領域とを電気的に接続した、第１導電形式の第２のトランジスタと、
第１導電形式の第３のトランジスタと、第１導電形式の第４のトランジスタとを有する差動回路と、
第２導電形式であって、ゲート電極とドレイン領域とを接続した第５のトランジスタと、第２導電形式の第６のトランジスタとを有するカレントミラー回路と、
前記差動回路と第１の電流源とを電気的に接続する、第１導電形式の第７のトランジスタと、
前記第５のトランジスタと第２の電流源とを電気的に接続する、第２導電形式の第８のトランジスタと、
前記第６のトランジスタと第３の電流源とを電気的に接続する、第２導電形式の第９のトランジスタと、
前記第７、第８および第９のトランジスタのゲート電極に電位を供給する電源部とを有するレベルシフタであって、
第１の入力信号が、前記第１のトランジスタのソース領域に入力され、
前記第１のトランジスタからの第１の出力信号が、前記第３のトランジスタのゲート電極に入力され、
第２の入力信号が、前記第２のトランジスタのソース領域に入力され、
前記第２のトランジスタからの第２の出力信号が、前記第４のトランジスタのゲート電極に入力されることを特徴としている。
【００２５】
請求項５に記載の、本発明のレベルシフタは、
第１のカレントミラー回路と、第２のカレントミラー回路と、
前記第１および第２のカレントミラー回路に電気的に接続された差動回路と、
前記差動回路に電流を供給する第１の電流源と、
ゲート電極とドレイン領域とを接続した、第１および第２のトランジスタと、
前記第１および第２のトランジスタに電流を供給する第２および第３の電流源とを有するレベルシフタであって、
第１の入力信号が、前記第１のトランジスタのソース領域に入力され、
前記第１のトランジスタからの第１の出力信号が、前記差動回路に入力され、
第２の入力信号が、前記第２のトランジスタのソース領域に入力され、
前記第２のトランジスタからの第２の出力信号が、前記差動回路に入力されることを特徴としている。
【００２６】
請求項６に記載の、本発明のレベルシフタは、
第１のカレントミラー回路と、第２のカレントミラー回路と、
前記第１および第２のカレントミラー回路に電気的に接続された差動回路と、
前記差動回路に電流を供給する第１の電流源と、
ゲート電極とドレイン領域とを電気的に接続した、第１および第２のトランジスタと、
前記第１および第２のトランジスタに電流を供給する第２および第３の電流源とを有するレベルシフタであって、
前記差動回路は、第３のトランジスタと第４のトランジスタとを有し、
前記第１のトランジスタのドレイン領域と、前記第３のトランジスタのゲート電極とが電気的に接続され、
前記第２のトランジスタのドレイン領域と、前記第４のトランジスタのゲート電極とが電気的に接続され、
第１の入力信号が、前記第１のトランジスタのソース領域に入力され、
前記第１のトランジスタからの第１の出力信号が、前記第３のトランジスタのゲート電極に入力され、
第２の入力信号が、前記第２のトランジスタのソース領域に入力され、
前記第２のトランジスタからの第２の出力信号が、前記第４のトランジスタのゲート電極に入力されることを特徴としている。
【００２７】
請求項７に記載の、本発明のレベルシフタは、
カレントミラー回路と、
前記カレントミラー回路を負荷とする差動回路と、
前記差動回路に電流を供給する第１の電流源と、
第１のソースフォロア回路と、第２のソースフォロア回路と、
リセット用トランジスタとを有するレベルシフタであって、
第１の入力信号が、前記第１のソースフォロア回路に入力され、
前記第１のソースフォロア回路からの第１の出力信号が、前記差動回路に入力され、
第２の入力信号が、前記第２のソースフォロア回路に入力され、
前記第２のソースフォロア回路からの第２の出力信号が、前記差動回路に入力され、
入力信号の電圧振幅の変換を行わない期間においては、前記リセット用トランジスタにリセット信号を入力することにより、前記電流源において電流の供給が遮断されることを特徴としている。
【００２８】
請求項８に記載の、本発明のレベルシフタは、
カレントミラー回路と、
前記カレントミラー回路を負荷とする差動回路と、
前記差動回路に電流を供給する第１の電流源と、
ゲート電極とドレイン領域とを電気的に接続した、第１および第２のトランジスタと、
前記第１および第２のトランジスタに電流を供給する第２および第３の電流源とを有するレベルシフタであって、
第１の入力信号が、前記第１のトランジスタのソース領域に入力され、
前記第１のトランジスタからの第１の出力信号が、前記差動回路に入力され、
第２の入力信号が、前記第２のトランジスタのソース領域に入力され、
前記第２のトランジスタからの第２の出力信号が、前記差動回路に入力され、
電圧振幅の変換を行わない期間においては、前記電流源からの電流供給を遮断することを特徴としている。
【００２９】
請求項９に記載の、本発明のレベルシフタは、
ゲート電極とドレイン領域とを接続した、第１導電形式の第１のトランジスタと、
ゲート電極とドレイン領域とを接続した、第１導電形式の第２のトランジスタと、
第１導電形式の第３のトランジスタと、第１導電形式の第４のトランジスタとを有する差動回路と、
第２導電形式であって、ゲート電極とドレイン領域とを接続した第５のトランジスタと、第２導電形式の第６のトランジスタとを有するカレントミラー回路と、
前記差動回路と第１の電流源とを接続する、第１導電形式の第７のトランジスタと、
前記第５のトランジスタと第２の電流源とを電気的に接続する、第２導電形式の第８のトランジスタと、
前記第６のトランジスタと第３の電流源とを電気的に接続する、第２導電形式の第９のトランジスタと、
前記第７、第８および第９のトランジスタのゲート電極に電位を供給する電源部と、
第２導電形式の第１０のリセット用トランジスタと、
第１導電形式の第１１のリセット用トランジスタとを有するレベルシフタであって、
前記第１のトランジスタのドレイン領域と、前記第３のトランジスタのゲート電極とが電気的に接続され、
前記第２のトランジスタのドレイン領域と、前記第４のトランジスタのゲート電極とが電気的に接続され、
前記第１０のリセット用トランジスタのソース領域は、前記第７、第８のトランジスタのソース領域と電気的に接続され、ドレイン領域は前記第７、第８のトランジスタのゲート電極と電気的に接続され、
前記第１１のリセット用トランジスタのソース領域は、前記第９のトランジスタのソース領域と電気的に接続され、ドレイン領域は前記第９のトランジスタのゲート電極と電気的に接続され、
第１の入力信号が、前記第１のトランジスタのソース領域に入力され、
前記第１のトランジスタからの出力信号が、前記第３のトランジスタのゲート電極に入力され、
第２の入力信号が、前記第２のトランジスタのソース領域に入力され、
前記第２のトランジスタからの出力信号が、前記第４のトランジスタのゲート電極に入力され、
電圧振幅の変換を行わない期間においては、前記第１０、第１１のリセット用トランジスタのゲート電極にリセット信号を入力し、前記第７、第８、第９のトランジスタを非導通状態とすることによって、電流の供給が遮断されることを特徴としている。
【００３０】
請求項１０に記載の、本発明のレベルシフタは、
請求項１乃至請求項９記載のレベルシフタにおいて、
前記第１の入力信号は、低電圧振幅の信号であり、前記第２の入力信号は、前記第１の入力信号と逆の位相を有する低電圧振幅の信号であることを特徴としている。
【００３１】
請求項１１に記載の、本発明のレベルシフタは、
請求項１乃至請求項９に記載のレベルシフタにおいて、
前記第１の入力信号は、低電圧振幅の信号であり、前記第２の入力信号は、前期第１の入力信号の振幅範囲内における、ある一定電位の信号であることを特徴としている。
【００３２】
請求項１２に記載の、本発明のレベルシフタは、
請求項１乃至請求項１１に記載のレベルシフタにおいて、
前記第１及び第２の入力信号の電圧振幅は、５[Ｖ]以下であることを特徴としている。
【００３３】
【発明の実施の形態】
【００３４】
本発明のレベルシフタの回路構成図を図１に示す。ここでは、電源電位にＧＮＤ（＝０[Ｖ]）、ＶＤＤ１、ＶＤＤ２を用い、それらの大小関係は、ＧＮＤ＜ＶＤＤ１＜ＶＤＤ２とする。本発明のレベルシフタは、点線枠１５０で囲まれたカレントミラー回路と、点線枠１６０で囲まれた差動回路と、点線枠１７０で囲まれた第１のソースフォロア回路と、点線枠１８０で囲まれた第２のソースフォロア回路と、電流源１０９とを有している。カレントミラー回路１５０、差動回路１６０および電流源１０９により、差動増幅回路が構成され、信号の電圧振幅の変換が行われる。ここで、カレントミラー回路１５０は、差動増幅回路の利得を大きくするための負荷として用いている。
【００３５】
Ｐ型ＴＦＴ１０１、１０２のソース領域は、電源ＶＤＤ２に接続されている。Ｐ型ＴＦＴ１０１、１０２のゲート電極は互いに電気的に接続され、Ｐ型ＴＦＴ１０１のドレイン領域およびＮ型ＴＦＴ１０３のドレイン領域と電気的に接続されている。Ｐ型ＴＦＴ１０２のドレイン領域は、Ｎ型ＴＦＴ１０４のドレイン領域と電気的に接続され、このノードより出力（Ｏｕｔ）を得る。Ｎ型ＴＦＴ１０３、１０４のソース領域は、電流源１０９と電気的に接続されている。Ｎ型ＴＦＴ１０５のソース領域には第１の入力信号（Ｉｎ１）が入力され、Ｎ型ＴＦＴ１０６のソース領域には第２の入力信号（Ｉｎ２）が入力される。Ｎ型ＴＦＴ１０５のゲート電極とドレイン領域とは、ともに電流源１０７およびＮ型ＴＦＴ１０３のゲート電極と電気的に接続されている。Ｎ型ＴＦＴ１０６のゲート電極とドレイン領域とは、ともに電流源１０８およびＮ型ＴＦＴ１０４のゲート電極と電気的に接続されている。
【００３６】
本発明のレベルシフタの基本的な動作を、図１、図２を用いて説明する。まず、第１の入力端子（Ｉｎ１）からは、ＧＮＤ〜ＶＤＤ１の振幅を有する信号が入力される。差動回路部１６０には、電流源１０９より定電流が供給される。一方、第１のソースフォロア回路１７０および第２のソースフォロア回路１８０におけるＮ型ＴＦＴ１０５、１０６は、ともにゲート電極とドレイン領域とが接続されているので、この２つのＴＦＴはいずれも飽和領域で動作する。よって、Ｎ型ＴＦＴ１０３のゲート電極には、ＶＤＤ２−第１の入力端子（Ｉｎ１）間の電圧を、抵抗分割した電位が入力される。この電位をＶ103と表記する。同様に、第２の入力端子（Ｉｎ２）からも信号が入力され、第１の入力信号の場合と同様にして、Ｎ型ＴＦＴ１０４のゲート電極には、ＶＤＤ２−第２の入力端子（Ｉｎ２）間の電圧を抵抗分割した電位が入力される。この電位をＶ104と表記する。
【００３７】
Ｖ103、Ｖ104の電位は、図２（Ｂ）に示すようになる。図１中、点線枠１５０で囲われたカレントミラー回路と、点線枠１６０で囲われた差動回路とにより構成される差動増幅回路の動作について説明する。差動回路のＮ型ＴＦＴ１０３、１０４のソース領域は、電流源１０９に接続されている。よって、この２つのＴＦＴを流れる電流は常に一定である。ここで、第１の入力信号がＨｉ、第２の入力信号がＬｏである場合、差動回路への入力電位の大小関係は、Ｖ103＞Ｖ104となる。よって、Ｎ型ＴＦＴ１０３のゲート・ソース間電圧は大きくなり、Ｎ型ＴＦＴ１０４のゲート・ソース間電圧は小さくなる。したがって、Ｎ型ＴＦＴ１０３を流れる電流Ｉ103は増加し、Ｎ型ＴＦＴ１０４を流れる電流Ｉ104は減少する。このとき、カレントミラー回路によって、Ｐ型ＴＦＴ１０１、１０２には、Ｉ103に等しい電流が流れる。よって出力端子（Ｏｕｔ）には、Ｉ103とＴ104の差分の電流が流れる。
【００３８】
第１の入力信号がＨｉ、第２の入力信号がＬｏであるときは、Ｉ103＞Ｉ104であるから、出力端子は差分の電流によって充電され、電位が上昇する。逆に、第１の入力信号がＬｏ、第２の入力信号がＨｉであるときは、出力端子の電位は下降する。よって，出力端子からは、図２（Ｃ）に示すようなパルスが得られる。その後、出力端子の後でバッファ等を通すことにより、図２（Ｄ）に示すような、ＧＮＤ〜ＶＤＤ２の振幅を有するパルスが得られる。
【００３９】
本実施形態においては、入力信号は、第１の入力信号の反転信号を第２の入力信号としているが、この２つの信号の関係はこの限りでなく、図２（Ｂ）に示すように、第１の入力信号のタイミングで、Ｎ型ＴＦＴ１０３および１０４のゲート電極に印加される電位が大小関係をとれるような信号であれば良い。
【００４０】
また、カレントミラー回路１５０、差動回路１６０に関しては、動作を説明するため、ある一態様を示したが、回路構成に関しては、特にここに表記した構成のみに限定しない。
【００４１】
【実施例】
以下に本発明の実施例について記述する。
【００４２】
[実施例１]
図３に、本発明のレベルシフタの一実施例を示す。本実施例の説明に伴って行ったシミュレーションの条件として、電源電位にＧＮＤ（＝０[Ｖ]）、ＶＤＤ１（＝３[Ｖ]）、ＶＤＤ２（＝１０[Ｖ]）を用いて説明する。
【００４３】
本実施例のレベルシフタは、点線枠３００で囲まれた差動増幅回路と、点線枠３２０で囲まれた第１のソースフォロア回路、点線枠３３０で囲まれた第２のソースフォロア回路からなるレベルシフタ部と、点線枠３５０で囲まれた電源部とによって構成される。
【００４４】
まず、電源部の構成から説明する。Ｐ型ＴＦＴ３１０、３１１のソース領域と、Ｎ型ＴＦＴ３１３のゲート電極とは、電源ＶＤＤ２と電気的に接続されている。Ｎ型ＴＦＴ３１２、３１３のソース領域は、電源ＧＮＤと電気的に接続されている。Ｎ型ＴＦＴ３１３のドレイン領域は、Ｐ型ＴＦＴ３１１のドレイン領域と電気的に接続され、さらにＰ型ＴＦＴ３１０、３１１のゲート電極と電気的に接続されており、レベルシフタ部へと入力される。このノードをαとする。Ｎ型ＴＦＴ３１２のドレイン領域は、Ｐ型ＴＦＴ３１０のドレイン領域およびＮ型ＴＦＴ３１２のゲート電極と電気的に接続され、レベルシフタ部へと入力される。このノードをβとする。
【００４５】
続いて、レベルシフタ部の構成について説明する。差動増幅回路３００において、Ｐ型ＴＦＴ３０２、３０３のソース領域は、電源ＶＤＤ２と電気的に接続されている。Ｐ型ＴＦＴ３０２、３０３のゲート電極は互いに電気的に接続され、Ｐ型ＴＦＴ３０２のドレイン領域およびＮ型ＴＦＴ３０６のドレイン領域と電気的に接続されている。Ｐ型ＴＦＴ３０３のドレイン領域は、Ｎ型ＴＦＴ３０７のドレイン領域と電気的に接続され、このノードより、バッファ（Ｂｕｆ．）等を介して出力（Ｏｕｔ）を得る。Ｎ型ＴＦＴ３０６、３０７のソース領域は、Ｎ型ＴＦＴ３０９のドレイン領域と電気的に接続され、Ｎ型ＴＦＴ３０９のソース領域は、電源ＧＮＤと電気的に接続されている。Ｎ型ＴＦＴ３０９のゲート電極には、ノードβにおける電位が入力される。
【００４６】
第１のソースフォロア回路３２０において、Ｐ型ＴＦＴ３０１のソース領域は電源ＶＤＤ２と電気的に接続され、ゲート電極には、ノードαにおける電位が入力される。一方、Ｎ型ＴＦＴ３０５のソース領域より、第１の入力信号（Ｉｎ１）が入力される。Ｎ型ＴＦＴ３０５のドレイン領域とゲート電極は電気的に接続され、さらにＰ型ＴＦＴ３０１のドレイン領域と電気的に接続される。このノードの電位は、差動増幅回路内のＮ型ＴＦＴ３０６のゲート電極に入力される。
【００４７】
第２のソースフォロア回路３３０において、Ｐ型ＴＦＴ３０４のソース領域は電源ＶＤＤ２と電気的に接続され、ゲート電極には、ノードαにおける電位が入力される。一方、Ｎ型ＴＦＴ３０８のソース領域より、第１の入力信号（Ｉｎ１）が入力される。Ｎ型ＴＦＴ３０８のドレイン領域とゲート電極は電気的に接続され、さらにＰ型ＴＦＴ３０４のドレイン領域と電気的に接続される。このノードの電位は、差動増幅回路内のＮ型ＴＦＴ３０７のゲート電極に入力される。
【００４８】
本発明のレベルシフタの動作を、図３、図４を用いて説明する。図４は、図３で示した回路に関するシミュレーション結果を示している。
【００４９】
まず、電源部について説明する。Ｎ型ＴＦＴ３１３のゲート電極にＶＤＤ２が入力されて、導通する。これによってＰ型ＴＦＴ３１０、３１１のゲート電極にはＧＮＤが入力され、共に導通する。Ｐ型ＴＦＴ３１０の導通により、Ｎ型ＴＦＴ３１２のゲート電極にはＶＤＤ２が入力され、導通する。図３中、ノードαには、ＧＮＤに対してやや高い電位が現れ、ノードβには、ＶＤＤ２に対してやや低い電位が現れる。説明のため、以後は前者をＧＮＤ'、後者をＶＤＤ２'と表記する。（シミュレーション結果では、ＧＮＤ'＝１．８[Ｖ]、ＶＤＤ２'＝６．８[Ｖ]。）
【００５０】
続いて、レベルシフタ部について説明する。Ｎ型ＴＦＴ３０９のゲート電極に、先の電源部から出力されるＶＤＤ２'が入力され、導通する。よってＮ型ＴＦＴ３０６、３０７のソース領域には電源ＧＮＤが入力される。一方、Ｐ型ＴＦＴ３０１、３０４のゲート電極には、先の電源部から出力されるＧＮＤ'が入力され、導通する。Ｎ型ＴＦＴ３０５のゲート電極とドレイン領域とは接続されており、Ｎ型ＴＦＴ３０８のゲート電極とドレイン領域とが接続されているので、この２つのＴＦＴはいずれも飽和領域で動作する。よって、Ｎ型ＴＦＴ３０６のゲート電極には、ＶＤＤ２−第１の入力信号（Ｉｎ１）間の電圧を、Ｐ型ＴＦＴ３０１およびＮ型ＴＦＴ３０５の抵抗によって抵抗分割した電位が入力される。この電位をＶ306と表記する。また、Ｎ型ＴＦＴ３０７のゲート電極には、ＶＤＤ２−第２の入力信号（Ｉｎ２）間の電圧を、Ｐ型ＴＦＴ３０４およびＮ型ＴＦＴ３０８の有する抵抗によって抵抗分割した電位が入力される。この電位をＶ307と表記する。
【００５１】
Ｖ306、Ｖ307の電位は、図４（Ｂ）に示すようになる。点線枠３００で囲われた差動増幅回路は、Ｖ306−Ｖ307間の電位差を増幅して出力する機能を有する。よって、出力端子（Ｏｕｔ）からは、図４（Ｃ）に示すようなパルスが得られる。その後、出力端子の後でバッファ等を通すことにより、図４（Ｄ）に示すような、ＧＮＤ〜ＶＤＤ２の振幅を有するパルスが得られる。
【００５２】
比較のため、図４（Ｃ）（Ｄ）には、従来のレベルシフタによって振幅変換を行った場合のシミュレーション結果をプロットしている。図４（Ｃ）における、レベルシフタ出力が、既に正常な波形を保っていないことがわかる。図４（Ｄ）でのバッファ出力を比較すると、電圧振幅は０〜１０[Ｖ]を達成しているが、本発明のレベルシフタの出力と比較すると、入力信号に対し、大きく遅延しているのがわかる。このように、本発明のレベルシフタは、従来型では正常に行うことの困難な振幅変換を行うことが出来る。
【００５３】
また、本実施例にて示した図３の例では、ＴＦＴ３０５、３０８をＮ型ＴＦＴとしているが、これらをＰ型ＴＦＴとし、ＴＦＴ３０５、３０８のゲート電極とドレイン領域とを入力端子（Ｉｎ１またはＩｎ２）に接続し、ソース領域をＴＦＴ３０１、３０４のドレイン領域および差動回路の入力部に接続しても良い。
【００５４】
[実施例２]
実施例１においては、信号の振幅変換は、低電圧側（ＧＮＤ）を固定し、高電圧側をＶＤＤ１からＶＤＤ２へと変換することによって行っていた。本実施例においては、高電圧側を固定し、低電圧側を変換して信号の振幅変換を行う構成のレベルシフタの例を示す。また、説明の際に用いる電源電位は、ここではＧＮＤ、ＶＤＤ３、ＶＤＤ４を用い、それらの大小関係は、ＶＤＤ４＜ＶＤＤ３＜ＧＮＤとする。本実施例の説明に伴って行ったシミュレーションの条件として、電源電位にＧＮＤ（＝０[Ｖ]）、ＶＤＤ３（＝−３[Ｖ]）、ＶＤＤ４（＝−１０[Ｖ]）を用いて説明する。
【００５５】
図５に、本実施例のレベルシフタの回路構成を示す。図３に示したレベルシフタを構成するＴＦＴの極性を逆にした形であり、電源ＶＤＤ２が接続されていた所に、電源ＶＤＤ４が接続されている。また、入力信号の電圧振幅はＶＤＤ３〜ＧＮＤであり、このレベルシフタによって、その電圧振幅をＶＤＤ４〜ＧＮＤに変換する。
【００５６】
本発明のレベルシフタの動作を、図５、図６を用いて説明する。図６は、図５で示した回路に関するシミュレーション結果を示している。図５中、点線枠５５０で示される電源部と、差動増幅回路５００およびソースフォロア回路５２０、５３０を有するレベルシフタ部とに分けて説明する。
【００５７】
まず、電源部について説明する。Ｐ型ＴＦＴ５１３のゲート電極にＶＤＤ４が入力されて、導通する。これによってＮ型ＴＦＴ５１０、５１１のゲート電極にはＧＮＤが入力され、共に導通する。Ｎ型ＴＦＴ５１０の導通により、Ｐ型ＴＦＴ５１２のゲート電極にはＶＤＤ４が入力され、導通する。図５中、ノードαには、ＧＮＤに対してやや低い電位が現れ、ノードβには、ＶＤＤ４に対してやや高い電位が現れる。説明のため、以後は前者をＧＮＤ"、後者をＶＤＤ４'と表記する。（シミュレーション結果では、ＧＮＤ"＝−３．６[Ｖ]、ＶＤＤ４'＝−８．１[Ｖ]。）
【００５８】
続いて、レベルシフタ部について説明する。まず、第３の信号と第４の信号が、それぞれ図５中、Ｉｎ３およびＩｎ４より入力される。一方、Ｐ型ＴＦＴ５０９のゲート電極に、先の電源部から出力されるＶＤＤ４'が入力され、導通する。よってＰ型ＴＦＴ５０６、５０７のソース領域には、電源ＧＮＤが入力される。一方、Ｎ型ＴＦＴ５０１、５０４のゲート電極には、先の電源部から出力されるＧＮＤ"が入力され、導通する。Ｐ型ＴＦＴ５０５のゲート電極とドレイン領域とは接続されており、Ｐ型ＴＦＴ５０８のゲート電極とドレイン領域とが接続されているので、この２つのＴＦＴはいずれも飽和領域で動作する。よって、Ｐ型ＴＦＴ５０６のゲート電極には、ＶＤＤ４−第３の入力信号（Ｉｎ３）間の電圧を、Ｎ型ＴＦＴ５０１およびＰ型ＴＦＴ５０５の抵抗によって抵抗分割した電位が入力される。この電位をＶ506と表記する。また、Ｐ型ＴＦＴ５０７のゲート電極には、ＶＤＤ４−第４の入力信号（Ｉｎ４）間の電圧を、Ｎ型ＴＦＴ５０４およびＰ型ＴＦＴ５０８の有する抵抗によって抵抗分割した電位が入力される。この電位をＶ507と表記する。
【００５９】
Ｖ506、Ｖ507の電位は、図６（Ｂ）に示すようになる。点線枠５００で囲われた差動増幅回路は、Ｖ506−Ｖ507間の電位差を増幅して出力する機能を有する。よって、出力端子（Ｏｕｔ）からは、図６（Ｃ）に示すようなパルスが得られる。その後、出力端子の後でバッファ等を通すことにより、図６（Ｄ）に示すような、ＧＮＤ〜ＶＤＤ４の振幅を有するパルスが得られる。
【００６０】
また、本実施例にて示した図５の例では、ＴＦＴ５０５、５０８をＰ型ＴＦＴとしているが、これらをＮ型ＴＦＴとし、ＴＦＴ５０５、５０８のゲート電極とドレイン領域とを入力端子（Ｉｎ３またはＩｎ４）に接続し、ソース領域をＴＦＴ５０１、５０４のドレイン領域および差動回路の入力部に接続しても良い。
【００６１】
[実施例３]
実施例１および実施例２にて示した本発明のレベルシフタは、２入力、１出力型であったが、同様の回路を用いて、１入力、１出力型とすることも出来る。本実施例においては、ＧＮＤ〜ＶＤＤ１の電圧振幅を有する信号を、ＧＮＤ〜ＶＤＤ２の電圧振幅を有する信号に変換する、１入力、１出力型レベルシフタを例に挙げて述べる。
【００６２】
図７は１入力、１出力型レベルシフタの例である。実施例１にて示したレベルシフタと、回路構成上の相違点はない。唯一、実施例１で第２の信号（Ｉｎ２）が入力されていた端子が、電源Ｖｒｅｆに接続されている点が異なる。ここでは、電源電位にＧＮＤ（＝０[Ｖ]）、ＶＤＤ１（＝３[Ｖ]）、ＶＤＤ２（＝１０[Ｖ]）、Ｖｒｅｆ（＝１．５[Ｖ]）を用いる。ここで、Ｖｒｅｆの電位は、入力信号（Ｉｎ）の振幅の範囲内であることが望ましい。本実施例では、例としてＧＮＤ（＝０[Ｖ]）とＶＤＤ１（＝３[Ｖ]）の中間電位となるようにした。
【００６３】
本発明のレベルシフタの動作を、図７、図８を用いて説明する。図８は、図７で示した回路に関するシミュレーション結果を示している。図７中、点線枠７５０で示される電源部と、差動増幅回路７００およびソースフォロア回路７２０、７３０を有するレベルシフタ部とに分けて説明する。
【００６４】
まず、電源部について説明する。Ｎ型ＴＦＴ７１３のゲート電極にＶＤＤ２（＝１０[Ｖ]）が入力されて、導通する。これによってＰ型ＴＦＴ７１０、７１１のゲート電極にはＧＮＤ（＝０[Ｖ]）が入力され、共に導通する。Ｐ型ＴＦＴ７１０の導通により、Ｎ型ＴＦＴ７１２のゲート電極にはＶＤＤ２（＝１０[Ｖ]）が入力され、導通する。よって、図５中、ノードαには、ＧＮＤに対してやや高い電位が現れ、ノードβには、ＶＤＤ２に対してやや低い電位が現れる。説明のため、以後は前者をＧＮＤ'、後者をＶＤＤ２'と表記する。（シミュレーション結果では、ＧＮＤ'＝１．８[Ｖ]、ＶＤＤ２'＝６．８[Ｖ]。）
【００６５】
続いて、レベルシフタ部について説明する。Ｎ型ＴＦＴ７０９のゲート電極に、先の電源部から出力されるＶＤＤ２'が入力され、導通する。よってＮ型ＴＦＴ７０６、７０７のソース領域と電源ＧＮＤが電気的に接続される。一方、Ｐ型ＴＦＴ７０１、７０４のゲート電極には、先の電源部から出力されるＧＮＤ'が入力され、導通する。Ｎ型ＴＦＴ７０５のゲート電極とドレイン領域とは接続されており、Ｎ型ＴＦＴ７０８のゲート電極とドレイン領域とが接続されているので、この２つのＴＦＴはいずれも飽和領域で動作する。よって、Ｎ型ＴＦＴ７０６のゲート電極には、ＶＤＤ２−第１の入力信号（Ｉｎ）間の電圧を、Ｐ型ＴＦＴ７０１およびＮ型ＴＦＴ７０５の抵抗によって抵抗分割した電位が入力される。この電位をＶ706と表記する。また、Ｎ型ＴＦＴ７０７のゲート電極には、ＶＤＤ２−第２の入力信号（Ｉｎｂ）間の電圧を、Ｐ型ＴＦＴ７０４およびＮ型ＴＦＴ７０８の有する抵抗によって抵抗分割した電位が入力される。この電位をＶ707と表記する。
【００６６】
ここで、Ｖ706およびＶ707の大小関係について考える。まずＶＤＤ２（＝１０[Ｖ]）−Ｖｒｅｆ（＝１．５[Ｖ]）間の電圧が一定であることから、Ｖ707もまた一定の電位をとる。これに対してＶ706は、図８（Ａ）（Ｂ）に示すように、入力信号（Ｉｎ）の電位がＨｉ（＝３[Ｖ]）の時とＬｏ（＝０[Ｖ]）の時でその電位が変化する。以下に、２つの場合に分けてこれらの大小関係について説明する。
【００６７】
（１）入力信号（Ｉｎ）にＨｉが入力される時
このとき、Ｖ706は、ＶＤＤ２（＝１０[Ｖ]）−ＶＤＤ１（＝３[Ｖ]）間の電圧を、Ｐ型ＴＦＴ７０１およびＮ型ＴＦＴ７０５の抵抗によって抵抗分割した電位となる。ここで、ＧＮＤ（＝０[Ｖ]）＜Ｖｒｅｆ（＝１．５[Ｖ]）＜ＶＤＤ１（＝３[Ｖ]）であるから、大小関係はＶ706＞Ｖ707となる。（図８（Ｂ））
【００６８】
（２）入力信号（Ｉｎ）にＬｏが入力される時
このとき、Ｖ706は、ＶＤＤ２（＝１０[Ｖ]）−ＧＮＤ（＝０[Ｖ]）間の電圧を、Ｐ型ＴＦＴ７０１およびＮ型ＴＦＴ７０５の抵抗によって抵抗分割した電位となる。（１）と同様、ＧＮＤ（＝０[Ｖ]）＜Ｖｒｅｆ（＝１．５[Ｖ]）＜ＶＤＤ１（＝３[Ｖ]）であるから、大小関係はＶ706＜Ｖ707となる。（図８（Ｂ））
【００６９】
よって、出力端子（Ｏｕｔ）からは、図８（Ｃ）に示すようなパルスが得られる。その後、出力端子の後でバッファ等を通すことにより、図８（Ｄ）に示すような、ＧＮＤ〜ＶＤＤ２の振幅を有するパルスが得られる。
【００７０】
また、本実施例にて示した図７の例では、ＴＦＴ７０５、７０８をＮ型ＴＦＴとしているが、これらをＰ型ＴＦＴとし、ＴＦＴ７０５、７０８のゲート電極とドレイン領域とを入力端子（Ｉｎ）またはＶｒｅｆに接続し、ソース領域をＴＦＴ７０１、７０４のドレイン領域および差動回路の入力部に接続しても良い。
【００７１】
[実施例４]
本実施例では、装置の画素部とその周辺に設けられる駆動回路部（ソース信号線駆動回路、ゲート信号線駆動回路）のＴＦＴを同時に作製する方法について説明する。但し、説明を簡単にするために、駆動回路部に関しては基本単位であるＣＭＯＳ回路を図示することとする。
【００７２】
まず、図９（Ａ）に示すように、コーニング社の＃７０５９ガラスや＃１７３７ガラスなどに代表されるバリウムホウケイ酸ガラス、またはアルミノホウケイ酸ガラスなどのガラスから成る基板５００１上に酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜などの絶縁膜から成る下地膜５００２を形成する。例えば、プラズマＣＶＤ法でＳｉＨ4、ＮＨ3、Ｎ2Ｏから作製される酸化窒化シリコン膜５００２ａを１０〜２００[nm]（好ましくは５０〜１００[nm]）形成し、同様にＳｉＨ4、Ｎ2Ｏから作製される酸化窒化水素化シリコン膜５００２ｂを５０〜２００[nm]（好ましくは１００〜１５０[nm]）の厚さに積層形成する。本実施例では下地膜５００２を２層構造として示したが、前記絶縁膜の単層膜または２層以上積層させた構造として形成しても良い。
【００７３】
島状半導体層５００３〜５００６は、非晶質構造を有する半導体膜をレーザー結晶化法や公知の熱結晶化法を用いて作製した結晶質半導体膜で形成する。この島状半導体層５００３〜５００６の厚さは２５〜８０[nm]（好ましくは３０〜６０[nm]）の厚さで形成する。結晶質半導体膜の材料に限定はないが、好ましくはシリコンまたはシリコンゲルマニウム（ＳｉＧｅ）合金などで形成すると良い。
【００７４】
レーザー結晶化法で結晶質半導体膜を作製するには、パルス発振型または連続発光型のエキシマレーザーやＹＡＧレーザー、ＹＶＯ4レーザーを用いる。これらのレーザーを用いる場合には、レーザー発振器から放射されたレーザー光を光学系で線状に集光し半導体膜に照射する方法を用いると良い。結晶化の条件は実施者が適宣選択するものであるが、エキシマレーザーを用いる場合はパルス発振周波数３０[Hz]とし、レーザーエネルギー密度を１００〜４００[mJ/cm2](代表的には２００〜３００[mJ/cm2])とする。また、ＹＡＧレーザーを用いる場合にはその第２高調波を用いパルス発振周波数１〜１０[kHz]とし、レーザーエネルギー密度を３００〜６００[mJ/cm2](代表的には３５０〜５００[mJ/cm2])とすると良い。そして幅１００〜１０００[μm]、例えば４００[μm]で線状に集光したレーザー光を基板全面に渡って照射し、この時の線状レーザー光の重ね合わせ率（オーバーラップ率）を８０〜９８[％]として行う。
【００７５】
次いで、島状半導体層５００３〜５００６を覆うゲート絶縁膜５００７を形成する。ゲート絶縁膜５００７はプラズマＣＶＤ法またはスパッタ法を用い、厚さを４０〜１５０[nm]としてシリコンを含む絶縁膜で形成する。本実施例では、１２０[nm]の厚さで酸化窒化シリコン膜で形成する。勿論、ゲート絶縁膜はこのような酸化窒化シリコン膜に限定されるものでなく、他のシリコンを含む絶縁膜を単層または積層構造として用いても良い。例えば、酸化シリコン膜を用いる場合には、プラズマＣＶＤ法でＴＥＯＳ（Tetraethyl Orthosilicate）とＯ2とを混合し、反応圧力４０[Pa]、基板温度３００〜４００[℃]とし、高周波（１３．５６[MHz]）、電力密度０．５〜０．８[W/cm2]で放電させて形成することが出来る。このようにして作製される酸化シリコン膜は、その後４００〜５００[℃]の熱アニールによりゲート絶縁膜として良好な特性を得ることが出来る。
【００７６】
そして、ゲート絶縁膜５００７上にゲート電極を形成するための第１の導電膜５００８と第２の導電膜５００９とを形成する。本実施例では、第１の導電膜５００８をＴａで５０〜１００[nm]の厚さに形成し、第２の導電膜５００９をＷで１００〜３００[nm]の厚さに形成する。
【００７７】
Ｔａ膜はスパッタ法で、ＴａのターゲットをＡｒでスパッタすることにより形成する。この場合、Ａｒに適量のＸｅやＫｒを加えると、Ｔａ膜の内部応力を緩和して膜の剥離を防止することが出来る。また、α相のＴａ膜の抵抗率は２０[μΩcm]程度でありゲート電極に使用することが出来るが、β相のＴａ膜の抵抗率は１８０[μΩcm]程度でありゲート電極とするには不向きである。α相のＴａ膜を形成するために、Ｔａのα相に近い結晶構造をもつ窒化タンタルを１０〜５０[nm]程度の厚さでＴａの下地に形成しておくとα相のＴａ膜を容易に得ることが出来る。
【００７８】
Ｗ膜を形成する場合には、Ｗをターゲットとしたスパッタ法で形成する。その他に６フッ化タングステン（ＷＦ6）を用いる熱ＣＶＤ法で形成することも出来る。いずれにしてもゲート電極として使用するためには低抵抗化を図る必要があり、Ｗ膜の抵抗率は２０[μΩcm]以下にすることが望ましい。Ｗ膜は結晶粒を大きくすることで低抵抗率化を図ることが出来るが、Ｗ中に酸素などの不純物元素が多い場合には結晶化が阻害され高抵抗化する。このことより、スパッタ法による場合、純度９９．９９９９[％]のＷターゲットを用い、さらに成膜時に気相中からの不純物の混入がないように十分配慮してＷ膜を形成することにより、抵抗率９〜２０[μΩcm]を実現することが出来る。
【００７９】
なお、本実施例では、第１の導電膜５００８をＴａ、第２の導電膜５００９をＷとしたが、特に限定されず、いずれもＴａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕなどから選ばれた元素、または前記元素を主成分とする合金材料もしくは化合物材料で形成してもよい。また、リン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜を用いてもよい。本実施例以外の他の組み合わせの一例で望ましいものとしては、第１の導電膜５００８を窒化タンタル（ＴａＮ）で形成し、第２の導電膜５００９をＷとする組み合わせ、第１の導電膜５００８を窒化タンタル（ＴａＮ）で形成し、第２の導電膜５００９をＡｌとする組み合わせ、第１の導電膜５００８を窒化タンタル（ＴａＮ）で形成し、第２の導電膜５００９をＣｕとする組み合わせ等が挙げられる。
【００８０】
次に、レジストによるマスク５０１０を形成し、電極及び配線を形成するための第１のエッチング処理を行う。本実施例ではＩＣＰ（Inductively Coupled Plasma：誘導結合型プラズマ）エッチング法を用い、エッチング用ガスにＣＦ4とＣｌ2を混合し、１[Pa]の圧力でコイル型の電極に５００[W]のＲＦ（１３．５６[MHz]）電力を投入してプラズマを生成して行う。基板側（試料ステージ）にも１００[W]のＲＦ（１３．５６[MHz]）電力を投入し、実質的に負の自己バイアス電圧を印加する。ＣＦ4とＣｌ2を混合した場合にはＷ膜及びＴａ膜とも同程度にエッチングされる。
【００８１】
上記エッチング条件では、レジストによるマスクの形状を適したものとすることにより、基板側に印加するバイアス電圧の効果により第１の導電層及び第２の導電層の端部がテーパー形状となる。テーパー部の角度は１５〜４５°となる。ゲート絶縁膜上に残渣を残すことなくエッチングするためには、１０〜２０[％]程度の割合でエッチング時間を増加させると良い。Ｗ膜に対する酸化窒化シリコン膜の選択比は２〜４（代表的には３）であるので、オーバーエッチング処理により、酸化窒化シリコン膜が露出した面は２０〜５０[nm]程度エッチングされることになる。こうして、第１のエッチング処理により第１の導電層と第２の導電層から成る第１の形状の導電層５０１１〜５０１６（第１の導電層５０１１ａ〜５０１６ａと第２の導電層５０１１ｂ〜５０１６ｂ）を形成する。このとき、ゲート絶縁膜５００７においては、第１の形状の導電層５０１１〜５０１６で覆われない領域は２０〜５０[nm]程度エッチングされ薄くなった領域が形成される。（図９（Ａ））
【００８２】
そして、第１のドーピング処理を行い、Ｎ型を付与する不純物元素を添加する。ドーピングの方法はイオンドープ法もしくはイオン注入法で行えば良い。イオンドープ法の条件はドーズ量を１×１０13〜５×１０14[atoms/cm2]とし、加速電圧を６０〜１００[keV]として行う。Ｎ型を付与する不純物元素として１５族に属する元素、典型的にはリン（Ｐ）または砒素（Ａｓ）を用いるが、ここではリン（Ｐ）を用いる。この場合、導電層５０１１〜５０１６がＮ型を付与する不純物元素に対するマスクとなり、自己整合的に第１の不純物領域５０１７〜５０２０が形成される。第１の不純物領域５０１７〜５０２０には１×１０20〜１×１０21[atoms/cm3]の濃度範囲でＮ型を付与する不純物元素を添加する。（図９（Ｂ））
【００８３】
次に、図９（Ｃ）に示すように、レジストマスクは除去しないまま、第２のエッチング処理を行う。エッチングガスにＣＦ4とＣｌ2とＯ2とを用い、Ｗ膜を選択的にエッチングする。この時、第２のエッチング処理により第２の形状の導電層５０２１〜５０２６（第１の導電層５０２１ａ〜５０２６ａと第２の導電層５０２１ｂ〜５０２６ｂ）を形成する。このとき、ゲート絶縁膜５００７においては、第２の形状の導電層５０２１〜５０２６で覆われない領域はさらに２０〜５０[nm]程度エッチングされ薄くなった領域が形成される。
【００８４】
Ｗ膜やＴａ膜のＣＦ4とＣｌ2の混合ガスによるエッチング反応は、生成されるラジカルまたはイオン種と反応生成物の蒸気圧から推測することが出来る。ＷとＴａのフッ化物と塩化物の蒸気圧を比較すると、Ｗのフッ化物であるＷＦ6が極端に高く、その他のＷＣｌ5、ＴａＦ5、ＴａＣｌ5は同程度である。従って、ＣＦ4とＣｌ2の混合ガスではＷ膜及びＴａ膜共にエッチングされる。しかし、この混合ガスに適量のＯ2を添加するとＣＦ4とＯ2が反応してＣＯとＦになり、ＦラジカルまたはＦイオンが多量に発生する。その結果、フッ化物の蒸気圧が高いＷ膜のエッチング速度が増大する。一方、ＴａはＦが増大しても相対的にエッチング速度の増加は少ない。また、ＴａはＷに比較して酸化されやすいので、Ｏ2を添加することでＴａの表面が酸化される。Ｔａの酸化物はフッ素や塩素と反応しないためさらにＴａ膜のエッチング速度は低下する。従って、Ｗ膜とＴａ膜とのエッチング速度に差を作ることが可能となりＷ膜のエッチング速度をＴａ膜よりも大きくすることが可能となる。
【００８５】
そして、図１０（Ａ）に示すように第２のドーピング処理を行う。この場合、第１のドーピング処理よりもドーズ量を下げて高い加速電圧の条件としてＮ型を付与する不純物元素をドーピングする。例えば、加速電圧を７０〜１２０[keV]とし、１×１０13[atoms/cm2]のドーズ量で行い、図９（Ｂ）で島状半導体層に形成された第１の不純物領域の内側に新たな不純物領域を形成する。ドーピングは、第２の形状の導電層５０２１〜５０２６を不純物元素に対するマスクとして用い、第１の導電層５０２１ａ〜５０２６ａの下側の領域の半導体層にも不純物元素が添加されるようにドーピングする。こうして、第２の不純物領域５０２７〜５０３１が形成される。この第２の不純物領域５０２７〜５０３１に添加されたリン（Ｐ）の濃度は、第１の導電層５０２１ａ〜５０２６ａのテーパー部の膜厚に従って緩やかな濃度勾配を有している。なお、第１の導電層５０２１ａ〜５０２６ａのテーパー部と重なる半導体層において、第１の導電層５０２１ａ〜５０２６ａのテーパー部の端部から内側に向かって若干、不純物濃度が低くなっているものの、ほぼ同程度の濃度である。
【００８６】
続いて、図１０（Ｂ）に示すように第３のエッチング処理を行う。エッチングガスにＣＨＦ6を用い、反応性イオンエッチング法（ＲＩＥ法）を用いて行う。第３のエッチング処理により、第１の導電層５０２１ａ〜５０２６ａのテーパー部を部分的にエッチングして、第１の導電層が半導体層と重なる領域が縮小される。第３のエッチング処理によって、第３の形状の導電層５０３２〜５０３７（第１の導電層５０３２ａ〜５０３７ａと第２の導電層５０３２ｂ〜５０３７ｂ）を形成する。このとき、ゲート絶縁膜５００７においては、第３の形状の導電層５０３２〜５０３７で覆われない領域はさらに２０〜５０[nm]程度エッチングされ薄くなった領域が形成される。
【００８７】
第３のエッチング処理によって、第２の不純物領域５０２７〜５０３１においては、第１の導電層５０３２ａ〜５０３７ａと重なる第２の不純物領域５０２７ａ〜５０３１ａと、第１の不純物領域と第２の不純物領域との間の第３の不純物領域５０２７ｂ〜５０３１ｂとが形成される。
【００８８】
そして、図１０（Ｃ）に示すように、Ｐ型ＴＦＴを形成する島状半導体層５００４に、第1の導電型とは逆の導電型の第４の不純物領域５０３９〜５０４４を形成する。第３の形状の導電層５０３３ｂを不純物元素に対するマスクとして用い、自己整合的に不純物領域を形成する。このとき、Ｎ型ＴＦＴを形成する島状半導体層５００３、５００５、保持容量部５００６および配線部５０３４はレジストマスク５０３８で全面を被覆しておく。不純物領域５０３９〜５０４４にはそれぞれ異なる濃度でリンが添加されているが、ジボラン（Ｂ2Ｈ6）を用いたイオンドープ法で形成し、そのいずれの領域においても不純物濃度が２×１０20〜２×１０21[atoms/cm3]となるようにする。
【００８９】
以上までの工程でそれぞれの島状半導体層に不純物領域が形成される。島状半導体層と重なる第３の形状の導電層５０３２、５０３３、５０３５、５０３６がゲート電極として機能する。また、５０３４は島状のソース信号線として機能する。５０３７は容量配線として機能する。
【００９０】
レジストマスク５０３８を除去した後、導電型の制御を目的として、それぞれの島状半導体層に添加された不純物元素を活性化する工程を行う。この工程はファーネスアニール炉を用いる熱アニール法で行う。その他に、レーザーアニール法、またはラピッドサーマルアニール法（ＲＴＡ法）を適用することが出来る。熱アニール法では酸素濃度が１[ppm]以下、好ましくは０．１[ppm]以下の窒素雰囲気中で４００〜７００[℃]、代表的には５００〜６００[℃]で行うものであり、本実施例では５００[℃]で４時間の熱処理を行う。ただし、第３の形状の導電層５０３７〜５０４２に用いた配線材料が熱に弱い場合には、配線等を保護するため層間絶縁膜（シリコンを主成分とする）を形成した後で活性化を行うことが好ましい。
【００９１】
さらに、３〜１００[％]の水素を含む雰囲気中で、３００〜４５０[℃]で１〜１２時間の熱処理を行い、島状半導体層を水素化する工程を行う。この工程は熱的に励起された水素により半導体層のダングリングボンドを終端する工程である。水素化の他の手段として、プラズマ水素化（プラズマにより励起された水素を用いる）を行っても良い。
【００９２】
次いで、第１の層間絶縁膜５０４５は酸化窒化シリコン膜から１００〜２００[nm]の厚さで形成する。その上に有機絶縁物材料から成る第２の層間絶縁膜５０４６を形成する。次いで、コンタクトホールを形成するためのエッチング工程を行う。
【００９３】
そして、駆動回路部において島状半導体層のソース領域とコンタクトを形成するソース配線５０４７、５０４８、ドレイン領域とコンタクトを形成するドレイン配線５０４９を形成する。また、画素部においては、接続電極５０５０、画素電極５０５１、５０５２を形成する（図１１（Ａ））。この接続電極５０５０により、ソース信号線５０３４は、画素ＴＦＴと電気的な接続が形成される。なお、画素電極５０５２及び保持容量は隣り合う画素のものである。
【００９４】
以上のようにして、Ｎ型ＴＦＴ、Ｐ型ＴＦＴを有する駆動回路部と、画素ＴＦＴ、保持容量を有する画素部とを同一基板上に形成することができる。本明細書中ではこのような基板をアクティブマトリクス基板と呼ぶ。
【００９５】
本実施例は、ブラックマトリクスを用いることなく、画素電極間の隙間を遮光することができるように、画素電極の端部を信号線や走査線と重なるように配置されている。
【００９６】
また、本実施例で示す工程に従えば、アクティブマトリクス基板の作製に必要なフォトマスクの数を５枚（島状半導体層パターン、第１配線パターン（走査線、信号線、容量配線）、Ｐチャネル領域のマスクパターン、コンタクトホールパターン、第２配線パターン（画素電極、接続電極含む））とすることができる。その結果、工程を短縮し、製造コストの低減及び歩留まりの向上に寄与することができる。
【００９７】
続いて、図１１（Ａ）の状態のアクティブマトリクス基板を得た後、アクティブマトリクス基板上に配向膜５０５３を形成しラビング処理を行う。
【００９８】
一方、対向基板５０５４を用意する。対向基板５０５４にはカラーフィルター層５０５５〜５０５７、オーバーコート層５０５８を形成する。カラーフィルター層はＴＦＴの上方で赤色のカラーフィルター層５０５５と青色のカラーフィルター層５０５６とを重ねて形成し遮光膜を兼ねる構成とする。少なくともＴＦＴと、接続電極と画素電極との間を遮光する必要があるため、それらの位置を遮光するように赤色のカラーフィルターと青色のカラーフィルターを重ねて配置することが好ましい。
【００９９】
また、接続電極５０５０に合わせて赤色のカラーフィルター層５０５５、青色のカラーフィルター層５０５６、緑色のカラーフィルター層５０５７とを重ね合わせてスペーサを形成する。各色のカラーフィルターはアクリル樹脂に顔料を混合したもので１〜３[μm]の厚さで形成する。これは感光性材料を用い、マスクを用いて所定のパターンに形成することができる。スペーサの高さはオーバーコート層５０５８の厚さ１〜４[μm]を考慮することにより２〜７[μm]、好ましくは４〜６[μm]とすることができ、この高さによりアクティブマトリクス基板と対向基板とを貼り合わせた時のギャップを形成する。オーバーコート層５０５８は光硬化型または熱硬化型の有機樹脂材料で形成し、例えば、ポリイミドやアクリル樹脂などを用いる。
【０１００】
スペーサの配置は任意に決定すれば良いが、例えば図１１（Ｂ）で示すように接続電極上に位置が合うように対向基板５０５４上に配置すると良い。また、駆動回路部のＴＦＴ上にその位置を合わせてスペーサを対向基板５０５４上に配置してもよい。このスペーサは駆動回路部の全面に渡って配置しても良いし、ソース配線およびドレイン配線を覆うようにして配置しても良い。
【０１０１】
オーバーコート層５０５８を形成した後、対向電極５０５９をパターニング形成し、配向膜５０６０を形成した後ラビング処理を行う。
【０１０２】
そして、画素部と駆動回路部が形成されたアクティブマトリクス基板と対向基板とをシール剤５０６２で貼り合わせる。シール剤５０６２にはフィラーが混入されていて、このフィラーとスペーサによって均一な間隔を持って２枚の基板が貼り合わせられる。その後、両基板の間に液晶材料５０６１を注入し、封止剤（図示せず）によって完全に封止する。液晶材料５０６１には公知の液晶材料を用いれば良い。このようにして図１１（Ｂ）に示すアクティブマトリクス型液晶表示装置が完成する。
【０１０３】
なお、上記の行程により作成されるＴＦＴはトップゲート構造であるが、ボトムゲート構造のＴＦＴやその他の構造のＴＦＴに対しても本実施例は容易に適用され得る。
【０１０４】
また、本実施例にて例示した表示装置は、液晶表示装置であるが、本発明のレベルシフタは、液晶表示装置のみならず、エレクトロルミネッセンス（ＥＬ）を用いたＥＬ表示装置の駆動回路においても有効に利用出来る。
【０１０５】
[実施例５]
図１６に、本発明のレベルシフタを用いての表示装置の構成例を示す。絶縁基板１６００上に、ソース信号線駆動回路１６０１、ゲート信号線駆動回路１６０２、画素部１６０７が一体形成されている。ソース信号線駆動回路１６０１は、レベルシフタ１６０４、シフトレジスタ１６０５、アナログスイッチ１６０６等を有している。
【０１０６】
表示装置の駆動に必要な信号類は、外部のＬＳＩより供給される。最近では、ＬＳＩ等の低消費電力化により、３．３[Ｖ]等で動作するため、入力された信号は、本発明のレベルシフタ１６０４にて振幅変換がされ、シフトレジスタ等に送られる。
【０１０７】
なお、図１６では図示していないが、画素部に近いバッファ部等の前に、さらに電圧振幅を変換するためにレベルシフタを配置して、さらに１段階電圧振幅の変換手段を設けることで、表示装置内部での低消費電力化をはかることも出来る。
【０１０８】
また、本実施例にて示した図１６の表示装置は、アナログ映像信号を入力する場合の例であるが、本発明のレベルシフタは、デジタル映像信号を入力する表示装置の駆動回路にも適用することが出来る。
【０１０９】
[実施例６]
本実施例では、差動回路を異なる構成で用いたレベルシフタにより、バッファを必要とせずにＧＮＤ〜ＶＤＤ２の振幅を得るための構成について説明する。
【０１１０】
図１７は、本実施例における、本発明のレベルシフタの回路構成例である。ＴＦＴ１７０３および１７０４を有する差動回路１７００を有し、ＴＦＴ１７０５とＴＦＴ１７０８、またＴＦＴ１７０６とＴＦＴ１７０７とがそれぞれ第１のカレントミラー回路および第２のカレントミラー回路とを構成している。
【０１１１】
以下に、図１７、図１８を用いて、各部の動作について説明する。図１８に示したシミュレーションに際しての各電源電圧は、実施例１と同様、ＧＮＤ＝０[Ｖ]、ＶＤＤ１＝３[Ｖ]、ＶＤＤ２＝１０[Ｖ]とした。また、図１７中の電流源は、各電源をＴＦＴを介して接続し、それぞれのＴＦＴのゲート電極の電位の制御により、一定電流を確保している。
【０１１２】
まず、入力端子より、ＧＮＤ〜ＶＤＤ１の振幅を有する２つの信号（Ｉｎ１、Ｉｎ２）が入力される（図１８（Ａ））。ＴＦＴ１７０３、１７０４のゲート電極には、先の入力信号と電源ＶＤＤ２との間の電位が入力される。この電位は電流源に配置されたＴＦＴおよびＴＦＴ１７０１、１７０２の各抵抗値によって分割された電位である。このときの、ＴＦＴ１７０３および１７０４のゲート電極における電位をそれぞれＶ1703、Ｖ1704と表記する（図１８（Ｂ））
【０１１３】
電流源１７４０を流れる電流をＩ1740、ＴＦＴ１７０３を流れる電流をＩ1703、ＴＦＴ１７０４を流れる電流をＩ1704とすると、Ｉ1740＝Ｉ1703＋Ｉ1704であり、Ｖ1703＞Ｖ1704のとき、Ｉ1703＞Ｉ1704である。よって、ＴＦＴ１７０５、ＴＦＴ１７０６を流れる電流の値はそのままＩ1703、Ｉ1704となる。さらに、ＴＦＴ１７０５、ＴＦＴ１７０６を流れる電流が決定されたことにより、ＴＦＴ１７０５、ＴＦＴ１７０６のゲート電位も決定する。これらをそれぞれＶ1705、Ｖ1706と表記する。ＴＦＴ１７０５とＴＦＴ１７０８とが、またＴＦＴ１７０６とＴＦＴ１７０７とがそれぞれカレントミラーを構成しているので、ＴＦＴ１７０７、ＴＦＴ１７０８のゲート電位もここで決定される。つまり、Ｖ1705＝Ｖ1708、Ｖ1706＝Ｖ1707であり、Ｖ１７０３とＶ１７０４との大小関係が前述の通りであるとき、Ｖ1705＞Ｖ1706、したがって、Ｖ1707＜Ｖ1708となる（図１８（Ｃ））
【０１１４】
シミュレーション結果においては、Ｖ1707、Ｖ1708の電位は、図１８（Ｃ）に示すように、およそ６．５〜９[Ｖ]となる。Ｖ1707がＨｉ電位のとき、ＴＦＴ１７０７は非導通状態となる。よって、ＴＦＴ１７０９、ＴＦＴ１７１０のゲート電位は下がり、導通しない。このとき、Ｖ1708はＬｏ電位となり、導通する。これにより、出力端子には、ＶＤＤ２が現れる。次に、Ｖ1707がＬｏ電位のとき、ＴＦＴ１７０７が導通して、ＴＦＴ１７０９、ＴＦＴ１７１０のゲート電位が上がり、導通する。このとき、Ｖ1708はＨｉ電位であるから、ＴＦＴ１７０８は導通しない。これにより、出力端子には、ＧＮＤが現れる（図１８（Ｄ））。
【０１１５】
また、本実施例にて示した図１７の例では、ＴＦＴ１７０１、１７０２をＮ型ＴＦＴとしているが、これらをＰ型ＴＦＴとし、ＴＦＴ１７０１、１７０２のゲート電極とドレイン領域とを入力端子（Ｉｎ１またはＩｎ２）に接続し、ソース領域を電流源１７２０、１７３０および差動回路の入力部に接続しても良い。
【０１１６】
[実施例７]
実施形態では、図１に示したように、入力信号は、ＴＦＴ１０５、１０６のソース領域に入力されていた。本実施例においては、信号の入力方法が異なる一例について述べる。
【０１１７】
図１９に、本実施例における回路構成例を示す。図１との相違点は、差動回路と入力信号（Ｉｎ１、Ｉｎ２）との間に配置されたＴＦＴの接続のみである。図１で、それぞれＩｎ１、Ｉｎ２が接続されていたＮ型ＴＦＴ１０５、１０６は、それぞれ図１９におけるＰ型ＴＦＴ１９０１、１９０２に置換され、入力信号はそれぞれのゲート電極に入力される。
【０１１８】
以下に、図１９に示したレベルシフタの動作について説明する。
【０１１９】
差動回路内のＴＦＴ１９０３のゲート電極に印加される電圧、つまりγ点における電位について考える。なお、γ点には、ＶＤＤ２−ＧＮＤ間のいずれかの電位が現れることは前述したとおりである。
【０１２０】
まず、入力信号（Ｉｎ１）にＨｉが入力される時、Ｐ型ＴＦＴ１９０１のゲート電極における電位は３[Ｖ]である。このときのＰ型ＴＦＴ１９０１のゲート・ソース間電圧を、ＶGS1とする。続いて、入力信号（Ｉｎ１）にＬｏが入力される時、Ｐ型ＴＦＴ１９０１のゲート電極における電位は０[Ｖ]となり、このときのＰ型ＴＦＴ１９０１のゲート・ソース間電圧を、ＶGS2とする。
【０１２１】
このとき、|ＶGS1|＜|ＶGS2|である。各時点におけるＴＦＴ１９０１のＯＮ抵抗を、ＲHi、ＲLoとすると、Ｒhi＞ＲLoとなる。ＴＦＴ１９０１のＯＮ抵抗が低いとき、ＶＤＤ２−ＧＮＤ間の抵抗分割によってγ点に現れる電位は、よりＧＮＤに引っ張られて低くなる。逆にＴＦＴ１９０１のＯＮ抵抗が高いと、γ点に現れる電位は、よりＶＤＤ２に引っ張られて高くなる。したがって、Ｐ型ＴＦＴ１９０３のゲート電極に印加される電圧は、入力信号（Ｉｎ１）と同じ位相をもってある振幅で振動する。差動回路内のＴＦＴ１９０４のゲート電極に印加される電圧、つまりδ点についても、同様の理由により、入力信号（Ｉｎ２）と同じ位相をもってある振幅で振動する。したがって、γ点とδ点の間の電位差を、差動増幅回路によって増幅し、出力する。その後、実施形態、実施例１等の場合と同様にして、０〜ＶＤＤ２の振幅を有する信号を出力する。
【０１２２】
[実施例８]
本発明のレベルシフタには、定電流源を用いており、信号の振幅変換を行わない期間においても電流が流れ続けている。そこで本実施例では、そのような期間（具体的には低電圧振幅信号の入力がない帰線期間等）において、低消費電力化を図る方法の一例について述べる。
【０１２３】
図１に示したように、レベルシフタへの電流供給源は、１０７、１０８、１０９の３箇所である。図２０においては、その経路はＴＦＴ２００１、２００２、２００３によって制御されており、それらのゲート電極への電位供給は、電源部２０５０による。よって、レベルシフタへの電流供給を遮断するには、ＴＦＴ２００１、２００２、２００３を非導通状態とするのが最も簡単な方法である。そこで、図２０に示すように、リセット用ＴＦＴ２００４、２００５を配置する。本実施例では、リセット用ＴＦＴ２００４にはＰ型ＴＦＴを、リセット用ＴＦＴ２００５にはＮ型ＴＦＴを用いた。ＴＦＴ２００４のソース領域は、電源ＶＤＤ２に接続されており、ドレイン領域はＴＦＴ２００１、２００２のゲート電極に接続されている。ＴＦＴ２００５のソース領域は、電源ＧＮＤに接続されており、ドレイン領域はＴＦＴ２００３のゲート電極に接続されている。
【０１２４】
帰線期間等の、レベルシフタが動作しない期間（以後、このような期間をリセット期間と表記する）に、ＴＦＴ２００４、２００５のゲート電極へリセット信号（例えばその電圧振幅は０〜ＶＤＤ２）を入力する。図２０に示したような構成でリセット用の回路を配した場合、リセット期間にはＨｉ信号を入力する。これにより、ＴＦＴ２００４、２００５が導通し、ＴＦＴ２００１、２００２のゲート電極の電位はＶＤＤ２に、ＴＦＴ２００３のゲート電極の電位はＧＮＤになり、ともに非導通状態となることにより、各部の電流が遮断される。
【０１２５】
リセット用ＴＦＴ２００４、２００５のチャネル幅は、ＴＦＴ２００１、２００２、２００３のゲート・ソース間電圧が、十分にそれらのしきい値の絶対値を下回る（具体的には、ＴＦＴ２００４のドレイン領域における電位が十分にＶＤＤ２に近づき、ＴＦＴ２００５のドレイン領域における電位が、十分にＧＮＤに近づく）ような電流能力を有するサイズに決定すればよい。
【０１２６】
[実施例９]
本実施例においては、レベルシフタへの電流供給の遮断を、実施例８とは異なる方法により行う例について述べる。
【０１２７】
図２２に示す回路において、電源部２２５０におけるＴＦＴ２２０４のゲート電極には、他の実施例にて示した回路ではある一定の電源電位が入力され、常にＯＮの状態となっていた。これに対して本実施例においては、電源制御用パルス（Ｃｔｒｌ．Ｐｕｌｓｅ）が入力される。
【０１２８】
図２２において、ＴＦＴ２２０４はＮ型であるから、電源制御用パルスがＨｉ電位のときにＯＮ状態となり、レベルシフタ側のＴＦＴ２２０１〜２２０３を導通させる。つまり、レベル変換動作の必要な期間にのみ電源制御用パルスを入力し、その期間にのみレベルシフタへの電流供給が行われる。
【０１２９】
[実施例１０]
本発明のレベルシフタを表示装置に適用した際の回路を、実際にＴＦＴを用いて配置した例を図２１に示す。図２１内に付したＴＦＴの番号３０１〜３０９は、それぞれ図３の回路図内に付したＴＦＴの番号３０１〜３０９に対応している。
【０１３０】
図２１の例では、電源部が図示されていないが、レベルシフタは、左右方向に複数並列に配置されており、電流源に接続されたＴＦＴ３０１、３０４、３０９のゲート電極へ供給する電位は、並列配置されたレベルシフタの外側に有する電源部から、信号線３３０、３４０を介して各レベルシフタに供給されている。この電源部は、複数のレベルシフタで共用しても良い。
【０１３１】
なお、図中、配線アルミニウム・ゲートメタル・半導体層間には、それぞれ絶縁膜を有しており、互いに重なる部分においての短絡はない。コンタクトホールを配した部分で、互いを接続している。
【０１３２】
本発明のレベルシフタに用いている差動回路およびカレントミラー回路は、その動作の特性上、各々を構成するＴＦＴの特性のばらつきが少ないことが特に重要視される回路である。故に、各回路を構成するＴＦＴは、近接に配置することが望ましい。また、ＴＦＴ基板の作成工程中、レーザー照射等が含まれる場合にも、図２１のように近接配置することにより、照射ムラ等によるＴＦＴ特性のばらつきを低減することが出来る。加えて、前述のレーザー照射等は、線状照射が一般的であるため、各ＴＦＴを平行に配置することで、さらに前述の照射ムラ等によるＴＦＴ特性のばらつきを低減することが出来るため、望ましい。
【０１３３】
[実施例１１]
本発明を適用して作成した駆動回路を用いたアクティブマトリクス型表示装置には様々な用途がある。本実施例では、本発明を適用して作成した駆動回路を用いた表示装置を組み込んだ半導体装置について説明する。
【０１３４】
このような表示装置には、携帯情報端末（電子手帳、モバイルコンピュータ、携帯電話等）、ビデオカメラ、デジタルカメラ、パーソナルコンピュータ、テレビ、プロジェクタ装置等が挙げられる。それらの一例を図１３、図１４および図１５に示す。
【０１３５】
図１３（Ａ）は携帯電話であり、本体２６０１、音声出力部２６０２、音声入力部２６０３、表示部２６０４、操作スイッチ２６０５、アンテナ２６０６から構成されている。本発明は表示部２６０４に適用することができる。
【０１３６】
図１３（Ｂ）はビデオカメラであり、本体２６１１、表示部２６１２、音声入力部２６１３、操作スイッチ２６１４、バッテリー２６１５、受像部２６１６から成っている。本発明は表示部２６１２に適用することができる。
【０１３７】
図１３（Ｃ）はモバイルコンピュータあるいは携帯型情報端末であり、本体２６２１、カメラ部２６２２、受像部２６２３、操作スイッチ２６２４、表示部２６２５で構成されている。本発明は表示部２６２５に適用することができる。
【０１３８】
図１３（Ｄ）はヘッドマウントディスプレイであり、本体２６３１、表示部２６３２、アーム部２６３３で構成される。本発明は表示部２６３２に適用することができる。
【０１３９】
図１３（Ｅ）はテレビであり、本体２６４１、スピーカー２６４２、表示部２６４３、受信装置２６４４、増幅装置２６４５等で構成される。本発明は表示部２６４３に適用することができる。
【０１４０】
図１３（Ｆ）は携帯書籍であり、本体２６５１、表示部２６５２、記憶媒体２６５３、操作スイッチ２６５４、アンテナ２６５５から構成されており、ミニディスク（ＭＤ）やＤＶＤ（Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ）に記憶されたデータや、アンテナで受信したデータを表示するものである。本発明は表示部２６５２に適用することができる。
【０１４１】
図１４（Ａ）はパーソナルコンピュータであり、本体２７０１、画像入力部２７０２、表示部２７０３、キーボード２７０４で構成される。本発明は表示部２７０３に適用することができる。
【０１４２】
図１４（Ｂ）はプログラムを記録した記録媒体を用いるプレーヤーであり、本体２７１１、表示部２７１２、スピーカー部２７１３、記録媒体２７１４、操作スイッチ２７１５で構成される。なお、この装置は記録媒体としてＤＶＤ（Ｄｉｇｔｉａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ）、ＣＤ等を用い、音楽鑑賞や映画鑑賞やゲームやインターネットを行うことができる。本発明は表示部２６１２に適用することができる。
【０１４３】
図１４（Ｃ）はデジタルカメラであり、本体２７２１、表示部２７２２、接眼部２７２３、操作スイッチ２７２４、受像部（図示しない）で構成される。本発明は表示部２７２２に適用することができる。
【０１４４】
図１４（Ｄ）は片眼のヘッドマウントディスプレイであり、表示部２７３１、バンド部２７３２で構成される。本発明は表示部２７３１に適用することができる。
【０１４５】
図１５（Ａ）はフロント型プロジェクタであり、投射装置本体２８０１、表示装置２８０２、光源２８０３、光学系２８０４、スクリーン２８０５で構成されている。なお、投射装置２８０１には単版式のものを用いても良いし、Ｒ、Ｇ、Ｂの光にそれぞれ対応した三板式のものを用いても良い。本発明は表示装置２８０２に適用することができる。
【０１４６】
図１５（Ｂ）はリア型プロジェクタであり、本体２８１１、投射装置本体２８１２、表示装置２８１３、光源２８１４、光学系２８１５、リフレクター２８１６、スクリーン２８１７で構成されている。なお、投射装置２８１３には単版式のものを用いても良いし、Ｒ、Ｇ、Ｂの光にそれぞれ対応した三板式のものを用いても良い。本発明は表示装置２８１３に適用することができる。
【０１４７】
なお、図１５（Ｃ）は、図１５（Ａ）及び図１５（Ｂ）中における投射装置本体２８０１、２８１２の構造の一例を示した図である。投射装置２８０１、２８１２は、光源光学系２８２１、ミラー２８２２、２８２４〜２８２６、ダイクロイックミラー２８２３、プリズム２８２７、表示装置２８２８、位相差板２８２９、投射光学系２８３０で構成される。投射光学系２８３０は、投射レンズを含む光学系で構成される。本実施例は三板式の例を示したが、特に限定されず、例えば単板式であっても良い。また、図１５（Ｃ）中において矢印で示した光路に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、位相差を調節するためのフィルム、ＩＲフィルム等の光学系を設けても良い。
【０１４８】
また、図１５（Ｄ）は、図１５（Ｃ）中における光源光学系２８２１の構造の一例を示した図である。本実施例では、図１５（Ｃ）中における光源光学系２８２１は、図１５（Ｄ）中におけるリフレクター２８３１、光源２８３２、レンズアレイ２８３３、偏光変換素子２８３４、集光レンズ２８３５で構成される。なお、図１５（Ｄ）に示した光源光学系は一例であって特に限定されない。例えば、光源光学系に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、位相差を調節するフィルム、ＩＲフィルム等の光学系を設けても良い。
【発明の効果】
差動増幅回路を有する本発明のレベルシフタによって、入力信号の電圧振幅が小さい場合にも、十分な変換能力を提供することが出来る。これにより、駆動回路の低駆動電圧化が進み、駆動回路と画素部との駆動電圧の差が大きくなるような場合にも、正常に信号の振幅の変換を可能とする。
【０１４９】
また、本発明のレベルシフタの一態様においては、信号入力について、ゲート電極への直接の入力を避けた構造としており、入力信号の電圧振幅が小さい場合に、ＴＦＴのしきい値の影響を受けることを低減しているため、今後の駆動回路の低駆動電圧化に大いに貢献する。
【図面の簡単な説明】
【図１】 本発明の２入力１出力型レベルシフタの回路図。
【図２】 図１に示したレベルシフタの駆動時の各部の電位の模式図。
【図３】 実施例１にて示した本発明の２入力１出力型レベルシフタの回路図。
【図４】 図３に示したレベルシフタの駆動時の各部の電位のシミュレーション結果を示す図。
【図５】 実施例２にて示した本発明の２入力１出力型レベルシフタの回路図。
【図６】 図５に示したレベルシフタの駆動時の各部の電位のシミュレーション結果を示す図。
【図７】 実施例３にて示した本発明の１入力１出力型レベルシフタの回路図。
【図８】 図５に示したレベルシフタの駆動時の各部の電位のシミュレーション結果を示す図。
【図９】 実施例４にて示したアクティブマトリクス基板の作成工程例を示す図。
【図１０】 実施例４にて示したアクティブマトリクス基板の作成工程例を示す図。
【図１１】 実施例４にて示したアクティブマトリクス基板の作成工程例を示す図。
【図１２】 従来の２入力２出力型レベルシフタの回路図。
【図１３】 実施例１１にて本発明を適用した電子機器の例を示す図。
【図１４】 実施例１１にて本発明を適用した電子機器の例を示す図。
【図１５】 実施例１１にて本発明を適用した電子機器の例を示す図。
【図１６】 実施例５にて示した、本発明のレベルシフタを用いて同一基板上に形成した表示装置全体の回路の概略図。
【図１７】 実施例６にて示した本発明の２入力１出力型レベルシフタの回路図。
【図１８】 図１７に示したレベルシフタの駆動時の各部の電位のシミュレーション結果を示す図。
【図１９】 実施例７にて示した本発明の２入力１出力型レベルシフタの回路図。
【図２０】 実施例８にて示した、リセット信号入力を有する本発明のレベルシフタの回路図。
【図２１】 実施例１０にて示した、各ＴＦＴの近接配置を考えた、実設計における本発明のレベルシフタのＴＦＴ配置例を示す図。
【図２２】 実施例９にて示した、電源制御用信号入力を有する本発明のレベルシフタの回路図。
【発明の属する技術分野】
本発明は、表示装置の駆動回路に用いられるレベルシフタに関し、特にその駆動回路の構成に、絶縁体上に形成される薄膜トランジスタ（以下、ＴＦＴと記す）を用いた表示装置の駆動回路に用いられるレベルシフタに関する。なお、本明細書において、表示装置とは、ＬＣＤ（液晶ディスプレイ）、ＯＬＥＤ（有機ＥＬディスプレイ）等に用いるものを指す。
【０００２】
【従来の技術】
近年、半導体製造技術の微細化が進み、それに伴うＬＳＩの小型化によって、携帯端末等の小型機器への応用も進むことで、低消費電力化が要求されるようになり、現在では、３．３[Ｖ]駆動などの低電源電圧駆動のＬＳＩが主流となっている。
【０００３】
一方で、携帯端末やコンピュータ用モニタなどの用途として近年需要の増加が著しいＬＣＤ（液晶ディスプレイ）は、液晶の駆動を１０[Ｖ]〜２０[Ｖ]の電圧振幅の信号によって行われることが多く、その駆動回路には対応する高電源電圧で駆動する回路部が少なくとも存在する。
【０００４】
したがって、前述の低電源電圧で駆動されるコントローラＬＳＩと、高電源電圧で駆動される液晶駆動用回路との間は、信号の振幅電圧幅を変化させるレベルシフタをもって接続することが不可欠となる。
【０００５】
図１２（Ａ）（Ｂ）に、通常広く用いられているレベルシフタの回路図を示す。なお、本明細書中、各電源電位をＶＤＤ＃（＃は数字）およびＧＮＤとして表記する。ここではＶＤＤ１、ＶＤＤ２、ＶＤＤ３、ＶＤＤ４を用い、その大小関係はＶＤＤ４＜ＶＤＤ３＜ＧＮＤ＜ＶＤＤ１＜ＶＤＤ２とする。また、簡単のため、ＧＮＤ＝０[Ｖ]に固定する。
【０００６】
図１２（Ａ）に示したレベルシフタは、ＧＮＤ〜ＶＤＤ１の電圧振幅を有する入力信号に対し、ＧＮＤ〜ＶＤＤ２の電圧振幅を有する出力信号を得るものである。つまり低電位側を固定して、高電位側の電位を変換して振幅変換を行う。このレベルシフタの構成は以下のようになっている。第１のＰ型ＴＦＴ１２０１のソース領域と、第２のＰ型ＴＦＴ１２０２のソース領域とはともに電源ＶＤＤ２に接続されている。第１のＰ型ＴＦＴ１２０１のドレイン領域は第３のＰ型ＴＦＴ１２０３のソース領域と接続され、第２のＰ型ＴＦＴ１２０２のドレイン領域は第４のＰ型ＴＦＴ１２０４のソース領域と接続されている。第３のＰ型ＴＦＴ１２０３のドレイン領域は、第１のＮ型ＴＦＴ１２０５のドレイン領域と、第２のＰ型ＴＦＴ１２０２のゲート電極とに接続され、第４のＰ型ＴＦＴ１２０４のドレイン領域は、第２のＮ型ＴＦＴ１２０６のドレイン領域と、第１のＰ型ＴＦＴ１２０１のゲート電極とに接続されている。第１のＮ型ＴＦＴ１２０５のソース領域と、第２のＮ型ＴＦＴ１２０６のソース領域とはともにＧＮＤ（＝０[Ｖ]）に接続されている。また、入力信号（Ｉｎ）は、第３のＰ型ＴＦＴ１２０３のゲート電極と、第１のＮ型ＴＦＴ１２０５のゲート電極とに入力され、入力信号の反転信号（Ｉｎｂ）は、第４のＰ型ＴＦＴ１２０４のゲート電極と、第２のＮ型ＴＦＴ１２０６のゲート電極とに入力されている。出力信号（Ｏｕｔ）は、第４のＰ型ＴＦＴ１２０４のドレイン領域から取り出される。ここで、第３のＰ型ＴＦＴ１２０３のドレイン領域から、出力信号の反転信号（Ｏｕｔｂ）を取り出すことも出来る。
【０００７】
なお、ＴＦＴの導電形式にはＮ型とＰ型とがあるが、本明細書中、特にその極性を限定しない場合においては、第１の導電形式、第２の導電形式と記述する。例えば、第１の導電形式と記したＴＦＴがＮ型である場合には、第２の導電形式とはＰ型を指し、逆に第１の導電形式と記したＴＦＴがＰ型である場合には、第２の導電形式とはＮ型を指すものとする。
【０００８】
次に、この従来例のレベルシフタの基本的な動作を説明する。入力信号（Ｉｎ）にＨｉ信号が入力されると、Ｎ型ＴＦＴ１２０５は導通状態となり、Ｐ型ＴＦＴ１２０３は非導通状態となるので、Ｐ型ＴＦＴ１２０２のゲート電極には電位がＧＮＤ、すなわちＬｏ信号が入力され、Ｐ型ＴＦＴ１２０２は導通状態となる。一方、反転入力信号（Ｉｎｂ）はこのときＬｏ信号であるから、Ｎ型ＴＦＴ１２０６は非導通状態となり、Ｐ型ＴＦＴ１２０４は導通状態となる。従って、Ｐ型ＴＦＴ１２０２、１２０４が共に導通状態となったことになり出力信号（ＯＵＴ）は、Ｈｉ信号が出力され、このときの電位はＶＤＤ２となる。なお、Ｐ型ＴＦＴ１２０１は非導通状態となり、Ｐ型ＴＦＴ１２０２のゲート電極の電位をＬｏ＝ＧＮＤに保持することを保証する。
【０００９】
入力信号（Ｉｎ）の電位がＬｏ信号の時は、図１２（Ａ）に示すレベルシフタが対称構造をとることから上記と同様に理解でき、出力端子（ＯＵＴ）からはＬｏ信号が出力され、このときの電位はＧＮＤ、すなわち０[Ｖ]となる。
【００１０】
このようにして、ＧＮＤ〜ＶＤＤ１の電圧振幅を有する入力信号は、ＧＮＤ〜ＶＤＤ２の電圧振幅を有する出力信号に変換される。
【００１１】
続いて、図１２（Ｂ）に示したレベルシフタは、ＶＤＤ３〜ＧＮＤの電圧振幅を有する入力信号に対し、ＶＤＤ４〜ＧＮＤの電圧振幅を有する出力信号を得るものである。つまり高電位側を固定して、低電位側の電位を変換して振幅変換を行う。このレベルシフタの構成は以下のようになっている。第１のＮ型ＴＦＴ１２１１のソース領域と、第２のＮ型ＴＦＴ１２１２のソース領域とはともに電源ＶＤＤ４に接続されている。第１のＮ型ＴＦＴ１２１１のドレイン領域は第３のＮ型ＴＦＴ１２１３のソース領域と接続され、第２のＮ型ＴＦＴ１２１２のドレイン領域は第４のＮ型ＴＦＴ１２１４のソース領域と接続されている。第３のＮ型ＴＦＴ１２１３のドレイン領域は、第１のＰ型ＴＦＴ１２１５のドレイン領域と、第２のＮ型ＴＦＴ１２１２のゲート電極とに接続され、第４のＮ型ＴＦＴ１２１４のドレイン領域は、第２のＰ型ＴＦＴ１２１６のドレイン領域と、第１のＮ型ＴＦＴ１２１１のゲート電極とに接続されている。第１のＰ型ＴＦＴ１２１５のソース領域と、第２のＰ型ＴＦＴ１２１６のソース領域とはともにＧＮＤ（＝０[Ｖ]）に接続されている。また、入力信号（Ｉｎ）は、第３のＮ型ＴＦＴ１２１３のゲート電極と、第１のＰ型ＴＦＴ１２１５のゲート電極とに入力され、入力信号の反転信号（Ｉｎｂ）は、第４のＮ型ＴＦＴ１２１４のゲート電極と、第２のＰ型ＴＦＴ１２１６のゲート電極とに入力されている。出力信号（Ｏｕｔ）は、第４のＮ型ＴＦＴ１２１４のドレイン領域から取り出される。ここで、第３のＮ型ＴＦＴ１２１３のドレイン領域から、出力信号の反転信号（Ｏｕｔｂ）を取り出すことも出来る。
【００１２】
次に、この従来例のレベルシフタの基本的な動作を説明する。入力信号（Ｉｎ）にＬｏ信号が入力されると、Ｐ型ＴＦＴ１２１５は導通状態となり、Ｎ型ＴＦＴ１２１３は非導通状態となるので、Ｎ型ＴＦＴ１２１２のゲート電極には電位がＧＮＤ、すなわちＨｉ信号が入力され、Ｎ型ＴＦＴ１２１２は導通状態となる。一方、反転入力信号（Ｉｎｂ）はこのときＨｉ信号であるから、Ｐ型ＴＦＴ１２１６は非導通状態となり、Ｎ型ＴＦＴ１２１４は導通状態となる。従って、Ｐ型ＴＦＴ１２１２、１２１４が共に導通状態となったことになり出力信号（ＯＵＴ）は、Ｌｏ信号が出力され、このときの電位はＶＤＤ４となる。なお、Ｎ型ＴＦＴ１２１１は非導通状態となり、Ｎ型ＴＦＴ１２１２のゲート電極の電位をＨｉ＝ＧＮＤに保持することを保証する。
【００１３】
入力信号（Ｉｎ）の電位がＨｉ信号の時は、図１２（Ｂ）に示すレベルシフタが対称構造をとることから上記と同様に理解でき、出力端子（ＯＵＴ）からはＨｉ信号が出力され、このときの電位はＧＮＤ、すなわち０[Ｖ]となる。
【００１４】
このようにして、ＶＤＤ３〜ＧＮＤの電圧振幅を有する入力信号は、ＶＤＤ４〜ＧＮＤの電圧振幅を有する出力信号に変換される。
【００１５】
【発明が解決しようとする課題】
図１２（Ａ）（Ｂ）に示したレベルシフタにおける問題点について述べる。なお、ここでは、図１２（Ａ）（Ｂ）いずれのレベルシフタについても共通の問題点であるので、例としては図１２（Ａ）のみを挙げる。最初に述べたように、最近のコントローラＬＳＩにおいては、３．３[Ｖ]動作をするものが主流となってきている。故に、図１２（Ａ）に示したレベルシフタにおいて、ＶＤＤ１＝３[Ｖ]、ＶＤＤ２＝１０[Ｖ]程度の場合の変換をしようとすると、ＴＦＴ１２０３、１２０４、１２０５、１２０６への入力信号の振幅が３[Ｖ]であるのに対し、Ｎ型ＴＦＴ１２０５、１２０６のしきい値電圧が仮に３[Ｖ]であったとしたら、もはや正常動作は望めない。つまり、変換前の電圧振幅が小さくなるに従い、ＴＦＴが十分に導通するだけのゲート・ソース間電圧を得にくくなるため、正常動作が困難になるということである。
【００１６】
故に、本発明においては、前述のように駆動回路の低電源電圧化に伴い、入力信号の電圧振幅が小さくなった場合にも正常動作を保証出来るような、新規の構造を有するレベルシフタを提供することを課題とする。
【００１７】
【課題を解決するための手段】
前述した課題を解決するために、本発明においては以下に説明するような手段を講じた。
【００１８】
従来のレベルシフタにおいては、入力信号は図１２（Ａ）におけるＴＦＴ１２０３、１２０４、１２０５、１２０６のゲート電極に入力されていたため、ＴＦＴのしきい値の絶対値よりも入力信号の電圧振幅が小さくなると、ＴＦＴが十分に導通するだけのゲート・ソース間電圧が得られなくなり、正常動作しなくなるという問題点があった。
【００１９】
そこで、本発明のレベルシフタにおいては、入力信号の経路を工夫して、入力信号の電圧振幅が小さくなった場合にも、ＴＦＴのしきい値の影響を受けにくくする。また、電圧振幅の変換には、カレントミラー回路と差動回路とを組み合わせた差動増幅回路を用いることによって、高い利得を得られるようにする。
【００２０】
以下に、本発明のレベルシフタの構成について記載する。
【００２１】
請求項１に記載の、本発明のレベルシフタは、
カレントミラー回路と、
前記カレントミラー回路を負荷とする差動回路と、
前記差動回路に電流を供給する電流源と、
第１のソースフォロア回路と、第２のソースフォロア回路とを有するレベルシフタであって、
第１の入力信号が、前記第１のソースフォロア回路に入力され、
前記第１のソースフォロア回路からの第１の出力信号が、前記差動回路に入力され、
第２の入力信号が、前記第２のソースフォロア回路に入力され、
前記第２のソースフォロア回路からの第２の出力信号が、前記差動回路に入力されることを特徴としている。
【００２２】
請求項２に記載の、本発明のレベルシフタは、
カレントミラー回路と、
前記カレントミラー回路を負荷とする差動回路と、
前記差動回路に電流を供給する第１の電流源と、
ゲート電極とドレイン領域とを電気的に接続した、第１および第２のトランジスタと、
前記第１および第２のトランジスタに電流を供給する第２および第３の電流源とを有するレベルシフタであって、
第１の入力信号が、前記第１のトランジスタのソース領域に入力され、
前記第１のトランジスタからの第１の出力信号が、前記差動回路に入力され、
第２の入力信号が、前記第２のトランジスタのソース領域に入力され、
前記第２のトランジスタからの第２の出力信号が、前記差動回路に入力されることを特徴としている。
【００２３】
請求項３に記載の、本発明のレベルシフタは、
カレントミラー回路と、
前記カレントミラー回路を負荷とする差動回路と、
前記差動回路に電流を供給する第１の電流源と、
ゲート電極とドレイン領域とを電気的に接続した、第１および第２のトランジスタと、
前記第１および第２のトランジスタに電流を供給する第２および第３の電流源とを有するレベルシフタであって、
前記差動回路は、第３のトランジスタと第４のトランジスタとを有し、
前記第１のトランジスタのドレイン領域と、前記第３のトランジスタのゲート電極とが電気的に接続され、
前記第２のトランジスタのドレイン領域と、前記第４のトランジスタのゲート電極とが電気的に接続され、
第１の入力信号が、前記第１のトランジスタのソース領域に入力され、
前記第１のトランジスタからの第１の出力信号が、前記第３のトランジスタのゲート電極に入力され、
第２の入力信号が、前記第２のトランジスタのソース領域に入力され、
前記第２のトランジスタからの第２の出力信号が、前記第４のトランジスタのゲート電極に入力されることを特徴としている。
【００２４】
請求項４に記載の、本発明のレベルシフタは、
ゲート電極とドレイン領域とを電気的に接続した、第１導電形式の第１のトランジスタと、
ゲート電極とドレイン領域とを電気的に接続した、第１導電形式の第２のトランジスタと、
第１導電形式の第３のトランジスタと、第１導電形式の第４のトランジスタとを有する差動回路と、
第２導電形式であって、ゲート電極とドレイン領域とを接続した第５のトランジスタと、第２導電形式の第６のトランジスタとを有するカレントミラー回路と、
前記差動回路と第１の電流源とを電気的に接続する、第１導電形式の第７のトランジスタと、
前記第５のトランジスタと第２の電流源とを電気的に接続する、第２導電形式の第８のトランジスタと、
前記第６のトランジスタと第３の電流源とを電気的に接続する、第２導電形式の第９のトランジスタと、
前記第７、第８および第９のトランジスタのゲート電極に電位を供給する電源部とを有するレベルシフタであって、
第１の入力信号が、前記第１のトランジスタのソース領域に入力され、
前記第１のトランジスタからの第１の出力信号が、前記第３のトランジスタのゲート電極に入力され、
第２の入力信号が、前記第２のトランジスタのソース領域に入力され、
前記第２のトランジスタからの第２の出力信号が、前記第４のトランジスタのゲート電極に入力されることを特徴としている。
【００２５】
請求項５に記載の、本発明のレベルシフタは、
第１のカレントミラー回路と、第２のカレントミラー回路と、
前記第１および第２のカレントミラー回路に電気的に接続された差動回路と、
前記差動回路に電流を供給する第１の電流源と、
ゲート電極とドレイン領域とを接続した、第１および第２のトランジスタと、
前記第１および第２のトランジスタに電流を供給する第２および第３の電流源とを有するレベルシフタであって、
第１の入力信号が、前記第１のトランジスタのソース領域に入力され、
前記第１のトランジスタからの第１の出力信号が、前記差動回路に入力され、
第２の入力信号が、前記第２のトランジスタのソース領域に入力され、
前記第２のトランジスタからの第２の出力信号が、前記差動回路に入力されることを特徴としている。
【００２６】
請求項６に記載の、本発明のレベルシフタは、
第１のカレントミラー回路と、第２のカレントミラー回路と、
前記第１および第２のカレントミラー回路に電気的に接続された差動回路と、
前記差動回路に電流を供給する第１の電流源と、
ゲート電極とドレイン領域とを電気的に接続した、第１および第２のトランジスタと、
前記第１および第２のトランジスタに電流を供給する第２および第３の電流源とを有するレベルシフタであって、
前記差動回路は、第３のトランジスタと第４のトランジスタとを有し、
前記第１のトランジスタのドレイン領域と、前記第３のトランジスタのゲート電極とが電気的に接続され、
前記第２のトランジスタのドレイン領域と、前記第４のトランジスタのゲート電極とが電気的に接続され、
第１の入力信号が、前記第１のトランジスタのソース領域に入力され、
前記第１のトランジスタからの第１の出力信号が、前記第３のトランジスタのゲート電極に入力され、
第２の入力信号が、前記第２のトランジスタのソース領域に入力され、
前記第２のトランジスタからの第２の出力信号が、前記第４のトランジスタのゲート電極に入力されることを特徴としている。
【００２７】
請求項７に記載の、本発明のレベルシフタは、
カレントミラー回路と、
前記カレントミラー回路を負荷とする差動回路と、
前記差動回路に電流を供給する第１の電流源と、
第１のソースフォロア回路と、第２のソースフォロア回路と、
リセット用トランジスタとを有するレベルシフタであって、
第１の入力信号が、前記第１のソースフォロア回路に入力され、
前記第１のソースフォロア回路からの第１の出力信号が、前記差動回路に入力され、
第２の入力信号が、前記第２のソースフォロア回路に入力され、
前記第２のソースフォロア回路からの第２の出力信号が、前記差動回路に入力され、
入力信号の電圧振幅の変換を行わない期間においては、前記リセット用トランジスタにリセット信号を入力することにより、前記電流源において電流の供給が遮断されることを特徴としている。
【００２８】
請求項８に記載の、本発明のレベルシフタは、
カレントミラー回路と、
前記カレントミラー回路を負荷とする差動回路と、
前記差動回路に電流を供給する第１の電流源と、
ゲート電極とドレイン領域とを電気的に接続した、第１および第２のトランジスタと、
前記第１および第２のトランジスタに電流を供給する第２および第３の電流源とを有するレベルシフタであって、
第１の入力信号が、前記第１のトランジスタのソース領域に入力され、
前記第１のトランジスタからの第１の出力信号が、前記差動回路に入力され、
第２の入力信号が、前記第２のトランジスタのソース領域に入力され、
前記第２のトランジスタからの第２の出力信号が、前記差動回路に入力され、
電圧振幅の変換を行わない期間においては、前記電流源からの電流供給を遮断することを特徴としている。
【００２９】
請求項９に記載の、本発明のレベルシフタは、
ゲート電極とドレイン領域とを接続した、第１導電形式の第１のトランジスタと、
ゲート電極とドレイン領域とを接続した、第１導電形式の第２のトランジスタと、
第１導電形式の第３のトランジスタと、第１導電形式の第４のトランジスタとを有する差動回路と、
第２導電形式であって、ゲート電極とドレイン領域とを接続した第５のトランジスタと、第２導電形式の第６のトランジスタとを有するカレントミラー回路と、
前記差動回路と第１の電流源とを接続する、第１導電形式の第７のトランジスタと、
前記第５のトランジスタと第２の電流源とを電気的に接続する、第２導電形式の第８のトランジスタと、
前記第６のトランジスタと第３の電流源とを電気的に接続する、第２導電形式の第９のトランジスタと、
前記第７、第８および第９のトランジスタのゲート電極に電位を供給する電源部と、
第２導電形式の第１０のリセット用トランジスタと、
第１導電形式の第１１のリセット用トランジスタとを有するレベルシフタであって、
前記第１のトランジスタのドレイン領域と、前記第３のトランジスタのゲート電極とが電気的に接続され、
前記第２のトランジスタのドレイン領域と、前記第４のトランジスタのゲート電極とが電気的に接続され、
前記第１０のリセット用トランジスタのソース領域は、前記第７、第８のトランジスタのソース領域と電気的に接続され、ドレイン領域は前記第７、第８のトランジスタのゲート電極と電気的に接続され、
前記第１１のリセット用トランジスタのソース領域は、前記第９のトランジスタのソース領域と電気的に接続され、ドレイン領域は前記第９のトランジスタのゲート電極と電気的に接続され、
第１の入力信号が、前記第１のトランジスタのソース領域に入力され、
前記第１のトランジスタからの出力信号が、前記第３のトランジスタのゲート電極に入力され、
第２の入力信号が、前記第２のトランジスタのソース領域に入力され、
前記第２のトランジスタからの出力信号が、前記第４のトランジスタのゲート電極に入力され、
電圧振幅の変換を行わない期間においては、前記第１０、第１１のリセット用トランジスタのゲート電極にリセット信号を入力し、前記第７、第８、第９のトランジスタを非導通状態とすることによって、電流の供給が遮断されることを特徴としている。
【００３０】
請求項１０に記載の、本発明のレベルシフタは、
請求項１乃至請求項９記載のレベルシフタにおいて、
前記第１の入力信号は、低電圧振幅の信号であり、前記第２の入力信号は、前記第１の入力信号と逆の位相を有する低電圧振幅の信号であることを特徴としている。
【００３１】
請求項１１に記載の、本発明のレベルシフタは、
請求項１乃至請求項９に記載のレベルシフタにおいて、
前記第１の入力信号は、低電圧振幅の信号であり、前記第２の入力信号は、前期第１の入力信号の振幅範囲内における、ある一定電位の信号であることを特徴としている。
【００３２】
請求項１２に記載の、本発明のレベルシフタは、
請求項１乃至請求項１１に記載のレベルシフタにおいて、
前記第１及び第２の入力信号の電圧振幅は、５[Ｖ]以下であることを特徴としている。
【００３３】
【発明の実施の形態】
【００３４】
本発明のレベルシフタの回路構成図を図１に示す。ここでは、電源電位にＧＮＤ（＝０[Ｖ]）、ＶＤＤ１、ＶＤＤ２を用い、それらの大小関係は、ＧＮＤ＜ＶＤＤ１＜ＶＤＤ２とする。本発明のレベルシフタは、点線枠１５０で囲まれたカレントミラー回路と、点線枠１６０で囲まれた差動回路と、点線枠１７０で囲まれた第１のソースフォロア回路と、点線枠１８０で囲まれた第２のソースフォロア回路と、電流源１０９とを有している。カレントミラー回路１５０、差動回路１６０および電流源１０９により、差動増幅回路が構成され、信号の電圧振幅の変換が行われる。ここで、カレントミラー回路１５０は、差動増幅回路の利得を大きくするための負荷として用いている。
【００３５】
Ｐ型ＴＦＴ１０１、１０２のソース領域は、電源ＶＤＤ２に接続されている。Ｐ型ＴＦＴ１０１、１０２のゲート電極は互いに電気的に接続され、Ｐ型ＴＦＴ１０１のドレイン領域およびＮ型ＴＦＴ１０３のドレイン領域と電気的に接続されている。Ｐ型ＴＦＴ１０２のドレイン領域は、Ｎ型ＴＦＴ１０４のドレイン領域と電気的に接続され、このノードより出力（Ｏｕｔ）を得る。Ｎ型ＴＦＴ１０３、１０４のソース領域は、電流源１０９と電気的に接続されている。Ｎ型ＴＦＴ１０５のソース領域には第１の入力信号（Ｉｎ１）が入力され、Ｎ型ＴＦＴ１０６のソース領域には第２の入力信号（Ｉｎ２）が入力される。Ｎ型ＴＦＴ１０５のゲート電極とドレイン領域とは、ともに電流源１０７およびＮ型ＴＦＴ１０３のゲート電極と電気的に接続されている。Ｎ型ＴＦＴ１０６のゲート電極とドレイン領域とは、ともに電流源１０８およびＮ型ＴＦＴ１０４のゲート電極と電気的に接続されている。
【００３６】
本発明のレベルシフタの基本的な動作を、図１、図２を用いて説明する。まず、第１の入力端子（Ｉｎ１）からは、ＧＮＤ〜ＶＤＤ１の振幅を有する信号が入力される。差動回路部１６０には、電流源１０９より定電流が供給される。一方、第１のソースフォロア回路１７０および第２のソースフォロア回路１８０におけるＮ型ＴＦＴ１０５、１０６は、ともにゲート電極とドレイン領域とが接続されているので、この２つのＴＦＴはいずれも飽和領域で動作する。よって、Ｎ型ＴＦＴ１０３のゲート電極には、ＶＤＤ２−第１の入力端子（Ｉｎ１）間の電圧を、抵抗分割した電位が入力される。この電位をＶ103と表記する。同様に、第２の入力端子（Ｉｎ２）からも信号が入力され、第１の入力信号の場合と同様にして、Ｎ型ＴＦＴ１０４のゲート電極には、ＶＤＤ２−第２の入力端子（Ｉｎ２）間の電圧を抵抗分割した電位が入力される。この電位をＶ104と表記する。
【００３７】
Ｖ103、Ｖ104の電位は、図２（Ｂ）に示すようになる。図１中、点線枠１５０で囲われたカレントミラー回路と、点線枠１６０で囲われた差動回路とにより構成される差動増幅回路の動作について説明する。差動回路のＮ型ＴＦＴ１０３、１０４のソース領域は、電流源１０９に接続されている。よって、この２つのＴＦＴを流れる電流は常に一定である。ここで、第１の入力信号がＨｉ、第２の入力信号がＬｏである場合、差動回路への入力電位の大小関係は、Ｖ103＞Ｖ104となる。よって、Ｎ型ＴＦＴ１０３のゲート・ソース間電圧は大きくなり、Ｎ型ＴＦＴ１０４のゲート・ソース間電圧は小さくなる。したがって、Ｎ型ＴＦＴ１０３を流れる電流Ｉ103は増加し、Ｎ型ＴＦＴ１０４を流れる電流Ｉ104は減少する。このとき、カレントミラー回路によって、Ｐ型ＴＦＴ１０１、１０２には、Ｉ103に等しい電流が流れる。よって出力端子（Ｏｕｔ）には、Ｉ103とＴ104の差分の電流が流れる。
【００３８】
第１の入力信号がＨｉ、第２の入力信号がＬｏであるときは、Ｉ103＞Ｉ104であるから、出力端子は差分の電流によって充電され、電位が上昇する。逆に、第１の入力信号がＬｏ、第２の入力信号がＨｉであるときは、出力端子の電位は下降する。よって，出力端子からは、図２（Ｃ）に示すようなパルスが得られる。その後、出力端子の後でバッファ等を通すことにより、図２（Ｄ）に示すような、ＧＮＤ〜ＶＤＤ２の振幅を有するパルスが得られる。
【００３９】
本実施形態においては、入力信号は、第１の入力信号の反転信号を第２の入力信号としているが、この２つの信号の関係はこの限りでなく、図２（Ｂ）に示すように、第１の入力信号のタイミングで、Ｎ型ＴＦＴ１０３および１０４のゲート電極に印加される電位が大小関係をとれるような信号であれば良い。
【００４０】
また、カレントミラー回路１５０、差動回路１６０に関しては、動作を説明するため、ある一態様を示したが、回路構成に関しては、特にここに表記した構成のみに限定しない。
【００４１】
【実施例】
以下に本発明の実施例について記述する。
【００４２】
[実施例１]
図３に、本発明のレベルシフタの一実施例を示す。本実施例の説明に伴って行ったシミュレーションの条件として、電源電位にＧＮＤ（＝０[Ｖ]）、ＶＤＤ１（＝３[Ｖ]）、ＶＤＤ２（＝１０[Ｖ]）を用いて説明する。
【００４３】
本実施例のレベルシフタは、点線枠３００で囲まれた差動増幅回路と、点線枠３２０で囲まれた第１のソースフォロア回路、点線枠３３０で囲まれた第２のソースフォロア回路からなるレベルシフタ部と、点線枠３５０で囲まれた電源部とによって構成される。
【００４４】
まず、電源部の構成から説明する。Ｐ型ＴＦＴ３１０、３１１のソース領域と、Ｎ型ＴＦＴ３１３のゲート電極とは、電源ＶＤＤ２と電気的に接続されている。Ｎ型ＴＦＴ３１２、３１３のソース領域は、電源ＧＮＤと電気的に接続されている。Ｎ型ＴＦＴ３１３のドレイン領域は、Ｐ型ＴＦＴ３１１のドレイン領域と電気的に接続され、さらにＰ型ＴＦＴ３１０、３１１のゲート電極と電気的に接続されており、レベルシフタ部へと入力される。このノードをαとする。Ｎ型ＴＦＴ３１２のドレイン領域は、Ｐ型ＴＦＴ３１０のドレイン領域およびＮ型ＴＦＴ３１２のゲート電極と電気的に接続され、レベルシフタ部へと入力される。このノードをβとする。
【００４５】
続いて、レベルシフタ部の構成について説明する。差動増幅回路３００において、Ｐ型ＴＦＴ３０２、３０３のソース領域は、電源ＶＤＤ２と電気的に接続されている。Ｐ型ＴＦＴ３０２、３０３のゲート電極は互いに電気的に接続され、Ｐ型ＴＦＴ３０２のドレイン領域およびＮ型ＴＦＴ３０６のドレイン領域と電気的に接続されている。Ｐ型ＴＦＴ３０３のドレイン領域は、Ｎ型ＴＦＴ３０７のドレイン領域と電気的に接続され、このノードより、バッファ（Ｂｕｆ．）等を介して出力（Ｏｕｔ）を得る。Ｎ型ＴＦＴ３０６、３０７のソース領域は、Ｎ型ＴＦＴ３０９のドレイン領域と電気的に接続され、Ｎ型ＴＦＴ３０９のソース領域は、電源ＧＮＤと電気的に接続されている。Ｎ型ＴＦＴ３０９のゲート電極には、ノードβにおける電位が入力される。
【００４６】
第１のソースフォロア回路３２０において、Ｐ型ＴＦＴ３０１のソース領域は電源ＶＤＤ２と電気的に接続され、ゲート電極には、ノードαにおける電位が入力される。一方、Ｎ型ＴＦＴ３０５のソース領域より、第１の入力信号（Ｉｎ１）が入力される。Ｎ型ＴＦＴ３０５のドレイン領域とゲート電極は電気的に接続され、さらにＰ型ＴＦＴ３０１のドレイン領域と電気的に接続される。このノードの電位は、差動増幅回路内のＮ型ＴＦＴ３０６のゲート電極に入力される。
【００４７】
第２のソースフォロア回路３３０において、Ｐ型ＴＦＴ３０４のソース領域は電源ＶＤＤ２と電気的に接続され、ゲート電極には、ノードαにおける電位が入力される。一方、Ｎ型ＴＦＴ３０８のソース領域より、第１の入力信号（Ｉｎ１）が入力される。Ｎ型ＴＦＴ３０８のドレイン領域とゲート電極は電気的に接続され、さらにＰ型ＴＦＴ３０４のドレイン領域と電気的に接続される。このノードの電位は、差動増幅回路内のＮ型ＴＦＴ３０７のゲート電極に入力される。
【００４８】
本発明のレベルシフタの動作を、図３、図４を用いて説明する。図４は、図３で示した回路に関するシミュレーション結果を示している。
【００４９】
まず、電源部について説明する。Ｎ型ＴＦＴ３１３のゲート電極にＶＤＤ２が入力されて、導通する。これによってＰ型ＴＦＴ３１０、３１１のゲート電極にはＧＮＤが入力され、共に導通する。Ｐ型ＴＦＴ３１０の導通により、Ｎ型ＴＦＴ３１２のゲート電極にはＶＤＤ２が入力され、導通する。図３中、ノードαには、ＧＮＤに対してやや高い電位が現れ、ノードβには、ＶＤＤ２に対してやや低い電位が現れる。説明のため、以後は前者をＧＮＤ'、後者をＶＤＤ２'と表記する。（シミュレーション結果では、ＧＮＤ'＝１．８[Ｖ]、ＶＤＤ２'＝６．８[Ｖ]。）
【００５０】
続いて、レベルシフタ部について説明する。Ｎ型ＴＦＴ３０９のゲート電極に、先の電源部から出力されるＶＤＤ２'が入力され、導通する。よってＮ型ＴＦＴ３０６、３０７のソース領域には電源ＧＮＤが入力される。一方、Ｐ型ＴＦＴ３０１、３０４のゲート電極には、先の電源部から出力されるＧＮＤ'が入力され、導通する。Ｎ型ＴＦＴ３０５のゲート電極とドレイン領域とは接続されており、Ｎ型ＴＦＴ３０８のゲート電極とドレイン領域とが接続されているので、この２つのＴＦＴはいずれも飽和領域で動作する。よって、Ｎ型ＴＦＴ３０６のゲート電極には、ＶＤＤ２−第１の入力信号（Ｉｎ１）間の電圧を、Ｐ型ＴＦＴ３０１およびＮ型ＴＦＴ３０５の抵抗によって抵抗分割した電位が入力される。この電位をＶ306と表記する。また、Ｎ型ＴＦＴ３０７のゲート電極には、ＶＤＤ２−第２の入力信号（Ｉｎ２）間の電圧を、Ｐ型ＴＦＴ３０４およびＮ型ＴＦＴ３０８の有する抵抗によって抵抗分割した電位が入力される。この電位をＶ307と表記する。
【００５１】
Ｖ306、Ｖ307の電位は、図４（Ｂ）に示すようになる。点線枠３００で囲われた差動増幅回路は、Ｖ306−Ｖ307間の電位差を増幅して出力する機能を有する。よって、出力端子（Ｏｕｔ）からは、図４（Ｃ）に示すようなパルスが得られる。その後、出力端子の後でバッファ等を通すことにより、図４（Ｄ）に示すような、ＧＮＤ〜ＶＤＤ２の振幅を有するパルスが得られる。
【００５２】
比較のため、図４（Ｃ）（Ｄ）には、従来のレベルシフタによって振幅変換を行った場合のシミュレーション結果をプロットしている。図４（Ｃ）における、レベルシフタ出力が、既に正常な波形を保っていないことがわかる。図４（Ｄ）でのバッファ出力を比較すると、電圧振幅は０〜１０[Ｖ]を達成しているが、本発明のレベルシフタの出力と比較すると、入力信号に対し、大きく遅延しているのがわかる。このように、本発明のレベルシフタは、従来型では正常に行うことの困難な振幅変換を行うことが出来る。
【００５３】
また、本実施例にて示した図３の例では、ＴＦＴ３０５、３０８をＮ型ＴＦＴとしているが、これらをＰ型ＴＦＴとし、ＴＦＴ３０５、３０８のゲート電極とドレイン領域とを入力端子（Ｉｎ１またはＩｎ２）に接続し、ソース領域をＴＦＴ３０１、３０４のドレイン領域および差動回路の入力部に接続しても良い。
【００５４】
[実施例２]
実施例１においては、信号の振幅変換は、低電圧側（ＧＮＤ）を固定し、高電圧側をＶＤＤ１からＶＤＤ２へと変換することによって行っていた。本実施例においては、高電圧側を固定し、低電圧側を変換して信号の振幅変換を行う構成のレベルシフタの例を示す。また、説明の際に用いる電源電位は、ここではＧＮＤ、ＶＤＤ３、ＶＤＤ４を用い、それらの大小関係は、ＶＤＤ４＜ＶＤＤ３＜ＧＮＤとする。本実施例の説明に伴って行ったシミュレーションの条件として、電源電位にＧＮＤ（＝０[Ｖ]）、ＶＤＤ３（＝−３[Ｖ]）、ＶＤＤ４（＝−１０[Ｖ]）を用いて説明する。
【００５５】
図５に、本実施例のレベルシフタの回路構成を示す。図３に示したレベルシフタを構成するＴＦＴの極性を逆にした形であり、電源ＶＤＤ２が接続されていた所に、電源ＶＤＤ４が接続されている。また、入力信号の電圧振幅はＶＤＤ３〜ＧＮＤであり、このレベルシフタによって、その電圧振幅をＶＤＤ４〜ＧＮＤに変換する。
【００５６】
本発明のレベルシフタの動作を、図５、図６を用いて説明する。図６は、図５で示した回路に関するシミュレーション結果を示している。図５中、点線枠５５０で示される電源部と、差動増幅回路５００およびソースフォロア回路５２０、５３０を有するレベルシフタ部とに分けて説明する。
【００５７】
まず、電源部について説明する。Ｐ型ＴＦＴ５１３のゲート電極にＶＤＤ４が入力されて、導通する。これによってＮ型ＴＦＴ５１０、５１１のゲート電極にはＧＮＤが入力され、共に導通する。Ｎ型ＴＦＴ５１０の導通により、Ｐ型ＴＦＴ５１２のゲート電極にはＶＤＤ４が入力され、導通する。図５中、ノードαには、ＧＮＤに対してやや低い電位が現れ、ノードβには、ＶＤＤ４に対してやや高い電位が現れる。説明のため、以後は前者をＧＮＤ"、後者をＶＤＤ４'と表記する。（シミュレーション結果では、ＧＮＤ"＝−３．６[Ｖ]、ＶＤＤ４'＝−８．１[Ｖ]。）
【００５８】
続いて、レベルシフタ部について説明する。まず、第３の信号と第４の信号が、それぞれ図５中、Ｉｎ３およびＩｎ４より入力される。一方、Ｐ型ＴＦＴ５０９のゲート電極に、先の電源部から出力されるＶＤＤ４'が入力され、導通する。よってＰ型ＴＦＴ５０６、５０７のソース領域には、電源ＧＮＤが入力される。一方、Ｎ型ＴＦＴ５０１、５０４のゲート電極には、先の電源部から出力されるＧＮＤ"が入力され、導通する。Ｐ型ＴＦＴ５０５のゲート電極とドレイン領域とは接続されており、Ｐ型ＴＦＴ５０８のゲート電極とドレイン領域とが接続されているので、この２つのＴＦＴはいずれも飽和領域で動作する。よって、Ｐ型ＴＦＴ５０６のゲート電極には、ＶＤＤ４−第３の入力信号（Ｉｎ３）間の電圧を、Ｎ型ＴＦＴ５０１およびＰ型ＴＦＴ５０５の抵抗によって抵抗分割した電位が入力される。この電位をＶ506と表記する。また、Ｐ型ＴＦＴ５０７のゲート電極には、ＶＤＤ４−第４の入力信号（Ｉｎ４）間の電圧を、Ｎ型ＴＦＴ５０４およびＰ型ＴＦＴ５０８の有する抵抗によって抵抗分割した電位が入力される。この電位をＶ507と表記する。
【００５９】
Ｖ506、Ｖ507の電位は、図６（Ｂ）に示すようになる。点線枠５００で囲われた差動増幅回路は、Ｖ506−Ｖ507間の電位差を増幅して出力する機能を有する。よって、出力端子（Ｏｕｔ）からは、図６（Ｃ）に示すようなパルスが得られる。その後、出力端子の後でバッファ等を通すことにより、図６（Ｄ）に示すような、ＧＮＤ〜ＶＤＤ４の振幅を有するパルスが得られる。
【００６０】
また、本実施例にて示した図５の例では、ＴＦＴ５０５、５０８をＰ型ＴＦＴとしているが、これらをＮ型ＴＦＴとし、ＴＦＴ５０５、５０８のゲート電極とドレイン領域とを入力端子（Ｉｎ３またはＩｎ４）に接続し、ソース領域をＴＦＴ５０１、５０４のドレイン領域および差動回路の入力部に接続しても良い。
【００６１】
[実施例３]
実施例１および実施例２にて示した本発明のレベルシフタは、２入力、１出力型であったが、同様の回路を用いて、１入力、１出力型とすることも出来る。本実施例においては、ＧＮＤ〜ＶＤＤ１の電圧振幅を有する信号を、ＧＮＤ〜ＶＤＤ２の電圧振幅を有する信号に変換する、１入力、１出力型レベルシフタを例に挙げて述べる。
【００６２】
図７は１入力、１出力型レベルシフタの例である。実施例１にて示したレベルシフタと、回路構成上の相違点はない。唯一、実施例１で第２の信号（Ｉｎ２）が入力されていた端子が、電源Ｖｒｅｆに接続されている点が異なる。ここでは、電源電位にＧＮＤ（＝０[Ｖ]）、ＶＤＤ１（＝３[Ｖ]）、ＶＤＤ２（＝１０[Ｖ]）、Ｖｒｅｆ（＝１．５[Ｖ]）を用いる。ここで、Ｖｒｅｆの電位は、入力信号（Ｉｎ）の振幅の範囲内であることが望ましい。本実施例では、例としてＧＮＤ（＝０[Ｖ]）とＶＤＤ１（＝３[Ｖ]）の中間電位となるようにした。
【００６３】
本発明のレベルシフタの動作を、図７、図８を用いて説明する。図８は、図７で示した回路に関するシミュレーション結果を示している。図７中、点線枠７５０で示される電源部と、差動増幅回路７００およびソースフォロア回路７２０、７３０を有するレベルシフタ部とに分けて説明する。
【００６４】
まず、電源部について説明する。Ｎ型ＴＦＴ７１３のゲート電極にＶＤＤ２（＝１０[Ｖ]）が入力されて、導通する。これによってＰ型ＴＦＴ７１０、７１１のゲート電極にはＧＮＤ（＝０[Ｖ]）が入力され、共に導通する。Ｐ型ＴＦＴ７１０の導通により、Ｎ型ＴＦＴ７１２のゲート電極にはＶＤＤ２（＝１０[Ｖ]）が入力され、導通する。よって、図５中、ノードαには、ＧＮＤに対してやや高い電位が現れ、ノードβには、ＶＤＤ２に対してやや低い電位が現れる。説明のため、以後は前者をＧＮＤ'、後者をＶＤＤ２'と表記する。（シミュレーション結果では、ＧＮＤ'＝１．８[Ｖ]、ＶＤＤ２'＝６．８[Ｖ]。）
【００６５】
続いて、レベルシフタ部について説明する。Ｎ型ＴＦＴ７０９のゲート電極に、先の電源部から出力されるＶＤＤ２'が入力され、導通する。よってＮ型ＴＦＴ７０６、７０７のソース領域と電源ＧＮＤが電気的に接続される。一方、Ｐ型ＴＦＴ７０１、７０４のゲート電極には、先の電源部から出力されるＧＮＤ'が入力され、導通する。Ｎ型ＴＦＴ７０５のゲート電極とドレイン領域とは接続されており、Ｎ型ＴＦＴ７０８のゲート電極とドレイン領域とが接続されているので、この２つのＴＦＴはいずれも飽和領域で動作する。よって、Ｎ型ＴＦＴ７０６のゲート電極には、ＶＤＤ２−第１の入力信号（Ｉｎ）間の電圧を、Ｐ型ＴＦＴ７０１およびＮ型ＴＦＴ７０５の抵抗によって抵抗分割した電位が入力される。この電位をＶ706と表記する。また、Ｎ型ＴＦＴ７０７のゲート電極には、ＶＤＤ２−第２の入力信号（Ｉｎｂ）間の電圧を、Ｐ型ＴＦＴ７０４およびＮ型ＴＦＴ７０８の有する抵抗によって抵抗分割した電位が入力される。この電位をＶ707と表記する。
【００６６】
ここで、Ｖ706およびＶ707の大小関係について考える。まずＶＤＤ２（＝１０[Ｖ]）−Ｖｒｅｆ（＝１．５[Ｖ]）間の電圧が一定であることから、Ｖ707もまた一定の電位をとる。これに対してＶ706は、図８（Ａ）（Ｂ）に示すように、入力信号（Ｉｎ）の電位がＨｉ（＝３[Ｖ]）の時とＬｏ（＝０[Ｖ]）の時でその電位が変化する。以下に、２つの場合に分けてこれらの大小関係について説明する。
【００６７】
（１）入力信号（Ｉｎ）にＨｉが入力される時
このとき、Ｖ706は、ＶＤＤ２（＝１０[Ｖ]）−ＶＤＤ１（＝３[Ｖ]）間の電圧を、Ｐ型ＴＦＴ７０１およびＮ型ＴＦＴ７０５の抵抗によって抵抗分割した電位となる。ここで、ＧＮＤ（＝０[Ｖ]）＜Ｖｒｅｆ（＝１．５[Ｖ]）＜ＶＤＤ１（＝３[Ｖ]）であるから、大小関係はＶ706＞Ｖ707となる。（図８（Ｂ））
【００６８】
（２）入力信号（Ｉｎ）にＬｏが入力される時
このとき、Ｖ706は、ＶＤＤ２（＝１０[Ｖ]）−ＧＮＤ（＝０[Ｖ]）間の電圧を、Ｐ型ＴＦＴ７０１およびＮ型ＴＦＴ７０５の抵抗によって抵抗分割した電位となる。（１）と同様、ＧＮＤ（＝０[Ｖ]）＜Ｖｒｅｆ（＝１．５[Ｖ]）＜ＶＤＤ１（＝３[Ｖ]）であるから、大小関係はＶ706＜Ｖ707となる。（図８（Ｂ））
【００６９】
よって、出力端子（Ｏｕｔ）からは、図８（Ｃ）に示すようなパルスが得られる。その後、出力端子の後でバッファ等を通すことにより、図８（Ｄ）に示すような、ＧＮＤ〜ＶＤＤ２の振幅を有するパルスが得られる。
【００７０】
また、本実施例にて示した図７の例では、ＴＦＴ７０５、７０８をＮ型ＴＦＴとしているが、これらをＰ型ＴＦＴとし、ＴＦＴ７０５、７０８のゲート電極とドレイン領域とを入力端子（Ｉｎ）またはＶｒｅｆに接続し、ソース領域をＴＦＴ７０１、７０４のドレイン領域および差動回路の入力部に接続しても良い。
【００７１】
[実施例４]
本実施例では、装置の画素部とその周辺に設けられる駆動回路部（ソース信号線駆動回路、ゲート信号線駆動回路）のＴＦＴを同時に作製する方法について説明する。但し、説明を簡単にするために、駆動回路部に関しては基本単位であるＣＭＯＳ回路を図示することとする。
【００７２】
まず、図９（Ａ）に示すように、コーニング社の＃７０５９ガラスや＃１７３７ガラスなどに代表されるバリウムホウケイ酸ガラス、またはアルミノホウケイ酸ガラスなどのガラスから成る基板５００１上に酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜などの絶縁膜から成る下地膜５００２を形成する。例えば、プラズマＣＶＤ法でＳｉＨ4、ＮＨ3、Ｎ2Ｏから作製される酸化窒化シリコン膜５００２ａを１０〜２００[nm]（好ましくは５０〜１００[nm]）形成し、同様にＳｉＨ4、Ｎ2Ｏから作製される酸化窒化水素化シリコン膜５００２ｂを５０〜２００[nm]（好ましくは１００〜１５０[nm]）の厚さに積層形成する。本実施例では下地膜５００２を２層構造として示したが、前記絶縁膜の単層膜または２層以上積層させた構造として形成しても良い。
【００７３】
島状半導体層５００３〜５００６は、非晶質構造を有する半導体膜をレーザー結晶化法や公知の熱結晶化法を用いて作製した結晶質半導体膜で形成する。この島状半導体層５００３〜５００６の厚さは２５〜８０[nm]（好ましくは３０〜６０[nm]）の厚さで形成する。結晶質半導体膜の材料に限定はないが、好ましくはシリコンまたはシリコンゲルマニウム（ＳｉＧｅ）合金などで形成すると良い。
【００７４】
レーザー結晶化法で結晶質半導体膜を作製するには、パルス発振型または連続発光型のエキシマレーザーやＹＡＧレーザー、ＹＶＯ4レーザーを用いる。これらのレーザーを用いる場合には、レーザー発振器から放射されたレーザー光を光学系で線状に集光し半導体膜に照射する方法を用いると良い。結晶化の条件は実施者が適宣選択するものであるが、エキシマレーザーを用いる場合はパルス発振周波数３０[Hz]とし、レーザーエネルギー密度を１００〜４００[mJ/cm2](代表的には２００〜３００[mJ/cm2])とする。また、ＹＡＧレーザーを用いる場合にはその第２高調波を用いパルス発振周波数１〜１０[kHz]とし、レーザーエネルギー密度を３００〜６００[mJ/cm2](代表的には３５０〜５００[mJ/cm2])とすると良い。そして幅１００〜１０００[μm]、例えば４００[μm]で線状に集光したレーザー光を基板全面に渡って照射し、この時の線状レーザー光の重ね合わせ率（オーバーラップ率）を８０〜９８[％]として行う。
【００７５】
次いで、島状半導体層５００３〜５００６を覆うゲート絶縁膜５００７を形成する。ゲート絶縁膜５００７はプラズマＣＶＤ法またはスパッタ法を用い、厚さを４０〜１５０[nm]としてシリコンを含む絶縁膜で形成する。本実施例では、１２０[nm]の厚さで酸化窒化シリコン膜で形成する。勿論、ゲート絶縁膜はこのような酸化窒化シリコン膜に限定されるものでなく、他のシリコンを含む絶縁膜を単層または積層構造として用いても良い。例えば、酸化シリコン膜を用いる場合には、プラズマＣＶＤ法でＴＥＯＳ（Tetraethyl Orthosilicate）とＯ2とを混合し、反応圧力４０[Pa]、基板温度３００〜４００[℃]とし、高周波（１３．５６[MHz]）、電力密度０．５〜０．８[W/cm2]で放電させて形成することが出来る。このようにして作製される酸化シリコン膜は、その後４００〜５００[℃]の熱アニールによりゲート絶縁膜として良好な特性を得ることが出来る。
【００７６】
そして、ゲート絶縁膜５００７上にゲート電極を形成するための第１の導電膜５００８と第２の導電膜５００９とを形成する。本実施例では、第１の導電膜５００８をＴａで５０〜１００[nm]の厚さに形成し、第２の導電膜５００９をＷで１００〜３００[nm]の厚さに形成する。
【００７７】
Ｔａ膜はスパッタ法で、ＴａのターゲットをＡｒでスパッタすることにより形成する。この場合、Ａｒに適量のＸｅやＫｒを加えると、Ｔａ膜の内部応力を緩和して膜の剥離を防止することが出来る。また、α相のＴａ膜の抵抗率は２０[μΩcm]程度でありゲート電極に使用することが出来るが、β相のＴａ膜の抵抗率は１８０[μΩcm]程度でありゲート電極とするには不向きである。α相のＴａ膜を形成するために、Ｔａのα相に近い結晶構造をもつ窒化タンタルを１０〜５０[nm]程度の厚さでＴａの下地に形成しておくとα相のＴａ膜を容易に得ることが出来る。
【００７８】
Ｗ膜を形成する場合には、Ｗをターゲットとしたスパッタ法で形成する。その他に６フッ化タングステン（ＷＦ6）を用いる熱ＣＶＤ法で形成することも出来る。いずれにしてもゲート電極として使用するためには低抵抗化を図る必要があり、Ｗ膜の抵抗率は２０[μΩcm]以下にすることが望ましい。Ｗ膜は結晶粒を大きくすることで低抵抗率化を図ることが出来るが、Ｗ中に酸素などの不純物元素が多い場合には結晶化が阻害され高抵抗化する。このことより、スパッタ法による場合、純度９９．９９９９[％]のＷターゲットを用い、さらに成膜時に気相中からの不純物の混入がないように十分配慮してＷ膜を形成することにより、抵抗率９〜２０[μΩcm]を実現することが出来る。
【００７９】
なお、本実施例では、第１の導電膜５００８をＴａ、第２の導電膜５００９をＷとしたが、特に限定されず、いずれもＴａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕなどから選ばれた元素、または前記元素を主成分とする合金材料もしくは化合物材料で形成してもよい。また、リン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜を用いてもよい。本実施例以外の他の組み合わせの一例で望ましいものとしては、第１の導電膜５００８を窒化タンタル（ＴａＮ）で形成し、第２の導電膜５００９をＷとする組み合わせ、第１の導電膜５００８を窒化タンタル（ＴａＮ）で形成し、第２の導電膜５００９をＡｌとする組み合わせ、第１の導電膜５００８を窒化タンタル（ＴａＮ）で形成し、第２の導電膜５００９をＣｕとする組み合わせ等が挙げられる。
【００８０】
次に、レジストによるマスク５０１０を形成し、電極及び配線を形成するための第１のエッチング処理を行う。本実施例ではＩＣＰ（Inductively Coupled Plasma：誘導結合型プラズマ）エッチング法を用い、エッチング用ガスにＣＦ4とＣｌ2を混合し、１[Pa]の圧力でコイル型の電極に５００[W]のＲＦ（１３．５６[MHz]）電力を投入してプラズマを生成して行う。基板側（試料ステージ）にも１００[W]のＲＦ（１３．５６[MHz]）電力を投入し、実質的に負の自己バイアス電圧を印加する。ＣＦ4とＣｌ2を混合した場合にはＷ膜及びＴａ膜とも同程度にエッチングされる。
【００８１】
上記エッチング条件では、レジストによるマスクの形状を適したものとすることにより、基板側に印加するバイアス電圧の効果により第１の導電層及び第２の導電層の端部がテーパー形状となる。テーパー部の角度は１５〜４５°となる。ゲート絶縁膜上に残渣を残すことなくエッチングするためには、１０〜２０[％]程度の割合でエッチング時間を増加させると良い。Ｗ膜に対する酸化窒化シリコン膜の選択比は２〜４（代表的には３）であるので、オーバーエッチング処理により、酸化窒化シリコン膜が露出した面は２０〜５０[nm]程度エッチングされることになる。こうして、第１のエッチング処理により第１の導電層と第２の導電層から成る第１の形状の導電層５０１１〜５０１６（第１の導電層５０１１ａ〜５０１６ａと第２の導電層５０１１ｂ〜５０１６ｂ）を形成する。このとき、ゲート絶縁膜５００７においては、第１の形状の導電層５０１１〜５０１６で覆われない領域は２０〜５０[nm]程度エッチングされ薄くなった領域が形成される。（図９（Ａ））
【００８２】
そして、第１のドーピング処理を行い、Ｎ型を付与する不純物元素を添加する。ドーピングの方法はイオンドープ法もしくはイオン注入法で行えば良い。イオンドープ法の条件はドーズ量を１×１０13〜５×１０14[atoms/cm2]とし、加速電圧を６０〜１００[keV]として行う。Ｎ型を付与する不純物元素として１５族に属する元素、典型的にはリン（Ｐ）または砒素（Ａｓ）を用いるが、ここではリン（Ｐ）を用いる。この場合、導電層５０１１〜５０１６がＮ型を付与する不純物元素に対するマスクとなり、自己整合的に第１の不純物領域５０１７〜５０２０が形成される。第１の不純物領域５０１７〜５０２０には１×１０20〜１×１０21[atoms/cm3]の濃度範囲でＮ型を付与する不純物元素を添加する。（図９（Ｂ））
【００８３】
次に、図９（Ｃ）に示すように、レジストマスクは除去しないまま、第２のエッチング処理を行う。エッチングガスにＣＦ4とＣｌ2とＯ2とを用い、Ｗ膜を選択的にエッチングする。この時、第２のエッチング処理により第２の形状の導電層５０２１〜５０２６（第１の導電層５０２１ａ〜５０２６ａと第２の導電層５０２１ｂ〜５０２６ｂ）を形成する。このとき、ゲート絶縁膜５００７においては、第２の形状の導電層５０２１〜５０２６で覆われない領域はさらに２０〜５０[nm]程度エッチングされ薄くなった領域が形成される。
【００８４】
Ｗ膜やＴａ膜のＣＦ4とＣｌ2の混合ガスによるエッチング反応は、生成されるラジカルまたはイオン種と反応生成物の蒸気圧から推測することが出来る。ＷとＴａのフッ化物と塩化物の蒸気圧を比較すると、Ｗのフッ化物であるＷＦ6が極端に高く、その他のＷＣｌ5、ＴａＦ5、ＴａＣｌ5は同程度である。従って、ＣＦ4とＣｌ2の混合ガスではＷ膜及びＴａ膜共にエッチングされる。しかし、この混合ガスに適量のＯ2を添加するとＣＦ4とＯ2が反応してＣＯとＦになり、ＦラジカルまたはＦイオンが多量に発生する。その結果、フッ化物の蒸気圧が高いＷ膜のエッチング速度が増大する。一方、ＴａはＦが増大しても相対的にエッチング速度の増加は少ない。また、ＴａはＷに比較して酸化されやすいので、Ｏ2を添加することでＴａの表面が酸化される。Ｔａの酸化物はフッ素や塩素と反応しないためさらにＴａ膜のエッチング速度は低下する。従って、Ｗ膜とＴａ膜とのエッチング速度に差を作ることが可能となりＷ膜のエッチング速度をＴａ膜よりも大きくすることが可能となる。
【００８５】
そして、図１０（Ａ）に示すように第２のドーピング処理を行う。この場合、第１のドーピング処理よりもドーズ量を下げて高い加速電圧の条件としてＮ型を付与する不純物元素をドーピングする。例えば、加速電圧を７０〜１２０[keV]とし、１×１０13[atoms/cm2]のドーズ量で行い、図９（Ｂ）で島状半導体層に形成された第１の不純物領域の内側に新たな不純物領域を形成する。ドーピングは、第２の形状の導電層５０２１〜５０２６を不純物元素に対するマスクとして用い、第１の導電層５０２１ａ〜５０２６ａの下側の領域の半導体層にも不純物元素が添加されるようにドーピングする。こうして、第２の不純物領域５０２７〜５０３１が形成される。この第２の不純物領域５０２７〜５０３１に添加されたリン（Ｐ）の濃度は、第１の導電層５０２１ａ〜５０２６ａのテーパー部の膜厚に従って緩やかな濃度勾配を有している。なお、第１の導電層５０２１ａ〜５０２６ａのテーパー部と重なる半導体層において、第１の導電層５０２１ａ〜５０２６ａのテーパー部の端部から内側に向かって若干、不純物濃度が低くなっているものの、ほぼ同程度の濃度である。
【００８６】
続いて、図１０（Ｂ）に示すように第３のエッチング処理を行う。エッチングガスにＣＨＦ6を用い、反応性イオンエッチング法（ＲＩＥ法）を用いて行う。第３のエッチング処理により、第１の導電層５０２１ａ〜５０２６ａのテーパー部を部分的にエッチングして、第１の導電層が半導体層と重なる領域が縮小される。第３のエッチング処理によって、第３の形状の導電層５０３２〜５０３７（第１の導電層５０３２ａ〜５０３７ａと第２の導電層５０３２ｂ〜５０３７ｂ）を形成する。このとき、ゲート絶縁膜５００７においては、第３の形状の導電層５０３２〜５０３７で覆われない領域はさらに２０〜５０[nm]程度エッチングされ薄くなった領域が形成される。
【００８７】
第３のエッチング処理によって、第２の不純物領域５０２７〜５０３１においては、第１の導電層５０３２ａ〜５０３７ａと重なる第２の不純物領域５０２７ａ〜５０３１ａと、第１の不純物領域と第２の不純物領域との間の第３の不純物領域５０２７ｂ〜５０３１ｂとが形成される。
【００８８】
そして、図１０（Ｃ）に示すように、Ｐ型ＴＦＴを形成する島状半導体層５００４に、第1の導電型とは逆の導電型の第４の不純物領域５０３９〜５０４４を形成する。第３の形状の導電層５０３３ｂを不純物元素に対するマスクとして用い、自己整合的に不純物領域を形成する。このとき、Ｎ型ＴＦＴを形成する島状半導体層５００３、５００５、保持容量部５００６および配線部５０３４はレジストマスク５０３８で全面を被覆しておく。不純物領域５０３９〜５０４４にはそれぞれ異なる濃度でリンが添加されているが、ジボラン（Ｂ2Ｈ6）を用いたイオンドープ法で形成し、そのいずれの領域においても不純物濃度が２×１０20〜２×１０21[atoms/cm3]となるようにする。
【００８９】
以上までの工程でそれぞれの島状半導体層に不純物領域が形成される。島状半導体層と重なる第３の形状の導電層５０３２、５０３３、５０３５、５０３６がゲート電極として機能する。また、５０３４は島状のソース信号線として機能する。５０３７は容量配線として機能する。
【００９０】
レジストマスク５０３８を除去した後、導電型の制御を目的として、それぞれの島状半導体層に添加された不純物元素を活性化する工程を行う。この工程はファーネスアニール炉を用いる熱アニール法で行う。その他に、レーザーアニール法、またはラピッドサーマルアニール法（ＲＴＡ法）を適用することが出来る。熱アニール法では酸素濃度が１[ppm]以下、好ましくは０．１[ppm]以下の窒素雰囲気中で４００〜７００[℃]、代表的には５００〜６００[℃]で行うものであり、本実施例では５００[℃]で４時間の熱処理を行う。ただし、第３の形状の導電層５０３７〜５０４２に用いた配線材料が熱に弱い場合には、配線等を保護するため層間絶縁膜（シリコンを主成分とする）を形成した後で活性化を行うことが好ましい。
【００９１】
さらに、３〜１００[％]の水素を含む雰囲気中で、３００〜４５０[℃]で１〜１２時間の熱処理を行い、島状半導体層を水素化する工程を行う。この工程は熱的に励起された水素により半導体層のダングリングボンドを終端する工程である。水素化の他の手段として、プラズマ水素化（プラズマにより励起された水素を用いる）を行っても良い。
【００９２】
次いで、第１の層間絶縁膜５０４５は酸化窒化シリコン膜から１００〜２００[nm]の厚さで形成する。その上に有機絶縁物材料から成る第２の層間絶縁膜５０４６を形成する。次いで、コンタクトホールを形成するためのエッチング工程を行う。
【００９３】
そして、駆動回路部において島状半導体層のソース領域とコンタクトを形成するソース配線５０４７、５０４８、ドレイン領域とコンタクトを形成するドレイン配線５０４９を形成する。また、画素部においては、接続電極５０５０、画素電極５０５１、５０５２を形成する（図１１（Ａ））。この接続電極５０５０により、ソース信号線５０３４は、画素ＴＦＴと電気的な接続が形成される。なお、画素電極５０５２及び保持容量は隣り合う画素のものである。
【００９４】
以上のようにして、Ｎ型ＴＦＴ、Ｐ型ＴＦＴを有する駆動回路部と、画素ＴＦＴ、保持容量を有する画素部とを同一基板上に形成することができる。本明細書中ではこのような基板をアクティブマトリクス基板と呼ぶ。
【００９５】
本実施例は、ブラックマトリクスを用いることなく、画素電極間の隙間を遮光することができるように、画素電極の端部を信号線や走査線と重なるように配置されている。
【００９６】
また、本実施例で示す工程に従えば、アクティブマトリクス基板の作製に必要なフォトマスクの数を５枚（島状半導体層パターン、第１配線パターン（走査線、信号線、容量配線）、Ｐチャネル領域のマスクパターン、コンタクトホールパターン、第２配線パターン（画素電極、接続電極含む））とすることができる。その結果、工程を短縮し、製造コストの低減及び歩留まりの向上に寄与することができる。
【００９７】
続いて、図１１（Ａ）の状態のアクティブマトリクス基板を得た後、アクティブマトリクス基板上に配向膜５０５３を形成しラビング処理を行う。
【００９８】
一方、対向基板５０５４を用意する。対向基板５０５４にはカラーフィルター層５０５５〜５０５７、オーバーコート層５０５８を形成する。カラーフィルター層はＴＦＴの上方で赤色のカラーフィルター層５０５５と青色のカラーフィルター層５０５６とを重ねて形成し遮光膜を兼ねる構成とする。少なくともＴＦＴと、接続電極と画素電極との間を遮光する必要があるため、それらの位置を遮光するように赤色のカラーフィルターと青色のカラーフィルターを重ねて配置することが好ましい。
【００９９】
また、接続電極５０５０に合わせて赤色のカラーフィルター層５０５５、青色のカラーフィルター層５０５６、緑色のカラーフィルター層５０５７とを重ね合わせてスペーサを形成する。各色のカラーフィルターはアクリル樹脂に顔料を混合したもので１〜３[μm]の厚さで形成する。これは感光性材料を用い、マスクを用いて所定のパターンに形成することができる。スペーサの高さはオーバーコート層５０５８の厚さ１〜４[μm]を考慮することにより２〜７[μm]、好ましくは４〜６[μm]とすることができ、この高さによりアクティブマトリクス基板と対向基板とを貼り合わせた時のギャップを形成する。オーバーコート層５０５８は光硬化型または熱硬化型の有機樹脂材料で形成し、例えば、ポリイミドやアクリル樹脂などを用いる。
【０１００】
スペーサの配置は任意に決定すれば良いが、例えば図１１（Ｂ）で示すように接続電極上に位置が合うように対向基板５０５４上に配置すると良い。また、駆動回路部のＴＦＴ上にその位置を合わせてスペーサを対向基板５０５４上に配置してもよい。このスペーサは駆動回路部の全面に渡って配置しても良いし、ソース配線およびドレイン配線を覆うようにして配置しても良い。
【０１０１】
オーバーコート層５０５８を形成した後、対向電極５０５９をパターニング形成し、配向膜５０６０を形成した後ラビング処理を行う。
【０１０２】
そして、画素部と駆動回路部が形成されたアクティブマトリクス基板と対向基板とをシール剤５０６２で貼り合わせる。シール剤５０６２にはフィラーが混入されていて、このフィラーとスペーサによって均一な間隔を持って２枚の基板が貼り合わせられる。その後、両基板の間に液晶材料５０６１を注入し、封止剤（図示せず）によって完全に封止する。液晶材料５０６１には公知の液晶材料を用いれば良い。このようにして図１１（Ｂ）に示すアクティブマトリクス型液晶表示装置が完成する。
【０１０３】
なお、上記の行程により作成されるＴＦＴはトップゲート構造であるが、ボトムゲート構造のＴＦＴやその他の構造のＴＦＴに対しても本実施例は容易に適用され得る。
【０１０４】
また、本実施例にて例示した表示装置は、液晶表示装置であるが、本発明のレベルシフタは、液晶表示装置のみならず、エレクトロルミネッセンス（ＥＬ）を用いたＥＬ表示装置の駆動回路においても有効に利用出来る。
【０１０５】
[実施例５]
図１６に、本発明のレベルシフタを用いての表示装置の構成例を示す。絶縁基板１６００上に、ソース信号線駆動回路１６０１、ゲート信号線駆動回路１６０２、画素部１６０７が一体形成されている。ソース信号線駆動回路１６０１は、レベルシフタ１６０４、シフトレジスタ１６０５、アナログスイッチ１６０６等を有している。
【０１０６】
表示装置の駆動に必要な信号類は、外部のＬＳＩより供給される。最近では、ＬＳＩ等の低消費電力化により、３．３[Ｖ]等で動作するため、入力された信号は、本発明のレベルシフタ１６０４にて振幅変換がされ、シフトレジスタ等に送られる。
【０１０７】
なお、図１６では図示していないが、画素部に近いバッファ部等の前に、さらに電圧振幅を変換するためにレベルシフタを配置して、さらに１段階電圧振幅の変換手段を設けることで、表示装置内部での低消費電力化をはかることも出来る。
【０１０８】
また、本実施例にて示した図１６の表示装置は、アナログ映像信号を入力する場合の例であるが、本発明のレベルシフタは、デジタル映像信号を入力する表示装置の駆動回路にも適用することが出来る。
【０１０９】
[実施例６]
本実施例では、差動回路を異なる構成で用いたレベルシフタにより、バッファを必要とせずにＧＮＤ〜ＶＤＤ２の振幅を得るための構成について説明する。
【０１１０】
図１７は、本実施例における、本発明のレベルシフタの回路構成例である。ＴＦＴ１７０３および１７０４を有する差動回路１７００を有し、ＴＦＴ１７０５とＴＦＴ１７０８、またＴＦＴ１７０６とＴＦＴ１７０７とがそれぞれ第１のカレントミラー回路および第２のカレントミラー回路とを構成している。
【０１１１】
以下に、図１７、図１８を用いて、各部の動作について説明する。図１８に示したシミュレーションに際しての各電源電圧は、実施例１と同様、ＧＮＤ＝０[Ｖ]、ＶＤＤ１＝３[Ｖ]、ＶＤＤ２＝１０[Ｖ]とした。また、図１７中の電流源は、各電源をＴＦＴを介して接続し、それぞれのＴＦＴのゲート電極の電位の制御により、一定電流を確保している。
【０１１２】
まず、入力端子より、ＧＮＤ〜ＶＤＤ１の振幅を有する２つの信号（Ｉｎ１、Ｉｎ２）が入力される（図１８（Ａ））。ＴＦＴ１７０３、１７０４のゲート電極には、先の入力信号と電源ＶＤＤ２との間の電位が入力される。この電位は電流源に配置されたＴＦＴおよびＴＦＴ１７０１、１７０２の各抵抗値によって分割された電位である。このときの、ＴＦＴ１７０３および１７０４のゲート電極における電位をそれぞれＶ1703、Ｖ1704と表記する（図１８（Ｂ））
【０１１３】
電流源１７４０を流れる電流をＩ1740、ＴＦＴ１７０３を流れる電流をＩ1703、ＴＦＴ１７０４を流れる電流をＩ1704とすると、Ｉ1740＝Ｉ1703＋Ｉ1704であり、Ｖ1703＞Ｖ1704のとき、Ｉ1703＞Ｉ1704である。よって、ＴＦＴ１７０５、ＴＦＴ１７０６を流れる電流の値はそのままＩ1703、Ｉ1704となる。さらに、ＴＦＴ１７０５、ＴＦＴ１７０６を流れる電流が決定されたことにより、ＴＦＴ１７０５、ＴＦＴ１７０６のゲート電位も決定する。これらをそれぞれＶ1705、Ｖ1706と表記する。ＴＦＴ１７０５とＴＦＴ１７０８とが、またＴＦＴ１７０６とＴＦＴ１７０７とがそれぞれカレントミラーを構成しているので、ＴＦＴ１７０７、ＴＦＴ１７０８のゲート電位もここで決定される。つまり、Ｖ1705＝Ｖ1708、Ｖ1706＝Ｖ1707であり、Ｖ１７０３とＶ１７０４との大小関係が前述の通りであるとき、Ｖ1705＞Ｖ1706、したがって、Ｖ1707＜Ｖ1708となる（図１８（Ｃ））
【０１１４】
シミュレーション結果においては、Ｖ1707、Ｖ1708の電位は、図１８（Ｃ）に示すように、およそ６．５〜９[Ｖ]となる。Ｖ1707がＨｉ電位のとき、ＴＦＴ１７０７は非導通状態となる。よって、ＴＦＴ１７０９、ＴＦＴ１７１０のゲート電位は下がり、導通しない。このとき、Ｖ1708はＬｏ電位となり、導通する。これにより、出力端子には、ＶＤＤ２が現れる。次に、Ｖ1707がＬｏ電位のとき、ＴＦＴ１７０７が導通して、ＴＦＴ１７０９、ＴＦＴ１７１０のゲート電位が上がり、導通する。このとき、Ｖ1708はＨｉ電位であるから、ＴＦＴ１７０８は導通しない。これにより、出力端子には、ＧＮＤが現れる（図１８（Ｄ））。
【０１１５】
また、本実施例にて示した図１７の例では、ＴＦＴ１７０１、１７０２をＮ型ＴＦＴとしているが、これらをＰ型ＴＦＴとし、ＴＦＴ１７０１、１７０２のゲート電極とドレイン領域とを入力端子（Ｉｎ１またはＩｎ２）に接続し、ソース領域を電流源１７２０、１７３０および差動回路の入力部に接続しても良い。
【０１１６】
[実施例７]
実施形態では、図１に示したように、入力信号は、ＴＦＴ１０５、１０６のソース領域に入力されていた。本実施例においては、信号の入力方法が異なる一例について述べる。
【０１１７】
図１９に、本実施例における回路構成例を示す。図１との相違点は、差動回路と入力信号（Ｉｎ１、Ｉｎ２）との間に配置されたＴＦＴの接続のみである。図１で、それぞれＩｎ１、Ｉｎ２が接続されていたＮ型ＴＦＴ１０５、１０６は、それぞれ図１９におけるＰ型ＴＦＴ１９０１、１９０２に置換され、入力信号はそれぞれのゲート電極に入力される。
【０１１８】
以下に、図１９に示したレベルシフタの動作について説明する。
【０１１９】
差動回路内のＴＦＴ１９０３のゲート電極に印加される電圧、つまりγ点における電位について考える。なお、γ点には、ＶＤＤ２−ＧＮＤ間のいずれかの電位が現れることは前述したとおりである。
【０１２０】
まず、入力信号（Ｉｎ１）にＨｉが入力される時、Ｐ型ＴＦＴ１９０１のゲート電極における電位は３[Ｖ]である。このときのＰ型ＴＦＴ１９０１のゲート・ソース間電圧を、ＶGS1とする。続いて、入力信号（Ｉｎ１）にＬｏが入力される時、Ｐ型ＴＦＴ１９０１のゲート電極における電位は０[Ｖ]となり、このときのＰ型ＴＦＴ１９０１のゲート・ソース間電圧を、ＶGS2とする。
【０１２１】
このとき、|ＶGS1|＜|ＶGS2|である。各時点におけるＴＦＴ１９０１のＯＮ抵抗を、ＲHi、ＲLoとすると、Ｒhi＞ＲLoとなる。ＴＦＴ１９０１のＯＮ抵抗が低いとき、ＶＤＤ２−ＧＮＤ間の抵抗分割によってγ点に現れる電位は、よりＧＮＤに引っ張られて低くなる。逆にＴＦＴ１９０１のＯＮ抵抗が高いと、γ点に現れる電位は、よりＶＤＤ２に引っ張られて高くなる。したがって、Ｐ型ＴＦＴ１９０３のゲート電極に印加される電圧は、入力信号（Ｉｎ１）と同じ位相をもってある振幅で振動する。差動回路内のＴＦＴ１９０４のゲート電極に印加される電圧、つまりδ点についても、同様の理由により、入力信号（Ｉｎ２）と同じ位相をもってある振幅で振動する。したがって、γ点とδ点の間の電位差を、差動増幅回路によって増幅し、出力する。その後、実施形態、実施例１等の場合と同様にして、０〜ＶＤＤ２の振幅を有する信号を出力する。
【０１２２】
[実施例８]
本発明のレベルシフタには、定電流源を用いており、信号の振幅変換を行わない期間においても電流が流れ続けている。そこで本実施例では、そのような期間（具体的には低電圧振幅信号の入力がない帰線期間等）において、低消費電力化を図る方法の一例について述べる。
【０１２３】
図１に示したように、レベルシフタへの電流供給源は、１０７、１０８、１０９の３箇所である。図２０においては、その経路はＴＦＴ２００１、２００２、２００３によって制御されており、それらのゲート電極への電位供給は、電源部２０５０による。よって、レベルシフタへの電流供給を遮断するには、ＴＦＴ２００１、２００２、２００３を非導通状態とするのが最も簡単な方法である。そこで、図２０に示すように、リセット用ＴＦＴ２００４、２００５を配置する。本実施例では、リセット用ＴＦＴ２００４にはＰ型ＴＦＴを、リセット用ＴＦＴ２００５にはＮ型ＴＦＴを用いた。ＴＦＴ２００４のソース領域は、電源ＶＤＤ２に接続されており、ドレイン領域はＴＦＴ２００１、２００２のゲート電極に接続されている。ＴＦＴ２００５のソース領域は、電源ＧＮＤに接続されており、ドレイン領域はＴＦＴ２００３のゲート電極に接続されている。
【０１２４】
帰線期間等の、レベルシフタが動作しない期間（以後、このような期間をリセット期間と表記する）に、ＴＦＴ２００４、２００５のゲート電極へリセット信号（例えばその電圧振幅は０〜ＶＤＤ２）を入力する。図２０に示したような構成でリセット用の回路を配した場合、リセット期間にはＨｉ信号を入力する。これにより、ＴＦＴ２００４、２００５が導通し、ＴＦＴ２００１、２００２のゲート電極の電位はＶＤＤ２に、ＴＦＴ２００３のゲート電極の電位はＧＮＤになり、ともに非導通状態となることにより、各部の電流が遮断される。
【０１２５】
リセット用ＴＦＴ２００４、２００５のチャネル幅は、ＴＦＴ２００１、２００２、２００３のゲート・ソース間電圧が、十分にそれらのしきい値の絶対値を下回る（具体的には、ＴＦＴ２００４のドレイン領域における電位が十分にＶＤＤ２に近づき、ＴＦＴ２００５のドレイン領域における電位が、十分にＧＮＤに近づく）ような電流能力を有するサイズに決定すればよい。
【０１２６】
[実施例９]
本実施例においては、レベルシフタへの電流供給の遮断を、実施例８とは異なる方法により行う例について述べる。
【０１２７】
図２２に示す回路において、電源部２２５０におけるＴＦＴ２２０４のゲート電極には、他の実施例にて示した回路ではある一定の電源電位が入力され、常にＯＮの状態となっていた。これに対して本実施例においては、電源制御用パルス（Ｃｔｒｌ．Ｐｕｌｓｅ）が入力される。
【０１２８】
図２２において、ＴＦＴ２２０４はＮ型であるから、電源制御用パルスがＨｉ電位のときにＯＮ状態となり、レベルシフタ側のＴＦＴ２２０１〜２２０３を導通させる。つまり、レベル変換動作の必要な期間にのみ電源制御用パルスを入力し、その期間にのみレベルシフタへの電流供給が行われる。
【０１２９】
[実施例１０]
本発明のレベルシフタを表示装置に適用した際の回路を、実際にＴＦＴを用いて配置した例を図２１に示す。図２１内に付したＴＦＴの番号３０１〜３０９は、それぞれ図３の回路図内に付したＴＦＴの番号３０１〜３０９に対応している。
【０１３０】
図２１の例では、電源部が図示されていないが、レベルシフタは、左右方向に複数並列に配置されており、電流源に接続されたＴＦＴ３０１、３０４、３０９のゲート電極へ供給する電位は、並列配置されたレベルシフタの外側に有する電源部から、信号線３３０、３４０を介して各レベルシフタに供給されている。この電源部は、複数のレベルシフタで共用しても良い。
【０１３１】
なお、図中、配線アルミニウム・ゲートメタル・半導体層間には、それぞれ絶縁膜を有しており、互いに重なる部分においての短絡はない。コンタクトホールを配した部分で、互いを接続している。
【０１３２】
本発明のレベルシフタに用いている差動回路およびカレントミラー回路は、その動作の特性上、各々を構成するＴＦＴの特性のばらつきが少ないことが特に重要視される回路である。故に、各回路を構成するＴＦＴは、近接に配置することが望ましい。また、ＴＦＴ基板の作成工程中、レーザー照射等が含まれる場合にも、図２１のように近接配置することにより、照射ムラ等によるＴＦＴ特性のばらつきを低減することが出来る。加えて、前述のレーザー照射等は、線状照射が一般的であるため、各ＴＦＴを平行に配置することで、さらに前述の照射ムラ等によるＴＦＴ特性のばらつきを低減することが出来るため、望ましい。
【０１３３】
[実施例１１]
本発明を適用して作成した駆動回路を用いたアクティブマトリクス型表示装置には様々な用途がある。本実施例では、本発明を適用して作成した駆動回路を用いた表示装置を組み込んだ半導体装置について説明する。
【０１３４】
このような表示装置には、携帯情報端末（電子手帳、モバイルコンピュータ、携帯電話等）、ビデオカメラ、デジタルカメラ、パーソナルコンピュータ、テレビ、プロジェクタ装置等が挙げられる。それらの一例を図１３、図１４および図１５に示す。
【０１３５】
図１３（Ａ）は携帯電話であり、本体２６０１、音声出力部２６０２、音声入力部２６０３、表示部２６０４、操作スイッチ２６０５、アンテナ２６０６から構成されている。本発明は表示部２６０４に適用することができる。
【０１３６】
図１３（Ｂ）はビデオカメラであり、本体２６１１、表示部２６１２、音声入力部２６１３、操作スイッチ２６１４、バッテリー２６１５、受像部２６１６から成っている。本発明は表示部２６１２に適用することができる。
【０１３７】
図１３（Ｃ）はモバイルコンピュータあるいは携帯型情報端末であり、本体２６２１、カメラ部２６２２、受像部２６２３、操作スイッチ２６２４、表示部２６２５で構成されている。本発明は表示部２６２５に適用することができる。
【０１３８】
図１３（Ｄ）はヘッドマウントディスプレイであり、本体２６３１、表示部２６３２、アーム部２６３３で構成される。本発明は表示部２６３２に適用することができる。
【０１３９】
図１３（Ｅ）はテレビであり、本体２６４１、スピーカー２６４２、表示部２６４３、受信装置２６４４、増幅装置２６４５等で構成される。本発明は表示部２６４３に適用することができる。
【０１４０】
図１３（Ｆ）は携帯書籍であり、本体２６５１、表示部２６５２、記憶媒体２６５３、操作スイッチ２６５４、アンテナ２６５５から構成されており、ミニディスク（ＭＤ）やＤＶＤ（Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ）に記憶されたデータや、アンテナで受信したデータを表示するものである。本発明は表示部２６５２に適用することができる。
【０１４１】
図１４（Ａ）はパーソナルコンピュータであり、本体２７０１、画像入力部２７０２、表示部２７０３、キーボード２７０４で構成される。本発明は表示部２７０３に適用することができる。
【０１４２】
図１４（Ｂ）はプログラムを記録した記録媒体を用いるプレーヤーであり、本体２７１１、表示部２７１２、スピーカー部２７１３、記録媒体２７１４、操作スイッチ２７１５で構成される。なお、この装置は記録媒体としてＤＶＤ（Ｄｉｇｔｉａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ）、ＣＤ等を用い、音楽鑑賞や映画鑑賞やゲームやインターネットを行うことができる。本発明は表示部２６１２に適用することができる。
【０１４３】
図１４（Ｃ）はデジタルカメラであり、本体２７２１、表示部２７２２、接眼部２７２３、操作スイッチ２７２４、受像部（図示しない）で構成される。本発明は表示部２７２２に適用することができる。
【０１４４】
図１４（Ｄ）は片眼のヘッドマウントディスプレイであり、表示部２７３１、バンド部２７３２で構成される。本発明は表示部２７３１に適用することができる。
【０１４５】
図１５（Ａ）はフロント型プロジェクタであり、投射装置本体２８０１、表示装置２８０２、光源２８０３、光学系２８０４、スクリーン２８０５で構成されている。なお、投射装置２８０１には単版式のものを用いても良いし、Ｒ、Ｇ、Ｂの光にそれぞれ対応した三板式のものを用いても良い。本発明は表示装置２８０２に適用することができる。
【０１４６】
図１５（Ｂ）はリア型プロジェクタであり、本体２８１１、投射装置本体２８１２、表示装置２８１３、光源２８１４、光学系２８１５、リフレクター２８１６、スクリーン２８１７で構成されている。なお、投射装置２８１３には単版式のものを用いても良いし、Ｒ、Ｇ、Ｂの光にそれぞれ対応した三板式のものを用いても良い。本発明は表示装置２８１３に適用することができる。
【０１４７】
なお、図１５（Ｃ）は、図１５（Ａ）及び図１５（Ｂ）中における投射装置本体２８０１、２８１２の構造の一例を示した図である。投射装置２８０１、２８１２は、光源光学系２８２１、ミラー２８２２、２８２４〜２８２６、ダイクロイックミラー２８２３、プリズム２８２７、表示装置２８２８、位相差板２８２９、投射光学系２８３０で構成される。投射光学系２８３０は、投射レンズを含む光学系で構成される。本実施例は三板式の例を示したが、特に限定されず、例えば単板式であっても良い。また、図１５（Ｃ）中において矢印で示した光路に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、位相差を調節するためのフィルム、ＩＲフィルム等の光学系を設けても良い。
【０１４８】
また、図１５（Ｄ）は、図１５（Ｃ）中における光源光学系２８２１の構造の一例を示した図である。本実施例では、図１５（Ｃ）中における光源光学系２８２１は、図１５（Ｄ）中におけるリフレクター２８３１、光源２８３２、レンズアレイ２８３３、偏光変換素子２８３４、集光レンズ２８３５で構成される。なお、図１５（Ｄ）に示した光源光学系は一例であって特に限定されない。例えば、光源光学系に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、位相差を調節するフィルム、ＩＲフィルム等の光学系を設けても良い。
【発明の効果】
差動増幅回路を有する本発明のレベルシフタによって、入力信号の電圧振幅が小さい場合にも、十分な変換能力を提供することが出来る。これにより、駆動回路の低駆動電圧化が進み、駆動回路と画素部との駆動電圧の差が大きくなるような場合にも、正常に信号の振幅の変換を可能とする。
【０１４９】
また、本発明のレベルシフタの一態様においては、信号入力について、ゲート電極への直接の入力を避けた構造としており、入力信号の電圧振幅が小さい場合に、ＴＦＴのしきい値の影響を受けることを低減しているため、今後の駆動回路の低駆動電圧化に大いに貢献する。
【図面の簡単な説明】
【図１】 本発明の２入力１出力型レベルシフタの回路図。
【図２】 図１に示したレベルシフタの駆動時の各部の電位の模式図。
【図３】 実施例１にて示した本発明の２入力１出力型レベルシフタの回路図。
【図４】 図３に示したレベルシフタの駆動時の各部の電位のシミュレーション結果を示す図。
【図５】 実施例２にて示した本発明の２入力１出力型レベルシフタの回路図。
【図６】 図５に示したレベルシフタの駆動時の各部の電位のシミュレーション結果を示す図。
【図７】 実施例３にて示した本発明の１入力１出力型レベルシフタの回路図。
【図８】 図５に示したレベルシフタの駆動時の各部の電位のシミュレーション結果を示す図。
【図９】 実施例４にて示したアクティブマトリクス基板の作成工程例を示す図。
【図１０】 実施例４にて示したアクティブマトリクス基板の作成工程例を示す図。
【図１１】 実施例４にて示したアクティブマトリクス基板の作成工程例を示す図。
【図１２】 従来の２入力２出力型レベルシフタの回路図。
【図１３】 実施例１１にて本発明を適用した電子機器の例を示す図。
【図１４】 実施例１１にて本発明を適用した電子機器の例を示す図。
【図１５】 実施例１１にて本発明を適用した電子機器の例を示す図。
【図１６】 実施例５にて示した、本発明のレベルシフタを用いて同一基板上に形成した表示装置全体の回路の概略図。
【図１７】 実施例６にて示した本発明の２入力１出力型レベルシフタの回路図。
【図１８】 図１７に示したレベルシフタの駆動時の各部の電位のシミュレーション結果を示す図。
【図１９】 実施例７にて示した本発明の２入力１出力型レベルシフタの回路図。
【図２０】 実施例８にて示した、リセット信号入力を有する本発明のレベルシフタの回路図。
【図２１】 実施例１０にて示した、各ＴＦＴの近接配置を考えた、実設計における本発明のレベルシフタのＴＦＴ配置例を示す図。
【図２２】 実施例９にて示した、電源制御用信号入力を有する本発明のレベルシフタの回路図。
Claims (9)
- カレントミラー回路と、
前記カレントミラー回路を負荷とし、第１及び第２の入力端を有する差動回路と、
前記差動回路に電流を供給する第１の電流源と、
第１及び第２のソースフォロア回路と、
リセット回路とを有し、
第１の信号が、前記第１のソースフォロア回路を介して、前記第１の入力端に入力され、
第２の信号が、前記第２のソースフォロア回路を介して、前記第２の入力端に入力され、
前記第１の信号又は前記第２の信号の振幅変換を行わない期間において、前記リセット回路により、前記第１の電流源、前記第１のソースフォロア回路が有する第２の電流源及び前記第２のソースフォロア回路が有する第３の電流源からの電流の供給が遮断されることを特徴とするレベルシフタ。 - カレントミラー回路と、
前記カレントミラー回路を負荷とし、第１及び第２の入力端を有する差動回路と、
前記差動回路に電流を供給する第１の電流源と、
第１及び第２のトランジスタと、
第２及び第３の電流源と、
リセット回路とを有し、
前記第１のトランジスタのゲートは、前記第１のトランジスタのソース及びドレインの一方と電気的に接続され、
前記第１のトランジスタのゲートは、前記第１の入力端と電気的に接続され、
前記第２のトランジスタのゲートは、前記第２のトランジスタのソース及びドレインの一方と電気的に接続され、
前記第２のトランジスタのゲートは、前記第２の入力端と電気的に接続され、
前記第２の電流源は、前記第１の入力端と電気的に接続され、
前記第３の電流源は、前記第２の入力端と電気的に接続され、
第１の信号が、前記第１のトランジスタのソース及びドレインの他方に入力され、
第２の信号が、前記第２のトランジスタのソース及びドレインの他方に入力され、
前記第１の信号又は前記第２の信号の振幅変換を行わない期間において、前記リセット回路により、前記第１乃至第３の電流源からの電流の供給が遮断されることを特徴とするレベルシフタ。 - カレントミラー回路と、
前記カレントミラー回路を負荷とし、第１及び第２の入力端を有する差動回路と、
前記差動回路に電流を供給する第１の電流源と、
第１及び第２のトランジスタと、
第２及び第３の電流源と、
リセット回路とを有し、
前記第１のトランジスタのソース及びドレインの一方は、前記第１の入力端と電気的に接続され、
前記第２のトランジスタのソース及びドレインの一方は、前記第２の入力端と電気的に接続され、
前記第２の電流源は、前記第１の入力端と電気的に接続され、
前記第３の電流源は、前記第２の入力端と電気的に接続され、
第１の信号が、前記第１のトランジスタのゲートに入力され、
第２の信号が、前記第２のトランジスタのゲートに入力され、
前記第１の信号又は前記第２の信号の振幅変換を行わない期間において、前記リセット回路により、前記第１乃至第３の電流源からの電流の供給が遮断されることを特徴とするレベルシフタ。 - 請求項１乃至請求項３のいずれか一項において、
第３のトランジスタと、第４のトランジスタと、第５のトランジスタと、第６のトランジスタと、を有し
前記第３のトランジスタのソース及びドレインの一方は、前記第４のトランジスタのソース及びドレインの一方と電気的に接続され、
前記第３のトランジスタのゲートは、前記第４のトランジスタのゲートと電気的に接続され、
前記第４のトランジスタのソース及びドレインの他方は、前記第４のトランジスタのゲートと電気的に接続され、
前記第５のトランジスタのソース及びドレインの一方は、前記第６のトランジスタのソース及びドレインの一方と電気的に接続され、
前記第５のトランジスタのソース及びドレインの他方は、前記第３のトランジスタのソース及びドレインの他方及び前記第５のトランジスタのゲートと電気的に接続され、
前記第６のトランジスタのソース及びドレインの他方は、前記第４のトランジスタのソース及びドレインの他方と電気的に接続され、
前記第１の電流源の電流は、前記第５のトランジスタのゲートの電位に応じた値であり
前記第２及び第３の電流源の電流は、前記第４のトランジスタのゲートの電位に応じた値であることを特徴とするレベルシフタ。 - 請求項１乃至請求項４のいずれか一において、
第３の信号が前記レベルシフタに入力され、
前記第１乃至第３の電流源からの電流の供給の遮断は、前記第１の信号又は前記第２の信号の振幅変換を行わない期間において前記第３の信号がハイレベル又はロウレベルになることによって行われることを特徴とするレベルシフタ。 - 請求項４において、
前記第１乃至第３の電流源からの電流の供給の遮断は、前記第１の信号又は前記第２の信号の振幅変換を行わない期間において前記第６のトランジスタがオフになることによって行われることを特徴とするレベルシフタ。 - 請求項１乃至請求項６のいずれか一において、
前記第１の信号は、前記レベルシフタに供給される電源電圧よりも小さい振幅を有する信号であり、
前記第２の信号は、前記レベルシフタに供給される電源電圧よりも小さい振幅を有し、前記第１の信号と逆の位相を有する信号であることを特徴とするレベルシフタ。 - 請求項１乃至請求項６のいずれか一において、
前記第１の信号は、前記レベルシフタに供給される電源電圧よりも小さい振幅を有する信号であり、
前記第２の信号は、前記第１の信号の振幅における最小値以上、かつ最大値以下の電位を有する定電位の信号であることを特徴とするレベルシフタ。 - 請求項１乃至請求項８のいずれか一に記載のレベルシフタを具備し、操作スイッチを具備したことを特徴とする電子機器。
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