WO2023139788A1 - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法 Download PDF

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semiconductor device
nitride crystal
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哲郎 林田
拓真 南條
洋平 湯田
達郎 綿引
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三菱電機株式会社
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    • H01L29/812—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a Schottky gate

Definitions

  • the present disclosure relates to a semiconductor device and a method of manufacturing a semiconductor device, and more particularly to forming gallium nitride on a substrate of a different material.
  • a semiconductor device using gallium nitride is sometimes formed by heteroepitaxially growing gallium nitride on a semiconductor substrate made of a material different from gallium nitride, such as silicon, sapphire, etc. (hereinafter sometimes referred to as a heterogeneous material substrate). It has been known that when a semiconductor device in which gallium nitride is formed on a substrate of a different material is heated at a high temperature or cooled from a high temperature, stress is generated between the substrate of the different material and the gallium nitride, resulting in cracks or peeling of the gallium nitride film.
  • Patent Document 1 discloses a technique for providing a plurality of striped openings in a growth mask formed on a foreign material substrate, and growing gallium nitride from the openings to reduce the contact area between the foreign material substrate and gallium nitride, thereby relieving the stress generated between the foreign material substrate and gallium nitride due to heating or cooling of the semiconductor device.
  • the present disclosure has been made to solve the above-described problems, and aims to provide a semiconductor device in which the stress generated in the different material substrate and gallium nitride due to heating or cooling of the semiconductor device is alleviated.
  • a semiconductor device includes: a semiconductor substrate made of a material different from gallium nitride; a buffer layer formed on the semiconductor substrate; a gallium nitride crystal region formed in a plurality of islands on the buffer layer and provided with voids below the outer edge of each island so as not to be in contact with the buffer layer; A gate electrode formed in contact with the outer electrode and provided inside the island in plan view, and an inner electrode formed in contact with the gallium nitride crystal region and provided inside the island in plan view than the gate electrode.
  • the method of manufacturing a semiconductor device includes the steps of: forming a buffer layer on a semiconductor substrate made of a material different from gallium nitride; forming an auxiliary layer that inhibits epitaxial growth of a gallium nitride system on the buffer layer; patterning the auxiliary layer by photolithography and etching to partially expose the buffer layer; forming a gallium nitride crystal region on the buffer layer and the auxiliary layer; a step of forming voids so as to be out of contact with the buffer layer, and a treatment step of setting the heating temperature to 1000° C. or higher after the step of forming the voids.
  • the present disclosure it is possible to obtain a semiconductor device in which the stress generated in the semiconductor substrate and the gallium nitride crystal region due to heating or cooling of the semiconductor device is alleviated.
  • FIG. 2 is a schematic top view showing a unit cell that constitutes the semiconductor device according to the first embodiment;
  • FIG. 2 is a schematic cross-sectional view showing a unit cell that constitutes the semiconductor device according to Embodiment 1;
  • FIG. 2 is a schematic cross-sectional view showing a unit cell that constitutes the semiconductor device according to Embodiment 1;
  • FIG. 1 is a schematic top view showing part of a semiconductor device according to a first embodiment;
  • FIG. 1 is a schematic cross-sectional view showing part of a semiconductor device according to a first embodiment;
  • FIG. 1 is a schematic cross-sectional view showing part of a semiconductor device according to a first embodiment;
  • FIG. 4A to 4C are explanatory diagrams of the method for manufacturing the semiconductor device according to the first embodiment;
  • FIG. 4A to 4C are explanatory diagrams of the method for manufacturing the semiconductor device according to the first embodiment;
  • FIG. 4A to 4C are explanatory diagrams of the method for manufacturing the semiconductor device
  • FIG. 4 is a diagram showing normalized BFOM values of the semiconductor device in Embodiment 1;
  • FIG. 10 is a schematic top view showing part of a semiconductor device according to Modification 1 of Embodiment 1;
  • FIG. 10 is a schematic cross-sectional view showing part of a semiconductor device in Modification 1 of Embodiment 1;
  • FIG. 10 is a schematic top view showing a unit cell that constitutes a semiconductor device according to a second embodiment;
  • FIG. 10 is a schematic cross-sectional view showing a unit cell that constitutes a semiconductor device according to a second embodiment;
  • FIG. 10 is a schematic cross-sectional view showing a unit cell that constitutes a semiconductor device according to a second embodiment;
  • FIG. 10 is a diagram showing normalized BFOM values of the semiconductor device according to the second embodiment;
  • FIG. 1 is a schematic top view showing a unit cell 34 that constitutes a semiconductor device according to the present embodiment
  • FIG. 2 is a schematic diagram of a cross section along A1-A2 in FIG. 1
  • FIG. 3 is a schematic diagram of a region surrounded by an ellipse in FIG.
  • FIG. 4 is a schematic top view showing an example in which a plurality of unit cells 34 are arranged in a part of the semiconductor device according to the present embodiment
  • FIG. 5 is a schematic view of the B1-B2 cross section of FIG.
  • the unit cell 34 is an element of a semiconductor device including a transistor, and an example of a regular hexagon is shown, but the shape is not limited to a regular hexagon as long as it has an island shape similar to the gallium nitride crystal region 7 described later, and may be a substantially regular hexagon, a regular polygon other than a regular hexagon, a substantially regular polygon, or a substantially circular shape. Also, an example in which the semiconductor substrate 1 is a silicon substrate is shown.
  • the unit cell 34 includes a semiconductor substrate 1, a buffer layer 2 formed on the semiconductor substrate 1, a lower layer including an island-shaped gallium nitride crystal region 7 composed of a lattice relaxation layer 4, a gallium nitride epitaxial layer 5, and an aluminum gallium nitride layer 6 formed on the buffer layer 2, and a transistor portion including a source electrode 17 as an inner electrode, a drain electrode 18 as an outer electrode, a gate insulating film 20, and a gate electrode 21 formed on the gallium nitride crystal region 7. have.
  • the unit cell 34 constitutes a HEMT (High Electron Mobility Transistor).
  • the unit cell 34 has the high concentration region 11 formed on the surface of the gallium nitride crystal region 7, the separation layer 13, the second insulating film 14 and the drain via electrode 25 formed on the outer edge portion 7a of the gallium nitride crystal region 7, and the drain pad 33 formed on the back side of the semiconductor substrate 1.
  • the high-concentration region 11, the isolation layer 13, the second insulating film 14, the drain via electrode 25, and the drain pad 33 are not limited to the present embodiment, and can be omitted or changed as appropriate according to the design, manufacturing method, etc. of the semiconductor device.
  • FIG. 2 shows an example in which the unit cell 34 has an upper layer portion including the first interlayer insulating film 26, the source wiring 28, the gate wiring 29, the second interlayer insulating film 30 and the source pad 32 thereon.
  • the first interlayer insulating film 26, the source wiring 28, the gate wiring 29, the second interlayer insulating film 30, and the source pad 32 are not limited to the present embodiment, and can be omitted or changed as appropriate according to the design, manufacturing method, etc. of the semiconductor device.
  • FIG. 1 the lower layer, the transistor section, and the upper layer will be described in detail in that order.
  • the lower layer will be described with reference to FIGS. 2 to 5.
  • FIG. 1 the lower layer will be described with reference to FIGS. 2 to 5.
  • the semiconductor substrate 1 is made of a material different from gallium nitride, such as silicon, silicon carbide, sapphire, or aluminum nitride.
  • gallium nitride such as silicon, silicon carbide, sapphire, or aluminum nitride.
  • a conductive silicon substrate whose main surface is the (111) plane may be used.
  • silicon, silicon carbide, or sapphire for the semiconductor substrate 1 can reduce the cost of the semiconductor device compared to using gallium nitride for the semiconductor substrate 1 .
  • the buffer layer 2 serves as a starting point for forming a gallium nitride crystal on a substrate of a different material and promotes the growth of the gallium nitride crystal.
  • Gallium nitride, aluminum nitride, aluminum gallium nitride, or the like can be used for the buffer layer 2 .
  • silicon is used as the semiconductor substrate 1
  • aluminum nitride may be used.
  • the thickness of the buffer layer 2 may be about 10 nm or more and 200 nm or less, for example, 80 nm.
  • the lattice relaxation layer 4 is provided between the semiconductor substrate 1 and the gallium nitride epilayer 5 to prevent cracks in the semiconductor substrate 1 due to the difference in thermal expansion coefficient between the semiconductor substrate 1 and the gallium nitride epilayer 5 .
  • the lattice relaxation layer 4 can be composed of strained-layer superlattices (SLS) in which semiconductor layers are laminated to introduce lattice strain.
  • SLS strained-layer superlattices
  • an SLS layer in which several tens of layers of aluminum nitride and gallium nitride are alternately laminated may be used.
  • the gallium nitride-based epilayer 5 may be a layer made of gallium nitride, a layer in which an impurity is added to gallium nitride, or may have a laminated structure.
  • the gallium nitride-based epitaxial layer 5 may have, for example, a laminated structure in which the lower layer is made of gallium nitride with a high carbon concentration and the upper layer is made of gallium nitride with a low carbon concentration.
  • the aluminum gallium nitride layer 6 generates a two-dimensional electron gas at the interface with the gallium nitride epitaxial layer 5 due to the polarization effect.
  • the composition and thickness of the aluminum gallium nitride layer 6 may be selected according to the desired two-dimensional electron gas concentration.
  • a laminated structure may be adopted for the aluminum gallium nitride layer 6, and for example, aluminum gallium nitride may be used as the lower layer and gallium nitride as the upper layer. If the aluminum gallium nitride layer 6 has a laminated structure, ohmic characteristics and passivation performance can be improved.
  • the gallium nitride crystal regions 7 are separated between adjacent unit cells 34, are formed in multiple islands on the buffer layer 2, and include a heteroepitaxially grown layer composed of a lattice relaxation layer 4, a gallium nitride-based epitaxial layer 5, and an aluminum gallium nitride layer 6. Further, the gallium nitride crystal region 7 forming the island has voids 8 below the outer edge portion 7a along the outer periphery of the island.
  • the island shape means a shape such as a regular hexagon, a substantially regular hexagon, a regular polygon other than a regular hexagon, a substantially regular polygon, or a substantially circular shape when viewed from above, and indicates that the distance from the center of gravity of the island to the outer circumference of the island is the same regardless of the azimuth in the plane direction.
  • the same means that the ratio R f / R n of the distance R f between the center of gravity of the island and the outer circumference of the island furthest from the center of gravity of the island to the distance R n between the center of gravity of the island and the outer circumference of the island closest to the center of gravity of the island is 2 or less.
  • FIG. 1 shows R n and R f when the island has a regular hexagonal shape.
  • the unit cell 34 also has an island shape similar to the gallium nitride crystal region 7 .
  • the stress generated in the semiconductor substrate 1 and the gallium nitride crystal regions 7 can be dispersed or alleviated when the semiconductor device is subjected to stress due to heating, cooling, pressurization, pressure reduction, or the like, compared to a configuration in which the unit cells 34 have a high aspect ratio such as a stripe or an asymmetric configuration. Also, warping of the semiconductor substrate 1 can be suppressed.
  • the gallium nitride crystal region 7 is polygonal in plan view, the shape of each vertex of the polygon can be made obtuse or rounded to reduce the concentration of the electric field.
  • the horizontal length of the gallium nitride crystal region 7 may be approximately 10 ⁇ m or more and 100 ⁇ m or less in diameter of the circumscribed circle of the gallium nitride crystal region 7 in plan view.
  • the horizontal length of the gallium nitride crystal region 7 may be appropriately changed according to the withstand voltage design of the semiconductor device, that is, the distance between the gate and the drain that contributes to suppressing dielectric breakdown of gallium nitride, and the shape of the gallium nitride crystal region 7.
  • the thickness of the gallium nitride crystal region 7, that is, the total thickness of the lattice relaxation layer 4, the gallium nitride epitaxial layer 5, and the aluminum gallium nitride layer 6 may be approximately 1 ⁇ m to 20 ⁇ m.
  • the thickness of the gallium nitride crystal region 7 interposed between the semiconductor substrate 1 and the source electrode 17 may be appropriately changed according to the breakdown voltage design of the semiconductor device.
  • the void 8 is provided below the outer edge 7a of the island-shaped gallium nitride crystal region 7, and is a region in which the gallium nitride crystal region 7 and the buffer layer 2 are not in contact with each other.
  • the voids 8 may be provided continuously or intermittently in the outer peripheral direction of the island of the gallium nitride crystal region 7, and the position of the voids 8 can be appropriately selected according to the shape of the gallium nitride crystal region 7, the forming method, and the like.
  • the outer peripheral direction indicates the direction along the outer periphery of the island.
  • the dimensions of the void 8 will be explained.
  • the height of the void 8 indicates the length from the surface of the buffer layer 2 to the bottom surface 7b of the outer edge of the gallium nitride crystal region 7, and may be approximately 1 nm or more and 1 ⁇ m or less, for example, 10 nm or more and 200 nm or less.
  • the height of the voids 8 may or may not be uniform over the entire circumference of the gallium nitride crystal region 7, and can be appropriately selected according to the shape of the gallium nitride crystal region 7, the forming method, and the like. Uniform means that the height of voids 8 is in the range of 70% or more of the maximum value.
  • the width of the void 8 indicates the horizontal length from the outer edge 7c of the outer edge of the gallium nitride crystal region 7 to the inner edge 7d of the outer edge, and may be 0.1 ⁇ m or more and 20 ⁇ m or less.
  • the width of the void is equal to or less than the thickness of the gallium nitride crystal region 7 .
  • the width of the void should be 4 ⁇ m or less.
  • the width of the void 8 may or may not be uniform over the entire circumference of the gallium nitride crystal region 7, and can be appropriately selected according to the shape of the gallium nitride crystal region 7, the forming method, and the like. Uniform means that the width of the void 8 is in the range of 70% or more of the maximum value.
  • the voids 8 are provided to reduce the contact area between the gallium nitride crystal region 7 and the buffer layer 2 included in the single unit cell 34, when the semiconductor device is subjected to stress due to heating, cooling, pressurization, pressure reduction, etc., the stress generated in the semiconductor substrate 1 and the gallium nitride crystal region 7 can be alleviated compared to a configuration without the voids 8.
  • the distance from the center of gravity of one island to the outer circumference of the island can be made equal in all directions on the plane of the semiconductor substrate 1, compared to the case of configuring in a stripe shape. Then, the stress generated in the semiconductor substrate 1 and the gallium nitride crystal region 7 due to heating or cooling of the semiconductor device can be relieved in all directions on the plane of the semiconductor substrate 1, thereby suppressing warping and cracking in the semiconductor device.
  • Such relaxation of stress allows the semiconductor device to be heated at a high temperature.
  • ion implantation and post-annealing can be employed to activate the implanted ions and form the high-concentration region 11 .
  • At least one high-concentration region 11 is formed on the surface of the gallium nitride crystal region 7, is in contact with at least one of the source electrode 17 and the drain electrode 18, and is electrically connected to at least one of the source electrode 17 and the drain electrode 18.
  • FIG. 2 shows an example in which the high-concentration region 11 is connected to the source electrode 17 and the drain electrode 18 .
  • the high-concentration region 11 is doped with silicon, germanium, or the like, and has an impurity concentration of 1 ⁇ 10 18 cm ⁇ 3 or more, preferably 1 ⁇ 10 20 cm ⁇ 3 or more.
  • the gallium nitride crystal region 7 is connected to the source electrode 17 and the drain electrode 18 via the high-concentration region 11, and the connection resistance at this connection portion is reduced. And the electric resistance in the semiconductor device is reduced.
  • a first insulating film 9 is formed on the gallium nitride crystal region 7 .
  • An insulating material such as silicon nitride or silicon dioxide may be used for the first insulating film 9 .
  • the thickness of the first insulating film 9 may be about 100 nm.
  • a source contact hole is provided in the first insulating film 9 above the central portion of the gallium nitride crystal region 7 .
  • the first insulating film 9 is provided with a gate opening outside the source contact hole and a drain contact hole outside the gate opening.
  • the source contact hole may be provided in the first insulating film 9 above the gallium nitride crystal region 7 other than the central portion of the island.
  • the source contact hole may be provided at a position spaced from the center of gravity of one island of the gallium nitride crystal region 7 to the outer peripheral side by a length within 20% of the maximum value of the radius of the circumscribed circle of the island.
  • the source electrode 17 is an inner electrode formed on and in contact with the gallium nitride crystal region 7 and provided inside the island of the gallium nitride crystal region 7 relative to the gate electrode 21 in plan view.
  • a source electrode 17 formed inside the source contact hole is connected to the gallium nitride crystal region 7 or the high concentration region 11 .
  • the source electrode 17 may be composed of a single layer of aluminum or a laminated layer of titanium and aluminum, and the thickness thereof may be about 300 nm.
  • the drain electrode 18 is an outer electrode electrically insulated from the inner electrode, which is formed on and in contact with the gallium nitride crystal region 7 and is provided on the outer peripheral side of the island of the gallium nitride crystal region 7 in plan view.
  • the drain electrode 18 is ring-shaped in plan view, but it is sufficient that adjacent islands of the gallium nitride crystal region 7 are connected by the drain via electrode 25 described later, and the ring may be interrupted in the circumferential direction.
  • a drain electrode 18 formed inside the drain contact hole is connected to the gallium nitride crystal region 7 or the high concentration region 11 .
  • the drain electrode 18 may be composed of a single layer of aluminum, a laminate of titanium and aluminum, or the like, and may have a thickness of about 300 nm.
  • a gate insulating film 20 is formed on the gallium nitride crystal region 7 .
  • FIG. 2 shows an example in which the gate insulating film 20 is formed on the gallium nitride crystal region 7 inside the gate opening and on the first insulating film 9 .
  • Materials such as alumina, silicon dioxide, aluminum nitride, aluminum oxynitride, and aluminum silicate may be used for the gate insulating film 20, and one of these may be selected to form a single layer, or two or more may be selected and laminated.
  • the thickness of the gate insulating film 20 may be about 30 nm.
  • the gate electrode 21 is formed on and in contact with the gate insulating film 20, and is provided inside the island of the gallium nitride crystal region 7 from the drain electrode 18 in plan view.
  • the gate electrode 21 has a ring shape in a plan view, but it is sufficient that adjacent islands of the gallium nitride crystal region 7 are connected by a gate wiring 29, which will be described later, and the ring may be interrupted in the circumferential direction.
  • the gate electrode 21 may be made of a material such as titanium nitride or a laminate of nickel and aluminum, and the thickness thereof may be about 100 nm.
  • the gate electrode 21 is formed inside and outside the gate opening 19, as shown in FIG.
  • the gate electrode 21 formed outside the gate opening 19 serves as the gate field plate electrode in this portion, and the gate insulating film 20 and the first insulating film 9 immediately below the gate field plate electrode serve as the gate field plate insulating film.
  • the electric field intensity may be high in the gate insulating film 20 near the end of the gate electrode 21 closer to the drain electrode 18, the electric field intensity can be reduced by providing the gate field plate electrode, and the threshold voltage of the semiconductor device can be stabilized.
  • a source field plate electrode 22 and a third insulating film 23 may be formed in the transistor section.
  • the source field plate electrode 22 is formed on the gate insulating film 20 and provided closer to the outer periphery of the gallium nitride crystal region 7 than the source electrode 17 in plan view.
  • the gate insulating film 20 and the first insulating film 9 immediately below the source field plate electrode 22 form a source field plate insulating film.
  • the electric field intensity may be high in the gate insulating film 20 near the end of the gate electrode 21 closer to the drain electrode 18, the provision of the source field plate electrode 22 can reduce the electric field intensity and stabilize the threshold voltage of the semiconductor device.
  • the source field plate electrode 22 may be made of a material such as titanium nitride or a laminate of nickel and aluminum, and its thickness may be about 100 nm.
  • the third insulating film 23 can be used as a protective film for the gate electrode 21 and the source field plate electrode 22 when patterning the drain via electrode 25 by etching.
  • the material and thickness of the third insulating film 23 may be selected based on the selection ratio between the electrode and the insulating film in the etching of the drain via electrode 25.
  • the material may be silicon dioxide and the thickness may be 300 nm.
  • the isolation layer 13 and the second insulating film 14 may be formed in the unit cell 34 .
  • the isolation layer 13 is formed on the outer edge portion 7a of the gallium nitride crystal region 7 and has insulating properties.
  • Separating layer 13 may be amorphous gallium nitride or polycrystalline gallium nitride having a more disordered structure than the gallium nitride crystals of gallium nitride crystal region 7 .
  • the separation layer 13 may be formed, for example, by implanting ions only into the outer peripheral side of the gallium nitride crystal region 7 to disturb the crystal structure and make it amorphous.
  • the second insulating film 14 is formed in contact with the first insulating film 9 in contact with the surface of the separation layer 13 and has insulating properties.
  • the material may be selected so as to reduce the stress. By selecting the material for the second insulating film 14 in this way, cracks in the second insulating film 14 can be suppressed.
  • the first insulating film 9 is not formed on the surface of the isolation layer 13
  • the second insulating film 14 is formed on the surface of the isolation layer 13 .
  • FIG. 2 the upper layer of the unit cell 34 will be explained using FIGS. 2, 4 and 5.
  • FIG. 2 the upper layer of the unit cell 34 will be explained using FIGS. 2, 4 and 5.
  • the first interlayer insulating film 26 is formed on the source electrode 17 above the gallium nitride crystal region 7 and on the gate electrode 21, and a first interlayer contact hole is provided through the first interlayer insulating film 26 on the source electrode 17 and the gate electrode 21.
  • FIG. 2 shows an example in which the first interlayer insulating film 26 is formed on the gallium nitride crystal region 7 via the third insulating film 23, it may be formed on the gallium nitride crystal region 7 without the third insulating film 23 interposed therebetween.
  • the first interlayer insulating film 26 electrically insulates the drain via electrode 25 from the later-described gate wiring 29 . Therefore, the thickness of the first interlayer insulating film 26 is preferably a thickness sufficient for insulation, and may be, for example, about 1 ⁇ m. A material such as silicon dioxide may be used for the first interlayer insulating film 26 .
  • the source wiring 28, as shown in FIG. 2, is an inner wiring formed on the first interlayer insulating film 26 and inside the first interlayer contact hole on the source electrode 17 and in contact with the source electrode 17 formed on the gallium nitride crystal region 7.
  • the source wiring 28 formed inside the first interlayer contact hole may have a so-called tungsten plug configuration using tungsten.
  • the source wiring 28 formed on the first interlayer insulating film 26 may be configured using aluminum.
  • the gate wiring 29 is formed on the first interlayer insulating film 26 and inside the first interlayer contact hole on the gate electrode 21, as shown in FIG. Also, the gate wiring 29 is in contact with the gate electrodes 21 respectively formed on adjacent islands of the gallium nitride crystal region 7 .
  • the gate wiring 29 formed inside the first interlayer contact hole may have a so-called tungsten plug configuration using tungsten. Also, the gate wiring 29 formed on the first interlayer insulating film 26 may be configured using aluminum.
  • a second interlayer insulating film 30 is formed on the first interlayer insulating film 26, the source wiring 28 and the gate wiring 29, and a second interlayer contact hole 31 is provided on the source wiring 28 to penetrate the second interlayer insulating film 30.
  • the thickness of the second interlayer insulating film 30 may be approximately 500 nm.
  • a material such as silicon dioxide may be used for the second interlayer insulating film 30 .
  • a first interlayer contact hole and a second interlayer contact hole 31 are provided in the first interlayer insulating film 26 and the second interlayer insulating film 30 above the source field plate electrode 22, and the source field plate wiring 35 is formed inside each contact hole so as to be in contact with the source field plate electrode 22.
  • the source field plate wiring 35 may have a so-called tungsten plug configuration using tungsten.
  • the source pad 32 is an upper wiring formed on the second interlayer insulating film 30 and inside the second interlayer contact hole 31 and in contact with the source electrodes 17 respectively formed on adjacent islands of the gallium nitride crystal region 7 .
  • the source pad 32 is connected to an external source signal control power supply (not shown), and the voltage of the source electrode 17 is controlled by the source signal control power supply.
  • Aluminum may be used for the source pad 32 .
  • the source pad 32 may be formed in a planar shape so as to cover a plurality of islands between the islands of the adjacent gallium nitride crystal regions 7 and over the islands.
  • the source pads 32 can be easily connected to the external source signal control power supply compared to the configuration in which the source pads 32 are spaced apart for each island of the gallium nitride crystal regions 7.
  • the gate wiring 29 is drawn out to the termination region near the outer circumference of the semiconductor device.
  • the gate wiring 29 in the termination region is electrically connected to a gate pad separated and electrically insulated from the source pad 32 through a second interlayer contact hole 31 provided in a second interlayer insulating film 30 formed thereon.
  • the gate pad is connected to an external gate signal control power supply, and the voltage of the gate electrode 21 is controlled by the gate signal control power supply.
  • the source wiring 28 and the gate wiring 29 can be easily connected to an external control power supply, and the quality and manufacturing yield of the transistor can be improved.
  • a wiring toward the upper layer side and a pad connected to this wiring and separated from the source pad 32 may be formed on the upper side of the unit cell 34, and this pad may be connected to the external control power supply.
  • this pad may be connected to the external control power supply.
  • the drain via electrode 25 is formed from the drain electrode 18 to the semiconductor substrate 1 via the side of the gallium nitride crystal region 7 and electrically connects the drain electrode 18 and the semiconductor substrate 1 .
  • the drain via electrode 25 is electrically connected to a drain pad 33 as a lower electrode pad formed on the back surface side of the semiconductor substrate 1 through a region in the thickness direction of the semiconductor substrate 1 . 4, the drain via electrode 25 is in contact with the semiconductor substrate 1 and the drain electrodes 18 respectively formed on adjacent islands of the gallium nitride crystal region 7. As shown in FIG.
  • the drain via electrode 25 may be connected to the drain pad 33 through a via hole penetrating the semiconductor substrate 1 .
  • the drain via electrode 25 may be composed of a single layer of aluminum or a laminate of a barrier metal such as titanium nitride and aluminum, or silicon may be added to aluminum. Also, the thickness of the drain via electrode 25 may be about 500 nm. Also, a material obtained by adding silicon to aluminum may be used for the drain pad 33 .
  • the unit cell 34 may further include an insulating auxiliary layer 3 arranged in place of a portion of the void 8 and formed in contact with the gallium nitride crystal region 7 and the buffer layer 2.
  • the thermal expansion coefficient of the auxiliary layer 3 is in the range between the thermal expansion coefficients of the lattice relaxation layer 4 forming the lower portion of the gallium nitride crystal region 7 and the semiconductor substrate 1 .
  • FIG. 6 shows an example in which the auxiliary layer 3 replaces the voids 8 at a position in contact with the inner edge 7d of the outer edge of the gallium nitride crystal region 7.
  • the auxiliary layer 3 may replace the void 8 at a position not in contact with the inner edge 7d of the outer edge.
  • FIG. 7 to 42 a method for manufacturing a semiconductor device according to the present disclosure will be described with reference to FIGS. 7 to 42.
  • FIG. Here, each step will be described with reference to a top view of the unit cell 34 and a cross-sectional view taken along line A1-A2 of the top view.
  • FIG. 7 and 8 are explanatory diagrams of a method of manufacturing a semiconductor device, explaining steps from formation of the buffer layer 2 to patterning processing of the auxiliary layer 3.
  • FIG. 7 and 8 are explanatory diagrams of a method of manufacturing a semiconductor device, explaining steps from formation of the buffer layer 2 to patterning processing of the auxiliary layer 3.
  • FIG. 7 and 8 are explanatory diagrams of a method of manufacturing a semiconductor device, explaining steps from formation of the buffer layer 2 to patterning processing of the auxiliary layer 3.
  • the semiconductor substrate 1 is cleaned, and a buffer layer 2 made of a material different from that of the semiconductor substrate 1 is formed on the semiconductor substrate 1 made of a material different from gallium nitride by using a CVD method, a sputtering method, or the like, and an auxiliary layer 3 is formed on the buffer layer 2 by a method such as plasma CVD (Chemical Vapor Deposition).
  • a method such as plasma CVD (Chemical Vapor Deposition).
  • the auxiliary layer 3 is used as a growth mask during the epitaxial growth of the gallium nitride crystal region 7, it may be made of a material that inhibits gallium nitride epitaxial growth, and may be made of silicon dioxide with a thickness of about 100 nm.
  • a resist pattern is formed by photolithography, and the auxiliary layer 3 is patterned by etching using buffered hydrofluoric acid to partially expose the buffer layer 2 . After that, the unnecessary photoresist is removed by washing. In this manner, the state shown in FIG. 7 is obtained when viewed from above, and the state illustrated in FIG. 8 when viewed in cross section.
  • FIG. 9 and 10 are explanatory diagrams of a method for manufacturing a semiconductor device, explaining steps from formation of the lattice relaxation layer 4 to formation of the aluminum gallium nitride layer 6.
  • FIG. 9 and 10 are explanatory diagrams of a method for manufacturing a semiconductor device, explaining steps from formation of the lattice relaxation layer 4 to formation of the aluminum gallium nitride layer 6.
  • a gallium nitride crystal region 7 is formed on the buffer layer 2 and the auxiliary layer 3 by a method such as metal organic vapor phase epitaxy (MOVPE).
  • MOVPE metal organic vapor phase epitaxy
  • an SLS layer laminated over several tens of layers may be used. In this manner, the state shown in FIG. 9 in top view and the state in FIG. 10 in cross-sectional view are obtained.
  • the gallium nitride-based epitaxial layer 5 is grown while maintaining the hexagonal facet plane, dislocations are collected near the outer edge 7a of the gallium nitride crystal region 7, and the dislocation density in the active region of the semiconductor device, in other words, the region through which current flows when driving the semiconductor device, can be reduced.
  • FIG. 11 and 12 are explanatory diagrams of a method of manufacturing a semiconductor device, explaining the process of forming voids 8 by removing the auxiliary layer 3.
  • FIG. 11 and 12 are explanatory diagrams of a method of manufacturing a semiconductor device, explaining the process of forming voids 8 by removing the auxiliary layer 3.
  • FIG. 11 and 12 are explanatory diagrams of a method of manufacturing a semiconductor device, explaining the process of forming voids 8 by removing the auxiliary layer 3.
  • the auxiliary layer 3 which is a growth mask during epitaxial growth, is removed by wet etching, and a void 8 is formed below the outer edge portion 7a of the gallium nitride crystal region 7 so that the gallium nitride crystal region 7 and the buffer layer 2 are not in contact with each other.
  • the auxiliary layer 3 may be partially left, for example, formed on the side of the inner edge 7d of the outer edge of the gallium nitride crystal region 7 and not formed on the side of the outer edge 7c of the outer edge. In this case, only the auxiliary layer 3 on the side of the outer edge 7c of the outer edge may be removed by wet etching.
  • FIG. 13 and 14 are explanatory diagrams of the manufacturing method of the semiconductor device, explaining the forming process of the first insulating film 9.
  • FIG. 13 and 14 are explanatory diagrams of the manufacturing method of the semiconductor device, explaining the forming process of the first insulating film 9.
  • the semiconductor substrate 1 is cleaned, and a first insulating film 9 is formed by a method such as plasma CVD.
  • the first insulating film 9 is an implantation through film that prevents the gallium nitride crystal region 7 from being damaged by ion implantation, which will be described later. In this manner, the state shown in FIG. 13 is obtained when viewed from above, and the state illustrated in FIG. 14 when viewed in cross section.
  • FIG. 15 and 16 are explanatory diagrams of a method of manufacturing a semiconductor device, explaining an ion implantation process for implanting ions into contact portions of the source electrode 17 and the drain electrode 18 of the gallium nitride crystal region 7.
  • the ion implantation step is performed before the treatment step for forming the high-concentration region 11, which will be described later.
  • a first photoresist 10 is formed on the first insulating film 9 and patterned by photolithography.
  • an implanted layer 11a is formed by ion implantation in at least one place on the surface of the gallium nitride crystal region 7 .
  • the implanted layer 11a is a region where the impurity concentration becomes 1 ⁇ 10 18 cm ⁇ 3 or more by the treatment process described later.
  • silicon ions or germanium ions may be implanted at an angle of about 7 degrees with respect to the direction perpendicular to the semiconductor substrate 1 .
  • the implantation energy may be, eg, 50 keV, and the implantation dose may be, eg, 1 ⁇ 10 15 cm ⁇ 2 .
  • the implant energy may be varied and implanted multiple times to form a box-shaped implant profile. In this way, the state shown in FIG. 15 in top view and the state in FIG. 16 in cross-sectional view are obtained.
  • FIG. 17 and 18 are explanatory diagrams of a method of manufacturing a semiconductor device, explaining the steps from the removal of the first photoresist 10 to the processing step of forming the high-concentration region 11.
  • FIG. 17 and 18 are explanatory diagrams of a method of manufacturing a semiconductor device, explaining the steps from the removal of the first photoresist 10 to the processing step of forming the high-concentration region 11.
  • annealing is performed to alleviate defects in the implanted layer 11a and activate the implanted ions, thereby forming the high-concentration region 11 .
  • the heating temperature in the annealing treatment can be set to 1000.degree. C. or higher, for example, 1150.degree.
  • the peak holding time of the heating temperature in the annealing treatment may be about 5 minutes.
  • the impurity concentration of the high-concentration region 11 can be 1 ⁇ 10 18 cm ⁇ 3 or higher.
  • the treatment step in which the heating temperature is set to 1000° C.
  • the treatment step of setting the heating temperature to 1000° C. or higher may be performed after the step of forming the voids 8 and may be performed for purposes other than the formation of the high-concentration regions 11 .
  • the purpose may be to alleviate crystal damage due to ion implantation, or to form a junction between a semiconductor layer and a metal electrode layer. In this manner, the state shown in FIG. 17 is obtained in top view, and the state shown in FIG. 18 is obtained in cross-sectional view.
  • FIG. 19 and 20 are explanatory diagrams of a method of manufacturing a semiconductor device, explaining the step of forming the separation layer 13 by implanting ions into the periphery of the gallium nitride crystal region 7.
  • FIG. 19 and 20 are explanatory diagrams of a method of manufacturing a semiconductor device, explaining the step of forming the separation layer 13 by implanting ions into the periphery of the gallium nitride crystal region 7.
  • a second photoresist 12 is formed on the gallium nitride crystal region 7 and patterned by photolithography.
  • the separation layer 13 may be formed by ion implantation from above the outer periphery of the gallium nitride crystal region 7.
  • the separation layer 13 may be formed by implanting ions such as argon to destroy the crystal structure of the wall surface of the outer periphery of the gallium nitride crystal region 7. If the gallium nitride crystal region 7 has a hexagonal shape, there are six outer peripheral wall surfaces of the gallium nitride crystal region 7, and all the wall surfaces are implanted.
  • the implantation energy is, for example, approximately 20 keV to 300 keV, and the implantation dose is, for example, 1 ⁇ 10 14 cm ⁇ 2 to 5 ⁇ 10 14 cm ⁇ 2 .
  • the implant energy may be varied and implanted multiple times to form a box-shaped implant profile. In this manner, the state shown in FIG. 19 in top view and the state in FIG. 20 in cross-sectional view are obtained.
  • the gallium nitride crystal region 7 is not formed in an island shape, that is, if the side surfaces of the adjacent gallium nitride layers are brought together, defects tend to remain on the junction surfaces of the adjacent gallium nitride layers. In order to alleviate these defects, high-energy ion implantation reaching a depth of several ⁇ m is required, which puts pressure on the manufacturing cost.
  • the gallium nitride-based epitaxial layer 5 can be grown while maintaining the hexagonal facet surface, and the crystal structure of the wall surface of the gallium nitride crystal region 7 where dislocations are gathered can be destroyed.
  • 21 and 22 are explanatory diagrams of a method of manufacturing a semiconductor device, explaining steps from removing the second photoresist 12 to forming the second insulating film 14.
  • FIG. 21 and 22 are explanatory diagrams of a method of manufacturing a semiconductor device, explaining steps from removing the second photoresist 12 to forming the second insulating film 14.
  • the second photoresist 12 is removed by cleaning or the like, and a second insulating film 14 is formed to fill the lateral gaps of the gallium nitride crystal region 7 .
  • the second insulating film 14 may be formed using the CVD method, spin coating, or the like. In this manner, the state shown in FIG. 21 is obtained when viewed from above, and the state illustrated in FIG. 22 when viewed in cross section.
  • FIG. 23 and 24 are explanatory diagrams of the manufacturing method of the semiconductor device, explaining the planarization process of the second insulating film 14.
  • FIG. 23 and 24 are explanatory diagrams of the manufacturing method of the semiconductor device, explaining the planarization process of the second insulating film 14.
  • the surfaces of the second insulating film 14 and the first insulating film 9 are planarized.
  • CMP Chemical Mechanical Polishing
  • the CMP processing improves the flatness of the surfaces of the first insulating film 9 and the second insulating film 14, and facilitates the formation of fine patterns such as the gate opening 19 and the gate insulating film 20 in subsequent steps. In this manner, the state shown in FIG. 23 is obtained when viewed from above, and the state illustrated in FIG. 24 when viewed in cross section.
  • 25 and 26 are explanatory diagrams of a method of manufacturing a semiconductor device, explaining the steps of providing the source contact hole 15 and the drain contact hole 16 in the first insulating film 9.
  • FIG. 25 and 26 are explanatory diagrams of a method of manufacturing a semiconductor device, explaining the steps of providing the source contact hole 15 and the drain contact hole 16 in the first insulating film 9.
  • a resist pattern is formed on the first insulating film 9 and the second insulating film by photolithography. Subsequently, a wet etching process using BHF (buffered hydrofluoric acid) or a dry etching process using a fluorine-based gas is performed to expose the high-concentration region 11 . After that, the resist pattern is removed by washing, and a source contact hole 15 and a drain contact hole 16 are provided in the first insulating film 9 . In this manner, the state shown in FIG. 25 is obtained in top view, and the state shown in FIG. 26 is obtained in cross-sectional view.
  • BHF buffere.g., boronitride
  • FIG. 27 and 28 are explanatory diagrams of the method of manufacturing a semiconductor device, explaining the steps of forming the source electrode 17 and the drain electrode 18 through the source contact hole 15 and the drain contact hole 16.
  • FIG. 27 and 28 are explanatory diagrams of the method of manufacturing a semiconductor device, explaining the steps of forming the source electrode 17 and the drain electrode 18 through the source contact hole 15 and the drain contact hole 16.
  • a resist pattern is formed on the first insulating film 9 and the second insulating film 14 by photolithography.
  • a conductive film is formed using an electron beam vapor deposition method, and a patterning process is performed by lift-off to form the source electrode 17 and the drain electrode 18 .
  • the source electrode 17 and the drain electrode 18 may be formed using a sputtering method, photolithography, and dry etching processing other than the lift-off.
  • the source electrode 17 may be formed in a regular hexagonal shape in a plan view, and formed so that the radius of the circumscribed circle thereof is approximately 2 ⁇ m.
  • the drain electrode 18 may be formed in a regular hexagonal ring shape in plan view so that the inner circumscribed circle has a radius of about 17 ⁇ m and the outer circumscribed circle has a radius of about 19 ⁇ m.
  • a sintering process is performed at a temperature of about 500° C., and electrical continuity is established between the source electrode 17 and the drain electrode 18 and the high-concentration region 11 .
  • the state shown in FIG. 27 is obtained in top view
  • the state shown in FIG. 28 is obtained in cross-sectional view.
  • FIG. 29 and 30 are explanatory diagrams of the method of manufacturing the semiconductor device, explaining the step of forming the gate opening 19 in the first insulating film 9.
  • FIG. 29 and 30 are explanatory diagrams of the method of manufacturing the semiconductor device, explaining the step of forming the gate opening 19 in the first insulating film 9.
  • a regular hexagonal ring-shaped resist pattern is formed on the first insulating film 9 and the second insulating film 14 by photolithography.
  • wet etching processing with BHF or dry etching processing with a fluorine-based gas is performed to form a gate opening 19 in the first insulating film 9 .
  • the gate opening 19 may be formed in a regular hexagonal ring shape in plan view, separated from the center of the gallium nitride crystal region 7 by about 4 ⁇ m, and provided so as to surround the source electrode 17 .
  • the resist pattern is removed by organic cleaning. In this manner, the state shown in FIG. 29 in top view and the state in FIG. 30 in cross-sectional view are obtained.
  • FIG. 31 and 32 are explanatory views of the method of manufacturing a semiconductor device, explaining the step of forming the gate insulating film 20.
  • FIG. 31 and 32 are explanatory views of the method of manufacturing a semiconductor device, explaining the step of forming the gate insulating film 20.
  • a gate insulating film 20 is formed on each of the first insulating film 9, the second insulating film 14, the source electrode 17, the drain electrode 18, and the gallium nitride crystal region 7 exposed from the gate opening 19 using an atomic layer deposition method, a plasma CVD method, or the like. In this manner, the state shown in FIG. 31 is obtained in top view, and the state shown in FIG. 32 is obtained in cross-sectional view.
  • FIG. 33 and 34 are explanatory diagrams of the method of manufacturing the semiconductor device, explaining the steps of forming the gate electrode 21 and the source field plate electrode 22.
  • FIG. 33 and 34 are explanatory diagrams of the method of manufacturing the semiconductor device, explaining the steps of forming the gate electrode 21 and the source field plate electrode 22.
  • a titanium nitride film with a thickness of about 100 nm is formed on the gate insulating film 20 using a reactive sputtering method or the like. After that, a resist mask is formed on the titanium nitride film by photolithography, and the titanium nitride film is etched to form the gate electrode 21 and the source field plate electrode 22 .
  • the gate electrode 21 may be formed in a regular hexagonal ring shape when viewed from above, and may be formed at a position about 1 ⁇ m away from the end of the source electrode 17 toward the outer circumference of the gallium nitride crystal region 7 so that the radius of the inner circumscribed circle is 3 ⁇ m and the radius of the outer circumscribed circle is about 5 ⁇ m.
  • the source field plate electrode 22 may be formed in a regular hexagonal ring shape in plan view, and may be formed at a position about 1 ⁇ m away from the end of the gate electrode 21 toward the outer periphery of the gallium nitride crystal region 7 so that the radius of the inner circumscribed circle is about 6 ⁇ m and the outer circumscribed circle has a radius of about 8 ⁇ m. In this manner, the state shown in FIG. 33 is obtained when viewed from the top, and the state illustrated in FIG. 34 when viewed in cross section.
  • 35 and 36 are explanatory diagrams of a method of manufacturing a semiconductor device, explaining steps from forming the third insulating film 23 to providing the drain via hole 24.
  • FIG. 35 and 36 are explanatory diagrams of a method of manufacturing a semiconductor device, explaining steps from forming the third insulating film 23 to providing the drain via hole 24.
  • a third insulating film 23 is formed on the gate insulating film 20, the gate electrode 21 and the source field plate electrode 22 using the CVD method or the like. Subsequently, by photolithography, a resist pattern is formed in which the gate insulating film 20 and the third insulating film 23 above the drain electrode 18 and the second insulating film 14 between the adjacent gallium nitride crystal regions 7 are opened. Thereafter, dry etching is performed using this resist pattern to expose the semiconductor substrate 1 and the drain electrode 18 between the adjacent gallium nitride crystal regions 7 .
  • the semiconductor substrate 1 when the semiconductor substrate 1 is exposed, it is etched deeply, but if the surface of the drain electrode 18 is made of an aluminum layer, the drain electrode 18 is not etched during the dry etching process using a fluorine-based gas, and the semiconductor substrate 1 and the drain electrode 18 can be easily exposed at the same time. In this way, the state shown in FIG. 35 is obtained in top view, and the state shown in FIG. 36 is obtained in cross-sectional view.
  • FIG. 37 and 38 are explanatory diagrams of the manufacturing method of the semiconductor device, explaining the formation process of the drain via electrode 25.
  • FIG. 37 and 38 are explanatory diagrams of the manufacturing method of the semiconductor device, explaining the formation process of the drain via electrode 25.
  • a conductive film is formed on the exposed semiconductor substrate 1 and the drain electrode 18 and on the third insulating film 23 by sputtering or the like, and a resist mask is formed by photolithography. Subsequently, a dry etching process is performed using a chlorine-based gas, and the conductive film is patterned to form the drain via electrode 25 . After that, the resist pattern is removed by organic cleaning or the like. In this manner, the state shown in FIG. 37 is obtained in top view, and the state shown in FIG. 38 is obtained in cross-sectional view.
  • FIG. 39 and 40 are explanatory diagrams of a method of manufacturing a semiconductor device, explaining steps from forming the first interlayer insulating film 26 to forming part of the source wiring 28, the gate wiring 29, and the source field plate wiring 35.
  • FIG. 39 and 40 are explanatory diagrams of a method of manufacturing a semiconductor device, explaining steps from forming the first interlayer insulating film 26 to forming part of the source wiring 28, the gate wiring 29, and the source field plate wiring 35.
  • a first interlayer insulating film 26 is formed on the third insulating film 23 and the drain via electrode 25 using the CVD method or the like. Subsequently, by photolithography, a resist pattern is formed for opening the first interlayer insulating film 26 on the source wiring 28 , the gate wiring 29 and the source field plate wiring 35 . Thereafter, dry etching is performed using this resist pattern to form a plurality of first interlayer contact holes 27 in the first interlayer insulating film 26, and unnecessary resist patterns are removed by organic cleaning. A tungsten plug is formed by filling the inside of the first interlayer contact hole 27 with tungsten, and unnecessary tungsten formed on the first interlayer insulating film 26 is removed by CMP or the like. FIG.
  • FIG. 40 shows an example in which the first interlayer contact holes 27 are provided in two places in the first interlayer insulating film 26 above the source electrode 17 and in two places in the first interlayer insulating film 26 above the gate electrode 21. In this way, the state shown in FIG. 39 in top view and the state in FIG. 40 in cross-sectional view are obtained.
  • FIG. 41 and 42 are explanatory diagrams of a method of manufacturing a semiconductor device, explaining the steps of forming the remaining portions of the source wiring 28, the gate wiring 29 and the source field plate wiring 35.
  • FIG. 41 and 42 are explanatory diagrams of a method of manufacturing a semiconductor device, explaining the steps of forming the remaining portions of the source wiring 28, the gate wiring 29 and the source field plate wiring 35.
  • a conductive film is formed on the first interlayer insulating film 26 and the tungsten plug using a sputtering method or the like. Subsequently, the conductive film is patterned by photolithography and dry etching to form the source wiring 28 , the gate wiring 29 and the source field plate wiring 35 .
  • the source wiring 28 has a regular hexagonal dot shape when viewed from above
  • the gate wiring 29 has a star shape when viewed from above so as not to interfere with the source field plate wiring 35 .
  • the shape of the source field plate wiring 35 is dot-shaped when viewed from above. In this manner, the state shown in FIG. 41 is obtained in top view, and the state shown in FIG. 42 is obtained in cross-sectional view.
  • a second interlayer insulating film 30, a source pad 32 and a drain pad 33 are formed.
  • the second interlayer insulating film 30 is formed on the first interlayer insulating film 26, the source wiring 28, the gate wiring 29 and the source field plate wiring 35 using the CVD method or the like.
  • the second interlayer insulating film 30 on the source wiring 28 and the source field plate wiring 35 is etched by photolithography and dry etching using a fluorine-based gas to form a second interlayer contact hole 31, thereby exposing the source wiring 28 and the source field plate wiring 35.
  • the unnecessary resist pattern is removed by organic cleaning.
  • a conductive film is formed using a sputtering method or the like, and the conductive film is patterned by photolithography and dry etching to form the source pad 32 .
  • the drain pad 33 is formed on the back side of the semiconductor substrate 1 by using a sputtering method or the like, and is sintered at a temperature of about 400.degree. In this manner, the state shown in FIG. 1 is obtained when viewed from above, and the state illustrated in FIG. 2 is obtained when viewed in cross section.
  • a gate pad is also formed at the same time as the source pad 32 by patterning the conductive film.
  • the gate pad is formed so as to be connected to a second interlayer contact hole 31 provided in the second interlayer insulating film 30 above the gate wiring 29 led out to the termination region near the outer periphery of the semiconductor device.
  • the contact area between the gallium nitride crystal region 7 and the buffer layer 2 can be reduced.
  • a semiconductor device can be provided in which the stress generated in the semiconductor substrate 1 and the gallium nitride crystal region 7 due to heating or cooling of the semiconductor device is alleviated.
  • FIG. 43 is a graph comparing the BFOM of Example 1 according to the present embodiment and a conventional example of a conventional general GaNonSi HEMT.
  • Example 1 is a semiconductor device having the configuration shown in FIGS. 1, 2, and 3, and the dimensions are configured as illustrated in the present embodiment.
  • BFOM is calculated by the following formula and standardized with the conventional example as 1.
  • BFOM 4V B 2 /R on Formula where VB is the dielectric breakdown voltage and Ron is the on-resistance.
  • Example 1 As shown in FIG. 43, it can be seen that the BFOM of Example 1 is higher than that of the conventional example. This is probably because in Example 1, the on-resistance was reduced while the dielectric breakdown voltage was maintained. In particular, it is believed that the formation of the high concentration region 11, the adoption of the hexagonal gate structure that contributes to the reduction of the channel resistance by increasing the density of the gate wiring 29, or the adoption of the planar configuration of the source pad 32 and the drain pad 33 that contributes to the reduction of the wiring resistance reduced the on-resistance.
  • the gate wiring 29 may be formed in at least one or more locations between the adjacent gallium nitride crystal regions 7 .
  • the gate wiring 29 may be partially cut off between adjacent gallium nitride crystal regions 7 . Deleting the gate wiring 29 in this manner can reduce the parasitic capacitance formed by the gate wiring 29 and the drain via electrode 25, thereby increasing the current flowing through the semiconductor device and allowing the semiconductor device to operate at high speed.
  • FIG. 44 is a schematic top view showing an example in which a plurality of unit cells 34 are arranged in a part of the semiconductor device according to Modification 1
  • FIG. 45 is a schematic view of the C1-C2 cross section of FIG.
  • the gallium nitride crystal region 7, the source electrode 17, the gate electrode 21, the drain electrode 18, and the like are arranged periodically in a plan view and have a regular hexagonal shape.
  • the unit cells 34 can be arranged more efficiently.
  • the length between the opposing sides of adjacent islands of the gallium nitride crystal region 7 should be 1 ⁇ m or more and 10 ⁇ m or less. Uniformity means that the length is in the range of 70% or more of the maximum length between the opposing sides of adjacent islands of the gallium nitride crystal region 7 .
  • the shapes of the gallium nitride crystal region 7, the source electrode 17, the gate electrode 21, the drain electrode 18, and the like can be approximately regular hexagons, regular polygons other than regular hexagons, approximately regular polygons, approximately circles, or the like, depending on the shape of the unit cell 34 or other configurations. In this way, design and process flexibility and productivity can be improved.
  • Embodiment 2 In Embodiment 1, an example in which the inner electrode is the source electrode 17 and the outer electrode is the drain electrode 18 is shown, but in the present embodiment, an example in which the inner electrode is the drain electrode 18 and the outer electrode is the source electrode 17 will be described.
  • the drain via electrode 25, the source wiring 28, the source pad 32, and the drain pad 33 in Embodiment 1 are referred to as the source via electrode 36, the drain wiring 37, the drain pad 33, and the source pad 32, respectively.
  • Other configurations are the same as those of the first embodiment.
  • FIG. 46 is a schematic top view showing the unit cell 34 that constitutes the semiconductor device according to the present embodiment.
  • FIG. 47 is a schematic diagram of the D1-D2 cross section of FIG. 46
  • FIG. 48 is a schematic diagram of the E1-E2 cross section of FIG.
  • gallium nitride crystal regions 7 are formed in the same manner as in Embodiment 1, and voids 8 are provided.
  • a drain electrode 18 is formed as an inner electrode
  • a source electrode 17 is formed as an outer electrode, which are connected to a drain wiring 37 and a source via electrode 36, respectively.
  • a drain pad 33 is formed as an upper wiring on the drain wiring 37
  • a source pad 32 is formed as a lower electrode pad on the rear surface side of the semiconductor substrate 1.
  • a gate wiring 29 is formed on the gate electrode 21 and the first interlayer insulating film 26 .
  • the contact area between the buffer layer 2 and the gallium nitride crystal region 7 can be reduced. Further, a semiconductor device can be provided in which the stress generated in the semiconductor substrate 1 and the gallium nitride crystal region 7 due to heating or cooling of the semiconductor device is alleviated.
  • the edge of the gate electrode 21 where the electric field concentrates when driving the semiconductor device can be shielded by the source field plate electrode 22 and the source via electrode 36, and the breakdown voltage of the semiconductor device can be improved.
  • FIG. 49 is a graph comparing the BFOM of Example 2 according to the present embodiment and a conventional example of a conventional general GaNonSi HEMT.
  • the second embodiment is a semiconductor device having the configuration shown in FIGS. 46, 47, and 48, and partially replaces the configuration of the first embodiment, but has the same dimensions as the first embodiment.
  • Example 2 As shown in FIG. 49, it can be seen that the BFOM of Example 2 is higher than that of the conventional example. It is considered that this is because in Example 2, the on-resistance was reduced as in Example 1. In Example 2, it is considered that the dielectric breakdown voltage and BFOM are higher than those in Example 1, because the second example adopts a structure in which the edge of the gate electrode 21 where the electric field concentrates in driving the semiconductor device can be shielded by the source field plate electrode 22 and the source via electrode 36.

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Abstract

半導体装置は、窒化ガリウムとは異なる材料からなる半導体基板（１）と、半導体基板（１）の上に形成されたバッファ層（２）と、バッファ層（２）の上に島状に複数形成され、それぞれの島の外縁部（７ａ）の下方においてバッファ層（２）と非接触になるようにボイド（８）が設けられた窒化ガリウム結晶領域（７）と、窒化ガリウム結晶領域（７）の上に接して形成され、平面視で島の外周側に設けられた外側電極と、窒化ガリウム結晶領域（７）の上に形成されたゲート絶縁膜（２０）と、ゲート絶縁膜（２０）の上に接して形成され、平面視で外側電極よりも島の内側に設けられたゲート電極（２１）と、窒化ガリウム結晶領域（７）の上に接して形成され、平面視でゲート電極（２１）よりも島の内側に設けられた内側電極とを備える構成により、半導体装置の加熱または冷却により半導体基板（１）と窒化ガリウム結晶領域（７）とに生じる応力を緩和した半導体装置を得ることができる。

Description

半導体装置および半導体装置の製造方法
　本開示は、半導体装置および半導体装置の製造方法に関し、特に窒化ガリウムを異種材料基板上に形成することに関する。
　窒化ガリウムを用いた半導体装置は、窒化ガリウムとは異なる材料、例えばシリコン、サファイア等からなる半導体基板（以下、異種材料基板という場合がある）の上に窒化ガリウムをヘテロエピタキシャル成長させて形成される場合がある。窒化ガリウムが異種材料基板に形成された半導体装置は、高温で加熱または高温から冷却されると、異種材料基板と窒化ガリウムとに応力が生じ、クラックまたは窒化ガリウム膜の剥離に至ることが知られていた。
　特許文献１には、異種材料基板の上に形成した成長マスクに複数のストライプ状の開口を設け、開口から窒化ガリウム成長させることで、異種材料基板と窒化ガリウムとの接触面積を小さくして、半導体装置の加熱または冷却により異種材料基板と窒化ガリウムとに生じる応力を緩和させる技術が開示されている。
特開２０１１－６６３９０号公報
　しかしながら、特許文献１に示されたストライプ状の開口から成長させた窒化ガリウムの構成では、ストライプ状の開口の長手方向において異種材料基板または異種材料基板上に形成されたバッファ層と窒化ガリウムとの接触面積が大きいため、半導体装置の加熱または冷却により異種材料基板と窒化ガリウムとに生じる応力の緩和が十分でない場合があった。
　本開示は、上述のような課題を解決するためになされたものであり、半導体装置の加熱または冷却により異種材料基板と窒化ガリウムとに生じる応力を緩和した半導体装置を提供することを目的とする。
　本開示の半導体装置は、窒化ガリウムとは異なる材料からなる半導体基板と、半導体基板の上に形成されたバッファ層と、バッファ層の上に島状に複数形成され、それぞれの島の外縁部の下方においてバッファ層と非接触になるようにボイドが設けられた窒化ガリウム結晶領域と、窒化ガリウム結晶領域の上に接して形成され、平面視で島の外周側に設けられた外側電極と、窒化ガリウム結晶領域の上に形成されたゲート絶縁膜と、ゲート絶縁膜の上に接して形成され、平面視で外側電極よりも島の内側に設けられたゲート電極と、窒化ガリウム結晶領域の上に接して形成され、平面視でゲート電極よりも島の内側に設けられた内側電極とを備える。
　また、本開示の半導体装置の製造方法は、窒化ガリウムとは異なる材料からなる半導体基板の上にバッファ層を形成する工程と、バッファ層の上に窒化ガリウム系エピタキシャル成長を阻害する補助層を形成し、フォトリソグラフィとエッチングとにより補助層をパターニングしてバッファ層を部分的に露出させる工程と、バッファ層および補助層の上に、窒化ガリウム結晶領域を形成する工程と、補助層をウェットエッチングにより除去し、窒化ガリウム結晶領域の外縁部の下方において窒化ガリウム結晶領域とバッファ層とが非接触になるようにボイドを形成する工程とを備え、ボイドを形成する工程後に、加熱温度を１０００℃以上とする処理工程を有する。
　本開示によれば、半導体装置の加熱または冷却により半導体基板と窒化ガリウム結晶領域とに生じる応力を緩和した半導体装置を得ることができる。
実施の形態１における半導体装置を構成するユニットセルを示す上面模式図である。 実施の形態１における半導体装置を構成するユニットセルを示す断面模式図である。 実施の形態１における半導体装置を構成するユニットセルを示す断面模式図である。 実施の形態１における半導体装置の一部を示す上面模式図である。 実施の形態１における半導体装置の一部を示す断面模式図である。 実施の形態１における半導体装置の一部を示す断面模式図である。 実施の形態１における半導体装置の製造方法の説明図である。 実施の形態１における半導体装置の製造方法の説明図である。 実施の形態１における半導体装置の製造方法の説明図である。 実施の形態１における半導体装置の製造方法の説明図である。 実施の形態１における半導体装置の製造方法の説明図である。 実施の形態１における半導体装置の製造方法の説明図である。 実施の形態１における半導体装置の製造方法の説明図である。 実施の形態１における半導体装置の製造方法の説明図である。 実施の形態１における半導体装置の製造方法の説明図である。 実施の形態１における半導体装置の製造方法の説明図である。 実施の形態１における半導体装置の製造方法の説明図である。 実施の形態１における半導体装置の製造方法の説明図である。 実施の形態１における半導体装置の製造方法の説明図である。 実施の形態１における半導体装置の製造方法の説明図である。 実施の形態１における半導体装置の製造方法の説明図である。 実施の形態１における半導体装置の製造方法の説明図である。 実施の形態１における半導体装置の製造方法の説明図である。 実施の形態１における半導体装置の製造方法の説明図である。 実施の形態１における半導体装置の製造方法の説明図である。 実施の形態１における半導体装置の製造方法の説明図である。 実施の形態１における半導体装置の製造方法の説明図である。 実施の形態１における半導体装置の製造方法の説明図である。 実施の形態１における半導体装置の製造方法の説明図である。 実施の形態１における半導体装置の製造方法の説明図である。 実施の形態１における半導体装置の製造方法の説明図である。 実施の形態１における半導体装置の製造方法の説明図である。 実施の形態１における半導体装置の製造方法の説明図である。 実施の形態１における半導体装置の製造方法の説明図である。 実施の形態１における半導体装置の製造方法の説明図である。 実施の形態１における半導体装置の製造方法の説明図である。 実施の形態１における半導体装置の製造方法の説明図である。 実施の形態１における半導体装置の製造方法の説明図である。 実施の形態１における半導体装置の製造方法の説明図である。 実施の形態１における半導体装置の製造方法の説明図である。 実施の形態１における半導体装置の製造方法の説明図である。 実施の形態１における半導体装置の製造方法の説明図である。 実施の形態１における半導体装置の規格化ＢＦＯＭ値を示す図である。 実施の形態１の変形例１における半導体装置の一部を示す上面模式図である。 実施の形態１の変形例１における半導体装置の一部を示す断面模式図である。 実施の形態２における半導体装置を構成するユニットセルを示す上面模式図である。 実施の形態２における半導体装置を構成するユニットセルを示す断面模式図である。 実施の形態２における半導体装置を構成するユニットセルを示す断面模式図である。 実施の形態２における半導体装置の規格化ＢＦＯＭ値を示す図である。
　以下に、本開示の実施の形態に係る半導体装置および半導体装置の製造方法を、図面に基づいて詳細に説明する。簡潔に説明するために、図面は、その縮尺が実際と異なる場合があり、半導体層や電極の詳細が省略される場合がある。
実施の形態１．
　図１は、本実施の形態における半導体装置を構成するユニットセル３４を示す上面模式図であり、図１のＡ１－Ａ２断面の模式図が図２であり、図２の楕円で囲んだ領域の模式図が図３である。また、図４は、本実施の形態における半導体装置の一部においてユニットセル３４が複数配置された例を示す上面模式図であり、図４のＢ１－Ｂ２断面の模式図が図５である。ここで、ユニットセル３４は、トランジスタを含む半導体装置の素子であり、正六角形とした例を示しているが、後述する窒化ガリウム結晶領域７と同様の島状であれば形状は正六角形に限定されず、略正六角形、正六角形以外の正多角形、略正多角形または略円形であってもよい。また、半導体基板１はシリコン基板である例について示す。
　ユニットセル３４は、図２に示すように、半導体基板１、半導体基板１の上に形成されたバッファ層２およびバッファ層２の上に順に形成された格子緩和層４と窒化ガリウム系エピ層５と窒化アルミニウムガリウム層６とからなる島状の窒化ガリウム結晶領域７を含む下部層と、窒化ガリウム結晶領域７の上に形成された内側電極としてのソース電極１７、外側電極としてのドレイン電極１８、ゲート絶縁膜２０およびゲート電極２１を含むトランジスタ部とを有する。ここで、窒化ガリウム結晶領域７の外縁部７ａの下方には、窒化ガリウム結晶領域７とバッファ層２とが非接触な領域、つまりボイド８が設けられている。このように、ユニットセル３４は、ＨＥＭＴ（Ｈｉｇｈ　Ｅｌｅｃｔｒｏｎ　Ｍｏｂｉｌｉｔｙ　Ｔｒａｎｓｉｓｔｏｒ）を構成している。
　また、図２では、ユニットセル３４は、窒化ガリウム結晶領域７の表面に形成される高濃度領域１１と、窒化ガリウム結晶領域７の外縁部７ａに形成される分離層１３、第２絶縁膜１４およびドレインビア電極２５と、半導体基板１の裏面側に形成されるドレインパッド３３とを有する例を示している。高濃度領域１１、分離層１３、第２絶縁膜１４、ドレインビア電極２５およびドレインパッド３３は、本実施の形態に限定されるものではなく、半導体装置の設計、製造方法等に応じて適宜省略または変更できる。
　さらに、図２では、ユニットセル３４は、その上部に、第１層間絶縁膜２６、ソース配線２８、ゲート配線２９、第２層間絶縁膜３０およびソースパッド３２を含む上層部を有する例を示している。第１層間絶縁膜２６、ソース配線２８、ゲート配線２９、第２層間絶縁膜３０およびソースパッド３２は、本実施の形態に限定されるものではなく、半導体装置の設計、製造方法等に応じて適宜省略または変更できる。
　以下、下層部、トランジスタ部および上層部の順に詳細に説明する。まず、下層部に関して、図２から図５を用いて説明する。
　半導体基板１は、窒化ガリウムとは異なる材料からなり、シリコン、炭化ケイ素、サファイアまたは窒化アルミニウム等を用いることができる。例えば、（１１１）面を主面とする導電性のシリコン基板を用いればよい。半導体基板１にシリコン、炭化ケイ素、サファイアを用いると、半導体基板１に窒化ガリウムを用いる場合に比べ、半導体装置のコストを低減できる。
　バッファ層２は、窒化ガリウム結晶を異種材料基板上に形成するための起点となって窒化ガリウム結晶の成長を促進する。バッファ層２は、窒化ガリウム、窒化アルミニウムまたは窒化アルミニウムガリウム等を用いることができる。例えば、半導体基板１としてシリコンを用いる場合、窒化アルミニウムを用いればよい。バッファ層２の厚さは、１０ｎｍ以上２００ｎｍ以下程度であればよく、例えば８０ｎｍとすればよい。
　格子緩和層４は、半導体基板１と窒化ガリウム系エピ層５との間に設けられ、半導体基板１と窒化ガリウム系エピ層５との熱膨張係数の差による半導体基板１のクラックを防止する。格子緩和層４は、半導体層を積層して格子歪を導入するＳｔｒａｉｎｅｄ－Ｌａｙｅｒ　Ｓｕｐｅｒｌａｔｔｉｃｅｓ（ＳＬＳ）で構成することができる。例えば、窒化アルミニウムと窒化ガリウムとを交互に数十層積層したＳＬＳ層を用いればよい。
　窒化ガリウム系エピ層５は、窒化ガリウムからなる層または窒化ガリウムに不純物が添加された層であってもよく、積層された構造であってもよい。窒化ガリウム系エピ層５は、例えば、下層をカーボン濃度の高い窒化ガリウム、上層をカーボン濃度が低い窒化ガリウムとした積層構造とすればよい。積層構造を採用すると、半導体装置におけるパンチスルー電流を抑制しつつ、電流コラプスの原因となるトラップサイトを減少させることができる。
　窒化アルミニウムガリウム層６は、分極効果により窒化ガリウム系エピ層５との界面に２次元電子ガスを発生させる。窒化アルミニウムガリウム層６の組成と厚さとは、所望の２次元電子ガス濃度に応じて選択すればよく、例えば、アルミニウムの組成を１５ａｔ％以上３５ａｔ％以下、厚さを５ｎｍ以上４０ｎｍ以下とすればよい。また、窒化アルミニウムガリウム層６には、積層構造を採用してもよく、例えば、下層を窒化アルミニウムガリウム、上層を窒化ガリウムとすればよい。窒化アルミニウムガリウム層６を積層構造とすると、オーミック特性およびパッシベーション性能を向上させることができる。
　窒化ガリウム結晶領域７は、図４および図５に示すように、隣接するユニットセル３４の間で分離され、バッファ層２の上に島状に複数形成されており、格子緩和層４、窒化ガリウム系エピ層５および窒化アルミニウムガリウム層６からなるヘテロエピタキシャル成長層を含む。また、島を構成する窒化ガリウム結晶領域７は、島の外周に沿った部分である外縁部７ａの下方にボイド８を有する。ここで、島状とは、平面視で正六角形、略正六角形、正六角形以外の正多角形、略正多角形または略円形等の形状で、島の重心から島の外周までの距離は平面方向の方位に依存せず同じであることを示す。同じとは、島の重心と、島の重心から最も近い島の外周との間の距離Ｒｎに対する、島の重心と、島の重心から最も遠い島の外周との間の距離Ｒｆの比Ｒｆ／Ｒｎが、２以下であることを示す。図１には、島が正六角形状である場合のＲｎ、Ｒｆを示している。ユニットセル３４についても、窒化ガリウム結晶領域７と同様の島状である。
　このように、島状に窒化ガリウム結晶領域７を構成すると、ユニットセル３４がストライプ状等の高アスペクト比を有する形状の構成または非対称性を有する形状の構成に比べ、半導体装置が加熱、冷却、加圧、減圧等によるストレスを受けた場合に、半導体基板１と窒化ガリウム結晶領域７とに生じる応力を分散または緩和させることができる。そして、半導体基板１が反ることを抑制できる。ここで、平面視において窒化ガリウム結晶領域７が多角形の場合、多角形の各頂点の形状を鈍角状または丸くする等して、電界の集中を緩和させることができる。
　窒化ガリウム結晶領域７の水平方向の長さは、平面視における窒化ガリウム結晶領域７の外接円の直径で１０μｍ以上１００μｍ以下程度とすればよく、４０μｍ程度とすると、本実施の形態の半導体装置の耐圧を６５０Ｖ程度とすることができる。窒化ガリウム結晶領域７の水平方向の長さは、半導体装置の耐圧設計、つまり窒化ガリウムの絶縁破壊の抑制に寄与するゲート・ドレイン間の距離と、窒化ガリウム結晶領域７の形状とに応じて適宜変更すればよい。
　また、窒化ガリウム結晶領域７の厚さ、つまり格子緩和層４、窒化ガリウム系エピ層５および窒化アルミニウムガリウム層６の厚さの合計は、１μｍ以上２０μｍ以下程度とすればよく、４μｍ以上６μｍ以下程度とすると、本実施の形態の半導体装置の耐圧を６５０Ｖ程度とすることができる。半導体基板１とソース電極１７との間を介する窒化ガリウム結晶領域７の厚さは、半導体装置の耐圧設計に応じて適宜変更すればよい。
　ボイド８は、図３に示すように、島状の窒化ガリウム結晶領域７の外縁部７ａの下方に設けられ、窒化ガリウム結晶領域７とバッファ層２とが非接触な領域である。ボイド８は、窒化ガリウム結晶領域７の島の外周方向において連続して、または断続的に設けられればよく、窒化ガリウム結晶領域７の形状、形成方法等に応じて設ける位置を適宜選択することができる。外周方向とは島の外周に沿う方向を示す。ここで、ボイド８の寸法について説明する。
　ボイド８の高さは、バッファ層２の表面から窒化ガリウム結晶領域７の外縁部の底面７ｂまでの長さを示し、１ｎｍ以上１μｍ以下程度の高さとすればよく、例えば、１０ｎｍ以上２００ｎｍ以下とすることができる。ここで、ボイド８の高さは、窒化ガリウム結晶領域７の全外周に渡り均一であっても、均一でなくてもよく、窒化ガリウム結晶領域７の形状、形成方法等に応じて適宜選択することができる。均一とは、ボイド８の高さの最大値の７０％以上の範囲にあることを示す。
　ボイド８の幅は、窒化ガリウム結晶領域７の外縁部の外側端部７ｃから外縁部の内側端部７ｄにかけての水平方向の長さを示し、０．１μｍ以上２０μｍ以下とすればよい。ここで、窒化ガリウム結晶領域７は傾斜したファセット面を維持しながら横方向にエピタキシャル成長するため、ボイドの幅は窒化ガリウム結晶領域７の厚さ以下となる。例えば、半導体装置の耐圧の設計値を６５０Ｖ程度として窒化ガリウム結晶領域７の厚さを４μｍとする場合、ボイドの幅は４μｍ以下とすればよい。ボイド８の幅は、窒化ガリウム結晶領域７の全外周に渡り均一であっても、均一でなくてもよく、窒化ガリウム結晶領域７の形状、形成方法等に応じて適宜選択することができる。均一とは、ボイド８の幅の最大値の７０％以上の範囲にあることを示す。
　このようにして、ボイド８を設け、単一のユニットセル３４に含まれる窒化ガリウム結晶領域７とバッファ層２との接触面積を小さくする構成とすると、半導体装置が加熱、冷却、加圧、減圧等によるストレスを受けた場合に、ボイド８を有しない構成と比べ、半導体基板１と窒化ガリウム結晶領域７とに生じる応力を緩和させることができる。
　また、窒化ガリウム結晶領域７を島状に構成することで、ストライプ状に構成する場合に比べ、半導体基板１の平面上の全ての方位において、一つの島の重心からその島の外周までの距離を同等にできる。そして、半導体装置の加熱または冷却により半導体基板１と窒化ガリウム結晶領域７とに生じる応力を、半導体基板１の平面上の全ての方位において緩和し、半導体装置における反りやクラックを抑制することができる。
　このような応力の緩和により、半導体装置を高温で加熱することができ、例えばイオン注入とポストアニールとを採用して注入イオンを活性化させ、高濃度領域１１を形成することができる。
　高濃度領域１１は、窒化ガリウム結晶領域７の表面に少なくとも１か所以上形成され、ソース電極１７とドレイン電極１８との少なくとも一方に接し、ソース電極１７とドレイン電極１８との少なくともどちらかと電気的に接続される。図２においては、高濃度領域１１はソース電極１７とドレイン電極１８とに接続された例を示している。高濃度領域１１は、シリコンまたはゲルマニウム等が添加されており、その不純物濃度は１×１０１８ｃｍ―３以上であり、好ましくは１×１０２０ｃｍ―３以上である。
　このように高濃度領域１１を形成すると、窒化ガリウム結晶領域７が高濃度領域１１を介してソース電極１７とドレイン電極１８とに接続され、この接続部分における接続抵抗が低減される。そして、半導体装置における電気抵抗が低減される。
　続いて、ユニットセル３４のトランジスタ部に関して、図２を用いて説明する。
　第１絶縁膜９は、窒化ガリウム結晶領域７の上に形成されている。第１絶縁膜９には、窒化ケイ素または二酸化ケイ素等の絶縁性の材料を用いればよい。第１絶縁膜９の厚さは１００ｎｍ程度とすればよい。
　第１絶縁膜９には、窒化ガリウム結晶領域７の中央部の上方においてソースコンタクトホールが設けられている。また、第１絶縁膜９には、ソースコンタクトホールよりも外側においてゲート開口部が設けられ、さらにゲート開口部よりも外側においてドレインコンタクトホールが設けられている。ここで、ソースコンタクトホールは、窒化ガリウム結晶領域７の島の中央部以外の上方の第１絶縁膜９に設けてもよい。例えば、ソースコンタクトホールは、窒化ガリウム結晶領域７の一つの島の重心から外周側に、その島の外接円の半径の最大値の２０％以内の長さだけ離れた位置に設けられてもよい。
　ソース電極１７は、窒化ガリウム結晶領域７の上に接して形成され、平面視でゲート電極２１よりも窒化ガリウム結晶領域７の島の内側に設けられた、内側電極である。ソースコンタクトホールの内側に形成されるソース電極１７は、窒化ガリウム結晶領域７または高濃度領域１１に接続される。ソース電極１７は、アルミニウム単層またはチタンとアルミニウムとの積層等で構成すればよく、その厚さは３００ｎｍ程度とすればよい。
　ドレイン電極１８は、窒化ガリウム結晶領域７の上に接して形成され、平面視で窒化ガリウム結晶領域７の島の外周側に設けられた、内側電極と電気的に絶縁される外側電極である。ここで、ドレイン電極１８は、平面視でリング型であるが、後述するドレインビア電極２５により隣り合う窒化ガリウム結晶領域７の島の間で接続されればよく、リングが周方向に途切れていてもよい。ドレインコンタクトホールの内側に形成されるドレイン電極１８は、窒化ガリウム結晶領域７または高濃度領域１１に接続される。ドレイン電極１８は、アルミニウム単層またはチタンとアルミニウムとの積層等で構成すればよく、その厚さは３００ｎｍ程度とすればよい。
　ゲート絶縁膜２０は、窒化ガリウム結晶領域７の上に形成される。図２においては、ゲート絶縁膜２０は、ゲート開口部内の窒化ガリウム結晶領域７の上と第１絶縁膜９の上とに形成された例を示している。ゲート絶縁膜２０には、アルミナ、二酸化ケイ素、窒化アルミニウム、酸窒化アルミニウム、アルミニウムシリケート等の材料を用いればよく、これらの内の１つを選択して単層としても、２つ以上を選択して積層させてもよい。ゲート絶縁膜２０の厚さは３０ｎｍ程度とすればよい。
　ゲート電極２１は、ゲート絶縁膜２０の上に接して形成され、平面視でドレイン電極１８よりも窒化ガリウム結晶領域７の島の内側に設けられている。ここで、ゲート電極２１は、平面視でリング型であるが、後述するゲート配線２９により隣り合う窒化ガリウム結晶領域７の島の間で接続されればよく、リングが周方向に途切れていてもよい。ゲート電極２１は、窒化チタン、ニッケルとアルミニウムとの積層等の材料で構成すればよく、その厚さは１００ｎｍ程度とすればよい。
　また、ゲート電極２１は、図２に示すように、ゲート開口部１９の内側と外側とに形成されている。ゲート開口部１９の外側に形成されたゲート電極２１は、この部分においてゲートフィールドプレート電極となり、ゲートフィールドプレート電極の直下のゲート絶縁膜２０と第１絶縁膜９とがゲートフィールドプレート絶縁膜となっている。ドレイン電極１８に近い方のゲート電極２１の端部付近のゲート絶縁膜２０において電界強度が高くなる場合があるが、ゲートフィールドプレート電極を設けることで、電界強度を低減させることができ、半導体装置のしきい値電圧を安定化させることができる。
　ここで、トランジスタ部には、図２に示すように、ソースフィールドプレート電極２２および第３絶縁膜２３を形成してもよい。
　ソースフィールドプレート電極２２は、ゲート絶縁膜２０の上に形成され、平面視でソース電極１７よりも窒化ガリウム結晶領域７の外周側に設けられている。ソースフィールドプレート電極２２の直下のゲート絶縁膜２０と第１絶縁膜９とがソースフィールドプレート絶縁膜となっている。ドレイン電極１８に近い方のゲート電極２１の端部付近のゲート絶縁膜２０において電界強度が高くなる場合があるが、ソースフィールドプレート電極２２を設けることで、電界強度を低減させることができ、半導体装置のしきい値電圧を安定化させることができる。ソースフィールドプレート電極２２は、窒化チタン、ニッケルとアルミニウムとの積層等の材料で構成すればよく、その厚さは１００ｎｍ程度とすればよい。
　第３絶縁膜２３は、後述するが、ドレインビア電極２５をエッチングによりパターニングする場合の、ゲート電極２１とソースフィールドプレート電極２２との保護膜として用いることができる。第３絶縁膜２３の材料と厚さとは、ドレインビア電極２５のエッチングにおける電極と絶縁膜との選択比を元に選べばよく、例えば材料は二酸化ケイ素、厚さは３００ｎｍとすればよい。
　ここで、図２に示すように、ユニットセル３４には分離層１３と第２絶縁膜１４とが形成されていてもよい。
　分離層１３は、窒化ガリウム結晶領域７の外縁部７ａに形成され、絶縁性を有する。分離層１３は、窒化ガリウム結晶領域７の窒化ガリウム結晶よりも構造が乱れた、非晶質窒化ガリウムまたは多結晶窒化ガリウムであってもよい。分離層１３は、例えば、窒化ガリウム結晶領域７の外周側のみにイオン注入して結晶構造を乱して非晶質にしたものとしてもよい。
　第２絶縁膜１４は、分離層１３の表面に接する第１絶縁膜９に接して形成され、絶縁性を有する。第２絶縁膜１４を５００ｎｍ程度以上の厚さに形成する場合、応力が小さくなるように材料を選べばよく、例えば、二酸化ケイ素、ＴＥＯＳ（Ｔｅｔｒａｅｔｈｙｌ　ｏｒｔｈｏｓｉｌｉｃａｔｅ）、ＢＰＳＧ（Ｂｏｒｏｐｈｏｓｐｈｏｓｉｌｉｃａｔｅ　ｇｌａｓｓ）ＳＯＧ（Ｓｐｉｎ　ｏｎ　Ｇｌａｓｓ）を用いればよい。このように第２絶縁膜１４の材料を選ぶと、第２絶縁膜１４にクラックが生じることを抑制できる。ここで、分離層１３の表面に第１絶縁膜９が形成されない場合には、分離層１３の表面に第２絶縁膜１４が形成される。
　さらに、ユニットセル３４の上層部に関して、図２、図４および図５を用いて説明する。
　第１層間絶縁膜２６は、窒化ガリウム結晶領域７の上方のソース電極１７の上とゲート電極２１の上とに形成され、ソース電極１７の上とゲート電極２１の上とに第１層間絶縁膜２６を貫通する第１層間コンタクトホールが設けられている。また、図２では、第１層間絶縁膜２６は、窒化ガリウム結晶領域７の上に第３絶縁膜２３を介して形成された例を示しているが、第３絶縁膜２３を介さずに窒化ガリウム結晶領域７の上に形成されていてもよい。
　第１層間絶縁膜２６は、ドレインビア電極２５を図２に示すように形成する場合、ドレインビア電極２５と後述するゲート配線２９とを電気的に絶縁する。そこで、第１層間絶縁膜２６の厚さは、絶縁に十分な厚さであることが好ましく、例えば１μｍ程度とすればよい。また、第１層間絶縁膜２６には、二酸化ケイ素等の材料を用いればよい。
　ソース配線２８は、図２に示すように、第１層間絶縁膜２６の上とソース電極１７の上の第１層間コンタクトホールの内部とに形成され、窒化ガリウム結晶領域７の上に形成されたソース電極１７に接する内側配線である。第１層間コンタクトホールの内部に形成されるソース配線２８は、タングステンを用いた、いわゆるタングステンプラグの構成であってもよい。また、第１層間絶縁膜２６の上に形成されたソース配線２８は、アルミニウムを用いた構成とすればよい。
　ゲート配線２９は、図２に示すように、第１層間絶縁膜２６の上とゲート電極２１の上の第１層間コンタクトホールの内部とに形成される。また、ゲート配線２９は、隣り合う窒化ガリウム結晶領域７の島の上にそれぞれ形成されたゲート電極２１に接する。第１層間コンタクトホールの内部に形成されるゲート配線２９は、タングステンを用いた、いわゆるタングステンプラグの構成であってもよい。また、第１層間絶縁膜２６の上に形成されたゲート配線２９は、アルミニウムを用いた構成とすればよい。
　第２層間絶縁膜３０は、第１層間絶縁膜２６とソース配線２８とゲート配線２９との上に形成され、ソース配線２８の上に第２層間絶縁膜３０を貫通する第２層間コンタクトホール３１が設けられている。第２層間絶縁膜３０の厚さは、５００ｎｍ程度とすればよい。また、第２層間絶縁膜３０には、二酸化ケイ素等の材料を用いればよい。
　ここで、ソースフィールドプレート電極２２が形成されている場合、ソースフィールドプレート電極２２の上方において、第１層間絶縁膜２６および第２層間絶縁膜３０に、第１層間コンタクトホールおよび第２層間コンタクトホール３１を設け、それぞれのコンタクトホールの内部にソースフィールドプレート配線３５をソースフィールドプレート電極２２に接するように形成すればよい。ソースフィールドプレート配線３５は、タングステンを用いた、いわゆるタングステンプラグの構成であってもよい。
　ソースパッド３２は、第２層間絶縁膜３０の上と第２層間コンタクトホール３１の内部とに形成され、隣り合う窒化ガリウム結晶領域７の島の上にそれぞれ形成されたソース電極１７に接する上部配線である。ソースパッド３２は、図示しない外部のソース信号制御電源に接続され、ソース信号制御電源によりソース電極１７の電圧が制御される。ソースパッド３２には、アルミニウムを用いればよい。
　また、ソースパッド３２は、図４および図５に示すように、隣り合う窒化ガリウム結晶領域７の島の間の上と島の上とを、複数の島に渡って覆うように面状に形成されていてもよい。ソースパッド３２が隣り合う窒化ガリウム結晶領域７の島の間の上と島の上とを、複数の島に渡って覆うように面状に形成された構成とすると、ソースパッド３２が窒化ガリウム結晶領域７の島毎に離間して形成される構成に比べ、ソースパッド３２と外部のソース信号制御電源との接続を容易にすることができる。
　図示はしていないが、ゲート配線２９は半導体装置の外周付近の終端領域に引き出されている。終端領域におけるゲート配線２９は、その上に形成された第２層間絶縁膜３０に設けられる第２層間コンタクトホール３１を介して、ソースパッド３２と離間して電気的に絶縁されたゲートパッドに電気的に接続される。そして、ゲートパッドは外部のゲート信号制御電源に接続され、ゲート信号制御電源によりゲート電極２１の電圧が制御される。
　このようにユニットセル３４の上層部を構成すると、窒化ガリウム結晶領域７を島状に複数形成する場合に、ソース配線２８およびゲート配線２９を簡単に外部の制御電源へ接続でき、トランジスタの品質および製造歩留まりを向上させることができる。
　ここで、ドレイン電極１８を外部の制御電源へ接続するために、上層部側に向かう配線と、ユニットセル３４の上側においてこの配線と繋がりソースパッド３２と離隔するパッドとを形成し、このパッドと外部の制御電源とを接続してもよいが、図２に示すように、ドレインビア電極２５とドレインパッド３３とを形成し、ドレインパッド３３と外部の制御電源とを接続してもよい。
　ドレインビア電極２５は、窒化ガリウム結晶領域７の側方を介して、ドレイン電極１８から半導体基板１に渡って形成され、ドレイン電極１８と半導体基板１とを電気的に接続する。そして、ドレインビア電極２５は、半導体基板１の裏面側に形成される下部電極パッドとしてのドレインパッド３３に、半導体基板１の厚さ方向の領域を介して電気的に接続される。また、ドレインビア電極２５は、図４に示すように、隣り合う窒化ガリウム結晶領域７の島の上にそれぞれ形成されたドレイン電極１８および、半導体基板１に接する。ドレインビア電極２５は、半導体基板１を貫通するビアホールを介してドレインパッド３３に接続されてもよい。
　ドレインビア電極２５は、アルミニウムの単層または窒化チタン等のバリアメタルとアルミニウムとの積層等で構成すればよく、アルミニウムにシリコンを添加してもよい。また、ドレインビア電極２５の厚さは、５００ｎｍ程度とすればよい。また、ドレインパッド３３には、アルミニウムにシリコンを添加した材料を用いればよい。
　また、ユニットセル３４は、図６に示すように、ボイド８の一部を代替して配置され、窒化ガリウム結晶領域７とバッファ層２とに接して形成される絶縁性の補助層３をさらに備えてもよい。補助層３の熱膨張係数は、窒化ガリウム結晶領域７の下部を構成する格子緩和層４と半導体基板１との熱膨張係数の間の範囲にある。図６では、補助層３は、窒化ガリウム結晶領域７の外縁部の内側端部７ｄに接する位置においてボイド８を代替している例を示しているが、外縁部の内側端部７ｄに接していない位置においてボイド８を代替していても良い。このようにして、ボイド８の一部を代替する補助層３を備えると、ボイド８の形成を簡単にすることができ、製造歩留まりを向上させることができる。
　次に、本開示の半導体装置の製造方法について、図７から図４２を用いて説明する。ここでは、各工程においてユニットセル３４の上面図と、上面図のＡ１－Ａ２線における断面図とを示しながら説明する。
　図７および図８は、バッファ層２の形成から補助層３のパターニング加工までの工程を説明する、半導体装置の製造方法の説明図である。
　まず、半導体基板１を洗浄して、ＣＶＤ法またはスパッタ法等を用い、窒化ガリウムとは異なる材料からなる半導体基板１の上に、半導体基板１の材料とは異なる材料からなるバッファ層２を形成し、プラズマＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法等の方法でバッファ層２の上に補助層３を形成する。補助層３は、窒化ガリウム結晶領域７のエピタキシャル成長の際の成長マスクとして用いるため、窒化ガリウム系エピタキシャル成長を阻害する材料を用いればよく、二酸化ケイ素を１００ｎｍ程度の厚さで形成すればよい。さらに、フォトリソグラフィによりレジストパターンを形成し、バッファードフッ酸を用いたエッチングにより補助層３をパターニングしてバッファ層２を部分的に露出させる。その後、洗浄で不要なフォトレジストを除去する。このようにして、上面視において図７、断面視において図８の状態となる。
　図９および図１０は、格子緩和層４の形成から窒化アルミニウムガリウム層６の形成までの工程を説明する、半導体装置の製造方法の説明図である。
　フォトレジストを除去し、半導体基板１を洗浄した後に、有機金属気相エピタキシー（ＭＯＶＰＥ：Ｍｅｔａｌ　Ｏｒｇａｎｉｃ　Ｖａｐｏｒ　Ｐｈａｓｅ　Ｅｐｉｔａｘｙ）等の方法で、バッファ層２および補助層３の上に、窒化ガリウム結晶領域７を形成する、つまり、格子緩和層４、窒化ガリウム系エピ層５、窒化アルミニウムガリウム層６を順次、エピタキシャル成長させる。格子緩和層４には、数１０層に渡って積層したSLS層を用いればよい。このようにして、上面視において図９、断面視において図１０の状態となる。
　ここで、エピタキシャル成長において、窒化ガリウム系エピ層５を六角形のファセット面を維持して成長させるため、窒化ガリウム結晶領域７の外縁部７ａ付近に転位を集め、半導体装置の活性領域、換言すれば半導体装置の駆動において電流が流れる領域の転位密度を減少させることができる。
　図１１および図１２は、補助層３の除去によるボイド８の形成工程を説明する、半導体装置の製造方法の説明図である。
フッ化水素酸を用いて、エピタキシャル成長時の成長マスクである補助層３をウェットエッチングにより除去し、窒化ガリウム結晶領域７の外縁部７ａの下方において窒化ガリウム結晶領域７とバッファ層２とが非接触になるようにボイド８を形成する。ここで、補助層３は、その一部を残す、例えば、窒化ガリウム結晶領域７の外縁部の内側端部７ｄの側に形成され、外縁部の外側端部７ｃの側には形成されないようにしてもよい。この場合、外縁部の外側端部７ｃの側の補助層３のみをウェットエッチングにより除去すればよい。このようにすると、補助層３のエッチング時間の省略、またはエッチング残の許容ができ、生産性を向上させることができる。このようにして、上面視において図１１、断面視において図１２の状態となる。
　図１３および図１４は、第１絶縁膜９の形成工程を説明する、半導体装置の製造方法の説明図である。
　ボイド８の形成後、半導体基板１を洗浄し、プラズマＣＶＤ法等の方法で、第１絶縁膜９を形成する。第１絶縁膜９は、後述するイオン注入によって窒化ガリウム結晶領域７がダメージを受けることを防止する、注入スルー膜である。このようにして、上面視において図１３、断面視において図１４の状態となる。
　図１５および図１６は、窒化ガリウム結晶領域７のソース電極１７およびドレイン電極１８のコンタクト部へイオン注入を行う、イオン注入工程を説明する、半導体装置の製造方法の説明図である。ここで、イオン注入工程は、後述する高濃度領域１１を形成する処理工程の前に実施される。
　第１絶縁膜９の上に第１フォトレジスト１０を形成し、フォトリソグラフィを用いてパターニング加工する。続いて、窒化ガリウム結晶領域７の表面に少なくとも一か所以上、イオン注入で注入層１１ａを形成する。注入層１１ａは、後述する処理工程により不純物濃度が１×１０１８ｃｍ―３以上となる領域である。イオン注入においては、半導体基板１と垂直な方向に対して７度程度傾斜した角度から、シリコンイオンまたはゲルマニウムイオンの注入を行えばよい。注入エネルギーは、例えば、５０ｋｅＶ、注入ドーズ量は、例えば、１×１０１５ｃｍ－２とすればよい。ここで、注入エネルギーを変更し、複数回注入してボックス型の注入プロファイルを形成してもよい。このようにして、上面視において図１５、断面視において図１６の状態となる。
　図１７および図１８は、第１フォトレジスト１０の除去から高濃度領域１１を形成する処理工程までの工程を説明する、半導体装置の製造方法の説明図である。
　第１フォトレジスト１０を洗浄によって除去した後、アニール処理により注入層１１ａの欠陥緩和および注入イオンの活性化を行い、高濃度領域１１を形成する。ボイド８を形成した後に高濃度領域１１を形成するため、アニール処理における加熱温度を１０００℃以上とすることができ、例えば、１１５０℃とすることができる。アニール処理における加熱温度のピーク保持時間は５分程度とすればよい。高濃度領域１１の不純物濃度は、１×１０１８ｃｍ―３以上とすることができる。加熱温度を１０００℃以上とする処理工程により、高濃度領域１１の不純物の活性化が促進され、窒化ガリウム結晶領域７とソース電極１７またはドレイン電極１８との間の電気抵抗を低減させることができ、半導体装置の電気抵抗を低減させることができる。加熱温度を１０００℃以上とする処理工程は、ボイド８を形成する工程の後にあればよく、高濃度領域１１の形成以外の目的で行われてもよい。例えば、イオン注入による結晶ダメージの緩和、半導体層と金属電極層との接合の形成等を目的としてもよい。このようにして、上面視において図１７、断面視において図１８の状態となる。
　図１９および図２０は、窒化ガリウム結晶領域７の外周へイオン注入して分離層１３を形成する工程を説明する、半導体装置の製造方法の説明図である。
　窒化ガリウム結晶領域７の上に第２フォトレジスト１２を形成し、フォトリソグラフィを用いてパターニング加工する。ここで、窒化ガリウム結晶領域７の外周の上方からイオン注入を行って分離層１３を形成してもよく、例えば、アルゴン等のイオンの注入により、窒化ガリウム結晶領域７の外周の壁面の結晶構造を破壊して分離層１３を形成してもよい。窒化ガリウム結晶領域７の外周の壁面は、窒化ガリウム結晶領域７が六角形である場合、６つあるが、全ての壁面に注入を行う。注入エネルギーは、例えば、２０ｋｅＶ以上３００ｋｅＶ以下程度、注入ドーズ量は、例えば、1×１０１４ｃｍ－２以上５×１０１４ｃｍ－２以下である。ここで、注入エネルギーを変更し、複数回注入してボックス型の注入プロファイルを形成してもよい。このようにして、上面視において図１９、断面視において図２０の状態となる。
　ここで、窒化ガリウム結晶領域７を島状に形成しない場合、つまり隣り合う窒化ガリウム層の側面を互いに会合させる場合、隣り合う窒化ガリウム層の接合面には欠陥が残りやすい。この欠陥を緩和するためには、深さが数μｍの位置に達するような高エネルギーのイオン注入が必要となり、製造コストを圧迫することになる。そこで、窒化ガリウム結晶領域７を島状に形成して窒化ガリウム結晶領域７の壁面を露出させ、低エネルギーのイオン注入を行い、分離層１３を形成すると、窒化ガリウム系エピ層５を六角形のファセット面を維持して成長させて転位が集まった窒化ガリウム結晶領域７の壁面の結晶構造を破壊でき、製造コストを圧迫することなく、窒化ガリウム結晶領域７の壁面近傍におけるリーク電流を抑制することができる。
　図２１および図２２は、第２フォトレジスト１２の除去から第２絶縁膜１４の形成までの工程を説明する、半導体装置の製造方法の説明図である。
　洗浄等により第２フォトレジスト１２を除去し、第２絶縁膜１４を形成して、窒化ガリウム結晶領域７の側方の間隙を埋める。第２絶縁膜１４は、ＣＶＤ法、スピンコーティング等を用いて形成すればよい。このようにして、上面視において図２１、断面視において図２２の状態となる。
　図２３および図２４は、第２絶縁膜１４の平坦化工程を説明する、半導体装置の製造方法の説明図である。
　ここでは、第２絶縁膜１４と第１絶縁膜９との表面を平坦化する。第１絶縁膜９に窒化ケイ素を用いる場合、第１絶縁膜９をストッパーとしてＣＭＰ（Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ）加工を行えばよい。ここで、ＣＭＰ加工すると、第１絶縁膜９および第２絶縁膜１４の表面のフラットネスが改善し、その後の工程において、ゲート開口部１９、ゲート絶縁膜２０等の微細パターンが形成しやすくなる。このようにして、上面視において図２３、断面視において図２４の状態となる。
　図２５および図２６は、第１絶縁膜９にソースコンタクトホール１５およびドレインコンタクトホール１６を設ける工程を説明する、半導体装置の製造方法の説明図である。
　第１絶縁膜９および第２絶縁膜の上において、フォトリソグラフィによりレジストパターンを形成する。続いて、ＢＨＦ（Ｂｕｆｆｅｒｅｄ　Ｈｙｄｒｏｆｌｕｏｒｉｃ　ａｃｉｄ）によるウェットエッチング加工、またはフッ素系ガスによるドライエッチング加工を行い、高濃度領域１１を露出させる。その後、レジストパターンを洗浄で除去し、第１絶縁膜９にソースコンタクトホール１５およびドレインコンタクトホール１６が設けられる。このようにして、上面視において図２５、断面視において図２６の状態となる。
　図２７および図２８は、ソースコンタクトホール１５およびドレインコンタクトホール１６を介してソース電極１７およびドレイン電極１８を形成する工程を説明する、半導体装置の製造方法の説明図である。
　第１絶縁膜９および第２絶縁膜１４の上において、フォトリソグラフィによりレジストパターンを形成する。続いて、電子ビーム蒸着法を用いて導電膜を形成し、リフトオフによりパターニング加工を行ってソース電極１７およびドレイン電極１８を形成する。ここで、リフトオフ以外にも、スパッタ法とフォトリソグラフィとドライエッチング加工とを用いて、ソース電極１７およびドレイン電極１８を形成してもよい。ソース電極１７は、平面視で正六角形状とし、その外接円の半径が２μｍ程度となるように形成すればよい。ドレイン電極１８は、平面視で正六角形状のリング型とし、内側の外接円の半径が１７μｍ程度、外側の外接円の半径が１９μｍ程度となるように形成すればよい。次に、５００℃程度の温度でシンター処理し、ソース電極１７およびドレイン電極１８と高濃度領域１１との間で導通させる。このようにして、上面視において図２７、断面視において図２８の状態となる。
　図２９および図３０は、第１絶縁膜９にゲート開口部１９を形成する工程を説明する、半導体装置の製造方法の説明図である。
　第１絶縁膜９および第２絶縁膜１４の上において、フォトリソグラフィにより正六角形のリング型であるレジストパターンを形成する。このレジストパターンをマスクとして、ＢＨＦによるウェットエッチング加工、またはフッ素系ガスによるドライエッチング加工を行い、第１絶縁膜９にゲート開口部１９を形成する。ゲート開口部１９は、平面視で正六角形状のリング型とし、窒化ガリウム結晶領域７の中央から４μｍ程度離し、ソース電極１７を囲むように設ければよい。この後、有機洗浄によりレジストパターンを除去する。このようにして、上面視において図２９、断面視において図３０の状態となる。
　図３１および図３２は、ゲート絶縁膜２０を形成する工程を説明する、半導体装置の製造方法の説明図である。
　第１絶縁膜９、第２絶縁膜１４、ソース電極１７、ドレイン電極１８およびゲート開口部１９から露出する窒化ガリウム結晶領域７のそれぞれの上に、Ａｔｏｍｉｃ　Ｌａｙｅｒ　Ｄｅｐｏｓｉｔｉｏｎ法、またはプラズマＣＶＤ法等を用いて、ゲート絶縁膜２０を形成する。このようにして、上面視において図３１、断面視において図３２の状態となる。
　図３３および図３４は、ゲート電極２１およびソースフィールドプレート電極２２を形成する工程を説明する、半導体装置の製造方法の説明図である。
　ゲート絶縁膜２０の上において、反応性スパッタ法等を用いて厚さ１００ｎｍ程度の窒化チタン膜を形成する。この後、フォトリソグラフィによりレジストマスクを窒化チタン膜上に形成し、窒化チタン膜をエッチング加工してゲート電極２１およびソースフィールドプレート電極２２を形成する。ゲート電極２１は、平面視で正六角形状のリング型とし、ソース電極１７の端部から窒化ガリウム結晶領域７の外周側に１μｍ程度離れた位置に、内側の外接円の半径が３μｍ、外側の外接円の半径が５μｍ程度となるように形成すればよい。ソースフィールドプレート電極２２は、平面視で正六角形状のリング型とし、ゲート電極２１の端部から窒化ガリウム結晶領域７の外周側に１μｍ程度離れた位置に、内側の外接円の半径が６μｍ程度、外側の外接円の半径が８μｍ程度となるように形成すればよい。このようにして、上面視において図３３、断面視において図３４の状態となる。
　図３５および図３６は、第３絶縁膜２３の形成からドレインビアホール２４を設けるまでの工程を説明する、半導体装置の製造方法の説明図である。
　ＣＶＤ法等を用いて、ゲート絶縁膜２０、ゲート電極２１およびソースフィールドプレート電極２２の上に、第３絶縁膜２３を形成する。続いて、フォトリソグラフィにより、ドレイン電極１８の上方のゲート絶縁膜２０および第３絶縁膜２３と、隣り合う窒化ガリウム結晶領域７の間の第２絶縁膜１４とが開口されたレジストパターンを形成する。この後、このレジストパターンを用いてドライエッチング加工を行い、隣り合う窒化ガリウム結晶領域７の間の半導体基板１とドレイン電極１８とを露出させる。ここで、半導体基板１を露出させる際、深くエッチングするが、ドレイン電極１８の表面をアルミニウム層で構成すると、フッ素系ガスによるドライエッチング加工の際にドレイン電極１８はエッチングされず、半導体基板１とドレイン電極１８とを同時に露出させることが容易にできる。このようにして、上面視において図３５、断面視において図３６の状態となる。
　図３７および図３８は、ドレインビア電極２５の形成工程を説明する、半導体装置の製造方法の説明図である。
　露出させた半導体基板１およびドレイン電極１８の上と、第３絶縁膜２３の上とに、スパッタ法等を用いて導電膜を形成し、フォトリソグラフィによりレジストマスクを形成する。続いて、塩素系ガスによるドライエッチング加工を行い、導電膜をパターニング加工してドレインビア電極２５を形成する。この後、有機洗浄等でレジストパターンを除去する。このようにして、上面視において図３７、断面視において図３８の状態となる。
　図３９および図４０は、第１層間絶縁膜２６の形成からソース配線２８とゲート配線２９とソースフィールドプレート配線３５との一部を形成するまでの工程を説明する、半導体装置の製造方法の説明図である。
　ＣＶＤ法等を用いて、第３絶縁膜２３とドレインビア電極２５との上に第１層間絶縁膜２６を形成する。続いて、フォトリソグラフィにより、ソース配線２８とゲート配線２９とソースフィールドプレート配線３５との上の第１層間絶縁膜２６を開口するためのレジストパターンを形成する。この後、このレジストパターンを用いてドライエッチング加工を行い、第１層間絶縁膜２６に第１層間コンタクトホール２７を複数設け、不要なレジストパターンを有機洗浄によって除去する。そして、第１層間コンタクトホール２７の内側にタングステンを埋め込んだ、タングステンプラグを構成し、第１層間絶縁膜２６の上等に形成された不要なタングステンはＣＭＰ等で除去する。図４０では、第１層間コンタクトホール２７は、ソース電極１７の上の第１層間絶縁膜２６において２か所と、ゲート電極２１の上の第１層間絶縁膜２６において２か所とに設けられた例を示している。このようにして、上面視において図３９、断面視において図４０の状態となる。
　図４１および図４２は、ソース配線２８とゲート配線２９とソースフィールドプレート配線３５との残りの部分を形成する工程を説明する、半導体装置の製造方法の説明図である。
　スパッタ法等を用いて、第１層間絶縁膜２６とタングステンプラグとの上に導電膜を形成する。続いて、フォトリソグラフィとドライエッチング加工とにより、導電膜をパターニングしてソース配線２８とゲート配線２９とソースフィールドプレート配線３５とを形成する。図４１に示すように、ソース配線２８の形状は上面視で正六角形のドット型とし、ゲート配線２９の形状は上面視でスター型としてソースフィールドプレート配線３５と干渉しないようにしている。また、図４１に示すように、ソースフィールドプレート配線３５の形状は上面視でドット型である。このようにして、上面視において図４１、断面視において図４２の状態となる。
　最後に、第２層間絶縁膜３０、ソースパッド３２およびドレインパッド３３を形成する。まず、ＣＶＤ法等を用いて、第１層間絶縁膜２６とソース配線２８とゲート配線２９とソースフィールドプレート配線３５との上に、第２層間絶縁膜３０を形成する。続いて、フォトリソグラフィとフッ素系ガスによるドライエッチング加工とにより、ソース配線２８とソースフィールドプレート配線３５との上の第２層間絶縁膜３０をエッチングして第２層間コンタクトホール３１を設け、ソース配線２８とソースフィールドプレート配線３５とを露出させる。この後、不要なレジストパターンは有機洗浄で除去する。
　さらに続けて、スパッタ法等を用いて導電膜を形成し、フォトリソグラフィとドライエッチング加工とにより導電膜をパターニングしてソースパッド３２を形成する。そして、スパッタ法等を用いて半導体基板１の裏面側にドレインパッド３３を形成し、４００℃程度の温度でシンター処理をして半導体基板１とドレインビア電極２５およびドレインパッド３３との間で導通させる。このようにして、上面視において図１、断面視において図２の状態となる。
　ここで、図示はしていないが、導電膜のパターニングにより、ソースパッド３２と同時にゲートパッドも形成される。ゲートパッドは、半導体装置の外周付近の終端領域に引き出されたゲート配線２９の上の第２層間絶縁膜３０に設けられる、第２層間コンタクトホール３１に接続するように形成される。
　以上が本実施の形態における半導体装置の製造方法の説明である。
　このようにして、窒化ガリウム結晶領域７のそれぞれの島の外縁部７ａの下方において窒化ガリウム結晶領域７とバッファ層２とが非接触になるようにボイド８を設けると、窒化ガリウム結晶領域７とバッファ層２との接触面積を小さくすることができる。そして、半導体装置の加熱または冷却により半導体基板１と窒化ガリウム結晶領域７とに生じる応力を緩和した半導体装置を提供することができる。
　また、本実施の形態における半導体装置は、パワーデバイスの性能指標であるバリガ指数（ＢＦＯＭ）を向上させることができる。図４３は、本実施の形態による実施例１および従来の一般的なＧａＮｏｎＳｉのＨＥＭＴによる従来例について、ＢＦＯＭを比較したグラフである。実施例１は、図１、図２および図３に示した構成の半導体装置であり、寸法は本実施の形態の例示のとおりに構成している。ＢＦＯＭは、以下に示す式により算出し、従来例を１として規格化している。

　　　　　　　　　　ＢＦＯＭ＝４ＶＢ ２／Ｒｏｎ・・・式

　ここで、ＶＢは絶縁破壊耐圧であり、Ｒｏｎはオン抵抗である。
　図４３に示すように、ＢＦＯＭは、従来例よりも実施例１の方が高いことがわかる。これは、実施例１では、絶縁破壊耐圧を維持しながらオン抵抗が低減したと考えられる。特に、高濃度領域１１の形成、ゲート配線２９の高密度化によりチャネル抵抗の低減に寄与する六角形ゲート構造の採用、または配線抵抗の低減に寄与するソースパッド３２とドレインパッド３３の面状構成の採用により、オン抵抗が低減したと考えられる。
　なお、図４４および図４５に示すように、ゲート配線２９は隣り合う窒化ガリウム結晶領域７の間で少なくとも１か所以上、形成されていればよい。換言すれば、ゲート配線２９は隣り合う窒化ガリウム結晶領域７の間で一部、欠損させてもよい。このようにゲート配線２９を欠損させると、ゲート配線２９とドレインビア電極２５とで形成される寄生容量を低減させることができ、半導体装置に流す電流を大きくし、高速で動作させることができる。ここで、図４４は、変形例１における半導体装置の一部においてユニットセル３４が複数配置された例を示す上面模式図であり、図４４のＣ１－Ｃ２断面の模式図が図４５である。
　また、窒化ガリウム結晶領域７、ソース電極１７、ゲート電極２１およびドレイン電極１８等は平面視で周期的に配置され、正六角形状を有する例を示したが、このように周期的に配置し、正六角形状を有すると、ユニットセル３４を効率的に配置できる。特に、平面視で隣り合う窒化ガリウム結晶領域７の島の向かい合う辺の間の長さを短くし、半導体装置の全域に渡って均一とすると、ユニットセル３４をさらに効率的に配置できる。隣り合う窒化ガリウム結晶領域７の島の向かい合う辺の間の長さは、１μｍ以上１０μｍ以下とすればよい。均一とは、隣り合う窒化ガリウム結晶領域７の島の向かい合う辺の間の長さの最大値の７０％以上の範囲にあることを示す。
　また、窒化ガリウム結晶領域７、ソース電極１７、ゲート電極２１およびドレイン電極１８等の形状は、ユニットセル３４の形状または他の構成に応じて略正六角形、正六角形以外の正多角形、略正多角形または略円形等とすることができる。このようにすると、設計およびプロセスの自由度および生産性を向上させることができる。
　実施の形態２．
　実施の形態１では、内側電極をソース電極１７、外側電極をドレイン電極１８とした例を示したが、本実施の形態では、内側電極をドレイン電極１８、外側電極をソース電極１７とした例について説明する。この場合、実施の形態１におけるドレインビア電極２５、ソース配線２８、ソースパッド３２、ドレインパッド３３をそれぞれ、ソースビア電極３６、ドレイン配線３７、ドレインパッド３３、ソースパッド３２とする。これ以外の構成は実施の形態１と同様である。
　図４６は、本実施の形態における半導体装置を構成するユニットセル３４を示す上面模式図であり、図４６のＤ１－Ｄ２断面の模式図が図４７であり、図４６のＥ１－Ｅ２断面の模式図が図４８である。
　図４７に示すように、窒化ガリウム結晶領域７は実施の形態１と同様に形成され、ボイド８が設けられている。また、図４７に示すように、内側電極としてドレイン電極１８が形成され、外側電極としてソース電極１７が形成され、それぞれドレイン配線３７、ソースビア電極３６に接続されている。さらに、ドレイン配線３７の上には上部配線としてドレインパッド３３が形成され、半導体基板１の裏面側には下部電極パッドとしてソースパッド３２が形成されている。また、図４８に示すように、ゲート電極２１と第１層間絶縁膜２６との上にはゲート配線２９が形成されている。
　このように、半導体装置の上側をドレインパッド３３、下側をソースパッド３２としても、バッファ層２と窒化ガリウム結晶領域７との接触面積を小さくすることができる。そして、半導体装置の加熱または冷却により半導体基板１と窒化ガリウム結晶領域７とに生じる応力を緩和した半導体装置を提供することができる。
　また、図４７に示すように、半導体装置の駆動において電界が集中するゲート電極２１の端部を、ソースフィールドプレート電極２２およびソースビア電極３６によってシールドすることができ、半導体装置の耐圧を向上させることができる。
　また、本実施の形態における半導体装置は、ＢＦＯＭを向上させることができる。図４９は、本実施の形態による実施例２および従来の一般的なＧａＮｏｎＳｉのＨＥＭＴによる従来例について、ＢＦＯＭを比較したグラフである。実施例２は、図４６、図４７、図４８に示した構成の半導体装置であり、実施例１の構成を一部代替しているが、寸法は実施例１に対応し、同等である。
　図４９に示すように、ＢＦＯＭは、従来例よりも実施例２の方が高いことがわかる。これは、実施例２では、実施例１と同様に、オン抵抗が低減したと考えられる。実施例２では、特に、半導体装置の駆動において電界が集中するゲート電極２１の端部をソースフィールドプレート電極２２およびソースビア電極３６によってシールドできる構造を採用して、上述した実施例１に比べて絶縁破壊耐圧およびＢＦＯＭが高くなったと考えられる。
　１　半導体基板、　２　バッファ層、　３　補助層、　４　格子緩和層、　５　窒化ガリウム系エピ層、　６　窒化アルミニウムガリウム層、　７　窒化ガリウム結晶領域、　７ａ　外縁部、　７ｂ　外縁部の底面、　７ｃ　外縁部の外側端部、　７ｄ　外縁部の内側端部、　８　ボイド、　９　第１絶縁膜、　１０　第１フォトレジスト、　１１　高濃度領域、　１１ａ　注入層、　１２　第２フォトレジスト、　１３　分離層、　１４　第２絶縁膜、　１５　ソースコンタクトホール、　１６　ドレインコンタクトホール、　１７　ソース電極、　１８　ドレイン電極、　１９　ゲート開口部、　２０　ゲート絶縁膜、　２１　ゲート電極、　２２　ソースフィールドプレート電極、　２３　第３絶縁膜、　２４　ドレインビアホール、　２５　ドレインビア電極、　２６　第１層間絶縁膜、　２７　第１層間コンタクトホール、　２８　ソース配線、　２９　ゲート配線、　３０　第２層間絶縁膜、　３１　第２層間コンタクトホール、　３２　ソースパッド、　３３　ドレインパッド、　３４　ユニットセル、　３５　ソースフィールドプレート配線、　３６　ソースビア電極、　３７　ドレイン配線、　Ｒｎ　島の重心と島の重心から最も近い島の外周との間の距離、Ｒｆ　島の重心と島の重心から最も遠い島の外周との間の距離。

Claims (14)

  1. 　窒化ガリウムとは異なる材料からなる半導体基板と、
    　前記半導体基板の上に形成されたバッファ層と、
    　前記バッファ層の上に島状に複数形成され、それぞれの前記島の外縁部の下方において前記バッファ層と非接触になるようにボイドが設けられた窒化ガリウム結晶領域と、
    　前記窒化ガリウム結晶領域の上に接して形成され、平面視で前記島の外周側に設けられた外側電極と、
    　前記窒化ガリウム結晶領域の上に形成されたゲート絶縁膜と、
    　前記ゲート絶縁膜の上に接して形成され、平面視で前記外側電極よりも前記島の内側に設けられたゲート電極と、
    　前記窒化ガリウム結晶領域の上に接して形成され、平面視で前記ゲート電極よりも前記島の内側に設けられた内側電極と
    　を備えた半導体装置。
  2. 　前記ボイドは、前記島の外周方向において連続して設けられることを特徴とする、請求項１に記載の半導体装置。
  3. 　前記窒化ガリウム結晶領域の表面に少なくとも１か所以上形成され、前記内側電極と前記外側電極との少なくとも一方に接し、不純物濃度が１×１０１８ｃｍ―３以上である、高濃度領域をさらに備えることを特徴とする、請求項１または請求項２に記載の半導体装置。
  4. 　前記島の重心と前記重心から最も近い前記島の外周との間の距離Ｒｎに対する、前記重心と前記重心から最も遠い前記外周との間の距離Ｒｆの比Ｒｆ／Ｒｎが２以下であることを特徴とする、請求項１から請求項３のいずれか１項に記載の半導体装置。
  5. 　前記外側電極および前記ゲート電極は、平面視でリング型であることを特徴とする、請求項１から請求項４のいずれか１項に記載の半導体装置。
  6. 　前記島は、平面視において周期的に形成され、正六角形の形状を有することを特徴とする、請求項１から請求項５のいずれか１項に記載の半導体装置。
  7. 　前記窒化ガリウム結晶領域の前記外縁部に形成された非晶質窒化ガリウムまたは多結晶窒化ガリウムを含む分離層をさらに有し、前記分離層の表面には絶縁膜が形成されることを特徴とする、請求項１から請求項６のいずれか１項に記載の半導体装置。
  8. 　前記半導体基板は、シリコン基板であることを特徴とする、請求項１から請求項７までのいずれか１項に記載の半導体装置。
  9. 　前記窒化ガリウム結晶領域の上方の前記内側電極の上と前記ゲート電極の上とに形成され、前記内側電極の上と前記ゲート電極の上とに当該膜を貫通する第１層間コンタクトホールが設けられた第１層間絶縁膜と、
    　前記第１層間絶縁膜の上と前記内側電極の上の前記第１層間コンタクトホールの内部とに形成され、前記内側電極に接する内側配線と、
    　前記第１層間絶縁膜の上と前記ゲート電極の上の前記第１層間コンタクトホールの内部とに形成され、前記島の上にそれぞれ形成された前記ゲート電極に接するゲート配線と、
    　前記第１層間絶縁膜と前記内側配線と前記ゲート配線との上に形成され、前記内側配線の上に当該膜を貫通する第２層間コンタクトホールが設けられた、第２層間絶縁膜と、
    　前記第２層間絶縁膜の上と前記第２層間コンタクトホールの内部とに形成され、前記島の上にそれぞれ形成された前記内側電極に接する上部配線と、
    　前記島の上にそれぞれ形成された前記外側電極および、前記半導体基板に接するビア電極と、
    　前記半導体基板の裏面側に形成され、前記半導体基板を介して前記ビア電極と電気的に接続される下部電極パッドと
    　をさらに備えることを特徴とする、請求項１から請求項８のいずれか１項に記載の半導体装置。
  10. 　前記上部配線は、隣り合う前記島の間の上と前記島の上とを、複数の前記島に渡って覆うように面状に形成されることを特徴とする、請求項９に記載の半導体装置。
  11. 　前記ボイドの一部を代替して配置され、前記窒化ガリウム結晶領域と前記バッファ層とに接して形成される絶縁性の補助層をさらに備え、前記補助層の熱膨張係数は、前記窒化ガリウム結晶領域の下部を構成する格子緩和層と前記半導体基板との熱膨張係数の間の範囲にあることを特徴とする、請求項１から請求項１０のいずれか１項に記載の半導体装置。
  12. 　窒化ガリウムとは異なる材料からなる半導体基板の上にバッファ層を形成する工程と、
    　前記バッファ層の上に窒化ガリウム系エピタキシャル成長を阻害する補助層を形成し、フォトリソグラフィとエッチングとにより前記補助層をパターニングして前記バッファ層を部分的に露出させる工程と、
    　前記バッファ層および前記補助層の上に、窒化ガリウム結晶領域を形成する工程と、
    　前記補助層をウェットエッチングにより除去し、前記窒化ガリウム結晶領域の外縁部の下方において前記窒化ガリウム結晶領域と前記バッファ層とが非接触になるようにボイドを形成する工程と
    　を備え、
    　前記ボイドを形成する工程の後に、加熱温度を１０００℃以上とする処理工程を有する
    　半導体装置の製造方法。
  13. 　前記処理工程の前に、前記窒化ガリウム結晶領域の表面に少なくとも１か所以上、不純物濃度が１×１０１８ｃｍ―３以上となる領域をイオン注入で形成する、イオン注入工程をさらに有することを特徴とする、請求項１２に記載の半導体装置の製造方法。
  14. 　前記ウェットエッチングにおいて、前記補助層の一部を残すことを特徴とする、請求項１２または請求項１３に記載の半導体装置の製造方法。
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