WO2023035613A1 - 像素电路及其驱动方法、显示面板 - Google Patents

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pole
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盖翠丽
李俊峰
邢汝博
郭恩卿
潘康观
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昆山国显光电有限公司
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    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Definitions

  • Embodiments of the present application provide a pixel circuit, a driving method thereof, and a display panel, so as to improve the uniformity of display brightness.
  • the first lighting control module is connected between the first power supply and the first end of the driving module, and is configured to transmit the voltage provided by the first power supply to the first end of the driving module after being turned on;
  • the pixel circuit provided by the embodiment of the present application can improve the uniformity of display brightness by changing the connection relationship of the circuit.
  • the pixel circuit includes an initialization module, a first storage module, a second storage module, a driving module, a data writing module, a first light emitting control module and a light emitting module, and the first light emitting control module is connected to the first power supply and the first light emitting module of the driving module.
  • the data writing module is connected between the control terminal of the driving module and the data line
  • the light-emitting module is connected between the second terminal of the driving module and the second power supply
  • the initialization module is used to control the driving module during the initialization stage.
  • the initialization of the control terminal of the driving module and the writing of the data voltage are respectively implemented through two independent paths, and threshold compensation is performed before writing the data voltage to the control terminal of the driving module. It is precisely because the initialization of the control terminal of the drive module and the writing of data voltage are realized through different paths, and the initialization voltage is continuously written to the control terminal of the drive module during the compensation phase, so that the compensation phase and the data writing phase do not affect each other, thus Makes the compensation time adjustable.
  • FIG. 3 is a schematic structural diagram of another pixel circuit provided by an embodiment of the present application.
  • FIG. 4 is a schematic structural diagram of another pixel circuit provided by an embodiment of the present application.
  • FIG. 8 is a schematic structural diagram of another pixel circuit provided by an embodiment of the present application.
  • FIG. 9 is a schematic structural diagram of another pixel circuit provided by an embodiment of the present application.
  • the pixel circuit provided by the embodiment of the present application can improve the uniformity of display brightness by changing the connection relationship of the circuit.
  • the pixel circuit includes an initialization module, a first storage module, a second storage module, a driving module, a data writing module, a first light emitting control module and a light emitting module, and the first light emitting control module is connected to the first power supply and the first light emitting module of the driving module.
  • the data writing module is connected between the control terminal of the driving module and the data line
  • the light-emitting module is connected between the second terminal of the driving module and the second power supply
  • the initialization module is set to control the driving module during the initialization stage.
  • the initialization of the control terminal of the driving module 140 and the initialization of the light emitting module 170 may be implemented through two different paths.
  • Fig. 2 is a schematic structural diagram of another pixel circuit provided by the embodiment of the present application
  • Fig. 3 is a schematic structural diagram of another pixel circuit provided by the embodiment of the present application.
  • the initialization module 110 includes a first initialization module 111 and a second initialization module 112 .
  • the control terminal of the data writing module 150 is connected to the second scanning line S2 , the first terminal of the data writing module 150 is connected to the data line Data, and the second terminal of the data writing module 150 is connected to the control terminal of the driving module 140 .
  • the control end of the second initialization module 112 is connected to the third scanning line S3, the first end of the second initialization module 112 is connected to the second initialization signal line Reset2, and the second end of the second initialization module 112 is connected to the first end of the light emitting module 170 .
  • the gate of the third transistor T3 is connected to the first scanning line S1, the first pole of the third transistor T3 is connected to the first initialization signal line Reset1, the second pole of the third transistor T3 is connected to the gate of the first transistor T1,
  • the first pole of the first transistor T1 is connected to the second pole of the fifth transistor T5, the first pole of the fifth transistor T5 is connected to the first power supply VDD, the gate of the fifth transistor T5 is connected to the light emission control signal line EM, and the first
  • the second pole of the transistor T1 is connected to the first pole of the light emitting diode D1, and the second pole of the light emitting diode D2 is connected to the second power supply VSS.
  • the gate of the second transistor T2 is connected to the second scanning line S2, the first pole of the second transistor T2 is connected to the data line Data, the second pole of the second transistor T2 is connected to the gate of the first transistor T1; the fourth transistor The gate of T4 is connected to the third scanning line S3, the first electrode of the fourth transistor T4 is connected to the second initialization signal line Reset2, and the second electrode of the fourth transistor T4 is connected to the second electrode of the first transistor T1.
  • the signal output by the first scan line S1 is at high level
  • the signal output by the second scan line S2 is at low level
  • the signal output by the third scan line S3 is at high level
  • the signal output by the light emission control signal line EM is at a high level, therefore, the third transistor T3 , the fourth transistor T4 and the fifth transistor T5 are turned on, and the second transistor T2 is turned off.
  • the data writing module 150 writes the data voltage Vdata on the data line Data into the control terminal of the driving module 140 .
  • the compensation phase since the first storage module 120 has stored the threshold voltage of the driving module 140, after writing the data voltage Vdata to the control terminal of the driving module 140, the voltage stored by the first storage module 120 is consistent with the data voltage Vdata and the threshold voltage voltages are linked.
  • the first scanning line S1 outputs a high-level first scanning signal
  • the second scanning line S2 outputs a low-level second scanning signal
  • the third scanning line S3 outputs a high-level third scanning signal
  • the luminescence control signal line EM outputs a low-level or high-level luminescence control signal, respectively controls the first initialization module 111 and the second initialization module 112 to turn on, controls the data writing module 150 to turn off, and controls the first luminescence control module 160 is turned on or off.
  • the first initialization voltage V0 output by the first initialization signal line Reset1 is written into the gate of the first transistor T1 and the first terminal of the first capacitor Cst1 to initialize the potential of the gate of the first transistor T1 .
  • the second initialization voltage Vref is lower than the first initialization voltage V0, and the first initialization voltage V0 is lower than the turn-on voltage of the LED D1, so as to ensure that the LED D1 does not emit light during the initialization phase.
  • the first transistor T1 is an N-type transistor, setting the second initialization voltage Vref to be lower than the first initialization voltage V0 can make the voltage difference between the gate and the second electrode of the first transistor T1 (that is, the voltage difference between the first transistor T1
  • the gate-source voltage of T1 is a positive voltage, which is favorable for turning on the first transistor T1.
  • the first scan line S1 outputs a high-level first scan signal
  • the second scan line S2 outputs a low-level second scan signal
  • the third scan line S3 outputs a low-level third scan signal
  • the light emission control signal line EM outputs a high level light emission control signal, respectively controls the first initialization module 111 and the first light emission control module 160 to be turned on, and controls the data writing module 150 and the second initialization module 112 to be turned off.
  • the driving module 140 is in the on state, and the first power supply VDD charges the third node N3, so that the voltage of the third node N3 gradually increases from Vref.
  • the potential of the control terminal of the driving module 140 is always the first initialization voltage V0. Therefore, when the voltage of the third node N3 rises to V0-Vth, the first transistor T1 is turned off.
  • Vth is the threshold voltage of the first transistor T1.
  • the first scan line S1 outputs a low-level first scan signal
  • the second scan line S2 outputs a high-level second scan signal
  • the third scan line S3 outputs a low-level third scan signal.
  • the light emission control signal line EM outputs a low level light emission control signal, respectively controls the data writing module 150 to turn on, and controls the first initialization module 111, the second initialization module 112 and the first light emission control module 160 to turn off.
  • the data voltage Vdata on the data line Data is written into the gate of the first transistor T1 through the second transistor T2.
  • the voltage change at both ends of the first capacitor Cst1 is the same (charge conservation), so , the voltage variation Vdata-V0 of the first node N1 is coupled to the third node N3 through the first capacitor Cst1, since the third node N3 is connected between the first capacitor Cst1 and the second capacitor Cst2, the voltage of the third node N3
  • the capacitance of the capacitor Cst1, c2 is the capacitance of the second capacitor Cst2.
  • the first scan line S1, the second scan line S2, the third scan line S3 and the light emission control signal line EM are respectively connected to the gate drive circuit
  • the data line Data is connected to the data drive circuit or the display drive chip, That is, the light emission control signal, the first scan signal, the second scan signal and the third scan signal can be respectively output by the gate drive circuit, and the data signal can be output by the data drive circuit or the display drive chip.
  • the initialization module 110 includes a first initialization module 111 and a second initialization module 112; the first initialization module 111 is connected between the control terminal of the drive module 140 and the first initialization signal line Reset1, The second initialization module 112 is connected between the first terminal of the light emitting module 170 and the second initialization signal line Reset2.
  • the first initialization module 111 and the second initialization module 112 are controlled to be turned on, and the data writing module 150 and the first lighting control module 160 are controlled to be turned off; in the data writing phase t3, the control The data writing module 150 is turned on, and the first initialization module 111 , the second initialization module 112 and the first lighting control module 160 are controlled to be turned off.
  • the first light-emitting control module 160 is controlled to be turned on, and the first initialization module 111 , the second initialization module 112 and the data writing module 150 are controlled to be turned off.
  • the embodiment of the present application also provides a display panel, the display panel includes the pixel circuit provided in any embodiment of the present application, so the display panel provided in the embodiment of the present application also has the advantages described in any of the above embodiments. Effect.
  • Fig. 14 is a schematic structural diagram of a display panel provided by the embodiment of the present application. Referring to Fig. 14, the display panel can be the panel of the mobile phone shown in Fig. 14, or any panel of an electronic product with a display function, including but not Limited to the following categories: TVs, notebook computers, desktop monitors, tablet computers, digital cameras, smart bracelets, smart glasses, vehicle displays, medical equipment, industrial control equipment, touch interactive terminals, etc., the embodiment of this application does not make special limited.

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Abstract

本申请实施例公开了一种像素电路及其驱动方法、显示面板，该像素电路包括初始化模块、第一存储模块、第二存储模块、驱动模块、数据写入模块、第一发光控制模块和发光模块；第一发光控制模块连接于第一电源和驱动模块的第一端之间，数据写入模块连接于驱动模块的控制端和数据线之间，发光模块连接于驱动模块的第二端和第二电源之间，初始化模块设置为在初始化阶段向驱动模块的控制端以及发光模块写入初始化电压，并在补偿阶段持续向驱动模块的控制端写入初始化电压。本申请实施例提供的技术方案将驱动模块的控制端的初始化和写入数据电压分别通过两个独立路径实现，使得补偿时间可调，以补偿较大范围内的阈值电压波动，改善显示画质的均一性。

Description

像素电路及其驱动方法、显示面板
本申请要求在2021年09月10日提交中国专利局、申请号为202111060763.1的中国专利申请的优先权，以上申请的全部内容通过引用结合在本申请中。
技术领域
本申请实施例涉及显示技术领域，尤其涉及一种像素电路及其驱动方法、显示面板。
背景技术
有机发光二极管显示面板是通过电流驱动的方式进行发光，因此驱动器件的特性会影响显示灰阶亮度，当不同像素对应的驱动器件的特征差异过大时，容易出现画质不均的现象。
相关技术通常采用对像素电路的阈值电压进行补偿的方式来提高整个显示画面的亮度均匀性，但是在相关的技术方案中，像素电路的补偿时间受到限制，导致阈值电压补偿范围较小，不能满足显示亮度均一性的要求。
发明内容
本申请实施例提供一种像素电路及其驱动方法、显示面板，以提高显示亮度的均一性。
第一方面，本申请实施例提供了一种像素电路，包括初始化模块、第一存储模块、第二存储模块、驱动模块、数据写入模块、第一发光控制模块和发光模块；
所述第一发光控制模块连接于第一电源和所述驱动模块的第一端之间，设置为导通后将所述第一电源提供的电压传输至所述驱动模块的第一端；
所述数据写入模块连接于所述驱动模块的控制端和数据线之间，设置为在数据写入阶段向所述驱动模块的控制端传输所述数据线提供的数据电压；
所述发光模块连接于所述驱动模块的第二端和第二电源之间；
所述第一存储模块连接于所述驱动模块的控制端，设置为存储所述驱动模块的控制端的电压；所述第二存储模块用于存储所述驱动模块的第一端或者第二端的电压；
所述初始化模块设置为在初始化阶段向所述驱动模块的控制端以及所述发光模块写入初始化电压，对所述驱动模块的控制端以及所述发光模块进行初始 化，并在补偿阶段持续向所述驱动模块的控制端写入初始化电压。
第二方面，本申请实施例还提供了一种像素电路的驱动方法，所述像素电路包括：初始化模块、第一存储模块、第二存储模块、驱动模块、数据写入模块、第一发光控制模块和发光模块；所述第一发光控制模块连接于第一电源和所述驱动模块的第一端之间，所述数据写入模块连接于所述驱动模块的控制端和数据线之间，所述发光模块连接于所述驱动模块的第二端和第二电源之间，所述第一存储模块连接于所述驱动模块的控制端，设置为存储所述驱动模块的控制端的电压，所述第二存储模块设置为存储所述驱动模块的第一端或者第二端的电压；
所述像素电路的驱动方法包括：
在初始化阶段，通过所述初始化模块向所述驱动模块的控制端以及所述发光模块写入初始化电压，对所述驱动模块的控制端以及所述发光模块进行初始化，并在补偿阶段持续向所述驱动模块的控制端写入初始化电压；
在数据写入阶段，通过所述数据写入模块向所述驱动模块的控制端传输所述数据线提供的数据电压。
第三方面，本申请实施例还提供了一种显示面板，所述显示面板包括本申请任意实施例所提供的像素电路。
本申请实施例提供的像素电路通过改变电路连接关系，能够改善显示亮度的均一性问题。该像素电路包括初始化模块、第一存储模块、第二存储模块、驱动模块、数据写入模块、第一发光控制模块和发光模块，第一发光控制模块连接于第一电源和驱动模块的第一端之间，数据写入模块连接于驱动模块的控制端和数据线之间，发光模块连接于驱动模块的第二端和第二电源之间，初始化模块用于在初始化阶段向驱动模块的控制端以及发光模块写入初始化电压，对驱动模块的控制端以及发光模块进行初始化，并在补偿阶段持续向驱动模块的控制端写入初始化电压。本申请实施例提供的技术方案将驱动模块的控制端的初始化和写入数据电压分别通过两个独立路径实现，在向驱动模块的控制端写入数据电压之前进行阈值补偿。正是因为驱动模块的控制端的初始化和写入数据电压通过不同路径实现，且在补偿阶段持续向驱动模块的控制端写入初始化电压，使得补偿阶段与数据写入阶段之间互不影响，从而使得补偿时间可调。通过调整对阈值电压的补偿时间，能够补偿较大范围内的阈值电压波动，使得驱动模块的阈值电压得到完全补偿，从而能够减小不同像素对应的驱动模块特性的差异，进而有利于改善显示亮度的差异，提高显示画质的均一性。
附图说明
图1为本申请实施例提供的一种像素电路的结构示意图；
图2为本申请实施例提供的另一种像素电路的结构示意图；
图3为本申请实施例提供的另一种像素电路的结构示意图；
图4为本申请实施例提供的另一种像素电路的结构示意图；
图5为本申请实施例提供的一种像素电路的驱动时序图；
图6为本申请实施例提供的另一种像素电路的驱动时序图；
图7为本申请实施例提供的另一种像素电路的结构示意图；
图8为本申请实施例提供的另一种像素电路的结构示意图；
图9为本申请实施例提供的另一种像素电路的结构示意图；
图10为本申请实施例提供的另一种像素电路的结构示意图；
图11为本申请实施例提供的另一种像素电路的驱动时序图；
图12为本申请实施例提供的另一种像素电路的结构示意图；
图13为本申请实施例提供的一种像素电路的驱动方法的流程图；
图14为本申请实施例提供的一种显示面板的结构示意图。
具体实施方式
下面结合附图和实施例对本申请作进一步的详细说明。可以理解的是，此处所描述的具体实施例仅仅用于解释本申请，而非对本申请的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与本申请相关的部分而非全部结构。
正如背景技术所述，相关技术中的像素电路不能满足显示亮度均一性的要求。出现上述问题的原因在于，像素电路进行阈值电压补偿过程中，通常采用数据写入和阈值补偿同时进行的方式，通过控制数据写入模块导通，对驱动模块的阈值电压进行补偿，由此补偿时间会受到数据写入模块导通时间的限制，使得阈值补偿时间固定，导致在数据写入结束后，阈值电压未得到完全补偿，从而使得阈值电压补偿范围有限，针对不同像素的驱动电路来说，像素电路之间仍存在差异，导致像素电路产生的驱动电流不同，进而影响显示亮度的均一性。
针对上述问题，本申请实施例提供一种新型像素电路结构，以提高显示亮度的均一性。图1为本申请实施例提供的一种像素电路的结构示意图，参考图1， 本申请实施例提供的像素电路包括初始化模块110、第一存储模块120、第二存储模块130、驱动模块140、数据写入模块150、第一发光控制模块160和发光模块170；第一发光控制模块160连接于第一电源VDD和驱动模块140的第一端之间，设置为导通后将第一电源VDD提供的电压传输至驱动模块140的第一端；数据写入模块150连接于驱动模块140的控制端和数据线Data之间，设置为在数据写入阶段向驱动模块140的控制端传输数据线Data提供的数据电压。
发光模块170连接于驱动模块140的第二端和第二电源VSS之间；第一存储模块120连接于驱动模块140的控制端，设置为存储驱动模块140的控制端的电压；第二存储模块130设置为存储驱动模块140的第一端或者第二端的电压；初始化模块110设置为在初始化阶段向驱动模块140的控制端以及发光模块170写入初始化电压，对驱动模块140的控制端以及发光模块170进行初始化，并在补偿阶段持续向驱动模块140的控制端写入初始化电压。
具体地，初始化模块110分别与驱动模块140的控制端和发光模块170的第一端连接，设置为将初始化信号线Reset上的初始化电压传输至驱动模块140的控制端和发光模块170的第一端，可以向驱动模块140的控制端和发光模块170的第一端分别传输不同的初始化电压，以对驱动模块140的控制端和发光模块170的第一端进行初始化。第一存储模块120与驱动模块140的控制端连接。在初始化阶段，初始化模块110导通，分别向驱动模块140的控制端和发光模块170的第一端传输初始化电压，以对驱动模块140的控制端和发光模块170的第一端的电位进行初始化。本申请实施例提供的像素电路的工作过程可以至少包括初始化阶段、补偿阶段和数据写入阶段，如图1所示，在补偿阶段，第一发光控制模块160导通，用于将第一电源VDD上的电压传输至驱动模块140的第一端，驱动模块140导通，驱动模块140的第二端的电位逐渐变化，由于初始化模块110在补偿阶段持续向驱动模块140的控制端写入初始化电压，因此，当驱动模块140的第二端电位变化至初始化电压与驱动模块140的阈值电压之差的绝对值时，驱动模块140关断，第一存储模块120存储了驱动模块140的阈值电压。在补偿阶段，由于初始化模块110持续向驱动模块140的控制端写入初始化电压，因此，数据写入模块150处于关断状态，无法向驱动模块140的控制端写入数据线Data上的数据电压。因此，补偿阶段的时长由初始化模块110和第一发光控制模块160的导通时长决定，与数据写入模块150的导通时长无关。也就是说，对驱动模块140的控制端进行初始化和写入数据电压分别通过两个独立的路径实现，使得数据写入阶段和补偿阶段互不影响，并在补偿阶 段持续向驱动模块140的控制端写入初始化电压，通过控制初始化模块110和第一发光控制模块160的导通时长来调节补偿时长，可以补偿较大范围的阈值电压波动，使得阈值电压得到完全补偿。
需要说明的是，图1仅是示例性地示出了第一存储模块120、第二存储模块130连接于驱动模块140的第二端，并不是对此进行限制。在其他实施例中，第二存储模块130还可以连接于第一电源VDD和驱动模块140的第一端之间，以存储驱动模块130的第一端的电压。
本申请实施例提供的像素电路通过改变电路连接关系，能够改善显示亮度的均一性问题。该像素电路包括初始化模块、第一存储模块、第二存储模块、驱动模块、数据写入模块、第一发光控制模块和发光模块，第一发光控制模块连接于第一电源和驱动模块的第一端之间，数据写入模块连接于驱动模块的控制端和数据线之间，发光模块连接于驱动模块的第二端和第二电源之间，初始化模块设置为在初始化阶段向驱动模块的控制端以及发光模块写入初始化电压，对驱动模块的控制端以及发光模块进行初始化，并在补偿阶段持续向驱动模块的控制端写入初始化电压。本申请实施例提供的技术方案将驱动模块的控制端的初始化和写入数据电压分别通过两个独立路径实现，在向驱动模块控制端写入数据电压之前进行阈值补偿。正是因为驱动模块的控制端的初始化和写入数据电压通过不同路径实现，且在补偿阶段持续向驱动模块的控制端写入初始化电压，使得补偿阶段与数据写入阶段之间互不影响，从而使得补偿时间可调。通过调整对阈值电压的补偿时间，能够补偿较大范围内的阈值电压波动，使得驱动模块的阈值电压得到完全补偿，从而能够减小不同像素对应的驱动模块特性的差异，进而有利于改善显示亮度的差异，提高显示画质的均一性。
可选地，对驱动模块140的控制端的初始化和发光模块170的初始化可以通过两条不同的路径实现。图2为本申请实施例提供的另一种像素电路的结构示意图，图3为本申请实施例提供的另一种像素电路的结构示意图，参考图2和图3，在上述技术方案的基础上，初始化模块110包括第一初始化模块111和第二初始化模块112。
第一初始化模块111连接于驱动模块140的控制端和第一初始化信号线Reset1之间，第一初始化模块111设置为导通后将第一初始化信号线Reset1提供的第一初始化电压V0传输至驱动模块140的控制端。
第二初始化模块112连接于发光模块170的第一端和第二初始化信号线Reset2之间，发光模块170的第二端连接第二电源VSS，第二初始化模块112 设置为在导通后将第二初始化信号线Reset2提供的第二初始化电压Vref传输至发光模块170的第一端。
进一步地，参考图3，第一初始化模块111的控制端连接第一扫描线S1，第一初始化模块111的第一端连接第一初始化信号线Reset1，第一初始化模块111的第二端与驱动模块140的控制端连接。
数据写入模块150的控制端连接第二扫描线S2，数据写入模块150的第一端连接数据线Data，数据写入模块150的第二端与驱动模块140的控制端连接。
第二初始化模块112的控制端连接第三扫描线S3，第二初始化模块112的第一端连接第二初始化信号线Reset2，第二初始化模块112的第二端与发光模块170的第一端连接。
第一发光控制模块160的控制端连接发光控制信号线EM，第一发光控制模块160的第一端连接第一电源VDD，第一发光控制模块160的第二端与驱动模块140的第一端连接，驱动模块140的第二端与发光模块170的第一端连接。
第一存储模块120的第一端与驱动模块140的控制端连接，第一存储模块120的第二端与驱动模块140的第二端连接；第二存储模块130的第一端连接第一电源VDD，第二存储模块130的第二端与驱动模块140的第二端连接。
需要说明的是，为了方便描述技术方案，在本实施例中，第一电源及其输出的电压均可用VDD表示，第二电源及其输出的电压均可用VSS表示，扫描线及其输出的扫描信号也可用相同的标记表示。
进一步地，图4为本申请实施例提供的另一种像素电路的结构示意图，可对应图3所示像素电路的具体结构示意图，参考图3和4，驱动模块140包括第一晶体管T1，数据写入模块150包括第二晶体管T2，第一初始化模块111包括第三晶体管T3，第二初始化模块112包括第四晶体管T4，第一发光控制模块160包括第五晶体管T5，第一存储模块120包括第一电容Cst1，第二存储模块130包括第二电容Cst2，发光模块170包括发光二极管D1。
第三晶体管T3的栅极与第一扫描线S1连接，第三晶体管T3的第一极与第一初始化信号线Reset1连接，第三晶体管T3的第二极与第一晶体管T1的栅极连接，第一晶体管T1的第一极与第五晶体管T5的第二极连接，第五晶体管T5的第一极与第一电源VDD连接，第五晶体管T5的栅极连接发光控制信号线EM，第一晶体管T1的第二极与发光二极管D1的第一极连接，发光二极管D2的第二极与第二电源VSS连接。
第二晶体管T2的栅极与第二扫描线S2连接，第二晶体管T2的第一极与数 据线Data连接，第二晶体管T2的第二极与第一晶体管T1的栅极连接；第四晶体管T4的栅极与第三扫描线S3连接，第四晶体管T4的第一极与第二初始化信号线Reset2连接，第四晶体管T4的第二极与第一晶体管T1的第二极连接。
第一电容Cst1的第一端与第一晶体管T1的栅极连接，第一电容Cst1的第二端与第一晶体管T1的第二极连接，第二电容Cst2的第一端与第一电源VDD连接，第二电容Cst2的第二端与第一晶体管T1的第二极连接。
如图4所示，晶体管T1～T5均为N型晶体管。图5为本申请实施例提供的一种像素电路的驱动时序图，适用于图4所示的像素电路。结合图4和图5，本申请实施例提供的像素电路的工作过程包括初始化阶段t1，补偿阶段t2，数据写入阶段t3和发光阶段t4。
在初始化阶段t1，第一扫描线S1输出的信号为高电平，第二扫描线S2输出的信号为低电平，第三扫描线S3输出的信号为高电平，发光控制信号线EM输出的信号为低电平，因此，第三晶体管T3和第四晶体管T4导通，第二晶体管T2和第五晶体管T5关断。第一初始化信号线Reset1输出的第一初始化电压V0写入至第一晶体管T1的栅极和第一电容Cst1的第一端，对第一晶体管T1的栅极电位初始化。第二初始化信号线Reset2输出的第二初始化电压Vref写入至发光二极管D1的第一极和第一电容Cst1的第二端，对发光二极管D1的第一极的电位进行初始化。在此阶段，第一节点N1的电压VN1＝V0，第三节点N3的电压VN3＝Vref。
在本实施例中，第二初始化电压Vref小于第一初始化电压V0，且第一初始化电压V0小于发光二极管D1的起亮电压，以保证在初始化阶段发光二极管D1不发光。此外，由于第一晶体管T1为N型晶体管，将第二初始化电压Vref设置为小于第一初始化电压V0，能够使得第一晶体管T1的栅极和第二极之间的电压差(即第一晶体管T1的栅源电压)为正电压，有利于导通第一晶体管T1。
在补偿阶段t2，第一扫描线S1输出的信号为高电平，第二扫描线S2输出的信号为低电平，第三扫描线S3输出的信号为低电平，发光控制信号线EM输出的信号为高电平，因此，第三晶体管T3和第五晶体管T5导通，第二晶体管T2和第四晶体管T4关断。由于第一晶体管T1处于导通状态，第一电源VDD向第三节点N3充电，使得第三节点N3的电压从Vref逐渐升高。由于第三晶体管T3持续导通，第一晶体管T1的栅极电位一直为第一初始化电压V0，因此，当第三节点N3的电压(也即第一晶体管T1的第二极电压)升高至V0－Vth时，第一晶体管T1关断。其中，Vth为第一晶体管T1的阈值电压。当第一晶体管 T1关断时，第三节点N3的电位存储在第一电容Cst上。
进一步地，在补偿阶段t2，可以通过控制第三晶体管T3和第五晶体管T5的导通时间，来保证第三节点N3的电压升高至V0－Vth，避免出现补偿不完全的问题。
在数据写入阶段t3，第一扫描线S1输出的信号为低电平，第二扫描线S2输出的信号为高电平，第三扫描线S3输出的信号为低电平，发光控制信号线EM输出的信号为低电平，因此，第三晶体管T3、第四晶体管T4和第五晶体管T5关断，第二晶体管T2导通。数据线Data上的数据电压Vdata通过第二晶体管T2写入至第一晶体管T1的栅极，由于第一电容Cst1的耦合作用，第一电容Cst1两端电压的变化量相同(电荷守恒)，因此，第一节点N1的电压变化量Vdata－V0通过第一电容Cst1耦合到第三节点N3，由于第三节点N3连接于第一电容Cst1和第二电容Cst2之间，因此第三节点N3的电压变化量与第一电容Cst1和第二电容Cst2的容值相关，第三节点N3的电压具体可表示为VN3＝V0－Vth+a(Vdata－V0)，其中，a＝c1/(c1+c2)，c1为第一电容Cst1的容值，c2为第二电容Cst2的容值。
在发光阶段t4，第一扫描线S1输出的信号为低电平，第二扫描线S2输出的信号为低电平，第三扫描线S3输出的信号为低电平，发光控制信号线EM输出的信号为高电平，因此，第二晶体管T2、第三晶体管T3和第四晶体管T4关断，第五晶体管T5导通。第一晶体管T1产生驱动电流I驱动发光二极管D1发光。驱动电流可表示为：
Figure PCTCN2022086949-appb-000001
其中，μ为第一晶体管T1的电子迁移率，Cox为第一晶体管T1的单位面积的沟道电容，W/L为第一晶体管T1的宽长比。
根据上式可知，发光二极管D1的发光电流与数据电压Vdata和第一初始化电压V0相关，不受第二电源电压VSS的影响，因此可以补偿第二电源VSS的IR drop(电源电压降)。且发光电流也不受发光二极管D1老化导致的跨压电压变化的影响，能够补偿发光二极管D1老化对发光电流的影响。
图6为本申请实施例提供的另一种像素电路的驱动时序图，同样适用于图4所示的像素电路，图6和图5所示的驱动时序的区别在于第五晶体管T5的导通状态不同，其中，针对图5所示驱动时序，在初始化阶段t1第五晶体管T5关断；针对图6所示驱动时序，在初始化阶段t1第五晶体管T5导通。
在本实施例中，在初始化阶段t1，第一扫描线S1输出的信号为高电平，第二扫描线S2输出的信号为低电平，第三扫描线S3输出的信号为高电平，发光控制信号线EM输出的信号为高电平，因此，第三晶体管T3、第四晶体管T4和第五晶体管T5导通，第二晶体管T2关断。由于第五晶体管T5导通，第一电源VDD、第五晶体管T5、第一晶体管T1、第四晶体管T4和第二初始化信号线之间形成通路，有大电流流过第一晶体管T1，可以改善第一晶体管T1在上一帧显示画面中因不同偏置电压造成的迟滞现象，从而有利于进一步改善显示画面的均一性。
其他阶段的工作过程与图5所示驱动时序的工作过程相同，在此不再赘述。
可选地，图7为本申请实施例提供的另一种像素电路的结构示意图，参考图7，在上述技术方案的基础上，本申请实施例提供的像素电路还包括第二发光控制模块180，第二发光控制模块180包括第六晶体管T6；第六晶体管T6的栅极与发光控制信号线EM连接，第六晶体管T6的第一极与第一晶体管T1的第二极连接，第六晶体管T6的第二极与发光二极管D1的第一极连接。
具体地，在本实施例中，第二发光控制模块180和第一发光控制模块160连接同一发光控制信号线EM，在发光阶段t4，由第五晶体管T5和第六晶体管T6共同控制发光二极管D1发光。其中，第六晶体管T6不会影响初始化阶段t1、补偿阶段t2和数据写入阶段t3的工作过程，也即，图5和图6所示的像素电路的驱动时序也适用于图7所示的像素电路，其具体工作过程可参考上述实施例中的相关描述，在此不再赘述。
当然，在其他实施例中，第二发光控制模块180的设置位置可以改变。图8为本申请实施例提供的另一种像素电路的结构示意图，参考图8，本申请实施例提供的像素电路还包括第二发光控制模块180，第二发光控制模块180包括第六晶体管T6；第六晶体管T6的栅极与发光控制信号线EM连接，第一电容Cst1的第二端通过第六晶体管T6与第一晶体管T1的第二极连接，其工作过程不发生改变。
作为本申请实施例提供的另一种可选实施方式，上述各晶体管的类型还可以为P型晶体管。图9为本申请实施例提供的另一种像素电路的结构示意图， 图10为本申请实施例提供的另一种像素电路的结构示意图，可对应图9所示像素电路的具体结构，参考图9和图10，第一初始化模块111的控制端连接第一扫描线S1，第一初始化模块111的第一端连接第一初始化信号线Reset1，第一初始化模块111的第二端与驱动模块140的控制端连接。
数据写入模块150的控制端连接第二扫描线S2，数据写入模块150的第一端连接数据线Data，数据写入模块150的第二端与驱动模块140的控制端连接。
第二初始化模块112的控制端连接第一扫描线S1，第二初始化模块112的第一端连接第二初始化信号线Reset2，第二初始化模块112的第二端与发光模块170的第一端连接。
第一发光控制模块160的控制端连接发光控制信号线EM，第一发光控制模块160的第一端连接第一电源VDD，第一发光控制模块160的第二端与驱动模块140的第一端连接，驱动模块140的第二端与发光模块170的第一端连接。
第一存储模块120的第一端与驱动模块140的控制端连接，第一存储模块120的第二端与驱动模块140的第一端连接；第二存储模块130的第一端连接第一电源VDD，第二存储模块130的第二端与驱动模块140的第一端连接。
进一步地，继续参考图9和10，驱动模块140包括第一晶体管T1，数据写入模块150包括第二晶体管T2，第一初始化模块111包括第三晶体管T3，第二初始化模块112包括第四晶体管T4，第一发光控制模块160包括第五晶体管T5，第一存储模块120包括第一电容Cst1，第二存储模块130包括第二电容Cst2，发光模块170包括发光二极管D1。
第三晶体管T3的栅极与第一扫描线S1连接，第三晶体管T3的第一极与第一初始化信号线Reset1连接，第三晶体管T3的第二极与第一晶体管T1的栅极连接，第一晶体管T1的第一极与第五晶体管T5的第二极连接，第五晶体管T5的第一极与第一电源VDD连接，第五晶体管T5的栅极连接发光控制信号线EM，第一晶体管T1的第二极与发光二极管D1的第一极连接，发光二极管D1的第二极与第二电源VSS连接。
第二晶体管T2的栅极与第二扫描线S2连接，第二晶体管T2的第一极与数据线Data连接，第二晶体管T2的第二极与第一晶体管T1的栅极连接；第四晶体管T4的栅极与第一扫描线S1连接，第四晶体管T4的第一极与第二初始化信号线Reset2连接，第四晶体管T4的第二极与第一晶体管T1的第二极连接。
第一电容Cst1的第一端与第一晶体管T1的栅极连接，第一电容Cst1的第二端与第一晶体管T1的第一极连接，第二电容Cst2的第一端与第一电源VDD 连接，第二电容Cst2的第二端与第一晶体管T1的第一极连接。
如图10所示，晶体管T1～T5均为P型晶体管。图11为本申请实施例提供的另一种像素电路的驱动时序图，适用于图10所示的像素电路。结合图10和图11，本申请实施例提供的像素电路的工作过程包括初始化阶段t1，补偿阶段t2，数据写入阶段t3和发光阶段t4。
在初始化阶段t1，第一扫描线S1输出的信号为低电平，第二扫描线S2输出的信号为高电平，发光控制信号线EM输出的信号为高电平，因此，第三晶体管T3和第四晶体管T4导通，第二晶体管T2和第五晶体管T5关断。第一初始化信号线Reset1输出的第一初始化电压V0写入至第一晶体管T1的栅极和第一电容Cst1的第一端，对第一晶体管T1的栅极电位初始化。第二初始化信号线Reset2输出的第二初始化电压Vref写入至发光二极管D1的第一极和第一电容Cst1的第二端，对发光二极管D1的第一极的电位进行初始化。
在本实施例中，由于第一晶体管T1为P型晶体管，第一晶体管T1的栅源电压为栅极与第一极之间(也即第一节点N1和第二节点N2之间)的电压，因此第三晶体管T3和第四晶体管T4可以采用同一扫描信号进行控制。且第一初始化电压V0等于第二初始化电压Vref，所述第一初始化电压V0小于所述第二电源VSS提供的电压，以保证发光二极管D1不发光。因此，在初始化阶段t1，第一节点N1的电压VN1＝V0＝Vref，第二节点N2的初始电压VN2＝VDD，第三节点N3的电压VN3＝Vref。由于第一初始化电压V0小于所述第二电源VSS提供的电压，因此第一节点N1和第二节点N2之间的电压为负值，有利于导通第一晶体管T1。
在补偿阶段t2，第一扫描线S1输出的信号为低电平，第二扫描线S2输出的信号为高电平，发光控制信号线EM输出的信号为高电平，其控制时序与初始化阶段t1的控制时序相同。因此，第三晶体管T3和第四晶体管T4导通，第二晶体管T2和第五晶体管T5关断。由于第五晶体管T5关断，使得第二节点N2的电压从VDD逐渐降低。由于第三晶体管T3持续导通，第一晶体管T1的栅极电位一直为第一初始化电压V0(V0＝Vref)，因此，当第二节点N2的电压(也即第一晶体管T1的第一极的电压)降低至Vref－Vth时，第一晶体管T1关断。其中，Vth为第一晶体管T1的阈值电压。当第一晶体管T1关断时，第二节点N2的电位存储在第一电容Cst上。
进一步地，由于在补偿阶段t2，第二晶体管T2处于关断状态，使得数据写入与阈值补偿之间互不影响，从而使得阈值补偿过程中的补偿时间可调，能够 在第一晶体管T1的阈值电压波动较大范围内对其进行阈值补偿，从而改善显示画面的均一性。
在数据写入阶段t3，第一扫描线S1输出的信号为高电平，第二扫描线S2输出的信号为低电平，发光控制信号线EM输出的信号为高电平，因此，第三晶体管T3、第四晶体管T4和第五晶体管T5关断，第二晶体管T2导通。数据线Data上的数据电压Vdata通过第二晶体管T2写入至第一晶体管T1的栅极，由于第一电容Cst1的耦合作用，第一电容Cst1两端电压的变化量相同(电荷守恒)，因此，第一节点N1的电压变化量Vdata－Vref通过第一电容Cst1耦合到第二节点N2，由于第二节点N2连接于第一电容Cst1和第二电容Cst2之间，因此第二节点N2的电压变化量与第一电容Cst1和第二电容Cst2的容值相关，第二节点N2的电压具体可表示为VN2＝Vref－Vth+a(Vdata－Vref)，其中，a＝c1/(c1+c2)，c1为第一电容Cst1的容值，c2为第二电容Cst2的容值。
在发光阶段t4，第一扫描线S1输出的信号为高电平，第二扫描线S2输出的信号为高电平，发光控制信号线EM输出的信号为低电平，因此，第二晶体管T2、第三晶体管T3和第四晶体管T4关断，第五晶体管T5导通。第二节点N2的电位由Vref－Vth+a(Vdata－Vref)跳变至VDD，由于第一电容Cst1的耦合作用，第一节点N1的电位跳变为Vdata+VDD－Vref+Vth－a(Vdata－Vref)第一晶体管T1产生驱动电流I驱动发光二极管D1发光。驱动电流可表示为：
Figure PCTCN2022086949-appb-000002
其中，μ为第一晶体管T1的电子迁移率，Cox为第一晶体管T1单位面积的沟道电容，W/L为第一晶体管T1的宽长比。
根据上式可知，发光二极管D1的发光电流与数据电压Vdata和初始化电压Vref相关，不受第二电源电压VSS的影响，因此可以补偿第二电源VSS的IR drop。且发光电流也不受发光二极管D1老化导致的跨压电压变化的影响，能够补偿发光二极管D1老化对发光电流的影响。
可选地，图12为本申请实施例提供的另一种像素电路的结构示意图，参考图12，在上述技术方案的基础上，本申请实施例提供的像素电路还包括第二发 光控制模块180，第二发光控制模块180包括第六晶体管T6；第六晶体管T6的栅极与发光控制信号线EM连接，第六晶体管T6的第一极与第一晶体管T1的第二极连接，第六晶体管T6的第二极与发光二极管D1的第一极连接。
具体地，在本实施例中，第二发光控制模块180和第一发光控制模块160连接同一发光控制信号线EM，在发光阶段t4，由第五晶体管T5和第六晶体管T6共同控制发光二极管D1发光。其中，第六晶体管T6不会影响初始化阶段t1、补偿阶段t2和数据写入阶段t3的工作过程，其具体工作过程可参考上述实施例中的相关描述，在此不再赘述。
本申请实施例还提供了一种像素电路的驱动方法，能够驱动本申请任意实施例所提供的像素电路。图13为本申请实施例提供的一种像素电路的驱动方法的流程图，参考图1和图13，该像素电路包括初始化模块110、第一存储模块120、第二存储模块130、驱动模块140、数据写入模块150、第一发光控制模块160和发光模块170；第一发光控制模块160连接于第一电源VSS和驱动模块140的第一端之间，数据写入模块150连接于驱动模块140的控制端和数据线Data之间，发光模块170连接于驱动模块140的第二端和第二电源VSS之间，第一存储模块120连接于驱动模块140的控制端，用于存储驱动模块140的控制端的电压，第二存储模块130用于存储驱动模块140的第一端或者第二端的电压。
本申请实施例提供的像素电路的驱动方法包括：
S110、在初始化阶段，通过初始化模块向驱动模块的控制端以及发光模块写入初始化电压，对驱动模块的控制端以及发光模块进行初始化，并在补偿阶段持续向驱动模块的控制端写入初始化电压。
具体地，在初始化阶段，初始化模块110导通，分别向驱动模块140的控制端和发光模块170的第一端传输初始化电压，以对驱动模块140的控制端和发光模块170的第一端的电位进行初始化。在补偿阶段，第一发光控制模块160导通，第一电源VDD上的电压传输至驱动模块140的第一端，驱动模块140导通，驱动模块140的第二端的电位逐渐从初始化电压升高，由于初始化模块110在补偿阶段持续向驱动模块140的控制端写入初始化电压，因此，当驱动模块140的第二端的电位升高至初始化电压与驱动模块140的阈值电压之差时，驱动模块140关断，第一存储模块120存储了驱动模块140的阈值电压。在补偿阶段，由于初始化模块110持续向驱动模块140的控制端写入初始化电压，因此数据写入模块150处于关断状态，无法向驱动模块140的控制端写入数据线Data 上的数据电压。因此，补偿阶段的时长由初始化模块110和第一发光控制模块160的导通时长决定，与数据写入模块150的导通时长无关。也就是说，对驱动模块140的控制端进行初始化和写入数据电压分别通过两个独立的路径实现，使得数据写入阶段和补偿阶段互不影响，并在补偿阶段持续向驱动模块140的控制端写入初始化电压，通过控制初始化模块110和第一发光控制模块160的导通时长来调节补偿时长，可以补偿较大范围的阈值电压波动，使得阈值电压得到完全补偿。
S120、在数据写入阶段，通过数据写入模块向驱动模块的控制端传输数据线提供的数据电压。
具体地，在数据写入阶段，数据写入模块150将数据线Data上的数据电压Vdata写入至驱动模块140的控制端。在补偿阶段，由于第一存储模块120已经存储了驱动模块140的阈值电压，因此在向驱动模块140的控制端写入数据电压Vdata后，第一存储模块120存储的电压与数据电压Vdata和阈值电压均关联。
相对于相关技术，本申请实施例提供的技术方案将驱动模块的控制端的初始化和写入数据电压分别通过两个独立路径实现，在向驱动模块控制端写入数据电压之前进行阈值补偿。正是因为驱动模块的控制端的初始化和写入数据电压通过不同路径实现，且在补偿阶段持续向驱动模块的控制端写入初始化电压，使得补偿阶段与数据写入阶段之间互不影响，从而使得补偿时间可调。通过调整对阈值电压的补偿时间，能够补偿较大范围内的阈值电压波动，使得驱动模块的阈值电压得到完全补偿，从而能够减小不同像素对应的驱动模块特性的差异，进而有利于改善显示亮度的差异，提高显示画质的均一性。
可选地，结合图3至图5，初始化模块110包括第一初始化模块111和第二初始化模块112；第一初始化模块111连接于驱动模块140的控制端和第一初始化信号线Reset1之间，第二初始化模块112连接于发光模块170的第一端和第二初始化信号线Reset2之间。驱动模块140包括第一晶体管T1，数据写入模块150包括第二晶体管T2，第一初始化模块111包括第三晶体管T3，第二初始化模块112包括第四晶体管T4，第一发光控制模块160包括第五晶体管T5，第一存储模块120包括第一电容Cst1，第二存储模块130包括第二电容Cst2，发光模块170包括发光二极管D1，晶体管T1～T5均为N型晶体管。
在初始化阶段t1，第一扫描线S1输出高电平的第一扫描信号，第二扫描线S2输出低电平的第二扫描信号，第三扫描线S3输出高电平的第三扫描信号，发光控制信号线EM输出低电平或高电平的发光控制信号，分别控制第一初始化 模块111和第二初始化模块112导通，控制数据写入模块150关断，以及控制第一发光控制模块160导通或关断。第一初始化信号线Reset1输出的第一初始化电压V0写入至第一晶体管T1的栅极和第一电容Cst1的第一端，对第一晶体管T1的栅极电位初始化。第二初始化信号线Reset2输出的第二初始化电压Vref写入至发光二极管D1的第一极和第一电容Cst1的第二端，对发光二极管D1的第一极的电位进行初始化。在此阶段，第一节点N1的电压VN1＝V0，第三节点N3的电压VN3＝Vref。
在本实施例中，第二初始化电压Vref小于第一初始化电压V0，且第一初始化电压V0小于发光二极管D1的起亮电压，以保证在初始化阶段发光二极管D1不发光。此外，由于第一晶体管T1为N型晶体管，将第二初始化电压Vref设置为小于第一初始化电压V0，能够使得第一晶体管T1的栅极和第二极之间的电压差(即第一晶体管T1的栅源电压)为正电压，有利于导通第一晶体管T1。
在补偿阶段t2，第一扫描线S1输出高电平的第一扫描信号，第二扫描线S2输出低电平的第二扫描信号，第三扫描线S3输出低电平的第三扫描信号，发光控制信号线EM输出高电平的发光控制信号，分别控制第一初始化模块111和第一发光控制模块160导通，控制数据写入模块150和第二初始化模块112关断。当初始化阶段t1结束时，驱动模块140处于导通状态，第一电源VDD向第三节点N3充电，使得第三节点N3的电压从Vref逐渐升高。由于第一初始化模块111持续导通，驱动模块140的控制端的电位一直为第一初始化电压V0，因此，当第三节点N3的电压升高至V0－Vth时，第一晶体管T1关断。其中，Vth为第一晶体管T1的阈值电压。当第一晶体管T1关断时，第三节点N3的电位存储在第一电容Cst上。
进一步地，在补偿阶段t2，可以通过控制第一初始化模块111和第一发光控制模块160的导通时间，来保证第三节点N3的电压升高至V0－Vth，避免出现补偿不完全的问题。
在数据写入阶段t3，第一扫描线S1输出低电平的第一扫描信号，第二扫描线S2输出高电平的第二扫描信号，第三扫描线S3输出低电平的第三扫描信号，发光控制信号线EM输出低电平的发光控制信号，分别控制数据写入模块150导通，控制第一初始化模块111、第二初始化模块112和第一发光控制模块160关断。数据线Data上的数据电压Vdata通过第二晶体管T2写入至第一晶体管T1的栅极，由于第一电容Cst1的耦合作用，第一电容Cst1两端电压的变化量相同(电荷守恒)，因此，第一节点N1的电压变化量Vdata－V0通过第一电容 Cst1耦合到第三节点N3，由于第三节点N3连接于第一电容Cst1和第二电容Cst2之间，因此第三节点N3的电压变化量与第一电容Cst1和第二电容Cst2的容值相关，具体可表示为VN3＝V0－Vth+a(Vdata－V0)，其中，a＝c1/(c1+c2)，c1为第一电容Cst1的容值，c2为第二电容Cst2的容值。
在发光阶段t4，第一扫描线S1输出低电平的第一扫描信号，第二扫描线S2输出低电平的第二扫描信号，第三扫描线S3输出低电平的第三扫描信号，发光控制信号线EM输出高电平的发光控制信号，分别控制第一发光控制模块160导通，控制第一初始化模块111、第二初始化模块112和数据写入模块150关断，驱动模块140在其控制端的电压和第一电源VDD输出的电压作用下，生成驱动电流，以驱动发光二极管D1发光。
在本实施例中，第一扫描线S1、第二扫描线S2、第三扫描线S3和发光控制信号线EM分别与栅极驱动电路连接，数据线Data与数据驱动电路或显示驱动芯片连接，也即发光控制信号、第一扫描信号、第二扫描信号和第三扫描信号可以分别由栅极驱动电路输出，数据信号可以由数据驱动电路或显示驱动芯片输出。
可选地，结合图9至图11，初始化模块110包括第一初始化模块111和第二初始化模块112；第一初始化模块111连接于驱动模块140的控制端和第一初始化信号线Reset1之间，第二初始化模块112连接于发光模块170的第一端和第二初始化信号线Reset2之间。
在初始化和补偿阶段(t1+t2)，控制第一初始化模块111和第二初始化模块112导通，控制数据写入模块150、第一发光控制模块160关断；在数据写入阶段t3，控制数据写入模块150导通，控制第一初始化模块111、第二初始化模块112和第一发光控制模块160关断。在发光阶段t4，控制第一发光控制模块160导通，控制第一初始化模块111、第二初始化模块112和数据写入模块150关断。
其中，图9至图11所示像素电路结构及其控制时序适用于P型晶体管的像素电路，其具体工作原理参照像素电路实施例中的相关描述，在此不再赘述。
可选地，本申请实施例还提供了一种显示面板，该显示面板包括本申请任意实施例所提供的像素电路，因此本申请实施例提供的显示面板同样具备上述任意实施例所描述的有益效果。图14为本申请实施例提供的一种显示面板的结构示意图，参考图14，该显示面板可以是图14所示的手机面板，也可以为任何具有显示功能的电子产品的面板，包括但不限于以下类别：电视机、笔记本电 脑、桌上型显示器、平板电脑、数码相机、智能手环、智能眼镜、车载显示器、医疗设备、工控设备、触摸交互终端等，本申请实施例对此不作特殊限定。
注意，上述仅为本申请的较佳实施例及所运用技术原理。本领域技术人员会理解，本申请不限于这里所述的特定实施例，对本领域技术人员来说能够进行各种明显的变化、重新调整和替代而不会脱离本申请的保护范围。因此，虽然通过以上实施例对本申请进行了较为详细的说明，但是本申请不仅仅限于以上实施例，在不脱离本发明构思的情况下，还可以包括更多其他等效实施例，而本申请的范围由所附的权利要求范围决定。

Claims (18)

  1. 一种像素电路，包括初始化模块、第一存储模块、第二存储模块、驱动模块、数据写入模块、第一发光控制模块和发光模块；
    所述第一发光控制模块连接于第一电源和所述驱动模块的第一端之间，设置为导通后将所述第一电源提供的电压传输至所述驱动模块的第一端；
    所述数据写入模块连接于所述驱动模块的控制端和数据线之间，设置为在数据写入阶段向所述驱动模块的控制端传输所述数据线提供的数据电压；
    所述发光模块连接于所述驱动模块的第二端和第二电源之间；
    所述第一存储模块连接于所述驱动模块的控制端，设置为存储所述驱动模块的控制端的电压；所述第二存储模块设置为存储所述驱动模块的第一端或者第二端的电压；
    所述初始化模块设置为在初始化阶段向所述驱动模块的控制端以及所述发光模块写入初始化电压，对所述驱动模块的控制端以及所述发光模块进行初始化，并在补偿阶段持续向所述驱动模块的控制端写入初始化电压。
  2. 根据权利要求1所述的像素电路，其中，所述初始化模块包括第一初始化模块和第二初始化模块；
    所述第一初始化模块连接于所述驱动模块的控制端和第一初始化信号线之间，所述第一初始化模块设置为导通后将所述第一初始化信号线提供的第一初始化电压传输至所述驱动模块的控制端；
    所述第二初始化模块连接于所述发光模块的第一端和第二初始化信号线之间，所述发光模块的第二端连接所述第二电源，所述第二初始化模块设置为在导通后将第二初始化信号线提供的第二初始化电压传输至所述发光模块的第一端。
  3. 根据权利要求2所述的像素电路，其中，所述第一初始化模块的控制端连接第一扫描线，所述第一初始化模块的第一端连接所述第一初始化信号线，所述第一初始化模块的第二端与所述驱动模块的控制端连接；
    所述数据写入模块的控制端连接第二扫描线，所述数据写入模块的第一端连接所述数据线，所述数据写入模块的第二端与所述驱动模块的控制端连接；
    所述第二初始化模块的控制端连接第三扫描线，所述第二初始化模块的第一端连接所述第二初始化信号线，所述第二初始化模块的第二端与所述发光模块的第一端连接；
    所述第一发光控制模块的控制端连接发光控制信号线，所述第一发光控制模块的第一端连接所述第一电源，所述第一发光控制模块的第二端与所述驱动 模块的第一端连接，所述驱动模块的第二端与所述发光模块的第一端连接；
    所述第一存储模块的第一端与所述驱动模块的控制端连接，所述第一存储模块的第二端与所述驱动模块的第二端连接；所述第二存储模块的第一端连接所述第一电源，所述第二存储模块的第二端与所述驱动模块的第二端连接。
  4. 根据权利要求3所述的像素电路，其中，所述驱动模块包括第一晶体管，所述数据写入模块包括第二晶体管，所述第一初始化模块包括第三晶体管，所述第二初始化模块包括第四晶体管，所述第一发光控制模块包括第五晶体管，所述第一存储模块包括第一电容，所述第二存储模块包括第二电容，所述发光模块包括发光二极管；
    所述第三晶体管的栅极与所述第一扫描线连接，所述第三晶体管的第一极与所述第一初始化信号线连接，所述第三晶体管的第二极与所述第一晶体管的栅极连接，所述第一晶体管的第一极与所述第五晶体管的第二极连接，所述第五晶体管的第一极与所述第一电源连接，所述第五晶体管的栅极连接所述发光控制信号线，所述第一晶体管的第二极与所述发光二极管的第一极连接，所述发光二极管的第二极与所述第二电源连接；
    所述第二晶体管的栅极与所述第二扫描线连接，所述第二晶体管的第一极与所述数据线连接，所述第二晶体管的第二极与所述第一晶体管的栅极连接；所述第四晶体管的栅极与所述第三扫描线连接，所述第四晶体管的第一极与所述第二初始化信号线连接，所述第四晶体管的第二极与所述第一晶体管的第二极连接；
    所述第一电容的第一端与所述第一晶体管的栅极连接，所述第一电容的第二端与所述第一晶体管的第二极连接，所述第二电容的第一端与所述第一电源连接，所述第二电容的第二端与所述第一晶体管的第二极连接。
  5. 根据权利要求4所述的像素电路，其中，所述第一晶体管、所述第二晶体管、所述第三晶体管、所述第四晶体管与所述第五晶体管分别为N型晶体管。
  6. 根据权利要求4所述的像素电路，其中，所述像素电路还包括第二发光控制模块，所述第二发光控制模块包括第六晶体管；
    所述第六晶体管的栅极与所述发光控制信号线连接，所述第六晶体管的第一极与所述第一晶体管的第二极连接，所述第六晶体管的第二极与所述发光二极管的第一极连接。
  7. 根据权利要求6所述的像素电路，其中，所述第一电容的第二端通过所述第六晶体管与所述第一晶体管的第二极连接。
  8. 根据权利要求3所述的像素电路，其中，所述第二初始化电压小于所述第一初始化电压，且所述第一初始化电压小于所述发光二极管的起亮电压。
  9. 根据权利要求3所述的像素电路，其中，在初始化阶段，所述第一发光控制模块被配置为关断或导通。
  10. 根据权利要求2所述的像素电路，其中，所述第一初始化模块的控制端连接第一扫描线，所述第一初始化模块的第一端连接所述第一初始化信号线，所述第一初始化模块的第二端与所述驱动模块的控制端连接；
    所述数据写入模块的控制端连接第二扫描线，所述数据写入模块的第一端连接所述数据线，所述数据写入模块的第二端与所述驱动模块的控制端连接；
    所述第二初始化模块的控制端连接所述第一扫描线，所述第二初始化模块的第一端连接所述第二初始化信号线，所述第二初始化模块的第二端与所述发光模块的第一端连接；
    所述第一发光控制模块的控制端连接发光控制信号线，所述第一发光控制模块的第一端连接所述第一电源，所述第一发光控制模块的第二端与所述驱动模块的第一端连接，所述驱动模块的第二端与所述发光模块的第一端连接；
    所述第一存储模块的第一端与所述驱动模块的控制端连接，所述第一存储模块的第二端与所述驱动模块的第一端连接；所述第二存储模块的第一端连接所述第一电源，所述第二存储模块的第二端与所述驱动模块的第一端连接。
  11. 根据权利要求10所述的像素电路，其中，所述驱动模块包括第一晶体管，所述数据写入模块包括第二晶体管，所述第一初始化模块包括第三晶体管，所述第二初始化模块包括第四晶体管，所述第一发光控制模块包括第五晶体管，所述第一存储模块包括第一电容，所述第二存储模块包括第二电容，所述发光模块包括发光二极管；
    所述第三晶体管的栅极与所述第一扫描线连接，所述第三晶体管的第一极与所述第一初始化信号线连接，所述第三晶体管的第二极与所述第一晶体管的栅极连接，所述第一晶体管的第一极与所述第五晶体管的第二极连接，所述第五晶体管的第一极与所述第一电源连接，所述第五晶体管的栅极连接所述发光控制信号线，所述第一晶体管的第二极与所述发光二极管的第一极连接，所述发光二极管的第二极与所述第二电源连接；
    所述第二晶体管的栅极与所述第二扫描线连接，所述第二晶体管的第一极与所述数据线连接，所述第二晶体管的第二极与所述第一晶体管的栅极连接；所述第四晶体管的栅极与所述第一扫描线连接，所述第四晶体管的第一极与所 述第二初始化信号线连接，所述第四晶体管的第二极与所述第一晶体管的第二极连接；
    所述第一电容的第一端与所述第一晶体管的栅极连接，所述第一电容的第二端与所述第一晶体管的第一极连接，所述第二电容的第一端与所述第一电源连接，所述第二电容的第二端与所述第一晶体管的第一极连接。
  12. 根据权利要求11所述的像素电路，其中，所述第一晶体管、所述第二晶体管、所述第三晶体管、所述第四晶体管与所述第五晶体管分别为P型晶体管。
  13. 根据权利要求11所述的像素电路，其中，所述像素电路还包括第二发光控制模块，所述第二发光控制模块包括第六晶体管；
    所述第六晶体管的栅极与所述发光控制信号线连接，所述第六晶体管的第一极与所述第一晶体管的第二极连接，所述第六晶体管的第二极与所述发光二极管的第一极连接。
  14. 根据权利要求10所述的像素电路，其中，所述第一初始化电压等于所述第二初始化电压，所述第一初始化电压小于所述第二电源提供的电压。
  15. 一种像素电路的驱动方法，所述像素电路包括初始化模块、第一存储模块、第二存储模块、驱动模块、数据写入模块、第一发光控制模块和发光模块；所述第一发光控制模块连接于第一电源和所述驱动模块的第一端之间，所述数据写入模块连接于所述驱动模块的控制端和数据线之间，所述发光模块连接于所述驱动模块的第二端和第二电源之间，所述第一存储模块连接于所述驱动模块的控制端，设置为存储所述驱动模块的控制端的电压，所述第二存储模块设置为存储所述驱动模块的第一端或者第二端的电压；
    所述像素电路的驱动方法包括：
    在初始化阶段，通过所述初始化模块向所述驱动模块的控制端以及所述发光模块写入初始化电压，对所述驱动模块的控制端以及所述发光模块进行初始化，并在补偿阶段持续向所述驱动模块的控制端写入初始化电压；
    在数据写入阶段，通过所述数据写入模块向所述驱动模块的控制端传输所述数据线提供的数据电压。
  16. 根据权利要求15所述的像素电路的驱动方法，其中，所述初始化模块包括第一初始化模块和第二初始化模块；所述第一初始化模块连接于所述驱动模块的控制端和第一初始化信号线之间，所述第二初始化模块连接于所述发光模块的第一端和第二初始化信号线之间；
    所述像素电路的驱动方法包括：
    在初始化阶段，控制所述第一初始化模块和所述第二初始化模块导通，控制所述数据写入模块关断，以及控制所述第一发光控制模块导通或关断；
    在补偿阶段，控制所述第一初始化模块和所述第一发光控制模块导通，控制所述数据写入模块和所述第二初始化模块关断；
    在数据写入阶段，控制所述数据写入模块导通，控制所述第一初始化模块、所述第二初始化模块和所述第一发光控制模块关断；
    在发光阶段，控制所述第一发光控制模块导通，控制所述第一初始化模块、所述第二初始化模块和所述数据写入模块关断。
  17. 根据权利要求15所述的像素电路的驱动方法，其中，所述初始化模块包括第一初始化模块和第二初始化模块；所述第一初始化模块连接于所述驱动模块的控制端和第一初始化信号线之间，所述第二初始化模块连接于所述发光模块的第一端和第二初始化信号线之间；
    所述像素电路的驱动方法包括：
    在初始化阶段和补偿阶段，控制所述第一初始化模块和所述第二初始化模块导通，控制所述数据写入模块、所述第一发光控制模块关断；
    在数据写入阶段，控制所述数据写入模块导通，控制所述第一初始化模块、所述第二初始化模块和所述第一发光控制模块关断；
    在发光阶段，控制所述第一发光控制模块导通，控制所述第一初始化模块、所述第二初始化模块和所述数据写入模块关断。
  18. 一种显示面板，包括如权利要求1-14任一项所述的像素电路。
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