WO2023035178A1 - 显示基板及显示装置 - Google Patents
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Abstract
一种显示基板，包括：衬底基板、至少一条第一信号线、以及多个信号接入引脚。衬底基板包括显示区域、位于显示区域周边的周边区域。周边区域包括：依次连通的第一周边区、第二周边区、第三周边区以及第四周边区。第一信号线位于周边区域，且包括相互连接的至少两条子信号线。第一信号线的其中至少一条子信号线位于第一周边区，另外至少一条子信号线位于第三周边区。多个信号接入引脚位于信号接入区域。信号接入区域位于第四周边区，或者第四周边区和第二周边区。第一信号线的每条子信号线延伸至信号接入区域，与信号接入区域内的至少一个信号接入引脚连接，以通过信号接入引脚与一个驱动芯片连接。
Description
本文涉及但不限于显示技术领域，尤指一种显示基板及显示装置。
有机发光二极管(Organic Light Emitting Diode，简称OLED)和量子点发光二极管(Quantum-dot Light Emitting Diodes，简称QLED)为主动发光显示器件，具有自发光、广视角、高对比度、低耗电、极高反应速度、轻薄、可弯曲和成本低等优点。
发明概述
以下是对本文详细描述的主题的概述。本概述并非是为了限制权利要求的保护范围。
本公开至少一实施例提供一种显示基板及显示装置。
一方面，本公开实施例提供一种显示基板，包括：衬底基板、至少一条第一信号线、以及多个信号接入引脚。衬底基板包括显示区域、位于显示区域周边的周边区域。所述周边区域包括：依次连通的第一周边区、第二周边区、第三周边区以及第四周边区；所述第一周边区和第三周边区沿第一方向位于所述显示区域的相对两侧，所述第二周边区和第四周边区沿第二方向位于所述显示区域的相对两侧，所述第一方向与所述第二方向交叉。至少一条第一信号线位于周边区域，包括相互连接的至少两条子信号线。所述第一信号线的其中至少一条子信号线位于所述第一周边区，所述第一信号线的另外至少一条子信号线位于所述第三周边区。多个信号接入引脚位于信号接入区域。所述信号接入区域位于所述第四周边区，或者所述第四周边区和第二周边区。第一信号线的每条子信号线延伸至信号接入区域，与信号接入区域内的至少一个信号接入引脚连接，以通过信号接入引脚与一个驱动芯片连接。
在一些示例性实施方式中，所述周边区域设置有多条第一信号线，所述 多条第一信号线包括至少一条时钟信号线和至少一条初始信号线。
在一些示例性实施方式中，所述时钟信号线的线宽约为15微米至25微米，所述初始信号线的线宽约为15微米至25微米。
在一些示例性实施方式中，在相邻两个周边区的连通区域，所述第一信号线呈弧形。
在一些示例性实施方式中，所述第一信号线的至少两条子信号线与不同的驱动芯片连接。
在一些示例性实施方式中，所述第一信号线的至少两条子信号线为一体结构。
在一些示例性实施方式中，所述第一信号线的至少一条子信号线包括：相互连接的第一走线和第二走线；所述第二走线位于所述第一走线远离所述衬底基板的一侧，且所述第二走线在所述衬底基板上的正投影与所述第一走线在所述衬底基板上的正投影存在交叠。
在一些示例性实施方式中，所述第一走线与所述第二走线直接接触。或者，所述第一走线和第二走线之间设置绝缘层，所述第二走线通过所述绝缘层上开设的过孔与所述第一走线连接。
在一些示例性实施方式中，所述显示基板还包括：至少一条连接线，位于所述周边区域。所述第一信号线的两条子信号线通过所述连接线连接；或者，所述第一信号线的至少一条子信号线包括至少两个信号线段，相邻信号线段通过所述连接线连接。其中，所述连接线位于所述第一信号线靠近所述衬底基板的一侧。
在一些示例性实施方式中，所述第一周边区和第三周边区设置有栅极驱动电路。所述连接线位于所述第二周边区；或者，所述第一周边区和第三周边区各自包括：至少一个第一子区域和至少一个第二子区域，所述第一子区域和第二子区域均与所述显示区域相邻，所述第一子区域和第二子区域连通，所述栅极驱动电路位于所述第一子区域；所述连接线位于所述第二子区域。
在一些示例性实施方式中，所述连接线和第一信号线之间设置绝缘层，所述连接线通过所述绝缘层上开设的过孔与所述第一信号线连接。
在一些示例性实施方式中，在垂直于所述显示基板的平面内，所述显示基板包括：设置在所述衬底基板上的半导体层、第一导电层、第二导电层、第三导电层和第四导电层。所述连接线位于所述第一导电层或所述第二导电层。
在一些示例性实施方式中，所述连接线在延伸方向的长度约为50微米至500微米。
在一些示例性实施方式中，所述周边区域设置有多条连接线，所述多条连接线的长度大致相同，或者沿着远离所述显示区域的方向逐渐递增。
在一些示例性实施方式中，所述第一周边区和第三周边区设置有与所述第一信号线连接的栅极驱动电路。所述栅极驱动电路包括：多个驱动器，所述多个驱动器沿着远离所述显示区域的方向依次排布，至少一个驱动器包括多个级联的子驱动电路。
在一些示例性实施方式中，所述子驱动电路至少包括：第一输出晶体管和第二输出晶体管；所述第二输出晶体管的宽长比大于第一输出晶体管的宽长比。
在一些示例性实施方式中，所述第二输出晶体管的导电沟道的宽度大致为第一输出晶体管的导电沟道的宽度的两倍。
在一些示例性实施方式中，所述子驱动电路与第一电源线和第二电源线连接；所述第一电源线和第二电源线为单层走线结构。
在一些示例性实施方式中，所述子驱动电路还包括：第一存储电容。所述第一存储电容与所述第一输出晶体管和所述第一电源线连接；所述第一存储电容位于所述第二电源线和所述第一输出晶体管之间。
在一些示例性实施方式中，所述第一信号线还与静电释放单元电连接，在所述第一信号线与静电释放单元的连接位置，所述第一信号线为单层走线结构或双层走线结构。
另一方面，本公开实施例还提供一种显示装置，包括如上所述的显示基板。
在阅读并理解了附图和详细描述后，可以明白其他方面。
附图概述
附图用来提供对本公开技术方案的进一步理解，并且构成说明书的一部分，与本公开的实施例一起用于解释本公开的技术方案，并不构成对本公开的技术方案的限制。附图中一个或多个部件的形状和大小不反映真实比例，目的只是示意说明本公开内容。
图1为本公开至少一实施例的显示基板的一种示意图；
图2为本公开至少一实施例的显示基板的结构示意图；
图3为显示区域左右两侧的栅极驱动电路输出的栅极控制信号不同步的示意图；
图4为图1中区域A1的一种局部示意图；
图5为本公开至少一实施例的一种子驱动电路的等效电路图；
图6为图5提供的子驱动电路的时序图；
图7为本公开至少一实施例的子驱动电路的平面示意图；
图8为图1中沿Q-Q’方向的局部剖面示意图；
图9为图1中区域A2的一种局部示意图；
图10为图9中沿R-R’方向的局部剖面示意图；
图11为图9中沿P-P’方向的局部剖面示意图；
图12为图9中沿P-P’方向的另一局部剖面示意图；
图13为图1中区域A3的一种局部示意图；
图14为图1中区域A2的另一局部示意图；
图15为本公开至少一实施例提供的ESD单元的等效电路图；
图16为本公开至少一实施例的ESD单元的平面示意图；
图17为图1中区域A2的另一局部示意图；
图18为本公开至少一实施例的显示基板的另一示意图；
图19为本公开至少一实施例的显示装置的示意图。
详述
下面将结合附图对本公开的实施例进行详细说明。实施方式可以以多个不同形式来实施。所属技术领域的普通技术人员可以很容易地理解一个事实，就是方式和内容可以在不脱离本公开的宗旨及其范围的条件下被变换为其他形式。因此，本公开不应该被解释为仅限定在下面的实施方式所记载的内容中。在不冲突的情况下，本公开中的实施例及实施例中的特征可以相互任意组合。
在附图中，有时为了明确起见，夸大表示了一个或多个构成要素的大小、层的厚度或区域。因此，本公开的一个方式并不一定限定于该尺寸，附图中一个或多个部件的形状和大小不反映真实比例。此外，附图示意性地示出了理想的例子，本公开的一个方式不局限于附图所示的形状或数值等。
本说明书中的“第一”、“第二”、“第三”等序数词是为了避免构成要素的混同而设置，而不是为了在数量方面上进行限定的。本公开中的“多个”表示两个及以上的数量。
在本说明书中，为了方便起见，使用“中部”、“上”、“下”、“前”、“后”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示方位或位置关系的词句以参照附图说明构成要素的位置关系，仅是为了便于描述本说明书和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本公开的限制。构成要素的位置关系根据描述的构成要素的方向适当地改变。因此，不局限于在说明书中说明的词句，根据情况可以适当地更换。
在本说明书中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解。例如，可以是固定连接，或可拆卸连接，或一体地连接；可以是机械连接，或连接；可以是直接相连，或通过中间件间接相连，或两个元件内部的连通。对于本领域的普通技术人员而言，可以根据情况理解上述术语在本公开中的含义。
在本说明书中，晶体管是指至少包括栅极(栅电极)、漏极以及源极这三个端子的元件。晶体管在漏极(漏电极端子、漏区域或漏电极)与源极(源 电极端子、源区域或源电极)之间具有沟道区域，并且电流能够流过漏极、沟道区域以及源极。在本说明书中，沟道区域是指电流主要流过的区域。
在本说明书中，第一极可以为漏极、第二极可以为源极，或者第一极可以为源极、第二极可以为漏极。另外，栅极还可以称为控制极。在使用极性相反的晶体管的情况或电路工作中的电流方向变化的情况等下，“源极”及“漏极”的功能有时互相调换。因此，在本说明书中，“源极”和“漏极”可以互相调换。
在本说明书中，“电连接”包括构成要素通过具有某种电作用的元件连接在一起的情况。“具有某种电作用的元件”只要可以进行连接的构成要素间的电信号的传输，就对其没有特别的限制。“具有某种电作用的元件”的例子不仅包括电极和布线，而且还包括晶体管等开关元件、电阻器、电感器、电容器、其它具有多种功能的元件等。
在本说明书中，“平行”是指两条直线形成的角度为-10°以上且10°以下的状态，因此，也包括该角度为-5°以上且5°以下的状态。另外，“垂直”是指两条直线形成的角度为80°以上且100°以下的状态，因此，也包括85°以上且95°以下的角度的状态。
本公开中的“约”、“大致”，是指不严格限定界限，允许工艺和测量误差范围内的情况。
本公开至少一实施例提供一种显示基板，包括：衬底基板、至少一条第一信号线以及多个信号接入引脚。衬底基板包括：显示区域、位于显示区域周边的周边区域。周边区域包括：依次连通的第一周边区、第二周边区、第三周边区以及第四周边区。第一周边区和第三周边区沿第一方向位于显示区域的相对两侧，第二周边区和第四周边区沿第二方向位于显示区域的相对两侧。第一方向与第二方向交叉，例如，第一方向垂直于第二方向。至少一条第一信号线位于周边区域，且第一信号线包括相互连接的至少两条子信号线。第一信号线的其中至少一条子信号线位于第一周边区，第一信号线的另外至少一条子信号线位于第三周边区。多个信号接入引脚位于信号接入区域。信号接入区域位于第四周边区，或者第四周边区和第二周边区。第一信号线的每条子信号线延伸至信号接入区域，与信号接入区域内的至少一个信号接入 引脚连接，以通过信号接入引脚与一个驱动芯片连接。
本实施例提供的显示基板，通过在周边区域将与不同信号接入引脚连接的子信号线进行连接，可以确保第一信号线提供一致的输出信号，从而避免显示异常。
在一些示例性实施方式中，周边区域设置有多条第一信号线，所述多条第一信号线包括至少一条时钟信号线和至少一条初始信号线。然而，本实施例对此并不限定。
在一些示例性实施方式中，所述时钟信号线的线宽约为15微米至25微米，所述初始信号线的线宽约为15微米至25微米。例如，时钟信号线的线宽可以约为15微米、18微米、20微米或者23微米。初始信号线的线宽可以约为15微米、18微米、20微米或者23微米。然而，本实施例对此并不限定。
在一些示例性实施方式中，在相邻两个周边区的连通区域，第一信号线呈弧形。然而，本实施例对此并不限定。
在一些示例性实施方式中，第一信号线的至少两条子信号线与不同的驱动芯片连接。然而，本实施例对此并不限定。例如，第一信号线的至少两条子信号线可以与同一驱动芯片连接。
在一些示例性实施方式中，第一信号线的至少两条子信号线可以为一体结构。或者，第一信号线的至少两条子信号线可以通过连接线进行连接。然而，本实施例对此并不限定。
在一些示例性实施方式中，本实施例的显示基板可以为中大尺寸的显示基板。例如，显示基板的分辨率可以为以下至少之一：2560×1440
、3840×2160
、7680×4320。然而，本实施例对此并不限定。
在一些示例性实施方式中，第一信号线的至少一条子信号线包括：相互连接的第一走线和第二走线。第二走线位于第一走线远离衬底基板的一侧，且第二走线在衬底基板上的正投影与第一走线在衬底基板上的正投影存在交叠。在一些示例中，第二走线在衬底基板上的正投影与第一走线在衬底基板上的正投影可以重合。在一些示例中，第一信号线包括的多条子信号线均采用双层走线，或者，其中至少一条子信号线采用双层走线。然而，本实施例 对此并不限定。在本示例性实施方式中，第一信号线采用多层走线方式，可以降低电阻，从而提高信号传输能力。
在一些示例性实施方式中，第一走线与第二走线直接接触。或者，第一走线和第二走线之间设置绝缘层，第二走线通过绝缘层上开设的多个过孔与第一走线连接。然而，本实施例对此并不限定。
在一些示例性实施方式中，第一信号线的相邻子信号线可以通过连接线连接。或者，第一信号线的至少一条子信号线可以包括至少两个信号线段，且相邻信号线段可以通过连接线连接。连接线可以位于第一信号线靠近衬底基板的一侧。在一些示例中，第一信号线的相邻子信号线可以通过连接线连接，且子信号线的信号线段也通过连接线连接。然而，本实施例对此并不限定。本示例性实施方式中，通过连接线对第一信号线的子信号线或信号线段进行连接，可以避免在显示基板的生产过程中由于第一信号线过长出现静电积累。
在一些示例性实施方式中，连接线和第一信号线之间设置绝缘层，连接线通过绝缘层上开设的过孔与第一信号线连接。
在一些示例性实施方式中，第一周边区和第三周边区设置有栅极驱动电路。连接线位于第二周边区；或者，第一周边区和第三周边区各自包括：至少一个第一子区域和至少一个第二子区域。第一子区域和第二子区域均与显示区域相邻，第一子区域和第二子区域连通，栅极驱动电路位于第一子区域，连接线位于第二子区域。在本示例中，连接线不设置在第一子区域，不与栅极驱动电路直接连接，避免影响栅极驱动电路的工作稳定性。
在一些示例性实施方式中，栅极驱动电路包括：多个驱动器。多个驱动器沿着远离显示区域的方向依次排布。至少一个驱动器包括多个级联的子驱动电路。在一些示例中，子驱动电路可以为8T2C结构的电路。然而，本实施例对此并不限定。
在一些示例性实施方式中，周边区域设置多条第一信号线，多条第一信号线包括多组第一信号线。一组第一信号线与一个驱动器连接。每组第一信号线可以位于其所连接的驱动器远离显示区域的一侧。然而，本实施例对此并不限定。例如，每组第一信号线可以位于其所连接的驱动器的上侧，或者， 位于其所连接的驱动器靠近显示区域的一侧。在一些示例中，每组第一信号线可以包括：初始信号线和至少一条时钟信号线。
在一些示例性实施方式中，第一信号线还与静电释放单元电连接。在第一信号线与静电释放单元的连接位置，第一信号线可以为单层走线结构或双层走线结构。然而，本实施例对此并不限定。
下面通过多个示例对本实施例的方案进行举例说明。
图1为本公开至少一实施例的显示基板的一种示意图。在一些示例性实施方式中，如图1所示，本示例性实施例提供的显示基板，包括：衬底基板。衬底基板包括：显示区域100、以及位于显示区域100周边的周边区域200。周边区域200包括：依次连通的第一周边区201、第二周边区202、第三周边区203以及第四周边区204。第一周边区201和第三周边区203沿第一方向X位于显示区域100的相对两侧。第二周边区202和第四周边区204沿第二方向Y位于显示区域100的相对两侧。在一些示例中，第四周边区204包括第一信号接入区域301和第二信号接入区域302，第一信号接入区域301和第二信号接入区域302位于显示区域100的同一侧。例如，第一信号接入区域301和第二信号接入区域302在第二方向Y上位于显示区域100的一侧，且第一信号接入区域301和第二信号接入区域302在第一方向X上依次排布。然而，本实施例对此并不限定。在一些示例中，第四周边区204可以包括两个以上的信号接入区域。
在一些示例性实施方式中，显示基板可以具有大致矩形形状。如图1所示，显示基板可以包括在第一方向X上彼此平行的一对短边和在第二方向Y上彼此平行的一对长边。即，显示基板在第一方向X上的长度小于在第二方向Y上的长度。第一方向X与第二方向Y相互交叉，例如，第一方向X垂直于第二方向Y。在本示例中，第一信号接入区域301和第二信号接入区域302位于衬底基板的短边一侧。然而，本实施例对于衬底基板的形状并不限定。
在一些示例性实施方式中，衬底基板可以为包括线性边的闭合多边形、包括弯曲边的圆形或椭圆形、或者包括线性边和弯曲边的半圆形或半椭圆形等。在一些示例中，当衬底基板具有线性边时，衬底基板的至少一些拐角可 以为曲线。当衬底基板具有矩形形状时，在相邻的线性边彼此交汇处的部分可以采用具有预定曲率的曲线代替。其中，可以根据曲线的位置不同来设定曲率。例如，可以根据曲线开始的位置、曲线的长度等来改变曲率。
在一些示例性实施方式中，如图1所示，显示区域100至少包括多个子像素PX、多条栅线G以及多条数据线D。多条栅线G沿第一方向X延伸，并沿第二方向Y依次排布。多条数据线D沿第二方向Y延伸，并沿第一方向X依次排布。多条栅线G和多条数据线D在衬底基板上的正投影交叉形成多个子像素区域，每个子像素区域内设置一个子像素PX。多条数据线D与多个子像素PX电连接，多条数据线D被配置为向多个子像素PX提供数据信号。多条栅线G与多个子像素PX电连接，多条栅线G被配置为向多个子像素PX提供栅极控制信号。在一些示例中，多条栅线可以包括多条扫描线、多条发射线和多条复位线。例如，扫描线可以向多个子像素PX提供扫描信号，发射线可以向多个子像素PX提供发射信号，复位线可以向多个子像素PX提供复位信号。然而，本实施例对此并不限定。
在一些示例性实施方式中，一个像素单元可以包括三个子像素，三个子像素可以分别为红色子像素、绿色子像素和蓝色子像素。然而，本实施例对此并不限定。在一些示例中，一个像素单元可以包括四个子像素，四个子像素可以分别为红色子像素、绿色子像素、蓝色子像素和白色子像素。
在一些示例性实施方式中，子像素的形状可以是矩形、菱形、五边形或六边形。一个像素单元包括三个子像素时，三个子像素可以采用水平并列、竖直并列或品字方式排列；一个像素单元包括四个子像素时，四个子像素可以采用水平并列、竖直并列或正方形方式排列。然而，本实施例对此并不限定。
在一些示例性实施方式中，子像素可以包括：像素电路以及与像素电路电连接的发光元件。像素电路可以包括多个晶体管和至少一个电容，例如，像素电路可以为3T1C(3个晶体管和1个电容)结构、7T1C(7个晶体管和1个电容)结构或者5T1C(5个晶体管和1个电容)结构。在一些示例中，发光元件可以为OLED器件。发光元件可以包括：第一电极、第二电极以及位于第一电极和第二电极之间的有机发光层。发光元件的第一电极可以与对 应的像素电路电连接。然而，本实施例对此并不限定。
图2为本公开至少一实施例的显示基板的结构示意图。在一些示例性实施方式中，如图2所示，显示基板可以包括：时序控制器31、数据驱动器32、栅极驱动电路以及子像素阵列35。栅极驱动电路可以包括多个驱动器，例如，扫描驱动器33以及发射驱动器34。位于显示区域100的子像素阵列35包括规则排布的多个子像素PX。扫描驱动器33配置为沿扫描线将扫描信号提供到子像素PX；数据驱动器32配置为沿数据线将数据信号提供到子像素PX；发射驱动器34配置为沿发射线将发射信号提供到子像素PX；时序控制器31配置为控制扫描驱动器33、发射驱动器34和数据驱动器32。
在一些示例性实施方式中，时序控制器31可以将适于数据驱动器32的规格的灰度值和控制信号提供到数据驱动器32；时序控制器31可以将适于扫描驱动器33的规格的时钟信号、初始信号等提供到扫描驱动器33；时序控制器31可以将适于发射驱动器34的规格的时钟信号、初始信号等提供到发射驱动器34。数据驱动器32可以利用从时序控制器31接收的灰度值和控制信号来产生将提供到数据线D1至Dn的数据电压。例如，数据驱动器32可以利用时钟信号对灰度值进行采样，并且以子像素行为单位将与灰度值对应的数据信号施加到数据线D1至Dn。扫描驱动器33可以通过从时序控制器31接收的时钟信号、初始信号等来产生将提供到扫描线G1至Gm的扫描信号。例如，扫描驱动器33可以将具有导通电平脉冲的扫描信号顺序地提供到扫描线。在一些示例中，扫描驱动器33可以包括移位寄存器，可以在时钟信号的控制下顺序地将以导通电平脉冲形式提供的扫描初始信号传输到下一级电路的方式产生扫描信号。发射驱动器34可以通过从时序控制器31接收的时钟信号、初始信号等来产生将提供到发射线E1至Eo的发射信号。例如，发射驱动器34可以将具有截止电平脉冲的发射信号顺序地提供到发射线。发射驱动器34可以包括移位寄存器，以在时钟信号的控制下顺序地将截止电平脉冲形式提供的发射初始信号传输到下一级电路的方式产生发射信号。其中，n、m和o均为自然数。
在一些示例性实施方式中，栅极驱动电路可以直接设置在衬底基板上。例如，多个驱动器可以设置在显示区域左右两侧的周边区域(例如，第一周 边区和第三周边区)。在一些示例中，多个驱动器可以在形成子像素的工艺中与子像素一起形成。然而，本实施例对于多个驱动器的位置或形成方式并不限定。在一些示例中，多个驱动器可以设置在单独的芯片或印刷电路板上，以连接到衬底基板上形成的焊盘或焊垫。
在一些示例性实施方式中，数据驱动器32可以设置在单独的芯片或印刷电路板上，以通过衬底基板的信号接入区域设置的信号接入引脚连接到子像素。例如，数据驱动器32可以采用玻璃上芯片、塑料上芯片、膜上芯片等形成设置在信号接入区域，以连接到衬底基板上的信号接入引脚。时序控制器31可以与数据驱动器32分开设置或者与数据驱动器32一体设置。然而，本实施例对此并不限定。
在一些示例性实施方式中，如图1所示，第一信号接入区域301设置有多个信号接入引脚，以便与第一驱动芯片连接。第二信号接入区域302设置有多个信号接入引脚，以便与第二驱动芯片连接。在一些示例中，第一驱动芯片和第二驱动芯片分别集成有数据驱动器。例如，第一驱动芯片可以给显示区域100的左半区域的子像素PX提供数据信号、以及给位于左边框的栅极驱动电路提供初始信号和时钟信号；第二驱动芯片可以给显示区域100的右半区域的子像素PX提供数据信号，以及给位于右边框的栅极驱动电路提供初始信号和时钟信号。在一些示例中，第四周边区204包括多个信号接入区域时，可以在第四周边区204设置多个驱动芯片。相较于在显示基板的长边设置驱动芯片，在本示例性实施方式中通过在显示基板的短边设置驱动芯片，可以减少所需的驱动芯片的数量，从而降低产品成本。然而，本实施例对此并不限定。例如，第四周边区204可以设置一个驱动芯片。
在一些实现方式中，不同的驱动芯片分别给显示区域两侧的栅极驱动电路提供初始信号和时钟信号。由于不同的驱动芯片输出的初始信号和时钟信号存在不同步的情况，以及显示基板左右两侧周边区域的走线无法完全相同等因素，会导致显示区域左右两侧的栅极驱动电路输出给显示区域的子像素的栅极控制信号存在不同步的情况，从而导致显示异常。在另一些实现方式中，位于第四周边区的信号接入区域设置一个驱动芯片，该驱动芯片给显示区域两侧的栅极驱动电路提供初始信号和时钟信号。由于工艺不均匀或者材 料不均匀容易导致驱动芯片输出至显示区域两侧的信号不能完全一致，导致显示区域左右两侧的栅极驱动电路输出给显示区域的子像素的栅极控制信号存在不同步的情况，从而导致显示异常。
图3为显示区域左右两侧的栅极驱动电路输出的栅极控制信号不同步的示意图。如图3所示，曲线一表示位于显示基板的左边框的栅极驱动电路输出的栅极控制信号，曲线二表示位于显示基板的右边框的栅极驱动电路输出的栅极控制信号，曲线三表示显示基板的中间区域的子像素所接收到的栅极控制信号，曲线三为曲线一和曲线二叠加后的栅极控制信号。其中，曲线一和曲线二所示的栅极控制信号的上升沿和下降沿时长相同，然而，曲线三所示的栅极控制信号的下降沿和上升沿时长增加。例如，曲线一所示的栅极控制信号的下降沿时长为Tr1，曲线二所示的栅极控制信号的下降沿时长为Tr2，曲线三所示的栅极控制信号的下降沿时长为Tr3，其中，Tr1与Tr2相同，且小于Tr3。由此可见，在显示区域的中间区域存在数据信号写入时间变短的情况，导致数据信号无法完整写入中间区域的子像素，从而容易出现显示异常。
在一些示例性实施方式中，如图1所示，本实施例的显示基板，包括：位于周边区域200的多条第一信号线。多条第一信号线可以包括：多条初始信号线21(图1中仅示意一条)和多条时钟信号线22(图1中仅示意一条)。其中，时钟信号线22可以位于初始信号线21靠近显示区域100的一侧。例如，初始信号线21包括相互连接的第一子初始信号线211和第二子初始信号线212。第一子初始信号线211位于第一周边区201并延伸至第四周边区204的第一信号接入区域301，与第一信号接入区域301内的信号接入引脚连接，以通过信号接入引脚与第一驱动芯片连接。第二子初始信号线212位于第三周边区203并延伸至第四周边区204的第二信号接入区域302，与第二信号接入区域302内的信号接入引脚连接，以通过信号接入引脚与第二驱动芯片连接。时钟信号线22包括相互连接的第一子时钟信号线221和第二子时钟信号线222。第一子时钟信号线221位于第一周边区201并延伸至第四周边区204的第一信号接入区域301，与第一信号接入区域301内的信号接入引脚连接，以通过信号接入引脚与第一驱动芯片连接。第二子时钟信号线222位于 第三周边区203并延伸至第四周边区204的第二信号接入区域302，与第二信号接入区域302内的信号接入引脚连接，以通过信号接入引脚与第二驱动芯片连接。
在一些示例中，初始信号线21的线宽可以约为18微米，时钟信号线22的线宽可以约为18微米。在本示例中，“线宽”为在平行于显示基板的平面内，信号线在延伸方向的垂直方向上的尺寸。
在本示例性实施方式中，通过将连接不同驱动芯片的子时钟信号线在周边区域电连接起来，可以确保不同驱动芯片输出一致的时钟信号。通过将连接不同驱动芯片的子初始信号线在周边区域连接起来，可以确保不同驱动芯片输出一致的初始信号。如此一来，可以改善显示基板两侧的栅极驱动电路的栅极控制信号不同步的情况，以提升显示效果。
在一些示例性实施方式中，如图1所示，初始信号线21的第一子初始信号线211和第二子初始信号线212可以为一体结构。时钟信号线22的第一子时钟信号线221和第二子时钟信号线222可以为一体结构。然而，本实施例对此并不限定。在一些示例中，初始信号线21的第一子初始信号线211和第二子初始信号线212在第二周边区202连接。时钟信号线22的第一子时钟信号线221和第二子时钟信号线222在第二周边区202连接。
在一些示例性实施方式中，第一周边区201和第三周边区203设置有栅极驱动电路。第一周边区201和第三周边203各自包括：至少一个第一子区域和至少一个第二子区域。第一子区域和第二子区域均与显示区域100相邻。第一子区域和第二子区域连通。栅极驱动电路可以位于第一子区域，第二子区域可以为第一周边区201或第三周边区203中除第一子区域以外的区域。例如，图1所示的区域A1位于第一周边区201的第一子区域，区域A2为第一周边区201和第二周边202的交界区域，区域A3位于第二周边区202。在一些示例中，初始信号线21的第一子初始信号线211和第二子初始信号线212的连接位置可以位于第二周边区202，或者，第一周边区201的第二子区域，或者，第三周边区203的第二子区域。然而，本实施例对此并不限定。
在一些示例性实施方式中，栅极驱动电路可以包括位于显示区域左侧的第一周边区201的四个驱动器(例如，扫描驱动器、第一复位驱动器、第二 复位驱动器和发射驱动器)和位于显示区域右侧的第三周边区203的同样的四个驱动器。显示区域左右两侧的扫描驱动器配置为通过扫描线给显示区域的子像素提供扫描信号，显示区域左右两侧的第一复位驱动器配置为通过第一复位线给显示区域的子像素提供第一复位信号，显示区域左右两侧的第二复位驱动器配置为通过第二复位线给显示区域的子像素提供第二复位信号，显示区域左右两侧的发射驱动器配置为通过发射线给显示区域的子像素提供发射信号。在一些示例中，任一驱动器可以包括多个级联的子驱动电路。然而，本实施例对此并不限定。在一些示例中，栅极驱动电路可以包括扫描驱动器和发射驱动器，或者包括扫描驱动器、发射驱动器和复位驱动器。
图4为图1中区域A1的一种局部示意图。图1中的区域A1为第一周边区201的第一子区域。在一些示例性实施方式中，如图4所示，显示区域100左侧的第一周边区201设置有第一驱动器231、第二驱动器232、第三驱动器233和第四驱动器234。第一驱动器231、第二驱动器232、第三驱动器233和第四驱动器234沿着远离显示区域100的一侧依次排布。在一些示例中，第一驱动器231可以为扫描驱动器，第二驱动器232可以为第一复位驱动器，第三驱动器233可以为第二复位驱动器，第四驱动器234可以为发射驱动器。然而，本实施例对此并不限定。
在一些示例性实施方式中，四个驱动器各自包括多个级联的子驱动电路。扫描驱动器包括的子驱动电路、第一复位驱动器包括的子驱动电路以及第二复位驱动器包括的子驱动电路均可以为8T2C(即8个晶体管和2个电容)结构，发射驱动器包括的子驱动电路可以为10T3T(即10个晶体管和3个电容)结构或者12T2C(即12个晶体管和2个电容)结构。然而，本实施例对此并不限定。
在一些示例性实施方式中，如图4所示，显示区域100左侧的第一周边区201设置有多条时钟信号线(例如，时钟信号线22a、22b、22c和22d)和多条初始信号线(例如，初始信号线21a、21b、21c和21d)。在一些示例中，第一周边区201的多条第一信号线可以分成多组，例如，一组第一信号线可以包括：一条初始信号线和两条时钟信号线。一组第一信号线与一个驱动器连接。如图4所示，第一驱动器231的子驱动电路与初始信号线21a 和两条时钟信号线22a电连接，且初始信号线21a位于两条时钟信号线22a远离第一驱动器231的一侧。第二驱动器232的子驱动电路与初始信号线21b和两条时钟信号线22b电连接，且初始信号线21b位于两条时钟信号线22b远离第二驱动器232的一侧。第三驱动器233的子驱动电路与初始信号线21c和两条时钟信号线22c电连接，且初始信号线21c位于两条时钟信号线22c远离第三驱动器233的一侧。第四驱动器234的子驱动电路与初始信号线21d和两条时钟信号线22d电连接，且初始信号线21d位于两条时钟信号线22d远离第四驱动器234的一侧。关于显示区域100右侧的第三周边区203内的驱动器和第一信号线的排布和连接方式可以参照左侧的第一周边区201内的结构，故于此不再赘述。
图5为本公开至少一实施例的一种子驱动电路的等效电路图。图6为图5提供的子驱动电路的时序图。如图5所示，在一些示例性实施方式中，子驱动电路分别与信号输入端IN、第一时钟信号线CK、第二时钟信号线CB、第一电源线VGH、第二电源线VGL和信号输出端OUT电连接。
在一些示例性实施方式中，如图5所示，子驱动电路可以包括：第一移位晶体管T1、第二移位晶体管T2、第三移位晶体管T3、第四移位晶体管T6、第五移位晶体管T7、第六移位晶体管T8、第一输出晶体管T4和第二输出晶体管T5、第一存储电容C1和第二存储电容C2。
第一移位晶体管T1的控制极与第一时钟信号线CK电连接，第一移位晶体管T1的第一极与信号输入端IN电连接，第一移位晶体管T1的第二极与第一节点G1电连接。第二移位晶体管T2的控制极与第一节点G1电连接，第二移位晶体管T2的第一极与第一时钟信号线CK电连接，第二移位晶体管T2的第二极与第二节点G2电连接。第三移位晶体管T3的控制极与第一时钟信号线CK电连接，第三移位晶体管T3的第一极与第二电源线VGL电连接，第三移位晶体管T3的第二极与第二节点G2电连接。第一输出晶体管T4的控制极与第二节点G2电连接，第一输出晶体管T4的第一极与第一电源线VGH电连接，第一输出晶体管T4的第二极与信号输出端OUT电连接。第二输出晶体管T5的控制极与第三节点G3电连接，第二输出晶体管T5的第一极与第二时钟信号线CB电连接，第二输出晶体管T5的第二极与信号输 出端OUT电连接。第四移位晶体管T6的控制极与第二节点G2电连接，第四移位晶体管T6的第一极与第一电源线VGH电连接，第四移位晶体管T6的第二极与第五移位晶体管T7的第一极电连接。第五移位晶体管T7的控制极与第二时钟信号线CB电连接，第五移位晶体管T7的第二极与第一节点G1电连接。第六移位晶体管T8的控制极与第二电源线VGL电连接，第六移位晶体管T8的第一极与第一节点G1电连接，第六移位晶体管T8的第二极与第三节点G3电连接。第一存储电容C1的第一极与第一电源线VGH电连接，第一存储电容C1的第二极与第二节点G2电连接。第二存储电容C2的第一极与信号输出端OUT电连接，第二存储电容C2的第二极与第三节点G3电连接。
在一些示例性实施方式中，第一电源线VGH持续提供高电平信号，第二电源线VGL持续提供低电平信号。
在一些示例性实施方式中，图5所示的子驱动电路的第一移位晶体管至第六移位晶体管、第一输出晶体管和第二输出晶体管均可以为P型晶体管或者N型晶体管。然而，本实施例对此并不限定。
在一些示例性实施方式中，以图5所示的子驱动电路的第一移位晶体管至第六移位晶体管、第一输出晶体管和第二输出晶体管均可以为P型晶体管为例，如图6所示，本实施例的子驱动电路的工作过程可以包括以下阶段。
在输入阶段t1，第一时钟信号线CK的信号为低电平，第二时钟信号线CB的信号为高电平，信号输入端IN的信号为低电平。由于第一时钟信号线CK的信号为低电平，第一移位晶体管T1导通，信号输入端IN的信号经由第一移位晶体管T1传输至第一节点G1。由于第六移位晶体管T8的信号接收第二电源线VGL的低电平信号，从而第六移位晶体管T8处于开启状态。第三节点G3的电平可以控制第二输出晶体管T5导通，第二时钟信号线CB的信号经由第二输出晶体管T5传输至信号输出端OUT，即在输入阶段t1，信号输出端OUT为第二时钟信号线CB的高电平信号。另外，由于第一时钟信号线CK的信号为低电平，第三移位晶体管T3导通，第二电源线VGL的低电平信号经由第三移位晶体管T3传输至第二节点G2。此时，第一输出晶体管T4和第四移位晶体管T6均导通。由于第二时钟信号线CB的信号为高 电平，第五移位晶体管T7截止。
在输出阶段t2，第一时钟信号线CK的信号为高电平，第二时钟信号线CB的信号为低电平，信号输入端IN的信号为高电平。第二输出晶体管T5导通，第二时钟信号线CB的信号经由第二输出晶体管T5作为信号输出端OUT的信号。在输出阶段t2，第二存储电容C2连接信号输出端OUT的一端的电平变为第二电源线VGL的信号，由于第二存储电容C2的自举作用，第六移位晶体管T8截止，第二输出晶体管T5可以更好地打开，信号输出端OUT的信号为低电平。另外，第一时钟信号线CK的信号为高电平，从而第一移位晶体管T1和第三移位晶体管T3均截止。第二移位晶体管T2导通，第一时钟信号线CK的高电平经由第二移位晶体管T2传输至第二节点G2，由此，第一输出晶体管T4和第四移位晶体管T6均截止。由于第二时钟信号线CB的信号为低电平，第五移位晶体管T7导通。
在缓冲阶段t3，第一时钟信号线CK和第二时钟信号线CB的信号均为高电平，信号输入端IN的信号为高电平，第二输出晶体管T5导通，第二时钟信号线CB的信号经由第二输出晶体管T5传输至信号输出端OUT，此时，信号输出端OUT输出第二时钟信号线CB提供的高电平信号。另外，第一时钟信号线CK的信号为高电平，从而第一移位晶体管T1和第三移位晶体管T3均截止，第六移位晶体管T8导通，第二移位晶体管T2导通，第一时钟信号线CK的高电平信号经由第二移位晶体管T2传输至第二节点G2，由此，第一输出晶体管T4和第四移位晶体管T6均截止。由于第二时钟信号线CB的信号为高电平，第五移位晶体管T7截止。
在稳定阶段t4的第一子阶段t41中，第一时钟信号线CK的信号为低电平，第二时钟信号线CB的信号为高电平，信号输入端IN的信号为高电平。由于第一时钟信号线CK的信号为低电平，第一移位晶体管T1导通，信号输入端IN的信号经由第一移位晶体管T1传输至第一节点G1，第二移位晶体管T2截止。由于第六移位晶体管T8处于开启状态，第二输出晶体管T5截止。由于第一时钟信号线CK的信号为低电平，第三移位晶体管T3导通，第一输出晶体管T4和第四移位晶体管T6均导通，第一电源线VGH的高电平信号经由第一输出晶体管T4传输至信号输出端OUT，即信号输出端OUT 输出高电平信号。
在稳定阶段t4的第二子阶段t42中，第一时钟信号线CK的信号为高电平，第二时钟信号线CB的信号为低电平，信号输入端IN的信号为高电平。第二输出晶体管T5和第二移位晶体管T2均截止。第一时钟信号线CK的信号为高电平，从而第一移位晶体管T1和第三移位晶体管T3均截止。在第一存储电容C1的保持作用下，第一输出晶体管T4和第四移位晶体管T6均导通，高电平信号经由第一输出晶体管T4传输至信号输出端OUT，即信号输出端OUT输出高电平信号。
在第二子阶段t42中，由于第二时钟信号线CB的信号为低电平，第五移位晶体管T7导通，从而高电平信号经由第四移位晶体管T6和第五移位晶体管T7被传输至第三节点G3和第一节点G1，以使第三节点G3和第一节点G1的信号保持为高电平。
在第三子阶段t43中，第一时钟信号线CK和第二时钟信号线CB的信号均为高电平，信号输入端INPUT的信号为高电平。第二输出晶体管T5和第二移位晶体管T2截止。第一时钟信号线CK的信号为高电平，从而第一移位晶体管T1和第三移位晶体管T3均截止，第一输出晶体管T4和第四移位晶体管T6均导通。高电平信号经由第一输出晶体管T4至信号输出端OUT，即信号输出端OUT输出高电平信号。
图7为本公开至少一实施例的子驱动电路的平面示意图。本示例的子驱动电路的等效电路如图5所示。在一些示例性实施方式中，如图7所示，在平行于显示基板的平面内，第一输出晶体管T4和第二输出晶体管T5在第二方向Y上相邻，第一移位晶体管T1、第二移位晶体管T2和第三移位晶体管T3在第一方向X上依次排布，第四移位晶体管T6和第五移位晶体管T7在第二方向Y上相邻，第六移位晶体管T8在第一方向X上位于第二电源线VGL和第二输出晶体管T5之间。在第一方向X上，第一存储电容C1位于第二电源线VGL和第一输出晶体管T4之间，第二存储电容C2位于第二输出晶体管T5靠近信号输出端OUT的一侧。初始信号线STV、第二时钟信号线CB、第一时钟信号线CK、第一电源线VGH以及第二电源线VGL沿第一方向X排布。本级子驱动电路的信号输入端IN与上一级子驱动电路的信号 输出端电连接，本级子驱动电路的信号输出端OUT与下一级子驱动电路的信号输入端电连接。
在一些示例性实施方式中，如图7所示，第二输出晶体管T5的宽长比大于第一输出晶体管T4的宽长比。例如，第二输出晶体管T5的导电沟道的宽为第一晶体管T4的导电沟道的宽的两倍。其中，晶体管的宽长比指晶体管的导电沟道的宽与长的比值，即W/L。导电沟道的宽可以为沿延伸方向的垂直方向的尺寸(例如，沿第二方向Y的长度)，导电沟道的长可以为延伸方向的尺寸(例如，沿第一方向X的长度)。本示例性实施方式通过扩展第二输出晶体管的宽长比，可以减小子驱动电路的输出波形的下降沿时长，从而增加数据电压的写入时长。
在一些示例性实施方式中，如图7所示，第一电源线VGH和第二电源线VGL可以为单层走线结构。初始信号线STV、第一时钟信号线CK和第二时钟信号线CB可以为双层走线结构。然而，本实施例对此并不限定。例如，第一电源线VGH和第二电源线VGL可以为双层走线结构。
图8为图1中沿Q-Q’方向的局部剖面示意图。图8中示意了显示区域100的一个子像素、周边区域200的栅极驱动电路的第一晶体管521(例如，图5中的第一输出晶体管T4)和第一电容522(例如图5中的第一存储电容C1)、以及一条初始信号线和两条时钟信号线(例如图5中的第一时钟信号线CK和第二时钟信号线CB)的结构。
在一些示例性实施方式中，如图8所示，在垂直于显示基板的平面内，显示区域100可以包括：设置在衬底基板40上的驱动结构层、设置在驱动结构层远离衬底基板40一侧的发光元件以及设置在发光元件远离衬底基板40一侧的封装层47。在一些可能的实现方式中，显示区域100可以包括其它膜层，如隔垫柱等，本公开在此不做限定。
在一些示例性实施方式中，衬底基板40可以是柔性基底，或者可以是刚性基底。每个子像素的驱动结构层可以包括构成像素电路的多个薄膜晶体管和存储电容，图8中以一个子像素中包括的一个第二晶体管511和一个第二电容512为例进行示意。驱动结构层可以包括依次设置在衬底基板40上的半导体层、第一栅金属层、第二栅金属层、第一源漏金属层和第二源漏金属层。 显示区域100的半导体层至少包括：第二晶体管511的有源层；第一栅金属层至少包括：第二晶体管511的栅极和第二电容512的第一电容电极；第二栅金属层至少包括：第二电容512的第二电容电极；第一源漏金属层至少包括：第二晶体管511的源电极和漏电极；第二源漏金属层至少包括：连接电极510。半导体层和第一栅金属层之间设置第一绝缘层41，第一栅金属层和第二栅金属层之间设置第二绝缘层42，第二栅金属层和第一源漏金属层之间设置第三绝缘层43，第一源漏金属层和第二源漏金属层之间设置第四绝缘层44，第二源漏金属层和发光元件之间设置第五绝缘层45。第一绝缘层41和第二绝缘层42还可以称为栅绝缘层，第三绝缘层43还可以称为层间绝缘层，第四绝缘层44和第五绝缘层45还可以称为平坦层。在一些示例中，第一绝缘层41至第三绝缘层43可以为无机绝缘层，第四绝缘层44和第五绝缘层45可以为有机绝缘层。然而，本实施例对此并不限定。
在一些示例性实施方式中，发光元件可以包括：第一电极531、像素定义层534、有机发光层532和第二电极533。第一电极531通过过孔与连接电极510连接，连接电极510与第二晶体管511的漏电极连接。有机发光层532与第一电极531连接，第二电极533与有机发光层532连接，有机发光层532在第一电极531和第二电极533的驱动下出射相应颜色的光线。在一些示例中，第一电极531可以为阳极，第二电极533可以为阴极。封装层47可以包括叠设的第一封装层、第二封装层和第三封装层，第一封装层和第三封装层可以采用无机材料，第二封装层可以采用有机材料，第二封装层设置在第一封装层和第三封装层之间，可以保证外界水汽无法进入发光元件。
在一些示例性实施方式中，有机发光层532可以包括叠设的空穴注入层(HIL，Hole Injection Layer)、空穴传输层(HTL，Hole Transport Layer)、电子阻挡层(EBL，Electron Block Layer)、发光层(EML，Emitting Layer)、空穴阻挡层(HBL，Hole Block Layer)、电子传输层(ETL，Electron Transport Layer)和电子注入层(EIL，Electron Injection Layer)。在一些示例中，所有子像素的空穴注入层和电子注入层可以是连接在一起的共通层，所有子像素的空穴传输层和电子传输层可以是连接在一起的共通层，所有子像素的空穴阻挡层可以是连接在一起的共通层，相邻子像素的发光层和电子阻挡层可 以有少量的交叠，或者可以是隔离的。然而，本实施例对此并不限定。
在一些示例性实施方式中，如图8所示，在垂直于显示基板的平面内，显示基板的周边区域200可以包括：设置在衬底基板40上的半导体层、第一导电层、第二导电层、第三导电层和第四导电层。周边区域200的半导体层与显示区域100的半导体层可以为同层结构，周边区域200的第一导电层与显示区域100的第一栅金属层可以为同层结构，周边区域200的第二导电层与显示区域100的第二栅金属层可以为同层结构，周边区域200的第三导电层与显示区域100的第一源漏金属层可以为同层结构，周边区域200的第四导电层与显示区域100的第二源漏金属层可以为同层结构。
在一些示例性实施方式中，如图8所示，周边区域200的半导体层至少包括：第一晶体管521的有源层。第一导电层至少包括：第一晶体管521的控制极和第一电容522的第一电容电极。第二导电层至少包括：第一电容522的第二电容电极。第三导电层至少包括：第一晶体管521的第一极和第二极、第一子初始信号线211的第一走线61a、以及第一子时钟信号线221的第一走线71a。第四导电层至少包括：第一子初始信号线211的第二走线62a和第一子时钟信号线221的第二走线72a。
在一些示例中，第一子初始信号线211的第二走线62a可以通过第四绝缘层44上开设的凹槽与第一走线61a直接接触，第一子时钟信号线221的第二走线72a可以通过第四绝缘层44上开设的凹槽与第一走线71a直接接触。第一子初始信号线211的第二走线62a在衬底基板40上的正投影与第一走线61a在衬底基板40上的正投影存在交叠，例如两者相互重合。第一子时钟信号线221的第二走线72a在衬底基板40上的正投影与第一走线71a在衬底基板40上的正投影存在交叠，例如两者相互重合。然而，本实施例对此并不限定。
在一些示例性实施方式中，如图7和图8所示，初始信号线STV、第一时钟信号线CK和第二时钟信号线CB可以为双层走线，且双层走线位于第三导电层和第四导电层。第一电源线VGH和第二电源线VGL可以位于第三导电层。然而，本实施例对此并不限定。
本示例性实施方式中，通过设置周边区域内的时钟信号线(例如，第一 时钟信号线CK和第二时钟信号线CB)和初始信号线采用双层走线方式，可以降低电阻，提升信号传输效率。
图9为图1中区域A2的一种局部示意图。图10为图9中沿R-R’方向的局部剖面示意图。图11为图9中沿P-P’方向的局部剖面示意图。图9示意了显示基板的上边框和左边框的拐角区域的多条初始信号线和多条时钟信号线。下面以初始信号线21d为例进行说明。
在一些示例性实施方式中，如图1和图9所示，初始信号线21d可以包括相互连接的第一子初始信号线和第二子初始信号线。第一子初始信号线和第二子初始信号线的连接位置可以位于上边框区域。第一子初始信号线从左边框延伸至上边框，第一子初始信号线与第一驱动芯片连接；第二子初始信号线从右边框延伸至上边框，第二子初始信号线与第二驱动芯片连接。第一子初始信号线可以包括第一信号线段211d1和第二信号线段211d2，第一信号线段211d1可以延伸至第一信号接入区域301，与第一驱动芯片连接，第二信号线段211d2可以在上边框与第二子初始信号线连接。在一些示例中，第二信号线段211d2在上边框与第二子初始信号线电连接。然而，本实施例对此并不限定。例如，第二信号线段211d2和第二子初始信号线可以为一体结构。
在一些示例性实施方式中，如图9和图10所示，初始信号线21d的第一子初始信号线的第一信号线段211d1和第二信号线段211d2之间通过连接线81电连接。第一信号线段211d1包括相互电连接的第一走线61a和第二走线62a，第二信号线段211d2包括相互电连接的第一走线61c和第二走线62c。第一走线61a和61c位于第三导电层，第二走线62a和62c位于第四导电层。第二走线62a在衬底基板40上的正投影与第一走线61a在衬底基板40上的正投影存在交叠，第二走线62c在衬底基板40上的正投影与第一走线61c在衬底基板40上的正投影存在交叠。第一走线61a可以通过第二绝缘层42和第三绝缘层43上开设的过孔，与连接线81的一端电连接；第一走线61c可以通过第二绝缘层42和第三绝缘层43上开设的过孔，与连接线81的另一端电连接。利用连接线81可以实现第一信号线段211d1和第二信号线段211d2之间的电连接。然而，本实施例对此并不限定。例如，连接线81可以 连接在第二走线62a和第二走线62c之间，或者，连接线81可以电连接在第一走线61a和第二走线62c之间，或者，连接线81可以电连接在第二走线62a和第一走线61c之间。
在一些示例性实施方式中，连接线81在延伸方向的长度可以约为50微米(um)至500微米。然而，本实施例对此并不限定。
在一些示例性实施方式中，如图11所示，初始信号线21d的第一子初始信号线的第一信号线段211d1的第一走线61a和第二走线62a直接接触，以实现电连接。例如，在第四绝缘层上可以开设暴露出第一走线61a的凹槽，在凹槽内形成第二走线62a，以实现第一走线61a和第二走线62a的直接电连接。然而，本实施例对此并不限定。
图12为图9中沿P-P’方向的另一局部剖面示意图。在一些示例性实施方式中，初始信号线21d的第一子初始信号线的第一信号线段211d1的第一走线61a和第二走线62a可以通过在第四绝缘层44上开设的过孔来实现电连接。在本示例中，在第四绝缘层44上开设多个暴露出第一走线61a的过孔，在第四绝缘层44远离衬底基板40的一侧形成第二走线62a，使得第二走线62a通过过孔与第一走线61a电连接。然而，本实施例对此并不限定。
在一些示例性实施方式中，多条初始信号线和多条时钟信号线均通过连接线实现相邻信号线段的电连接。如图9所示，周边区域200设置的多条连接线在延伸方向的长度可以大致相同。多条连接线可以沿第一方向X依次排布，在第一方向X上对齐。然而，本实施例对此并不限定。在一些示例中，周边区域200的多条连接线在延伸方向的长度可以不同(例如，沿着远离显示区域的方向递增，或者，沿着远离显示区域的方向递减)。在一些示例中，多条连接线可以在第一方向X上错开排列。
在一些示例性实施方式中，子驱动电路设置在第一周边区201的第一子区域，连接线可以位于第一周边区201的第二子区域。如图9所示，连接线81没有与驱动器的子驱动电路直接连接。例如，初始信号线21d的第一子初始信号线可以在延伸方向(例如，第二方向Y)上依次与栅极驱动电路和连接线81连接。在一些示例中，连接线81可以位于第一周边区201的第二子区域靠近第一子区域处。例如，连接线81可以在栅极驱动电路的起始端与第 一子初始信号线连接，或者，在栅极驱动电路的结尾端与第一子初始信号线连接。
本示例性实施方式提供的显示基板，通过设置连接线实现子信号线的相邻信号线段之间的电连接，可以防止在生产过程中由于信号线过长导致的静电累积。
图13为图1中区域A3的一种局部示意图。在一些示例性实施方式中，区域A3为第一信号线(例如，初始信号线21a至21d、时钟信号线22a至22d)的两条相邻子信号线的连接区域，区域A3位于第二周边区202。在本示例中，第一信号线的两条相邻子信号线可以通过连接线进行电连接。然而，本实施例对此并不限定。例如，第一信号线的两条相邻子信号线可以为一体结构。
下面以初始信号线21d为例进行说明。如图13所示，初始信号线21d包括第一子初始信号线21d1和第二子初始信号线21d2，且第一子初始信号线21d1和第二子初始信号线21d2可以通过连接线82电连接。在一些示例中，第一子初始信号线21d1可以通过过孔与连接线82的一端电连接，第二子初始信号线21d2可以通过过孔与连接线82的另一端电连接。
在一些示例性实施方式中，第一子初始信号线21d1和第二子初始信号线21d2可以为单层走线结构，且均位于第三导电层，连接线82可以位于第一导电层或第二导电层。或者，第一子初始信号线21d1和第二子初始信号线21d2可以为单层走线结构，第一子初始信号线21d1位于第三导电层，第二子初始信号线21d2位于第四导电层，连接线82可以位于第一导电层或第二导电层。或者，第一子初始信号线21d1和第二子初始信号线21d2可以为双层走线结构，且双层走线分别位于第三导电层和第四导电层，连接线82可以位于第一导电层或第二导电层。然而，本实施例对此并不限定。
下面通过显示基板的制备过程的示例说明本公开显示基板的结构。本公开所说的“构图工艺”包括沉积膜层、涂覆光刻胶、掩模曝光、显影、刻蚀和剥离光刻胶等处理。沉积可以采用选自溅射、蒸镀和化学气相沉积中的任意一种或多种，涂覆可以采用选自喷涂和旋涂中的任意一种或多种，刻蚀可以采用选自干刻和湿刻中的任意一种或多种。“薄膜”是指将某一种材料在 基底上利用沉积或涂覆工艺制作出的一层薄膜。若在整个制作过程当中该“薄膜”无需构图工艺，则该“薄膜”还可以称为“层”。当在整个制作过程当中该“薄膜”还需构图工艺，则在构图工艺前称为“薄膜”，构图工艺后称为“层”。经过构图工艺后的“层”中包含至少一个“图案”。
本公开中所说的“A和B为同层结构”是指，A和B通过同一次构图工艺同时形成。“相同层”不总是意味着层的厚度或层的高度在截面图中是相同的。“A的正投影包含B的正投影”是指，B的正投影落入A的正投影范围内，或者A的正投影覆盖B的正投影。
在一些示例性实施方式中，如图4、图8及图10所示，本实施例的显示基板的制备过程可以包括以下步骤。
(1)、在衬底基板上制备半导体层图案。
在一些示例性实施方式中，在衬底基板40上沉积半导体薄膜，通过构图工艺对半导体薄膜进行构图，形成半导体层图案。如图8所示，半导体层图案形成在显示区域100和周边区域200，例如至少包括显示区域100的第二晶体管511的有源层和周边区域200的第一晶体管521的有源层。
在一些示例性实施方式中，衬底基板40可以为刚性基板，例如玻璃基板。然而，本实施例对此并不限定。例如衬底基板可以为柔性基板。
(2)、在衬底基板上制备第一栅金属层和第一导电层图案。
在一些示例性实施方式中，在形成上述结构的衬底基板40上，依次沉积第一绝缘薄膜和第一导电薄膜，通过构图工艺对第一导电薄膜进行构图，形成覆盖半导体层图案的第一绝缘层41，以及设置在第一绝缘层41上的第一栅金属层和第一导电层，如图8所示。第一栅金属层形成在显示区域100，至少包括第二晶体管511的栅极和第二电容512的第一电容电极；第一导电层形成在周边区域200，至少包括第一晶体管521的栅极和第一电容522的第一电容电极。在一些示例中，在本步骤中，可以在显示区域100同步形成扫描线、复位线和发射线。然而，本实施例对此并不限定。
(3)、在衬底基板上制备第二栅金属层和第二导电层图案。
在一些示例性实施方式中，在形成上述结构的衬底基板40上，依次沉积 第二绝缘薄膜和第二导电薄膜，通过构图工艺对第二导电薄膜进行构图，形成第二绝缘层42，以及设置在第二绝缘层42上的第二栅金属层和第二导电层图案。如图8所示，第二栅金属层形成在显示区域100，至少包括第二电容512的第二电容电极；第二导电层形成在周边区域200，至少包括第一电容522的第二电容电极。
(4)、在衬底基板上制备第一源漏金属层和第三导电层图案。
在一些示例性实施方式中，在形成上述结构的衬底基板40上，沉积第三绝缘薄膜，通过构图工艺对第三绝缘薄膜进行构图，形成第三绝缘层43图案。第三绝缘层43上设置有多个暴露出半导体层表面的过孔。
在一些示例性实施方式中，在形成上述结构的衬底基板40上，沉积第三导电薄膜，通过构图工艺对第三导电薄膜进行构图，在第三绝缘层43上形成第一源漏金属层和第三导电层图案。如图8所示，第一源漏金属层形成在显示区域100，至少包括第二晶体管511的第一极和第二极；第三导电层形成在周边区域200，至少包括第一晶体管521的第一极和第二极、以及第一信号线的第一走线。第二晶体管511的第一极和第二极可以分别通过过孔与第二晶体管511的有源层的源极区和漏极区连接。第一晶体管521的第一极和第二极可以分别通过过孔与第一晶体管521的有源层的源极区和漏极区连接。
(5)、在衬底基板上制备第二源漏金属层和第四导电层图案。
在一些示例性实施方式中，在形成上述结构的衬底基板40上，涂覆平坦薄膜，通过构图工艺形成第四绝缘层44图案。第四绝缘层44上设置有多个暴露出第一源漏金属层表面的过孔、以及暴露出第三导电层表面的凹槽。
在一些示例性实施方式中，在形成上述结构的衬底基板40上，沉积第四导电薄膜，通过构图工艺对第四导电薄膜进行构图，在第四绝缘层44上形成第二源漏金属层和第四导电层图案。如图8所示，第二源漏金属层形成在显示区域100，至少包括连接电极510；第四导电层形成在周边区域200，至少包括第一信号线的第二走线。连接电极510通过第四绝缘层44上开设的过孔与第二晶体管511的第一极电连接。第一信号线的第二走线通过第四绝缘层44上开设的凹槽与第一信号线的第一走线电连接。
(6)、在衬底基板上依次制备第五绝缘层、发光元件和封装层。
在一些示例性实施方式中，在形成前述结构的衬底基板40上，涂覆平坦薄膜，通过构图工艺形成第五绝缘层45。第五绝缘层45上设置有暴露出连接电极510的过孔。
随后，形成发光元件的第一电极。如图8所示，发光元件的第一电极531形成在显示区域100，第一电极531通过第五绝缘层45上的过孔与连接电极510连接。
随后，涂覆像素定义薄膜，通过掩膜、曝光、显影工艺，形成像素定义层534图案。如图8所示，像素定义层534形成在显示区域100。显示区域100的像素定义层534上开设有像素开口，像素开口内的像素定义薄膜被显影掉，暴露出第一电极531的表面。
随后，在形成前述图案的衬底基板40上依次形成有机发光层532和第二电极533。例如，有机发光层532包括叠设的空穴注入层、空穴传输层、发光层、电子传输层和电子注入层，形成在显示区域100的像素开口内，实现有机发光层532与第一电极531连接。由于第一电极531与薄膜晶体管511的漏电极连接，实现有机发光层532的发光控制。第二电极533的一部分形成在有机发光层532上。
在一些示例性实施方式中，在形成前述图案的衬底基板40上，形成封装层47。在一些示例中，封装层47可以采用无机材料/有机材料/无机材料的叠层结构。有机材料层设置在两个无机材料层之间。
在一些示例性实施方式中，第一导电薄膜、第二导电薄膜、第三导电薄膜和第四导电薄膜可以采用金属材料，如银(Ag)、铜(Cu)、铝(Al)和钼(Mo)中的任意一种或更多种，或上述金属的合金材料，如铝钕合金(AlNd)或钼铌合金(MoNb)，可以是单层结构，或者多层复合结构，如Mo/Cu/Mo等。第一绝缘层41、第二绝缘层42和第三绝缘层43可以采用硅氧化物(SiOx)、硅氮化物(SiNx)和氮氧化硅(SiON)中的任意一种或更多种，可以是单层、多层或复合层。第四绝缘层44、第五绝缘层45和像素定义层534可以采用聚酰亚胺、亚克力或聚对苯二甲酸乙二醇酯等有机材料。发光元件的第一电极可以采用氧化铟锡(ITO)或氧化铟锌(IZO)等透明导电材料。发光元件的第二电极可以采用镁(Mg)、银(Ag)、铝(Al)、铜(Cu)和锂(Li) 中的任意一种或更多种，或采用上述金属中任意一种或多种制成的合金。然而，本实施例对此并不限定。例如，发光元件的第一电极可以采用金属等反射材料，第二电极可以采用透明导电材料。
本示例性实施例的制备工艺利用现有成熟的制备设备即可实现，可以很好地与现有制备工艺兼容，工艺实现简单，易于实施，生产效率高，生产成本低，良品率高。
本示例性实施例的显示基板的结构及其制备过程仅仅是一种示例性说明。在一些示例性实施方式中，可以根据实际需要变更相应结构以及增加或减少构图工艺。例如，连接线可以位于第二导电层。然而，本实施例对此并不限定。
图14为图1中区域A2的另一局部示意图。在一些示例性实施方式中，周边区域200的多条第一信号线(例如，初始信号线21a至21d、时钟信号线22a至22d)还与静电释放(ESD，Electrostatic Discharge)单元电连接，以提供显示基板工作过程中的静电释放路径。以一条时钟信号线22d为例进行说明。ESD单元可以与时钟信号线22d的第一子时钟信号线的第一信号线段221d1电连接，第一信号线段221d1通过连接线81与第二信号线段221d2电连接。
在一些示例性实施方式中，如图14所示，第一信号线段221d1和第二信号线段221d2可以为双层走线结构。例如，第一信号线段221d1包括：相互电连接的第一走线61a和第二走线62a，且第二走线62a位于第一走线61a远离衬底基板的一侧。在本示例中，第一信号线段221d1包括双层走线段和单层走线段。第一信号线段221d1与子驱动电路的连接部分为双层走线段，与ESD单元的连接部分为单层走线段。例如，ESD单元与第一信号线段221d1的第一走线61a电连接。
在一些示例性实施方式中，如图14所示，多条连接线81沿延伸方向的长度可以不同。例如，在与同一驱动器连接的同一组第一信号线中，在远离显示区域的方向上，远离显示区域的第一信号线所连接的连接线的长度大于靠近显示区域的第一信号线所连接的连接线的长度。例如，与初始信号线21d连接的连接线的长度大于与时钟信号线22d连接的连接线的长度。然而，本 实施例对此并不限定。
图15为本公开至少一实施例提供的ESD单元的等效电路图。如图15所示，在一些示例性实施方式中，至少一个ESD单元与一条信号线L0电连接，且配置为释放其连接的信号线L0中的静电。在本示例中，信号线L0可以为时钟信号线或初始信号线。ESD单元可以包括：第一释放晶体管ST1至第四释放晶体管ST4。
在一些示例性实施方式中，如图15所示，第一释放晶体管ST1的第一极与第二电源线VGL电连接，第一释放晶体管ST1的控制极和第二极与第二释放晶体管ST2的第一极电连接，第二释放晶体管ST2的控制极和第二极与ESD单元对应的信号线L0电连接。第三释放晶体管ST3的第一极与ESD单元对应的信号线L0电连接，第三释放晶体管ST3的控制极和第二极与第四释放晶体管ST4的第一极电连接，第四释放晶体管ST4的控制极和第二极与第一电源线VGH电连接。
在一种示例性实施例中，设置ESD单元可以防止信号线中的静电积累而引起放电击穿导致损坏，以释放信号线中积累的静电，实现对信号线的保护。
在一种示例性实施例中，ESD单元可以包括两个释放晶体管，其中，每个释放晶体管的一极都和自身的控制极连接，从而形成等效的二极管连接；而两个“二极管”之间连接要保护的信号线，两个“二极管”的另外两端分别连接第一电源线VGH和第二电源线VGL。由此，当信号线中因积累正电荷出现瞬时高压(如100V)时，其中一个“二极管”导通，释放信号线中的正电荷；而当信号线中因积累负电荷出现瞬时低压(如-100V)时，另一个“二极管”导通，释放信号线中的负电荷。
图16为本公开至少一实施例的ESD单元的平面示意图。图16示意了三个ESD单元，且其中两个ESD单元所保护的信号线均为时钟信号线(例如，时钟信号线22d)，最后一个ESD单元所保护的信号线为初始信号线(例如，初始信号线21d)。如图16所示，第一个ESD单元的第一释放晶体管ST1可以通过第一引出线L1与第二电源线VGL电连接，第四释放晶体管ST2可以通过第二引出线L2与第一电源线VGH电连接。第一个ESD单元的第二释放晶体管ST2和第三释放晶体管ST3可以与一条时钟信号线22d的第一走 线电连接，并通过第一走线与一条连接线81电连接。第二个ESD单元的第一释放晶体管ST1可以通过第三引出线L3与第一引出线L1电连接，第四释放晶体管ST4可以与第二引出线L2电连接。第二个ESD单元的第二释放晶体管ST2和第三释放晶体管ST3可以与一条连接线81电连接，并通过该连接线81与一条时钟信号线22d的第一走线电连接。第三个ESD单元的第一释放晶体管ST1可以通过第三引出线与第一引出线L1电连接，第四释放晶体管ST4可以与第二引出线L2电连接。第三个ESD单元的第二释放晶体管ST2和第三释放晶体管ST3可以通过位于第三导电层和半导体层的连接电极与一条连接线81电连接，并通过该条连接线81与初始信号线21d的第一走线电连接。
在一些示例中，第一引出线L1和第二引出线L2可以位于第三导电层，第三引出线L3可以位于第一导电层。连接线81可以位于第一导电层。初始信号线21d的第一走线和时钟信号线22d的第一走线可以位于第三导电层。然而，本实施例对此并不限定。
图17为图1中区域A2的另一局部示意图。在一些示例性实施方式中，周边区域200的多条第一信号线(例如，初始信号线21a至21d、时钟信号线22a至22d)还与ESD单元连接，以提供显示基板工作过程中的静电释放路径。以一条时钟信号线22d为例进行说明。时钟信号线22d的第一子时钟信号线的第一信号线段221d1电连接，第一信号线段221d1通过连接线81与第二信号线段221d2电连接。第一信号线段221d1和第二信号线段221d2为双层走线结构。第一信号线段221d1与子驱动电路和ESD单元的连接部分均为双层走线结构。
关于本实施例的显示基板的其余结构可以参照前述实施例的说明，故于此不再赘述。
图18为本公开至少一实施例的显示基板的另一示意图。在一些示例性实施方式中，如图18所示，显示基板在第一方向X上的长度小于在第二方向Y上的长度。周边区域200包括：依次连通的第一周边区201、第二周边区202、第三周边区203以及第四周边区204。第一周边区201和第三周边区203沿第一方向X位于显示区域100的相对两侧，第二周边区202和第四周边区 204沿第二方向Y位于显示区域100的相对两侧。第二周边区202包括第一信号接入区域301，第四周边区204包括第二信号接入区域302。第一信号接入区域301设置有多个信号接入引脚，第二信号接入区域302设置有多个信号接入引脚。
在一些示例性实施方式中，如图18所示，周边区域200设置有多条第一信号线，例如包括多条初始信号线21和多条时钟信号线22。初始信号线21位于第一周边区201和第三周边区203中至少之一。初始信号线21可以从第一周边区201或第三周边区203延伸至第二周边区202的第一信号接入区域301，与第一驱动芯片连接，还延伸至第四周边区204的第二信号接入区域302，与第二驱动芯片连接。时钟信号线22位于第一周边区201和第三周边区203中至少之一。时钟信号线22可以从第一周边区201或第三周边区203延伸至第二周边区202的第一信号接入区域301，与第一驱动芯片连接，还延伸至第四周边区204的第二信号接入区域302，与第二驱动芯片连接。在本示例中，每条第一信号线均与两个驱动芯片连接。每条第一信号线可以为一体结构，或者，第一信号线的子信号线可以通过连接线连接。然而，本实施例对此并不限定。
在本示例性实施方式中，将连接不同驱动芯片的时钟信号线设置为一体，可以确保不同驱动芯片输出一致的时钟信号。将连接不同驱动芯片的初始信号线设置为一体，可以确保不同驱动芯片输出一致的初始信号。如此一来，可以改善显示基板两侧的栅极驱动电路的栅极控制信号不同步的情况，以提升显示效果。
关于本实施例的显示基板以及第一信号线的其余结构可以参照前述实施例的说明，故于此不再赘述。
本实施方式所示的结构(或方法)可以与其它实施方式所示的结构(或方法)适当地组合。
图19为本公开至少一实施例的显示装置的示意图。如图19所示，本实施例提供一种显示装置91，包括前述实施例的显示基板910。在一些示例中，显示基板910可以为OLED显示基板或者QLED显示基板。显示装置91可以为：手机、平板电脑、电视机、显示器、笔记本电脑、数码相框或导航仪 等任何具有显示功能的产品或部件。然而，本实施例对此并不限定。
本公开中的附图只涉及本公开涉及到的结构，其他结构可参考通常设计。在不冲突的情况下，本公开的实施例即实施例中的特征可以相互组合以得到新的实施例。
本领域的普通技术人员应当理解，可以对本公开的技术方案进行修改或者等同替换，而不脱离本公开技术方案的精神和范围，均应涵盖在本公开的权利要求的范围当中。
Claims (21)
- 一种显示基板，包括：衬底基板，包括：显示区域、位于所述显示区域周边的周边区域，所述周边区域包括：依次连通的第一周边区、第二周边区、第三周边区以及第四周边区；所述第一周边区和第三周边区沿第一方向位于所述显示区域的相对两侧，所述第二周边区和第四周边区沿第二方向位于所述显示区域的相对两侧，所述第一方向与所述第二方向交叉；至少一条第一信号线，位于所述周边区域，所述第一信号线包括相互连接的至少两条子信号线；所述第一信号线的其中至少一条子信号线位于所述第一周边区，所述第一信号线的另外至少一条子信号线位于所述第三周边区；多个信号接入引脚，位于信号接入区域，所述信号接入区域位于所述第四周边区，或者所述第四周边区和第二周边区；所述第一信号线的每条子信号线延伸至所述信号接入区域，与所述信号接入区域内的至少一个信号接入引脚连接，以通过所述信号接入引脚与一个驱动芯片连接。
- 根据权利要求1所述的显示基板，其中，所述周边区域设置有多条第一信号线，所述多条第一信号线包括至少一条时钟信号线和至少一条初始信号线。
- 根据权利要求2所述的显示基板，其中，所述时钟信号线的线宽约为15微米至25微米，所述初始信号线的线宽约为15微米至25微米。
- 根据权利要求1所述的显示基板，其中，在相邻两个周边区的连通区域，所述第一信号线呈弧形。
- 根据权利要求1至4中任一项所述的显示基板，其中，所述第一信号线的至少两条子信号线与不同的驱动芯片连接。
- 根据权利要求1至5中任一项所述的显示基板，其中，所述第一信号线的至少一条子信号线包括：相互连接的第一走线和第二走线；所述第二走线位于所述第一走线远离所述衬底基板的一侧，且所述第二走线在所述衬底 基板上的正投影与所述第一走线在所述衬底基板上的正投影存在交叠。
- 根据权利要求6所述的显示基板，其中，所述第一走线与所述第二走线直接接触；或者，所述第一走线和第二走线之间设置绝缘层，所述第二走线通过所述绝缘层上开设的多个过孔与所述第一走线连接。
- 根据权利要求1至7中任一项所述的显示基板，其中，所述第一信号线的至少两条子信号线为一体结构。
- 根据权利要求1至7中任一项所述的显示基板，还包括：至少一条连接线，位于所述周边区域；其中，所述第一信号线的两条子信号线通过所述连接线连接；或者，所述第一信号线的至少一条子信号线包括至少两个信号线段，相邻信号线段通过所述连接线连接；其中，所述连接线位于所述第一信号线靠近所述衬底基板的一侧。
- 根据权利要求9所述的显示基板，其中，所述第一周边区和第三周边区设置有栅极驱动电路；所述连接线位于所述第二周边区，或者，所述第一周边区和第三周边区各自包括：至少一个第一子区域和至少一个第二子区域，所述第一子区域和第二子区域均与所述显示区域相邻，所述第一子区域和第二子区域连通，所述栅极驱动电路位于所述第一子区域，所述连接线位于所述第二子区域。
- 根据权利要求9所述的显示基板，其中，所述连接线和第一信号线之间设置绝缘层，所述连接线通过所述绝缘层上开设的过孔与所述第一信号线连接。
- 根据权利要求9所述的显示基板，其中，在垂直于所述显示基板的平面内，所述显示基板包括：设置在所述衬底基板上的半导体层、第一导电层、第二导电层、第三导电层和第四导电层；所述连接线位于所述第一导电层或所述第二导电层。
- 根据权利要求9所述的显示基板，其中，所述连接线在延伸方向的长度约为50微米至500微米。
- 根据权利要求9所述的显示基板，其中，所述周边区域设置有多条 连接线，所述多条连接线的长度大致相同，或者沿着远离所述显示区域的方向逐渐递增。
- 根据权利要求1至14中任一项所述的显示基板，其中，所述第一周边区和第三周边区设置有与所述第一信号线连接的栅极驱动电路；所述栅极驱动电路包括：多个驱动器，所述多个驱动器沿着远离所述显示区域的方向依次排布，至少一个驱动器包括多个级联的子驱动电路。
- 根据权利要求15所述的显示基板，其中，所述子驱动电路至少包括：第一输出晶体管和第二输出晶体管；所述第二输出晶体管的宽长比大于所述第一输出晶体管的宽长比。
- 根据权利要求16所述的显示基板，其中，所述第二输出晶体管的导电沟道的宽度大致为所述第一输出晶体管的导电沟道的宽度的两倍。
- 根据权利要求16所述的显示基板，其中，所述子驱动电路与第一电源线和第二电源线连接；所述第一电源线和第二电源线为单层走线结构。
- 根据权利要求18所述的显示基板，其中，所述子驱动电路还包括：第一存储电容，所述第一存储电容与所述第一输出晶体管和所述第一电源线连接；所述第一存储电容位于所述第二电源线和所述第一输出晶体管之间。
- 根据权利要求1至19中任一项所述的显示基板，其中，所述第一信号线还与静电释放单元电连接，在所述第一信号线与静电释放单元的连接位置，所述第一信号线为单层走线结构或双层走线结构。
- 一种显示装置，包括如权利要求1至20中任一项所述的显示基板。
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