WO2022166154A1 - 存储器的制备方法及存储器 - Google Patents

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夏军
占康澍
李森
刘涛
徐朋辉
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Changxin Memory Technologies Inc
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    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/50—Peripheral circuit region structures

Definitions

  • the present application relates to the technical field of memory, and in particular, to a method for preparing a memory and a memory.
  • DRAM Dynamic Random Access Memory
  • a dynamic random access memory usually includes an array area and a peripheral circuit area arranged along the periphery of the array area.
  • the array area is provided with a plurality of capacitors arranged in an array
  • the peripheral circuit area is provided with transistors for controlling the capacitors and contact lines for electrical connection with the transistors.
  • the height of the electrode support structure of the capacitor is reduced, thereby reducing the height of the capacitor and the storage performance of the capacitor.
  • a first aspect of the embodiments of the present application provides a method for preparing a memory, which includes the following steps:
  • a substrate is provided that includes an array region and a peripheral circuit region connected to the array region.
  • An electrode support structure, a protective layer and a first mask layer are sequentially stacked on the substrate.
  • the first mask layer is removed.
  • a first electrode layer is formed on the side wall and bottom wall of the capacitor hole, and the top surface of the first electrode layer is flush with the top surface of the electrode support structure.
  • a second aspect of the embodiments of the present application provides a memory, which includes the memory formed by any one of the above methods.
  • the electrode support structure will not be damaged when the first mask layer is subsequently removed , ensuring the height of the electrode support structure, thereby ensuring the contact area between the first electrode layer and the capacitor hole formed subsequently, and improving the storage performance of the memory.
  • the methods for preparing a memory provided by the embodiments of the present application and the memory can Other technical problems to be solved, other technical features included in the technical solution, and the beneficial effects brought about by these technical features will be described in further detail in the specific embodiments.
  • FIG. 1 is a flowchart of a method for preparing a memory provided by an embodiment of the present application
  • FIG. 2 is a schematic structural diagram of forming an electrode support structure, a protective layer, and a first mask layer with a pattern in the method for preparing a memory provided by an embodiment of the present application;
  • FIG. 3 is a schematic structural diagram of a patterned oxide layer in a method for fabricating a memory provided by an embodiment of the present application;
  • FIG. 4 is a schematic structural diagram of a patterned polysilicon layer in a method for fabricating a memory provided by an embodiment of the present application;
  • FIG. 5 is a schematic structural diagram of forming a capacitor hole in a method for manufacturing a memory provided by an embodiment of the present application
  • FIG. 6 is a schematic structural diagram of the method for manufacturing a memory provided by an embodiment of the present application after removing the first mask layer;
  • FIG. 7 is a schematic structural diagram of forming a conductive layer in a method for preparing a memory provided by an embodiment of the present application.
  • FIG. 8 is a schematic structural diagram of forming a first electrode layer in a method for fabricating a memory provided by an embodiment of the present application;
  • FIG. 9 is a schematic structural diagram of forming a second mask layer in a method for manufacturing a memory provided by an embodiment of the present application.
  • FIG. 10 is a schematic structural diagram of removing the third support layer exposed in the first opening and the protective layer and the third support layer located on the peripheral circuit region in the method for preparing a memory provided by an embodiment of the present application;
  • FIG. 11 is a schematic structural diagram of removing the protective layer and the second sacrificial layer on the array region in the method for manufacturing a memory provided by an embodiment of the present application;
  • FIG. 12 is a schematic structural diagram of forming a third mask layer in a method for manufacturing a memory provided by an embodiment of the present application.
  • FIG. 13 is a schematic structural diagram of removing the second support layer located in the second opening and on the peripheral circuit region in the method for manufacturing a memory provided by an embodiment of the present application;
  • FIG. 14 is a schematic structural diagram of removing the first sacrificial layer in the method for fabricating a memory provided by an embodiment of the present application.
  • 21 The first support layer
  • 22 The first sacrificial layer
  • 60 conductive layer
  • 61 first electrode layer
  • a mask layer is usually formed directly on the electrode support structure, and the mask layer is patterned, and then a plurality of capacitor holes arranged at intervals are formed on the electrode support structure by using the patterned mask layer, and then The mask layer is removed using an etching gas.
  • a partial thickness of the electrode support structure will be etched, resulting in a reduction in the height of the capacitor hole, thereby reducing the height of the first electrode layer formed in the capacitor hole, and reducing the storage performance of the memory.
  • embodiments of the present application provide a method for preparing a memory and a memory.
  • a protective layer between the electrode support structure and the first mask layer, when the first mask layer is subsequently removed, no The electrode support structure is damaged, the height of the electrode support structure is ensured, and the contact area between the subsequently formed first electrode layer and the side wall of the capacitor hole is ensured, and the storage performance of the memory is improved.
  • FIGS. 1 to 14 are schematic diagrams of various stages of the method for preparing a memory. The method for preparing a structure of a memory is described below with reference to FIGS. 1 to 14 .
  • an embodiment of the present application provides a method for preparing a memory, including the following steps:
  • Step S100 Provide a substrate, the substrate includes an array area and a peripheral circuit area connected to the array area.
  • the substrate 10 is used as a supporting member of the memory to support other components provided thereon, wherein the substrate 10 can be made of a semiconductor material, and the semiconductor material can be silicon, germanium, silicon germanium One or more of compounds and silicon carbon compounds.
  • the substrate 10 may include an array area 11 and a peripheral circuit area 12 connected to the array area 11.
  • the peripheral circuit area 12 may be disposed on one side of the array area 11, and the peripheral circuit area 12 may also be disposed around the array area 11, wherein,
  • the array area 11 is used to be provided with memory cells
  • the peripheral circuit area 12 is used to be provided with a metal wiring layer (not shown in the figure) connected to the memory cells, and the read/write and storage of data by the memory cells are realized through the setting of the metal wiring layer. .
  • Step S200 forming an electrode support structure, a protective layer and a first mask layer in sequence on the substrate.
  • the electrode support structure 20 , the protective layer 30 and the first mask layer 40 may be sequentially formed on the substrate 10 by an atomic layer deposition process or a chemical vapor deposition process.
  • the electrode support structure 20 may be a laminated structure, for example, the electrode support structure 20 may include a first support layer 21 , a first sacrificial layer 22 , a second support layer 23 , a second sacrificial layer 24 and a third
  • the support layer 25, the first support layer 21, the first sacrificial layer 22, the second support layer 23, the second sacrificial layer 24 and the third support layer 25 are sequentially stacked on the substrate 10 by an atomic layer deposition process or a chemical vapor deposition process. , wherein the first support layer 21 is disposed on the substrate 10 .
  • the protective layer 30 is formed on the third supporting layer 25. Specifically, an atomic layer deposition process or a chemical vapor deposition process can be used to form the protective layer 30 with a certain thickness on the third supporting layer 25, and the protective layer 30 is used for the third supporting layer. 25 is protected to prevent damage to the third support layer 25 in the subsequent preparation process.
  • the material of the protective layer 30 may include oxides, for example, silicon oxide.
  • the thickness of the protective layer 30 may be 50 nm to 100 nm, and it is necessary to avoid that the thickness of the protective layer 30 is too large and that the thickness of the protective layer 30 is too small.
  • the thickness of the protective layer 30 is too large, the cost of manufacturing the protective layer 30 will increase; if the thickness of the protective layer 30 is too small, the protective layer 30 will be easily etched in the subsequent process of etching the first mask layer 40 , which will still be damaged. It is difficult to protect the electrode support structure 20 by removing the electrode support structure 20. Therefore, the thickness of the protection layer 30 is limited in this embodiment, which not only protects the electrode support structure 20 but also reduces the production of the protection layer 30. cost.
  • the first mask layer 40 is formed on the protective layer 30, and the first mask layer 40 may include a polysilicon layer 41, an oxide layer 42 and a first hard mask layer 43 that are sequentially stacked and formed on the protective layer 30, wherein the first The hard mask layer 43 may have a single-layer structure or a stacked-layer structure.
  • the thickness of the polysilicon layer 41 is 5-7 times the thickness of the protective layer 30 , which can protect the protective layer 30 and prevent the protective layer 30 from being over-etched when the polysilicon layer 41 is etched.
  • Step S300 pattern the first mask layer on the array area, and use the patterned first mask layer as a mask to etch the protective layer, the electrode support structure and the substrate to form the through-protection layer and the electrode support structure, and extends to the capacitive hole in the substrate.
  • the above-mentioned process of patterning the first mask layer 40 may adopt a dry etching process, wherein the etching gas for dry etching is one of HBr, NF 3 , and O 2 , and the dry etching process is used.
  • the etching temperature of the etching is between 30°C and 90°C.
  • the first hard mask layer 43 located above the array region 11 is patterned, and a pattern is formed on the first hard mask layer 43 .
  • the oxide layer 42 and the polysilicon layer 41 are etched using the patterned first hard mask layer 43 as a mask.
  • a patterned oxide layer 42 and a patterned polysilicon layer 41 are formed.
  • the oxide layer 42 is etched, and the pattern on the first hard mask layer 43 is transferred to the oxide layer 42 to form the structure shown in FIG. 3 . .
  • the polysilicon layer 41 is etched using the patterned oxide layer 42 as a mask, and the pattern on the oxide layer 42 is transferred to the polysilicon layer 41 to form the structure shown in FIG. 4 .
  • the protective layer 30 , the electrode support structure 20 and a part of the substrate 10 are etched to form a through protective layer 30 and the electrode support structure 20 , and extend
  • the structure of the capacitor hole 50 in the substrate 10 is shown in FIG. 5 .
  • the protective layer 30 , the third supporting layer 25 , the second sacrificial layer 24 , the second supporting layer 23 , and the first sacrificial layer are etched using the patterned oxide layer 42 and the patterned polysilicon layer 41 as masks. 22.
  • the first support layer 21 and part of the substrate 10 form a plurality of capacitor holes 50 arranged at intervals on the array area 11 , and the electrode support structure 20 excluding the capacitor holes 50 constitutes the electrode support portion 26 .
  • the polysilicon layer 41 with a pattern can be understood as that the polysilicon layer 41 on the array region 11 can include a plurality of shielding regions arranged at intervals, and opening regions are formed between adjacent shielding regions.
  • the protective layer 30 , the electrode support structure 20 and a part of the substrate 10 exposed in the opening area may be removed by etching gas to form a capacitor hole 50 extending through the protective layer 30 and the electrode support structure 20 and extending into the substrate 10 .
  • Step S400 removing the first mask layer, that is, removing the polysilicon layer, the structure of which is shown in FIG. 6 .
  • the above-mentioned process of removing the first mask layer may use a wet etching process, that is, the polysilicon layer 41 may be removed by a wet etching process, wherein the etching used in the wet etching
  • the liquid is a mixture of NH 4 F and HF.
  • Step S500 forming a first electrode layer on the side wall and bottom wall of the capacitor hole, the top surface of the first electrode layer is flush with the top surface of the electrode support structure, and the structure is shown in FIG. 7 and FIG. 8 .
  • the conductive layer 60 is formed on the sidewall and bottom wall of the capacitor hole. Specifically, an atomic layer deposition process can be used to form the conductive layer 60 on the sidewall and bottom wall of the capacitor hole 50 and the top surface of the protective layer 30 .
  • the conductive layer 60 located on the top surface of the protective layer 30 and part of the conductive layer 60 located on the sidewalls of the capacitor holes 50 are removed by etching liquid or etching gas, and the conductive layer 60 remaining on the sidewalls and bottom walls of the capacitor holes 50 is removed.
  • the conductive layer 60 constitutes the first electrode layer 61 .
  • the protective layer 30, the first sacrificial layer 22 and the second sacrificial layer 24 need to be removed, and the specific process steps are as follows:
  • a second mask layer 70 is formed on the passivation layer 30 above the array region 11 , the structure of which is shown in FIG. 9 .
  • the second mask layer 70 is formed on the protective layer 30 above the array region 11.
  • a deposition process can be used to form the second mask layer 70 on the protective layer 30 above the array region 11, and then pattern
  • the second mask layer 70 is formed to form a plurality of first openings 71 spaced apart in the second mask layer 70, and each first opening 71 exposes at least one electrode supporting portion 26, that is, each first opening 71 exposes at least one electrode supporting portion 26.
  • An opening 71 may expose the electrode support portion 26 between two adjacent capacitor holes 50 .
  • the first opening 71 has a predetermined projection area 74 on the substrate 10 , that is, the projection of the first opening 71 on the substrate 10 is the predetermined projection area 74 .
  • the second mask layer 70 may be a laminated structure.
  • the second mask layer 70 includes a second hard mask layer 72 and a photoresist layer 73 arranged in layers, and the second hard mask layer 72 is provided on the protective layer 30 .
  • the photoresist layer 73 may be patterned by means of exposure, development or etching to form a plurality of openings arranged at intervals on the photoresist layer 73, and then, the exposed surface is etched with an etching solution or an etching gas.
  • the second hard mask layer 72 in the opening to form the first opening 71 in the second mask layer 70 may be patterned by means of exposure, development or etching to form a plurality of openings arranged at intervals on the photoresist layer 73, and then, the exposed surface is etched with an etching solution or an etching gas.
  • the second hard mask layer 72 in the opening to form the first opening 71 in the second mask layer 70 may be patterned by means of exposure, development or etching to form a plurality of openings arranged at intervals on the photoresist layer 73, and then, the exposed surface is etched with an etching solution or an etching gas.
  • dry etching or wet etching may be used to remove the third support layer 25 exposed in the electrode support portion 26 in the first opening 71 to expose the second sacrificial layer 24; and The protective layer 30 and the third support layer 25 on the peripheral circuit region 12 are removed, and the structure is shown in FIG. 10 .
  • the second mask layer 70 is removed by dry etching, wherein the gas for dry etching includes Cl 2 , SO 2 , C 4 F 6 , CH 2 F 2 , O 2 , At least one of CF 4 , CHF 3 and SF 6 .
  • wet etching may be used to remove the protective layer 30 on the array region 11 and the second sacrificial layer 24 on the array region 11 and the peripheral circuit region 12, the structure of which is shown in Figure 11 shown.
  • the protective layer 30 located on the array region 11 and the second sacrificial layer 24 located on the array region 11 and the peripheral circuit region 12 can be removed by using an etching solution with a high selectivity ratio.
  • the protective layer 30 can also be removed at the same time, and there is no need to use a separate process to remove the protective layer 30, which simplifies the etching process and saves the production cost.
  • the etching solution may include a mixed solution of NH 4 F and HF.
  • a third mask layer 80 is formed on the third support layer 25 located in the array region 11 , that is, a third mask layer is formed on the third support layer 25 located above the array region 11 by a deposition process 80.
  • the third mask layer 80 is patterned to form a plurality of second openings 81 arranged at intervals in the third mask layer 80 , and the projection areas of the second openings 81 on the substrate 10 coincide with the predetermined projection area 74 .
  • the third mask layer 80 may be a laminated structure.
  • the structure of the third mask layer 80 is the same as that of the second mask layer 70 , and also includes a laminated second hard mask layer.
  • the photoresist layer, the second hard mask layer is disposed on the third support layer 25 .
  • the photoresist layer can be patterned by means of exposure, development or etching to form a plurality of openings arranged at intervals on the photoresist layer, and then, the exposed openings are etched using an etching solution or an etching gas
  • the second hard mask layer is formed to form a second opening 81 in the third mask layer 80 .
  • dry etching or wet etching may be used to remove the second support layer 23 exposed in the electrode support portion in the second opening 81 to expose the first sacrificial layer 22;
  • the second support layer 23 on the peripheral circuit region 12 forms the structure shown in FIG. 13 .
  • the above statement can also be understood as using dry etching or wet etching to remove and expose the second support layer 23 located in the preset projection area 74 to expose the first sacrificial layer 22; and to remove the peripheral circuit area.
  • the second support layer 23 on 12 in this embodiment, by making the projection area of the second opening 81 on the substrate 10 coincide with the preset projection area 74, the etched third support layer 25 and the second support layer 23 can be guaranteed. belong to the same electrode support part.
  • the third mask layer 80 can be removed by dry etching, which can prevent the third mask layer 80 from affecting the subsequent removal of the first sacrificial layer 22 , wherein the dry etching gas includes at least one of Cl 2 , SO 2 , C 4 F 6 , CH 2 F 2 , O 2 , CF 4 , CHF 3 and SF 6 .
  • the first sacrificial layer 22 can be removed by wet etching to form the structure shown in FIG. 14; specifically, an etching solution with a high etching ratio is used to etch the first sacrificial layer 22. layer 22 , and finally a capacitor hole 50 having a first electrode layer 61 of uniform size is formed on the array region 11 .
  • a dielectric layer (not shown in the figure) and a second electrode layer (not shown in the figure) are sequentially formed on the first electrode layer 61 to form a plurality of capacitors in the array region 11 .
  • This embodiment provides a method for preparing a memory.
  • a protective layer between the electrode support structure and the first mask layer, when the first mask layer is subsequently removed, the electrode support structure will not be damaged, thereby ensuring that the electrode support structure is not damaged.
  • the height of the electrode support structure further ensures the contact area between the subsequently formed first electrode layer and the side wall of the capacitor hole, and improves the storage performance of the memory.
  • An embodiment of the present application further provides a memory, and the memory is formed by using the method in the foregoing embodiment.
  • a protective layer is provided between the electrode support structure and the first mask layer, and the protective layer can be set to prevent damage to the third support layer, thereby ensuring the electrode support structure. height, thereby ensuring the contact area between the subsequently formed first electrode layer and the side wall of the capacitor hole, and improving the storage performance of the memory.

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)

Abstract

本申请提供一种存储器的制备方法及存储器，涉及存储器技术领域，该存储器的制备方法包括提供基底；在基底上依次堆叠形成电极支撑结构、保护层和第一掩膜层；图形化位于阵列区上的第一掩膜层，以图形化后第一掩膜层作为掩膜版刻蚀保护层、电极支撑结构及基底，形成贯穿保护层和电极支撑结构，并延伸至基底内的电容孔；去除第一掩膜层；在电容孔的侧壁和底壁形成第一电极层，第一电极层的顶面与电极支撑结构的顶面平齐。本申请通过在电极支撑结构与第一掩膜层之间设置保护层，在后续去除第一掩膜层时，不会对电极支撑结构造成损伤，保证了电极支撑结构的高度，进而保证了后续形成的第一电极层与电容孔的接触面积，提高了存储器的存储性能。

Description

存储器的制备方法及存储器
本申请要求于2021年02月05日提交中国专利局、申请号为202110160895.5、申请名称为“存储器的制备方法及存储器”的中国专利申请的优先权，其全部内容通过引用结合在本申请中。
技术领域
本申请涉及存储器技术领域，尤其涉及一种存储器的制备方法及存储器。
背景技术
随着半导体技术和存储技术不断发展，电子设备不断向小型化、集成化方向发展，动态随机存储器(Dynamic Random Access Memory，简称DRAM)因其具有较高的存储密度以及较快的读写速度被广泛地应用在各种电子设备中。
动态随机存储器通常包括阵列区和沿阵列区周围设置的外围电路区。其中，阵列区中设置有阵列排布的多个电容器，外围电路区中设置有用于控制电容器的晶体管以及用于与晶体管电连接的接触线。
但是，在制备电容器的过程中，会降低电容器的电极支撑结构的高度，进而降低电容器的高度和电容器的存储性能。
发明内容
本申请实施例的第一方面提供一种存储器的制备方法，其包括如下步骤：
提供基底，所述基底包括阵列区以及与所述阵列区连接的外围电路区。
在所述基底上依次堆叠形成电极支撑结构、保护层和第一掩膜层。
图形化位于所述阵列区上的第一掩膜层，以图形化后的所述第一掩膜层作为掩膜版刻蚀所述保护层、所述电极支撑结构以及基底，形成贯穿所 述保护层和所述电极支撑结构，并延伸至所述基底内的电容孔。
去除所述第一掩膜层。
在所述电容孔的侧壁和底壁形成第一电极层，所述第一电极层的顶面与所述电极支撑结构的顶面平齐。
本申请实施例的第二方面提供一种存储器，其包括如上任意一种方法形成的存储器。
本申请实施例所提供的存储器的制备方法及存储器中，通过在电极支撑结构与第一掩膜层之间设置保护层，在后续去除第一掩膜层时，不会对电极支撑结构造成损伤，保证了电极支撑结构的高度，进而保证了后续形成的第一电极层与电容孔的接触面积，提高了存储器的存储性能。
除了上面所描述的本申请实施例解决的技术问题、构成技术方案的技术特征以及由这些技术方案的技术特征所带来的有益效果外，本申请实施例提供的存储器的制备方法及存储器所能解决的其他技术问题、技术方案中包含的其他技术特征以及这些技术特征带来的有益效果，将在具体实施方式中作出进一步详细的说明。
附图说明
图1为本申请实施例提供的存储器的制备方法的流程图；
图2为本申请实施例提供的存储器的制备方法中形成电极支撑结构、保护层和具有图案的第一掩膜层的结构示意图；
图3为本申请实施例提供的存储器的制备方法中图形化氧化层的结构示意图；
图4为本申请实施例提供的存储器的制备方法中图形化多晶硅层的结构示意图；
图5为本申请实施例提供的存储器的制备方法中形成电容孔的结构示意图；
图6为本申请实施例提供的存储器的制备方法中去除第一掩膜层后的结构示意图；
图7为本申请实施例提供的存储器的制备方法中形成导电层的结构示意图；
图8为本申请实施例提供的存储器的制备方法中形成第一电极层的结构示意图；
图9为本申请实施例提供的存储器的制备方法中形成第二掩膜层的结构示意图；
图10为本申请实施例提供的存储器的制备方法中去除暴露在第一开口内第三支撑层和位于外围电路区上的保护层和第三支撑层的结构示意图；
图11为本申请实施例提供的存储器的制备方法中去除位于阵列区上的保护层和第二牺牲层的结构示意图；
图12为本申请实施例提供的存储器的制备方法中形成第三掩膜层的结构示意图；
图13为本申请实施例提供的存储器的制备方法中去除位于第二开口内和位于外围电路区上的第二支撑层的结构示意图；
图14为本申请实施例提供的存储器的制备方法中去除第一牺牲层的结构示意图。
附图标记：
10：基底；                  11：阵列区；
12：外围电路区；            20：电极支撑结构；
21：第一支撑层；            22：第一牺牲层；
23：第二支撑层；            24：第二牺牲层；
25：第三支撑层；            26：电极支撑部；
30：保护层；                40：第一掩膜层；
41：多晶硅层；              42：氧化层；
43：第一硬掩膜层；          50：电容孔；
60：导电层；                61：第一电极层；
70：第二掩膜层；            71：第一开口；
72：第二硬掩膜层；          73：光刻胶层；
74：预设投影区域；          80：第三掩膜层；
81：第二开口。
具体实施方式
相关技术中在制作存储器时，通常先在电极支撑结构上直接形成掩膜 层，并图形化掩膜层，之后利用图形化掩膜层在电极支撑结构上形成间隔设置的多个电容孔，然后利用刻蚀气体去除掩膜层。在去除掩膜层的过程，会蚀刻部分厚度的电极支撑结构，导致电容孔的高度降低，进而降低电容孔内形成的第一电极层的高度，降低存储器的存储性能。
针对上述的技术问题，本申请实施例提供了一种存储器的制备方法及存储器，通过在电极支撑结构与第一掩膜层之间设置保护层，在后续去除第一掩膜层时，不会对电极支撑结构造成损伤，保证了电极支撑结构的高度，进而保证了后续形成的第一电极层与电容孔侧壁的接触面积，提高了存储器的存储性能。
为了使本申请实施例的上述目的、特征和优点能够更加明显易懂，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本申请的一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有作出创造性劳动的前提下所获得的所有其它实施例，均属于本申请保护的范围。
图1为本申请实施例提供的存储器的制备方法的流程图，图2-图14为存储器的制备方法的各个阶段的示意图，下面结合图1-图14对存储器的结构的制备方法进行介绍。
如图1所示，本申请实施例提供一种存储器的制备方法，包括如下步骤：
步骤S100：提供基底，基底包括阵列区以及与阵列区连接的外围电路区。
示例性地，如图2所示，基底10作为存储器的支撑部件，用于支撑设在其上的其他部件，其中，基底10可以由半导体材料制成，半导体材料可以为硅、锗、硅锗化合物以及硅碳化合物中的一种或者多种。
基底10可以包括阵列区11以及与阵列区11连接的外围电路区12，具体地，外围电路区12可以设置在阵列区11的一侧，外围电路区12也可以围绕阵列区11设置，其中，阵列区11用于设置有存储单元，外围电路区12用于设置有与存储单元连接的金属布线层(图中未示出)，通过金属布线层的设置实现存储单元对数据的读写和存储。
步骤S200：在基底上依次堆叠形成电极支撑结构、保护层和第一掩膜 层。
继续参照图2，可以利用原子层沉积工艺或者化学气相沉积工艺在基底10上依次形成电极支撑结构20、保护层30以及第一掩膜层40。
在本实施例中，电极支撑结构20可以为叠层结构，例如，电极支撑结构20可以包括第一支撑层21、第一牺牲层22、第二支撑层23、第二牺牲层24和第三支撑层25，第一支撑层21、第一牺牲层22、第二支撑层23、第二牺牲层24和第三支撑层25采用原子层沉积工艺或者化学气相沉积工艺依次层叠形成在基底10上，其中，第一支撑层21设置在基底10上。
保护层30形成在第三支撑层25上，具体地，可以采用原子层沉积工艺或者化学气相沉积工艺在第三支撑层25上形成一定厚度的保护层30，利用保护层30对第三支撑层25进行防护，防止在后续的制备工艺中对第三支撑层25造成损伤。保护层30的材质可以包括氧化物等，例如，氧化硅。
保护层30的厚度可以为50nm-100nm，既要避免保护层30的厚度过大，也要避免保护层30的厚度过小。
若保护层30的厚度过大，会增加制作保护层30的成本；若保护层30的厚度过小，在后续蚀刻第一掩膜层40的过程中保护层30容易被刻穿，仍然会损坏掉电极支撑结构20，难以起到保护电极支撑结构20的功能，因此，本实施例对保护层30的厚度进行了限定，既要对电极支撑结构20进行保护，也要降低保护层30的生产成本。
第一掩膜层40形成在保护层30上，第一掩膜层40可以包括依次堆叠形成在保护层30上的多晶硅层41、氧化层42和第一硬掩膜层43，其中，第一硬掩膜层43可以单层结构，也可以为叠层结构。
在本实施例中，多晶硅层41的厚度为保护层30的厚度5-7倍，这样可以对保护层30进行防护，防止在蚀刻多晶硅层41时过刻蚀保护层30。
步骤S300：图形化位于阵列区上的第一掩膜层，以图形化后的第一掩膜层作为掩膜版刻蚀保护层、电极支撑结构以及基底，形成贯穿保护层和电极支撑结构，并延伸至基底内的电容孔。
在本实施例中，上述图形化第一掩膜层40的工艺，可以采用干法刻蚀工艺，其中，干法刻蚀的刻蚀气体为HBr、NF 3、O 2中一种，干法刻蚀的刻蚀温度为30℃-90℃之间，通过对干法刻蚀的刻蚀气体和刻蚀温度进行 限定，可以提高第一掩膜层40的刻蚀精度。
具体地，图形化位于阵列区11上方的第一硬掩膜层43，在第一硬掩膜层43上形成图案。
如图2所示，图形化位于阵列区11上的第一硬掩膜层43后，以图形化后的第一硬掩膜层43作为掩膜版，刻蚀氧化层42和多晶硅层41，形成具有图案的氧化层42和具有图案的多晶硅层41。
示例性地，以具有图案的第一硬掩膜层43作为掩膜版，蚀刻氧化层42，将第一硬掩膜层43上图案转移到氧化层42上，形成如图3所示的结构。
在形成具有图案的氧化层42后，继续以具有图案的氧化层42作为掩膜版，蚀刻多晶硅层41，将氧化层42上图案转移到多晶硅层41上，形成如图4所示的结构。
在形成具有图案的多晶硅层41后，以具有图案的多晶硅层41作为掩膜版，刻蚀保护层30、电极支撑结构20和部分基底10，形成贯穿保护层30和电极支撑结构20，并延伸至基底10内的电容孔50，其结构如图5所示。
具体地，以具有图案的氧化层42和具有图案的多晶硅层41作为掩膜版，刻蚀保护层30、第三支撑层25、第二牺牲层24、第二支撑层23、第一牺牲层22、第一支撑层21和部分基底10，以在阵列区11上形成间隔设置的多个电容孔50，电极支撑结构20除去电容孔50之外的部分构成电极支撑部26。
在本实施例中，具有图案的多晶硅层41可以理解为，位于阵列区11上的多晶硅层41可以包括多个间隔设置的遮挡区，相邻的遮挡区之间形成开口区。
可以通过刻蚀气体去除暴露在开口区内保护层30、电极支撑结构20和部分基底10，形成贯穿保护层30和电极支撑结构20，并延伸至基底10内的电容孔50。
步骤S400：去除第一掩膜层，即，去除多晶硅层，其结构如图6所示。
在本实施例中，上述去除第一掩膜层的工艺，可以采用湿法刻蚀工艺，即，可以采用湿法刻蚀的工艺去除多晶硅层41，其中，湿法刻蚀中使用的刻蚀液为NH 4F和HF的混合液。
步骤S500：在电容孔的侧壁和底壁形成第一电极层，第一电极层的顶面与电极支撑结构的顶面平齐，其结构如图7和图8所示。
导电层60形成在电容孔的侧壁和底壁上，具体地，可以采用原子层沉积工艺在电容孔50的侧壁和底壁以及保护层30的顶面上形成导电层60。
然后通过刻蚀液或者刻蚀气体，去除位于保护层30的顶面的导电层60以及位于电容孔50的侧壁上的部分导电层60，保留在电容孔50的侧壁和底壁上的导电层60构成第一电极层61。
在一些实施例中，为了保证存储器的性能，需要将保护层30、第一牺牲层22和第二牺牲层24去除，具体工艺步骤如下：
在位于阵列区11上方的保护层30上形成第二掩膜层70，其结构如图9所示。
示例性地，第二掩膜层70形成在位于阵列区11上方的保护层30上，例如，可以采用沉积工艺在位于阵列区11上方的保护层30上形成第二掩膜层70，然后图形化第二掩膜层70，以在第二掩膜层70内形成间隔设置的多个第一开口71，每个第一开口71暴露出至少一个电极支撑部26，也就是说，每个第一开口71可以暴露位于两个相邻的电容孔50之间的电极支撑部26。
第一开口71在基底10上具有预设投影区域74，也就是说，第一开口71在基底10上的投影为预设投影区域74。
在本实施例中，第二掩膜层70可以为叠层结构，例如，第二掩膜层70包括层叠设置的第二硬掩膜层72和光刻胶层73，第二硬掩膜层72设置在保护层30上。
具体地，可以通过曝光、显影或者蚀刻的方式图形化光刻胶层73，以在光刻胶层73上形成间隔设置的多个开口，然后，利用刻蚀液或者刻蚀气体刻蚀暴露在开口内的第二硬掩膜层72，以在第二掩膜层70内形成第一开口71。
在形成第一开口71之后，可以采用干法刻蚀或者湿法刻蚀，去除暴露在第一开口71内电极支撑部26中的第三支撑层25，以暴露出第二牺牲层24；以及去除位于外围电路区12上的保护层30和第三支撑层25，其结构如图10所示。
上述的说法也可以理解为，在形成第一开口71之后，可以采用干法刻 蚀或者湿法刻蚀，去除位于预设投影区域74内的第三支撑层25，暴露出第二牺牲层24，以及去除位于外围电路区12上的保护层30和第三支撑层25。
待完成上述的工艺之后，采用干法刻蚀的方式去除第二掩膜层70，其中，干法刻蚀的气体包括Cl 2、SO 2、C 4F 6、CH 2F 2、O 2、CF 4、CHF 3和SF 6中至少一种。
在去除第二掩膜层70之后，可以采用湿法刻蚀去除位于阵列区11上的保护层30，以及位于阵列区11和外围电路区12上的第二牺牲层24，其结构如图11所示。
在本实施例中，可以利用高选择比的刻蚀液去除位于阵列区11上的保护层30，以及位于阵列区11和外围电路区12上的第二牺牲层24，这样在去除第二牺牲层24的同时，也可以同时去除保护层30，不用再采用单独的工艺来去除保护层30，简化了刻蚀工艺，节约了生产成本。其中，刻蚀液可以包括NH 4F和HF的混合液。
如图12所示，在位于阵列区11的第三支撑层25上形成第三掩膜层80，即，采用沉积工艺在位于阵列区11上方的第三支撑层25上形成第三掩膜层80。
图形化第三掩膜层80，以在第三掩膜层80内形成间隔设置的多个第二开口81，第二开口81在基底10上的投影区域，与预设投影区域74重合。
在本实施例中，第三掩膜层80可以为叠层结构，例如，第三掩膜层80的结构与第二掩膜层70的结构相同，也包括层叠设置的第二硬掩膜层和光刻胶层，第二硬掩膜层设置在第三支撑层25上。
具体地，可以通过曝光、显影或者蚀刻的方式图形化光刻胶层，以在光刻胶层上形成间隔设置的多个开口，然后，利用刻蚀液或者刻蚀气体刻蚀暴露在开口内的第二硬掩膜层，以在第三掩膜层80内形成第二开口81。
在形成第二开口81之后，可以采用干法刻蚀或者湿法刻蚀去除暴露在第二开口81内电极支撑部中的第二支撑层23，以暴露出第一牺牲层22；以及去除位于外围电路区12上的第二支撑层23，形成如图13所示的结构。
上述的说法也可以理解为，采用干法刻蚀或者湿法刻蚀，去除暴露位于预设投影区域74内的第二支撑层23，以暴露出第一牺牲层22；以及去 除位于外围电路区12上的第二支撑层23，本实施例通过使第二开口81在基底10上的投影区域，与预设投影区域74重合，可以保证蚀刻掉的第三支撑层25和第二支撑层23属于同一个电极支撑部。
待去除第一牺牲层22和部分第二支撑层23之后，可以采用干法刻蚀的方式去除第三掩膜层80，这样可以防止第三掩膜层80影响后续第一牺牲层22的去除，其中，干法刻蚀的气体包括Cl 2、SO 2、C 4F 6、CH 2F 2、O 2、CF 4、CHF 3和SF 6中至少一种。
待去除第三掩膜层80之后，可以采用湿法刻蚀去除第一牺牲层22，形成如图14所示的结构；具体地，采用高刻蚀比的刻蚀液，刻蚀第一牺牲层22，最终在阵列区11上形成大小均一的具有第一电极层61的电容孔50。
最后，在第一电极层61上依次形成介电层(图中未示出)和第二电极层(图中未示出)，以在阵列区11内形成多个电容器。
本实施例提供了一种存储器的制备方法，通过在电极支撑结构与第一掩膜层之间设置保护层，在后续去除第一掩膜层时，不会对电极支撑结构造成损伤，保证了电极支撑结构的高度，进而保证了后续形成的第一电极层与电容孔侧壁的接触面积，提高了存储器的存储性能。
本申请实施例还提供了一种存储器，该存储器采用上述实施例中方法形成的。
在本实施例中，在形成存储器的过程中，通过在电极支撑结构与第一掩膜层之间设置保护层，利用保护层设置，可以防止对第三支撑层造成损伤，保证了电极支撑结构的高度，进而保证了后续形成的第一电极层与电容孔侧壁的接触面积，提高了存储器的存储性能。
本说明书中各实施例或实施方式采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分相互参见即可。
在本说明书的描述中，参考术语“一个实施方式”、“一些实施方式”、“示意性实施方式”、“示例”、“具体示例”、或“一些示例”等的描述意指结合实施方式或示例描述的具体特征、结构、材料或者特点包含于本申请的至少一个实施方式或示例中。
在本说明书中，对上述术语的示意性表述不一定指的是相同的实施方 式或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施方式或示例中以合适的方式结合。
最后应说明的是：以上各实施例仅用以说明本申请的技术方案，而非对其限制；尽管参照前述各实施例对本申请进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例技术方案的范围。

Claims (16)

  1. 一种存储器的制备方法，包括如下步骤：
    提供基底，所述基底包括阵列区以及与所述阵列区连接的外围电路区；
    在所述基底上依次堆叠形成电极支撑结构、保护层和第一掩膜层；
    图形化位于所述阵列区上的第一掩膜层，以图形化后的所述第一掩膜层作为掩膜版刻蚀所述保护层、所述电极支撑结构以及基底，形成贯穿所述保护层和所述电极支撑结构，并延伸至所述基底内的电容孔；
    去除所述第一掩膜层；
    在所述电容孔的侧壁和底壁形成第一电极层，所述第一电极层的顶面与所述电极支撑结构的顶面平齐。
  2. 根据权利要求1所述的存储器的制备方法，其中，在所述基底上依次堆叠形成电极支撑结构、保护层和第一掩膜层的步骤中，所述第一掩膜层包括依次堆叠形成在所述保护层上的多晶硅层、氧化层和第一硬掩膜层，所述多晶硅层的厚度为所述保护层的厚度的5-7倍。
  3. 根据权利要求2所述的存储器的制备方法，其中，所述保护层的厚度为50nm-100nm，且所述保护层的材质为氧化硅。
  4. 根据权利要求3所述的存储器的制备方法，其中，在所述基底上依次堆叠形成电极支撑结构、保护层和第一掩膜层的步骤中，所述电极支撑结构包括在所述基底上依次堆叠形成第一支撑层、第一牺牲层、第二支撑层、第二牺牲层和第三支撑层。
  5. 根据权利要求4所述的存储器的制备方法，其中，图形化位于所述阵列区上的第一掩膜层的步骤中包括：
    图形化位于所述阵列区上的第一硬掩膜层，以图形化后的所述第一硬掩膜层作为掩膜版刻蚀所述氧化层和所述多晶硅层，形成具有图案的所述氧化层和具有图案的所述多晶硅层；
    以具有图案的所述氧化层和具有图案的所述多晶硅层作为掩膜版，刻蚀所述保护层、所述第三支撑层、所述第二牺牲层、所述第二支撑层、所述第一牺牲层、所述第一支撑层和所述基底，以在所述阵列区上形成间隔设置的多个电极支撑部，相邻的所述电极支撑部之间构成所述电容孔。
  6. 根据权利要求5所述的存储器的制备方法，其中，去除所述第一掩 膜层的步骤中包括：
    干法刻蚀去除所述多晶硅层，所述干法刻蚀的刻蚀气体为HBr、NF 3、O 2中一种，所述干法刻蚀的刻蚀温度为30℃-90℃之间。
  7. 根据权利要求4所述的存储器的制备方法，其中，在所述电容孔的侧壁和底壁形成第一电极层的步骤之后，所述制备方法还包括：
    在位于所述阵列区上方的所述保护层上形成第二掩膜层；
    图形化所述第二掩膜层，以在所述第二掩膜层内形成间隔设置的多个第一开口，每个所述第一开口暴露出至少一个所述电极支撑部，且每个所述第一开口在所述基底上具有预设投影区域；
    去除暴露在所述第一开口内所述电极支撑部中的所述第三支撑层，以暴露出所述第二牺牲层；以及去除位于所述外围电路区上的保护层和所述第三支撑层。
  8. 根据权利要求7所述的存储器的制备方法，其中，去除暴露在所述第一开口内所述电极支撑部中的所述第三支撑层，以及去除位于所述外围电路区上的保护层和所述第三支撑层的步骤之后，所述制备方法还包括：
    湿法刻蚀去除位于所述阵列区上的所述保护层，以及位于所述阵列区和所述外围电路区上的所述第二牺牲层。
  9. 根据权利要求8所述的存储器的制备方法，其中，所述湿法刻蚀中使用的刻蚀液为NH 4F和HF的混合液。
  10. 根据权利要求8所述的存储器的制备方法，其中，湿法刻蚀去除位于所述阵列区上的所述保护层，以及位于所述阵列区和所述外围电路区上的所述第二牺牲层的步骤之前，去除暴露在所述第一开口内所述电极支撑部中的所述第三支撑层的步骤之后，所述制备方法还包括：
    采用干法刻蚀的方式去除所述第二掩膜层。
  11. 根据权利要求10所述的存储器的制备方法，其中，采用干法刻蚀的方式去除所述第二掩膜层中，所述干法刻蚀的气体包括Cl 2、SO 2、C 4F 6、CH 2F 2、O 2、CF 4、CHF 3和SF 6中至少一种。
  12. 根据权利要求10所述的存储器的制备方法，其中，湿法刻蚀去除位于所述阵列区上的所述保护层，以及位于所述阵列区和所述外围电路区上的所述第二牺牲层的步骤之后，所述制备方法还包括
    在位于所述阵列区的所述第三支撑层上形成第三掩膜层；
    图形化所述第三掩膜层，以在所述第三掩膜层内形成间隔设置的多个第二开口，所述第二开口在所述基底上的投影区域，与所述预设投影区域重合；
    去除暴露在所述第二开口内所述电极支撑部中的所述第二支撑层，以暴露出所述第一牺牲层；以及去除位于所述外围电路区上的所述第二支撑层。
  13. 根据权利要求12所述的存储器的制备方法，其中，去除暴露在所述第二开口内所述电极支撑部中的所述第二支撑层，以及去除位于所述外围电路区上的所述第二支撑层的步骤之后，所述制备方法还包括：
    去除所述第三掩膜层；
    湿法刻蚀去除所述第一牺牲层。
  14. 根据权利要求12所述的存储器的制备方法，其中，所述第二掩膜层和所述第三掩膜层均包括层叠设置的第二硬掩膜层和光刻胶层，所述第二硬掩膜层设置在所述保护层上。
  15. 根据权利要求1所述的存储器的制备方法，其中，在所述电容孔的侧壁和底壁上形成第一电极层，所述第一电极层的顶面与所述电极支撑结构的顶面平齐的步骤包括：
    在所述电容孔的侧壁和底壁以及所述保护层的顶面上形成导电层；
    去除位于所述保护层的顶面的导电层以及位于所述电容孔的侧壁上的部分导电层，保留在所述电容孔的侧壁和底壁上的导电层构成所述第一电极层。
  16. 一种存储器，包括如权利要求1-15任意一种方法形成的存储器。
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