WO2022149228A1 - 半導体素子を用いたメモリ装置の製造方法 - Google Patents

半導体素子を用いたメモリ装置の製造方法 Download PDF

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望 原田
康司 作井
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Unisantis Electronics Singapore Pte Ltd
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/711—Insulated-gate field-effect transistors [IGFET] having floating bodies
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/20—DRAM devices comprising floating-body transistors, e.g. floating-body cells

Definitions

  • the present invention relates to a method for manufacturing a memory device using a semiconductor element.
  • the channel In a normal planar type MOS transistor, the channel extends in the horizontal direction along the upper surface of the semiconductor substrate.
  • the SGT channel extends in a direction perpendicular to the upper surface of the semiconductor substrate (see, for example, Patent Document 1 and Non-Patent Document 1). Therefore, the SGT can increase the density of the semiconductor device as compared with the planar type MOS transistor.
  • DRAM Dynamic Random Access Memory
  • PCM Phase Change Memory
  • Non-Patent Document 7 RRAM (Resistive Random Access Memory, for example, Non-Patent Document 4), MRAM (Magneto-resistive Random Access Memory, for example, Non-Patent Document 5) that changes the direction of magnetic spin by current to change resistance. It is possible to achieve high integration such as). Further, there is a DRAM memory cell (see Non-Patent Document 7) composed of one MOS transistor having no capacitor. The present application relates to a dynamic flash memory that does not have a resistance changing element or a capacitor and can be configured only by a MOS transistor.
  • FIG. 7 shows a writing operation of a DRAM memory cell composed of one MOS transistor having no capacitor as described above
  • FIG. 8 shows operational problems
  • FIG. 9 shows a reading operation (not). See Patent Documents 7-10).
  • FIG. 7 shows the writing operation of the DRAM memory cell.
  • FIG. 7A shows a “1” writing state.
  • the memory cell is formed on the SOI substrate 101, the source line SL is connected to the source N + layer 103, the bit line BL is connected to the drain N + layer 104, and the word line is connected to the gate conductive layer 105.
  • a WL is connected, and the floating body 102 of the MOS transistor 110a is formed.
  • the memory cell of the DRAM is formed by one MOS transistor 110a without a capacitor.
  • the SiO 2 layer 101 of the SOI substrate is in contact with the floating body 102 directly below.
  • the electron channel 107 extending from the source N + layer 103 has a pinch-off point 108, and has not reached the drain N + layer 104 to which the bit wires are connected.
  • the bit line BL connected to the drain N + layer 104 and the word line WL connected to the gate conductive layer 105 are both set to a high voltage, and the gate voltage is about 1 ⁇ 2 of the drain voltage, and the MOS transistor 110a is used. Is operated, the electric field strength becomes maximum at the pinch-off point 108 near the drain N + layer 104.
  • the floating body 102 is filled with the generated holes 106, and when the voltage of the floating body 102 becomes higher than Vb above the source N + layer 103, the generated holes are further discharged to the source N + layer 103. ..
  • Vb is the built-in voltage of the PN junction between the source N + layer 103 and the floating body 102 of the P layer, and is about 0.7V.
  • FIG. 7B shows a state in which the floating body 102 is saturated and charged with the generated holes 106.
  • FIG. (C) shows how the “1” writing state is rewritten to the “0” writing state.
  • the voltage of the bit line BL is negatively biased, and the PN junction between the drain N + layer 104 and the floating body 102 of the P layer is forward biased.
  • the holes 106 previously generated in the floating body 102 in the previous cycle flow to the drain N + layer 104 connected to the bit line BL.
  • FIG. 7 (d) The situation is shown in FIG. 7 (d).
  • the capacitance C FB of the floating body 102 includes the capacitance C WL between the gate to which the word line is connected and the floating body 102, and the source N + layer 103 to which the source line is connected.
  • C FB C WL + C BL + C SL (1) It is represented by.
  • the voltage of the floating body 102 which is the storage node (contact) of the memory cell, is also affected by the amplitude.
  • FIG. (B) When the word line voltage V WL rises from 0 V to V Prog WL during writing, the voltage V FB of the floating body 102 is capacitively coupled to the word line from the initial voltage V FB1 to V FB2 before the word line voltage changes. Rise by.
  • FIG. 9 shows a reading operation.
  • FIG. (A) shows a “1” writing state
  • FIG. (B) shows a “0” writing state.
  • Vb is written to the floating body 102 by "1” writing
  • the word line returns to 0V at the end of writing
  • the floating body 102 is lowered to a negative bias.
  • the negative bias becomes deeper, so that the potential difference margin between "1” and "0” cannot be sufficiently increased at the time of writing.
  • This small operating margin has been a major problem with this DRAM memory cell.
  • the capacitive coupling coupling between the word line and the floating SGT body is large, and the word line is used when reading or writing data.
  • the potential is oscillated, it is directly transmitted as noise to the SGT body.
  • problems of erroneous reading and erroneous rewriting of stored data are caused, and it is difficult to put a 1-transis type DRAM (gain cell) without a capacitor into practical use. Then, it is necessary to solve the above problems and increase the density of DRAM memory cells.
  • the present invention presents a first gate conductor layer, a second gate conductor layer, a third gate conductor layer, a fourth gate conductor layer, and a first impurity region. And, by controlling the voltage applied to the second impurity region, inside any or all of the first semiconductor column, the second semiconductor column, the third semiconductor column, and the fourth semiconductor column. , The data holding operation for holding the hole group formed by the impact ionization phenomenon or the gate-induced drain leak current, the first gate conductor layer, the second gate conductor layer, and the third gate conductor.
  • any one of the first to fourth semiconductor columns, or It is a method of manufacturing a memory device using a columnar semiconductor element that performs a data erasing operation for removing the hole group from all the insides.
  • the process of forming the gate insulating layer of A step of forming a second gate insulating layer in contact with the first gate insulating layer and surrounding the side surfaces of the first semiconductor column to the fourth semiconductor column in the vertical direction. Surrounding the second gate insulating layer and in the vertical direction, the upper surface position is below the top of the first semiconductor column to the fourth semiconductor column, and the first semiconductor column and the first semiconductor column are on the first line.
  • the third gate conductor layer connected between the second semiconductor columns and vertically separated from the first gate conductor layer, the third semiconductor column on the second line, and the second.
  • a step of forming the fourth gate conductor layer which is connected to the semiconductor column 4 and is vertically separated from the second gate conductor layer.
  • the first impurities connected to the bottom of the second semiconductor column, the third semiconductor column, and the fourth semiconductor column.
  • the first semiconductor column, the second semiconductor column, and the two outer peripheral lines of the first gate insulating layer surrounding the second semiconductor column In the method for manufacturing a memory device using the columnar semiconductor element, in a plan view, the first semiconductor column, the second semiconductor column, and the two outer peripheral lines of the first gate insulating layer surrounding the second semiconductor column.
  • the second gate insulation in which the first length between two points facing each other within the intersection of the first line surrounds the first semiconductor column and the third semiconductor column. Less than the second length between the two opposite points within the intersection of the two perimeter lines of the layer and the second line orthogonal to the first line.
  • the second length is greater than twice the third length of the thickness of the first gate conductor layer on the second line and surrounding the first semiconductor column.
  • the first length is less than twice the third length, It is characterized by that.
  • the upper surface position thereof is located in the vertical direction on the outer peripheral portion of the first gate insulating layer.
  • a step of forming the first gate conductor layer and the first conductor layer to be the upper end of the second gate conductor layer. Surrounding the first to fourth semiconductor columns, the first mask material layer on the top, the first to fourth semiconductor columns, and the side surfaces, the first semiconductor column and the second semiconductor column. A third mask material layer connected between the second mask material layer, the third semiconductor column, and the fourth semiconductor column, and separated from the second mask material layer.
  • the step of forming the second gate conductor layer and It is characterized by having.
  • the upper surface position thereof is located in the vertical direction on the outer peripheral portion of the second gate insulating layer.
  • the step of forming the second conductor layer near the lower end of the second impurity region and The first mask material layer on the second conductor layer and on the top of the first to fourth semiconductor columns and the side surfaces of the first to fourth semiconductor columns are surrounded by the first.
  • the second conductor layer is etched with the first mask material layer, the fourth mask material layer, and the fifth mask material layer as masks to obtain the third gate conductor layer.
  • the step of forming the fourth gate conductor layer and It is characterized by having.
  • the upper surface position thereof is located in the vertical direction on the outer peripheral portion of the first gate insulating layer.
  • the step of forming the first gate conductor layer and the third conductor layer at the upper end of the second gate conductor layer is formed.
  • a fourth mask material layer on the fourth conductor layer and on the top of the first to fourth semiconductor columns and a side surface of the first to fourth semiconductor columns are surrounded by the first.
  • the wiring connected to the first impurity region is a source wire
  • the wiring connected to the second impurity region is a bit wire. If one of the wiring connected to the gate conductor layer and the second gate conductor layer and the wiring connected to the third gate conductor layer and the fourth gate conductor layer is a word line, the other is the first drive control. Formed to be a line, The memory erasing operation and the memory writing operation are selectively performed by the voltage applied to the source line, the bit line, the first drive control line, and the word line. It is characterized by that.
  • the first gate capacitance between the first gate conductor layer and the first to fourth semiconductor columns is the second gate. It is formed so as to be larger than the second gate capacitance between the conductor layer and the first to fourth semiconductor columns. It is characterized by that.
  • a first hole is formed between the third gate conductor layer and the fourth gate conductor layer. It is a feature.
  • the method for manufacturing a memory device using the columnar semiconductor element is characterized in that a second hole is formed between the first wiring conductor layer and the second wiring conductor layer.
  • the second insulating layer is formed by the second gate insulating layer connected to the first to fourth semiconductor columns. It is characterized by that.
  • a memory device using a semiconductor element hereinafter referred to as a dynamic flash memory
  • a dynamic flash memory a memory device using a semiconductor element (hereinafter referred to as a dynamic flash memory) according to the present invention
  • FIGS. 1 to 5 The structure and operation mechanism of the dynamic flash memory cell according to the first embodiment of the present invention will be described with reference to FIGS. 1 to 5.
  • the structure of the dynamic flash memory cell will be described with reference to FIG.
  • the data erasing mechanism will be described with reference to FIG. 2
  • the data writing mechanism will be described with reference to FIG. 3
  • the data writing mechanism will be described with reference to FIGS. 4A and 4B.
  • a method of manufacturing a dynamic flash memory will be described with reference to FIG.
  • FIG. 1 shows the structure of the dynamic flash memory cell according to the first embodiment of the present invention.
  • One is a source at the upper and lower positions in a Si column 2 having a P-type or i-type (intrinsic type) conductive type (hereinafter, a silicon semiconductor column is referred to as a "Si column") formed on a substrate 1.
  • Si column a silicon semiconductor column
  • N + layers 3a and 3b hereinafter, a semiconductor region containing a high concentration of donor impurities is referred to as an “N + layer” are formed.
  • the source and drain are N + layers 3a and 3b.
  • the portion of the Si column 2 between the layers 3a and 3b becomes the channel region 7.
  • the first gate insulating layer 4a and the second gate insulating layer 4b are formed so as to surround the channel region 7.
  • the gate insulating layer 4a and the second gate insulating layer 4b are in contact with or in close proximity to the source and drain N + layers 3a and 3b, respectively.
  • a first gate conductor layer 5a and a second gate conductor layer 5b are formed so as to surround the gate insulating layer 4b, respectively.
  • the first gate conductor layer 5a and the second gate conductor layer 5b are insulating layers.
  • the channel region 7 of the portion of the Si column 2 between the N + layers 3a and 3b is separated by the first channel Si layer 7a surrounded by the first gate insulating layer 4a and the second channel Si layer 7a.
  • a dynamic flash memory cell 9 including a gate insulating layer 4b, a first gate conductor layer 5a, and a second gate conductor layer 5b is formed.
  • the source N + layer 3a serves as a drain on the source line SL.
  • the N + layer 3b is connected to the bit wire BL, the first gate conductor layer 5a is connected to the plate wire PL, and the second gate conductor layer 5b is connected to the word wire WL.
  • the plate wire PL is connected. It is desirable that the gate capacitance of the first gate conductor layer 5a has a structure larger than the gate capacitance of the second gate conductor layer 5b to which the word line WL is connected.
  • the gate capacitance of the first gate conductor layer 5a connected to the plate wire PL is larger than the gate capacitance of the second gate conductor layer 5b to which the word wire WL is connected.
  • the gate length of the first gate conductor layer 5a is made longer than the gate length of the second gate conductor layer 5b.
  • the gate length of the first gate conductor layer 5a is not made longer than the gate length of the second gate conductor layer 5b, and the film thickness of each gate insulating layer is changed to change the film thickness of the first.
  • the film thickness of the gate insulating film of the gate insulating layer 4a may be thinner than the film thickness of the gate insulating film of the second gate insulating layer 4b.
  • the dielectric constant of the gate insulating film of the first gate insulating layer 4a is made higher than the dielectric constant of the gate insulating film of the second gate insulating layer 4b. You may.
  • the gate capacitance of the first gate conductor layer 5a connected to the plate wire PL by combining any of the lengths of the gate conductor layers 5a and 5b, the film thickness of the gate insulating layers 4a and 4b, and the dielectric constant is determined. It may be larger than the gate capacitance of the second gate conductor layer 5b to which the word line WL is connected.
  • FIG. (A) shows a state in which the hole group 11 generated by impact ionization in the previous cycle is stored in the channel region 7 before the erasing operation.
  • FIG. (B) the voltage of the bit line BL is set to the negative voltage V ERA during the erasing operation.
  • V ERA is, for example, -3V.
  • the hole group 11 stored in the channel region 7 generated by impact ionization in the previous cycle is sucked into the N + layer 3a of the source portion, and the potential V FB of the channel region 7 becomes V.
  • FB V ERA + Vb.
  • the threshold voltage of the second gate conductor layer 5b to which the word line WL is connected becomes high.
  • the erased state of the channel area 7 is the logical storage data “0”. Further, in "1" writing, an electron / hole pair is generated using a GIDL (Gate Induced Drain Leakage) current with reference to [Non-Patent Document 14], and the generated hole group fills the inside of the floating body FB. You may.
  • GIDL Gate Induced Drain Leakage
  • FIG. 3 shows a writing operation of the dynamic flash memory cell according to the first embodiment of the present invention.
  • 0V is input to the connected N + layer 3a of the source line SL
  • 3V is input to the connected N + layer 3b of the bit line BL
  • the plate line PL is connected.
  • 2V is input to the first gate conductor layer 5a
  • 5V is input to the second gate conductor layer 5b to which the word line WL is connected.
  • an inverted layer 12a is formed on the inner circumference of the first gate conductor layer 5a to which the plate wire PL is connected, and has the first gate conductor layer 5a.
  • the first N-channel MOS transistor operates in the linear region.
  • the pinch-off point 13 exists in the inverted layer 12a on the inner circumference of the second gate conductor layer 5b to which the plate wire PL is connected.
  • the second N-channel MOS transistor having the second gate conductor layer 12b to which the word line WL is connected is operated in the saturation region.
  • the inverted layer 12b is formed on the entire surface of the inner circumference of the second gate conductor layer 5b to which the word line WL is connected without the pinch-off point.
  • the inversion layer 12b formed on the entire surface directly under the second gate conductor layer 5b to which the word line WL is connected serves as a substantial drain of the second N-channel MOS transistor having the second gate conductor layer 5b. work.
  • the electric field becomes maximum in this region, and the impact ionization phenomenon occurs in this region. Since this region is the region on the source side as seen from the second N-channel MOS transistor having the second gate conductor layer 5b to which the word line WL is connected, this phenomenon is called the source side impact ionization phenomenon.
  • the generated hole group 11 is a majority carrier of the channel region 7 and charges the channel region 102 with a positive bias. Since the connected N + layer 3a of the source line SL is 0V, the channel region 7 is the built-in voltage Vb (about 0) of the PN junction between the connected N + layer 3a of the source line SL and the channel region 7. It is charged to .7V). When the channel region 7 is charged to the positive bias, the threshold voltages of the first N-channel MOS transistor and the second N-channel MOS transistor become lower due to the substrate bias effect. As a result, as shown in FIG. (C), the threshold voltage of the N-channel MOS transistor in the second channel region 7b to which the word line WL is connected becomes low. The write state of the channel area 7 is assigned to the logical storage data “1”.
  • the channel region 7 between the first N-channel MOS transistor having the first gate conductor layer 5a and the second N-channel MOS transistor having the second gate conductor layer 5b is made at the second boundary region between the first impurity layer and the first channel semiconductor layer, or at the third boundary region between the second impurity layer and the second channel semiconductor layer.
  • An electron-hole pair may be generated by an ionization phenomenon or a GIDL current, and the channel region 7 may be charged by the generated hole group 11.
  • FIG. 4A and 4B are diagrams for explaining the reading operation of the dynamic flash memory cell according to the first embodiment of the present invention.
  • FIG. 4A (a) when the channel region 102 is charged to the built-in voltage Vb (about 0.7 V), the threshold voltage of the N-channel MOS transistor is lowered by the substrate bias effect. This state is assigned to the logical storage data "1".
  • Vb built-in voltage
  • V ERA + Vb when the memory block selected before writing is in the erase state “0” in advance, the channel area 102 has a floating voltage V FB and V ERA + Vb.
  • the writing state "1" is randomly stored by the writing operation.
  • logical storage data of logic "0" and "1” is created for the word line WL.
  • reading is performed by the sense amplifier by utilizing the height difference between the two threshold voltages with respect to the word line WL.
  • (d) shows the magnitude of the gate capacitance of the two first gate conductor layers 5a and the second gate conductor layer 5b during the reading operation of the dynamic flash memory cell according to the first embodiment of the present invention. It is a structural diagram explaining a relationship. It is desirable that the gate capacitance of the second gate conductor layer 5b to which the word wire WL is connected is designed to be smaller than the gate capacitance of the first gate conductor layer 5a to which the plate wire PL is connected. As shown in (d), the vertical length of the first gate conductor layer 5a to which the plate wire PL is connected is made longer than the vertical length of the second gate conductor layer 5b to which the word wire WL is connected.
  • the gate capacitance of the second gate conductor layer 5b to which the word line WL is connected is made smaller than the gate capacitance of the first gate conductor layer 5a to which the plate wire PL is connected.
  • (E) shows the equivalent circuit of one cell of the dynamic flash memory of (d). Then, (f) shows the combined capacity relationship of the dynamic flash memory.
  • C WL is the capacitance of the second gate conductor layer 5b
  • C PL is the capacitance of the first gate conductor layer 5a
  • C BL is the drain N + layer 3b and the second channel region 7b.
  • the capacitance of the PN junction between and C SL is the capacitance of the PN junction between the source N + layer 3a and the first channel region 7a.
  • C BL + C SL is the capacity of the PN junction, and in order to increase it, for example, the diameter of the Si column 2 is increased. However, this is not desirable for memory cell miniaturization.
  • ⁇ V FB can be further reduced without reducing the degree of integration of memory cells in plan view.
  • FIGS. 5A to 5H are used to show the method of manufacturing the dynamic flash memory of the present embodiment.
  • (a) is a plan view
  • (b) is a cross-sectional view taken along the XX'line of (a)
  • (c) is a cross-sectional view taken along the YY'line of (a). ..
  • circular mask material layers 14a, 14b, 14c, and 14d (which is an example of the "first mask material layer” in the claims) are formed in a plan view.
  • the substrate 10 may be formed of SOI (Silicon On Insulator), Si having a single layer or a plurality of layers, or another semiconductor material. Further, it may be a well layer composed of a single layer of N layers or P layers, or a plurality of layers.
  • the N + layer 13, the P layer 12, and the upper part of the N + layer 1 are etched, and the Si column 12a is placed on the N + layer 1a.
  • 12b an example of the "second semiconductor pillar” in the claims
  • 12c an example of the "third semiconductor pillar” in the claims
  • 12d not shown, an example of a "fourth semiconductor column” in the scope of claims
  • N + layers 13a, 13b, 13c, 13d not shown
  • the gate insulating layer HfO 2 layer 17 (which is an example of the "first insulating layer” in the claims) covering the whole is used, for example, using ALD (Atomic Layer Deposition). Form. Then, it is formed by covering the TIN layer (not shown) which is the gate conductor layer as a whole. Then, by CMP (Chemical Mechanical Polishing), polishing is performed so that the upper surface position is the upper surface of the mask material layers 14a to 14d. Then, the TiN layer is etched by RIE (Reactive Ion Etching) so that the upper surface position in the vertical direction is near the intermediate position of the Si columns 12a to 12d, and the TiN layer 18 (the first conductor in the claims) is etched.
  • RIE reactive Ion Etching
  • the HfO 2 layer 17 may be a single layer or another insulating layer composed of a plurality of layers as long as it functions as a gate insulating layer. Further, as long as the TiN layer 18 has the function of a gate conductor layer, a single layer or another conductor layer composed of a plurality of layers may be used. Further, it is desirable to etch the TiN layer 18 so that the upper surface position in the vertical direction is above the intermediate position of the Si columns 12a to 12d.
  • the SiO 2 layer 20 whose upper surface position is near the lower ends of the N + layers 13a to 13d is formed. Then, the entire surface is covered with a silicon nitride (SiN) layer (not shown). Then, by the CMP method, polishing is performed so that the upper surface position is the upper surface position of the mask material layers 14a to 14d.
  • SiN silicon nitride
  • the Si columns 12a and 12b and the Si columns 12c and 12d are connected to the side surfaces of the N + layers 13a to 13d and the mask material layers 14a to 14d, and the Si columns 12a, SiN layer 21a (an example of the "second mask material layer” in the claims) and 21b (the “third mask material layer” in the claims) separated between 12c and the Si columns 12b and 12d. Is an example).
  • the SiN layers 21a and 21b circulate around the Si columns 12a to 12d when the XX'line direction is sufficiently separated from the XX'line direction and the YY'line direction in a plan view. It is formed by surrounding it with a width.
  • This monospaced length is L3 (an example of the "third length” in the claims) as shown in FIG. (a).
  • L3 an example of the "third length” in the claims
  • the SiN layer 21a is formed by being connected between the Si columns 12a and 12b by making the SiN layer 21a smaller than twice L3.
  • the SiN layer 21b is formed by connecting the Si columns 12c and 12d. Then, as shown in FIG.
  • the SiN layers 21a and 21b are formed apart between the Si columns 12a and 12c and between the Si columns 12b and 12d by making the SiN layers 21a and 21b larger than twice L3.
  • the SiN layers 21a and 21b and the mask material layers 14a to 14d are used as masks, the SiO 2 layer 20 and the TiN layer 18 are etched, and the Si columns 12a and 12b are surrounded by the SiO.
  • the TiN layer 18a which is an example of the "first gate conductor layer” in the scope of the patent claim
  • the Si columns 12c and 12d, the SiO 2 layer 20b and the TiN layer 18b (along with the TiN layer 18a). It is an example of the "first gate conductor layer” in the scope of the patent claim).
  • the SiN layers 21a and 21b and the SiO 2 layers 20a and 20b are removed.
  • the SiO 2 layer 23 (which is an example of the "second insulating layer” in the claims) is formed so that the upper surface position is the upper surface of the TiN layers 18a and 18b.
  • the HfO 2 layer 17 above the SiO 2 layer 23 is etched to obtain the HfO 2 layer 17a (an example of the “first gate insulating layer” in the claims). Form. Then, the HfO 2 layer 17b (which is an example of the "second gate insulating layer” in the claims) is formed as a whole. Then, the entire TiN layer (not shown) is covered by the CVD method. Then, the TiN layer is etched by the RIE method so that the upper surface position is near the lower end of the N + layers 13a to 13d by the CMP method. Then, by the same method as for forming the SiN layers 21a and 21b in FIG.
  • the SiN layers 27a (claimed scope of claim) surrounding and connecting the side surfaces of the N + layers 13a and 13b and the mask material layers 14a and 14b.
  • An example of a "fourth mask material layer” is formed.
  • the SiN layer 27b (which is an example of the "fifth mask material layer” in the claims) which surrounds and connects the side surfaces of the N + layers 13c and 13d and the mask material layers 14c and 14d is formed.
  • the TiN layer is etched to form the TiN layer 26a (an example of the "third gate conductor layer” in the claims), 26b ("3" in the claims.
  • An example of a "fourth gate conductor layer” is formed.
  • FIG. 5H there are holes 31aa, 31ab, 31ac, 31ba, 31bb, 31bc, 31ca, 31cc, 31cc (patented) between and around the sides of the TiN layers 26a, 26b and the SiN layers 27a, 27b.
  • the SiO2 layer 29 including the "first hole” in the claims) is formed.
  • FIG. (D) is a cross-sectional view taken along the line X1-X1'of FIG. (a) (the same applies to FIG. 5I).
  • the upper end positions of the holes 31aa, 31ab, 31ac, 31ba, 31bb, 31bc, 31ca, 31cc, and 31cc are formed lower than the upper end positions of the TiN layers 26a and 26b shown by the dotted lines in FIG.
  • the mask material layers 14a to 14d are etched to form contact holes 30a, 30b, 30c, and 30d.
  • bit line BL1 conductor layer 31a (the "first wiring conductor layer” in the claims) connected to the N + layers 13a and 13c via the contact holes 30a and 30c. (Is)
  • bit line BL2 conductor layer 31b (an example of the "second wiring conductor layer” in the claims) connected to the N + layers 13b and 13d via the contact holes 30b and 30d.
  • SiO 2 layer 33 including the holes 34a, 34b, 34c (an example of the "second hole” in the claims) between the bit wire BL1 conductor layer 31a and the bit wire BL2 conductor layer 31b is provided.
  • a dynamic flash memory is formed on the substrate 10.
  • the TiN layers 26a and 26b are word wire conductor layers WL1 and WL2
  • the TiN layers 18a and 8b are plate wire conductor layers PL1 and PL2
  • the N + layer 1a is a source wire conductor layer SL.
  • the vertical length of the first gate conductor layer 5a to which the plate wire PL is connected is made longer than the vertical length of the first gate conductor layer 5b to which the word wire WL is connected. It is desirable that C PL > C WL .
  • the coupling ratio of the capacitive coupling (C WL / (C PL + C WL + C BL + C SL )) with respect to the channel region 7 of the word line WL becomes small.
  • the potential fluctuation ⁇ V FB in the channel region 7 of the floating body becomes small.
  • FIG. 1 An example of the applied voltage to the source line SL, the plate line PL, the word line WL, and the bit line BL in the erasing operation using FIG. 2, the writing operation using FIG. 3, and the reading operation using FIG. 4 is shown.
  • the applied voltages to the source line SL, the plate line PL, the word line WL, and the bit line may be changed as long as the basic operations of erasing, writing, and reading can be obtained.
  • FIG. 1 in the vertical direction, in the channel region 7 of the portion surrounded by the insulating layer 6, the potential distributions of the first channel region 7a and the second channel region 7b are connected and formed. As a result, the channel regions 7 of the first channel region 7a and the second channel region 7b are connected by a region surrounded by the insulating layer 6 in the vertical direction.
  • the N + layer 11a in FIG. 5J was formed before the step of forming the Si columns 12a to 12d as shown in FIG. 5A. On the other hand, it may be formed in a step such as after forming the Si columns 12a to 12d. Similarly, in FIG. 5J, the N + layers 13a to 13d were formed by using the N + layers 13 formed before the step of forming the Si columns 12a to 12d. On the other hand, the N + layers 13a to 13d may be formed in a step such as after forming the Si column TiN layers 26a and 26b.
  • the holes 31aa, 31ab, 31ac, 31ba, 31bb, 31bc, 31ca, 31cc, and 31cc were formed so as to be isolated from each other.
  • the distances between the Si columns 12a and 12c and between the Si columns 12b and 12d are increased to connect the holes 31aa, 31ab and 31ac, connect between 31ba, 31bb and 31bc, and connect between 31ca, 31cc and 31cc. May be connected and formed.
  • the insulation between the TiN layer 18a and the TiN layer 26a is performed by the SiO 2 layer 23 covering the TiN layer 18a and the HfO 2 layer 17b of the gate insulating layer.
  • the insulation between the TiN layer 18a and the TiN layer 26a may be formed so as to perform only the HfO 2 layer 17b.
  • the present embodiment provides the following features.
  • feature 1 In the dynamic flash memory cell of the present embodiment, the source and drain N + layers 3a and 3b, the channel region 7, the first gate insulating layer 4a, the second gate insulating layer 4b, the first gate conductor layer 5a, The second gate conductor layer 5b is formed in a columnar shape as a whole. Further, the source N + layer 3a is used for the source line SL, the drain N + layer 3b is used for the bit line BL, the first gate conductor layer 5a is used for the plate wire PL, and the second gate conductor layer 5b is used for the word. Each is connected to the wire WL.
  • the gate capacitance of the first gate conductor layer 5a to which the plate wire PL is connected is characterized by a structure that is larger than the gate capacitance of the second gate conductor layer 5b to which the word wire WL is connected. ..
  • a first gate conductor layer and a second gate conductor layer are laminated in the vertical direction. Therefore, the gate capacitance of the first gate conductor layer 5a to which the plate wire PL is connected is larger than the gate capacitance of the second gate conductor layer 5b to which the word wire WL is connected.
  • the memory cell area is not increased in a plan view. As a result, high performance and high integration of dynamic flash memory cells can be realized at the same time.
  • the plate wire PL has a light shielding effect on the photons so that the photons generated at the time of writing do not destroy the data of the adjacent memory cells in the horizontal direction.
  • the length L2 between the outer peripheral line of the HfO 2 layer 17 surrounding the Si columns 12a and 12b and the intersection with the XX'line is SiN on the YY'line.
  • the length L1 between the outer peripheral line of the HfO 2 layer 17 surrounding the Si columns 12a and 12c and the intersection of the YY'lines is smaller than twice the width L3 of the layers 21a and 21b, and is more than twice the L3.
  • the SiN layer 21a could be connected between the Si columns 12a and 12b and formed apart between the Si columns 12b and 12c.
  • the SiN layer 21b could be connected between the Si columns 12c and 12d and formed apart between the Si columns 12a and 12c.
  • the SiN layers 21a and 21b are self-aligned with respect to the Si columns 12a to 12d. Therefore, the TiN layers 18a and 18b, which are plate wire PLs formed by using the SiN layers 21a and 21b as an etching mask and which are gate conductor layers, are self-aligned with respect to the Si columns 12a to 12d. By this self-alignment, the TiN layers 18a and 18b are formed, so that the dynamic flash memory can be highly integrated.
  • the TiN layer 26a which is a word line WL and is a gate conductor layer, is separated from the TiN layer 26b and is self-aligned with respect to the Si columns 12a and 12b between the Si columns 12a and 12b. It is connected and formed by.
  • the TiN layer 26b is separated from the TiN layer 26a and is formed by being connected to the Si columns 12c and 12d by self-alignment with respect to the Si columns 12c and 12d.
  • the dynamic flash memory can be highly integrated.
  • the formation of the TiN layers 26a and 26b does not have a mask pattern in the lithography process, so that the cost of the mask used can be reduced. Then, in a plan view, the TiN layers 26a and 26b, which are word line WLs and are gate conductor layers, are formed so as to overlap with the TiN layers 18a and 18b which are plate wire PLs and are gate conductor layers. As a result, the dynamic flash memory can be highly integrated.
  • FIGS. 6A to 6C are used to show the method of manufacturing the dynamic flash memory of the second embodiment.
  • (A) is a plan view
  • (b) is a cross-sectional view along the XX'line of (a)
  • (c) is a cross-sectional view of (a) along the YY'line. show.
  • FIGS. 5A to 5C are performed. Then, as shown in FIG. 6A, the HfO 2 layer 17 above the upper surfaces of the TiN layers 17a and 17b is removed in the vertical direction to form the HfO 2 layer 17a. Then, the HfO 2 layer 33 is formed as a whole. Then, the entire TiN layer (not shown) is covered. Then, by the CMP method, the upper surface is polished so as to be the upper surface of the mask material layers 14a to 14d. Then, by the RIE method, the upper surface position is etched to the vicinity of the lower ends of the N + layers 13a to 13d to form the TiN layer 33.
  • the entire silicon nitride (SiN) layer (not shown) is coated.
  • polishing is performed so that the upper surface position is the upper surface position of the mask material layers 14a to 14d.
  • the Si columns 12a and 12b and the Si columns 12c and 12d are connected to the side surfaces of the N + layers 13a to 13d and the mask material layers 14a to 14d, and the Si columns 12a,
  • the SiN layers 36a and 36b separated from the 12c and the Si columns 12b and 12d are formed.
  • the TiN layer 34, the HfO 2 layer 33, and the TiN layer 18 are etched with the SiN layers 36a and 36b and the mask material layers 14a to 14d as masks to etch the TiN layers 18c, 18d, and 24a. , 34b, HfO 2 layers 33a, 33b are formed. After that, the same steps as in FIGS. 5H and 5I are performed. As a result, the dynamic flash memory is formed on the substrate 10 as in the first embodiment.
  • the present embodiment provides the following features.
  • the plate wire PL, the TiN layers 18a and 18b which are gate conductor layers, and the word wire WL and the TiN layers 26a and 26b which are gate conductor layers are separately formed. It had been.
  • the TiN layer 34, the HfO 2 layer 33, and the TiN layer 18 are collectively etched by using the SiN layers 36a and 36b and the mask material layers 14a to 14d as masks.
  • the plate wire PL, the TiN layers 18c and 18d which are the gate conductor layers, and the word wire WL and the TiN layers 34a and 34b which are the gate conductor layers were formed. This facilitates the manufacture of dynamic flash memory.
  • the Si columns 2, 12a to 12d are formed, but the semiconductor columns may be made of other semiconductor materials. This also applies to the other embodiments according to the present invention.
  • the N + layers 3a, 3b, 11 and 13 in the first embodiment may be formed of Si containing a donor impurity or another semiconductor material layer. Further, the N + layers 3a, 3b, 11 and 13 may be formed from different semiconductor material layers. Further, the N + layer may be formed by an epitaxial crystal growth method or another method. This also applies to the other embodiments according to the present invention.
  • the mask material layers 14a to 14d shown in FIG. 5A meet the object of the present invention, such as a SiO 2 layer, an aluminum oxide (Al 2 O 3 , also referred to as AlO) layer, and a SiN layer. If it is a material, another material layer including an organic material or an inorganic material consisting of a single layer or a plurality of layers may be used. This also applies to the other embodiments according to the present invention.
  • the thickness and shape of the mask material layers 14a to 14d shown in FIG. 5A are changed by polishing by CMP, RIE etching, and washing. There is no problem if this change is within the scope of the object of the present invention. This also applies to the other embodiments according to the present invention.
  • the plate wire PL and the TiN layers 18a and 18b are used as the gate conductor layer 5a connected to the plate wire PL.
  • the TiN layers 18a and 18b instead of the TiN layers 18a and 18b, a single layer or a plurality of conductor material layers may be used in combination.
  • the word line WL and the TiN layers 18a and 18b were used as the gate conductor layer 5a connected to the word line WL.
  • a single layer or a plurality of conductor material layers may be used in combination. This also applies to the other embodiments according to the present invention.
  • the SiN layers 21a and 21b shown in FIG. 5D, the SiO 2 layers 20a and 20b, and the SiN layers 27a and 27b shown in FIG. 5G are etching mask layers for forming the TiN layers 18a, 18b, 26a and 26b.
  • the SiN layers 21a, 21b, 27a, 27b, SiO 2 layers 20a, 20b a single layer or a plurality of other material layers may be used as long as they obtain the function of the etching mask in the present embodiment. This also applies to the other embodiments according to the present invention.
  • the HfO 2 layers 17a and 26a as the gate insulating layer are formed as the gate insulating layer by surrounding the Si columns 12a to 12d, but each of them is composed of a single layer or a plurality of layers. Material layer of may be used. This also applies to the other embodiments according to the present invention.
  • the shapes of the Si columns 12a to 12d in a plan view were circular.
  • the shapes of the Si columns 12a to 12d in a plan view may be circular, elliptical, or elongated in one direction.
  • Si columns having different plan views can be mixedly formed in the logic circuit region according to the logic circuit design. This also applies to the other embodiments of the present invention.
  • a dynamic flash memory cell constituting a source and a drain by using N + layers 11a and 13a to 13d having the same polarity of conductivity above and below the Si columns 12a to 12d has been described.
  • the present invention can also be applied to a tunnel type device having sources and drains having different polarities. This also applies to the other embodiments according to the present invention.
  • the source line SL is negatively biased during the erasing operation to extract the hole group in the channel region 7 which is the floating body FB, but instead of the source line SL,
  • the erasing operation may be performed by setting the bit line BL to a negative bias or setting the source line SL and the bit line BL to a negative bias. This also applies to the other embodiments according to the present invention.
  • the voltage V Erase PL of the plate wire PL may apply, for example, a fixed voltage of 2 V regardless of each operation mode. Further, the voltage V Erase PL of the plate wire PL may be applied, for example, 0 V only at the time of erasing.
  • a dynamic flash memory which is a memory device using a high-density and high-performance SGT can be obtained.

Landscapes

  • Semiconductor Memories (AREA)
  • Read Only Memory (AREA)
  • Non-Volatile Memory (AREA)
  • Dram (AREA)

Abstract

基板１０上に、垂直方向に立つＳｉ柱１２ａ～１２ｄの両端にあるソース線ＳＬに繋がるＮ+層１１ａと、ビット線ＢＬ１に繋がるＮ+層１３ａ、１３ｃと、ビット線ＢＬ２に繋がるＮ+層１３ｂ、１３ｄと、Ｓｉ柱１２ａ～１２ｄを囲んだゲートＨｆＯ2層１７ａを囲みＳｉ柱１２ａ、１２ｂ間で繋がったプレート線ＰＬ１に繋がるＴｉＮ層１８ａ、Ｓｉ柱１２ｃ、１２ｄ間で繋がったプレート線ＰＬ２に繋がるＴｉＮ層１８ｂと、Ｓｉ柱１２ａ～１２ｄを囲んだゲートＨｆＯ2層１７ｂを囲みＳｉ柱１２ａ、１２ｂ間で繋がったワード線ＷＬ１に繋がるＴｉＮ層２６ａ、Ｓｉ柱１２ｃ、１２ｄ間で繋がったワード線ＷＬ２に繋がるＴｉＮ層２６ｂと、を形成し、ソース線ＳＬ、プレート線ＰＬ１，ＰＬ２、ワード線ＷＬ１，ＷＬ２、ビット線ＢＬ１、ＢＬ２に印加する電圧を制御して、Ｓｉ柱１２ａ～１２ｄ内にインパクトイオン現象により発生した正孔群を保持するデータ保持動作と、そして、この正孔群を、Ｓｉ柱１２ａ～１２ｄ内から除去するデータ消去動作を行う。

Description

半導体素子を用いたメモリ装置の製造方法
　本発明は、半導体素子を用いたメモリ装置の製造方法に関する。
　近年、ＬＳＩ（Large Scale Integration)技術開発において、メモリ素子の高集積化と高性能化が求められている。
　通常のプレナー型ＭＯＳトランジスタでは、チャネルが半導体基板の上表面に沿う水平方向に延在する。これに対して、ＳＧＴのチャネルは、半導体基板の上表面に対して垂直な方向に延在する（例えば、特許文献１、非特許文献１を参照）。このため、ＳＧＴはプレナー型ＭＯＳトランジスタと比べ、半導体装置の高密度化が可能である。このＳＧＴを選択トランジスタとして用いて、キャパシタを接続したＤＲＡＭ（Dynamic Random Access Memory、例えば、非特許文献２を参照）、抵抗変化素子を接続したＰＣＭ（Phase Change Memory、例えば、非特許文献３を参照）、ＲＲＡＭ（Resistive Random Access Memory、例えば、非特許文献４、を参照)、電流により磁気スピンの向きを変化させて抵抗を変化させるＭＲＡＭ（Magneto-resistive Random Access Memory、例えば、非特許文献５、を参照 ）などの高集積化を行うことができる。また、キャパシタを有しない、１個のＭＯＳトランジスタで構成された、ＤＲＡＭメモリセル（非特許文献７を参照）などがある。本願は、抵抗変化素子やキャパシタを有しない、ＭＯＳトランジスタのみで構成可能な、ダイナミック フラッシュ メモリに関する。
　図７に、前述したキャパシタを有しない、１個のＭＯＳトランジスタで構成された、ＤＲＡＭメモリセルの書込み動作と、図８に、動作上の問題点と、図９に、読出し動作を示す（非特許文献７～１０を参照）。
　図７にＤＲＡＭメモリセルの書込み動作を示す。図７（ａ）は、“１”書込み状態を示している。ここで、メモリセルは、ＳＯＩ基板１０１に形成され、ソースＮ+層１０３にはソース線ＳＬが接続され、ドレインＮ+層１０４にはビット線ＢＬが接続され、ゲート導電層１０５にはワード線ＷＬが接続され、ＭＯＳトランジスタ１１０ａのフローティングボディ（Floating Body）１０２により構成され、キャパシタを有さず、ＭＯＳトランジスタ１１０ａが１個でＤＲＡＭのメモリセルが構成されている。なお、フローティングボディ１０２直下には、ＳＯＩ基板のＳｉＯ2層１０１が接している。このＭＯＳトランジスタ１１０ａ１個で構成されたメモリセルの“１”書込みを行う際には、ＭＯＳトランジスタ１１０ａを線形領域で動作させる。すなわち、ソースＮ+層１０３から延びる電子のチャネル１０７には、ピンチオフ点１０８があり、ビット線が接続しているドレインＮ+層１０４までには、到達していない。このようにドレインＮ+層１０４に接続されたビット線ＢＬとゲート導電層１０５に接続されたワード線ＷＬを共に高電圧にして、ゲート電圧をドレイン電圧の約１／２程度で、ＭＯＳトランジスタ１１０ａを動作させると、ドレインＮ+層１０４近傍のピンチオフ点１０８において、電界強度が最大となる。この結果、ソースＮ+層１０３からドレインＮ+層１０４に向かって流れる加速された電子は、Ｓｉの格子に衝突して、その時に失う運動エネルギーによって、電子・正孔対が生成される。発生した大部分の電子（図示せず）は、ドレインＮ+層１０４に到達する。また、ごく一部のとても熱い電子は、ゲート酸化膜１０９を飛び越えて、ゲート導電層１０５に到達する。そして、同時に発生した正孔１０６は、フローティングボディ１０２を充電する。この場合、発生した正孔は、フローティングボディ１０２は、Ｐ型Ｓｉのため、多数キャリアの増分として、寄与する。フローティングボディ１０２は、生成された正孔１０６で満たされ、フローティングボディ１０２の電圧がソースＮ+層１０３よりもＶｂ以上に高くなると、さらに生成された正孔は、ソースＮ+層１０３に放電する。ここで、Ｖｂは、ソースＮ+層１０３とＰ層のフローティングボディ１０２との間のＰＮ接合のビルトイン電圧であり、約０．７Ｖである。図７（ｂ）には、生成された正孔１０６でフローティングボディ１０２が飽和充電された様子を示している。
　次に、図７（ｃ）を用いて、メモリセル１１０の“０”書込み動作を説明する。共通な選択ワード線ＷＬに対して、ランダムに“１”書込みのメモリセル１１０ａと“０”書込みのメモリセル１１０ｂが存在する。図（ｃ）では、“１”書込み状態から“０”書込み状態に書き換わる様子を示している。“０”書込み時には、ビット線ＢＬの電圧を負バイアスにして、ドレインＮ+層１０４とＰ層のフローティングボディ１０２との間のＰＮ接合を順バイアスにする。この結果、フローティングボディ１０２に予め前サイクルで生成された正孔１０６は、ビット線ＢＬに接続されたドレインＮ+層１０４に流れる。書込み動作が終了すると、生成された正孔１０６で満たされたメモリセル１１０ａ（図７（ｂ））と、生成された正孔が吐き出されたメモリセル１１０ｂ（図７（ｃ））の２つのメモリセルの状態が得られる。正孔１０６で満たされたメモリセル１１０ａのフローティングボディ１０２の電位は、生成された正孔がいないフローティングボディ１０２よりも高くなる。したがって、メモリセル１１０ａのしきい値電圧は、メモリセル１１０ｂのしきい値電圧よりも低くなる。その様子を図７（ｄ）に示す。
　次に、この１個のＭＯＳトランジスタで構成されたメモリセルの動作上の問題点を図８を用いて、説明する。図８（ａ）で示したように、フローティングボディ１０２の容量ＣFBは、ワード線の接続されたゲートとフローティングボディ１０２間の容量ＣWLと、ソース線の接続されたソースＮ+層１０３とフローティングボディ１０２との間のＰＮ接合の接合容量CSLと、ビット線の接続されたドレインＮ+層１０３とフローティングボディ１０２との間のＰＮ接合の接合容量CBLとの総和で、
CFB = CWL + CBL + CSL　（１）
で表される。したがって、書込み時にワード線電圧ＶWLが振幅すると、メモリセルの記憶ノード（接点）となるフローティングボディ１０２の電圧も、その影響を受ける。その様子を図（ｂ）に示している。書込み時にワード線電圧ＶWLが０ＶからＶProgWLに上昇すると、フローティングボディ１０２の電圧ＶFBは、ワード線電圧が変化する前の初期状態の電圧ＶFB1からＶFB2へのワード線との容量結合によって上昇する。その電圧変化量ΔＶFBは、
ΔＶFB ＝ ＶFB1 － ＶFB2
       ＝ ＣWL / (ＣWL ＋ ＣBL ＋ ＣSL) × ＣProgWL　（２）
で表される。
ここで、
β＝ ＣWL / (ＣWL ＋ ＣBL ＋ ＣSL) （３）
で表され、βをカップリング率と呼ぶ。このようなメモリセルにおいて、ＣWLの寄与率が大きく、例えば、ＣWL：ＣBL：ＣSL＝８：１：１である。この場合、β＝０．８となる。ワード線が、例えば、書込み時の５Ｖから、書込み終了後に０Ｖになると、ワード線とフローティングボディ１０２との容量結合によって、フローティングボディ１０２が、５Ｖ×β＝４Ｖも振幅ノイズを受ける。このため、書込み時のフローティングボディ“１”電位と“０”電位との電位差マージンを十分に取れない問題点があった。
　図９に読出し動作を示す。図（ａ）は、“１”書込み状態を、図（ｂ）は、“０”書込み状態を示している。しかし、実際には、“１”書込みでフローティングボディ１０２にＶｂが書き込まれていても、書込み終了でワード線が０Ｖに戻ると、フローティングボディ１０２は、負バイアスに引き下げられる。“０”が書かれる際には、さらに深く負バイアスになってしまうため、書込みの際に“１”と“０”との電位差マージンを十分に大きく出来ない。この動作マージンが小さいことが、本ＤＲＡＭメモリセルの大きい問題であった。加えて、このＤＲＡＭメモリセルを高密度化する課題がある。
特開平２－１８８９６６号公報 特開平３－１７１７６８号公報 特許第３９５７７７４号公報
Hiroshi Takato, Kazumasa Sunouchi, Naoko Okabe, Akihiro Nitayama, Katsuhiko Hieda, Fumio Horiguchi, and Fujio Masuoka: IEEE Transaction on Electron Devices, Vol.38, No.3, pp.573-578 (1991) H. Chung, H. Kim, H. Kim, K. Kim, S. Kim, K. Dong, J. Kim, Y.C. Oh, Y. Hwang, H. Hong, G. Jin, and C. Chung: "4F2 DRAM Cell with Vertical Pillar Transistor(VPT)," 2011 Proceeding of the European Solid-State Device Research Conference, (2011) H. S. Philip Wong, S. Raoux, S. Kim, Jiale Liang, J. R. Reifenberg, B. Rajendran, M. Asheghi and K. E. Goodson: "Phase Change Memory," Proceeding of IEEE, Vol.98, No 12, December, pp.2201-2227 (2010) T. Tsunoda, K .Kinoshita, H. Noshiro, Y. Yamazaki, T. Iizuka, Y. Ito, A. Takahashi, A. Okano, Y. Sato, T. Fukano, M. Aoki, and Y. Sugiyama : "Low Power and high Speed Switching of Ti-doped NiO ReRAM under the Unipolar Voltage Source of less than 3V," IEDM (2007) W. Kang, L. Zhang, J. Klein, Y. Zhang, D. Ravelosona, and W. Zhao: "Reconfigurable Codesign of STT-MRAM Under Process Variations in Deeply Scaled Technology," IEEE Transaction on Electron Devices, pp.1-9 (2015) M. G. Ertosum, K. Lim, C. Park, J. Oh, P. Kirsch, and K. C. Saraswat : "Novel Capacitorless Single-Transistor Charge-Trap DRAM (1T CT DRAM) Utilizing Electron," IEEE Electron Device Letter, Vol. 31, No.5, pp.405-407 (2010) J. Wan, L. Rojer, A. Zaslavsky, and S. Critoloveanu: "A Compact Capacitor-Less High-Speed DRAM Using Field Effect-Controlled Charge Regeneration," Electron Device Letters, Vol. 35, No.2, pp.179-181 (2012) T. Ohsawa, K. Fujita, T. Higashi, Y. Iwata, T. Kajiyama, Y. Asao, and K. Sunouchi: "Memory design using a one-transistor gain cell on SOI," IEEE JSSC, vol.37, No.11, pp1510-1522 (2002). T. Shino, N. Kusunoki, T. Higashi, T. Ohsawa, K. Fujita, K. Hatsuda, N. Ikumi, F. Matsuoka, Y. Kajitani, R. Fukuda, Y. Watanabe, Y. Minami, A. Sakamoto, J. Nishimura, H. Nakajima, M. Morikado, K. Inoh, T. Hamamoto, A. Nitayama: "Floating Body RAM Technology and its Scalability to 32nm Node and Beyond," IEEE IEDM (2006). E. Yoshida: "A Capacitorless 1T-DRAM Technology Using Gate-Induced Drain-Leakage (GIDL) Current for Low-Power and High-Speed Embedded Memory," IEEE IEDM (2006). J. Y. Song, W. Y. Choi, J. H. Park, J. D. Lee, and B-G. Park: "Design Optimization of Gate-All-Around (GAA) MOSFETs," IEEE Trans. Electron Devices, vol. 5, no. 3, pp.186-191, May 2006. N. Loubet, et al.: "Stacked Nanosheet Gate-All-Around Transistor to Enable Scaling Beyond FinFET," 2017 IEEE Symposium on VLSI Technology Digest of Technical Papers, T17-5, T230-T231, June 2017. H. Jiang, N. Xu, B. Chen, L. Zeng1, Y. He, G. Du, X. Liu and X. Zhang: "Experimental investigation of self heating effect (SHE) in multiple-fin SOI FinFETs," Semicond. Sci. Technol. 29 (2014) 115021 (7pp). E. Yoshida, and T. Tanaka: "A Capacitorless 1T-DRAM Technology Using Gate-Induced Drain-Leakage (GIDL) Current for Low-Power and High-Speed Embedded Memory," IEEE Transactions on Electron Devices, Vol. 53, No. 4, pp. 692-697,Apr. 2006.
　ＳＧＴを用いたメモリ装置でキャパシタを無くした、１個のトランジス型のＤＲＡＭ（ゲインセル）では、ワード線とフローティングのＳＧＴのボディとの容量結合カップリングが大きく、データ読み出し時や書き込み時にワード線の電位を振幅させると、直接ＳＧＴボディへのノイズとして、伝達されてしまう問題点があった。この結果、誤読み出しや記憶データの誤った書き換えの問題を引き起こし、キャパシタを無くした１トランジス型のＤＲＡＭ（ゲインセル）の実用化が困難となっていた。そして、上記問題を解決すると共に、ＤＲＡＭメモリセルを高密度化する必要がある。
　上記の課題を解決するために、本発明は、第１のゲート導体層と、第２のゲート導体層と、第３のゲート導体層と、第４のゲート導体層と、第１の不純物領域と、第２の不純物領域と、に印加する電圧を制御して、第１の半導体柱、第２の半導体柱、第３の半導体柱、第４の半導体柱のいずれか、または全ての内部に、インパクトイオン化現象により、またはゲート誘起ドレインリーク電流により形成した正孔群を保持するデータ保持動作と、前記第１のゲート導体層と、前記第２のゲート導体層と、前記第３のゲート導体層と、前記第４のゲート導体層と、前記第１の不純物領域と、前記第２の不純物領域と、に印加する電圧を制御して、前記第１乃至４の半導体柱のいずれか、または全ての内部から前記正孔群を除去するデータ消去動作とを行う柱状半導体素子を用いたメモリ装置の製造方法であって、
　前記基板上に垂直方向に立ち、且つ平面視において第１の線上に隣接して配置した前記第１の半導体柱と前記第２の半導体柱と、前記第１の線に並行した第２の線上に隣接して配置した前記第３の半導体柱と前記第４の半導体柱と、を形成する工程と、
　前記第１の半導体柱乃至第４の半導体柱を囲んだ第１の絶縁層を形成する工程と、
　前記第１の絶縁層を囲み、且つ垂直方向において、上面位置が前記第１の半導体柱乃至第４の半導体柱の下方にあり、且つ前記第１の線上で前記第１の半導体柱と前記第２の半導体柱との間で繋がった前記第１のゲート導体層と、前記第２の線上の前記第３の半導体柱と前記第４の半導体柱との間で繋がった前記第２のゲート導体層と、を形成する工程と、
　垂直方向における前記第１のゲート導体層と、前記第２のゲート導体層より上部の前記第１の絶縁層をエッチングして、前記第１の半導体柱乃至第４の半導体柱の下部に第１のゲート絶縁層を形成する工程と、
　垂直方向において、前記第１のゲート絶縁層に接し、且つ第１の半導体柱乃至第４の半導体柱の側面を囲んで第２のゲート絶縁層を形成する工程と、
　前記第２のゲート絶縁層を囲み、且つ垂直方向において、上面位置が前記第１の半導体柱乃至第４の半導体柱の頂部下方にあって、前記第１の線上で前記第１の半導体柱と前記第２の半導体柱との間で繋がり、且つ前記第１のゲート導体層と垂直方向に離れた前記第３のゲート導体層と、前記第２の線上の前記第３の半導体柱と前記第４の半導体柱との間で繋がり、前記第２のゲート導体層と垂直方向に離れた前記第４のゲート導体層と、を形成する工程と、
　前記第１乃至第４の半導体柱を形成する前に、または後に前記第２の半導体柱と、前記第３の半導体柱と、前記第４の半導体柱との底部に繋がった前記第１の不純物領域を形成する工程と、
　前記第１乃至第４の半導体柱を形成する前に、または形成した後に、前記第１乃至第４の半導体柱の頂部のそれぞれに前記第２の不純物領域を形成する工程と、
　前記第１の半導体柱と、前記第３の半導体柱と、の頂部の前記第２の不純物領域に繋がった第１の配線導体層と、前記前記第２の半導体柱と、前記第４の半導体柱と、の頂部の前記第２の不純物領域に繋がった第２の配線導体層とを形成する工程と、を有する、
　ことを特徴とする。
　上記の柱状半導体素子を用いたメモリ装置の製造方法において、平面視において、前記第１の半導体柱と、前記第２の半導体柱と、を囲む前記第１のゲート絶縁層の２つの外周線と、前記第１の線と、の交点の内で向かい合った２点間の第１の長さが、前記第１の半導体柱と、前記第３の半導体柱と、を囲む前記第２のゲート絶縁層の２つの外周線と、前記第１の線と直交する第２の線との交点の内の向かい合った２点間の第２の長さより小さく、
　前記第２の長さが、前記第２の線上にあって前記第１の半導体柱を囲む前記第１のゲート導体層の厚さの第３の長さの２倍より大きく、
　前記第１の長さが前記第３の長さの２倍より小さい、
　ことを特徴とする。
　上記の柱状半導体素子を用いたメモリ装置の製造方法において、さらに、前記第１のゲート絶縁層を形成した後、前記第１のゲート絶縁層の外周部に、その上面位置が、垂直方向にあって、前記第１のゲート導体層と、前記第２のゲート導体層の上端になる第１の導体層を形成する工程と、
　前記第１乃至第４の半導体柱と頂部上にある第１のマスク材料層と、前記第１乃至第４の半導体柱と側面を囲み、前記第１の半導体柱と、前記第２の半導体柱と、の間で繋がった第２のマスク材料層と、前記第３の半導体柱と、前記第４の半導体柱と、の間で繋がり、且つ前記第２のマスク材料層と離れた第３のマスク材料層と、を形成する工程と、
　前記第１のマスク材料層と、前記第２のマスク材料層と、前記第３のマスク材料層と、をマスクにして前記第１の導体層をエッチングして、前記第１のゲート導体層と、前記第２のゲート導体層とを形成する工程と、
　を有することを特徴とする。
　上記の柱状半導体素子を用いたメモリ装置の製造方法において、さらに、前記第２のゲート絶縁層を形成した後、前記第２のゲート絶縁層の外周部に、その上面位置が、垂直方向にあって、前記第２の不純物領域の下端付近にある第２の導体層を形成する工程と、
　前記第２の導体層上にあり、前記第１乃至第４の半導体柱の頂部上にある前記第１のマスク材料層と、前記前記第１乃至第４の半導体柱の側面を囲み、前記第１の半導体柱と、前記第２の半導体柱と、の間で繋がった第４のマスク材料層と、前記第３の半導体柱と、前記第４の半導体柱と、の間で繋がった第５のマスク材料層と、を互いに離して形成する工程と、
　前記第１のマスク材料層と、前記第４のマスク材料層と、前記第５のマスク材料層と、をマスクにして前記第２の導体層をエッチングして、前記第３のゲート導体層と、前記第４のゲート導体層とを形成する工程と、
　を有することを特徴とする。
　上記の柱状半導体素子を用いたメモリ装置の製造方法において、さらに、前記第１のゲート絶縁層を形成した後、前記第１のゲート絶縁層の外周部に、その上面位置が、垂直方向にあって、前記第１のゲート導体層と、前記第２のゲート導体層の上端にある第３の導体層を形成する工程と、
　前記第３の導体層の上に、第２の絶縁層を形成する工程と、
　前記第２の絶縁層上に、垂直方向において、その上面が前記第２の不純物領域の下端に近接する第４の導体層を形成する工程と、
　前記第４の導体層上にあり、前記第１乃至第４の半導体柱の頂部上にある第４のマスク材料層と、前記第１乃至第４の半導体柱の側面を囲み、前記第１の半導体柱と、前記第２の半導体柱と、の間で繋がった第６のマスク材料層と、前記第３の半導体柱と、前記第４の半導体柱と、の間で繋がった第７のマスク材料層と、を互いに離して形成する工程と、
　前記第１のマスク材料層と、前記第６のマスク材料層と、前記第７のマスク材料層と、をマスクにして前記第３の導体層、前記第２の絶縁層、前記第４の導体層をエッチングして、前記第１のゲート導体層と、前記第２のゲート導体層と、前記第３のゲート導体層と、前記第４のゲート導体層と、を形成する工程と、
　を有することを特徴とする。
　上記の柱状半導体素子を用いたメモリ装置の製造方法において、前記第１の不純物領域に繋がる配線は、ソース線であり、前記第２の不純物領域に繋がる配線はビット線であり、前記第１のゲート導体層と前記第２のゲート導体層に繋がる配線と、前記第３のゲート導体層と前記第４のゲート導体層に繋がる配線の一方がワード線であれば、他方が第１の駆動制御線であるように形成し、
　前記ソース線と、前記ビット線と、前記第１の駆動制御線と、前記ワード線とに印加する電圧により、選択的に前記メモリ消去動作および前記メモリ書き込み動作を行う、
　ことを特徴とする。
　上記の柱状半導体素子を用いたメモリ装置の製造方法において、前記第１のゲート導体層と、前記第１乃至第４の半導体柱との間、の第１のゲート容量が、前記第２のゲート導体層と、前記第１乃至第４の半導体柱と、の間の第２のゲート容量よりも大きくなるように形成する、
　ことを特徴とする。
　上記の柱状半導体素子を用いたメモリ装置の製造方法において、平面視において、前記第３のゲート導体層と、前記第４のゲート導体層の間に、第１の空孔を形成する、ことを特徴とする。
　上記の柱状半導体素子を用いたメモリ装置の製造方法において、前記第１の配線導体層と、前記第２の配線導体層の間に、第２の空孔を形成する、ことを特徴とする。
　上記の柱状半導体素子を用いたメモリ装置の製造方法において、前記第２の絶縁層が、前記第１乃至第４の半導体柱に繋がった前記第２のゲート絶縁層で形成される、
ことを特徴とする。
第１実施形態に係るＳＧＴを有するメモリ装置の構造図である。 第１実施形態に係るＳＧＴを有するメモリ装置の消去動作メカニズムを説明するための図である。 第１実施形態に係るＳＧＴを有するメモリ装置の書込み動作メカニズムを説明するための図である。 第１実施形態に係るＳＧＴを有するメモリ装置の読出し動作メカニズムを説明するための図である。 第１実施形態に係るＳＧＴを有するメモリ装置の読出し動作メカニズムを説明するための図である。 第２実施形態に係るＳＧＴを有するメモリ装置の製造方法を説明するための図である。 第２実施形態に係るＳＧＴを有するメモリ装置の製造方法を説明するための図である。 第２実施形態に係るＳＧＴを有するメモリ装置の製造方法を説明するための図である。 第２実施形態に係るＳＧＴを有するメモリ装置の製造方法を説明するための図である。 第２実施形態に係るＳＧＴを有するメモリ装置の製造方法を説明するための図である。 第２実施形態に係るＳＧＴを有するメモリ装置の製造方法を説明するための図である。 第２実施形態に係るＳＧＴを有するメモリ装置の製造方法を説明するための図である。 第２実施形態に係るＳＧＴを有するメモリ装置の製造方法を説明するための図である。 第２実施形態に係るＳＧＴを有するメモリ装置の製造方法を説明するための図である。 第２実施形態に係るＳＧＴを有するメモリ装置の製造方法を説明するための図である。 第３実施形態に係るＳＧＴを有するメモリ装置の製造方法を説明するための図である。 第３実施形態に係るＳＧＴを有するメモリ装置の製造方法を説明するための図である。 第３実施形態に係るＳＧＴを有するメモリ装置の製造方法を説明するための図である。 従来例のキャパシタを有しない、ＤＲＡＭメモリセルの動作上の問題点を説明するための図である。 従来例のキャパシタを有しない、ＤＲＡＭメモリセルの動作上の問題点を説明するための図である。 従来例のキャパシタを有しない、ＤＲＡＭメモリセルの読出し動作を示す図である。
　以下、本発明に係る、半導体素子を用いたメモリ装置（以後、ダイナミック フラッシュ メモリと呼ぶ）について、図面を参照しながら説明する。
　（第１実施形態）
　図１～図５を用いて、本発明の第１実施形態に係るダイナミック フラッシュ メモリセルの構造と動作メカニズムを説明する。図１を用いて、ダイナミック フラッシュ メモリセルの構造を説明する。そして、図２を用いてデータ消去メカニズムを、図３を用いてデータ書き込みメカニズムを、図４Ａ及び図４Ｂを用いてデータ書き込みメカニズムを説明する。図５を用いて、ダイナミック・フラッシュ・メモリの製造方法を説明する。
　図１に、本発明の第１実施形態に係るダイナミック フラッシュ メモリセルの構造を示す。基板１上に形成した、Ｐ型又はｉ型（真性型）の導電型を有するＳｉ柱２（以下、シリコン半導体柱を「Ｓｉ柱」と称する。）内の上下の位置に、一方がソースとなる場合に、他方がドレインとなるＮ+層３ａ、３ｂ（以下、ドナー不純物を高濃度で含む半導体領域を「Ｎ+層」と称する。が形成されている。このソース、ドレインとなるＮ+層３ａ、３ｂ間のＳｉ柱２の部分がチャネル領域７となる。このチャネル領域７を囲むように第１のゲート絶縁層４ａ、第２のゲート絶縁層４ｂが形成されている。この第１のゲート絶縁層４ａ、第２のゲート絶縁層４ｂは、このソース、ドレインとなるＮ+層３ａ、３ｂに、それぞれ接する、または近接している。この第１のゲート絶縁層４ａ、第２のゲート絶縁層４ｂを囲むように第１のゲート導体層５ａ、第２のゲート導体層５ｂがそれぞれ形成されている。そして、第１のゲート導体層５ａ、第２のゲート導体層５ｂは絶縁層６により分離されている。そして、Ｎ+層３ａ、３ｂ間のＳｉ柱２の部分のチャネル領域７は、第１のゲート絶縁層４ａで囲まれた第１のチャネルＳｉ層７ａと、第２のゲート絶縁層４ｂで囲まれた第２のチャネルＳｉ層７ｂと、よりなる。これによりソース、ドレインとなるＮ+層３ａ、３ｂ、チャネル領域７、第１のゲート絶縁層４ａ、第２のゲート絶縁層４ｂ、第１のゲート導体層５ａ、第２のゲート導体層５ｂからなるダイナミック フラッシュ メモリセル９が形成される。そして、ソースとなるＮ+層３ａはソース線ＳＬに、ドレインとなるＮ+層３ｂはビット線ＢＬに、第１のゲート導体層５ａはプレート線ＰＬに、第２のゲート導体層５ｂはワード線ＷＬに、それぞれ接続している。プレート線ＰＬが接続された、第１のゲート導体層５ａのゲート容量は、ワード線ＷＬが接続された、第２のゲート導体層５ｂのゲート容量よりも、大きくなるような構造を有することが望ましい。
　なお、図１では、プレート線ＰＬに接続された第１のゲート導体層５ａのゲート容量が、ワード線ＷＬが接続された、第２のゲート導体層５ｂのゲート容量よりも、大きくなるように第１のゲート導体層５ａのゲート長を、第２のゲート導体層５ｂのゲート長よりも長くしている。しかし、その他にも、第１のゲート導体層５ａのゲート長を、第２のゲート導体層５ｂのゲート長よりも長くせずに、それぞれのゲート絶縁層の膜厚を変えて、第１のゲート絶縁層４ａのゲート絶縁膜の膜厚を、第２のゲート絶縁層４ｂのゲート絶縁膜の膜厚よりも薄くしてもよい。また、それぞれのゲート絶縁層の材料の誘電率を変えて、第１のゲート絶縁層４ａのゲート絶縁膜の誘電率を、第２のゲート絶縁層４ｂのゲート絶縁膜の誘電率よりも高くしてもよい。また、ゲート導体層５ａ、５ｂの長さ、ゲート絶縁層４ａ、４ｂの膜厚、誘電率のいずれかを組み合わせて、プレート線ＰＬに接続された第１のゲート導体層５ａのゲート容量が、ワード線ＷＬが接続された、第２のゲート導体層５ｂのゲート容量よりも、大きくしてもよい。
　図２を参照して、消去動作メカニズムを説明する。Ｎ+層３ａ、３ｂ間のチャネル領域７は、電気的に基板から分離され、フローティングボディとなっている。図（ａ）に消去動作前に、前のサイクルでインパクトイオン化により生成された正孔群１１がチャネル領域７に蓄えられている状態を示す。そして。図（ｂ）に示すように、消去動作時には、ビット線ＢＬの電圧を、負電圧ＶERAにする。ここで、ＶERAは、例えば、－３Ｖである。その結果、チャネル領域７の初期電位の値に関係なく、ソース線ＳＬが接続されているソースとなるＮ+層３ａとチャネル領域７のＰＮ接合が順バイアスとなる。その結果、前のサイクルでインパクトイオン化により生成された、チャネル領域７に蓄えられていた、正孔群１１が、ソース部のＮ+層３ａに吸い込まれ、チャネル領域７の電位ＶFBは、ＶFB＝ＶERA＋Ｖｂとなる。ここで、ＶｂはＰＮ接合のビルトイン電圧であり、約０．７Ｖである。したがって、ＶERA＝－３Ｖの場合、チャネル領域７の電位は、－２．３Ｖになる。この値が、消去状態のチャネル領域７の電位状態となる。このため、フローティングボディのチャネル領域７の電位が負の電圧になると、ダイナミック フラッシュ メモリセル１０のＮチャネルＭＯＳトランジスタのしきい値電圧は、基板バイアス効果によって、高くなる。これにより、図（ｃ）に示すように、このワード線ＷＬが接続された第２のゲート導体層５ｂのしきい値電圧は高くなる。このチャネル領域７の消去状態は論理記憶データ“０”となる。また、“１”書込みにおいて、〔非特許文献１４〕を参照したＧＩＤＬ（Gate Induced Drain Leakage）電流を用いて電子・正孔対を発生させ、生成された正孔群でフローティングボディＦＢ内を満たしてもよい。
　図３に、本発明の第１実施形態に係るダイナミック フラッシュ メモリセルの書込み動作を示す。図（ａ）に示すように、ソース線ＳＬの接続されたＮ+層３ａに例えば０Ｖを入力し、ビット線ＢＬの接続されたＮ+層３ｂに例えば３Ｖを入力し、プレート線ＰＬの接続された第１のゲート導体層５ａに、例えば、２Ｖを入力し、ワード線ＷＬの接続された第２のゲート導体層５ｂに、例えば、５Ｖを入力する。その結果、図３（Ａ）で示したように、プレート線ＰＬの接続された第１のゲート導体層５ａの内周には、反転層１２ａが形成され、第１のゲート導体層５ａを有する第１のＮチャネルＭＯＳトランジスタは線形領域で動作させる。この結果、プレート線ＰＬの接続された第２のゲート導体層５ｂの内周の反転層１２ａには、ピンチオフ点１３が存在する。一方、ワード線ＷＬの接続された第２のゲート導体層１２ｂを有する第２のＮチャネルＭＯＳトランジスタは飽和領域で動作させる。この結果、ワード線ＷＬの接続された第２のゲート導体層５ｂの内周には、ピンチオフ点は存在せずに全面に反転層１２ｂが形成される。このワード線ＷＬの接続された第２のゲート導体層５ｂの直下に全面に形成された反転層１２ｂは、第２のゲート導体層５ｂを有する第２のＮチャネルＭＯＳトランジスタの実質的なドレインとして働く。この結果、直列接続された第１のゲート導体層５ａを有する第１のＮチャネルＭＯＳトランジスタと、第２のゲート導体層５ｂを有する第２のＮチャネルＭＯＳトランジスタとの間のチャネル領域７の境界領域で電界は最大となり、この領域でインパクトイオン化現象が生じる。この領域は、ワード線ＷＬの接続された第２のゲート導体層５ｂを有する第２のＮチャネルＭＯＳトランジスタから見たソース側の領域であるため、この現象をソース側インパクトイオン化現象と呼ぶ。このソース側インパクトイオン化現象により、ソース線ＳＬの接続されたＮ+層３ａからビット線の接続されたＮ+層３ｂに向かって電子が流れる。加速された電子が格子Ｓｉ原子に衝突し、その運動エネルギーによって、電子・正孔対が生成される。生成された電子の一部は、第１のゲート導体層５ａと第２のゲート導体層５ｂに流れるが、大半はビット線ＢＬの接続されたＮ+層３ｂに流れる（図示せず）。
　そして、図３において、図（ｂ）に示すように、生成された正孔群１１は、チャネル領域７の多数キャリアであり、チャネル領域１０２を正バイアスに充電する。ソース線ＳＬの接続されたＮ+層３ａは、０Ｖであるため、チャネル領域７はソース線ＳＬの接続されたＮ+層３ａとチャネル領域７との間のＰＮ接合のビルトイン電圧Ｖｂ（約０．７Ｖ）まで充電される。チャネル領域７が正バイアスに充電されると、第１のＮチャネルＭＯＳトランジスタと第２のＮチャネルＭＯＳトランジスタのしきい値電圧は、基板バイアス効果によって、低くなる。これにより、図（ｃ）で示すように、ワード線ＷＬの接続された第２のチャネル領域７ｂのＮチャネルＭＯＳトランジスタのしきい値電圧は、低くなる。このチャネル領域７の書込み状態を論理記憶データ“１”に割り当てる。
　なお、書込み動作時に、上記の第１のゲート導体層５ａを有する第１のＮチャネルＭＯＳトランジスタと、第２のゲート導体層５ｂを有する第２のＮチャネルＭＯＳトランジスタとの間のチャネル領域７の境界領域に替えて、第１の不純物層と第１のチャネル半導体層との第２の境界領域、または、第２の不純物層と第２のチャネル半導体層との第３の境界領域で、インパクトイオン化現象、またはＧＩＤＬ電流で、電子・正孔対を発生させ、発生した正孔群１１でチャネル領域７を充電しても良い。
　図４Ａ及び図４Ｂは、本発明の第１実施形態に係るダイナミック フラッシュ メモリセルの読出し動作を説明するための図である。図４Ａの（ａ）に示すように、チャネル領域１０２がビルトイン電圧Ｖｂ（約０．７Ｖ）まで充電されると、ＮチャネルＭＯＳトランジスタのしきい値電圧が基板バイアス効果によって、低下する。この状態を論理記憶データ“１”に割り当てる。（ｂ）に示すように、書込みを行う前に選択するメモリブロックは、予め消去状態“０”にある場合は、チャネル領域１０２がフローティング電圧ＶFBはＶERA＋Ｖｂとなっている。書込み動作によってランダムに書込み状態“１”が記憶される。この結果、ワード線ＷＬに対して、論理“０”と“１”の論理記憶データが作成される。（ｃ）に示すように、このワード線ＷＬに対する２つのしきい値電圧の高低差を利用して、センスアンプで読出しが行われる。
　図４Ｂにおいて、（ｄ）は、本発明の第１実施形態に係るダイナミック フラッシュ メモリセルの読出し動作時の、２つの第１のゲート導体層５ａと第２のゲート導体層５ｂのゲート容量の大小関係を説明する構造図である。ワード線ＷＬの接続する第２のゲート導体層５ｂのゲート容量は、プレート線ＰＬの接続する第１のゲート導体層５ａのゲート容量よりも小さく設計することが望ましい。（ｄ）に示すように、プレート線ＰＬの接続する第１のゲート導体層５ａの垂直方向の長さを、ワード線ＷＬの接続する第２のゲート導体層５ｂの垂直方向の長さより長くして、ワード線ＷＬの接続する第２のゲート導体層５ｂのゲート容量は、プレート線ＰＬの接続する第１のゲート導体層５ａのゲート容量よりも小さくする。（ｅ）に（ｄ）のダイナミック フラッシュ メモリの１セルの等価回路を示す。そして、（ｆ）にダイナミック フラッシュ メモリの結合容量関係を示す。ここで、ＣWLは第２のゲート導体層５ｂの容量であり、CPLは第１のゲート導体層５ａの容量であり、ＣBLはドレインとなるＮ+層３ｂと第２のチャネル領域７ｂとの間のＰＮ接合の容量であり、CSLはソースとなるＮ+層３ａと第１のチャネル領域７ａとの間のＰＮ接合の容量である。（ｇ）に示すように、ワード線ＷＬに印加される電圧が変動すると、その動作がチャネル領域７にノイズとして影響を与える。この時のチャネル領域７の電位変動ΔＶFBは、ΔＶFB ＝ CWL/(CPL＋CWL＋CBL＋CSL) × ＶReadWLとなる。ここで、ＶReadWLはワード線ＷＬの読出し時の振幅電位である。（ｇ）に示した式（１）から明らかなようにチャネル領域７の全体の容量CPL＋CWL＋CBL＋CSLに比べて、CWLの寄与率を小さくすれば、ΔＶFBは小さくなることが分かる。CBL＋CSLはＰＮ接合の容量であり、大きくするためには、例えば、Ｓｉ柱２の直径を大きくする。しかしこれはメモリセルの微細化に対しては望ましくない。これに対して、プレート線ＰＬに接続する第１のゲート導体層５ａの垂直方向の長さを、ワード線ＷＬの接続する第１のゲート導体層５ｂの垂直方向の長さより更に長くすることによって、平面視におけるメモリセルの集積度を落すことなしに、ΔＶFBを更に小さくできる。
　図５Ａ～図５Ｈを用いて、本実施形態のダイナミック・フラッシュ・メモリの製造方法を示す。各図において（ａ）は平面図、（ｂ）は（ａ）図のＸ－Ｘ’線に沿った断面図、（ｃ）は（ａ）のＹ－Ｙ’線に沿った断面図を示す。
　図５Ａに示すように、基板１０（特許請求の範囲の「基板」の一例である）上に、下からＮ+層１１（特許請求の範囲の「第１の不純物領域」の一例である）、ＳｉよりなるＰ層１２、Ｎ+層１３を形成する。そして、平面視において円形のマスク材料層１４ａ、１４ｂ、１４ｃ、１４ｄ（特許請求の範囲の「第１のマスク材料層」の一例である）を形成する。なお、基板１０はＳＯＩ（Silicon On Insulator）、単層または複数層よりなるＳｉまたは他の半導体材料より形成してもよい。また、Ｎ層、またはＰ層の単層、又は複数層よりなるウエル層であってもよい。
　次に、５Ｂに示すように、マスク材料層１４ａ～１４ｄをマスクにして、Ｎ+層１３、Ｐ層１２、そしてＮ+層１の上部をエッチングして、Ｎ+層１ａ上にＳｉ柱１２ａ（特許請求の範囲の「第１の半導体柱」の一例である）、１２ｂ（特許請求の範囲の「第２の半導体柱」の一例である）、１２ｃ（特許請求の範囲の「第３の半導体柱」の一例である）、１２ｄ（図示せず、特許請求の範囲の「第４の半導体柱」の一例である）、Ｎ+層１３ａ、１３ｂ、１３ｃ、１３ｄ（図示せず）（それぞれを持って特許請求の範囲の「第２の不純物領域」の一例である）を形成する。
　次に、５Ｃに示すように、全体を覆ってゲート絶縁層ＨｆＯ2層１７（特許請求の範囲の「第１の絶縁層」の一例である）を、例えばＡＬＤ（Atomic Layer Deposition）を用いて形成する。そして、全体にゲート導体層となるＴＩＮ層（図示せず）を覆って形成する。そして、ＣＭＰ（Chemical Mechanical Polishing）により、上面位置がマスク材料層１４ａ～１４ｄの上面になるように研磨する。そして、ＲＩＥ（Reactive Ion Etching）により、ＴｉＮ層を垂直方向における上面位置がＳｉ柱１２ａ～１２ｄの中間位置付近になるようにエッチングして、ＴｉＮ層１８（特許請求の範囲の「第１の導体層」の一例である）を形成する。なお、ＨｆＯ2層１７は、ゲート絶縁層として機能するものであれば、単層、又は複数層よりなる他の絶縁層であってもよい。また、ＴｉＮ層１８はゲート導体層の機能を持つものであれば、単層、または複数層よりなる他の導体層を用いてもよい。また、ＴｉＮ層１８の垂直方向における上面位置はＳｉ柱１２ａ～１２ｄの中間位置より上になるようにエッチングするのが望ましい。
　次に、図５Ｄに示すように、上面位置がＮ+層１３ａ～１３ｄの下端付近にあるＳｉＯ2層２０を形成する。そして、全体に窒化シリコン（ＳｉＮ）層（図示せず）を被覆する。そして、ＣＭＰ法により、上面位置がマスク材料層１４ａ～１４ｄの上面位置になるように研磨する。そして、ＲＩＥ法によりＳｉＮ層をエッチングすることによりＮ+層１３ａ～１３ｄ、マスク材料層１４ａ～１４ｄの側面に、Ｓｉ柱１２ａ、１２ｂ間と、Ｓｉ柱１２ｃ、１２ｄ間で繋がり、Ｓｉ柱１２ａ、１２ｃと、Ｓｉ柱１２ｂ、１２ｄ間で離れたＳｉＮ層２１ａ（特許請求の範囲の「第２のマスク材料層」の一例である）、２１ｂ（特許請求の範囲の「第３のマスク材料層」の一例である）を形成する。ＳｉＮ層２１ａ、２１ｂは、平面視において、Ｘ－Ｘ’線方向がＸ－Ｘ’線方向、及びＹ－Ｙ’線方向に十分に離れている場合は、Ｓｉ柱１２ａ～１２ｄの周りを等幅で囲んで形成される。この等幅の長さは、図（ａ）に示すところのＬ３（特許請求の範囲の「第３の長さ」の一例である）である。図（ａ）に示すように、Ｓｉ柱１２ａ、１２ｂを囲むＨｆＯ2層１７の外周線と、Ｘ－Ｘ’線との交点間の長さＬ１（特許請求の範囲の「第１の長さ」の一例である）がＬ３の２倍より小さくすることにより、ＳｉＮ層２１ａはＳｉ柱１２ａ、１２ｂ間で繋がって形成される。同様に、ＳｉＮ層２１ｂは、Ｓｉ柱１２ｃ、１２ｄ間で繋がって形成される。そして、図（ａ）に示すように、Ｓｉ柱１２ａ、１２ｃを囲むＨｆＯ層１７の外周線と、Ｙ－Ｙ’線との交点間の長さＬ２（特許請求の範囲の「第２の長さ」の一例である）がＬ３の２倍より大きくすることにより、ＳｉＮ層２１ａ、２１ｂはＳｉ柱１２ａ、１２ｃ間、及びＳｉ柱１２ｂ、１２ｄ間で離れて形成される。
　次に、図５Ｅに示すように、ＳｉＮ層２１ａ、２１ｂ、マスク材料層１４ａ～１４ｄをマスクにして、ＳｉＯ2層２０、ＴｉＮ層１８をエッチングして、Ｓｉ柱１２ａ、１２ｂを囲んで、ＳｉＯ2層２０ａ、ＴｉＮ層１８ａ（特許請求の範囲の「第１のゲート導体層」の一例である）と、Ｓｉ柱１２ｃ、１２ｄを囲んで、ＳｉＯ2層２０ｂ、ＴｉＮ層１８ｂ（ＴｉＮ層１８ａと共に特許請求の範囲の「第１のゲート導体層」の一例である）と、を形成する。そして、ＳｉＮ層２１ａ、２１ｂ、ＳｉＯ2層２０ａ、２０ｂを除去する。
　次に、図５Ｆに示すように、ＳｉＯ2層２３（特許請求の範囲の「第２の絶縁層」の一例である）を、上面位置がＴｉＮ層１８ａ、１８ｂの上面なるように形成する。
　次に、図５Ｇに示すように、ＳｉＯ2層２３より上部のＨｆＯ2層１７をエッチングして、ＨｆＯ2層１７ａ（特許請求の範囲の「第１のゲート絶縁層」の一例である）を形成する。そして、全体にＨｆＯ2層１７ｂ（特許請求の範囲の「第２のゲート絶縁層」の一例である）を形成する。そして、全体にＴｉＮ層（図示せず）をＣＶＤ法により被覆する。そして、ＴｉＮ層をＣＭＰ法により上面位置がＮ+層１３ａ～１３ｄの下端付近になるようにＲＩＥ法によりエッチングする。そして、図５ＤでＳｉＮ層２１ａ、２１ｂを形成したのと同じ方法により、Ｎ+層１３ａ、１３ｂ、マスク材料層１４ａ、１４ｂの側面を囲み、且つ繋がったＳｉＮ層２７ａ（特許請求の範囲の「第４のマスク材料層」の一例である）を形成する。同様にＮ+層１３ｃ、１３ｄ、マスク材料層１４ｃ、１４ｄの側面を囲み、且つ繋がったＳｉＮ層２７ｂ（特許請求の範囲の「第５のマスク材料層」の一例である）を形成する。そして、ＳｉＮ層２７ａ、２７ｂをマスクにして、ＴｉＮ層をエッチングして、ＴｉＮ層２６ａ（特許請求の範囲の「第３のゲート導体層」の一例である）、２６ｂ（特許請求の範囲の「第４のゲート導体層」の一例である）を形成する。
　次に、図５Ｈに示すように、ＴｉＮ層２６ａ、２６ｂとＳｉＮ層２７ａ、２７ｂの側面間、及び周辺に、空孔３１ａａ、３１ａｂ、３１ａｃ、３１ｂａ、３１ｂｂ、３１ｂｃ、３１ｃａ、３１ｃｂ、３１ｃｃ（特許請求の範囲の「第１の空孔」の一例である）を含んだＳｉＯ２層２９を形成する。図（ｄ）は、図（ａ）のＸ１－Ｘ１’線に沿った断面図である（図５Ｉにおいても同様）。なお、空孔３１ａａ、３１ａｂ、３１ａｃ、３１ｂａ、３１ｂｂ、３１ｂｃ、３１ｃａ、３１ｃｂ、３１ｃｃの上端位置は、図（ｄ）の点線で示すＴｉＮ層２６ａ、２６ｂの上端位置より低く形成する。
　次に、図５Ｉに示すように、マスク材料層１４ａ～１４ｄをエッチングして、コンタクトホール３０ａ、３０ｂ、３０ｃ、３０ｄを形成する。
　次に、図５Ｊに示すように、コンタクトホール３０ａ、３０ｃを介して、Ｎ+層１３ａ、１３ｃに繋がったビット線ＢＬ１導体層３１ａ（特許請求の範囲の「第１の配線導体層」の一例である）と、コンタクトホール３０ｂ、３０ｄを介して、Ｎ+層１３ｂ、１３ｄに繋がったビット線ＢＬ２導体層３１ｂ（特許請求の範囲の「第２の配線導体層」の一例である）と、を形成する。そして、ビット線ＢＬ１導体層３１ａ、ビット線ＢＬ２導体層３１ｂ間に空孔３４ａ、３４ｂ、３４ｃ（特許請求の範囲の「第２の空孔」の一例である）を含んだＳｉＯ2層３３を形成する。これにより、基板１０上にダイナミック・フラッシュ・メモリが形成される。ＴｉＮ層２６ａ、２６ｂはワード線導体層ＷＬ１，ＷＬ２となり、ＴｉＮ層１８ａ、８ｂはプレート線導体層ＰＬ１，ＰＬ２となり、Ｎ+層１ａはソース線導体層ＳＬとなる。
　なお、図１において、プレート線ＰＬの接続する第１のゲート導体層５ａの垂直方向の長さを、ワード線ＷＬの接続する第１のゲート導体層５ｂの垂直方向の長さより更に長くし、CPL＞CWLとすることが、望ましい。しかし、プレート線ＰＬを付加することだけで、ワード線WLのチャネル領域７に対する、容量結合のカップリング比（CWL/(CPL＋CWL＋CBL＋CSL)）が小さくなる。その結果、フローティングボディのチャネル領域７の電位変動ΔＶFBは、小さくなる。
　図２を用いた消去動作、図３を用いた書き込み動作、図４を用いた読み出し動作におけるソース線ＳＬ、プレート線ＰＬ、ワード線ＷＬ、ビット線ＢＬへの印加電圧例を示した。これらソース線ＳＬ、プレート線ＰＬ、ワード線ＷＬ、ビット線への印加電圧は、各消去、書き込み、読み出しの基本動作が得られるならば、変えてもよい。　また、図１において、垂直方向において、絶縁層６で囲まれた部分のチャネル領域７では、第１のチャネル領域７ａ、第２のチャネル領域７ｂの電位分布が繋がって形成されている。これにより、第１のチャネル領域７ａ、第２のチャネル領域７ｂのチャネル領域７が、垂直方向において、絶縁層６で囲まれた領域で繋がっている。
　また、図５Ｊにおける、Ｎ＋層１１ａは、図５Ａで示したようにＳｉ柱１２ａ～１２ｄを形成する工程の前に形成した。これに対して、例えばＳｉ柱１２ａ～１２ｄを形成した後などの工程で形成してもよい。同様に、図５Ｊにおける、Ｎ＋層１３ａ～１３ｄは、Ｓｉ柱１２ａ～１２ｄを形成する工程の前に形成したＮ＋層１３を用いて形成した。これに対して、Ｎ＋層１３ａ～１３ｄは、例えばＳｉ柱ＴｉＮ層２６ａ、２６ｂを形成した後などの工程で形成してもよい。
　また、図５Ｉでは、空孔３１ａａ、３１ａｂ、３１ａｃ、３１ｂａ、３１ｂｂ、３１ｂｃ、３１ｃａ、３１ｃｂ、３１ｃｃは互いに孤立して形成した。これに対し、Ｓｉ柱１２ａ、１２ｃ間、Ｓｉ柱１２ｂ、１２ｄ間の距離を大きくして、空孔３１ａａ、３１ａｂ、３１ａｃ間を繋げ、３１ｂａ、３１ｂｂ、３１ｂｃ間を繋げ、３１ｃａ、３１ｃｂ、３１ｃｃ間を繋げて形成してもよい。
　また、図５Ｇに示したように、ＴｉＮ層１８ａとＴｉＮ層２６ａ間の絶縁は、ＴｉＮ層１８ａ上を覆ったＳｉＯ2層２３と、ゲート絶縁層のＨｆＯ2層１７ｂによりなされている。これに対し、ＴｉＮ層１８ａとＴｉＮ層２６ａ間絶縁は、ＨｆＯ2層１７ｂだけを行うように形成してもよい。
　本実施形態は、下記の特徴を供する。
（特徴１）
　本実施形態のダイナミック フラッシュ メモリセルでは、ソース、ドレインとなるＮ+層３ａ、３ｂ、チャネル領域７、第１のゲート絶縁層４ａ、第２のゲート絶縁層４ｂ、第１のゲート導体層５ａ、第２のゲート導体層５ｂが、全体として柱状に形成される。また、ソースとなるＮ+層３ａはソース線ＳＬに、ドレインとなるＮ+層３ｂはビット線ＢＬに、第１のゲート導体層５ａはプレート線ＰＬに、第２のゲート導体層５ｂはワード線ＷＬに、それぞれ接続している。プレート線ＰＬが接続された、第１のゲート導体層５ａのゲート容量は、ワード線ＷＬが接続された、第２のゲート導体層５ｂのゲート容量よりも、大きくなるような構造を特徴としている。本ダイナミック フラッシュ メモリセルでは、垂直方向に第１のゲート導体層と、第２のゲート導体層が、積層されている。このため、プレート線ＰＬが接続された、第１のゲート導体層５ａのゲート容量が、ワード線ＷＬが接続された、第２のゲート導体層５ｂのゲート容量よりも、大きくなるような構造にしても、平面視において、メモリセル面積を大きくさせない。これによりダイナミック フラッシュ メモリセルの高性能化と高集積化が同時に実現できる。
（特徴２）
　本発明の第１実施形態に係るダイナミック フラッシュ メモリセルのプレート線ＰＬの接続する第１のゲート導体層５ａの役割に注目すると、以下（１）～（５）の５つある。
　（１）　ダイナミック フラッシュ メモリセルが書込み、読出し動作をする際に、ワード線ＷＬの電圧が上下に振幅する。この際に、プレート線ＰＬは、ワード線ＷＬとチャネル領域７との間の容量結合比を低減させる役目を担う。この結果、ワード線ＷＬの電圧が上下に振幅する際の、チャネル領域７の電圧変化の影響を著しく抑えることができる。これにより、論理“０”と“１”を示すワード線ＷＬのＳＧＴトランジスタのしきい値電圧差を大きくすることが出来る。これは、ダイナミック フラッシュ メモリセルの動作マージンの拡大に繋がる。
　（２）　ダイナミック フラッシュ メモリセルが消去、書込み、読出し動作をする際に、プレート線ＰＬが接続された、第１のゲート導体層５ａと、ワード線ＷＬが接続された第２のゲート電極５ｂと、の両者が、ＳＧＴトランジスタのゲートとして働く。ビット線ＢＬからソース線ＳＬに電流が流れる際に、ＳＧＴトランジスタの短チャネル効果（Short Channel Effect）を抑えることができる。このように、プレート線ＰＬの接続された第１のゲート導体層５ａにより、短チャネル効果が抑止される。これにより、データ保持特性の向上が図られる。
　（３）　ダイナミック フラッシュ メモリセルの書込み動作が開始されると、チャネル領域７へ徐々に正孔群が貯まり、プレート線ＰＬを有する、第１のＭＯＳトランジスタと、ワード線ＷＬを有する、第２のＭＯＳトランジスタのしきい値電圧は低下する。この際に、プレート線ＰＬを有する、第１のＭＯＳトランジスタのしきい値電圧が低下することによって、書込み動作時のインパクトイオン化現象を助長する。これにより、プレート線ＰＬは、書込み時に正帰還を働かせて、書込み動作の高速化が図られる。
　（４）　“１”書込みを行った、ダイナミック フラッシュ メモリセルにおいて、プレート線ＰＬを有する、第１のＭＯＳトランジスタのしきい値電圧が低下している。この結果、プレート線ＰＬに正バイアスを印加すると、常時、プレート線ＰＬに繋がる第１のゲート導体層５ａの内周には、反転層が形成される。この結果、プレート線ＰＬに繋がる第１のゲート導体層５ａの内周に形成された、反転層に溜まる電子層が、導体電波シールド層となる。これにより、“１”書込みを行った、ダイナミック フラッシュ メモリセルは、その周辺からの外乱ノイズから、遮蔽される。
　（５）　ダイナミック フラッシュ メモリセルの書込み動作時に、インパクトイオン化現象で、フォトンが発生する。発生したフォトンは、第１のゲート導体層５ａと第２のゲート導体層５ｂとで反射を繰り返し、Ｓｉ柱２の垂直方向に進んで行く。この際に、プレート線ＰＬは、書込み時に発生したフォトンが、水平方向にある隣接メモリセルのデータを破壊しないように、フォトンに対して、光遮蔽効果がある。
（特徴３）
　図５Ｄ、図５Ｅに示したように、Ｓｉ柱１２ａ、１２ｂを囲むＨｆＯ2層１７の外周線と、Ｘ－Ｘ’線との交点間の長さＬ２が、Ｙ－Ｙ’線でのＳｉＮ層２１ａ、２１ｂの幅Ｌ３の２倍より小さくし、且つＳｉ柱１２ａ、１２ｃを囲むＨｆＯ2層１７の外周線と、Ｙ－Ｙ’線との交点間の長さＬ１がＬ３の２倍より大きくすることにより、ＳｉＮ層２１ａをＳｉ柱１２ａ、１２ｂ間で繋がり、且つＳｉ柱１２ｂ、１２ｃ間で離れて形成することができた。同様に、ＳｉＮ層２１ｂをＳｉ柱１２ｃ、１２ｄ間で繋がり、且つＳｉ柱１２ａ、１２ｃ間で離れて形成することができた。ＳｉＮ層２１ａ、２１ｂは、Ｓｉ柱１２ａ～１２ｄに対して自己整合で形成される。従って、ＳｉＮ層２１ａ、２１ｂをエッチングマスクにして形成されるプレート線ＰＬであり、且つゲート導体層であるＴｉＮ層１８ａ、１８ｂはＳｉ柱１２ａ～１２ｄに対して、自己整合で形成される。この自己整合により、ＴｉＮ層１８ａ、１８ｂが形成されることにより、ダイナミック フラッシュ メモリの高集積化が図れる。そして、ＴｉＮ層１８ａ、１８ｂの形成には、リソグラフィ工程におけるマスクパターンがないので、使用するマスクの低コスト化が図れる。
（特徴４）
　図５Ｇに示したように、ワード線ＷＬであり、且つゲート導体層であるＴｉＮ層２６ａが、ＴｉＮ層２６ｂと離れて、Ｓｉ柱１２ａ、１２ｂに対して自己整合により、Ｓｉ柱１２ａ、１２ｂ間で繋がり形成される。同じくＴｉＮ層２６ｂが、ＴｉＮ層２６ａと離れて、Ｓｉ柱１２ｃ、１２ｄに対して自己整合により、Ｓｉ柱１２ｃ、１２ｄ間で繋がり形成される。これにより、ダイナミック フラッシュ メモリの高集積化が図れる。そして、ＴｉＮ層２６ａ、２６ｂの形成は、ＴｉＮ層１８ａ、１８ｂの形成と同じく、リソグラフィ工程におけるマスクパターンがないので、使用するマスクの低コスト化が図れる。そして、平面視において、ワード線ＷＬであり、且つゲート導体層であるＴｉＮ層２６ａ、２６ｂは、プレート線ＰＬであり、且つゲート導体層であるＴｉＮ層１８ａ、１８ｂと、重なって形成される。これにより、ダイナミック フラッシュ メモリの高集積化が図れる。
　図６Ａ～図６Cを用いて、第２実施形態のダイナミック フラッシュ メモリの製造方法を示す。（ａ）図は平面図、（ｂ）図は（ａ）図のＸ－Ｘ’線に沿った断面図、（ｃ）図は（ａ）図のＹ－Ｙ’線に沿った断面図を示す。
　図５Ａ～図５Ｃに示した工程を行う。そして、図６Ａに示すように、垂直方向において、ＴｉＮ層１７ａ、１７ｂの上面より上のＨｆＯ2層１７を除去して、ＨｆＯ2層１７ａを形成する。そして、全体にＨｆＯ2層３３を形成する。そして、全体にＴｉＮ層（図示せず）を被覆する。そして、ＣＭＰ法により、上面がマスク材料層１４ａ～１４ｄの上面になるように研摩する。そして、ＲＩＥ法により、上面位置がＮ+層１３ａ～１３ｄの下端付近までエッチングしてＴｉＮ層３３を形成する。
　次に、図６Ｂに示すように、全体に窒化シリコン（ＳｉＮ）層（図示せず）を被覆する。そして、ＣＭＰ法により、上面位置がマスク材料層１４ａ～１４ｄの上面位置になるように研磨する。そして、ＲＩＥ法によりＳｉＮ層をエッチングすることによりＮ+層１３ａ～１３ｄ、マスク材料層１４ａ～１４ｄの側面に、Ｓｉ柱１２ａ、１２ｂ間と、Ｓｉ柱１２ｃ、１２ｄ間で繋がり、Ｓｉ柱１２ａ、１２ｃと、Ｓｉ柱１２ｂ、１２ｄと、間で離れたＳｉＮ層３６ａ、３６ｂを形成する。
　次に、図６Ｃに示すように、ＳｉＮ層３６ａ、３６ｂ、マスク材料層１４ａ～１４ｄをマスクにして、ＴｉＮ層３４、ＨｆＯ2層３３，ＴｉＮ層１８をエッチングしてＴｉＮ層１８ｃ、１８ｄ、２４ａ、３４ｂ、ＨｆＯ2層３３ａ、３３ｂを形成する。この後、図５Ｈ、図５Ｉと同じ工程を行う。これにより、第１実施形態と同じく、基板１０上にダイナミック フラッシュ メモリが形成される。
　本実施形態は、下記の特徴を供する。
　図５に示したダイナミック フラッシュ メモリの製造方法においては、プレート線ＰＬとゲート導体層であるＴｉＮ層１８ａ、１８ｂと、ワード線ＷＬとゲート導体層であるＴｉＮ層２６ａ、２６ｂとが、別々に形成されていた。これに対し、本実施形態では、図６Ｃに示すように、ＳｉＮ層３６ａ、３６ｂ、マスク材料層１４ａ～１４ｄをマスクにして、ＴｉＮ層３４、ＨｆＯ2層３３、ＴｉＮ層１８を一括でエッチングして、プレート線ＰＬとゲート導体層であるＴｉＮ層１８ｃ、１８ｄと、ワード線ＷＬとゲート導体層であるＴｉＮ層３４ａ、３４ｂを形成した。これにより、ダイナミック フラッシュ メモリの製造が容易になる。
（その他の実施形態）
　なお、本発明では、Ｓｉ柱２、１２ａ～１２ｄを形成したが、これ以外の半導体材料よりなる半導体柱であってもよい。このことは、本発明に係るその他の実施形態においても同様である。
　また、第１実施形態における、Ｎ+層３ａ、３ｂ、１１、１３は、ドナー不純物を含んだＳｉ、または他の半導体材料層より形成されてもよい。また、Ｎ+層３ａ、３ｂ、１１、１３は異なる半導体材料層より形成されてもよい。また、それらの形成方法はエピタキシャル結晶成長法、または、他の方法でＮ+層を形成してもよい。このことは、本発明に係るその他の実施形態においても同様である。
　また、図５（A）に示した、マスク材料層１４ａ～１４ｄは、例えば、ＳｉＯ2層、酸化アルミニウム（Ａｌ2Ｏ3。ＡｌＯとも称する）層、ＳｉN層などの、本発明の目的に合う材料であれば、単層または複数層よりなる有機材料または無機材料を含む他の材料層を用いてもよい。このことは、本発明に係るその他の実施形態においても同様である。
　また、図５Ａに示した、マスク材料層１４ａ～１４ｄの厚さ、及び形状は、ＣＭＰによる研磨、及びＲＩＥエッチング、洗浄により変化する。この変化は、本発明の目的に合うもの内であれば、問題ない。このことは、本発明に係るその他の実施形態においても同様である。
　また、第１実施形態では、プレート線ＰＬと、このプレート線ＰＬに繋がるゲート導体層５ａとしてＴｉＮ層１８ａ、１８ｂを用いた。これに対して、ＴｉＮ層１８ａ、１８ｂに替えて、単層または複数の導体材料層を組み合わせて用いてもよい。同じく、ワード線ＷＬと、このワード線ＷＬに繋がるゲート導体層５ａとしてＴｉＮ層１８ａ、１８ｂを用いた。これに対して、ＴｉＮ層１８ａ、１８ｂに替えて、単層または複数の導体材料層を組み合わせて用いてもよい。このことは、本発明に係るその他の実施形態においても同様である。
　また、図５Ｄに示すＳｉＮ層２１ａ、２１ｂ、ＳｉＯ2層２０ａ、２０ｂ、図５Ｇに示すＳｉＮ層２７ａ、２７ｂは、ＴｉＮ層１８ａ、１８ｂ、２６ａ、２６ｂを形成するためのエッチングマスク層である。ＳｉＮ層２１ａ、２１ｂ、２７ａ、２７ｂ、ＳｉＯ2層２０ａ、２０ｂは、本実施形態におけるエッチングマスクの機能を得るものであれば、単層、または複数層の他の材料層を用いてもよい。このことは、本発明に係るその他の実施形態においても同様である。
　また、第２実施形態で、ゲート絶縁層として、Ｓｉ柱１２ａ～１２ｄを囲んで、ゲート絶縁層となるＨｆＯ2層１７ａ、２６ａを形成しているが、それぞれを単層または複数層よりなる他の材料層を用いてもよい。このことは、本発明に係るその他の実施形態においても同様である。
　また、第１実施形態では、Ｓｉ柱１２ａ～１２ｄの平面視における形状は、円形状であった。そして、Ｓｉ柱１２ａ～１２ｄの平面視における形状は、円形、楕円、一方方向に長く伸びた形状などであってもよい。そして、ダイナミック フラッシュ メモリセル領域から離れて形成されるロジック回路領域においても、ロジック回路設計に応じて、ロジック回路領域に、平面視形状の異なるＳｉ柱を混在して形成することができる。これらのこのことは、本発明に係るその他の実施形態においても同様である。
　また、第１実施形態では、Ｓｉ柱１２ａ～１２ｄ上下に、同じ極性の導電性を有するＮ+層１１ａ、１３ａ～１３ｄを用いて、ソース、ドレインを構成するダイナミック フラッシュ メモリセルについて説明したが、極性が異なるソース、ドレインを有するトンネル型デバイスに対しても、本発明が適用できる。このことは、本発明に係るその他の実施形態においても同様である。
　また、第１実施形態および第５実施形態では、消去動作時にソース線ＳＬを負バイアスにして、フローティングボディＦＢであるチャネル領域７内の正孔群を引き抜いていたが、ソース線ＳＬに代わり、ビット線ＢＬを負バイアスにして、あるいは、ソース線ＳＬとビット線ＢＬを負バイアスにして、消去動作を行ってもよい。このことは、本発明に係るその他の実施形態においても同様である。
　また、図２、図３、図４を用いて説明した動作において、プレート線ＰＬの電圧ＶErasePLは、各動作モードに関わらず、例えば、２Ｖの固定電圧を印加しても良い。また、プレート線ＰＬの電圧ＶErasePLは、消去時のみ、例えば、０Ｖを印加しても良い。
　また、本発明は、本発明の広義の精神と範囲を逸脱することなく、様々な実施形態及び変形が可能とされるものである。また、上述した各実施形態は、本発明の一実施例を説明するためのものであり、本発明の範囲を限定するものではない。上記実施例及び変形例は任意に組み合わせることができる。さらに、必要に応じて上記実施形態の構成要件の一部を除いても本発明の技術思想の範囲内となる。
　本発明に係る、ＳＧＴを用いたメモリ装置の製造方法によれば、高密度で、かつ高性能のＳＧＴを用いたメモリ装置であるダイナミック フラッシュ メモリが得られる。
　１、１０　基板
　２、１２ａ、１２ｂ、１２ｃ、１２ｄ　Ｓｉ柱
　３ａ、３ｂ、１１、１１ａ、１３、１３ａ、１３ｂ、１３ｃ、１３ｄ　Ｎ+層
　４ａ　第１のゲート絶縁層
　４ｂ　第２のゲート絶縁層
　５ａ　第１のゲート導体層
　５ｂ　第２のゲート導体層
　６　　絶縁層
７　チャネル領域
７ａ　第１のチャネル領域
７ｂ　第２のチャネル領域
ＳＬ　ソース線
ＰＬ　プレート線
ＷＬ　ワード線
１２　Ｐ層
１４ａ、１４ｂ、１４ｃ、１４ｄ　マスク材料層
１７、１７ａ、１７ｂ、３３　ＨｆＯ2層
１８、１８ａ、１８ｂ、２６ａ、２６ｂ、３４、３４ａ、３４ｂ　ＴｉＮ層
２０、２０ａ、２０ｂ、２３　　ＳｉＯ2層
２１ａ、２１ｂ、２７ａ、２７ｂ、３６ａ、３６ｂ　ＳｉＮ層
３０ａ、３０ｂ、３０ｃ、３０ｄ　　コンタクトホール
３２ａ、３２ｂ　ビット線導体層
３１ａａ、３１ａｂ、３１ａｃ、３１ｂａ、３１ｂｂ、３１ｂｃ、３１ｃａ、３１ｃｂ、３１ｃｃ、３４ａ、３４ｂ、３４ｃ　空孔

Claims (10)

  1. 　第１のゲート導体層と、第２のゲート導体層と、第３のゲート導体層と、第４のゲート導体層と、第１の不純物領域と、第２の不純物領域と、に印加する電圧を制御して、第１の半導体柱、第２の半導体柱、第３の半導体柱、第４の半導体柱のいずれか、または全ての内部に、インパクトイオン化現象により、またはゲート誘起ドレインリーク電流により形成した正孔群を保持するデータ保持動作と、前記第１のゲート導体層と、前記第２のゲート導体層と、前記第３のゲート導体層と、前記第４のゲート導体層と、前記第１の不純物領域と、前記第２の不純物領域と、に印加する電圧を制御して、前記第１乃至４の半導体柱のいずれか、または全ての内部から前記正孔群を除去するデータ消去動作とを行う柱状半導体素子を用いたメモリ装置の製造方法であって、
    　前記基板上に垂直方向に立ち、且つ平面視において第１の線上に隣接して配置した前記第１の半導体柱と前記第２の半導体柱と、前記第１の線に並行した第２の線上に隣接して配置した前記第３の半導体柱と前記第４の半導体柱と、を形成する工程と、
    　前記第１の半導体柱乃至第４の半導体柱を囲んだ第１の絶縁層を形成する工程と、
    　前記第１の絶縁層を囲み、且つ垂直方向において、上面位置が前記第１の半導体柱乃至第４の半導体柱の下方にあり、且つ前記第１の線上で前記第１の半導体柱と前記第２の半導体柱との間で繋がった前記第１のゲート導体層と、前記第２の線上の前記第３の半導体柱と前記第４の半導体柱との間で繋がった前記第２のゲート導体層と、を形成する工程と、
    　垂直方向における前記第１のゲート導体層と、前記第２のゲート導体層より上部の前記第１の絶縁層をエッチングして、前記第１の半導体柱乃至第４の半導体柱の下部に第１のゲート絶縁層を形成する工程と、
    　垂直方向において、前記第１のゲート絶縁層に接し、且つ第１の半導体柱乃至第４の半導体柱の側面を囲んで第２のゲート絶縁層を形成する工程と、
    　前記第２のゲート絶縁層を囲み、且つ垂直方向において、上面位置が前記第１の半導体柱乃至第４の半導体柱の頂部下方にあって、前記第１の線上で前記第１の半導体柱と前記第２の半導体柱との間で繋がり、且つ前記第１のゲート導体層と垂直方向に離れた前記第３のゲート導体層と、前記第２の線上の前記第３の半導体柱と前記第４の半導体柱との間で繋がり、前記第２のゲート導体層と垂直方向に離れた前記第４のゲート導体層と、を形成する工程と、
    　前記第１乃至第４の半導体柱を形成する前に、または後に前記第２の半導体柱と、前記第３の半導体柱と、前記第４の半導体柱との底部に繋がった前記第１の不純物領域を形成する工程と、
    　前記第１乃至第４の半導体柱を形成する前に、または形成した後に、前記第１乃至第４の半導体柱の頂部のそれぞれに前記第２の不純物領域を形成する工程と、
    　前記第１の半導体柱と、前記第３の半導体柱と、の頂部の前記第２の不純物領域に繋がった第１の配線導体層と、前記前記第２の半導体柱と、前記第４の半導体柱と、の頂部の前記第２の不純物領域に繋がった第２の配線導体層とを形成する工程と、を有する、
    　ことを特徴とする柱状半導体素子を用いたメモリ装置の製造方法。
  2. 　平面視において、前記第１の半導体柱と、前記第２の半導体柱と、を囲む前記第１のゲート絶縁層の２つの外周線と、前記第１の線と、の交点の内で向かい合った２点間の第１の長さが、前記第１の半導体柱と、前記第３の半導体柱と、を囲む前記第２のゲート絶縁層の２つの外周線と、前記第１の線と直交する第２の線との交点の内の向かい合った２点間の第２の長さより小さく、
    　前記第２の長さが、前記第２の線上にあって前記第１の半導体柱を囲む前記第１のゲート導体層の厚さの第３の長さの２倍より大きく、
    　前記第１の長さが前記第３の長さの２倍より小さい、
    　ことを特徴とする請求項１に記載の柱状半導体素子を用いたメモリ装置の製造方法。
  3. 　前記第１のゲート絶縁層を形成した後、前記第１のゲート絶縁層の外周部に、その上面位置が、垂直方向にあって、前記第１のゲート導体層と、前記第２のゲート導体層の上端になる第１の導体層を形成する工程と、
    　前記第１乃至第４の半導体柱と頂部上にある第１のマスク材料層と、前記第１乃至第４の半導体柱と側面を囲み、前記第１の半導体柱と、前記第２の半導体柱と、の間で繋がった第２のマスク材料層と、前記第３の半導体柱と、前記第４の半導体柱と、の間で繋がり、且つ前記第２のマスク材料層と離れた第３のマスク材料層と、を形成する工程と、
    　前記第１のマスク材料層と、前記第２のマスク材料層と、前記第３のマスク材料層と、をマスクにして前記第１の導体層をエッチングして、前記第１のゲート導体層と、前記第２のゲート導体層とを形成する工程と、
    　を有することを特徴とする請求項２に記載の柱状半導体素子を用いたメモリ装置の製造方法。
  4. 　前記第２のゲート絶縁層を形成した後、前記第２のゲート絶縁層の外周部に、その上面位置が、垂直方向にあって、前記第２の不純物領域の下端付近にある第２の導体層を形成する工程と、
    　前記第２の導体層上にあり、前記第１乃至第４の半導体柱の頂部上にある前記第１のマスク材料層と、前記前記第１乃至第４の半導体柱の側面を囲み、前記第１の半導体柱と、前記第２の半導体柱と、の間で繋がった第４のマスク材料層と、前記第３の半導体柱と、前記第４の半導体柱と、の間で繋がった第５のマスク材料層と、を互いに離して形成する工程と、
    　前記第１のマスク材料層と、前記第４のマスク材料層と、前記第５のマスク材料層と、をマスクにして前記第２の導体層をエッチングして、前記第３のゲート導体層と、前記第４のゲート導体層とを形成する工程と、
    　を有することを特徴とする請求項２に記載の柱状半導体素子を用いたメモリ装置の製造方法。
  5. 　前記第１のゲート絶縁層を形成した後、前記第１のゲート絶縁層の外周部に、その上面位置が、垂直方向にあって、前記第１のゲート導体層と、前記第２のゲート導体層の上端にある第３の導体層を形成する工程と、
    　前記第３の導体層の上に、第２の絶縁層を形成する工程と、
    　前記第２の絶縁層上に、垂直方向において、その上面が前記第２の不純物領域の下端に近接する第４の導体層を形成する工程と、
    　前記第４の導体層上にあり、前記第１乃至第４の半導体柱の頂部上にある第４のマスク材料層と、前記第１乃至第４の半導体柱の側面を囲み、前記第１の半導体柱と、前記第２の半導体柱と、の間で繋がった第６のマスク材料層と、前記第３の半導体柱と、前記第４の半導体柱と、の間で繋がった第７のマスク材料層と、を互いに離して形成する工程と、
    　前記第１のマスク材料層と、前記第６のマスク材料層と、前記第７のマスク材料層と、をマスクにして前記第３の導体層、前記第２の絶縁層、前記第４の導体層をエッチングして、前記第１のゲート導体層と、前記第２のゲート導体層と、前記第３のゲート導体層と、前記第４のゲート導体層と、を形成する工程と、
    　を有することを特徴とする請求項２に記載の柱状半導体素子を用いたメモリ装置の製造方法。
  6. 　前記第１の不純物領域に繋がる配線は、ソース線であり、前記第２の不純物領域に繋がる配線はビット線であり、前記第１のゲート導体層と前記第２のゲート導体層に繋がる配線と、前記第３のゲート導体層と前記第４のゲート導体層に繋がる配線の一方がワード線であれば、他方が第１の駆動制御線であるように形成し、
    　前記ソース線と、前記ビット線と、前記第１の駆動制御線と、前記ワード線とに印加する電圧により、選択的に前記メモリ消去動作および前記メモリ書き込み動作を行う、
    　ことを特徴とする請求項１に記載の柱状半導体素子を用いたメモリ装置の製造方法。
  7. 　前記第１のゲート導体層と、前記第１乃至第４の半導体柱との間、の第１のゲート容量が、前記第２のゲート導体層と、前記第１乃至第４の半導体柱と、の間の第２のゲート容量よりも大きくなるように形成する、
    　ことを特徴とする請求項１に記載の柱状半導体素子を用いたメモリ装置の製造方法。
  8. 　平面視において、前記第３のゲート導体層と、前記第４のゲート導体層の間に、第１の空孔を形成する、
    　ことを特徴とする請求項１に記載の柱状半導体素子を用いたメモリ装置の製造方法。
  9. 　前記第１の配線導体層と、前記第２の配線導体層の間に、第２の空孔を形成する、
    　ことを特徴とする請求項１に記載の柱状半導体素子を用いたメモリ装置の製造方法。
  10. 　前記第２の絶縁層が、前記第１乃至第４の半導体柱に繋がった前記第２のゲート絶縁層で形成される、
    　ことを特徴とする請求項５に記載の柱状半導体素子を用いたメモリ装置の製造方法。
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