WO2020261556A1 - 電力変換装置および電力変換装置の駆動方法 - Google Patents

電力変換装置および電力変換装置の駆動方法 Download PDF

Info

Publication number
WO2020261556A1
WO2020261556A1 PCT/JP2019/025907 JP2019025907W WO2020261556A1 WO 2020261556 A1 WO2020261556 A1 WO 2020261556A1 JP 2019025907 W JP2019025907 W JP 2019025907W WO 2020261556 A1 WO2020261556 A1 WO 2020261556A1
Authority
WO
WIPO (PCT)
Prior art keywords
switching
voltage
phase
switching pattern
electrode side
Prior art date
Application number
PCT/JP2019/025907
Other languages
English (en)
French (fr)
Inventor
恵子 多田
寛充 鈴木
Original Assignee
三菱電機株式会社
東芝三菱電機産業システム株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 三菱電機株式会社, 東芝三菱電機産業システム株式会社 filed Critical 三菱電機株式会社
Priority to US17/621,025 priority Critical patent/US11923759B2/en
Priority to PCT/JP2019/025907 priority patent/WO2020261556A1/ja
Priority to JP2021527293A priority patent/JP7109670B2/ja
Priority to DE112019007496.2T priority patent/DE112019007496T5/de
Priority to CN201980097721.XA priority patent/CN114073000B/zh
Publication of WO2020261556A1 publication Critical patent/WO2020261556A1/ja

Links

Images

Classifications

    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M7/00—Conversion of ac power input into dc power output; Conversion of dc power input into ac power output
    • H02M7/42—Conversion of dc power input into ac power output without possibility of reversal
    • H02M7/44—Conversion of dc power input into ac power output without possibility of reversal by static converters
    • H02M7/48—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode
    • H02M7/483—Converters with outputs that each can have more than two voltages levels
    • H02M7/487—Neutral point clamped inverters
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M1/00—Details of apparatus for conversion
    • H02M1/12—Arrangements for reducing harmonics from ac input or output
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M1/00—Details of apparatus for conversion
    • H02M1/08—Circuits specially adapted for the generation of control voltages for semiconductor devices incorporated in static converters
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M7/00—Conversion of ac power input into dc power output; Conversion of dc power input into ac power output
    • H02M7/42—Conversion of dc power input into ac power output without possibility of reversal
    • H02M7/44—Conversion of dc power input into ac power output without possibility of reversal by static converters
    • H02M7/48—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode
    • H02M7/53—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal
    • H02M7/537—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only, e.g. single switched pulse inverters
    • H02M7/539—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only, e.g. single switched pulse inverters with automatic control of output wave form or frequency
    • H02M7/5395—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only, e.g. single switched pulse inverters with automatic control of output wave form or frequency by pulse-width modulation
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02P—CONTROL OR REGULATION OF ELECTRIC MOTORS, ELECTRIC GENERATORS OR DYNAMO-ELECTRIC CONVERTERS; CONTROLLING TRANSFORMERS, REACTORS OR CHOKE COILS
    • H02P27/00—Arrangements or methods for the control of AC motors characterised by the kind of supply voltage
    • H02P27/04—Arrangements or methods for the control of AC motors characterised by the kind of supply voltage using variable-frequency supply voltage, e.g. inverter or converter supply voltage
    • H02P27/06—Arrangements or methods for the control of AC motors characterised by the kind of supply voltage using variable-frequency supply voltage, e.g. inverter or converter supply voltage using dc to ac converters or inverters
    • H02P27/08—Arrangements or methods for the control of AC motors characterised by the kind of supply voltage using variable-frequency supply voltage, e.g. inverter or converter supply voltage using dc to ac converters or inverters with pulse width modulation

Definitions

  • This application relates to a power converter that converts direct current to alternating current.
  • Triangle wave comparison PWM is generally used as a PWM (pulse width modulation) control method in a power converter that converts direct current to alternating current.
  • PWM pulse width modulation
  • switching elements such as GTO and IEGT used in large-capacity inverters have a slow switching speed, so that the frequency of the PWM carrier cannot be increased. As a result, there is a problem that low-order harmonics remain in the output voltage.
  • Patent Document 1 discloses a switching method for low-order harmonic elimination PWM in a so-called multi-level inverter.
  • Patent Document 1 in a 5-level inverter having a 2-stage (2-leg) series configuration with 3-level switching as 1 stage, it is possible to prevent the generation of a switching voltage that is doubled by the line voltage and at the timing of reducing harmonics.
  • a method for designing a low-order harmonic elimination PWM that performs switching is disclosed.
  • Patent Document 2 as a document that discloses a PWM switching method that minimizes low-order harmonics in a very small number of switching times such as one pulse in a multi-level inverter.
  • Patent Document 2 in a 5-level inverter having a 2-stage (2-leg) series configuration with 3-level switching as 1 stage, the number of harmonic order types to be reduced by the number of pulses is not directly limited, and therefore relatively.
  • a method for designing a low-order harmonic reduction PWM that performs switching at a timing that minimizes harmonic components of a wide range of orders included in an output voltage even with a small number of pulses is disclosed.
  • the modulation factor corresponding to the ratio of the output voltage to the input voltage is determined, and at the same time, the harmonic component contained in the output voltage is also determined. ..
  • a switching pattern capable of reducing a harmonic component of a desired order can be selected from the plurality of switching patterns.
  • the switching pattern does not directly limit the number of harmonic order types to be reduced by the number of pulses, so that even a relatively small number of pulses minimizes the harmonic content of a wide range of orders in the output voltage. Can be designed to.
  • the switching phase of the switching pattern that reduces low-order harmonics is determined by the modulation factor. Therefore, in the case of load operation in which the frequency or voltage fluctuates, the switching time on the positive electrode side or the negative electrode side is biased to either side depending on the switching pattern and force factor, and the positive electrode side capacitor provided on the DC input side, An imbalance occurs in the charge / discharge amount of the negative electrode side capacitor, the voltage difference between the positive electrode side capacitor and the negative electrode side capacitor greatly expands, the potential at the neutral point fluctuates, and as a result, the current fluctuation (torque ripple) becomes large during load operation. There is a problem.
  • This application has been made to solve the above-mentioned conventional problems, and expands the difference between the voltage on the positive electrode side and the voltage on the negative electrode side of the DC input while suppressing harmonics during load operation.
  • the purpose is to obtain a power conversion device that can be suppressed.
  • the power conversion device disclosed in the present application includes a switching element, an inverter that inputs a DC voltage of a DC voltage source, converts it into a variable voltage and a variable frequency AC voltage, and outputs the load, and an output voltage command value and an output frequency command.
  • the inverter has at least the positive electrode potential of the DC voltage source, the negative electrode potential, and the neutral point potential which is the connection point between the positive electrode side capacitor and the negative negative voltage side capacitor as output potentials.
  • the control unit calculates the modulation factor of the inverter based on the DC voltage of the DC voltage source and the output voltage command value, and the number of pulses per fundamental wave half cycle in PWM control based on the output frequency command value.
  • the pulse number determination unit to determine and the switching pattern that specifies the switching phase, which is the timing to drive the switching element on and off, secure the modulation factor based on the modulation factor and the number of pulses, and each harmonic of the output voltage of the inverter.
  • a switching pattern determination unit that obtains the conditions of erasing components, securing a predetermined value of the phase difference between adjacent switching phases, and balancing the voltage of the positive capacitor and the voltage of the negative capacitor, and switching. It is provided with a gate signal generation unit that generates a gate signal that drives the switching element on and off based on the switching pattern obtained by the pattern determination unit.
  • FIG. It is a block diagram which shows the whole structure of the power conversion apparatus by Embodiment 1.
  • FIG. It is a circuit diagram which shows an example of the inverter of the power conversion apparatus according to Embodiment 1. It is a figure explaining the operation of the pulse number determination part of the power conversion apparatus according to Embodiment 1.
  • FIG. It is a block diagram which shows the hardware structure of the power conversion apparatus by Embodiment 1.
  • FIG. It is a figure which shows an example of the output voltage waveform of each part of the inverter of the power conversion apparatus according to Embodiment 1.
  • 6A and 6B are diagrams showing an example of a switching pattern of each switching leg according to Comparative Example 1.
  • FIGS. 7A and 7B are diagrams showing an example of the output voltage waveform of each switching leg of each phase according to Comparative Example 1.
  • 8A and 8B are diagrams showing an example of the output voltage waveform of each switching leg of each phase according to Comparative Example 2.
  • 9A and 9B are diagrams showing an example of a switching pattern of each switching leg according to Comparative Example 2. It is a schematic diagram for demonstrating the neutral point current of the power conversion apparatus according to Embodiment 1. It is a figure explaining the relationship between the output potential of each switching leg and the neutral point current in the power conversion apparatus according to Embodiment 1 by a table. It is another figure explaining the relationship between the output potential of each switching leg and the neutral point current in the power conversion apparatus according to Embodiment 1 by a table.
  • FIG. It is a time chart which shows an example of the operation of the power conversion apparatus by Embodiment 1.
  • FIG. It is a block diagram which shows the internal structure of the switching pattern determination part of the power conversion apparatus according to Embodiment 2.
  • 15A and 15B are diagrams showing an example of a switching pattern of each switching leg according to the second embodiment.
  • 16A and 16B are diagrams showing an example of the output voltage waveform of each switching leg at a modulation factor of 0.72 according to the second embodiment.
  • FIG. 1 shows an example of the operation of the power conversion apparatus according to Embodiment 2 together with the operation example of the power conversion apparatus of Comparative Example 2.
  • FIG. 2 It is another figure which shows an example of the operation of the power conversion apparatus according to Embodiment 2 together with the operation example of the power conversion apparatus of Comparative Example 2.
  • FIG. It is a figure which shows an example of the operation of the power conversion apparatus by the comparative example 2.
  • FIG. It is a figure which shows an example of the operation of the power conversion apparatus according to Embodiment 2.
  • FIG. 1 is a block diagram showing the overall configuration of the power conversion device according to the first embodiment.
  • FIG. 2 is a circuit diagram showing an example of the inverter shown in FIG.
  • the power conversion device 2 includes an inverter 4 and a control unit 10 that controls the inverter 4, and converts the DC voltages of the U, V, and W phase DC voltage sources 1u, 1v, and 1w into variable voltage and variable frequency AC voltage. And output to the motor 3 which is a load.
  • diodes are connected in antiparallel to two series positive side capacitors 5a and negative side capacitors 5b that divide the DC voltage of the DC voltage source 1u.
  • a 5-level inverter in which two switching legs 8a forming a neutral point clamp type 3-level inverter including a plurality of switching elements 6 composed of an IGBT and the like and a clamping diode 7 and a switching leg 8b are connected in series is configured. doing.
  • the V phase and the W phase have the same configuration.
  • the switching pattern and the like will be described below assuming that the two switching legs 8a and the switching legs 8b forming the three-level inverter are connected in series for each phase to form a five-level inverter.
  • the inverter to which the technique disclosed in the present application can be applied is not limited to the 5-level inverter, and may be a neutral point clamp type 3-level inverter or a 2-level inverter having a multi-stage configuration, and is not necessarily a 2-leg inverter. It is not limited to the one composed of the above series.
  • a series of a positive electrode side capacitor and a negative negative side capacitor having a connection point as a neutral point is provided on the DC input side, and the output potential is at least DC. It can be applied to an inverter having a positive voltage potential, a negative voltage potential, and a neutral point potential.
  • the inverter 4 converts each DC voltage of the DC voltage sources 1u, 1v, and 1w into an AC voltage of an arbitrary magnitude and frequency by on / off driving of the switching element 6 by PWM (pulse width modulation) control and outputs the DC voltage. .. Further, the inverter 4 uses a current sensor as a load current detection unit 19 for detecting the current of the motor 3 which is a load current at a connection portion with the motor 3, and the voltages of the DC voltage sources 1u, 1v, and 1w of the inverter 4.
  • the neutral point voltage sensors 20u, 20v, and 20w are provided, which detect the voltages of the positive side capacitor 5a and the negative side capacitor 5b provided in each phase to be divided, and detect the difference between the two voltages as the neutral point voltage.
  • the control unit 10 includes a modulation factor calculator 11, a pulse number determination unit 13, a switching pattern determination unit 12, a pulse number switching unit 14, and a gate signal generation unit 16.
  • the modulation factor calculator 11 calculates the modulation factor m according to the equation (1) based on the DC voltage Vdc of the DC voltage sources 1u, 1v, and 1w and the output voltage command value (phase voltage amplitude) Vp of the inverter 4.
  • the pulse number determination unit 13 determines the type of PWM to be output and the number of pulses Pnum per fundamental wave half cycle in PWM control based on the output frequency command value Fc of the inverter 4.
  • the inverter 4 having an element having a slow switching speed such as a large-capacity inverter
  • the number of times that switching can be performed within a unit time is limited. Therefore, as the output frequency increases, the number of switchings within one cycle of the electric angle decreases.
  • the low-order harmonics increase and the torque fluctuation also increases. Therefore, in the motor drive in which the frequency is variable, it is necessary to perform switching with few harmonics regardless of the number of switchings limited to the output frequency of the inverter 4.
  • FIG. 3 is an explanatory diagram showing the type of PWM in the pulse number determination unit 13 in the first embodiment and the conditions for determining the number of pulses (switching number) within the fundamental wave half cycle of the output frequency.
  • the pulse number determination unit 13 divides the output frequency into seven regions using six thresholds F1 to F6, and makes it possible to select the optimum switching method and switching frequency (pulse number) in each frequency region. ing.
  • the carrier (triangle wave) generated at a fixed frequency is compared with the command value to select asynchronous PWM that generates PWM.
  • the output frequency is low, the time of one cycle is long, so that even an element with a slow switching speed can switch a larger number of times in one cycle, so that torque ripple and harmonics are reduced.
  • PWM synchronized with one cycle of the electric angle is performed by comparing the command value with a carrier (triangle wave) that is an integral multiple of the output frequency. Select the pulse generation by the synchronous PWM method to be generated.
  • the carrier frequency is set so that the number of pulses is 13 pulses or more up to the threshold value F2.
  • the low-order harmonic reduction PWM that synchronizes with the output frequency and reduces the low-order harmonics is output to the output frequency in the same manner as the synchronous PWM.
  • the number of pulses Pnum in the fundamental wave half cycle is 9 pulses
  • the number of pulses is reduced in order
  • the number of pulses is within the half cycle. The number Pulse becomes 1.
  • the pulse number switching unit 14 determines the switching pattern when the output voltage phase (th) of the inverter 4 reaches a predetermined phase by providing a switching transition period when the pulse number Pnum determined by the pulse number determination unit 13 changes.
  • a switching command 15 for switching the switching pattern read from the unit 12 is output to the switching pattern determination unit 12.
  • the switching pattern determination unit 12 specifies, for example, a switching phase, which is a timing for on / off driving the switching element 6 for each predetermined modulation factor m for each predetermined number of pulses Pnum shown in FIG. Is calculated in advance and stored for each modulation factor m and the number of pulses Pnum. This calculation seeks a switching pattern that realizes the required modulation factor m and reduces harmonic components. The switching pattern and its calculation method will be described in detail later.
  • the gate signal generation unit 16 reads a switching pattern corresponding to the modulation factor m from the modulation factor calculator 11 and the pulse number Pnum from the pulse number determination unit 13 from the switching pattern determination unit 12, and the switching pattern and the output voltage phase ( A gate signal 17 that drives the switching element 6 on and off is generated based on th).
  • FIG. 4 is a block diagram showing the hardware configuration of the power conversion device 2.
  • the control unit 10 includes a processor 301, a storage device 302, and a switching pattern storage device 303 as hardware.
  • the program of the control unit 10 is stored in advance.
  • the processor 301 executes a functional program stored in the storage device 302.
  • the processor 301 realizes a modulation factor calculator 11 in the control unit 10, a switching pattern determination unit 12, a pulse number determination unit 13, a pulse number switching unit 14, and a gate signal generation unit 16.
  • the switching pattern storage device 303 stores the switching pattern determined by the switching pattern determination unit 12 by the program executed by the processor 301, and may be stored during the execution of the functional program or stored at startup. Is also good.
  • the arithmetic processing of the processor 301 is performed.
  • a gate signal 17 that drives the switching element 6 of the inverter 4 on and off is generated.
  • leg B The relationship with the output voltage waveform of (referred to as leg B) is schematically shown.
  • the switching phase which is the timing to turn the switching element 6 on or off, is th1a, th2a and th3a in leg A, th1b, th2b and in leg B, as shown in the figure.
  • th3b each output waveform, and therefore the output voltage waveform of the 5-level inverter, is determined. That is, the switching pattern specifies these six switching phases th1a, th2a, th3a, th1b, th2b, and th3b, and the output voltage waveform of the inverter 4 is specified by this switching pattern.
  • Comparative Example 1 the method according to Patent Document 1 cited and introduced in the subject section will be described as Comparative Example 1.
  • the patent document 1 does not particularly describe the control configuration based on the drawings, here, in order to clarify the comparison with the present application and use it as a comparative example, the switching pattern determination unit of the present application is intentionally used.
  • a comparative example will be described with reference to FIG. 5 created assuming a control configuration corresponding to 12.
  • the frequency of the time-series switching pattern determined by the number of pulses, the modulation factor, and the output frequency is set.
  • the modulation factor amplitude is secured by using an equation that expresses the amplitude of the output voltage fundamental wave and the amplitude of the frequency component that is an integral multiple of the amplitude of the output voltage fundamental wave by a triangular function and the switching phase (0 to 2 ⁇ (rad)) by the Fourier class.
  • a switching pattern that is a switching phase group that eliminates harmonics of a specific order is sought.
  • the output voltage waveform output by each switching leg is a waveform in which each phase is 120 ° symmetric and has symmetry in 1/4 cycle and 1/2 cycle regardless of the number of pulses
  • the first stage is an equation that defines the relationship between the switching phases th1a, th2a, th3a of the leg A and the modulation factor m
  • the second stage is the switching phases th1b, th2b, th3b of the leg B. It is an equation that defines the relationship between and the modulation factor m.
  • the number of switching phases given to the fundamental half cycle of the output voltage is calculated from the number of pulses and the number of stages of the switching leg per phase of the inverter 4, and the number of types of harmonic order that can be erased is determined.
  • the third to sixth stages of the equation (2) are set, in which the four harmonic components of the fifth, seventh, eleventh, and thirteenth orders are set to 0 in order from the lower order. ..
  • the first and second stages of equation (2) in which the fundamental wave amplitude represented by the modulation factor is evenly distributed by leg A and leg B, and the harmonics of the lower order 5, 7, 11, 13
  • Six variables that specify the switching pattern by solving a system of equations of 6 elements, consisting of the 3rd to 6th stages of equation (2), where the next 4 harmonic components are 0. That is, the switching phase (th1a to th3b) is calculated.
  • FIGS. 6A and 6B Examples of the switching pattern obtained by the above equation (2) are shown in FIGS. 6A and 6B as switching phases according to Comparative Example 1.
  • the modulation factor m is calculated in increments of 0.01, and linear interpolation is performed during that period.
  • the output voltage waveforms of the three-level inverters of leg A and leg B of each phase when the modulation factor is 0.72 are shown in FIGS. 7A and 7B, respectively.
  • FIG. 7A since the interval between adjacent switching phases th1a and th2a, that is, the pulse width of leg A is as short as 0.082 rad, the GTO or the like used as a switching element of a large-capacity inverter cannot follow the switching and the output voltage is greatly distorted. It ends up.
  • the slim in the equation (3) is a pulse width determined in advance by the characteristics of the switching element, and is a pulse width secured to prevent double switching voltage from being generated.
  • slim 0.116 (rad).
  • the method of obtaining the pattern is not limited to this.
  • the output voltage waveforms of leg A and leg B at a modulation factor of 0.72 according to the switching pattern obtained by the equation (3) are shown in FIGS. 8A and 8B, respectively.
  • 9A and 9B show examples of switching patterns for each modulation factor obtained by the equation (3) so as to secure the pulse width of th2a-th1a as examples of switching patterns according to Comparative Example 2.
  • the switching pattern obtained as described above as Comparative Example 2 is highly effective in reducing torque ripple during motor drive because low-order harmonics can be reduced even with a small number of switchings.
  • the amount of current that charges or discharges the positive electrode side capacitor and the negative electrode side capacitor that divide the DC voltage becomes unbalanced, the voltage difference between the positive electrode side and the negative electrode side expands, and the neutral point potential changes.
  • the output voltage becomes positive and negative asymmetric, and as a result, there is a problem that the torque ripple increases.
  • the voltage of the positive side capacitor 5a on the DC input side and the voltage of the negative side capacitor 5b are two, the inverter 4 and the DC input side. It is charged and discharged by the neutral point current, which is the current between the connection points (C potential point, neutral point) of the capacitor, and increases or decreases.
  • the neutral point current is the current between the connection points (C potential point, neutral point) of the capacitor, and increases or decreases.
  • any one of the legs of the 3-level switching circuit that outputs the phase voltage turns off both the positive electrode (P potential) side and the negative electrode (N potential) side, and the positive electrode side capacitor 5a and the negative electrode side.
  • the neutral point potential (C potential) which is the potential of the connection point of the capacitor 5b, is output, and one or more of the other legs turn on the circuit on either the positive (P potential) side or the negative (N potential) side. Therefore, it flows when the output of the circuit is at P potential (positive potential) or N potential (negative potential).
  • This current is ⁇ 1 times the phase current, and its sign is determined by the combination of On / Off of each switching circuit.
  • the voltage is positive and negative symmetric, and is symmetrical on the positive electrode side and the negative electrode side respectively (on the positive electrode side, the 0 degree side and the 180 degree side are symmetric with respect to the phase 90 degrees, and on the negative electrode side, the 180 degree side and 360 degrees with respect to the phase 270 degrees.
  • the load current has a high power factor with little phase lag with respect to the voltage, the neutral point current will also be almost positive and negative symmetric, and the effect on the capacitor voltage difference will be small.
  • the neutral point current in which the positive / negative and zero of the current are determined by the switching state at the time of voltage output, is bilaterally symmetric, and the current waveform is no longer positive / negative symmetric. Increases the capacitor voltage difference.
  • FIG. 10 shows the circuit of the 5-level inverter of the first embodiment, and as a representative, a positive electrode potential point (P) and a negative electrode potential point (N) on the DC input side including a positive electrode side capacitor 5a and a negative electrode side capacitor 5b in the U phase circuit. ), The neutral point (C), and the location and direction of the neutral point current icu.
  • Each switching leg outputs one of P potential, N potential, and C potential.
  • FIG. 11 shows the combination of the output potentials of the two switching legs 8a (leg A) and the switching leg 8b (leg B) in the U-phase circuit of the inverter 4, the phase voltage output by the U-phase circuit, and the neutral point. It is a table showing the relationship of the current icu. The table of FIG.
  • one of leg A and leg B outputs C potential, the other outputs P potential or N potential, and the single-phase output voltage is DC voltage 2E.
  • ⁇ 1E which is half, the neutral point current icu flows.
  • the direction of icu is the same as the U-phase current iu (+1 times) when the leg B outputs the C potential, and the opposite direction (-1 times) of the U-phase current iu when the leg A is the C potential.
  • the neutral point current icu positive
  • the positive side capacitor 5a is discharged or the negative side capacitor 5b is charged to decrease
  • the neutral point current icu negative
  • the positive side capacitor 5a is charged or the negative side capacitor 5b is charged. Discharge and increase. Which of the positive electrode side capacitor 5a and the negative electrode side capacitor 5b is charged or discharged depends on whether one of the two switching legs outputs a voltage of P potential or N potential.
  • FIG. 13 is a time chart showing an example of the operation of the tables of FIGS. 11 and 12 over one period of the fundamental wave (voltage phase 0 ° to 360 ° (0 to 2 ⁇ rad)).
  • the 5-level U-phase PWM voltage includes the output voltage of the 3-level leg A generated by the switching phases th1a, th2a, and th3a and the output voltage of the 3-level leg B generated by the switching phases th1b, th2b, and th3b. Is synthesized.
  • the single-phase output voltage becomes positive in the voltage phase of 0 ° to 180 °, and the output of leg A flows into the neutral point in combination with the P potential and the output of leg B flows into the neutral point in combination with the C potential.
  • the neutral point current has the same sign as the U-phase current, that is, it becomes positive.
  • the neutral point current icu becomes -1 times the U phase current and becomes negative.
  • the capacitor voltage difference Vdiff increases in the switching phase interval ( ⁇ + th2a)-( ⁇ + th1a) and ( ⁇ + th3b)-( ⁇ + th2b) in the voltage phase of 180 ° to 270 °, and ( ⁇ + th3a)-.
  • Vdiff decreases.
  • the symmetry is 180 ° to 270 ° with respect to 270 °.
  • the force factor is high and the current is bilaterally symmetric and positive / negative symmetric on the positive and negative sides, the increase / decrease in the capacitor voltage difference is almost eliminated in one cycle of the electric angle, and the capacitor voltage difference is kept small.
  • the current phase lags the voltage, and the positive and negative of the voltage and load current differ between the voltage phase of 0 ° and around 180 °. Therefore, the neutral point current is also symmetrical on the positive and negative sides of the output voltage. It disappears. Further, if the control cycle is short and the frequency and the modulation factor change within one cycle of the electric angle, the current itself becomes positive and negative asymmetric, and the capacitor voltage difference appears in one cycle.
  • this Vdiff increases or decreases in the case of positive / negative asymmetric, left-right asymmetric and poor power factor currents.
  • the capacitor voltage difference Vdiff increases due to the imbalance of the phase width of the switching phase section and the asymmetry of the current.
  • the difference in the phase width of the Vdiff increase / decrease switching phase section in Comparative Example 2 shown in the dotted line graph in FIG. 17 fluctuates greatly even if the modulation factor fluctuates a little.
  • the dotted line graph in FIG. 18 shows the variation of the phase width difference between the switching phase section in which the capacitor voltage difference Vdiff decreases and the switching phase section in which the capacitor voltage difference Vdiff increases in 3 ⁇ 2 pulses in Comparative Example 2 in increments of 0.01. It is a thing. It can be seen that the difference in the phase width of the above increase / decrease section in the medium-high modulation rate range fluctuates greatly in increments of 0.01.
  • the low-order harmonic reduction PWM is used to reduce the harmonic and the minimum pulse width required for switching.
  • ⁇ thlim_sa is established.
  • equation (4) the conditions for equalizing the load of the fundamental wave amplitudes of the two switching legs, leg A and leg B, and the conditions for eliminating the 13th harmonic are relaxed as compared with equation (2). Therefore, the equation that defines the fundamental wave amplitude is only the first stage, and the equations from the second stage to the fourth stage are the equations that set the harmonic components of the three types of order 5, 7, and 11, to 0.
  • the stage is an equation that secures the pulse width slim predetermined by the characteristics of the switching element for the pulse output by leg A
  • the sixth stage is the switching phase section that increases the capacitor voltage difference Vdiff on the DC input side and the switching phase section that decreases it. 6 switching phases (th1a to th3b) are calculated by solving this 6-element simultaneous equation with an equation that makes the difference in phase width of 3 less than or equal to the predetermined value slim_sa.
  • the switching pattern determination unit 12 performs the calculation of equation (4), for example, obtains and stores the switching pattern for each modulation factor m.
  • a switching pattern is read out by the modulation factor calculator 11 based on the output voltage designation Vp and the modulation factor m obtained from the voltage Vdc of the DC voltage source, and the read switching pattern is used.
  • the gate signal generation unit 16 generates a gate signal 17 for each switching element. By sending the generated gate signal 17 to the inverter 4 and driving each switching element on and off, the voltage difference between the positive electrode side capacitor and the negative electrode side capacitor does not increase, and there are three specific types of 5th, 7th, and 11th orders. The operation can be such that the harmonic component is reduced.
  • the switching pattern determination unit 12 determines whether the number of switching phases included in the switching pattern corresponds to the number of pulses for other predetermined number of pulses. It is determined to obtain a switching pattern, and the switching pattern is stored for the modulation factor m in the predetermined range for each pulse number Pnum in the predetermined range.
  • the switching pattern corresponding to the pulse number Pnum determined by the pulse number determination unit 13 and the modulation factor m obtained by the modulation rate calculator 11 is read from the switching pattern determination unit 12 and is read from the switching pattern determination unit 12 to generate a gate signal.
  • a gate signal for driving each switching element 6 on and off can be created.
  • the switching pattern determination unit 12 secures the modulation rate and outputs the inverter for each of the modulation rate in the predetermined range and the number of pulses Pnu in the predetermined range. Elimination of each harmonic component of the voltage, securing of a predetermined value or more of the phase difference of the adjacent switching phases adjacent to each other, and the switching phase in which the current flows from the inverter to the neutral point in the fundamental half cycle. Switching is performed by calculating the section on the condition that the difference between the phase width of the section where the voltage difference between the positive capacitor and the negative capacitor increases and the phase width of the section where the voltage difference decreases is equal to or less than a predetermined value. I tried to decide the pattern. Therefore, it is possible to balance the two voltages by suppressing the expansion of the difference between the voltage of the positive electrode side capacitor 5a and the voltage of the negative electrode side capacitor 5b while suppressing the harmonics of each order.
  • Embodiment 2 When the switching pattern is calculated by the equation (4) based on the method described in Patent Document 1, the degree of freedom is determined by the number of switching phases. Therefore, in order to add an equation that satisfies the condition such as the difference in the phase width of the switching phase section that affects the capacitor voltage difference Vidff, it is necessary to give one of the degrees of freedom to the condition to be added. As a result, the formula that defines the original fundamental wave amplitude or harmonic component must be relaxed, and there is a problem that the range in which harmonics can be reduced becomes narrow.
  • the difference in phase width between the switching phase section in which the capacitor voltage difference Vdiff increases and the switching phase section in which the capacitor voltage difference Vdiff decreases is small so as to balance the voltage of the positive capacitor 5a and the voltage of the negative capacitor 5b.
  • the simultaneous equations are set so that the entire harmonics up to the higher-order order than those according to the equation (4) are reduced.
  • the number of harmonic order types to be reduced is not directly limited by the number of pulses, and even with a relatively small pulse number Pnum, the number of order types in the output voltage is equal to or greater than the total number of pulses.
  • FIG. 14 shows an example of the internal configuration of the switching pattern determination unit 12 having the above characteristics.
  • the switching pattern determination unit 12 includes a modulation rate securing unit 121, a harmonic reduction unit 122, a function synthesis unit 123, a switching phase calculation unit 124, a switching pattern storage unit 125, a switching phase difference limiting unit 126, and a capacitor voltage difference. It has a limited portion 127, and.
  • the switching pattern determination unit 12 is realized by the processor 301, but the switching pattern storage unit 125 in the switching pattern determination unit 12 is realized by the switching pattern storage device 303. ..
  • the modulation factor securing unit 121 is a function for securing the modulation factor, and is a function for associating the fundamental wave component of the output waveform of the inverter 4 with the modulation factor based on the modulation factor, the number of pulses, and the number of switching leg stages.
  • a function f Specifically, as shown in the equations (5) and (6), the relationship between the switching phase and the modulation factor is defined for each of the leg A (switching leg 8a) and the leg B (switching leg 8b).
  • the harmonic reduction unit 122 reduces the harmonics by using each switching phase thi and each order of the output waveform of the inverter 4 as an additional value of each next harmonic element.
  • k represents the harmonic order to be reduced, and here, a total of eight types of orders, such as 5th order, ..., 25th order, are targeted, but are limited to these. Absent.
  • the weighting coefficient w (k) is all 1, but when it is desired to further reduce a specific order, the weighting w (k) may be changed according to the order.
  • the switching phase difference limiting unit 126 defines the phase difference between the adjacent switching phases th1a and th2a as shown in the equation (8) in order to set the lower limit value (thlim) of the switching phase difference.
  • the third function P is set.
  • the fourth function Q that defines the difference between the two, that is, the sum of the phase widths th2a-th1a and th3b-th2b and the difference between th3a-th1b is set.
  • the function synthesizer 123 secures the modulation factor and the lower limit value (thlim) of the switching phase difference, and further reduces the phase width of the switching section in which the capacitor voltage difference Vdiff is increased.
  • the first function f and The degree of freedom of the second function Y (the number of switching phase thi as a variable corresponds to six variables in this case) is further increased by adding one or more additional variables to increase the degree of freedom, and the third function P and the fourth function
  • An evaluation function X that secures the degree of freedom of the function Q is defined.
  • the evaluation function X may be in the form of multiplying the function Y representing the harmonic voltage component by an additional variable.
  • the required modulation factor m is uniformly borne by the two switching legs 8a and 8b, and the necessary phase difference slim between the two adjacent switching phases is secured.
  • the difference in the phase width of the switching section in which the voltage difference Vdiff between the positive capacitor 5a and the negative capacitor 5b increases or decreases during load operation becomes slim_sa or less, and many orders (in this embodiment, the number of pulses is 3 pulses ⁇ 2). It is possible to obtain a switching pattern that minimizes the overall value of the harmonic voltage component (the highest order is 25th).
  • FIGS. 15A and 15B are graphs of the switching phase (switching pattern) obtained for each modulation factor in this way.
  • the fluctuation of the switching phase due to the modulation factor is smaller and smoother than the switching patterns shown in FIGS. 9A and 9B according to Comparative Example 2 calculated by the conventional equation (3).
  • FIGS. 15A and 15B Of the switching patterns of FIGS. 15A and 15B derived by solving equation (11) in FIGS. 16A and 16B, two switchings of a 5-level inverter at a modulation factor of 0.72 that secures the minimum width of the switching phase.
  • the output voltage waveforms of the leg 8a (leg A) and the switching leg 8b (leg B) are shown.
  • the difference in the phase width of the switching phase section in which Vdiff increases or decreases is within ⁇ 0.05 rad at any modulation factor.
  • the fluctuation of the difference in the increase / decrease interval width for each modulation rate of 0.01 is also reduced to less than ⁇ 0.02 rad, which is less than 1/6 of the switching pattern of Comparative Example 2.
  • the induction motor is stored in the 5-bell inverter by storing the pulse pattern according to Comparative Example 2 shown in FIGS. 9A and 9B and the pulse pattern according to the second embodiment shown in FIGS. 15A and 15B, respectively.
  • Speed inverter, induction motor
  • motor output torque capacitor voltage difference between positive and negative sides of each phase PC-CN, sum of capacitor voltages on positive and negative sides of U phase when driven with the same load and speed It shows the waveform of each phase average value of PC + CN (Vdc), the positive side capacitor voltage (PC voltage) and the negative side capacitor voltage (CN voltage).
  • the speed of the induction motor is 57.7Hz, the modulation factor is 0.72, and the load is increased to 9400N.m.
  • the inverter controls V / f, and the output voltage command value (Vp) of the inverter is determined by the equation (12).
  • the output frequency command value Fc multiplied by the fixed gain Kvf is the output voltage command value (phase voltage amplitude) Vp.
  • Vp is given to the inverter 4 as a command of the modulation factor m shown in the equation (1).
  • the output frequency command value Fc is corrected by using the fluctuation amount of the current in the time series, and the frequency Fc fluctuates slightly in the time series and the modulation factor is around 0.72. To do.
  • the pulse patterns of the comparative examples shown in FIGS. 9A and 9B are used, as shown in the third chart of FIG. 19, of each phase detected by the neutral point voltage sensors 20u, 20v, and 20w.
  • the rated capacitor voltage is 2500V each on the positive electrode side and the negative electrode side, but the capacitor voltage difference Vdiff greatly expands to more than this rated voltage, and the ripple of the motor output torque is also large as shown in the second chart of FIG. Become.
  • FIG. 20 which shows the operation when the pulse patterns shown in FIGS. 15A and 15B calculated by the method disclosed in the second embodiment are used, for example, as shown in the third chart, the positive electrode side and the negative electrode side are shown.
  • the capacitor voltage difference PC-CN on the side is significantly reduced as compared with the chart in the third stage of FIG. 19, both voltages are balanced, and as shown in the chart in the second stage, the fluctuation of the motor output torque is also shown. It can be seen that the amount is significantly reduced as compared with 19.
  • the voltage difference Vdiff increases by paying attention to the phase width of the switching phase section that affects the difference between the positive side capacitor voltage and the negative side capacitor voltage on the DC input side.
  • the low-order harmonics due to a small number of switchings can be reduced, and the capacitor voltages on the positive electrode side and the negative electrode side can be reduced without impairing the advantages of the low-order harmonic reduction PWM.
  • the difference can be reduced.
  • Embodiment 3 a DC input is provided for a low-order harmonic reduction PWM in a 5-level inverter that outputs a 5-level PWM by connecting two 3-level switching legs in series for each phase.
  • the method of determining the switching phase in which the capacitor voltage difference on the side does not easily expand during load operation has been described, but the same method can be used for multi-level inverters that output multi-stage voltage by combining multiple stages of 3-level inverters or 2-level switching circuits. Applicable.
  • FIG. 21 shows the circuit configuration of a three-level inverter as the power conversion device according to the third embodiment.
  • a 3-level switching leg for each phase is connected to one DC input for each phase.
  • the positive electrode side capacitor 5a or the negative electrode side capacitor 5b is charged and discharged, and the positive electrode side is charged and discharged.
  • the voltage difference between the capacitor 5a and the negative electrode side capacitor 5b increases or decreases.
  • the u, v, and w three-phase outputs from the inverter 4 to the motor 3 are either P potential, C potential, or N potential, respectively, depending on the switching state.
  • the space vector is expressed as (u-phase potential, v-phase potential, w-phase potential), it becomes as shown in FIG. Assuming that the three-phase equilibrium is present, the shaded portion of FIG. 22 may be examined.
  • Vdiff 0.
  • Vdiff 0.
  • the negative electrode side capacitor 5b is charged and Vdiff decreases
  • the neutral point current ic that flows when taking each vector is as shown in FIG.
  • those that change Vdiff are shown in the table of FIG.
  • the CNN and the PCC output the same line voltage, but the increase / decrease of Vdiff is opposite.
  • CNC and PCP The same applies to CNC and PCP.
  • the fourth condition is that the difference in the phase width of the switching phase section of the increase / decrease is within the upper limit value slim_sa in consideration of the relationship of the switching phase of each phase in the space vector of FIG.
  • the function Q of is set, and the switching pattern may be determined in the same manner as the 5-level switching pattern.
  • Embodiment 4 The method for generating PWM in the present application, which reduces the low-order harmonics and adjusts the switching phase section so as to balance the voltage of the positive capacitor and the voltage of the negative capacitor, will be described in the first or second embodiment. It is also possible to correct the switching pattern of the low-order harmonic reduction PWM calculated without using the above method, for example, the switching pattern according to the equation (3). In the capacitor voltage difference correction control that balances the voltage of the capacitor on the positive side and the voltage of the capacitor on the negative side, it is possible to perform phase correction in consideration of the DC component of the unbalanced capacitor voltage on the positive side and the negative side as in the past.
  • the switching phase to be corrected is selected from the difference in the phase width of the switching phase section in which the capacitor voltage difference increases or decreases, and the power factor of the harmonic and current, and the selected switching phase is corrected.
  • the method will be described.
  • FIG. 25 is a diagram showing an internal configuration of a U-phase switching pattern determination unit 12u among the switching pattern determination units 12 in the fourth embodiment.
  • the U-phase switching pattern determination unit 12u is the basic switching pattern calculation unit 1240 that calculates the basic switching pattern for the modulation rate in the predetermined range for each number of pulses in the predetermined range, and the basic switching that stores the calculated basic switching pattern.
  • the basic switching pattern corresponding to the pulse number Pnum determined by the pattern storage unit 1250 and the pulse number determination unit 13 and the modulation factor m obtained by the modulation rate calculator 11 is read from the basic switching pattern storage unit 1250, and the read basic switching pattern is obtained. It includes a switching phase correction unit 128 that corrects the switching phase, and a phase shift amount storage unit 129 that stores the phase shift amount for correcting the switching phase.
  • the gate signal generation unit 16 generates a gate signal for on / off driving each switching element 6 by using a switching pattern in which the basic switching pattern is corrected by the switching phase correction unit 128.
  • the modulation factor is secured for the modulation rate in the predetermined range for each number of pulses in the predetermined range, the elimination of each harmonic component of the output voltage of the inverter, and the predetermined neighbors.
  • the basic switching pattern is obtained by calculating the switching phase on the condition that a predetermined value of the phase difference of the matching switching phase is secured.
  • the basic switching pattern calculation unit 1240 obtains the basic basic switching pattern by calculation according to the equation (3), and stores the obtained basic switching pattern in the basic switching pattern storage unit 1250 for each modulation rate.
  • the switching phase correction by the switching phase correction unit 128 reads out the switching pattern from the basic switching pattern stored in the basic switching pattern storage unit 1250 according to the modulation factor m, and each switching phase th1a, th2a of the read basic switching pattern. For th3a, th1b, th2b, th3b, select and correct the switching phase so that the voltage vcu_a of the positive capacitor 5a and the voltage vcu_b of the negative capacitor 5b are balanced and the fluctuation of the low-order harmonics is minimized. I do.
  • the switching phase correction unit 128 contains a U-phase current iu detected by the current sensor 19 that detects the current flowing through the connection line with the motor, a voltage vcu_a of the positive electrode side capacitor 5a detected by the voltage sensor 20u, and a negative electrode side capacitor 5b.
  • the voltage vcu_b of the above, and the switching patterns th1a, th2a, th3a, th1b, th2b, th3b read from the switching pattern table stored in the basic switching pattern storage unit 1250 according to the modulation factor command m are input.
  • FIG. 26 is a flowchart showing a processing procedure of switching phase correction in the switching phase correction unit 128.
  • step S201 the amount of current in the switching phase section in which the difference between the positive electrode side capacitor voltage Vpc and the negative electrode side capacitor voltage Vcn increases or decreases is calculated.
  • FIG. 27 is a flowchart showing a detailed processing flow of the current amount calculation.
  • step S211 from the output voltage phase ⁇ u of the U phase and the switching phases th1a, th2a, th3a, th1b, th2b, th3b, the switching leg 8a (leg A) and the switching leg 8b (leg B)
  • step S203 the absolute value of the difference between the voltage vcu_a of the positive electrode side capacitor 5a and the voltage vcu_b of the negative electrode side capacitor 5b detected by the voltage sensor 20u is calculated, and if this absolute value is larger than the predetermined Thv, the process proceeds to the next step S204. , Calculate the phase shift amount shift to correct the phase so that the sum of the current integrated value i_plus where the capacitor voltage difference Vdiff increases and the current integrated value i_minus where it decreases becomes zero.
  • step S205 the target of the switching phase to be corrected by shifting the switching phase is selected.
  • Vdiff vcu_a-vcu_b ⁇ -Thv.
  • the switching phase th1a closest to and the switching phase th3b closest to 90 degrees are excluded from the correction target. Further, in the pulse waveform of FIG. 28, the sum of the switching phase section widths th2a-th1a and th3b-th2b is longer than the switching phase section width th3a-th1b. Therefore, in the voltage phase of 0 to 90 °, the phases th2a and th2b were selected in the switching phase sections th1a to th2a and th2b to th3b where Vdiff decreased, and the phases were obtained in step S204 in the direction in which the switching phase section width decreased. The switching phase is corrected by the amount of phase shift shift.
  • th3a and th1b are corrected by the phase shift amount shift in the direction of increasing this width, respectively.
  • the switching phases for phase correction are leg A and leg B, respectively, and the pulse rising and falling phases are one each, and it is expected that the fluctuation of the fundamental wave amplitude becomes small. ..
  • phase shift amount shifts at each switching phase are all the same, but in consideration of harmonic reduction, the harmonics shown in equation (10) are used in the selected switching phases th1b, th2b, th2a, and th3a.
  • the phase shift amount may be changed so that the fluctuation of the value of the function Y (th1a, th2a, th3a, th1b, th2b, th3b), which is the sum of squares of each order of the wave, becomes small.
  • a switching pattern is created so that the capacitor voltage difference between the positive side and the negative side does not increase by calculation in advance.
  • the expansion of the difference between positive and negative of the inverter output voltage can be suppressed, and the phase correction of the low-order harmonic reduction PWM that can reduce the low-order harmonics can be performed. ..
  • the phase shift amount used for the correction is stored in the phase shift amount storage unit 129, and when further correction is required due to load fluctuation after correction, the phase shift amount is stored in the phase shift amount storage unit 129.
  • PWM phase correction can be performed.
  • the methods for determining the switching pattern disclosed in the present application described in the first to fourth embodiments are summarized in advance: securing the modulation factor and eliminating each harmonic component of the output voltage of the inverter.
  • the switching pattern which is a switching phase group, is obtained on the condition that a predetermined value of the phase difference between the adjacent switching phases is secured and the voltage of the positive capacitor and the voltage of the negative capacitor are balanced. Become.

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Inverter Devices (AREA)

Abstract

直流を交流に変換する電力変換装置において、入力する直流の正極と負極の間に、接続点を中性点とする正極側コンデンサ（５ａ）と負極側コンデンサ（５ｂ）を備え、少なくとも正極の電位、負極の電位、中性点の電位を有する交流電圧を出力するインバータ（４）のスイッチング素子（６）をオンオフ駆動するタイミングであるスイッチング位相を特定するスイッチングパターンを、変調率の確保と、出力電圧の各次高調波成分の消去と、隣り合うスイッチング位相の位相差の予め定めた値の確保と、正極側コンデンサ（５ａ）の電圧と負極側コンデンサ（５ｂ）の電圧の平衡と、を条件に求めるようにした。

Description

電力変換装置および電力変換装置の駆動方法
　本願は、直流を交流に変換する電力変換装置に関する。
　直流を交流に変換する電力変換装置におけるＰＷＭ（パルス幅変調）制御方式としては、一般的に、三角波比較ＰＷＭが用いられる。三角波比較ＰＷＭにおいて、出力電圧の高調波を低減するためにはＰＷＭキャリアの周波数を高くする必要がある。しかし、大容量のインバータで用いられる、ＧＴＯあるいはＩＥＧＴなどのスイッチング素子はスイッチング速度が遅いため、ＰＷＭキャリアの周波数を高くすることができない。その結果、出力電圧に低次の高調波が残存する問題がある。そこで、少ないスイッチング回数を有効利用し、特定の低次の高調波を低減するタイミングでスイッチングを行う、低次高調波消去ＰＷＭ制御方式が提案されている（例えば、特許文献１、非特許文献１参照）。
　特許文献１には、いわゆるマルチレベルインバータでの低次高調波消去ＰＷＭのスイッチング方式が開示されている。特許文献１では、３レベルスイッチングを１段とする２段（２レグ）直列構成の５レベルインバータにおいて、線間電圧で２倍のスイッチング電圧の発生を防ぎ、かつ、高調波を低減するタイミングでスイッチングを行う低次高調波消去ＰＷＭの設計方法が開示されている。
　特許文献１とは別に、マルチレベルインバータで１パルスのような非常に少ないスイッチング回数における低次高調波を最小にするＰＷＭのスイッチング方式を開示した文献として、例えば、特許文献２がある。特許文献２には、３レベルスイッチングを１段とする２段（２レグ）直列構成の５レベルインバータにおいて、パルス数によって低減したい高調波の次数種別の数が直接制限されず、従って、比較的少ないパルス数であっても、出力電圧に含まれる広い範囲の次数の高調波成分を最小にするタイミングでスイッチングを行う低次高調波低減ＰＷＭの設計方法が開示されている。
特開２０１０－２００５３７号公報 国際公開第２０１６／１０４３７０号
HASMUKI S. PATEL et al. " Generalized Techniques of Harmonic Elimination and Voltage Control in Thyristor Inverters: Part I－Harmonic Elimination" IEEE TRANSACTION OF INDUSTRY APPLICATIONS, VOL. IA-9,NO. 3, MAY/JUNE 1973, pp310-317
　インバータを構成する各スイッチング素子のスイッチング位相を特定するスイッチングパターンの如何によって、入力電圧に対する出力電圧の比率に相当する変調率が決定されると同時に、出力電圧に含まれる高調波成分も決まってしまう。目標の変調率を満たすスイッチングパターンが複数存在する場合、その複数のスイッチングパターンの中から所望の次数の高調波成分を低減できるスイッチングパターンを選択することができる。スイッチングパターンは、パルス数によって低減したい高調波の次数種別の数が直接制限されず、従って、比較的少ないパルス数であっても、出力電圧における広い範囲の次数の高調波成分を最小にするように設計することができる。
　しかし、中性点クランプ式のマルチレベルインバータにおいては、低次高調波を低減するスイッチングパターンは、変調率によってスイッチング位相が決まる。このため、周波数あるいは電圧が変動するような負荷運転時の場合、スイッチングパターンと力率によっては、正極側と負極側のスイッチング時間がどちらかに偏り、直流入力側に備えられた正極側コンデンサ、負極側コンデンサの充放電量にアンバランスが生じ、正極側コンデンサと負極側コンデンサの電圧差が大きく拡大して中性点の電位が変動し、結果的に負荷運転時に電流変動（トルクリプル）が大きくなる課題がある。
　本願は、以上のような従来の課題を解決するためになされたもので、負荷運転時において、高調波を抑制しつつ、直流入力の正極側の電圧と負極側の電圧との差の拡大を抑制できる電力変換装置を得ることを目的とする。
　本願に開示される電力変換装置は、スイッチング素子を備え、直流電圧源の直流電圧を入力し可変電圧可変周波数の交流電圧に変換して負荷に出力するインバータと、出力電圧指令値と出力周波数指令値とに基づきスイッチング素子のオンオフ駆動をＰＷＭ制御する制御部と、インバータの入力側であって、直流電圧の正極と負極との間に接続された、正極側コンデンサと負極側コンデンサとの直列体とを備え、インバータは、出力電位として、少なくとも直流電圧源の正極の電位、負極の電位、および正極側コンデンサと負極側コンデンサとの接続点である中性点の電位、を有する電力変換装置において、制御部は、直流電圧源の直流電圧と出力電圧指令値とに基づきインバータの変調率を演算する変調率演算器と、出力周波数指令値に基づきＰＷＭ制御における基本波半周期当たりのパルス数を決定するパルス数決定部と、スイッチング素子をオンオフ駆動するタイミングであるスイッチング位相を特定するスイッチングパターンを、変調率およびパルス数に基づいて、変調率の確保と、インバータの出力電圧の各次高調波成分の消去と、予め定めた隣り合うスイッチング位相の位相差の予め定めた値の確保と、正極側コンデンサの電圧と負極側コンデンサの電圧の平衡と、を条件として求めるスイッチングパターン決定部と、スイッチングパターン決定部で求めたスイッチングパターンに基づきスイッチング素子をオンオフ駆動するゲート信号を生成するゲート信号生成部とを備えたものである。
　本願に開示される電力変換装置によれば、スイッチングパターンの算出の条件に、正極側コンデンサの電圧と負極側コンデンサの電圧の平衡を含ませたので、負荷運転時においても、高調波を抑制しつつ、直流入力の正極側の電圧と負極側の電圧との差の拡大を抑制できる効果がある。
実施の形態１による電力変換装置の全体構成を示すブロック図である。 実施の形態１による電力変換装置のインバータの一例を示す回路図である。 実施の形態１による電力変換装置のパルス数決定部の動作を説明する図である。 実施の形態１による電力変換装置のハードウエア構成を示すブロック図である。 実施の形態１による電力変換装置のインバータの各部の出力電圧波形の一例を模式的に示す図である。 図６Ａおよび図６Ｂは、比較例１による各スイッチングレグのスイッチングパターンの一例を示す図である。 図７Ａおよび図７Ｂは、比較例１による各相の各スイッチングレグの出力電圧波形の一例を示す図である。 図８Ａおよび図８Ｂは、比較例２による各相の各スイッチングレグの出力電圧波形の一例を示す図である。 図９Ａおよび図９Ｂは、比較例２による各スイッチングレグのスイッチングパターンの一例を示す図である。 実施の形態１による電力変換装置の中性点電流を説明するための模式図である。 実施の形態１による電力変換装置における、各スイッチングレグの出力電位と中性点電流の関係を表により説明する図である。 実施の形態１による電力変換装置における、各スイッチングレグの出力電位と中性点電流の関係を表により説明する別の図である。 実施の形態１による電力変換装置の動作の一例を示すタイムチャートである。 実施の形態２による電力変換装置のスイッチングパターン決定部の内部構成を示すブロック図である。 図１５Ａおよび図１５Ｂは、実施の形態２による各スイッチングレグのスイッチングパターンの一例を示す図である。 図１６Ａおよび図１６Ｂは、実施の形態２による、変調率0.72での各スイッチングレグの出力電圧波形の一例を示す図である。 実施の形態２による電力変換装置の動作の一例を比較例２の電力変換装置の動作例とともに示す図である。 実施の形態２による電力変換装置の動作の一例を比較例２の電力変換装置の動作例とともに示す別の図である。 比較例２による電力変換装置の動作の一例を示す図である。 実施の形態２による電力変換装置の動作の一例を示す図である。 実施の形態３による電力変換装置の全体構成を示すブロック図である。 実施の形態３による電力変換装置の動作を説明するベクトル図である。 実施の形態３による電力変換装置の空間ベクトルと中性点電流の関係を示す図である。 実施の形態３による電力変換装置の空間ベクトルとコンデンサ電圧差の増減の関係を説明する図である。 実施の形態４による電力変換装置のゲート信号生成部の構成を示すブロック図である。 実施の形態４による電力変換装置のスイッチング位相補正部の処理を示す第１のフローチャートである。 実施の形態４による電力変換装置のスイッチング位相補正部の処理を示す第２のフローチャートである。 実施の形態４による電力変換装置のスイッチング位相補正の一例を説明する図である。
　図１は、実施の形態１による電力変換装置の全体構成を示すブロック図である。図２は図１に示すインバータの一例を示す回路図である。電力変換装置２は、インバータ４とインバータ４を制御する制御部１０とを備え、Ｕ、Ｖ、Ｗ相の各直流電圧源１ｕ、１ｖ、１ｗの直流電圧を可変電圧可変周波数の交流電圧に変換して負荷であるモータ３に出力する。
　インバータ４は、Ｕ相を例に説明すると、図２に示すように、直流電圧源１ｕの直流電圧を分圧する２直列の正極側コンデンサ５ａ、負極側コンデンサ５ｂと、それぞれダイオードが逆並列接続されたＩＧＢＴ等から成る複数のスイッチング素子６と、クランプダイオード７とを備えた中性点クランプ式の３レベルインバータを成す２つのスイッチングレグ８ａ、およびスイッチングレグ８ｂを直列接続した、５レベルインバータを構成している。Ｖ相およびＷ相も同様の構成になっている。
　なお、上述の通り、３レベルインバータを成す２つのスイッチングレグ８ａ、およびスイッチングレグ８ｂを、各相毎に直列接続した５レベルインバータを構成するものとして、以下、スイッチングパターン等について説明する。ただし、本願が開示する技術を適用できるインバータは、５レベルインバータに限らず、中性点クランプ方式の３レベルインバータ、あるいは２レベルインバータの複数段構成であってもよく、また、必ずしも、２レグ以上の直列体で構成するものに限らない。ただし、本願は、入力される直流電圧を分圧するために、直流入力側に、接続点を中性点とする正極側コンデンサと負極側コンデンサとの直列体を備え、出力電位として、少なくとも、直流電圧の正極電位、負極電位、および中性点電位を有するインバータに適用することができる。
　そして、インバータ４は、ＰＷＭ（パルス幅変調）制御による、スイッチング素子６のオンオフ駆動によって直流電圧源１ｕ、１ｖ、１ｗの各直流電圧を任意の大きさおよび周波数の交流電圧に変換して出力する。また、インバータ４は、モータ３との接続部分において、負荷電流であるモータ３の電流を検出する負荷電流検出部１９としての電流センサ、インバータ４の直流電圧源１ｕ、１ｖ、１ｗの各電圧を分圧する各相に備えられた正極側コンデンサ５ａおよび負極側コンデンサ５ｂの電圧を検出するとともに、両者の電圧の差を中性点電圧として検出する中性点電圧センサ２０ｕ、２０ｖ、２０ｗを備える。
　制御部１０は、変調率演算器１１とパルス数決定部１３とスイッチングパターン決定部１２とパルス数切替部１４とゲート信号生成部１６とを備えている。以下、これら各構成部を説明する。変調率演算器１１は、直流電圧源１ｕ、１ｖ、１ｗの直流電圧Ｖｄｃとインバータ４の出力電圧指令値（相電圧振幅）Ｖｐとに基づき、式（１）により変調率ｍを演算する。
Figure JPOXMLDOC01-appb-M000001
　パルス数決定部１３は、インバータ４の出力周波数指令値Ｆｃに基づき、出力するＰＷＭの種類およびＰＷＭ制御における基本波半周期当たりのパルス数Ｐｎｕｍを決定する。大容量インバータのようなスイッチング速度の遅い素子を持つインバータ４では、単位時間内でスイッチングできる回数が制限される。そのため、出力周波数が高くなると、電気角１周期内でのスイッチング回数は少なくなる。電気角１周期でのスイッチング回数が少ないと、低次高調波が増え、トルク変動も増える。このため、周波数が可変になるモータ駆動では、インバータ４の出力周波数に制限されるスイッチング回数に関係なく、高調波が少ないスイッチングを行う必要がある。
　図３は本実施の形態１におけるパルス数決定部１３でのＰＷＭの種類、及び出力周波数の基本波半周期内でのパルス数（スイッチング回数）を決定する条件を示した説明図である。パルス数決定部１３では、出力周波数に対し、Ｆ１～Ｆ６の６つの閾値を用いて７つの領域に分け、それぞれの周波数領域において、最適なスイッチング方式、スイッチング回数（パルス数）を選択できるようにしている。
　まず、出力周波数指令値Ｆｃが０から周波数Ｆ１までの間では固定の周波数で生成したキャリア（三角波）と指令値を比較してＰＷＭを生成する非同期ＰＷＭを選択する。出力周波数が低い時は、１周期の時間が長いため、スイッチング速度が遅い素子でも１周期の間に、より多い回数のスイッチングができるため、トルクリプルおよび高調波が少なくなる。
　出力周波数指令値ＦｃがＦ１より高くなり、電気角１周期内のスイッチング回数が少なくなると、出力周波数の整数倍のキャリア（三角波）と指令値を比較することにより電気角１周期に同期したＰＷＭを生成する同期ＰＷＭ方式によるパルス生成を選択する。本実施の形態１では閾値Ｆ２までは、パルス数は、１３パルス以上になるようにキャリア周波数を設定する。
　出力周波数指令値Ｆｃが閾値Ｆ２より高い領域では、出力周波数に同期ＰＷＭと同じく、出力周波数に同期し、かつ、低次高調波を低減する低次高調波低減ＰＷＭを出力する。Ｆ２＜Ｆｃ≦Ｆ３の領域では基本波半周期でのパルス数Ｐｎｕｍは９パルス、Ｆ３＜Ｆｃ≦Ｆ４では７パルス、と順番にパルス数を減らしていき、Ｆ６より高い領域では半周期内のパルス数Ｐｎｕｍが１になる。
　パルス数切替部１４は、パルス数決定部１３で決まるパルス数Ｐｎｕｍが変化すると、切替移行期間を設けて、インバータ４の出力電圧位相（ｔｈ）が予め定めた位相になった時に、スイッチングパターン決定部１２から読み出すスイッチングパターンを切り替える切替指令１５をスイッチングパターン決定部１２に出力する。
　スイッチングパターン決定部１２は、例えば図３で示す、予め定めたパルス数Ｐｎｕｍ別に、予め定めた変調率ｍの大きさ毎に、スイッチング素子６をオンオフ駆動するタイミングであるスイッチング位相を特定するスイッチングパターンを予め演算により求め、変調率ｍおよびパルス数Ｐｎｕｍ毎に記憶している。この演算は、要求される変調率ｍを実現し、かつ、高調波成分を低減するスイッチングパターンを求めるものである。スイッチングパターンおよびその演算の方法は後段で詳細に説明する。
　ゲート信号生成部１６は、変調率演算器１１からの変調率ｍとパルス数決定部１３からのパルス数Ｐｎｕｍとに対応するスイッチングパターンをスイッチングパターン決定部１２から読み出し当該スイッチングパターンと出力電圧位相（ｔｈ）とに基づきスイッチング素子６をオンオフ駆動するゲート信号１７を生成する。
　図４は、電力変換装置２のハードウェア構成を示すブロック図である。制御部１０はハードウエアとして、プロセッサ３０１、記憶装置３０２、スイッチングパターン記憶装置３０３を備えている。記憶装置３０２では制御部１０のプログラムが予め記憶される。プロセッサ３０１は記憶装置３０２で記憶される機能プログラムを実施するものである。このプロセッサ３０１により、制御部１０内の変調率演算器１１、スイッチングパターン決定部１２、パルス数決定部１３、パルス数切替部１４およびゲート信号生成部１６が実現される。スイッチングパターン記憶装置３０３は、プロセッサ３０１で実行するプログラムにより、スイッチングパターン決定部１２が決定したスイッチングパターンを記憶するものであり、機能プログラムの実行中に記憶しても良いし、起動時に記憶しても良い。
　図４に示すように、インバータ４の各部の電圧、電流を検出するセンサ群（１９、２０ｕ、２０ｖ、２０ｗ）である電圧・電流検出部１８からの情報に基づいて、プロセッサ３０１の演算処理により、インバータ４のスイッチング素子６をオンオフ駆動するゲート信号１７が生成される。
　次に動作について説明する。スイッチング素子６のオンオフ駆動に基づくインバータ４自体の動作は周知であるのでその説明は省略し、ここでは、制御部１０、特に、本願では重要な、スイッチングパターン、およびスイッチングパターン決定部１２でのスイッチングパターンの演算方法を中心に説明する。
　図５は、パルス数Ｐｎｕｍ＝３の場合における、５レベルインバータ４の単相分の出力電圧波形と、直列接続された２つのスイッチングレグ８ａ（以降レグＡと称する）、およびスイッチングレグ８ｂ（以降レグＢと称する）の出力電圧波形との関係を模式的に示したものである。図５は、１周期（２π）にわたるパルス電圧波形を示し、２つのレグＡ、およびレグＢの出力電圧を加算することで、図５の最上段に示す、総パルス数＝Ｐｎｕｍ（３）×レグ直列段数（２）＝６で動作する、５レベルインバータとしての単相分出力電圧波形となる。ただし、直流電圧源の電圧を２Ｅとして、各電圧を示している。
　正負波形の対称性を補償する必要から、スイッチング素子６をオンまたはオフさせるタイミングであるスイッチング位相として、図に示すように、レグＡでは、th1a、th2aおよびth3a、レグＢでは、th1b、th2bおよびth3bを決めると、それぞれの出力波形、従って、５レベルインバータの出力電圧波形が決定される。即ち、スイッチングパターンは、これら６個のスイッチング位相th1a、th2a、th3a、th1b、th2b、th3bを特定するもので、このスイッチングパターンによりインバータ４の出力電圧波形が特定される。
　ここで、本願のスイッチングパターンを得るスイッチングパターン決定部１２の構成および動作の理解を容易とするため、先ず、課題の欄で引用して紹介した特許文献１による方法を比較例１として説明する。なお、同特許文献１では、特に、制御の構成を示す図面に基づく説明はされていないが、ここでは、本願との対比を明確にして比較例とするため、敢えて、本願のスイッチングパターン決定部１２に相当する制御構成を想定し作成した図５に基づいて比較例を説明する。
　ここで、特許文献１あるいは特許文献２に記載されている低次高調波を低減するスイッチングパターンを得るスイッチングパターン決定部１２では、パルス数と変調率、出力周波数で決まる時系列のスイッチングパターンを周波数変換し、フーリエ級数により出力電圧基本波の振幅とその整数倍の周波数成分の振幅とを三角関数とスイッチング位相（０～２π（rad））で表現する式を用いて、変調率振幅を確保し、かつ特定次数の高調波を消去するスイッチング位相群であるスイッチングパターンを求めている。
　次に、フーリエ級数を用いてスイッチングにより出力される電圧波形の周波数と振幅を定義する方法について説明する。各スイッチングレグが出力する出力電圧波形はパルス数に関係なく、各相が１２０°対称で、１/４周期、１/２周期で対称性を持つ波形とするため、含有高調波電圧は整数次だけとなり、偶数次と３倍数次は理論上発生しない。そのため、基本波の次数を１とし、発生する高調波次数をｎとすると、ｎ＝６ｈ±１であらわされる（ｈは１以上の整数）。従って、次数ｎは、５、７、１１、１３、１７、１９、２３、２５、２９、３１、３５、３７・・・のような数値を取る。
　例えば、図５で示したような、パルス数Ｐｎｕｍ＝３で、変調率ｍの確保と、５、７、１１、１３次の高調波成分の消去とを実現するスイッチングパターンを求める場合、式（２）のような連立方程式を用いる。この式は、特許文献１の式（４）同じ式である。
Figure JPOXMLDOC01-appb-M000002
　式（２）において、第１段目は、レグＡのスイッチング位相th1a、th2a、th3aと変調率ｍとの関係を規定する式、第２段目は、レグＢのスイッチング位相th1b、th2b、th3bと変調率ｍとの関係を規定する式である。
　さらに、パルス数とインバータ４の１相当たりのスイッチングレグの段数から出力電圧の基本波半周期に与えるスイッチング位相の数を計算し、消去できる高調波次数の種別数を決定する。ここでは、スイッチング位相の数は、総パルス数＝パルス数Ｐｎｕｍ×２段＝６になり、連立方程式の自由度は６となる。
　そして、式（２）の第１、第２段目の式では、レグＡ、およびレグＢで出力する電圧振幅の配分が均等となるようスイッチングレグの段数毎に変調率（基本波振幅）の配分を設定したため、消去できる高調波次数の種別数は６－２＝４となる。
　これを受けて、低次から順次、５次、７次、１１次、１３次の４つの高調波成分を０とする、式（２）の第３～第６段目の式が設定される。変調率で表される基本波振幅をレグＡ、およびレグＢで均等に配分する式（２）の第１、第２段目の式、および高調波として低次から５、７、１１、１３次の４つの高調波成分を０とする、式（２）の第３～第６段目の式とからなる、６元の連立方程式を解くことで、スイッチングパターンを特定する６個の変数、即ち、スイッチング位相（ｔｈ１ａ～ｔｈ３ｂ）を算出する。
　上記式（２）により求めたスイッチングパターンの例を、比較例１によるスイッチング位相として図６Ａおよび図６Ｂに示す。但し、変調率ｍについては０．０１刻みで算出し、その間は線形補完している。変調率０．７２の場合の各相のレグＡおよびレグＢの３レベルインバータの出力電圧波形をそれぞれ図７Ａおよび図７Ｂに示す。図７Ａにおいて、隣り合うスイッチング位相th1aとth2aの間隔、すなわちレグＡのパルス幅が0.082radと短いため、大容量インバータのスイッチング素子として用いられるＧＴＯなどはスイッチングに追従できずに出力電圧が大きく歪んでしまう。
　そこで、次式（３）として示す、特許文献１の式（５）のように、変調率を確保するための、２つのレグＡ、およびレグＢの負担均一化の条件を緩和してスイッチングパターンを求めることにより、高調波を消去する次数種別数を維持したまま、位相差（th2a－th1a）＝thlimの条件を確保することができる。
Figure JPOXMLDOC01-appb-M000003
　式（３）中のthlimは、スイッチング素子の特性により予め決定するパルス幅であり、２倍のスイッチング電圧が発生することを防ぐために確保するパルス幅である。ここではthlim=0.116(rad)とした。なお、パターンの求め方はこの限りではないことは言うまでもない。比較例２として、式（３）により求めたスイッチングパターンによる変調率０．７２でのレグＡおよびレグＢの出力電圧波形を、それぞれ図８Ａおよび図８Ｂに示す。スイッチング位相の間隔であるパルス幅th2a- th1a = thlim = 0.116radが確保されており図７Ａに示したパルス幅th2a- th1aよりも大きいことが確認できる。th2a- th1aのパルス幅を確保するように式（３）で求めた、変調率毎のスイッチングパターンの例を比較例２によるスイッチングパターン例として図９Ａおよび図９Ｂに示す。
　比較例２として以上のようにして求めたスイッチングパターンは、少ないスイッチング回数でも低次高調波を低減できるため、モータ駆動時のトルクリプルを低減する効果が高い。しかしながら、負荷運転時には、直流電圧を分圧する正極側コンデンサと負極側コンデンサを充電または放電する電流量にアンバランスが生じ、正極側と負極側の電圧差が拡大して中性点電位が変化することにより、出力電圧が正負非対称になり、結果としてトルクリプルが増える課題がある。
　一般的に、中性点クランプ式の３レベル以上のインバータでモータを負荷運転した時に直流入力側の正極側コンデンサ５ａの電圧と負極側コンデンサ５ｂの電圧は、インバータ４と直流入力側の２つのコンデンサの接続点（Ｃ電位点、中性点）との間の電流である中性点電流により充放電されて増減する。中性点電流は、相電圧を出力する３レベルスイッチング回路のレグのどれか１つが正極（Ｐ電位）側と、負極（Ｎ電位）側の両方をＯＦＦして、正極側コンデンサ５ａと負極側コンデンサ５ｂの接続点の電位である中性点電位（Ｃ電位）を出力し、他のレグの１つ以上が正極（Ｐ電位）側か負極（Ｎ電位）側のどちらかの回路をＯｎして、回路の出力がＰ電位（正極電位）、もしくはＮ電位（負極電位）になっている時に流れる。
　この電流は、相電流の±１倍で、その符号は各スイッチング回路のＯｎ/Ｏｆｆの組合せによって決まる。電圧は正負対称でかつ、正極側、負極側それぞれにおいて左右対称（正極側では位相９０度に対して０度側と１８０度側が対称、負極側では位相２７０度に対して１８０度側と３６０度側が対称）な形であり、負荷電流が電圧に対して位相遅れが少ない高力率な状態であれば、中性点電流もほぼ正負対称になり、コンデンサ電圧差への影響は少ない。しかし、誘導機駆動時など力率が低い場合、負荷電流は出力電圧に対してずれてしまう。このため、電圧出力時のスイッチング状態で電流の正負とゼロが決まる中性点電流は左右対称で、正負対称な電流波形ではなくなり、２つのコンデンサを充電、もしくは放電する電流量の不平衡の影響でコンデンサ電圧差が拡大する。
　図１０は実施の形態１の５レベルインバータの回路と、代表として、Ｕ相回路における正極側コンデンサ５ａ、および負極側コンデンサ５ｂから成る直流入力側における正極電位点（Ｐ）、負極電位点（Ｎ）、中性点（Ｃ）と、中性点電流icuの場所と向きを示した模式図である。それぞれのスイッチングレグは、Ｐ電位、Ｎ電位、Ｃ電位のいずれかを出力する。図１１は、インバータ４のうちＵ相回路における、２個のスイッチングレグ８ａ（レグＡ）、スイッチングレグ８ｂ（レグＢ）の出力電位の組み合わせと、Ｕ相回路が出力する相電圧、中性点電流icuの関係を示した表である。図１２の表は、図１１の表のうち、中性点電流icuが流れるレグＡ、レグＢの出力電位（Ｐ、Ｃ、Ｎ）の組み合わせと、その時の中性点電流icuとＵ相電流iuの関係、および正極側コンデンサ５ａの電圧Vpcと負極側コンデンサ５ｂの電圧Vcnの差Vdiffの増減関係について示した表である。
　図１１、図１２の表に示すように、Ｕ相回路において、レグＡ、レグＢのどちらか片方がＣ電位で片方がＰ電位かＮ電位を出力し、単相出力電圧が直流電圧２Ｅの半分である±１Ｅの時、中性点電流icuが流れる。icuの向きは、レグＢがＣ電位を出力している時は、Ｕ相電流iuと同じ（＋１倍）、レグＡがＣ電位の時はＵ相電流iuの逆向き（－１倍）となる。
　図１２に示すように、直流入力側の正極側コンデンサ５ａの電圧、すなわちＰ－Ｃ間電圧Vpcと、負極側コンデンサ５ｂの電圧、すなわちＣ－Ｎ間電圧Vcnの差Vdiff＝Vpc-Vcnは、中性点電流icuが正の時、正極側コンデンサ５ａを放電もしくは負極側コンデンサ５ｂを充電して減少し、中性点電流icuが負の時、正極側コンデンサ５ａを充電、もしくは負極側コンデンサ５ｂを放電して増加する。正極側コンデンサ５ａ、負極側コンデンサ５ｂのどちらが充電または放電されるかは、二つのスイッチングレグのうち１つがＰ電位、Ｎ電位どちらの電圧を出力するかによる。
　図１３は、図１１、図１２の表の動作の一例を、基本波１周期（電圧位相０°～３６０°(０～２πrad)）にわたって示すタイムチャートである。図１３は、パルス数Ｐｎｕｍ＝３の時の低次高調波低減５レベルインバータのＵ相の動作の一例を示したものである。５レベルのＵ相ＰＷＭ電圧は、スイッチング位相th1a、th2a、th3aにより生成された３レベルのレグＡの出力電圧と、スイッチング位相th1b、th2b、th3bにより生成された３レベルのレグＢの出力電圧とを合成したものとなる。これに対し、電流センサ１９により検出した負荷電流（Ｕ相電流iu）は、力率１で制御されていて、電圧に対し位相遅れがないとすると、図１３に示すように、レグＡかレグＢどちらかのみがＯｎされている時に、他方のレグがＣ電位出力時に、中性点電流icuが流れ、その値は、レグＢの出力がＣ電位になると相電流の＋１倍、レグＡの出力がＣ電位になると相電流の－１倍となる。
　まず、図１３に示すように、電圧位相０°～１８０°では単相出力電圧は正になり、レグＡの出力がＰ電位でレグＢの出力がＣ電位の組み合わせで中性点に流入する中性点電流はＵ相電流と同じ符号、すなわち正になる。逆に、レグＡの出力がＣ電位でレグＢの出力がＰ電位の時、中性点電流icuはＵ相電流の－１倍で負となる。レグＡの出力がＰ電位、レグＢの出力がＣ電位で中性点電流icu＞0の時は、正極側コンデンサ５ａが放電してコンデンサ電圧差Vdiffが減少し、逆にレグＡの出力がＣ電位、レグＢの出力がＰ電位で中性点電流icu＜0のときは、正極側コンデンサ５ａが充電してVdiffが増加する。スイッチング位相th1a～th3a、th1b～th3bでコンデンサ電圧の増減を説明すると、スイッチング位相区間th2a-th1a、およびth3b-th2bではコンデンサ電圧差Vdiffが減り、スイッチング位相区間th3a-th1bではVdiffが増える。９０°～１８０°については９０°に対して０°～９０°の対称となる。
　電圧位相１８０°～３６０°では、Ｕ相出力電圧、Ｕ相電流は負になり、レグＡの出力がＮ電位でレグＢの出力がＣ電位の組み合わせで中性点電流はＵ相と同じく負になる。この時中性点電流icu＜0のため、負極側コンデンサ５ｂを放電してコンデンサ電圧差Vdiffが増える。同様に、レグＡの出力がＣ電位でレグＢの出力がＮ電位の場合、中性点電流icuはＵ相電流iuの－１倍でicu>0になるため、負極側コンデンサ５ｂを充電してコンデンサ電圧差Vdiffが減る。よって、電圧位相１８０°～２７０°ではスイッチング位相区間(π+ th2a)- (π+ th1a)、(π+ th3b)-(π+ th2b)ではコンデンサ電圧差Vdiffが増え、(π+ th3a)- (π+ th1b)ではVdiffが減る。２７０°～３６０°については、２７０°に対して１８０°～２７０°の対称となる。
　力率が高くて電流が正側、負側で左右対称かつ正負対称であれば、電気角１周期でコンデンサ電圧差の増減はほぼなくなりコンデンサ電圧差は小さく保たれるが、力率が悪いと、電流位相が電圧に対し遅れて、電圧位相０°と１８０°前後で、電圧と負荷電流の正負が違ってしまうため、中性点電流も出力電圧の正側、負側でそれぞれ左右対称ではなくなる。また、制御周期が短く、周波数、変調率が電気角１周期内で変わると電流自体が正負非対称になり、１周期でコンデンサ電圧差が出てしまう。特にコンデンサ電圧差Vdiffの増加するスイッチング位相区間の位相幅と減少するスイッチング位相区間の位相幅の差が大きいと、正負非対称、左右非対称で力率の悪い電流の場合は、このVdiffの増加または減少するスイッチング位相区間の位相幅のアンバランスと電流の非対称の影響でコンデンサ電圧差Vdiffが拡大してしまう。
　比較例２として示した、式（３）により導出した図９Ａおよび図９Ｂの３パルス×２のスイッチングパターンにおいて、変調率ごとに、上記のVdiffが増減するスイッチング位相区間の位相幅の差、すなわちスイッチング位相区間th1b-th1aとth3b-th2bの和とth3a-th1bとの差を求め、これを変調率0.1～1.2まで0.01刻みでグラフ化したものが図１７において点線で示すグラフである。図１７の点線で示すグラフのように、変調率0.6以上で、コンデンサ電圧差を減少させるスイッチング位相区間の位相幅と増加させるスイッチング位相区間の位相幅との差は大きく増えている。
　また、この図１７において点線のグラフに示される比較例２におけるVdiffの増減スイッチング位相区間の位相幅の差は、変調率が少し変動するだけで大きく変動している。図１８における点線のグラフは、比較例２における３×２パルスでコンデンサ電圧差Vdiffの減少するスイッチング位相区間と増加するスイッチング位相区間の位相幅の差の、変調率0.01刻みでの変動を示したものである。中高変調率域で上記の増減区間の位相幅の差は変調率0.01刻みで大きく変動していることがわかる。この変調率域では、負荷運転時、力率が悪いと変調率が微小に変動する場合であっても、通常の制御では、コンデンサ電圧差が増減する影響を与えるスイッチング位相区間の位相幅の差が大きく変動して、アンバランスになりやすい状態であることがわかる。
　このような問題を回避する、すなわち、正極側コンデンサ５ａの電圧と負極側コンデンサ５ｂの電圧が平衡となるためには、低次高調波低減ＰＷＭを高調波低減およびスイッチングに必要な最小パルス幅を確保するだけでなく、コンデンサ電圧差が増加する区間と減少する区間の位相幅の差が予め定めた閾値内に小さくなるスイッチング位相を設計する必要がある。以下、比較例２に対して、正極側コンデンサ５ａの電圧と負極側コンデンサ５ｂの電圧とを平衡させる、本願の実施の形態１による電力変換装置を説明する。ここでは、特許文献１に記載の方法を基にしてコンデンサ電圧を平衡させる方法を検討する。式（３）に対し、高調波の条件を１つ緩和して、スイッチング位相差条件　th2a-th1a=thlimと、上記のVdiff増減区間の位相幅の差を規定する条件　|th2a-th1a＋th3b-th2b-(th3a-th1b)|≦thlim_saを成立させる。
Figure JPOXMLDOC01-appb-M000004
　式（４）では、式（２）に対し、２つのスイッチングレグ、レグＡおよびレグＢの基本波振幅の負担均一化の条件と１３次高調波消去の条件を緩和している。よって、基本波振幅を定義する式は第１段のみとなり、第２段から第４段までの式は５、７、１１次の３種類の次数の高調波成分を０にする式、第５段はレグＡが出力するパルスについて、スイッチング素子の特性により予め定めたパルス幅thlimを確保する式、第６段は直流入力側のコンデンサ電圧差Vdiffを増加させるスイッチング位相区間と減少させるスイッチング位相区間の位相幅の差を予め定めた値thlim_sa以下にする式とし、この６元の連立方程式を解くことにより６つのスイッチング位相（th1a～th3b）を算出する。
　スイッチングパターン決定部１２において式（４）の演算を行い、例えば変調率ｍごとにスイッチングパターンを求めて記憶する。電力変換装置を動作させるときは、例えば、変調率演算器１１において出力電圧指定Ｖｐと直流電圧源の電圧Ｖｄｃから求めた変調率ｍに基づいてスイッチングパターンを読み出し、読み出したスイッチングパターンを用いて、ゲート信号生成部１６において各スイッチング素子のゲート信号１７を生成する。生成したゲート信号１７をインバータ４に送って各スイッチング素子をオンオフ駆動することにより、正極側コンデンサと負極側コンデンサの電圧差が拡大せず、５次、７次、１１次の特定の３種類の高調波成分が低減された動作とすることができる。
　上記では、Ｐｎｕｍ＝３パルスの場合を例に説明したが、スイッチングパターン決定部１２においては、その他の予め定めたパルス数についても、パルス数に対応してスイッチングパターンに含まれるスイッチング位相の数を決定してスイッチングパターンを求め、予め定めた範囲のパルス数Ｐｎｕｍ毎に予め定めた範囲の変調率ｍについてスイッチングパターンを記憶しておく。電力変換装置の動作時には、パルス数決定部１３において決定したパルス数Ｐｎｕｍおよび変調率演算器１１において求めた変調率ｍに対応したスイッチングパターンを、スイッチングパターン決定部１２から読み出して、ゲート信号生成部１６において各スイッチング素子６をオンオフ駆動するゲート信号を作成することができる。
　以上のように、実施の形態１の電力変換装置では、スイッチングパターン決定部１２において、予め定めた範囲の変調率および予め定めた範囲のパルス数Ｐｎｕ毎に、変調率の確保と、インバータの出力電圧の各次高調波成分の消去と、予め定めた隣り合う前記スイッチング位相の位相差の予め定めた値以上の確保と、基本波半周期における、インバータから中性点に電流が流れるスイッチング位相の区間について、正極側コンデンサと負極側コンデンサの電圧差が増加する区間の位相幅と減少する区間の位相幅との差が予め定めた値以下となることと、を条件として演算することにより、スイッチングパターンを決定するようにした。このため、各次数の高調波を抑制しつつ、正極側コンデンサ５ａの電圧と負極側コンデンサ５ｂの電圧との差の拡大を抑え、両電圧を平衡させることができる。
実施の形態２．
　特許文献１に記載の方法を基に、スイッチングパターンを式（４）により演算して求める場合、スイッチング位相の数で自由度が決まってしまう。このため、コンデンサ電圧差Vidffに影響を与えるスイッチング位相区間の位相幅の差などの条件が成立する式を加えるには、自由度の１つを追加する条件に与える必要がある。結果として元々の基本波振幅あるいは高調波成分を規定する式を緩和しなくてはならず、高調波を低減できる範囲が狭くなる問題がある。
　そこで本実施の形態２では、正極側コンデンサ５ａの電圧と負極側コンデンサ５ｂの電圧とを平衡させるよう、コンデンサ電圧差Vdiffが増加するスイッチング位相区間と減少するスイッチング位相区間の位相幅の差が小さいスイッチングパターンを得るために、式（４）によるよりも高次の次数までの高調波全体が低減されるように連立方程式を設定する。その連立方程式を解くことにより、パルス数によって低減したい高調波の次数種別の数が直接制限されず、比較的少ないパルス数Ｐｎｕｍであっても、出力電圧における、次数の種別数が総パルス数以上の高調波成分を低減できるスイッチングパターンを求める方法を提案する。
　具体的には、高調波成分をより高い次数の高調波までの２乗和を関数として定義し、この関数と、レグＡとレグＢで規定される基本波の振幅（＝変調率）の配分、スイッチング可能な最小パルス幅thlimの確保、コンデンサ電圧差Vdiffを増加させるスイッチング位相区間の位相幅と減少させる区間の位相幅の差を予め定めた値thlim_saにするなどの制約条件を定義した複数の関数と、合成した評価関数を作り、その最小解を解くことにより、複数の制約条件式があることで自由度が限られている場合でも高調波を低減するスイッチングパターンを算出することができる。
　図１４に、上記の特徴を持つスイッチングパターン決定部１２の内部構成例を示す。図１４において、スイッチングパターン決定部１２は、変調率確保部１２１、高調波低減部１２２、関数合成部１２３、スイッチング位相算出部１２４、スイッチングパターン記憶部１２５、スイッチング位相差限定部１２６、コンデンサ電圧差限定部１２７、とを備えている。図４に示したように、スイッチングパターン決定部１２はプロセッサ３０１にて実現されるものであるが、スイッチングパターン決定部１２内のスイッチングパターン記憶部１２５についてはスイッチングパターン記憶装置３０３にて実現される。
　先ず、変調率確保部１２１は、変調率を確保するための関数であって、変調率、パルス数およびスイッチングレグ段数に基づき、インバータ４の出力波形の基本波成分と変調率とを関係づける第１関数ｆを定義する。具体的には、式（５）、式（６）に示すように、レグＡ（スイッチングレグ８ａ）およびレグＢ（スイッチングレグ８ｂ）のそれぞれについて、スイッチング位相と変調率との関係を規定する第１関数のサブ関数である関数f1(th1a,th2a,th3a)および関数f2(th1b,th2b,th3b)を定義する。
　次に、高調波低減部１２２は、式（７）に示すように、高調波を低減するため、各スイッチング位相thiと、各次高調波要素の加算値として、インバータ４の出力波形の各次高調波成分にそれぞれ重み付け係数ｗ（ｋ）（ｋ＝ｋ１～ｋｊ）を乗算した値の二乗和との関係を規定した、各スイッチング位相thiを変数とする第２関数Y(thi)を定義する。式（７）において、ｋは低減対象の高調波次数を表し、ここでは、５次、・・・、２５次の、合計８個の種別の次数を対象としているが、これらに限られることはない。どの高調波も一律に低減する場合は、重み付け係数ｗ（ｋ）は全て１になるが、特定の次数をより低減したい場合にこの重み付けｗ（ｋ）を次数に応じて変えるとよい。
　これに加えて、スイッチング位相差限定部１２６は、スイッチング位相差の下限値（thlim）を設定するため、式（８）に示すように、隣り合うスイッチング位相th1aとth2aとの位相差を規定する第３関数Ｐを設定する。
　更に、コンデンサ電圧差限定部１２７では、式（９）に示すように、正極側コンデンサ５ａと負極側コンデンサ５ｂの電圧差Vdiffが増加するスイッチング位相区間の位相幅と減少するスイッチング位相区間の位相幅との差、、すなわち位相幅th2a-th1aとth3b-th2bの和とth3a-th1bとの差を規定する第４関数Ｑを設定する。
Figure JPOXMLDOC01-appb-M000005
　更に、関数合成部１２３は、式（１０）に示すように、変調率及び、スイッチング位相差の下限値（thlim）の確保と、更にコンデンサ電圧差Vdiffを増加させるスイッチング区間の位相幅と減少させるスイッチング区間の位相幅の差を上限値（thlim_sa）内に抑えて、かつ各次高調波成分に係る上述した二乗和を低減する条件を同時に成立させるスイッチング位相を求めるために、第１関数ｆと第２関数Ｙの自由度（変数としてのスイッチング位相thiの数が相当し、ここでは６個の変数）に更に１以上の追加変数を付加して自由度を増やして第３関数Ｐ、第４関数Ｑの自由度を確保した評価関数Ｘを定義する。具体的には、式（７）に示す関数Y(thi)に対し、式（５）、式（６）に示す関数f１(th1a,th2a,th3a)および関数f2(th1b,th2b,th3b)、式（８）に示すスイッチング位相差を示す関数P(th1a,th2a)、Vdiffの増加するスイッチング区間の位相幅と減少するスイッチング区間の位相幅の差を規定する関数Q(th1a,th1b,th2b)に、それぞれ未知の重み付け変数α１、α２、β、γを追加変数として乗算した値との和である、各スイッチング位相thiおよび重み付け変数α１、α２、β、γを変数とする評価関数X(thi,α1,α2,β,γ)を定義している。なお、評価関数Ｘは、高調波電圧成分をあらわす関数Ｙにもさらなる追加変数を乗算した形にしてもよい。
Figure JPOXMLDOC01-appb-M000006
　この評価関数X(thi,α1,α2,β,γ)に対して、１０個の変数α1、α2、β、γ、th1a～th3bの偏微分を取り、γの偏微分以外は全て０と置き、γの偏微分は０以下とする、式（１１）に示す１０元連立方程式を、例えば、Ｎｅｗｔｏｎ法を用いて解く。すなわち、評価関数Ｘを最小化する演算を行う。この演算により、要求された変調率ｍを確保するとともに、多くの次数の高調波電圧成分の総合的な値を最小としつつ、正極側コンデンサの電圧と負極側コンデンサの電圧がバランスするスイッチングパターンを得ることができる。
Figure JPOXMLDOC01-appb-M000007
　そして、この式（１１）を解くことにより、要求された変調率ｍを２つのスイッチングレグ８ａおよびスイッチングレグ８ｂで均一に負担し、隣り合う２つのスイッチング位相間の必要な位相差thlimを確保しつつ、負荷運転時に正極側コンデンサ５ａ、負極側コンデンサ５ｂの電圧差Vdiffが増減するスイッチング区間の位相幅の差がthlim_sa以下になるとともに、多くの次数（本実施の形態ではパルス数３パルス×２で最高次数は２５次）の高調波電圧成分の総合的な値を最小とするスイッチングパターンを求めることができる。
　このようにして変調率毎に求めたスイッチング位相（スイッチングパターン）をグラフ化したものが図１５Ａおよび図１５Ｂである。変調率によるスイッチング位相の変動は、従来の式（３）により算出された比較例２による図９Ａ、図９Ｂに示すスイッチングパターンに比べてより少なく、滑らかになっている。
　図１６Ａ、図１６Ｂに、式（１１）を解くことにより導出した図１５Ａ、図１５Ｂのスイッチングパターンのうち、スイッチング位相の最小幅を確保した変調率０．７２での５レベルインバータの２つのスイッチングレグ８ａ（レグＡ）、スイッチングレグ８ｂ（レグＢ）の出力電圧波形を示している。図１６Ａに示すように、図８Ａと同様、レグＡのスイッチング位相th1aとth2aの間はthlim=0.116radが確保された波形となっている。
　式（１１）で求めた図１５Ａおよび図１５Ｂに示す３パルス×２のパルスパターンにおいて、変調率ごとに、上記のVdiffが増減するスイッチング位相区間の位相幅の差、すなわちスイッチング位相区間th1b-th1aとth3b-th2bの和とth3a-th1bとの差を求め、これを変調率0.1～1.2まで0.01刻みでグラフ化したものが図１７および図１８において実線で示すグラフである。比較例２よる点線で示すグラフとは異なり、図１７の実線で示すように、Vdiffが増減するスイッチング位相区間の位相幅の差、すなわち増減区間幅の差はどの変調率でも±0.05rad以内に収まっており、図１８の実線で示すように、変調率0.01ごとの増減区間幅の差の変動も±0.02rad未満と、比較例２のスイッチングパターンの1/6未満に低減されている。
　図１９および図２０は、それぞれ、５ベルインバータに図９Ａおよび図９Ｂに示す比較例２によるパルスパターン、図１５Ａおよび図１５Ｂに示す実施の形態２によるパルスパターン、を記憶させて、誘導モータを同じ負荷、速度で駆動したときの、速度（インバータ、誘導モータ）、モータ出力トルク、各相の正極側と負極側のコンデンサ電圧差ＰＣ－ＣＮ、Ｕ相の正極側と負極側のコンデンサ電圧和ＰＣ＋ＣＮ（Ｖｄｃ）、正極側コンデンサ電圧（ＰＣvoltage）と負極側コンデンサの電圧（ＣＮvoltage）の各相平均値の波形を示したものである。誘導モータの速度は57.7Hz、変調率は0.72で、負荷を9400N.mまで上げている。インバータはＶ/ｆ制御を行っており、インバータの出力電圧指令値（Ｖｐ）は、式（１２）のように決まる。
Figure JPOXMLDOC01-appb-M000008
　出力周波数指令値Fcに固定ゲインKvfを乗じたものを出力電圧指令値（相電圧振幅）Ｖｐとしている。Ｖｐは、式（１）に示した変調率ｍの指令として、インバータ４に与えている。制御部１０では、モータのトルク振動を抑えるため、電流の時系列での変動分を用いて出力周波数指令値Fcの補正を行っており、時系列で周波数Fc、変調率0.72前後で微小に変動する。負荷が上がると図９Ａおよび図９Ｂに示す比較例のパルスパターンを用いた場合、図１９の３段目のチャートに示すように、中性点電圧センサ２０ｕ、２０ｖ、２０ｗで検出した各相の正極側と負極側のコンデンサ電圧差Vdiff（＝ＰＣ－ＣＮ）が大きく増加／減少する。定格のコンデンサ電圧は正極側、負極側それぞれ2500Vであるが、コンデンサ電圧差Vdiffはこの定格の電圧以上まで大きく拡大し、図１９の２段目のチャートに示すようにモータ出力トルクのリプルも大きくなる。一方、本実施の形態２で開示した方法により算出した図１５Ａおよび図１５Ｂで示すパルスパターンを用いた場合の動作を示す図２０では、例えば３段目のチャートに示すように、正極側、負極側のコンデンサ電圧差ＰＣ－ＣＮは図１９の３段目のチャートに比較して大幅に低減され、両電圧が平衡しており、２段目のチャートに示すように、モータ出力トルク変動も図１９に比べて大幅に低減されていることがわかる。
　以上のように、低次高調波低減ＰＷＭの設計において、直流入力側の正極側コンデンサ電圧と負極側コンデンサ電圧の差に影響を与えるスイッチング位相区間の位相幅に着目し、電圧差Vdiffが増加するスイッチング位相区間の位相幅と減少するスイッチング位相区間の位相幅の差が小さくなるように設計することにより、高負荷で力率が悪く電流が正負非対称になる場合においても、正極側コンデンサと負極側コンデンサの電圧が不平衡になりにくく、直流側回路に起因するトルクリプルを低減できるＰＷＭを得ることができる。
　非同期ＰＷＭ、同期ＰＷＭなど指令値との比較によってスイッチング位相が決まるＰＷＭの場合、上述したようなコンデンサ電圧差を考慮した位相補正は難しい。一般に、三角波比較のＰＷＭで正極側と負極側のコンデンサ電圧差を低減する方法としては、三相の電圧指令値に対し、電圧差を低減する方向へ直流成分の補正をするのが一般的で、この方法によれば、低次高調波の変動が大きくなることは否めない。これに対し、本実施の形態２で開示する方法によれば、少ないスイッチング回数による低次高調波を低減でき、低次高調波低減ＰＷＭの利点を損なうことなく、正極側と負極側のコンデンサ電圧差を低減できる。
実施の形態３．
　本実施の形態１および実施の形態２では、３レベルのスイッチングレグを各相２つずつ直列に接続して５レベルのＰＷＭを出力する５レベルインバータでの低次高調波低減ＰＷＭについて、直流入力側のコンデンサ電圧差が負荷運転時に拡大しにくいスイッチング位相を決定する方法について述べたが、３レベルインバータあるいは２レベルスイッチング回路を複数段組み合わせて多段電圧を出力するマルチレベルインバータにおいても同様の方法が適用できる。
　図２１は実施の形態３による電力変換装置として、３レベルインバータの回路構成を示したものである。５レベルインバータと異なり、直流電源１が１つで、１つの直流入力に、各相の３レベルスイッチングレグがそれぞれ各相１つずつ接続されている。５レベルインバータと同様に３相のスイッチング回路のいずれかがＣ電位を出力してからＣ電位に中性点電流icが流れる時に、正極側コンデンサ５ａもしくは負極側コンデンサ５ｂが充放電され、正極側コンデンサ５ａと負極側コンデンサ５ｂの電圧差が増減する。
　インバータ４からモータ３へのｕ、ｖ、ｗ三相の出力はスイッチング状態に応じてそれぞれＰ電位、Ｃ電位、Ｎ電位の何れかになる。（ｕ相電位、ｖ相電位、ｗ相電位）のように空間ベクトルを表記すると、図２２のようになる。今、三相平衡であるとすれば、図２２の網掛け部分について検討すればよい。図２３に、空間ベクトルとそのとき中性点電流icに流れる電流との対応表を示す。ただし表記内の電流iu、iv、iwは、iu + iv + iw = 0 の関係が成り立っている。ＰＣ間とＣＮ間の電圧の差をVdiff  と表すとき，Vdiff = 0 になることが望ましい。図２２のベクトル図と図２３の表 から，ic > 0 の場合，Vdiff が減少し，ic < 0 の場合，Vdiff が増加する。例えばベクトルＣＮＮではic = -iu > 0 のとき負極側コンデンサ５ｂを充電してVdiff が減少し，ic = -iu < 0 のとき負極側コンデンサ５ｂを放電してVdiff が増加する。
　各ベクトルをとるときに流れる中性点電流icは図２２に示したとおりである。図２２の網掛け部分のベクトルのうち、Vdiff を変化させるものを図２４の表に示す。ここで、ＣＮＮとＰＣＣは同じ線間電圧を出力するが、Vdiff の増減は逆である。ＣＮＣとＰＣＰについても同様である。
　Vdiffが大きく拡大しないようにするには、Vdiffに影響するスイッチング位相区間の位相幅が、Vdiffが増加する区間と減少する区間とで差がないようにする必要があり、パルスパターン決定部１２のコンデンサ電圧差限定部１２７において、図２４の空間ベクトルにおける、各相のスイッチング位相の関係を考慮して、増減のスイッチング位相区間の位相幅の差が上限値thlim_sa内となるような条件の第４の関数Ｑを設定し、５レベルのスイッチングパターンと同様にスイッチングパターンを決定すればよい。この具体的な方法については、先に説明した５レベルインバータでの方法と重なるため、割愛するが、上記のようにして、３レベルインバータについても、低次高調波低減ＰＷＭの設計において、直流入力側の正極側コンデンサ電圧と負極側コンデンサ電圧の差に影響を与えるスイッチング位相区間に着目し、電圧差Vdiffが増加するスイッチング位相区間の位相幅と減少するスイッチング位相区間の位相幅との差が小さくなるように設計することにより、高負荷で力率が悪く電流が正負非対称になる場合においても、正極側と負極側の電圧が不平衡になりにくく、直流入力側の中性点電位に起因するトルクリプルを低減できるＰＷＭ制御の電力変換装置を得ることができる。
実施の形態４．
　本願における低次高調波を低減し、正極側コンデンサの電圧と負極側コンデンサの電圧とを平衡させるようにスイッチング位相区間を調整するＰＷＭの生成方法は、実施の形態１あるいは実施の形態２で説明した方法を使わずに算出した低次高調波低減ＰＷＭのスイッチングパターン、例えば式（３）によるスイッチングパターンを補正することによっても可能である。正極側コンデンサの電圧と負極側コンデンサの電圧とを平衡させる、コンデンサ電圧差補正制御において、従来のような正極側と負極側のコンデンサ電圧のアンバランスの直流分を考慮した位相補正を行うのではなく、コンデンサ電圧差が増減するスイッチング位相区間の位相幅の差、および高調波、電流の力率から、補正を行うスイッチング位相を選定して、選定したスイッチング位相に対して補正を行う。これにより、高調波および電流リプル発生の少ない、コンデンサ電圧を平衡させる制御を行うことができる。本実施の形態４では、その方法について説明する。
　実施の形態４による電力変換装置２の全体構成を示す回路図は、図１であり、実施の形態１および実施の形態２と同じである。正極側コンデンサ５ａと負極側コンデンサ５ｂの電圧差をなくすためのスイッチング位相補正は、スイッチングパターン決定部１２において行う。図２５は実施の形態４におけるスイッチングパターン決定部１２のうち、Ｕ相のスイッチングパターン決定部１２ｕの内部構成を示す図である。Ｕ相のスイッチングパターン決定部１２ｕは、予め定めた範囲のパルス数毎に予め定めた範囲の変調率について基礎スイッチングパターンを演算する基礎スイッチングパターン演算部１２４０、演算した基礎スイッチングパターンを記憶する基礎スイッチングパターン記憶部１２５０、パルス数決定部１３で決定したパルス数Ｐｎｕｍと変調率演算器１１によって求めた変調率ｍに対応する基礎スイッチングパターンを基礎スイッチングパターン記憶部１２５０から読み出し、読み出した基礎スイッチングパターンのスイッチング位相の補正を行うスイッチング位相補正部１２８と、スイッチング位相を補正するための位相シフト量を記憶する位相シフト量記憶部１２９を備えている。ゲート信号生成部１６では、スイッチング位相補正部１２８で基礎スイッチングパターンを補正したスイッチングパターンを用いて各スイッチング素子６をオンオフ駆動するためのゲート信号を生成する。
　本実施の形態４では、実施の形態１および実施の形態２と同様にパルス数決定部１３により決定したパルス数Ｐｎｕｍが３のときの例で説明する。基礎スイッチングパターン演算部１２４０では、予め定めた範囲のパルス数毎に予め定めた範囲の変調率について、変調率の確保と、インバータの出力電圧の各次高調波成分の消去と、予め定めた隣り合うスイッチング位相の位相差の予め定めた値の確保と、を条件としてスイッチング位相を算出することにより基礎スイッチングパターンを求める。例えば、基礎スイッチングパターン演算部１２４０では、基礎となる基礎スイッチングパターンを、式（３）によって演算によって求め、求めた基礎スイッチングパターンを変調率毎に基礎スイッチングパターン記憶部１２５０に記憶しておく。スイッチング位相補正部１２８によるスイッチング位相の補正は、基礎スイッチングパターン記憶部１２５０に記憶されている基礎スイッチングパターンから変調率ｍに合わせてスイッチングパターンを読み出し、読み出した基礎スイッチングパターンの各スイッチング位相th1a,th2a,th3a,th1b,th2b,th3bに対し、正極側コンデンサ５ａの電圧vcu_aおよび負極側コンデンサ５ｂの電圧vcu_bが平衡になり、かつ低次高調波の変動が最小になるようなスイッチング位相を選んで補正を行う。
　スイッチング位相補正部１２８には、モータとの接続線に流れる電流を検出する電流センサ１９から検出したＵ相の電流iuと、電圧センサ２０ｕで検出した正極側コンデンサ５ａの電圧vcu_aと負極側コンデンサ５ｂの電圧vcu_b、基礎スイッチングパターン記憶部１２５０に記憶されているスイッチングパターンテーブルから変調率指令ｍに合わせて読み出されたスイッチングパターンth1a,th2a,th3a,th1b,th2b,th3bが入力される。図２６はスイッチング位相補正部１２８におけるスイッチング位相補正の処理手順を示したフローチャートである。まず、ステップＳ２０１において、正極側コンデンサ電圧Vpcと負極側コンデンサ電圧Vcnの差が増減するスイッチング位相区間の電流量を算出する。この電流量計算の詳細の処理フローを示したフローチャートが図２７である。
　Ｕ相を例に説明すると、まずステップＳ２１１でＵ相の出力電圧位相θuとスイッチング位相th1a,th2a,th3a,th1b,th2b,th3bから、スイッチングレグ８ａ（レグＡ）、スイッチングレグ８ｂ（レグＢ）の出力電位がＰ、Ｎ、Ｃのどれになる区間か、θuがレグＡ、レグＢのどちらかが電位Ｃを出力する区間にあるか、で中性点電流icuがＵ相電流iuと同じか－１倍になるかを判定する。すなわち、レグＡがＣ電位出力でレグＢがＰ電位、またはＮ電位となる区間ならばＵ相電流iuの－１倍の電流が中性点電流icuとなるため、係数mul=-1となる。レグＢがＣ電位出力でレグＡがＰ電位、またはＮ電位となる区間ならば、Ｕ相電流iu＝中性点電流icuであるため、係数mul=1となる。一方ステップＳ２１２において、Ｕ相電流iuの正負を判定し、中性点電流icu＝Ｕ相電流iu×mulとして中性点電流icuと符号を判定する。中性点電流icuが正であれば、コンデンサ電圧差Vdiffは減る方向となり、減少する電流積分値i_minusに当該区間におけるicuの積分値を加算する。icuが負の場合は、コンデンサ電圧差Vdiffは増える方向となり、増加する電流積分値i_plusに当該区間におけるicuの積分値を加算する。このように、中性点電流icuを、コンデンサ電圧差Vdiffが増加する区間と減少する区間でそれぞれ別々に積分して、それぞれの電流積分値i_plusおよびi_minusを求める。
　図２６に戻って、ステップＳ２０２で増加する区間の電流積分値i_plusと減少する区間の電流積分値i_minusの和の絶対値が閾値Thiより大きい時は、ステップＳ２０３に遷移する。ステップＳ２０３では電圧センサ２０ｕで検出した正極側コンデンサ５ａの電圧vcu_aと負極側コンデンサ５ｂの電圧vcu_bの差の絶対値を算出し、この絶対値が予め定めたThvより大きいと次のステップＳ２０４に移り、コンデンサ電圧差Vdiffが増加する電流積分値i_plusと減少する電流積分値i_minusの和がゼロになるように位相を補正するための位相シフト量shiftを算出する。次に、ステップＳ２０５でスイッチング位相をシフトして補正を行うスイッチング位相の対象を選定する。
　図２８はコンデンサ電圧差Vdiff=vcu_a-vcu_b＜-Thvである時のスイッチング位相とシフト方向を示した図である。例えば、２つのレグＡおよびレグＢで出力されるパルス波形が図１３で示した波形である場合、パルス区間th2a-th1aとth3b-th2bの和と、th3a-th1bとを比較し、区間幅が広い方を狭め、区間幅が狭い方を広げるようスイッチング位相をシフトして補正する。この時、レグＡのパルスとレグＢのパルスを均等に補正し、かつ、高調波、基本波について、補正前と差が生じないようにするために、６つのスイッチング位相のうち、最も０度に近いスイッチング位相th1aと最も９０度に近いスイッチング位相th3bは、補正対象からはずす。また、図２８のパルス波形では、スイッチング位相区間幅th2a-th1aとth3b-th2bの和のほうが、スイッチング位相区間幅th3a-th1bに比べて長い。そこで、０～９０°の電圧位相において、Vdiffの減るスイッチング位相区間、th1a～th2a、th2b～th3bで、位相th2aとth2bを選んで、上記のスイッチング位相区間幅が減る方向にステップＳ２０４で求めた位相シフト量shift分スイッチング位相を補正する。更に、Vdiffが増える区間th3a-th1bにおいてこの幅を増やす方向に、それぞれth3aとth1bを位相シフト量shift分補正する。こうすると、結果として、位相補正するスイッチング位相は、レグＡおよびレグＢで、それぞれパルス立上がりと立下りの位相が１つずつとなっており、基本波振幅の変動が小さくなることが予想される。
　図２８では、各スイッチング位相での位相シフト量shiftは、すべて同じにしたが、高調波低減を考慮して、選んだスイッチング位相th1b,th2b,th2a,th3aにおいて、式（１０）に示した高調波の各次数の２乗和である関数Y(th1a,th2a,th3a,th1b,th2b,th3b)の値の変動が小さくなるようにそれぞれの位相シフト量を変えてもよい。
　以上のようにして、スイッチング位相をシフトして補正することにより、実施の形態１および実施の形態２のように、予め演算によって正極側と負極側のコンデンサ電圧差が拡大しないようなスイッチングパターンを求めることなく、コンデンサ電圧の差が抑制されることにより、インバータ出力電圧の正負の差の拡大が抑制され、かつ低次高調波を低減できる低次高調波低減ＰＷＭの位相補正を行うことができる。
　なお、補正に用いた位相シフト量は位相シフト量記憶部１２９に記憶しておき、補正後の負荷変動などにより、さらに補正の必要が生じた場合は、位相シフト量記憶部１２９に記憶されている位相シフト量をさらに補正して位相シフト量を求めることにより、負荷が変動しても、インバータ出力電圧の正負の差の拡大を抑制し、かつ低次高調波を低減できる低次高調波低減ＰＷＭの位相補正を行うことができる。
　以上、実施の形態１から実施の形態４で説明した本願で開示するスイッチングパターンの決定の方法をまとめると、変調率の確保と、インバータの出力電圧の各次高調波成分の消去と、予め定めた隣り合う前記スイッチング位相の位相差の予め定めた値の確保と、正極側コンデンサの電圧と負極側コンデンサの電圧の平衡と、を条件として、スイッチング位相群であるスイッチングパターンを求める、ということになる。
　本願には、様々な例示的な実施の形態及び実施例が記載されているが、１つ、または複数の実施の形態に記載された様々な特徴、態様、及び機能は特定の実施の形態の適用に限られるのではなく、単独で、または様々な組み合わせで実施の形態に適用可能である。従って、例示されていない無数の変形例が、本願明細書に開示される技術の範囲内において想定される。例えば、少なくとも１つの構成要素を変形する場合、追加する場合または省略する場合、さらには、少なくとも１つの構成要素を抽出し、他の実施の形態の構成要素と組み合わせる場合が含まれるものとする。
１ｕ、１ｖ、１ｗ　直流電圧源、２　電力変換装置、３　モータ（負荷）、４　インバータ、５ａ　正極側コンデンサ、５ｂ　負極側コンデンサ、６　スイッチング素子、１０　制御部、１１　変調率演算器、１２　スイッチングパターン決定部、１３　パルス数決定部、１６　ゲート信号生成部、１９　負荷電流検出部、２０ｕ、２０ｖ、２０ｗ　中性点電圧センサ、１２１　変調率確保部、１２２　高調波低減部、１２３　関数合成部、１２４　スイッチング位相算出部、１２５　スイッチングパターン記憶部、１２６　スイッチング位相差限定部、１２７　コンデンサ電圧差限定部、１２８　スイッチング位相補正部、１２４０　基礎スイッチングパターン演算部、１２５０　基礎スイッチングパターン記憶部

Claims (7)

  1. 　スイッチング素子を備え、直流電圧源の直流電圧を入力し可変電圧可変周波数の交流電圧に変換して負荷に出力するインバータと、
    出力電圧指令値と出力周波数指令値とに基づき前記スイッチング素子のオンオフ駆動をＰＷＭ制御する制御部と、
    　前記インバータの入力側であって、前記直流電圧の正極と負極との間に接続された、正極側コンデンサと負極側コンデンサとの直列体とを備え、
    　前記インバータは、出力電位として、少なくとも前記直流電圧源の正極の電位、負極の電位、および前記正極側コンデンサと前記負極側コンデンサとの接続点である中性点の電位、を有する電力変換装置において、
    　前記制御部は、
    　　前記直流電圧源の直流電圧と前記出力電圧指令値とに基づき前記インバータの変調率を演算する変調率演算器と、
    　　前記出力周波数指令値に基づき前記ＰＷＭ制御における基本波半周期当たりのパルス数を決定するパルス数決定部と、
    　　前記スイッチング素子をオンオフ駆動するタイミングであるスイッチング位相を特定するスイッチングパターンを、前記変調率および前記パルス数に基づいて、
    　　　前記変調率の確保と、
    　　　前記インバータの出力電圧の各次高調波成分の消去と、
    　　　予め定めた隣り合う２つのスイッチング位相の位相差の予め定めた値の確保と、
    　　　前記正極側コンデンサの電圧と前記負極側コンデンサの電圧の平衡と、
    　　を条件として求めるスイッチングパターン決定部と、
    　　前記スイッチングパターン決定部で求めたスイッチングパターンに基づき前記スイッチング素子をオンオフ駆動するゲート信号を生成するゲート信号生成部と
    を備えたことを特徴とする電力変換装置。
  2. 　前記スイッチングパターン決定部は、
    　　予め定めた範囲のパルス数毎に予め定めた範囲の変調率について、
    　　　変調率の確保と、
    　　　前記インバータの出力電圧の各次高調波成分の消去と、
    　　　予め定めた隣り合う２つのスイッチング位相の位相差の予め定めた値の確保と、
    　　　前記基本波半周期における、前記インバータから前記中性点に電流が流れるスイッチング位相の区間について、前記正極側コンデンサと前記負極側コンデンサの電圧差が増加する区間の位相幅と減少する区間の位相幅との差が予め定めた値以下となることと、を条件として演算することにより、前記スイッチングパターンを予め求めて、求めたスイッチングパターンを前記予め定めた範囲のパルス数毎に前記予め定めた範囲の変調率について記憶し、
    　前記ゲート信号生成部は、
    　　前記変調率演算器からの前記変調率と前記パルス数決定部からの前記パルス数とに対応するスイッチングパターンを前記スイッチングパターン決定部から読み出し、読み出したスイッチングパターンに基づき前記スイッチング素子をオンオフ駆動するゲート信号を生成することを特徴とする請求項１に記載の電力変換装置。
  3. 　前記スイッチングパターン決定部は、
    　　前記変調率を確保するための関数であって、前記インバータの出力波形の基本波成分と前記変調率とを関係づける、前記スイッチング位相を変数とする第１関数を生成する変調率確保部と、
    　　前記インバータの出力波形の各次高調波成分で決まる各次高調波要素の加算値である、前記スイッチング位相を変数とする第２関数を生成する高調波低減部と、
    　　予め定めた隣り合う２つの前記スイッチング位相の位相差を規定する、２つの前記スイッチング位相を変数とする第３関数を生成するスイッチング位相差限定部と、
    　　前記正極側コンデンサと前記負極側コンデンサの電圧差が増加するスイッチング位相区間の位相幅と、前記電圧差が減少するスイッチング位相区間の位相幅との差を規定する、前記スイッチング位相を変数とする第４関数を生成するコンデンサ電圧差限定部と、
    　　前記第１関数と前記第２関数と前記第３関数と前記第４関数と１以上の追加変数とからなり、前記スイッチング位相および前記追加変数を変数とする評価関数を設定する関数合成部と、
    　　前記評価関数を前記スイッチング位相および前記追加変数について最小化することにより前記スイッチングパターンを算出するスイッチング位相算出部と、
    を備えたことを特徴とする請求項２に記載の電力変換装置。
  4. 　前記追加変数は、前記第１関数に含まれるサブ関数、前記第２関数、前記第３関数、および前記第４関数のうちの１以上の関数に重み付けをする重み付け変数であることを特徴とする請求項３に記載の電力変換装置。
  5. 　前記スイッチングパターン決定部は、
    　　基礎スイッチングパターン演算部と基礎スイッチングパターン記憶部とスイッチング位相補正部とを備え、
    　前記基礎スイッチングパターン演算部は、
    　　前記予め定めた範囲のパルス数毎に前記予め定めた範囲の変調率について、
    　　変調率の確保と、
    　　前記インバータの出力電圧の各次高調波成分の消去と、
    　　予め定めた隣り合う２つのスイッチング位相の位相差の予め定めた値の確保と、を条件として前記スイッチング位相を算出することにより基礎スイッチングパターンを求め、
    　前記基礎スイッチングパターン記憶部は、前記基礎スイッチングパターン演算部で求めた前記基礎スイッチングパターンを前記予め定めた範囲のパルス数毎に前記予め定めた範囲の変調率について記憶し、
    　前記スイッチング位相補正部は、
    　　前記変調率演算器からの変調率と前記パルス数決定部からのパルス数とに対応する前記基礎スイッチングパターンを、前記基礎スイッチングパターン記憶部から読み出し、読み出した前記基礎スイッチングパターンに含まれるスイッチング位相を、前記中性点に電流が流れる区間であって、前記正極側コンデンサと前記負極側コンデンサの電圧差が増加する区間の中性点の電流積分値と減少する区間の中性点の電流の積分値との和の絶対値が予め定めた値以下になるように補正して前記スイッチングパターンを求めることを特徴とする請求項１に記載の電力変換装置。
  6. 　スイッチング素子を備え、出力電圧指令値と出力周波数指令値とに基づき前記スイッチング素子のオンオフ駆動をＰＷＭ制御することにより、入力された直流電圧源の直流電圧を可変電圧可変周波数の交流電圧に変換して負荷に出力するインバータと、
    　前記インバータの入力側であって、前記直流電圧の正極と負極との間に接続された、正極側コンデンサと負極側コンデンサとの直列体とを備え、
    　前記インバータは、出力電位として、少なくとも前記直流電圧源の正極の電位、負極の電位、および前記正極側コンデンサと前記負極側コンデンサとの接続点である中性点の電位、を有する電力変換装置の駆動方法であって、
    　前記直流電圧源の直流電圧と前記出力電圧指令値とに基づいて前記インバータの変調率を求め、
    　前記出力周波数指令値に基づいて前記ＰＷＭ制御における基本波半周期当たりのパルス数を求めて、
    　前記スイッチング素子をオンオフ駆動するタイミングであるスイッチング位相を特定するスイッチングパターンを、求めた前記パルス数に対応して、
    　　求めた前記変調率の確保と、
    　　前記インバータの出力電圧の各次高調波成分の消去と、
    　　予め定めた隣り合う前記スイッチング位相の位相差の予め定めた値の確保と、
    　　前記正極側コンデンサの電圧と前記負極側コンデンサの電圧の平衡と、を条件として求めることにより決定し、
    　決定した前記スイッチングパターンにより前記スイッチング素子を駆動することを特徴とする電力変換装置の駆動方法。
  7. 　　求めた前記変調率の確保と、
    　　前記インバータの出力電圧の各次高調波成分の消去と、
    　　予め定めた隣り合う前記スイッチング位相の位相差の予め定めた値の確保と、
    　を条件として基礎スイッチングパターンを求め、
    　求めた基礎スイッチングパターンに含まれるスイッチング位相を、前記中性点に電流が流れる区間であって、前記正極側コンデンサと前記負極側コンデンサの電圧差が増加する区間の中性点の電流積分値と減少する区間の中性点の電流の積分値との和の絶対値が予め定めた値以下になるように補正して、前記スイッチングパターンを決定することを特徴とする請求項６に記載の電力変換装置の駆動方法。
    、
PCT/JP2019/025907 2019-06-28 2019-06-28 電力変換装置および電力変換装置の駆動方法 WO2020261556A1 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
US17/621,025 US11923759B2 (en) 2019-06-28 2019-06-28 Power conversion apparatus and driving method for power conversion apparatus
PCT/JP2019/025907 WO2020261556A1 (ja) 2019-06-28 2019-06-28 電力変換装置および電力変換装置の駆動方法
JP2021527293A JP7109670B2 (ja) 2019-06-28 2019-06-28 電力変換装置および電力変換装置の駆動方法
DE112019007496.2T DE112019007496T5 (de) 2019-06-28 2019-06-28 Energiewandlervorrichtung und verfahren zum antreiben einer energiewandlervorrichtung
CN201980097721.XA CN114073000B (zh) 2019-06-28 2019-06-28 电力转换装置以及电力转换装置的驱动方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2019/025907 WO2020261556A1 (ja) 2019-06-28 2019-06-28 電力変換装置および電力変換装置の駆動方法

Publications (1)

Publication Number Publication Date
WO2020261556A1 true WO2020261556A1 (ja) 2020-12-30

Family

ID=74060511

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2019/025907 WO2020261556A1 (ja) 2019-06-28 2019-06-28 電力変換装置および電力変換装置の駆動方法

Country Status (5)

Country Link
US (1) US11923759B2 (ja)
JP (1) JP7109670B2 (ja)
CN (1) CN114073000B (ja)
DE (1) DE112019007496T5 (ja)
WO (1) WO2020261556A1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023181368A1 (ja) * 2022-03-25 2023-09-28 三菱電機株式会社 電力変換装置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010200537A (ja) * 2009-02-26 2010-09-09 Mitsubishi Electric Corp 電力変換装置
JP2013187933A (ja) * 2012-03-06 2013-09-19 Toyota Central R&D Labs Inc モータ制御装置
JP2014143831A (ja) * 2013-01-24 2014-08-07 Mitsubishi Electric Corp 電力変換装置
WO2016104370A1 (ja) * 2014-12-24 2016-06-30 三菱電機株式会社 電力変換装置

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3265986B2 (ja) * 1996-06-11 2002-03-18 株式会社日立製作所 電力変換器の制御装置
JP2000004155A (ja) * 1998-06-17 2000-01-07 Sony Corp Ｐｌｌ装置
JPWO2011135695A1 (ja) * 2010-04-28 2013-07-18 株式会社日立製作所 電力変換装置
CN107005194B (zh) * 2014-10-15 2019-07-05 东芝三菱电机产业系统株式会社 多绕组电动机驱动控制装置
JP6342293B2 (ja) * 2014-10-20 2018-06-13 株式会社東芝 中性点クランプ形電力変換装置およびその制御方法
EP3242391B1 (en) * 2016-05-03 2020-03-04 ABB Schweiz AG Method for monitoring change in capacitance in electric system and electric system
JP6675094B2 (ja) * 2016-05-31 2020-04-01 パナソニックＩｐマネジメント株式会社 非接触給電装置、プログラム、非接触給電装置の制御方法、及び非接触電力伝送システム
CN106300399B (zh) * 2016-10-15 2019-10-18 青岛鼎信通讯股份有限公司 一种基于svg的三相不平衡电流补偿方法
JP2019054569A (ja) * 2017-09-13 2019-04-04 株式会社明電舎 ３レベル電力変換器
CN108599165B (zh) * 2018-05-16 2022-06-17 哈尔滨理工大学 基于复合控制策略的三电平有源滤波器、其应用系统及方法
CN108964080A (zh) * 2018-08-15 2018-12-07 武汉世纪精能科技发展有限公司 Tsc投切方法、终端设备及计算机可读存储介质

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010200537A (ja) * 2009-02-26 2010-09-09 Mitsubishi Electric Corp 電力変換装置
JP2013187933A (ja) * 2012-03-06 2013-09-19 Toyota Central R&D Labs Inc モータ制御装置
JP2014143831A (ja) * 2013-01-24 2014-08-07 Mitsubishi Electric Corp 電力変換装置
WO2016104370A1 (ja) * 2014-12-24 2016-06-30 三菱電機株式会社 電力変換装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023181368A1 (ja) * 2022-03-25 2023-09-28 三菱電機株式会社 電力変換装置

Also Published As

Publication number Publication date
CN114073000B (zh) 2024-05-10
JPWO2020261556A1 (ja) 2020-12-30
US20220302820A1 (en) 2022-09-22
JP7109670B2 (ja) 2022-07-29
US11923759B2 (en) 2024-03-05
CN114073000A (zh) 2022-02-18
DE112019007496T5 (de) 2022-03-31

Similar Documents

Publication Publication Date Title
JP5892955B2 (ja) 電力変換装置
US5016158A (en) Parallel multi-inverter system and motor drive system using the same
JP4957303B2 (ja) 交流−交流直接変換装置の空間ベクトル変調方法
JP6289675B2 (ja) 電力変換装置
KR101688649B1 (ko) 중성점 전압의 불평형 제어에 의한 고효율 3 레벨 태양광 인버터
Ratnayake et al. Novel PWM scheme to control neutral point voltage variation in three-level voltage source inverter
JP5512593B2 (ja) 電力変換装置及びその運転方法
US10141864B2 (en) Inverter apparatus including control circuit employing two-phase modulation control, and interconnection inverter system including the inverter apparatus
JP6178433B2 (ja) 電力変換装置
JP4862475B2 (ja) 交流−交流直接変換装置のスイッチングパターン生成方法
Vu et al. Model-predictive current control scheme for seven-phase voltage-source inverter with reduced common-mode voltage and current harmonics
Narendrababu et al. A five level diode clamped rectifier with novel capacitor voltage balancing scheme
WO2018190076A1 (ja) 電力変換回路の制御装置
US10630200B2 (en) Inverter apparatus including control circuit employing two-phase modulation control, and interconnection inverter system including the inverter apparatus
Laumen et al. Optimized space vector modulation for DC-link balancing in three-level neutral-point-clamped inverters for electric drives
JP2016046962A (ja) マルチレベル電力変換装置
WO2020261556A1 (ja) 電力変換装置および電力変換装置の駆動方法
Wang Four-level neutral point clamped converter with reduced switch count
Zhou et al. A carrier-based DPWM method with variable clamped interval for NPC three-level inverter
JP2023009353A (ja) 三相インバータのマルチパルスｐｗｍ制御法
Attique et al. A simplified virtual vector PWM for four-level diode-clamped converter
JP2019201493A (ja) マルチレベル電力変換装置およびその制御方法
JP7305594B2 (ja) 電力変換装置
Guan et al. The multiple degree of freedom based neutral point potential control of three level neutral point clamped converters
JP2002165460A (ja) 電力変換装置

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 19934912

Country of ref document: EP

Kind code of ref document: A1

ENP Entry into the national phase

Ref document number: 2021527293

Country of ref document: JP

Kind code of ref document: A

122 Ep: pct application non-entry in european phase

Ref document number: 19934912

Country of ref document: EP

Kind code of ref document: A1