WO2023181368A1 - 電力変換装置 - Google Patents

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WO2023181368A1
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leg
switching
inverter
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Inventor
恵子 多田
雅史 中村
Original Assignee
三菱電機株式会社
東芝三菱電機産業システム株式会社
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    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M7/00—Conversion of ac power input into dc power output; Conversion of dc power input into ac power output
    • H02M7/42—Conversion of dc power input into ac power output without possibility of reversal
    • H02M7/44—Conversion of dc power input into ac power output without possibility of reversal by static converters
    • H02M7/48—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode
    • H02M7/483—Converters with outputs that each can have more than two voltages levels
    • H02M7/487—Neutral point clamped inverters

Definitions

  • the present disclosure relates to power conversion devices, and particularly to multilevel inverters.
  • a multilevel inverter In addition to zero voltage, a multilevel inverter outputs voltages of one level or more on each of the positive and negative sides. Pulses at each level are generally generated using a PWM (pulse width modulation) control method called triangular wave comparison PWM.
  • PWM pulse width modulation
  • a multilevel inverter has a configuration in which a plurality of power conversion units each including an inverter circuit capable of outputting three levels and an independent DC power source are connected in series. Pulses at each level are output by individual units, and a composite of the pulse voltages output from each unit is output from the multilevel inverter.
  • the multilevel inverters there is a neutral point clamp type multilevel inverter. It is possible to output voltages of three or more levels, but if the voltage or frequency changes, the switching time on the positive and negative sides in triangular wave comparison switching will be biased, and depending on the power factor, the positive side capacitor and negative side capacitor in the DC bus circuit may An imbalance occurs in the amount of charge and discharge of the voltage of the capacitor. The voltage difference between the positive electrode side and the negative electrode side increases, and there is a possibility that an overvoltage occurs in the capacitor voltage on either the positive electrode side or the negative electrode side, and current fluctuation (torque ripple) increases during load operation.
  • the three-phase voltage command value to be compared with the triangular wave should be appropriately corrected based on the capacitor voltage difference between the positive and negative sides, the sign of the voltage command, and the current.
  • the pulse pattern after triangular wave comparison is changed to prevent the capacitor voltage difference between the positive electrode side and the negative electrode side in the DC bus circuit from increasing during load (see Patent Document 2).
  • the switching control shown in Patent Document 1 is for equalizing the switching loss of each power conversion unit, and for multilevel inverters with 5 or more levels, the switching control shown in Patent Document 1 is for equalizing the switching loss of each power conversion unit. There is no mention of the purpose or effect of keeping the side capacitor voltages balanced.
  • the method of eliminating the capacitor voltage difference between the positive and negative sides of the DC bus voltage shown in Patent Document 2 is a method compatible with a neutral point clamp type three-level inverter.
  • Inverters that output voltages with more than 3 levels (5 or more levels) have different circuit configurations and cannot be applied as is.
  • the present disclosure has been made to solve the above-mentioned problems, and is intended to prevent the imbalance between the positive and negative capacitor voltages in a DC bus circuit from increasing due to voltage and frequency fluctuations and power factor. It is an object of the present invention to provide a power conversion device that suppresses the phenomenon in which the capacitor voltage becomes overvoltage due to expansion of unbalance, and the phenomenon in which torque ripple increases due to positive/negative asymmetric output voltage.
  • a power conversion device includes a plurality of switching elements, an inverter that receives DC voltage from a DC voltage source, converts it into a variable voltage variable frequency AC voltage, and outputs it to a load;
  • the control unit includes a control unit that performs PWM control of driving, and a series body of a positive-side capacitor and a negative-side capacitor connected on the input side of the inverter between the positive and negative poles of a DC voltage.
  • the output potential of the inverter has at least the potential of the positive electrode of the DC voltage source, the potential of the negative electrode, and the potential of a neutral point that is a connection point between the positive electrode side capacitor and the negative electrode side capacitor.
  • the control unit includes a modulation factor calculator that calculates the modulation factor of the inverter based on the DC voltage and the output voltage command value, and an on/off drive for switching elements to generate a pulse train by comparing the calculated modulation factor and a carrier signal.
  • the gate signal generator includes a gate signal generation section that generates a gate signal necessary for the operation, and a gate signal allocation section that adjusts the assignment of gate signals so that the voltage of the positive electrode side capacitor and the voltage of the negative electrode side capacitor are balanced.
  • the power conversion device suppresses the expansion of the imbalance between the positive electrode side capacitor voltage and the negative electrode side capacitor voltage in the DC bus circuit due to voltage and frequency fluctuations and power factor, and increases the capacitor voltage to an overvoltage due to the expansion of the unbalance. It is possible to prevent the phenomenon in which the output voltage becomes asymmetric between the positive and negative sides and the torque ripple increases from occurring.
  • FIG. 1 is a circuit diagram showing the overall configuration of a power conversion device 2 based on Embodiment 1.
  • FIG. 1 is a diagram showing a hardware configuration of a power conversion device 2 based on Embodiment 1.
  • FIG. 3 is a diagram illustrating a configuration of a single-phase (U-phase) portion of an inverter 4 based on the first embodiment.
  • 5 is a diagram illustrating the relationship between switching legs 8a, 8b and the output voltage level of a single-phase circuit of inverter 4 based on the first embodiment.
  • FIG. FIG. 3 is a diagram illustrating the operation of a carrier comparison PWM generation unit 12 as a comparative example.
  • FIG. 6 is a diagram illustrating the value of the neutral point current Ic in each pattern and the increase/decrease in the capacitor voltage difference V diff on the positive electrode side.
  • FIG. 3 is a diagram illustrating gate pulse signals GA# and GB# based on the first embodiment.
  • 2 is a circuit diagram showing the overall configuration of power conversion device 2# based on Embodiment 2.
  • FIG. 7 is a diagram illustrating the operation of neutral point potential switching control section 15 based on Embodiment 2.
  • FIG. 7 is a flow diagram illustrating the operation of the neutral point potential switching control section 15 according to the second embodiment.
  • FIG. 1 is a circuit diagram showing the overall configuration of a power conversion device 2 based on the first embodiment.
  • a power conversion device 2 includes an inverter 4 and a control unit 10 that controls the inverter 4, and the DC voltage of U, V, and W phase DC voltage sources 1a, 1b, and 1c is variable. It is converted into an alternating current voltage and output to the motor 3, which is a load.
  • the inverter 4 includes a positive capacitor 5a and a negative capacitor 5b connected in series to divide the DC voltage of the DC voltage source 1a, a plurality of switching elements 6 including IGBTs each having a diode connected in antiparallel, and a clamp diode 7.
  • a 5-level inverter is constituted by separately connecting two switching legs 8a and 8b in series to form a neutral point clamp type 3-level inverter with
  • the switching pattern etc. will be described below as configuring a 5-level inverter in which the two switching legs 8a and 8b forming a 3-level inverter are connected in series for each phase.
  • This method is not limited to a 5-level inverter, and can be similarly applied to a configuration in which a plurality of inverter circuits are connected in series for each phase to output voltages of 9 levels or more.
  • the inverter 4 converts the DC voltage of the DC voltage sources 1a to 1c into an AC voltage of arbitrary magnitude and frequency by turning on and off the switching element 6 under PWM (Pulse Width Modulation) control and outputs the AC voltage.
  • the inverter 4 has a current sensor 18 as a load current detection section that detects the current of the motor 3, which is the load current iu, iv, iw, and the voltage of the DC voltage sources 1a to 1c of the inverter 4 at the connection part with the motor 3. It further includes neutral point voltage sensors 20a, 20b, and 20c that detect the difference in voltage between the positive electrode side capacitor 5a and the negative electrode side capacitor 5b, which divide the voltage, as a neutral point voltage.
  • the control section 10 includes a V/f controller 19, a modulation factor calculator 11, a carrier comparison PWM generation section 12, and a gate signal assignment section 13, and the gate signal assignment section 13 includes a pulse distribution section 14. .
  • the V/f controller 19 is a controller that multiplies the input frequency command Fc by a predetermined coefficient and outputs a voltage command value Vp. This coefficient is generally calculated by dividing the rated voltage of the motor by the rated frequency.
  • the modulation factor calculator 11 calculates and outputs a modulation factor command m using equation (1) based on the DC voltage Vdc of the DC voltage sources 1a to 1c and the output voltage command value (equivalent to line voltage) Vp of the inverter 4. do.
  • the carrier comparison PWM generation unit 12 compares the modulation rate command m output from the modulation rate calculator 11 with a triangular wave (hereinafter referred to as a carrier signal) at a predetermined frequency cycle, and generates a three-level gate pulse signal outputted by two switching legs. Two sets of are generated and output.
  • a carrier signal a triangular wave
  • the pulse distribution unit 14 of the gate signal allocation unit 13 determines which of the two switching legs 8a, 8b the generated two sets of gate pulse signals are to be allocated to, and accordingly assigns the respective switching legs 8a, 8b.
  • a gate pulse signal 17 is output to the switching element 8b.
  • FIG. 2 is a diagram showing the hardware configuration of the power conversion device 2 based on the first embodiment.
  • inverter 4 converts the DC voltages of U, V, and W phase DC voltage sources 1a, 1b, and 1c into variable voltage variable frequency AC voltage, and outputs the AC voltage to motor 3, which is a load.
  • the control unit 10 includes a processor 301 and a storage device 302.
  • the storage device 302 stores a program for the control unit 10 in advance.
  • the processor 301 executes a functional program stored in the storage device 302.
  • the processor 301 implements various functions by executing functional programs.
  • the control section 10 includes a V/f controller 19, a modulation factor calculator 11, a carrier comparison PWM generation section 12, and a gate signal allocation section 13.
  • the gate signal allocation section 13 includes a pulse distribution section 14 .
  • the detection unit 29 is composed of a group of sensors that detect the voltage and current of each part of the inverter 4.
  • the detection unit 29 includes, for example, a current sensor 18 and neutral point voltage sensors 20a to 20c.
  • the processor 301 Based on the information from the detection unit 29, the processor 301 generates a gate pulse signal 17 that turns on and off the switching element 6 of the inverter 4 through arithmetic processing of the processor 301.
  • FIG. 3 is a diagram illustrating the configuration of a single-phase (U-phase) portion of the inverter 4 based on the first embodiment.
  • three levels of output voltages V A and V B are output from switching legs 8a and 8b, respectively.
  • the switching leg 8a is connected to the phase output terminal of the inverter, and the switching leg 8b is connected to the neutral point of the three phases. Therefore, the relationship between the output voltage V INV of the single-phase inverter, the output voltage V A of the switching leg 8a, and the output voltage V B of the switching leg 8b is expressed as the following equation (2).
  • FIG. 4 is a diagram illustrating the relationship between the switching legs 8a, 8b and the output voltage level of the single-phase circuit of the inverter 4 based on the first embodiment.
  • E shown in the output voltage indicates a voltage unit per level output from the multilevel inverter.
  • the output level of the output voltage V A of the switching leg 8a is directly reflected in the output of the inverter 4, but the output level of the output voltage V B of the switching leg 8b is reflected with the output level reversed.
  • the switching elements 31 and 32 on the positive and negative sides of the switching leg 8a are off, the output voltage V A is 0, and the positive terminal of the switching leg 8b is The switching element 33 on the side is off, the switching element 34 on the negative side is on, and the voltage output V B outputs -1E.
  • the carrier comparison PWM generator 12 generates two sets of three-level gate pulse signals.
  • the gate signal allocation unit 13 uses the pulse distribution unit 14 to allocate and output the gate pulse signal 17 to either of the two switching legs 8a, 8b.
  • FIG. 5 is a diagram illustrating the operation of the carrier comparison PWM generation unit 12 as a comparative example.
  • a waveform 21 is a modulation rate command value Vp, and shows a change in one period of electrical angle.
  • carrier signals car1 to car4 are shown.
  • the carrier signals car1 and car2 are carrier signals for generating pulse signals on the positive side of two three-level pulses.
  • the carrier signals car3 and car4 are carrier signals for generating negative-pole side pulse signals of two three-level pulses.
  • the gate pulse signal GA (waveform 23a) is a three-level pulse signal generated by comparing the carrier signal car1 and the carrier signal car4 with respect to one period of the modulation rate command value Vp. be.
  • the gate pulse signal GB (waveform 23b) is a three-level pulse signal generated by comparing the carrier signal car2 and the carrier signal car3 with respect to one cycle of the modulation rate command value Vp.
  • the gate pulse signal GA is output to the switching leg 8a.
  • Gate pulse signal GB is output to switching leg 8b.
  • the single-phase output voltage Vcnv is indicated by the difference (waveform 25) between the gate pulse signal GA and the gate pulse signal GB.
  • the switching frequency of the switching leg 8b is higher than the switching frequency of the switching leg 8a, and the on time of the switching leg 8b is longer.
  • FIG. 6 is a diagram illustrating the value of the neutral point current Ic and the increase/decrease in the capacitor voltage difference V diff on the positive electrode side in each pattern.
  • the carriers that generate the pulses are not synchronized with the electrical angular frequency, so the amount of neutral point current that flows in and out of the capacitor 5b for each electrical angular period tends to be asymmetric between the positive and negative electrode sides. As a result, the difference in DC bus voltage between the two capacitors tends to increase.
  • the gate signal allocation unit 13 adjusts the gate signal allocation so that the voltage of the positive side capacitor and the voltage of the negative side capacitor are balanced. Specifically, the pulse distribution section 14 of the gate signal allocation section 13 selects the switching leg 8a that turns on the switching element in the switching leg among the switching that outputs two 3-level gate pulse signals GA and GB through carrier comparison. and switching leg 8b are adjusted so that they are performed alternately.
  • the section where the neutral point current flows that is, the section where the output of one switching leg is 0 and the output of the other switching leg is +1E or -1E, is shortened, and its direction changes frequently. adjust.
  • FIG. 7 is a diagram illustrating gate pulse signals GA# and GB# based on the first embodiment.
  • gate pulse signal GA is a three-level pulse signal GA (waveform 23a) generated by comparing carrier signal car1 and carrier signal car4 with respect to modulation rate command value Vp.
  • the gate pulse signal GB is a three-level pulse signal GA (waveform 23b) generated by comparing the modulation rate command value Vp with the carrier signal car2 and the carrier signal car3.
  • the gate pulse signals GA# (waveform 24a) and GB# (waveform 24b) are adjusted so that the on-time of the switching pulse is alternately applied to switching leg 8a and switching leg 8b.
  • the single-phase output voltage Vcnv is indicated by the difference (waveform 25) between the gate pulse signal GA and the gate pulse signal GB.
  • the switching legs 8a and 8b are turned on alternately, and the period in which one of the two switching legs 8a and 8b is 0 and the other is +1E or -1E is short, and during that period, the current flowing to the neutral point is Since the direction changes depending on the time, the amount of current charged and discharged to the capacitor is reduced, and it is possible to reduce fluctuations in the capacitor voltage difference.
  • a capacitor voltage difference V diff is calculated from the two capacitor voltages V PC and V CN of each phase DC bus circuit obtained from the neutral point voltage sensors 20a to 20c using equation (3).
  • the information for the next switching leg to be turned on is temporarily reset.
  • the next inverter output voltage phase will be 0 degrees.
  • the switching elements of the switching legs 8a and 8b are turned on alternately to output a voltage of +1E or -1E.
  • the pulse distribution unit that allocates gate signals to the switching elements, it is possible to suppress the unbalance expansion of the two capacitors 5a and 5b of the DC bus circuit even during load operation, and prevent overvoltage tripping (abnormal stop) of the capacitor voltage. becomes.
  • FIG. 8 is a circuit diagram showing the overall configuration of power conversion device 2# based on the second embodiment.
  • power converter 2# differs from power converter 2 described in FIG. 1 in that control unit 10 is replaced with control unit 10#.
  • control section 10# differs from control section 10 in that gate signal allocation section 13 is replaced with gate signal allocation section 13#.
  • Gate signal allocation section 13# includes a pulse distribution section 14 and a neutral point potential switching control section 15, compared to gate signal allocation section 13.
  • the other configurations are the same as those described in FIG. 1, and detailed description thereof will not be repeated.
  • FIG. 9 is a diagram illustrating the operation of the neutral point potential switching control section 15 based on the second embodiment.
  • FIG. 9(A) is similar to FIG. 7(B), and the gate pulse signal GA# (waveform 24a ), GB# (waveform 24b).
  • FIG. 9(C) shows pulses extracted from only the section where one of the gate pulse signals GA# (24a) and gate pulse signals GB# (24b) outputs 0 and the other outputs +1E or -1E. (26a) is shown.
  • the waveform 36 indicating the neutral point current is the same as the U-phase motor current 35 when only the switching leg 8a is on (+1E or -1E).
  • the switching leg 8b is on (+1E or -1E)
  • the current flows in the opposite direction to the U-phase motor current 35.
  • the voltage difference between the voltage of the capacitor 5a and the voltage of the capacitor 5b of the DC bus circuit decreases when the neutral point current 36 is positive, and increases when the neutral point current 36 is negative.
  • the voltage difference V diff (waveform 38) is shown in FIG. 9(D).
  • the two capacitors 5a. 5b is suppressed, but when the relationship between the frequency command Fc and the frequency of the carrier signal is such that an even multiple period of the frequency command is synchronized with an odd multiple period of the carrier, the number of pulses in the second stage is may continue to be an odd number, the magnitude relationship between the positive side on time and the negative side on time of the pulse may become fixed, and a positive/negative asymmetric state may continue.
  • the capacitor voltage difference V diff becomes smaller than the threshold -V th , and the neutral point current further increases at the next switching (switching leg 8a off and switching leg 8b positive pole on).
  • the direction of the neutral point current can be reversed by turning on the negative pole of switching leg 8a while keeping switching leg 8b off. and adjust the absolute value of the capacitor voltage difference V diff so that it falls within the threshold as shown by waveform 39c.
  • FIG. 9(B) shows gate pulses GAA# and GBB# which are further adjusted gate pulses GA# and GB#.
  • FIG. 10 is a flow diagram illustrating the operation of the neutral point potential switching control section 15 according to the second embodiment.
  • step S401 it is determined whether the absolute value of the positive-side capacitor voltage and negative-side capacitor voltage difference
  • step S401 if the absolute value of the positive-side capacitor voltage difference and the negative-side capacitor voltage difference
  • step S402 if it is determined that the product of capacitor voltage difference V diff_u and phase current iu is larger than the product of capacitor voltage difference allowable threshold V th (V th >0) and phase current threshold I th (I th >0) (YES in step S402) means that the positive and negative signs of the capacitor voltage difference V diff_u and the phase current iu are the same.
  • the neutral point current flows.
  • the sex point current Ic waveform 36
  • the capacitor voltage difference V diff increases.
  • the neutral point current Ic waveform 36
  • the capacitor voltage difference V diff decreases.
  • Equation (4) expresses the relationship between the capacitor voltage difference V diff and the neutral point current Ic.
  • C1 represents the capacitance of the capacitors 5a and 5b.
  • the signs of the capacitor voltage difference V diff and the neutral point current integral value are opposite in sign, so the fact that the product of the capacitor voltage difference V diff and the phase current iu is positive means that the neutral point current integral value is positive. This means that the signs of the sexual point current integral value and the phase current iu are opposite to each other.
  • the switching leg 8a (also referred to as leg 8a) is 0 (C potential) and the switching leg 8b (also referred to as leg 8b) outputs +1E or -1E.
  • leg 8a 0E
  • leg 8a -1E
  • the pulse distribution section 14 always performs two pulses in order to reduce the bias in the voltage difference between the two capacitors in the DC bus circuit, reduce the switching loss of the inverter 4, and eliminate the bias in the element loss. Only one of the P (positive electrode) side elements 31, 33 and the N (negative electrode) side elements 32, 34 of the switching legs 8a, 8b is controlled to be turned on or off.
  • step S402 it is determined that the product of the capacitor voltage difference V diff_u and the phase current iu is smaller than the product of the allowable capacitor voltage difference threshold V th (V th >0) and the phase current threshold I th (I th >0). If so (NO in step S402), then the product of the capacitor voltage difference V diff_u and the phase current iu is the capacitor voltage difference allowable threshold V th (V th >0) and the phase current threshold I th (I th > 0) is smaller than -1 times the product (step S410).
  • step S410 the product of the capacitor voltage difference V diff_u and the phase current iu is smaller than -1 times the product of the allowable capacitor voltage difference threshold V th (V th >0) and the phase current threshold I th (I th >0). If it is determined that (YES in step S410), the sign of the product is negative, so the sign of the capacitor voltage difference and the phase current are different.
  • the switching leg 8a is +1E or -1E and the switching leg 8b is 0.
  • leg 8a +1E
  • leg 8b 0 before replacement
  • the neutral point potential switching control unit 15 not only minimizes the switching of each element and reduces bias in switching due to each switching element, but also reduces the load by switching under predetermined frequency conditions. This suppresses the rapid expansion of the voltage difference between the two capacitors 5a and 5b of the DC bus circuit due to the influence of the power factor, and prevents the generation of overvoltage in the capacitor voltage, the increase in torque ripple due to the positive/negative asymmetry of the output voltage, and the resulting control instability. Can be suppressed.
  • the configuration exemplified as the embodiment described above is an example of the configuration of the present disclosure, and it is possible to combine it with another known technology, or omit some parts without departing from the gist of the present disclosure. , it is also possible to change the configuration. Further, in the embodiment described above, the processes and configurations described in other embodiments may be appropriately adopted and implemented.
  • 2 Power conversion device 3 Motor, 4 Inverter, 5a Positive side capacitor, 5b Negative side capacitor, 6, 31, 32, 33, 34 Switching element, 7 Clamp diode, 8a, 8b Switching leg, 10 Control unit, 11 Modulation rate Arithmetic unit, 12 Carrier comparison PWM generation section, 13 Gate signal allocation section, 14 Pulse distribution section, 15 Neutral point potential switching control section, 18 Current sensor, 19 V/f controller, 20a, 20b, 20c Neutral point voltage sensor.

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Abstract

電力変換装置は、複数のスイッチング素子を含み、直流電圧源の直流電圧を入力し可変電圧可変周波数の交流電圧に変換して負荷に出力するインバータと、複数のスイッチング素子のオンオフ駆動をＰＷＭ制御する制御部と、インバータの入力側であって、直流電圧の正極と負極との間に接続された、正極側コンデンサと負極側コンデンサとの直列体とを備える。インバータの出力電位は、少なくとも直流電圧源の正極の電位、負極の電位、および正極側コンデンサと負極側コンデンサとの接続点である中性点の電位を有する。制御部は、直流電圧と出力電圧指令値とに基づきインバータの変調率を演算する変調率演算器と、演算した変調率とキャリア信号とを比較してパルス列を発生させるためのスイッチング素子のオンオフ駆動に必要なゲート信号を発生させるゲート信号生成部と、正極側コンデンサの電圧と負極側コンデンサの電圧が平衡になるように、ゲート信号の割当を調整するゲート信号割当部とを含む。

Description

電力変換装置
　本開示は、電力変換装置に関して、特にマルチレベルインバータに関する。
　マルチレベルインバータでは、零電圧のほか、正極側と負極側でそれぞれ１レベル以上の電圧を出力する。各レベルのパルスは三角波比較ＰＷＭと呼ばれるＰＷＭ（パルス幅変調）制御方式で生成されるのが一般的である。
　マルチレベルインバータには、例えば、３レベルの出力が可能なインバータ回路および独立した直流電源を含む電力変換ユニットを複数個直列に接続した構成がある。各レベルでのパルスは個別のユニットで出力され、各ユニットから出力したパルス電圧を合成したものがマルチレベルインバータから出力される。
　この点で、マルチレベルインバータのスイッチング制御としては、各電力変換ユニットで出力するレベル毎のパルスパターン生成において、指令値と比較する三角波の位相をレベルによってずらすなどして、合成したパルスが階段状になるようにし、さらに、スイッチング素子によるスイッチングが偏って各々の電力変換ユニットにより損失がばらつくことのないよう、パルスを割り当てる電力変換ユニットを周期的に変える方式がある（特許文献１参照）。
　また、マルチレベルインバータには、中性点クランプ式のマルチレベルインバータがある。３レベル以上の電圧を出力可能であるが、電圧や周波数が変動すると三角波比較スイッチングにおける正極側と負極側のスイッチング時間に偏りが生じ、力率によっては、直流母線回路における正極側コンデンサ、負極側コンデンサの電圧の充放電量にアンバランスが生じる。正極側と負極側の電圧差が拡大し、正極側、負極側どちらかのコンデンサ電圧の過電圧発生や負荷運転時の電流変動（トルクリプル）の拡大が生じる可能性がある。
　この点で、例えば、３レベルインバータの場合には、正極側と負極側のコンデンサ電圧差や電圧指令の符号、電流をもとに、三角波と比較する三相電圧指令値を適切に補正して、三角波比較後のパルスパターンを変え、負荷時に直流母線回路における正極側と負極側のコンデンサ電圧差の拡大しないようにする方式がある（特許文献２参照）。
特許第４３５２７８７号 特許第６７０７２９８号
　一方で、特許文献１に示されるスイッチング制御では電力変換ユニット単位のスイッチング損失を均一化するためのものであり、５レベル以上のマルチレベルインバータに関して、それぞれのユニット内の直列回路における正極側と負極側のコンデンサ電圧を平衡に保つ目的や効果についての言及はない。
　また、特許文献２に示される直流母線電圧の正極側と負極側のコンデンサ電圧差を解消させる方式は、中性点クランプ式の３レベルインバータに対応した方式である。
　３レベルよりも多いレベル数（５レベル以上）の電圧を出力するインバータでは、回路構成が異なるため、そのまま適用することはできない。
　例えば、直流母線電圧と３レベルスイッチング回路を２つ接続した構成の回路を各相に有し、５レベルの電圧を出力できるインバータ回路を含むようなマルチレベルインバータの場合、同じ電圧を出すにも、複数のスイッチングの組み合わせが存在し、その組み合わせによって正極側と負極側のコンデンサの充放電の方向が変わるため、特許文献２に示される三角波比較により指令値を変える方法では、上記２つのコンデンサ電圧差を適正に抑制することはできない。
　本開示は、上記の課題を解決するためになされたものであって、電圧や周波数が変動や力率によって、直流母線回路における正極側コンデンサ電圧と負極側コンデンサ電圧のアンバランスが拡大することを抑制し、アンバランス拡大によりコンデンサ電圧が過電圧になる現象や、出力電圧が正負非対称になってトルクリプルが増える現象が発生しないようにする電力変換装置を提供することを目的とする。
　ある実施の形態に従う電力変換装置は、複数のスイッチング素子を含み、直流電圧源の直流電圧を入力し可変電圧可変周波数の交流電圧に変換して負荷に出力するインバータと、複数のスイッチング素子のオンオフ駆動をＰＷＭ制御する制御部と、インバータの入力側であって、直流電圧の正極と負極との間に接続された、正極側コンデンサと負極側コンデンサとの直列体とを備える。インバータの出力電位は、少なくとも直流電圧源の正極の電位、負極の電位、および正極側コンデンサと負極側コンデンサとの接続点である中性点の電位を有する。制御部は、直流電圧と出力電圧指令値とに基づきインバータの変調率を演算する変調率演算器と、演算した変調率とキャリア信号とを比較してパルス列を発生させるためのスイッチング素子のオンオフ駆動に必要なゲート信号を発生させるゲート信号生成部と、正極側コンデンサの電圧と負極側コンデンサの電圧が平衡になるように、ゲート信号の割当を調整するゲート信号割当部とを含む。
　本開示に従う電力変換装置は、電圧や周波数が変動や力率によって、直流母線回路における正極側コンデンサ電圧と負極側コンデンサ電圧のアンバランスが拡大することを抑制し、アンバランス拡大によりコンデンサ電圧が過電圧になる現象や、出力電圧が正負非対称になってトルクリプルが増える現象が発生しないようにすることが可能である。
実施の形態１に基づく電力変換装置２の全体構成を示す回路図である。 実施の形態１に基づく電力変換装置２のハードウェア構成を示す図である。 実施の形態１に基づくインバータ４の単相（Ｕ相）部分の構成について説明する図である。 実施の形態１に基づくスイッチングレグ８ａ，８ｂとインバータ４の単相回路の出力電圧レベルとの関係を説明する図である。 比較例としてキャリア比較ＰＷＭ生成部１２の動作について説明する図である。 各パターンにおける中性点電流Ｉｃの値と、正極側のコンデンサ電圧差Vdiffの増減について説明する図である。 実施の形態１に基づくゲートパルス信号ＧＡ＃，ＧＢ＃について説明する図である。 実施の形態２に基づく電力変換装置２＃の全体構成を示す回路図である。 実施の形態２に基づく中性点電位スイッチング制御部１５の動作について説明する図である。 実施の形態２に従う中性点電位スイッチング制御部１５の動作について説明するフロー図である。
　以下、実施形態について図に基づいて説明する。以下の説明では、同一部品には、同一の符号を付している。それらの名称および機能も同じであるためそれらについての詳細な説明は繰り返さない。
　実施の形態１．
　図１は、実施の形態１に基づく電力変換装置２の全体構成を示す回路図である。図１を参照して、電力変換装置２は、インバータ４とインバータ４を制御する制御部１０とを備え、Ｕ，Ｖ，Ｗ相の直流電圧源１ａ，１ｂ，１ｃの直流電圧を可変電圧可変周波数の交流電圧に変換して負荷であるモータ３に出力する。
　インバータ４は、直流電圧源１ａの直流電圧を分圧する２直列の正極側コンデンサ５ａ、負極側コンデンサ５ｂと、それぞれダイオードが逆並列接続されたＩＧＢＴ等から成る複数のスイッチング素子６と、クランプダイオード７とを備えた中性点クランプ式の３レベルインバータを形成する２つのスイッチングレグ８ａ，８ｂを相別に直列接続した５レベルインバータを構成する。
　なお、上述の通り、３レベルインバータを形成する２つのスイッチングレグ８ａ，８ｂを、相別に直列接続した５レベルインバータを構成するものとして、以下、スイッチングパターン等について説明するが、本開示の適用上、５レベルインバータに限られず、各相毎にインバータの回路を直列にさらに複数段接続した９レベル以上の電圧を出力する構成についても当該方式を同様に適用することが可能である。
　インバータ４は、ＰＷＭ（パルス幅変調）制御による、スイッチング素子６のオンオフ駆動によって直流電圧源１ａ～１ｃの直流電圧を任意の大きさおよび周波数の交流電圧に変換して出力する。インバータ４は、モータ３との接続部分において、負荷電流iu,iv,iwであるモータ３の電流を検出する負荷電流検出部としての電流センサ１８と、インバータ４の直流電圧源１ａ～１ｃの電圧を分圧する正極側コンデンサ５ａと負極側コンデンサ５ｂとの電圧の差を中性点電圧として検出する中性点電圧センサ２０ａ，２０ｂ，２０ｃとをさらに備える。
　制御部１０は、Ｖ／ｆ制御器１９と、変調率演算器１１と、キャリア比較ＰＷＭ生成部１２と、ゲート信号割当部１３とから成り、ゲート信号割当部１３は、パルス分配部１４を含む。
　以下、これら各構成部分について説明する。
　Ｖ/ｆ制御器１９は、入力した周波数指令Ｆｃに所定の係数を乗じて電圧指令値Ｖｐを出力する制御器である。この係数はモータの定格電圧を定格周波数で除したものを用いるのが一般的である。
　変調率演算器１１は、直流電圧源１ａ～１ｃの直流電圧Ｖｄｃとインバータ４の出力電圧指令値（線間電圧相当）Ｖｐとに基づき、式（１）により変調率指令ｍを演算して出力する。
Figure JPOXMLDOC01-appb-M000001
　キャリア比較ＰＷＭ生成部１２は、変調率演算器１１から出力された変調率指令ｍを所定の周波数周期で三角波（以下キャリア信号）と比較し、２つのスイッチングレグで出力する３レベルのゲートパルス信号を２組生成して出力する。
　ゲート信号割当部１３のパルス分配部１４は、生成された２組のゲートパルス信号を２つのスイッチングレグ８ａ，８ｂのどちらかのスイッチング素子に割り当てるかを決定し、それに従ってそれぞれのスイッチングレグ８ａ，８ｂのスイッチング素子にゲートパルス信号１７を出力する。
　図２は、実施の形態１に基づく電力変換装置２のハードウェア構成を示す図である。図２を参照して、インバータ４は、Ｕ，Ｖ，Ｗ相の直流電圧源１ａ，１ｂ，１ｃの直流電圧を可変電圧可変周波数の交流電圧に変換して負荷であるモータ３に出力する。
　制御部１０は、プロセッサ３０１と、記憶装置３０２とを含む。記憶装置３０２は、制御部１０のプログラムが予め記憶されている。プロセッサ３０１は、記憶装置３０２で記憶される機能プログラムを実施するものである。プロセッサ３０１が機能プログラムを実行することにより、種々の機能を実現する。
　制御部１０は、Ｖ／ｆ制御器１９と、変調率演算器１１と、キャリア比較ＰＷＭ生成部１２と、ゲート信号割当部１３とを含む。ゲート信号割当部１３は、パルス分配部１４を含む。
　検出部２９は、インバータ４の各部の電圧、電流を検出するセンサ群で構成される。本例においては、一例として、検出部２９は、電流センサ１８および中性点電圧センサ２０ａ～２０ｃを含む。
　プロセッサ３０１は、検出部２９からの情報に基づいて、プロセッサ３０１の演算処理により、インバータ４のスイッチング素子６をオンオフ駆動するゲートパルス信号１７を生成する。
　次に、動作について説明する。
　２つのスイッチングレグ８ａ，８ｂ内のスイッチング素子６のオンオフ駆動に基づくインバータ４の動作について説明する。
　図３は、実施の形態１に基づくインバータ４の単相（Ｕ相）部分の構成について説明する図である。図３を参照して、スイッチングレグ８ａ，８ｂから各々、３レベルの出力電圧VA，VBが出力される。スイッチングレグ８ａは、インバータの相出力端子に、スイッチングレグ８ｂは、三相の中性点に接続される。よって、単相インバータの出力電圧VINVとスイッチングレグ８ａの出力電圧VAとスイッチングレグ８ｂの出力電圧VBとの関係は、次式（２）として示される。
Figure JPOXMLDOC01-appb-M000002
　また、直流母線回路の正極側コンデンサ５ａの電圧をVPC、負極側コンデンサ５ｂの電圧をVCNとすると、コンデンサ電圧差Vdiffは次式（３）で示される。
Figure JPOXMLDOC01-appb-M000003
　図４は、実施の形態１に基づくスイッチングレグ８ａ，８ｂとインバータ４の単相回路の出力電圧レベルとの関係を説明する図である。
　図４を参照して、出力電圧に示される「Ｅ」はマルチレベルインバータの出力する１レベルあたりの電圧単位を示す。
　スイッチングレグ８ａの出力電圧VAは、出力レベルがそのままインバータ４の出力に反映されるが、スイッチングレグ８ｂの出力電圧VBは出力レベルが正負反転で反映される。
　例えば、インバータ４からスイッチングレグ８ｂを用いて＋１Ｅの電圧を出力する場合、スイッチングレグ８ａの正極側と負極側のスイッチング素子３１，３２はオフで、出力電圧VAを０とし、スイッチング８ｂの正極側のスイッチング素子３３はオフ、負極側のスイッチング素子３４はオンで電圧出力VBは－１Ｅを出力する。
　次に、ゲートパルス信号を割り当てる方式について説明する。
　キャリア比較ＰＷＭ生成部１２は、２組の３レベルのゲートパルス信号を生成する。
　ゲート信号割当部１３は、パルス分配部１４によって、２つのスイッチングレグ８ａ，８ｂのいずれかにゲートパルス信号１７を割り当てて出力する。
　図５は、比較例としてキャリア比較ＰＷＭ生成部１２の動作について説明する図である。図５（Ａ）を参照して、波形２１は、変調率指令値Ｖｐであり、電気角１周期の変化が示されている。
　また、本例においては、４つのキャリア信号ｃａｒ１～ｃａｒ４（波形２２ａ～２２ｄ）が示されている。ここで、キャリア信号ｃａｒ１，ｃａｒ２は、２つの３レベルパルスの正極側のパルス信号を生成するためのキャリア信号である。キャリア信号ｃａｒ３，ｃａｒ４は、２つの３レベルパルスの負極側のパルス信号を生成するためのキャリア信号である。
　図５（Ｂ）を参照して、１周期の変調率指令値Ｖｐに対して、キャリア信号ｃａｒ１およびキャリア信号ｃａｒ４と比較して生成された３レベルパルス信号がゲートパルス信号ＧＡ（波形２３ａ）である。
　１周期の変調率指令値Ｖｐに対して、キャリア信号ｃａｒ２およびキャリア信号ｃａｒ３と比較して生成された３レベルパルス信号がゲートパルス信号ＧＢ（波形２３ｂ）である。
　ゲートパルス信号ＧＡは、スイッチングレグ８ａに出力される。ゲートパルス信号ＧＢは、スイッチングレグ８ｂに出力される。
　図５（Ｃ）を参照して、単相の出力電圧Ｖｃｎｖはゲートパルス信号ＧＡとゲートパルス信号ＧＢとの差（波形２５）で示される。
　この場合、スイッチングレグ８ａのスイッチング頻度よりスイッチングレグ８ｂのスイッチング頻度が多く、スイッチングレグ８ｂの方が、オン時間が長くなる。
　図５（Ｂ）を参照して、スイッチングレグ８ａに対するゲートパルス信号と、スイッチングレグ８ｂに対するゲートパルス信号とを比較すると、スイッチングレグ８ａが０でスイッチングレグ８ｂが＋１Ｅあるいは－１Ｅを出している区間が他の区間よりも長い。
　図６は、各パターンにおける中性点電流Ｉｃの値と、正極側のコンデンサ電圧差Vdiffの増減について説明する図である。
　図５および図６を参照して、スイッチングレグ８ａが０でスイッチングレグ８ｂが＋１Ｅあるいは－１Ｅを出している区間あるいは、スイッチングレグ８ｂが０でスイッチングレグ８ａが＋１Ｅあるいは－１Ｅを出している区間に中性点電流Ｉｃが流れる。
　この場合、スイッチングレグ８ａとスイッチングレグ８ｂとの出力電圧が上記の組み合わせの間に、それぞれコンデンサ５ｂを充放電する中性点電流Ｉｃは-iu(相電流iuの正負逆)となる。
　負荷が大きく相電流iuが大きいと、コンデンサ電圧差Vdiffは１／２周期単位で大きく増加から減少を繰り返すことになる。
　さらに、パルスを生成するキャリアは非同期ＰＷＭの場合、電気角周波数と同期しないため、電気角１周期毎にコンデンサ５ｂを出入りする中性点電流の量は正極側と負極側で非対称になりやすく、結果として、直流母線電圧の２つのコンデンサ電圧差は拡大しやすくなる。
　この問題を解消するために、電気角１／２周期間に複数回、中性点電流Ｉｃの向きを変えてコンデンサの充放電量が少なくなるようにスイッチングを行う必要がある。
　実施の形態１においては、ゲート信号割当部１３は、正極側コンデンサの電圧と負極側コンデンサの電圧が平衡になるように、ゲート信号の割当を調整する。具体的には、ゲート信号割当部１３のパルス分配部１４は、キャリア比較により２つの３レベルのゲートパルス信号ＧＡ，ＧＢを出力するスイッチングのうち、スイッチングレグ内のスイッチング素子をオンするスイッチングレグ８ａとスイッチングレグ８ｂとを交互に行うように調整する。
　具体的には、中性点電流が流れる区間、すなわち一方のスイッチングレグの出力が０で他方のスイッチングレグの出力が＋１Ｅか－１Ｅになる区間を短くし、かつその方向が頻繁に変わるように調整する。
　図７は、実施の形態１に基づくゲートパルス信号ＧＡ＃，ＧＢ＃について説明する図である。図７（Ａ）を参照して、ゲートパルス信号ＧＡは、変調率指令値Ｖｐに対して、キャリア信号ｃａｒ１およびキャリア信号ｃａｒ４と比較して生成された３レベルパルス信号ＧＡ（波形２３ａ）である。ゲートパルス信号ＧＢは、変調率指令値Ｖｐに対して、キャリア信号ｃａｒ２およびキャリア信号ｃａｒ３と比較して生成された３レベルパルス信号ＧＡ（波形２３ｂ）である。
　図７（Ｂ）を参照して、スイッチングパルスのオン時間をスイッチングレグ８ａとスイッチングレグ８ｂとで交互に行うようにゲートパルス信号ＧＡ＃（波形２４ａ），ＧＢ＃（波形２４ｂ）に調整する。
　図７（Ｃ）を参照して、単相の出力電圧Ｖｃｎｖはゲートパルス信号ＧＡとゲートパルス信号ＧＢとの差（波形２５）で示される。
　スイッチングレグ８ａとスイッチングレグ８ｂを交互にオンし、２つのスイッチングレグ８ａ，８ｂのどちらかの一方が０で他方が＋１Ｅか－１Ｅになる区間を短く、かつその間に中性点に流れる電流の向きがその時によって変わるようになるため、コンデンサに充放電される電流量が少なくなり、コンデンサ電圧差の変動も小さくすることが可能である。
　さらに、中性点電圧センサ２０ａ～２０ｃから得た各相直流母線回路の２つのコンデンサ電圧VPC、VCNからコンデンサ電圧差Vdiffを各々式（３）により算出する。
　絶対値が閾値を超える場合には、次にオンするスイッチングレグの情報を一旦リセットする。
　コンデンサ電圧差Vdiffが閾値未満になるまで、その周波数指令Fcの１周期毎に最初にオンするスイッチングレグ８ａ→スイッチングレグ８ｂ→スイッチングレグ８ａに切り替える。
　例えば、Ｕ相回路の中性点電圧センサ２０ａによって得た直流母線回路の２つのコンデンサ５ａと５ｂの電圧差Vdiffの絶対値が閾値を超えた場合、その次のインバータ出力電圧位相が０度になったときから位相が３６０°になるまでの区間（＝周波数指令Fc１周期相当）をfnumber=１として、その区間の最初にオンするスイッチングレグ８ａに割り当てる。そして、その次の周期fnumber=2では、最初にオンするスイッチングレグ８ｂに切り替える。これにより、スイッチング時に流れる中性点電流の正負の偏りが蓄積されるのをなくし、よりコンデンサ電圧差Vdiffの拡大を防ぐことができる。
　上記で説明したように、インバータ４から同じ電圧を出力しながら、スイッチングレグ８ａとスイッチングレグ８ｂのスイッチング素子を交互にオンして＋１Ｅもしくはー１Ｅの電圧を出すようにスイッチングレグ８ａ，スイッチングレグ８ｂのスイッチング素子にゲート信号を割り当てるパルス分配部によって、負荷運転時においても直流母線回路の２つのコンデンサ５ａ，５ｂの不平衡拡大を抑制し、コンデンサ電圧の過電圧トリップ（異常停止）を防ぐことが可能となる。
　実施の形態２．
　図８は、実施の形態２に基づく電力変換装置２＃の全体構成を示す回路図である。図８を参照して、電力変換装置２＃は、図１で説明した電力変換装置２と比較して制御部１０を制御部１０＃に置換した点が異なる。また、制御部１０＃は、制御部１０と比較して、ゲート信号割当部１３をゲート信号割当部１３＃に置換した点が異なる。ゲート信号割当部１３＃は、ゲート信号割当部１３と比較して、パルス分配部１４と、中性点電位スイッチング制御部１５とを含む。他の構成については図１で説明したのと同様であり、その詳細な説明については繰り返さない。
　図９は、実施の形態２に基づく中性点電位スイッチング制御部１５の動作について説明する図である。
　図９（Ａ）は、図７（Ｂ）と同様であり、パルス分配部１４によりスイッチングパルスのオン時間をスイッチングレグ８ａとスイッチングレグ８ｂとで交互に行うようにゲートパルス信号ＧＡ＃（波形２４ａ），ＧＢ＃（波形２４ｂ）に調整されたものである。
　図９（Ｃ）には、ゲートパルス信号ＧＡ＃（２４ａ）とゲートパルス信号ＧＢ＃（２４ｂ）のうち、どちらか一方が０でもう一方が＋１Ｅもしくは－１Ｅを出力する区間のみを抜き出したパルス（２６ａ）が示されている。
　この時、中性点電流を示す波形３６は、スイッチングレグ８ａのみがオン（＋１Ｅあるいは－１Ｅ）の時は、Ｕ相のモータ電流３５と同じになる。スイッチングレグ８ｂのみがオン（＋１Ｅあるいは－１Ｅ）の時は、Ｕ相のモータ電流３５と正負逆に流れる。
　スイッチングレグ８ａ，８ｂのどちらもオフ（０）あるいはスイッチングレグ８ａ，８ｂがどちらもオン（＋１Ｅあるいは－１Ｅ）の時は流れない（０になる）。
　そして、直流母線回路のコンデンサ５ａの電圧と５ｂの電圧差は中性点電流３６が正の時に減少し、負の時に増加する。その例として、図９（Ｄ）には、電圧差Vdiff（波形３８）が示されている。
　パルス分配部１４の分配処理により、２つのコンデンサ５ａ．５ｂの電圧差の拡大は抑制されるが、周波数指令Ｆｃとキャリア信号の周波数の関係が、周波数指令の偶数倍周期でキャリアの奇数倍周期と同期するような関係の時、２段のパルス数は奇数になる状態が続き、パルスの正極側オン時間と負極側オン時間の大小関係が固定になり、正負非対称な状態が続く場合がある。
　スイッチングレグ８ａ，８ｂを交互にオンするとどちらかが正極側のオン時間がより多くなり、もう片方の負極側のオン時間がより大きくなり、コンデンサ５ｂの放電時間と充電時間のどちらかが常に少し多い状態が継続してしまうため、２つのコンデンサ５ａ，５ｂの電圧差が急速に拡大することがある。
　そうした拡大を抑制するために、２つのコンデンサの電圧差Vdiffの絶対値が許容閾値Vthを超え、かつ次のスイッチングで中性点電流の向きが更に電圧差を拡大する方向になる場合、スイッチングレグ８ａとスイッチングレグ８ｂのスイッチングを入れ替えて中性点電流の向きをコンデンサの電圧差が減る方向に変え、電圧差の拡大を抑制する。
　具体的には、ポイント３９ａのように、コンデンサの電圧差Vdiffが閾値－Vthより小さくなり、次のスイッチング（スイッチングレグ８ａオフかつスイッチングレグ８ｂ正極オン）で中性点電流が更にコンデンサの電圧差Vdiffが波形３９ｂのように拡大する方向に流れると予想できる場合に、スイッチングレグ８ｂをオフしたまま、スイッチングレグ８ａの負極を代わりにオンして、中性点電流の向きを逆向きにし、コンデンサの電圧差Vdiffの絶対値を波形３９ｃのように閾値内に収まるように調整する。
　図９（Ｂ）には、ゲートパルスＧＡ＃，ＧＢ＃をさらに調整したゲートパルスＧＡＡ＃，ＧＢＢ＃が示されている。
　図１０は、実施の形態２に従う中性点電位スイッチング制御部１５の動作について説明するフロー図である。
　図１０を参照して、以下、図に沿って中性点電位制御スイッチング部の処理フローを説明する。
　まず、Ｕ相直流母線回路の正極側コンデンサ電圧と負極側コンデンサ電圧差|Vdiff_u|の絶対値が許容閾値Vthを超えたか否かを判断する（ステップＳ４０１）。
　ステップＳ４０１において、正極側コンデンサ電圧と負極側コンデンサ電圧差|Vdiff_u|の絶対値が許容閾値Vthを超えていない場合（ステップＳ４０１においてＮＯ）には、ステップＳ４０１の状態を維持する。正極側コンデンサ電圧と負極側コンデンサ電圧差|Vdiff_u|の絶対値が許容閾値Vthを超えている場合（ステップＳ４０１においてＹＥＳ）には、コンデンサ電圧差Vdiff_uと相電流iuの積がコンデンサ電圧差許容閾値Vth（Vth>0）と相電流閾値Ith（Ith>0）の積より大きいかどうかを確認する（ステップＳ４０２）。
　ステップＳ４０２において、コンデンサ電圧差Vdiff_uと相電流iuの積がコンデンサ電圧差の許容閾値Vth（Vth>0）と相電流閾値Ith（Ith>0）の積より大きいと判断した場合（ステップＳ４０２においてＹＥＳ）には、コンデンサ電圧差Vdiff_uと相電流iuの正負の符号が同じであること意味する。
　図９（Ｃ）で説明したように、中性点電流の流れるゲートパルス信号の波形２６ａ、２６ｂと相電流iu（波形３５）と中性点電流Ic（波形３６）に示したように、中性点電流Ic（波形３６）が負側であると、コンデンサ電圧差Vdiffが増える。中性点電流Ic（波形３６）が正側であるとコンデンサ電圧差Vdiffが減る。
　式（４）はコンデンサ電圧差Vdiffと中性点電流Icとの関係を表したものである。
Figure JPOXMLDOC01-appb-M000004
　式中C1はコンデンサ５ａ，５ｂの容量を示す。式に示すように、コンデンサ電圧差Vdiffと中性点電流積分値の符号の関係は互いに正負逆であるから、コンデンサ電圧差Vdiffと相電流iuの積が正になるということは、中性点電流積分値と相電流iuの符号は互いに逆向きになっていることを意味する。
　コンデンサ電圧差Vdiffの絶対値が更に増えるスイッチングは、スイッチングレグ８ａ（レグ８ａとも称する）が０（Ｃ電位）でスイッチングレグ８ｂ（レグ８ｂとも称する）が＋１Ｅか－１Ｅ出力になる。
　したがって、ステップＳ４０２の次に、次の各レグ８ａ，８ｂの出力が、レグ８ａ＝０、レグ８ｂ＝－１Ｅでインバータ４が＋１Ｅ出力となるか否かを判断する（ステップＳ４０３）。
　ステップＳ４０３において、次の各レグ８ａ，８ｂの出力が、レグ８ａ＝０、レグ８ｂ＝－１Ｅでインバータ４が＋１Ｅ出力となると判断した場合（ステップＳ４０３においてＹＥＳ）には、コンデンサ電圧差Vdiffの絶対値は閾値Vthを超え更に増えるため、このスイッチングを入れ替える必要がある。入れ替え後のスイッチングはレグ８ａ＝＋１Ｅ、レグ８ｂ＝０となる。上記で述べたように、レグ８ａ、レグ８ｂの出力が変わる時、スイッチング８ａ，８ｂの正極側および負極側スイッチング素子のうち、どれか１つのみスイッチング（オンまたはオフする）するのであれば、入れ替えを行うことのできる現在のスイッチングレグの出力組合せ条件はおのずと限られてくる。
　次のスイッチング出力が入れ替え前のレグ８ａ＝０、レグ８ｂ＝－１Ｅ、もしくは入れ替え後のレグ８ａ＝＋１Ｅ、レグ８ｂ＝０になり得る現在の各レグ８ａ、８ｂの出力組合せは、インバータ出力＋２Ｅの組合せになるレグ８ａ＝＋１Ｅ，レグ８ｂ＝－１Ｅの組合せか、出力が０となる組合せになるレグ８ａ＝レグ８ｂ＝０の２種類になる。
　ステップＳ４０４において、現在のレグ８ａ、レグ８ｂの出力組合せがレグ８ａ＝＋１Ｅ，レグ８ｂ＝－１Ｅの組合せか、出力が０となる組合せになるレグ８ａ＝レグ８ｂ＝０か否かを判断する（ステップＳ４０４）。
　ステップＳ４０４において、現在のレグ８ａ、レグ８ｂの出力組合せがレグ８ａ＝＋１Ｅ，レグ８ｂ＝－１Ｅの組合せか、出力が０となる組合せになるレグ８ａ＝レグ８ｂ＝０であると判断した場合（ステップＳ４０４においてＹＥＳ）には、レグ８ａとレグ８ｂのスイッチングを入れ替える。すなわち、レグ８ａ＝０、レグ８ｂ＝－１Ｅとするところを、レグ８ａ＝＋１Ｅ、レグ８ｂ＝０に設定する。具体的には、インバータ出力が＋２Ｅ（レグ８ａ＝＋１Ｅ，レグ８ｂ＝－１Ｅ）の場合には、レグ８ｂの負極側のスイッチング素子３４をオン→オフにすることによりレグ８ａとレグ８ｂのスイッチングを入れ替えた出力組合せの状態を実現することが可能である。また、インバータ出力が０（レグ８ａ＝レグ８ｂ＝０）の場合は、レグ８ａの正極側のスイッチング素子３１をオフ→オンにすることで、レグ８ａとレグ８ｂのスイッチングを入れ替えた出力組合せの状態を実現することが可能である。
　一方、ステップＳ４０４において、現在のレグ８ａ、レグ８ｂの出力組合せがレグ８ａ＝＋１Ｅ，レグ８ｂ＝－１Ｅの組合せか、出力が０となる組合せになるレグ８ａ＝レグ８ｂ＝０でないと判断した場合（ステップＳ４０４においてＮＯ）には、ステップＳ４０１に戻る。
　一方で、ステップＳ４０３において、次の各レグ８ａ，８ｂの出力が、レグ８ａ＝０、レグ８ｂ＝－１Ｅでインバータ４が＋１Ｅ出力でないと判断した場合（ステップＳ４０３においてＮＯ）には、レグ８ａ＝０、レグ８ｂ＝＋１Ｅでインバータ出力が－１Ｅ出力となるか否かを判断する（ステップＳ４０６）。
　ステップＳ４０６において、次の各レグ８ａ，８ｂの出力が、レグ８ａ＝０、レグ８ｂ＝＋１Ｅでインバータ４が－１Ｅ出力となると判断した場合（ステップＳ４０６においてＹＥＳ）には、コンデンサ電圧差Vdiffの絶対値は閾値Vthを超え更に増えるため、このスイッチングを入れ替える必要がある。入れ替え後のスイッチングはレグ８ａ＝－１Ｅ、レグ８ｂ＝０となる。上記で述べたように、レグ８ａ、レグ８ｂの出力が変わる時、スイッチング８ａ，８ｂの正極側および負極側スイッチング素子のうち、どれか１つのみスイッチング（オンまたはオフする）するのであれば、入れ替えを行うことのできる現在のスイッチングレグの出力組合せ条件はおのずと限られてくる。
　次のスイッチング出力が入れ替え前のレグ８ａ＝０、レグ８ｂ＝＋１Ｅ、もしくは入れ替え後のレグ８ａ＝－１Ｅ、レグ８ｂ＝０になり得る現在の各レグ８ａ、８ｂの出力組合せは、インバータ出力－２Ｅの組合せになるレグ８ａ＝－１Ｅ，レグ８ｂ＝＋１Ｅの組合せか、出力が０となる組合せになるレグ８ａ＝レグ８ｂ＝０の２種類になる。
　ステップＳ４０７において、現在のレグ８ａ、レグ８ｂの出力組合せがレグ８ａ＝－１Ｅ，レグ８ｂ＝＋１Ｅの組合せか、出力が０となる組合せになるレグ８ａ＝レグ８ｂ＝０か否かを判断する（ステップＳ４０７）。
　ステップＳ４０７において、現在のレグ８ａ、レグ８ｂの出力組合せがレグ８ａ＝－１Ｅ，レグ８ｂ＝＋１Ｅの組合せか、出力が０となる組合せになるレグ８ａ＝レグ８ｂ＝０であると判断した場合（ステップＳ４０７においてＹＥＳ）には、レグ８ａとレグ８ｂのスイッチングを入れ替える。すなわち、レグ８ａ＝０、レグ８ｂ＝＋１Ｅとするところを、レグ８ａ＝－１Ｅ、レグ８ｂ＝０に設定する。具体的には、インバータ出力が－２Ｅ（レグ８ａ＝－１Ｅ，レグ８ｂ＝＋１Ｅ）の場合には、レグ８ｂ側のスイッチング素子３３をオン→オフにすることによりレグ８ａとレグ８ｂのスイッチングを入れ替えた出力組合せの状態を実現することが可能である。また、インバータ出力が０（レグ８ａ＝レグ８ｂ＝０）の場合は、レグ８ａの負極側のスイッチング素子３２をオフ→オンにすることで、レグ８ａとレグ８ｂのスイッチングを入れ替えた出力組合せの状態を実現することが可能である。
　一方、ステップＳ４０６において、次の各レグ８ａ，８ｂの出力が、レグ８ａ＝０、レグ８ｂ＝＋１Ｅでインバータ４が－１Ｅ出力でないと判断した場合（ステップＳ４０６においてＮＯ）には、ステップＳ４０１に戻る。また、ステップＳ４０７において、現在のレグ８ａ、レグ８ｂの出力組合せがレグ８ａ＝－１Ｅ，レグ８ｂ＝＋１Ｅの組合せか、出力が０となる組合せになるレグ８ａ＝レグ８ｂ＝０でないと判断した場合（ステップＳ４０７においてＮＯ）には、ステップＳ４０１に戻る。
　実施の形態２に従うスイッチング制御はパルス分配部１４により、直流母線回路の２つのコンデンサ電圧差の偏りを少なくし、かつ、インバータ４のスイッチング損失を減らし、素子損失の偏りをなくす目的で、常に２つのスイッチングレグ８ａ，８ｂのＰ（正極）側素子３１，３３と、Ｎ（負極）側素子３２，３４のどれか１つのみをオンまたはオフするように制御する。
　一方、ステップＳ４０２において、コンデンサ電圧差Vdiff_uと相電流iuの積がコンデンサ電圧差の許容閾値Vth（Vth>0）と相電流閾値Ith（Ith>0）の積より小さいと判断した場合（ステップＳ４０２においてＮＯ）には、次に、コンデンサ電圧差Vdiff_uと相電流iuの積がコンデンサ電圧差の許容閾値Vth（Vth>0）と相電流閾値Ith（Ith>0）の積の-１倍より小さいか否かを判断する（ステップＳ４１０）。
　ステップＳ４１０において、コンデンサ電圧差Vdiff_uと相電流iuの積がコンデンサ電圧差の許容閾値Vth（Vth>0）と相電流閾値Ith（Ith>0）の積の-１倍より小さいと判断した場合（ステップＳ４１０においてＹＥＳ）には、積の符号は負なので、コンデンサ電圧差と相電流の正負は異なる。
　したがって、式（４）を考慮すると、中性点電流積分と相電流の正負の符号は同じになる。
　コンデンサ電圧差Vdiffの絶対値が更に増えるスイッチングは、スイッチングレグ８ａが＋１Ｅか－１Ｅで、スイッチングレグ８ｂが０になる。
　したがって、ステップＳ４１０の次に、次の各レグ８ａ，８ｂの出力がレグ８ａ＝＋１E、レグ８ｂ＝０でインバータ４が＋１Ｅ出力となるか否かを判断する（ステップＳ４１１）。
　ステップＳ４１１において、次の各レグ８ａ，８ｂの出力が、レグ８ａ＝＋１Ｅ、レグ８ｂ＝０でインバータ４が＋１Ｅ出力となると判断した場合（ステップＳ４１１においてＹＥＳ）には、コンデンサ電圧差Vdiffの絶対値は閾値Vthを超え更に増えるため、このスイッチングを入れ替える必要がある。入れ替え後のスイッチングはレグ８ａ＝０、レグ８ｂ＝－１Ｅとなる。上記で述べたように、レグ８ａ、レグ８ｂの出力が変わる時、スイッチング８ａ，８ｂの正極側および負極側スイッチング素子のうち、どれか１つのみスイッチング（オンまたはオフする）するのであれば、入れ替えを行うことのできる現在のスイッチングレグの出力組合せ条件はおのずと限られてくる。
　次のスイッチング出力が入れ替え前のレグ８ａ＝＋１Ｅ、レグ８ｂ＝０、もしくは入れ替え後のレグ８ａ＝０、レグ８ｂ＝－１Ｅになり得る現在の各レグ８ａ，８ｂの出力組合せは、インバータ出力＋２Ｅの組合せになるレグ８ａ＝＋１Ｅ，レグ８ｂ＝－１Ｅの組合せか、出力が０となる組合せになるレグ８ａ＝レグ８ｂ＝０の２種類になる。
　ステップＳ４１２において、現在のレグ８ａ，レグ８ｂの出力組合せがレグ８ａ＝＋１Ｅ，レグ８ｂ＝－１Ｅの組合せか、出力が０となる組合せになるレグ８ａ＝レグ８ｂ＝０か否かを判断する（ステップＳ４１２）。
　ステップＳ４１２において、現在のレグ８ａ、レグ８ｂの出力組合せがレグ８ａ＝＋１Ｅ，レグ８ｂ＝－１Ｅの組合せか、出力が０となる組合せになるレグ８ａ＝レグ８ｂ＝０であると判断した場合（ステップＳ４１２においてＹＥＳ）には、レグ８ａとレグ８ｂのスイッチングを入れ替える。すなわち、レグ８ａ＝＋１Ｅ、レグ８ｂ＝０とするところを、レグ８ａ＝０、レグ８ｂ＝－１Ｅに設定する。具体的には、インバータ出力が＋２Ｅ（レグ８ａ＝＋１Ｅ，レグ８ｂ＝－１Ｅ）の場合には、レグ８ａの正極側のスイッチング素子３１をオン→オフにすることによりレグ８ａとレグ８ｂのスイッチングを入れ替えた出力組合せの状態を実現することが可能である。また、インバータ出力が０（レグ８ａ＝レグ８ｂ＝０）の場合は、レグ８ｂの正極側のスイッチング素子３４をオフ→オンにすることで、レグ８ａとレグ８ｂのスイッチングを入れ替えた出力組合せの状態を実現することが可能である。
　一方、ステップＳ４１２において、現在のレグ８ａ、レグ８ｂの出力組合せがレグ８ａ＝＋１Ｅ，レグ８ｂ＝－１Ｅの組合せか、出力が０となる組合せになるレグ８ａ＝レグ８ｂ＝０でないと判断した場合（ステップＳ４１２においてＮＯ）には、ステップＳ４０１に戻る。
　一方で、ステップＳ４１１において、次の各レグ８ａ，８ｂの出力が、レグ８ａ＝＋１Ｅ、レグ８ｂ＝０でインバータ４が＋１Ｅ出力でないと判断した場合（ステップＳ４１１においてＮＯ）には、レグ８ａ＝－１Ｅ、レグ８ｂ＝０でインバータ出力が－１Ｅ出力となるか否かを判断する（ステップＳ４１４）。
　ステップＳ４１４において、次の各レグ８ａ，８ｂの出力が、レグ８ａ＝－１Ｅ、レグ８ｂ＝０でインバータ４が－１Ｅ出力となると判断した場合（ステップＳ４１４においてＹＥＳ）には、コンデンサ電圧差Vdiffの絶対値は閾値Vthを超え更に増えるため、このスイッチングを入れ替える必要がある。入れ替え後のスイッチングはレグ８ａ＝０、レグ８ｂ＝＋１Ｅとなる。上記で述べたように、レグ８ａ、レグ８ｂの出力が変わる時、スイッチング８ａ，８ｂの正極側および負極側スイッチング素子のうち、どれか１つのみスイッチング（オンまたはオフする）するのであれば、入れ替えを行うことのできる現在のスイッチングレグの出力組合せ条件はおのずと限られてくる。
　次のスイッチング出力が入れ替え前のレグ８ａ＝－１Ｅ、レグ８ｂ＝０、もしくは入れ替え後のレグ８ａ＝０、レグ８ｂ＝＋１Ｅになり得る現在の各レグ８ａ、８ｂの出力組合せは、インバータ出力－２Ｅの組合せになるレグ８ａ＝－１Ｅ，レグ８ｂ＝＋１Ｅの組合せか、出力が０となる組合せになるレグ８ａ＝レグ８ｂ＝０の２種類になる。
　ステップＳ４１５において、現在のレグ８ａ、レグ８ｂの出力組合せがレグ８ａ＝－１Ｅ，レグ８ｂ＝＋１Ｅの組合せか、出力が０となる組合せになるレグ８ａ＝レグ８ｂ＝０か否かを判断する（ステップＳ４１５）。
　ステップＳ４１５において、現在のレグ８ａ、レグ８ｂの出力組合せがレグ８ａ＝－１Ｅ，レグ８ｂ＝＋１Ｅの組合せか、出力が０となる組合せになるレグ８ａ＝レグ８ｂ＝０であると判断した場合（ステップＳ４１５においてＹＥＳ）には、レグ８ａとレグ８ｂのスイッチングを入れ替える。すなわち、レグ８ａ＝－１Ｅ、レグ８ｂ＝０とするところを、レグ８ａ＝０、レグ８ｂ＝＋１Ｅに設定する。具体的には、インバータ出力が－２Ｅ（レグ８ａ＝－１Ｅ，レグ８ｂ＝＋１Ｅ）の場合には、レグ８ａの負極側のスイッチング素子３２をオン→オフにすることによりレグ８ａとレグ８ｂのスイッチングを入れ替えた出力組合せの状態を実現することが可能である。また、インバータ出力が０（レグ８ａ＝レグ８ｂ＝０）の場合は、レグ８ｂの正極側のスイッチング素子３３をオフ→オンにすることで、レグ８ａとレグ８ｂのスイッチングを入れ替えた出力組合せの状態を実現することが可能である。
　一方、ステップＳ４１４において、次の各レグ８ａ，８ｂの出力が、レグ８ａ＝－１Ｅ、レグ８ｂ＝０でインバータ４が－１Ｅ出力でないと判断した場合（ステップＳ４１４においてＮＯ）には、ステップＳ４０１に戻る。また、ステップＳ４１５において、現在のレグ８ａ、レグ８ｂの出力組合せがレグ８ａ＝－１Ｅ，レグ８ｂ＝＋１Ｅの組合せか、出力が０となる組合せになるレグ８ａ＝レグ８ｂ＝０でないと判断した場合（ステップＳ４１５においてＮＯ）には、ステップＳ４０１に戻る。
　中性点電位スイッチング制御部１５は、上記の処理を実行することにより、各素子のスイッチングを最小限で各スイッチング素子によるスイッチングの偏りを減らすだけでなく、所定の周波数条件でのスイッチングで負荷、力率の影響により直流母線回路の２つのコンデンサ５ａ，５ｂの電圧差が急拡大するのを抑制し、コンデンサ電圧の過電圧発生及び、出力電圧の正負非対称によるトルクリプル増加とそれに伴う制御不安定化を抑制することができる。
　なお、本開示は、その開示の範囲内において、各実施の形態の一部または全部を自由に組み合わせたり、各実施の形態を適宜、変形、省略したりすることが可能である。
　上述の実施の形態として例示した構成は、本開示の構成の一例であり、別の公知の技術と組み合わせることも可能であるし、本開示の要旨を逸脱しない範囲で、一部を省略する等、変更して構成することも可能である。また、上述した実施の形態において、他の実施の形態で説明した処理および構成を適宜採用して実施する場合であってもよい。
　今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本開示の範囲は、上記した説明ではなく、請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
　２　電力変換装置、３　モータ、４　インバータ、５ａ　正極側コンデンサ、５ｂ　負極側コンデンサ、６，３１，３２，３３，３４　スイッチング素子、７　クランプダイオード、８ａ，８ｂ　スイッチングレグ、１０　制御部、１１　変調率演算器、１２　キャリア比較ＰＷＭ生成部、１３　ゲート信号割当部、１４　パルス分配部、１５　中性点電位スイッチング制御部、１８　電流センサ、１９　Ｖ／ｆ制御器、２０ａ，２０ｂ，２０ｃ　中性点電圧センサ。

Claims (4)

  1. 　複数のスイッチング素子を含み、直流電圧源の直流電圧を入力し可変電圧可変周波数の交流電圧に変換して負荷に出力するインバータと、
    　前記複数のスイッチング素子のオンオフ駆動をＰＷＭ制御する制御部と、
    　前記インバータの入力側であって、前記直流電圧の正極と負極との間に接続された、正極側コンデンサと負極側コンデンサとの直列体とを備え、
    　前記インバータの出力電位は、少なくとも前記直流電圧源の正極の電位、負極の電位、および前記正極側コンデンサと前記負極側コンデンサとの接続点である中性点の電位を有し、
    　前記制御部は、
    　前記直流電圧と出力電圧指令値とに基づき前記インバータの変調率を演算する変調率演算器と、
    　演算した変調率とキャリア信号とを比較してパルス列を発生させるためのスイッチング素子のオンオフ駆動に必要なゲート信号を発生させるゲート信号生成部と、
    　前記正極側コンデンサの電圧と前記負極側コンデンサの電圧が平衡になるように、前記ゲート信号の割当を調整するゲート信号割当部とを含む、電力変換装置。
  2. 　前記インバータは、複数のスイッチング回路を含み、
    　前記ゲート信号割当部は、前記複数のスイッチング回路のスイッチング素子のオンオフ駆動に必要な前記ゲート信号を順番に割り当てて、パルス生成を前記複数のスイッチング回路に分担させるパルス分配部を含む、請求項１記載の電力変換装置。
  3. 　前記パルス分配部は、前記複数のスイッチング回路のスイッチング素子のオンオフ駆動に必要な前記ゲート信号に関して、前記複数のスイッチング回路が交互にオンするように、順番を割り当てる、請求項２記載の電力変換装置。
  4. 　前記ゲート信号割当部は、前記正極側コンデンサの電圧と前記負極側コンデンサの電圧との電圧差の絶対値が閾値を超える場合には、前記ゲート信号の割り当てから、前記電圧差がさらに増える方向か否かを判断し、前記電圧差が増えると判断した場合は、前記電圧差が減るように、前記複数のスイッチング回路のスイッチング素子への前記ゲート信号の割り当てを変更する中性点電位スイッチング制御部をさらに含む、請求項２または３記載の電力変換装置。
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