WO2020241261A1 - 発光装置、および、その製造方法 - Google Patents

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electrode
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layer
substrate
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喜昭 安田
広文 千葉
光恭 熊谷
裕輝夫 鈴木
田中　秀治
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スタンレー電気株式会社
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Definitions

  • the present invention relates to a light emitting device equipped with a light emitting element such as an LED, and more particularly to a light emitting device in which a light emitting element that requires a large current supply such as an LED that emits ultraviolet light is sealed in an airtight package.
  • the LED that emits ultraviolet light uses an AlGaN semiconductor that easily deteriorates due to humidity as the light emitting layer, it is desirable to hermetically seal the package.
  • the structure in which the resin is filled and sealed around the visible light LED cannot be used for the ultraviolet light LED because the resin is deteriorated by the ultraviolet light. Therefore, for example, a structure is used in which an ultraviolet LED mounted on an AlN submount is mounted on the bottom surface of a cavity formed of an AlN ceramic sintered body, and the opening of the cavity is sealed with a quartz plate.
  • Patent Document 1 discloses a configuration in which a through electrode formed so as to penetrate in the thickness direction of a substrate made of AlN is provided, and a die pad for mounting and joining a light emitting element is arranged on the through electrode and the AlN substrate. There is.
  • Patent Document 1 uses through electrodes, no device has been devised to uniformly supply a large current to the semiconductor layer and conduct the generated heat to the outside. Specifically, there is no disclosure of a configuration for lowering electrical resistance and increasing thermal conductivity while using a through electrode that tends to generate voids inside during plating filling.
  • An object of the present invention is to provide a light emitting device capable of uniformly supplying a large current to a large area semiconductor layer of a light emitting element and having good heat drawing characteristics.
  • a light emitting device including a semiconductor layer including a light emitting layer and first and second element electrodes bonded to the semiconductor layer and supplying a current for causing the light emitting layer to emit light. And a Si substrate provided with a cavity and a light emitting element mounted on the bottom surface of the cavity.
  • the first element electrode is arranged on a surface facing the bottom surface side of the cavity of the semiconductor layer.
  • the bottom surface of the cavity of the Si substrate is provided with a slit-shaped through hole and a through electrode that fills the through hole at a position facing the first element electrode of the light emitting element.
  • the length of the upper surface of the through electrode in the major axis direction is larger than the height of the through electrode in the thickness direction of the Si substrate.
  • a bonding layer having a shape corresponding to the shape of the upper surface of the through electrode is arranged between the first element electrode of the light emitting element and the upper surface of the facing through electrode. The entire upper surface of the through electrode is bonded to the first element electrode via a bonding layer.
  • a light emitting device capable of uniformly supplying a large current to a large area semiconductor layer of a light emitting element and having good heat drawing characteristics.
  • FIG. 3 is a perspective view of a bottom surface region of a cavity 2 of a Si substrate 1 of the light emitting device of the embodiment.
  • FIG. 5 is a cross-sectional view of a light emitting element 5 of the light emitting device of the embodiment.
  • the bottom view of the light emitting element 5 of FIG. (A) and (b) are sectional views of the through silicon via 4 of the Si substrate 1 of the light emitting device of the embodiment.
  • FIG. 5 is a cross-sectional view showing an example in which the inner walls of the through holes 3 and 13 of the Si substrate 1 of the light emitting device of the embodiment are made uneven.
  • FIG. 2 A cross-sectional view of the light emitting device of this embodiment is shown in FIG.
  • the top and bottom views of the substrate 1 of the light emitting device are shown in FIGS. 2 (a) and 2 (b), and the perspective view of the through electrode 4 of the substrate 1 of the light emitting device is shown in FIG.
  • the light emitting device of the present embodiment is provided with a slit-shaped through hole 3 on the bottom surface 2a of the cavity (recess) 2 provided in the Si substrate 1, and further provided with a through electrode 4 having a shape to fill the slit-shaped through hole 3.
  • the configuration is as follows. As shown in FIGS. 2A and 3, the length of the upper surface of the through electrode 4 in the major axis direction is larger than the height of the through electrode 4 (thickness direction of the Si substrate 1), and the upper surface of the through electrode 4 is formed. Is designed so that the width in the minor axis direction is smaller than the height of the through electrode 4.
  • a light emitting element 5 is mounted on the bottom surface 2a of the cavity 2, and the first element electrode 6 on the bottom surface of the light emitting element 5 is directly bonded to the upper surface of the through electrode 4 by the bonding layer 8.
  • the through electrode 4 having a shape filled with slits directly joins the element electrode 6 of the light emitting element 5 to supply an electric current, so that the contact area between the bottom electrode 6 of the light emitting element 5 and the through electrode 4 is increased.
  • the length of the upper surface of the through electrode 4 is larger in the long axis direction, and the light emitting element 5 is set to the first element electrode 6. It is possible to efficiently supply a large current.
  • the upper surface of the through electrode 4 is a bonding layer over the entire linear electrode. Since the current can be supplied to the entire surface of the linear electrode by being joined via 6, a large current can be uniformly supplied to the linear electrode, and the semiconductor layer in a wide region can efficiently emit light.
  • the heat generated by the light emitting element 5 can be efficiently dissipated through the through electrode 4.
  • the thermal oxide film formed on the Si substrate does not intervene.
  • the through silicon via 4 having a slit-filled shape can receive the heat generated by the light emitting element 5 on the entire upper surface and disperse it in the direction parallel to the longitudinal direction of the upper surface while conducting the heat in the height direction. Therefore, the heat generated in the semiconductor layer of the light emitting element 5 can be efficiently conducted by the through silicon via 4 having a slit-filled shape, and can be dissipated to the outside of the Si substrate 1.
  • the through electrode 4 that fills the slit-shaped through hole 3 has a void inside when the through electrode is formed, as compared with a large volume through electrode whose size in both the major axis direction and the width direction is larger than the size in the height direction. As a result, the electrical resistance can be lowered and the heat conduction can be increased.
  • the through silicon via 4 has a slit shape, it is possible to suppress the problem due to the difference in thermal expansion as compared with the case where the general columnar through electrode described in Patent Document 1 or the like is provided. That is, cracks and the like are suppressed due to the difference in thermal expansion of the through electrode 4 made of metal, the substrate 1 made of Si, and the thermal oxide film (SiO 2 ) formed on the surface of the substrate 1 and the inner wall of the through hole. Can be done.
  • the through electrode 4 into a slit shape, the proportion of the thermal oxide film is reduced as compared with the case of a columnar shape, and cracks generated in the thermal oxide film can be suppressed.
  • the light emitting device of the present embodiment includes a light emitting element 5 and a Si substrate 1.
  • the light emitting element 5 includes a semiconductor layer 15 including a light emitting layer, and first and second element electrodes 6 and 7.
  • the cross-sectional structure of the light emitting element 5 is the structure of FIG. 4, the semiconductor substrate 15d, the n-type semiconductor layer 15c provided on the entire lower surface of the semiconductor substrate 15d, and the light emitting layer provided on the lower surface of the n-type semiconductor layer 15c. It is configured to include 15a and a p-type semiconductor layer 15b.
  • the laminate of the light emitting layer 15a and the p-type semiconductor layer 15b is a rectangle whose width is narrower than the length, and a plurality of these rectangular laminates (6 in this case) are arranged in a striped shape at predetermined intervals. It is arranged over the entire n-type semiconductor layer 15c.
  • the ends of the laminate of the light emitting layer 15a and the p-type semiconductor layer 15b are connected to each other.
  • the side surfaces of the laminate of the light emitting layer 15a and the p-type semiconductor layer 15b are covered with an insulating layer.
  • the lower surface shape of the light emitting element 5 is shown in FIG.
  • the first element electrode 6 includes a plurality of linear electrode portions 6a having a width narrower than the length and a connecting electrode portion 6b connecting the ends of the linear electrode portions 6a, and has a comb shape.
  • the linear electrode portions 6a are joined along the longitudinal direction of the lower surface of the striped p-type semiconductor layer 15b.
  • the first element electrode 6 has a laminated structure of a p electrode 61 and a pad electrode 62.
  • the second element electrode 7 includes a linear electrode portion 7a having a width narrower than the length and a connecting electrode portion 7b connecting the end portions of the linear electrode portion 7a, and has a comb shape.
  • the linear electrode portions 7a are arranged in the gaps between the striped p-type semiconductor layers 15b in the regions where the n-type semiconductor layer 15c is exposed.
  • the second element electrode 6 has a laminated structure of the n electrode 171 and the pad electrode 172.
  • a protective layer 45 is arranged on the surface of the uneven surface.
  • each layer of the semiconductor layer 15 for the light emitting device 5 of the present embodiment is as shown in FIG. 4, and an AlGaN-based light emitting layer 15a is used.
  • the light emitting layer 15a emits ultraviolet light. Since the AlGaN-based light emitting layer 15a has a property of being deteriorated by humidity, the light emitting device of the present embodiment airtightly seals the light emitting element 5 to prevent the intrusion of moisture. The sealing structure will be described later.
  • the Si substrate 1 is provided with the cavity 2, and the light emitting element 5 is mounted on the bottom surface of the cavity 2.
  • a hole 3 is provided.
  • a through electrode 4 that fills the through hole 3 is provided inside the through hole 3.
  • a back surface electrode 11 is provided on the back surface of the Si substrate 1 (the surface opposite to the bottom surface region of the cavity 2), and the back surface electrode 11 is connected to the through electrode 4.
  • a slit-shaped through hole 13 is provided at a position facing the connection electrode portion 7b of the second element electrode 7. Inside the through hole 13, a through electrode 14 for filling the through hole 13 is provided.
  • a back surface electrode 12 is provided on the back surface of the Si substrate 1, and the back surface electrode 12 is connected to the through electrode 14.
  • the shape of the through electrode 4 is as shown in FIG. 3, in which the length of the upper surface in the major axis direction is larger than the height and the width of the upper surface in the minor axis direction is smaller than the height.
  • the shape of the through electrode 14 is the same.
  • the length of the upper surfaces of the through electrodes 4 and 14 in the major axis direction is designed to be 3 times or more, preferably 10 times or more the width in the minor axis direction.
  • a bonding layer 8 having a shape corresponding to the upper surface shape of the through electrode 4 is arranged between the linear electrode portion 6a of the first element electrode 6 of the light emitting element and the upper surface of the through silicon via 4 facing each other. The entire upper surface of the through electrode 4 is bonded to the linear electrode portion 6a of the first element electrode 6 via the bonding layer 8.
  • the entire upper surface of the through electrode 14 is bonded to the connection electrode portion 7b of the second element electrode 7 via the bonding layer 8.
  • a part of the bonding layer 8 also fills an extremely small gap existing between the upper part of the inner wall of the through hole 3 of the Si substrate 1 and the upper part of the through electrode 4.
  • the circumference of the through electrode 4 is hermetically sealed (see FIGS. 6A and 6B). Note that FIG. 6 emphasizes the gap to explain that the bonding layer 8 fills the gap, and the through electrode and the inner wall of the through hole 3 are basically in close contact with each other.
  • a lid member 9 for closing the opening is mounted on the upper surface of the opening of the cavity 2, and the periphery of the opening of the cavity 2 is airtightly sealed.
  • a solid phase diffusion joining portion 70 for joining the Si substrate 1 and the lid member 9 by solid phase diffusion is provided.
  • the solid phase diffusion junction 70 is formed in an annular shape so as to surround the light emitting element and the cavity 2.
  • the solid phase diffusion bonding portion 70 is formed by providing a material capable of solid phase diffusion bonding on both the lid member 9 side and the Si substrate 1 side, and using either one as a plastically deformable material. Further, metal or Si can be used as the material capable of solid-phase diffusion, and metal is used as the material capable of plastic deformation.
  • the solid-phase diffusion bonding portion 70 may have a configuration in which (1) a metal layer formed on the Si substrate 1 side and a metal layer formed on the lid member 9 side are bonded by solid-phase diffusion. , (2) The metal layer formed on the Si substrate 1 side and the Si layer formed on the lid member 9 side may be joined by solid phase diffusion, or (3) the Si substrate 1 itself. Alternatively, the Si layer formed on the Si substrate 1 side and the metal layer formed on the lid member 9 side may be joined by solid phase diffusion.
  • the solid layer diffusion joint 70 may be formed in a region where a concave portion provided on one of the Si substrate 1 and the lid member 9 and a convex portion provided on the other are fitted together.
  • one here, the upper surface side of the Si substrate 1 is provided with the recess 71 as shown in FIG. 7A, and the other (here, the lid member).
  • the 9 side is provided with a convex portion 72 made of a plastically deformable material, and the convex portion 72 is inserted into the concave portion 71 and plastically deformed to fill the concave portion 71 and is in close contact with the concave portion 71.
  • the structure can be as shown in (b).
  • the inner wall of the concave portion 71 and the convex portion 72 can be solid-phase diffusion-bonded to form a solid-phase diffusion-bonded portion 70 that airtightly seals the Si substrate 1 and the lid member 9.
  • the concave portion 71 may be completely filled by the convex portion 72 or may be filled in a state including a cavity, and the solid-phase diffusion bonding is performed between the inner wall of the concave portion 71 and the convex portion 72. It suffices if it is done. Further, the solid phase diffusion bonding may be formed inside the inner wall of the recess 71, or may be formed outside the inner wall of the recess 71.
  • the convex portion 72 can be solid-phase diffusion-bonded to the inner wall of the Si substrate 1 by, for example, being made of a metal whose surface is an Au layer. Further, by providing the metal layer 73 whose surface is an Au layer on the inner wall of the Si substrate 1, the convex portion 72 and the concave portion 71 can be joined by Au-Au solid phase diffusion.
  • the convex portion 72 may have a structure in which a Cr layer, a Ni layer, and an Au layer are laminated in this order from the lid member 9 side.
  • the metal layer 73 on the inner wall of the recess 71 may have a structure in which a Cr layer, a Ni layer, and an Au layer are laminated in this order from the Si substrate 1 side.
  • the metal layer 73 is formed on the Si substrate 1, but also the thermal oxide film (SiO 2 ) formed on the surface of the Si substrate 1 is partially removed to partially remove the Si substrate 1.
  • SiO 2 thermal oxide film
  • the recess 71 formed on the Si substrate 1 is not limited to the one formed as a groove, and even if the recess 71 is formed so as to expose the inner wall of the recess 71 on the outer surface of the Si substrate 1. Good.
  • the convex portion is Si
  • the inside of the concave portion is a metal layer (plating layer)
  • both are pressure-bonded to form a metal layer inside the concave portion.
  • a recess 71 is provided on the Si substrate 1 side
  • a metal layer 73 is provided in the recess 71
  • the lid member 9 side is made of Si by anodic bonding or the like.
  • a solid-phase diffusion joint can also be formed by attaching the convex portion 72 and crimping both.
  • the structure is not limited to the combination of the concave portion and the convex portion as in the light emitting device of the present embodiment, and a solid layer diffusion joint can be formed on the inner wall of the cavity 2.
  • the lid member 9 is made of a material that transmits light emitted by the light emitting element 5, and may be a plate-shaped member or an optical component having desired optical characteristics such as a lens or the like. ..
  • the space inside the cavity 2 can be hermetically sealed by filling the periphery of the upper portion of the through electrode 4 with the bonding layer 8 and closing the opening of the cavity 2 with the lid member 9.
  • the semiconductor layer 15 of the light emitting element 5 uses an AlGaN system that is likely to deteriorate due to humidity, the cavity 2 is kept airtight to prevent the intrusion of moisture and suppress the deterioration. The reliability can be improved.
  • the through electrodes 4 and 14 are made of a metal having a melting point higher than that of the bonding layer 8, and the upper surface of the through electrodes 4 and 14 is inside the through holes 3 and 13 with respect to the bottom surface of the cavity 2 of the Si substrate 1. Designed to be located in. As a result, even when the through electrodes 4 and 14 are formed on the bottom surface of the cavity 2 by plating, the through electrodes 4 and 14 protrude from the bottom surface of the cavity 2 of the Si substrate 1 to prevent the light emitting element 5 from being mounted. It can be prevented from becoming.
  • the upper surfaces of the through electrodes 4 and 14 and the first and second element electrodes 6 and 7 are melted by melting the bonding layer 8. Can be joined with.
  • a barrier layer 10 for preventing mixing between the through electrodes 4 and 14 and the bonding layer 8 is arranged between the through electrodes 4 and 14 and the bonding layer 8.
  • the barrier layer 10 when the bonding layer 8 is melted, the materials constituting the through electrodes 4 and 14 are not mixed with the bonding layer 8. Therefore, even when a eutectic alloy such as eutectic solder is used as the bonding layer 8, its melting point and alloy characteristics can be maintained.
  • the upper surface of the barrier layer 10 is formed so as to be located inside the through hole 3 with respect to the upper surface of the cavity 2 so as not to hinder the mounting of the light emitting element 5.
  • the through electrodes 4 and 14 are made of Cu, and the AuSn layer can be used as the bonding layer 8.
  • a Ni layer can be used as the barrier layer 10.
  • a bare Si wafer (thickness 400 ⁇ m) having a crystal plane orientation (100) is prepared as the Si substrate 1, and a resist mask 81 is formed on the surface as shown in FIG. 8B.
  • the alignment mark 82 which is a recess, and the recess 71 for sealing are formed by deep digging dry etching (DRIE).
  • DRIE deep digging dry etching
  • the size of the recess 71 is an opening width of 3 to 5 ⁇ m and a depth of 3 ⁇ m to 5 ⁇ m.
  • thermal oxide films (SiO 2 ) 83 and 84 are formed on both surfaces of the Si substrate 1 to a thickness of, for example, about 1 ⁇ m.
  • a resist mask 85 is formed on the surface of the Si substrate 1 on which the concave portion 71 side is formed, and the thermal oxide film 83 in the region to be the opening of the cavity 2 is dry-etched. Removed by.
  • the cavity 2 is formed by Si crystal anisotropic etching using the thermal oxide films 83 and 84 as masks.
  • the etching solution for example, a 25 wt% TMAH (tetramethylammonium hydroxide) solution is used, and etching is performed at 80 ° C. for 13 hours to obtain a cavity 2 having a depth of 300 ⁇ m and a bottom Si substrate 1 having a thickness of 100 ⁇ m. Can be formed.
  • a Si substrate to be a support substrate 91 is prepared, and wax is applied to one side to form a wax layer 92.
  • the support substrate 91 is fixed by the wax layer 92 to the opening side surface of the cavity 2 of the Si substrate 1 in which the cavity 2 is formed as shown in FIG. 9B.
  • the support substrate 91 is fixed to the Si substrate 1 by heating it to 140 ° C. with a wafer bonder and pressing it with a pressure of 1000 N.
  • a resist mask 93 is formed on the thermal oxide film 84 of the Si substrate 1, and the thermal oxide film 84 at the position where the slit-shaped through holes 3 and 13 should be formed is reacted. It is removed by dry etching using a reactive ion etching apparatus or the like.
  • slit-shaped through holes 3, 13 are formed by deeply digging and dry etching the Si substrate 1 using a resist mask 93 and a thermal oxide film 84 as masks using a reactive ion etching apparatus or the like. To form.
  • a thermal oxide film having a thickness of about 1 ⁇ m is formed on the entire surface of the Si substrate 1 including the inner walls of the through holes 3 and 13.
  • the Cu electrode 102 for electric field plating is attached to the back surface of the Si substrate using an adhesive tape or the like. At this time, a gap is not formed between the Si substrate 1 and the Cu electrode.
  • the electrode 103 is arranged on the opening side of the cavity 2 of the Si substrate 1, a voltage is applied between the electrodes 102 and 103, and the through holes 3 of the Si substrate 1 are electroplated.
  • a Cu layer (95 ⁇ m), a Ni layer (5 ⁇ m), and an AuSn layer (5 ⁇ m) are continuously laminated in this order from the Cu electrode 102 side.
  • a Cu layer is formed using a copper sulfate solution as a plating bath, and when the Cu layer is formed to a desired thickness, the plating bath is changed to a plating bath compatible with Ni and AuSn, and the Ni layer is used.
  • the AuSn layer is formed.
  • the Cu layer is the through electrode 4, the Ni layer is the barrier layer 10, and the AuSn layer is the bonding layer 8.
  • the upper surface of the barrier layer (Ni layer) 10 is located inside the through holes 3 and 13 with respect to the upper surface of the thermal oxide film 101 on the Si substrate 1.
  • the upper surface of the bonding layer 8 projects into the cavity 2 from the upper surface of the thermal oxide film 101 on the Si substrate 1.
  • the shapes of the through holes 3 and 13 are such that the size of the opening in the long axis direction is larger than the height (thickness direction of the Si substrate 1) and the size of the opening in the minor axis direction is smaller than the height. Therefore, the Cu layer, Ni layer, and AuSn layer without voids can be formed by plating by adjusting the additive added to the plating bath and the amount of energization.
  • the back surface electrodes 11 and 12 are formed on the back surface of the Si substrate 1 by a lift-off process.
  • the back surface electrodes 11 and 12 have a structure in which a Ti layer (0.05 ⁇ m), a Cu layer (0.1 ⁇ m), a Ni layer (1 ⁇ m), and an Au layer (0.5 ⁇ m) are laminated in this order from the Si substrate 1 side. ..
  • a metal layer 73 is formed at least on the inner wall of the recess 71 of the Si substrate 1 and around the opening thereof.
  • a metal is formed by forming a Ti layer (0.05 ⁇ m), a Ni layer (0.5 ⁇ m), and an Au layer (1 ⁇ m) in this order from the Si substrate 1 side by sputtering film formation using a stencil mask.
  • the layer 73 is formed.
  • the bonding layer 8 is melted by heating, and the first and second element electrodes 6 and 7 and the through electrodes 4 and 14 are bonded by the bonding layer 8.
  • the bonding layer 8 is bonded by heating the bonding layer 8 at 340 ° C. for 10 seconds.
  • the light emitting element 5 is an LED that emits ultraviolet light.
  • the first and second element electrodes 6 and 7 of the light emitting element 5 and the through electrodes 4 and 14 are bonded by the bonding layer 8, and at the same time, the melt of the bonding layer 8 is used.
  • the gap between the inner wall of the through holes 3 and 13 and the through electrodes 4 and 14 at the upper part of the through holes 3 and 13 can be filled.
  • the through holes 3 and 13 and the through electrodes 4 and 14 can be sealed.
  • a lid member 9 is prepared as shown in FIG. 11D, and a convex portion 72 is formed of metal at a position facing the concave portion 71 of the Si substrate 1.
  • quartz glass is prepared as the lid member 9, a Cr layer (0.05 ⁇ m) is formed by sputtering film formation, and then a Ni layer (1 ⁇ m) and an Au layer (5 ⁇ m) are laminated on the Cr layer (0.05 ⁇ m) by electrolytic plating to lift off.
  • the process forms a metal layer in the shape of the convex portion 72.
  • the width of the convex portion 72 is, for example, 6 to 10 ⁇ m.
  • the convex portion 72 of the lid member 9 is inserted into the concave portion 71 by applying a load (for example, about 3000 N) without heating (100 ° C. or lower). Since the width of the convex portion 72 is larger than the inner diameter of the concave portion 71, the convex portion 72 is in close contact with the surface of the metal layer 73, and a high pressure is locally applied to the concave portion 71 and the metal layer 73 inside the convex portion 71. 72 The crystal of the Au layer on the outermost surface of the metal layer 73 is plastically deformed. During plastic deformation, a sliding displacement occurs on the Au crystal plane, and a clean crystal plane appears.
  • a load for example, about 3000 N
  • the clean crystal planes of the Au layer on the convex portion 72 side and the Au layer on the metal layer 73 side form a strong bond. This is a solid-phase diffusion bonding at the atomic level, and the strength of the bonding surface is as high as the bonding strength of the metal (Au) bulk. As a result, the periphery of the cavity 2 can be sealed with high airtightness.
  • a temperature of 100 ° C. to 200 ° C. is effective, and by setting the temperature to this level, the load required for joining can be reduced.
  • the temperature rises locally due to frictional heat, so that it is not necessary to separately heat it, but it is heated to less than 200 ° C. to reduce the residual stress due to the load reduction. Is also good.
  • the periphery of the cavity 2 and the lid member 9 can be bonded at a temperature lower than the melting point of the bonding layer 8 (AuSn layer), the bonding layer 8 can be sealed without being remelted.
  • the light emitting device of the present embodiment can be manufactured.
  • the inner wall of the recess 71 forms a structure perpendicular to the Si substrate 1 here, it may be an inclined structure or a stepped inner wall structure.
  • the convex portion 72 and the metal layer 73 are not limited to the Au layer on the outermost surface, and can be solid-phase bonded even when the Cu layer or the Ag layer is the outermost surface layer.
  • the Cu layer is hard, it is desirable to heat the convex portion 72 so that the temperature of the inserted portion becomes about 250 ° C. when the convex portion 72 is inserted into the concave portion 71.
  • the surface of the Ag layer is easily oxidized or sulfurized, it is desirable to perform solid phase bonding in an inert gas.
  • the present embodiment as shown in FIGS. 4 and 5, an example in which the first element electrode 6 has a linear electrode portion 6a in which the first element electrode 6 is arranged in a stripe shape is described as the light emitting element 5, but the present embodiment has been described.
  • the light emitting element 5 of the above is not limited to this structure. It is also possible to use a light emitting element 5 in which the first element electrode 6 is arranged on the entire lower surface of the semiconductor layer. In this case, by arranging the through electrodes 4 as shown in FIG. 2A, the through electrodes 4 having few voids can efficiently supply the current to the entire first element electrode 6, and the light emitting element 5 The heat generated by the light can be efficiently conducted and dissipated.
  • the inner walls of the through holes 3 and 13 have a shape perpendicular to the main plane of the Si substrate 1, but as shown in FIG. 12, the inner walls of the through holes 3 and 13 have an uneven shape. You may. By making the inner walls of the through holes 3 and 13 uneven as shown in FIG. 12, the adhesion between the inner walls of the through holes 3 and 13 and the through electrodes 4 and 14 and the barrier layer 10 can be improved. Airtightness is improved.
  • the cavity 2 is formed by performing crystal anisotropic etching on the Si substrate 1, a cavity structure having a mirrored slope and a bottom surface can be formed. Further, the slope of the cavity 2 of the Si substrate 1 has a reflectance of ultraviolet light of 50 to 70%, which is higher than the reflectance of about 20% of the conventional AlN ceramic package. Therefore, the light emitting device of the present embodiment can reflect the ultraviolet light emitted by the light emitting element 5 on the slope and the bottom surface with high efficiency, and can improve the light emission efficiency.
  • the bonding layer (AuSn layer) 8 that melts when the light emitting element 5 is bonded is formed on the upper portion of the through electrode 4, the upper surface of the through electrode 4 protrudes from the bottom surface of the cavity 2. There is no need to let it. Therefore, when the light emitting element 5 is mounted, the upper portion of the through electrode 4 is not obstructed, and there is an advantage that the light emitting element 5 can be mounted on the bottom surface of the flat cavity 2.
  • the thickness of the Si substrate 1 on the bottom surface of the cavity 2 can be made, for example, 100 ⁇ m, which is much thinner than the conventional ceramic package (500 ⁇ m) and has excellent heat dissipation.
  • the light emitting device of the present embodiment directly heats the heat of the light emitting element 5 by the through electrodes 4 and 14 that fill the slit-shaped through holes 3 and 13 provided on the bottom surface of the thin cavity 2, and thus dissipates heat. Excellent in sex.
  • the area of the upper surface of the through electrodes 4 and 14 can be 50% or more of the area of the bottom surface of the light emitting element 5. Therefore, it can exhibit more than double the heat-drawing characteristics as compared with the conventional ceramic package.
  • the light emitting device of the present embodiment has good heat dissipation, the amount of current that can be passed through the light emitting element 5 increases, and as a result, the light output increases.
  • the light emitting device of the present embodiment is excellent in productivity because the Si wafer used as the Si substrate 1 can be collectively processed and manufactured by the MEMS (microelectromechanical systems) process. In addition, it is excellent in small size and thin size.
  • MEMS microelectromechanical systems
  • a bare Si wafer is used as the Si substrate 1, it can be manufactured at a lower cost than a light emitting device in which a cavity is formed by AlN ceramic.
  • the lid member 9 can be sealed in the opening of the cavity 2 at room temperature, so that the bonding layer There is no step of heating to a temperature higher than the melting point of 8. Therefore, the risk of joining defects and the like caused by the remelting of the joining layer 8 can be avoided, and the manufacturing cost can be reduced.
  • the step of sealing the lid member 9 in the opening of the cavity 2 is a step of pressing the lid member 9 against the cavity 2, it can be performed collectively for each wafer and is excellent in productivity.
  • the sealing step between the lid member 9 and the periphery of the cavity 2 of the Si substrate 1 can be performed at room temperature, even when quartz is used as the lid member 9, the Si substrate 1 and the quartz are used. No cracking or peeling occurs due to stress strain due to the difference in coefficient of thermal expansion.
  • This makes it possible to use a large-diameter wafer of 6 inches or more as the Si substrate 1 and mount the lid member 9 on a wafer-by-wafer basis for sealing, resulting in significantly higher production efficiency than conventional single-piece mounting. It can be improved and the manufacturing cost can be significantly reduced.
  • the shape of the through electrode 4 can be made to correspond one-to-one with the shape of the linear electrode portion 6a. Further, even if the electrode portion is other than the linear electrode portion 6a, the electrode can also correspond to the shape of the through electrode 4. Further, it is possible to form a through electrode 4 filled with a slit-shaped through hole by combining a square or rectangular through electrode. As a result, a rewiring pattern for connecting the through electrode 4 to the first element electrode 6 is not required on the surface of the Si substrate 1 on the bottom surface of the cavity 2, and the direct through electrode 4 and the first element electrode 6 are arranged. Can be connected.
  • the shape of the through electrode 4 and the shape of the linear electrode portion 6a have a one-to-one correspondence in the present embodiment, the present embodiment is not limited to the one-to-one correspondence.
  • a part or all of the through silicon vias 4 may be connected to each other to be integrated, or a part or all of the linear electrode portions 6a may be connected to each other to be integrated. There may be.
  • AlGaN which is a light emitting layer of a light emitting element that emits ultraviolet light, is easily deteriorated by moisture (humidity), but the light emitting device of the present embodiment can secure airtightness in the cavity 2.
  • the upper surfaces of the through electrodes 4 and 14 and the barrier layer 10 are located inside the through holes 3 and 13 on the bottom surface of the cavity 2 by the electrolytic plating step, and are joined.
  • the upper surface of the layer (AuSn layer) 8 forms an electrode structure that protrudes several ⁇ m from the bottom surface of the cavity 2, and the molten AuSn fills a minute gap between the through holes 3 and 13 and the through electrodes 4 and 14, and ultraviolet light is emitted. It was a structure that ensured the airtightness required by the light emitting element of.
  • the present invention is not limited to this configuration, and may be a structure in which the airtightness of the through holes 3 and 13 is generated by devising the structures of the back surface electrodes 11 and 12.
  • the back surface electrodes 11 and 12 have a laminated structure of a Ni layer, a Cu layer, a Ni layer, and an Au layer in order from the Si substrate 1 side.
  • the adhesion between the Cu layers of the through electrodes 4 and 14 and the Cu layers of the back electrodes 11 and 12 is enhanced by solid-phase diffusion, and the Ni layer and Au layer of the back electrodes are formed with the through holes 3 and 13.
  • a minute gap between the through electrode 4 and the through electrode 4 can be capped.
  • the airtightness of the through holes 3 and 13 can be ensured.
  • the recesses 71 around the cavity 2 are in a single row, but by forming two or more rows, the airtight sealability can be further improved.
  • single crystal Si is used as the Si substrate 1, but polycrystalline Si can also be used.
  • the cavity processing is performed by a dry process, so that the through hole forming step, the through electrode forming step, and the trench forming step are the light emission of the present embodiment using the single crystal Si substrate. It can be performed in the same manner as in the process of manufacturing the device.
  • the light emitting device of the present embodiment can be used as a light emitting device using a VCSEL (vertical cavity surface emitting laser) element or a light emitting device in which VCSEL elements are arranged in an array as the light emitting element 5. Further, it can be used as an ultraviolet light emitting device that uses an ultraviolet light LED as a light emitting element 5. Further, a visible light LED light emitting device can be provided as a structure in which an LED that emits ultraviolet light is used as the light emitting element 5 and a phosphor or a phosphor layer is coated on the lid member 9.
  • VCSEL vertical cavity surface emitting laser

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Abstract

発光素子の大面積な半導体層に、一様に、大電流を供給可能であって、かつ、熱引き特性がよい発光装置を提供する。　Ｓｉ基板のキャビティの底面には、発光素子の第１の素子電極に対向する位置に、スリット状の貫通孔３と、貫通孔３を充填する貫通電極４とが備えられている。貫通電極４の上面の長軸方向の長さは、貫通電極のＳｉ基板の厚さ方向における高さよりも大きい。発光素子の第１の素子電極と、対向する貫通電極の上面との間には、それぞれ、貫通電極の上面形状に対応する形状を有する接合層が配置されている。貫通電極４の上面全体は、接合層を介して、第１の素子電極と接合されている。

Description

発光装置、および、その製造方法
　本発明は、ＬＥＤ等の発光素子を実装した発光装置に関し、特に、紫外光を発するＬＥＤのように大電流の供給が必要な発光素子を気密パッケージに封止した発光装置に関する。
　紫外光を発するＬＥＤは、湿度によって劣化しやすいＡｌＧａＮ半導体を発光層に用いるため、パッケージを気密封止することが望ましい。しかしながら、可視光ＬＥＤの周囲に樹脂を充填して封止する構造は、樹脂が紫外光により劣化するため紫外光ＬＥＤには用いることができない。そのため、例えばＡｌＮセラミック焼結体により形成したキャビティの底面に、ＡｌＮのサブマウントに搭載した紫外光ＬＥＤを実装し、キャビティの開口を石英板により封止した構造が用いられる。
　特許文献１には、ＡｌＮからなる基板の厚さ方向に貫通して形成した貫通電極を設け、貫通電極とＡｌＮ基板上に、発光素子を搭載して接合するダイパッドを配置した構成が開示されている。
特開２０１６－１２７２５４号公報
　近年、大光量、かつ、大面積で、一様に発光するＬＥＤが求められている。そのため、ＬＥＤの大面積の半導体層に対して、一様に大電流を供給可能で、さらに、大電流供給によりＬＥＤが発する熱を効率よく外部の放熱構造まで伝導するパッケージ構造が必要とされている。
　特許文献１に記載の構造は、貫通電極を用いているが、大電流を半導体層に対して一様に供給し、発生する熱を外部まで伝導するための工夫はなされていない。具体的には、めっき充填の際に内部にボイドが生じやすい貫通電極を用いながら、電気抵抗を下げ、熱伝導性を高めるための構成は開示されてない。
　本発明の目的は、発光素子の大面積な半導体層に、一様に、大電流を供給可能であって、かつ、熱引き特性がよい発光装置を提供することにある。
　上記目的を達成するために、本発明では、発光層を含む半導体層と、前記半導体層に接合され、発光層を発光させる電流を供給する第１および第２の素子電極とを備えた発光素子と、キャビティが設けられ、キャビティの底面に発光素子が搭載されたＳｉ基板とを有する。第１の素子電極は、半導体層のキャビティの底面側を向く面に配置されている。Ｓｉ基板のキャビティの底面には、発光素子の第１の素子電極に対向する位置に、スリット状の貫通孔と、貫通孔を充填する貫通電極とが備えられている。貫通電極の上面の長軸方向の長さは、貫通電極のＳｉ基板の厚さ方向における高さよりも大きい。発光素子の第１の素子電極と、対向する貫通電極の上面との間には、それぞれ、貫通電極の上面形状に対応する形状を有する接合層が配置されている。貫通電極の上面全体は、接合層を介して、第１の素子電極と接合されている。
　本発明によれば、発光素子の大面積な半導体層に、一様に、大電流を供給可能であって、かつ、熱引き特性がよい発光装置を提供することができる。
本発明の実施形態の発光装置の断面図。 （ａ）実施形態の発光装置のＳｉ基板１の上面図、（ｂ）その下面図。 実施形態の発光装置のＳｉ基板１のキャビティ２の底面領域の斜視図。 実施形態の発光装置の発光素子５の断面図。 図４の発光素子５の下面図。 （ａ）および（ｂ）は実施形態の発光装置のＳｉ基板１の貫通電極４の断面図。 （ａ）実施形態の発光装置のＳｉ基板１のキャビティ２を蓋部材９で封止する工程を示す説明図、（ｂ）封止後の構造を示す説明図。 （ａ）～（ｅ）実施形態の発光装置の製造工程を示す断面図。 （ａ）～（ｄ）実施形態の発光装置の製造工程を示す断面図。 （ａ）～（ｅ）実施形態の発光装置の製造工程を示す断面図。 （ａ）～（ｅ）実施形態の発光装置の製造工程を示す断面図。 実施形態の発光装置のＳｉ基板１の貫通孔３，１３の内壁を凹凸形状にした例を示す断面図。
　本発明の一実施形態の発光装置について図面を用いて説明する。
　本実施形態の発光装置の断面図を図１に示す。また、発光装置の基板１の上面図及び下面図を図２（ａ）、（ｂ）に、発光装置の基板１の貫通電極４の斜視図を図３に示す。
　本実施形態の発光装置は、Ｓｉ基板１に設けたキャビティ（凹部）２の底面２ａに、スリット状の貫通孔３を設け、さらにスリット状の貫通孔３を充填する形状の貫通電極４を設けた構成とする。図２（ａ）および図３のように、貫通電極４の上面の長軸方向の長さは、貫通電極４の高さ（Ｓｉ基板１の厚さ方向）よりも大きく、貫通電極４の上面の短軸方向の幅が貫通電極４の高さよりも小さくなるように設計されている。
　また、キャビティ２の底面２ａには、発光素子５が搭載され、発光素子５の底面の第１の素子電極６を貫通電極４の上面に接合層８によって直接接合する。
　このように、スリットを充填した形状の貫通電極４により、発光素子５の素子電極６に直接接合して電流を供給することにより、発光素子５の底面電極６と貫通電極４との接触面積が、特許文献１などに記載されているような一般的な柱状の貫通電極を用いた場合よりも、貫通電極４の上面の長軸方向について大きく、発光素子５の第１の素子電極６に一様に大電流を効率よく供給できる。
　特に、第１の素子電極６の形状が、スリットを充填した形状の貫通電極４の上面形状に対応した線状の電極である場合、線状の電極の全体に貫通電極４の上面が接合層６を介して接合されて、線状の電極の全面に電流を供給できるため、線状の電極に一様に大電流を供給でき、広い領域の半導体層を効率良く発光させることができる。
　また、貫通電極４が、発光素子５の素子電極６に直接接合することにより貫通電極４を介して発光素子５の発する熱を効率よく放熱することができる。固貫通電極４と発光素子５の素子電極６との接合において、Ｓｉ基板上に形成される熱酸化膜が介在することもない。さらに、スリットを充填した形状の貫通電極４は、発光素子５の発する熱を上面全体で受け取って、上面の長手方向に平行な方向について分散させながら、高さ方向に伝導することができる。よって、発光素子５の半導体層において発生する熱を、スリットを充填した形状の貫通電極４によって効率よく伝導し、Ｓｉ基板１の外部に放熱することができる。
　スリット状の貫通孔３を充填する貫通電極４は、長軸方向と幅方向の両方のサイズが高さ方向のサイズよりも大きい大容積の貫通電極と比較して、貫通電極形成時にボイドが内部に形成されにくく、結果的に、電気抵抗を低く、かつ、熱伝導を高くすることができる。
　貫通電極４がスリット状であることにより、特許文献１などに記載されている一般的な柱状の貫通電極を備えた場合と比較して、熱膨張差による問題を抑制することができる。つまり、金属からなる貫通電極４、Ｓｉからなる基板１、および、基板１表面および貫通孔内壁に形成された熱酸化膜（ＳｉＯ２）の熱膨張差により、クラックなどが生じることを抑制することができる。特に、貫通電極４をスリット状とすることにより、柱状の場合と比較して、熱酸化膜の占める割合が低くなり、熱酸化膜に発生するクラックを抑制することができる。
　以下、本実施形態の発光装置をさらに具体的に説明する。
　図１に示すように、本実施形態の発光装置は、発光素子５と、Ｓｉ基板１とを備えて構成されている。発光素子５は、発光層を含む半導体層１５と、第１および第２の素子電極６，７とを備えている。
　ここでは、第１および第２の素子電極６，７は、半導体層１５の底面に接合され、発光層を発光させる電流を供給する。発光素子５の断面構造は、図４の構造であり、半導体基板１５ｄと、半導体基板１５ｄの下面全体に備えられたｎ型半導体層１５ｃと、ｎ型半導体層１５ｃの下面に備えられた発光層１５ａおよびｐ型半導体層１５ｂとを備えて構成される。
　発光層１５ａおよびｐ型半導体層１５ｂの積層体は、長さよりも幅が狭い矩形であり、この矩形の積層体が、複数本（ここでは６本）、所定の間隔をあけてストライプ状に、ｎ型半導体層１５ｃの全体にわたって配置されている。発光層１５ａとｐ型半導体層１５ｂの積層体の端部は、互いに接続されている。発光層１５ａおよびｐ型半導体層１５ｂの積層体の側面は、絶縁層により覆われている。
　発光素子５の下面形状を図５に示す。第１の素子電極６は、長さよりも幅が狭い複数の線状電極部６ａと、線状電極部６ａの端部を接続する接続電極部６ｂとを含み、櫛形である。線状電極部６ａは、ストライプ状のｐ型半導体層１５ｂの下面の長手方向に沿うようにそれぞれ接合されている。なお、図４に示すように、第１の素子電極６は、ｐ電極６１とパッド電極６２との積層構造である。
　同様に、第２の素子電極７は、長さよりも幅が狭い線状電極部７ａと、線状電極部７ａの端部を接続する接続電極部７ｂとを含み、櫛形である。線状電極部７ａは、ストライプ状のｐ型半導体層１５ｂの間隙の、ｎ型半導体層１５ｃが露出されている領域にそれぞれ配置されている。なお、第２の素子電極６は、ｎ電極１７１とパッド電極１７２との積層構造である。
　第１の素子電極６と第２の素子電極７との間に、電流を流すことにより、発光層１５ａに電流が流れて発光し、半導体基板１５ｄの上面から出射される。半導体基板１５ｄの上面には、光の取り出し効率を向上させるために、凹凸加工が施されている。凹凸の表面には、保護層４５が配置されている。
　本実施形態の発光素子５を半導体層１５の各層の組成の一例は、図４に示した通りであり、ＡｌＧａＮ系の発光層１５ａを用いる。この発光層１５ａは、紫外光を発光する。ＡｌＧａＮ系の発光層１５ａは、湿度により劣化する性質を有するため、本実施形態の発光装置は、発光素子５を気密に封止することにより、湿気の侵入を防ぐ。封止構造については後述する。
　一方、Ｓｉ基板１には、キャビティ２が設けられ、キャビティ２の底面に発光素子５が搭載されている。
　Ｓｉ基板１のキャビティ２の底面領域には、図２（ａ）のように、発光素子５の第１の素子電極６のストライプ状の線状電極部６ａに対向する位置に、スリット状の貫通孔３が設けられている。貫通孔３の内部には、貫通孔３を充填する貫通電極４が備えられている。Ｓｉ基板１の裏面（キャビティ２の底面領域とは反対側の面）には、裏面電極１１が設けられ、裏面電極１１は貫通電極４と接続されている。
　また、Ｓｉ基板１のキャビティ２の底面領域には、第２の素子電極７の接続電極部７ｂに対向する位置に、スリット状の貫通孔１３が設けられている。貫通孔１３の内部には、貫通孔１３を充填する貫通電極１４が設けられている。Ｓｉ基板１の裏面には、裏面電極１２が設けられ、裏面電極１２は貫通電極１４と接続されている。
　貫通電極４の形状は、上述したように、上面の長軸方向の長さが高さよりも大きく、上面の短軸方向の幅が高さよりも小さい図３のような形状である。貫通電極１４の形状も同様である。具体的には例えば、貫通電極４、１４の上面の長軸方向の長さは、短軸方向の幅の３倍以上、好ましくは１０倍以上となるように設計する。
　発光素子の第１の素子電極６の線状電極部６ａと、対向する貫通電極４の上面との間には、それぞれ、貫通電極４の上面形状に対応する形状を有する接合層８が配置され、貫通電極４の上面全体は、接合層８を介して、第１の素子電極６の線状電極部６ａと接合されている。
　同様に、貫通電極１４の上面全体は、接合層８を介して、第２の素子電極７の接続電極部７ｂと接合されている。
　このとき、本実施形態においては、接合層８はその一部が、Ｓｉ基板１の貫通孔３の内壁の上部と、貫通電極４の上部との間に存在する極めてわずかな間隙をも充填するように構成され、貫通電極４の周囲を気密に封止している（図６（ａ），（ｂ）参照）。なお、図６は、接合層８が間隙を埋めることを説明するために間隙を強調して示すものであり、貫通電極と貫通孔３の内壁とは、基本的に密着している。
　また、キャビティ２の開口の上面には、開口を塞ぐ蓋部材９が搭載され、キャビティ２の開口の周囲を気密に封止している。
　つまり、Ｓｉ基板１の蓋部材９が搭載されている領域には、Ｓｉ基板１と蓋部材９とを固相拡散によって接合する固相拡散接合部７０が設けられている。固相拡散接合部７０は、発光素子、キャビティ２を囲むように環状に形成されている。
　固相拡散接合部７０は、蓋部材９側とＳｉ基板１側の両方に固相拡散接合可能な材料を備えるとともに、いずれかを塑性変形可能な材料とすることにより形成されている。また、固相拡散可能な材料としては、金属またはＳｉを用いることができ、塑性変形可能な材料としては、金属を用いる。例えば、固相拡散接合部７０は、(1)Ｓｉ基板１側に形成された金属層と、蓋部材９側に形成された金属層とを固相拡散により接合した構成であってもよいし、(2)Ｓｉ基板１側に形成された金属層と、蓋部材９側に形成されたＳｉ層とを固相拡散により接合した構成であってもよいし、(3)Ｓｉ基板１そのもの、またはＳｉ基板１側に形成されたＳｉ層と、蓋部材９側に形成された金属層とを固相拡散により接合した構成であってもよい。
　固層拡散接合部７０は、Ｓｉ基板１および蓋部材９の一方に設けられた凹部と、他方に設けられた凸部とが嵌めあわされた領域に形成してもよい。
　例えば、蓋部材９の下面およびＳｉ基板１の上面のうち、一方（ここではＳｉ基板１の上面側）には、図７（ａ）のような凹部７１が備えられ、他方（ここでは蓋部材９側）には、塑性変形する材料により構成された凸部７２が備えられ、凸部７２は、凹部７１に挿入されて塑性変形することにより凹部７１を充填し、凹部７１と密着した図７（ｂ）のような構造とすることができる。これにより、凹部７１の内壁と、凸部７２とは、固相拡散接合され、Ｓｉ基板１と蓋部材９とを気密に封止する固相拡散接合部７０を構成することができる。
　凹部７１は、凸部７２により完全に充填されるものであっても、空洞を含む状態で充填されるものであってもよく、凹部７１の内壁と凸部７２との間において固相拡散接合がなされていればよい。また、固相拡散接合は、凹部７１の内壁の内側で形成されていてもよいし、凹部７１の内壁の外側で形成されていてもよい。
　凸部７２は、例えば表面がＡｕ層である金属製とすることにより、Ｓｉ基板１の内壁と固相拡散接合することができる。また、Ｓｉ基板１の内壁にも、表面がＡｕ層である金属層７３を設けることにより、Ａｕ－Ａｕ固相拡散により、凸部７２と凹部７１とを接合することができる。
　例えば凸部７２は、図７（ａ）の構造の場合、蓋部材９側から順にＣｒ層、Ｎｉ層、Ａｕ層を積層した構造とすることができる。また、凹部７１の内壁の金属層７３は、Ｓｉ基板１側から順にＣｒ層、Ｎｉ層、Ａｕ層を積層した構造とすることができる。
　また、本実施形態のように、Ｓｉ基板１上に金属層７３を形成することだけでなく、Ｓｉ基板１表面に形成された熱酸化膜（ＳｉＯ２）を部分的に除去してＳｉ基板１の一部を露出することにより、当該Ｓｉ基板１の露出部と蓋部材９側に形成された金属層（凸部７２）とを圧着させて固相拡散接合部７０を形成することもできる。
　本実施形態のように、Ｓｉ基板１上に形成される凹部７１は、溝として形成されるものに限られず、Ｓｉ基板１の外側面に凹部７１の内壁が露出するように形成されていてもよい。
　また、固層拡散接合部７０を形成する凹部と凸部との組み合わせは、凸部をＳｉとし、凹部の内側を金属層（めっき層）として、両者を圧着することにより、凹部内側の金属層を塑性変形させて固相拡散を生じさせて接合する構成にすることもできる。具体的には、図７（ａ），（ｂ）のようにＳｉ基板１側に凹部７１を設けて凹部７１内に金属層７３を設け、蓋部材９側に陽極酸化接合等によりＳｉからなる凸部７２を取り付け、両者を圧着することにより、固相拡散接合部を形成することもできる。
　さらに、本実施形態の発光装置のように、凹部と凸部とを組み合わせる構成に限らず、キャビティ２の内壁において固層拡散接合部を形成することもできる。
　なお、蓋部材９は、発光素子５の発する光を透過させる材料により構成され、板状部材であってもよいし、レンズ等のように所望の光学特性を備えた光学部品であってもよい。
　このように、接合層８によって貫通電極４の上部の周囲を充填するとともに、キャビティ２の開口を蓋部材９によって塞ぐことにより、キャビティ２内の空間を気密に封止することができる。これにより、発光素子５の半導体層１５がＡｌＧａＮ系のように湿度により劣化を生じやすいものを用いる場合であっても、キャビティ２を気密に保つことで湿気の侵入を防いで劣化を抑制し、信頼性を向上させることができる。
　なお、貫通電極４，１４は、接合層８よりも融点の高い金属により構成され、かつ、貫通電極４，１４の上面は、Ｓｉ基板１のキャビティ２の底面よりも貫通孔３，１３の内側に位置するように設計されている。これにより、キャビティ２の底面にめっきにより貫通電極４，１４を形成する場合であっても、貫通電極４，１４がＳｉ基板１のキャビティ２の底面から突出して発光素子５の搭載時の妨げになるのを防止できる。しかも、接合層８を、貫通電極４，１４よりも融点を低いものを用いることにより、接合層８を溶融することにより貫通電極４，１４の上面と第１及び第２の素子電極６，７と接合することができる。
　なお、貫通電極４，１４と接合層８との間には、貫通電極４，１４と接合層８との混合を防ぐバリア層１０が配置されている。バリア層１０を配置することにより、接合層８を溶融した際に、貫通電極４，１４を構成する材料が接合層８に混合しない。よって、接合層８として共晶半田等の共晶合金を用いる場合であっても、その融点や合金特性を維持することができる。なお、バリア層１０の上面は、キャビティ２の上面よりも貫通孔３の内側に位置するように形成することが、発光素子５の搭載時の妨げとならず望ましい。
　例えば、貫通電極４，１４をＣｕ製とし、接合層８として、ＡｕＳｎ層を用いることができる。この場合、バリア層１０としては、Ｎｉ層を用いることができる。
　＜発光装置の製造方法＞
　ここで、本実施形態の発光装置の製造方法について説明する。
　図８（ａ）のように、Ｓｉ基板１として、結晶面方位が（100）のベアＳｉウエハ（厚み４００μｍ）を用意し、図８（ｂ）のように、レジストマスク８１を表面に形成し、凹部であるアライメントマーク８２および封止用の凹部７１を深掘りドライエッチング（ＤＲＩＥ）により形成する。凹部７１のサイズは一例として、開口幅３～５μｍ、深さ３μｍ～５μｍとする。
　図８（ｃ）のように、レジストマスク８１を除去した後、Ｓｉ基板１の両面に熱酸化膜（SiO2）８３，８４を、例えば厚さ１μｍ程度に形成する。
　つぎに、図８（ｄ）のように、Ｓｉ基板１の凹部７１側が形成されている側の面にレジストマスク８５を形成して、キャビティ２の開口となる領域の熱酸化膜８３をドライエッチングにより除去する。さらに、図８（ｅ）のように、熱酸化膜８３および８４をマスクとして、Ｓｉ結晶異方性エッチングによりキャビティ２を形成する。エッチング溶液としては、例えば、２５ｗｔ％ＴＭＡＨ（水酸化テトラメリルアンモニウム）溶液を用い、８０℃で１３時間エッチングを行うことにより、深さ３００μｍで、底面のＳｉ基板１の厚みが１００μｍのキャビティ２を形成することができる。
　一方、図９（ａ）に示すように、支持基板９１となるＳｉ基板を用意し、片面にワックスを塗布してワックス層９２を形成する。図９（ｂ）のようにキャビティ２が形成されたＳｉ基板１のキャビティ２の開口側の面に、支持基板９１をワックス層９２により固定する。例えば、ウエハボンダーで１４０℃に加熱し、１０００Ｎの圧力で押すことにより、支持基板９１をＳｉ基板１に固定する。
　つぎに、図９（ｃ）のように、Ｓｉ基板１の熱酸化膜８４の上にレジストマスク９３を形成し、スリット状の貫通孔３，１３を形成すべき位置の熱酸化膜８４を反応性イオンエッチング装置等を用いてドライエッチングにより除去する。
　図９（ｄ）のように、レジストマスク９３および熱酸化膜８４をマスクとして、反応性イオンエッチング装置等を用いてＳｉ基板１を深掘りドライエッチングすることにより、スリット状の貫通孔３，１３を形成する。
　図１０（ａ）のように、支持基板９１から剥離してマスク９３を除去したのち、図１０（ｂ）のようにＢＨＦ（バッファードフッ酸）溶液に浸漬して、Ｓｉ基板１から熱酸化膜８３，８４を除去する。
　図１０（ｃ）のように、貫通孔３，１３の内壁も含めて、Ｓｉ基板１の全面に熱酸化膜を厚さ１μｍ程度形成する。
　図１０（ｄ）のように、電界めっき用のＣｕ電極１０２をＳｉ基板の裏面に接着テープ等を用いて貼りつける。この際、Ｓｉ基板１とＣｕ電極との間に隙間が生じないようにする。
　図１０（ｅ）のように、Ｓｉ基板１のキャビティ２の開口側に、電極１０３を配置し、電極１０２，１０３間に電圧を印加して、電解めっきにより、Ｓｉ基板１の貫通孔３，１３内に、Ｃｕ電極１０２側からＣｕ層（９５μｍ）、Ｎｉ層（５μｍ）、ＡｕＳｎ層（５μｍ）を順に連続して積層する。めっき溶液は、開始時には、めっき浴として硫酸銅溶液を用いてＣｕ層を形成し、Ｃｕ層が所望の厚さ形成されたならば、ＮｉおよびＡｕＳｎに対応しためっき浴に変更し、Ｎｉ層とＡｕＳｎ層を形成する。
　Ｃｕ層は、貫通電極４であり、Ｎｉ層はバリア層１０であり、ＡｕＳｎ層は、接合層８である。
　バリア層（Ｎｉ層）１０の上面は、Ｓｉ基板１上の熱酸化膜１０１の上面よりも貫通孔３，１３の内側に位置する。接合層８の上面は、Ｓｉ基板１上の熱酸化膜１０１の上面よりもキャビティ２内に突出している。
　ここでは、貫通孔３，１３の形状を開口の長軸方向の大きさが、高さ（Ｓｉ基板１の厚さ方向）より大きく、開口の短軸方向の大きさが、高さより小さく形状であるため、めっき浴へ添加する添加剤や通電量を調整することにより、ボイドのないＣｕ層、Ｎｉ層、ＡｕＳｎ層をめっきにより形成することができる。
　なお、電解めっきの前に、スパッタによるシード層形成や、無電解めっきによるシード層形成は行わない。シード層を形成すると、電解めっきで形成される貫通電極４、バリア層１０および接合層８にボイトが発生しやすくなるためである。
　図１１（ａ）のようにＳｉ基板１の裏面に、裏面電極１１，１２をリフトオフプロセスで形成する。例えば、裏面電極１１、１２は、Ｓｉ基板１側から順にＴｉ層（０．０５μｍ）、Ｃｕ層（０．１μｍ）、Ｎｉ層（１μｍ）、Ａｕ層（０．５μｍ）を積層した構造とする。
　図１１（ｂ）のように、Ｓｉ基板１の凹部７１の少なくとも内壁とその開口周囲に、金属層７３を形成する。具体的には例えば、ステンシルマスクを用い、スパッタ成膜により、Ｓｉ基板１側から順に、Ｔｉ層（０．０５μｍ）、Ｎｉ層（０．５μｍ）、Ａｕ層（１μｍ）を形成することにより金属層７３を形成する。
　図１１（ｃ）のように、キャビティ２の底面に、別途製造しておいた発光素子５を第１及び第２の素子電極６，７が、接合層８に接触するように搭載した後、加熱することにより、接合層８を溶融させ、接合層８により第１及び第２の素子電極６，７と貫通電極４，１４と接合する。例えば、３４０℃で１０秒間接合層８を加熱することにより接合する。発光素子５は、紫外光を発するＬＥＤである。
　このとき、接合層８を溶融することにより、発光素子５の第１及び第２の素子電極６，７と貫通電極４，１４を接合層８で接合すると同時に、接合層８の溶融物により、貫通孔３，１３の上部における貫通孔３，１３内壁と貫通電極４，１４との間隙を充填することができる。これにより、貫通孔３，１３と貫通電極４，１４とを封止することができる。
　図１１（ｄ）のように蓋部材９を用意し、Ｓｉ基板１の凹部７１と対向する位置に、金属により凸部７２を形成する。例えば、蓋部材９として石英ガラスを用意し、スパッタ成膜でＣｒ層（０．０５μｍ）を形成した後、その上に電解めっきによりＮｉ層（１μｍ）とＡｕ層（５μｍ）で積層し、リフトオフプロセスにより凸部７２の形状の金属層を形成する。凸部７２の幅は、例えば６～１０μｍとする。
　図１１（ｅ）のように、蓋部材９の凸部７２を、無加熱（１００℃以下）で荷重（例えば３０００Ｎ程度）をかけて凹部７１に挿入する。凸部７２の幅は、凹部７１の内径よりも大きいため、凸部７２は金属層７３の表面に密着するとともに、凹部７１およびその内側の金属層７３に局所的に高圧力が加わり、凸部７２おおび金属層７３の最表面のＡｕ層の結晶が塑性変形する。塑性変形する際に、Ａｕ結晶面に滑り変位が生じて、清浄な結晶面が出現する。凸部７２側と金属層７３側のＡｕ層のそれぞれの清浄な結晶面同士は、強固な接合を形成する。これは、原子レベルでの固相拡散接合であり、接合面の強度は、金属（Ａｕ）バルクの結合強度と同等の高いものになる。結果として、キャビティ２の周囲を、高い気密性でシールすることができる。
　なお、結晶面の滑り変位を促進するためには、１００℃～２００℃の温度が有効であり、この程度の温度にすることにより、接合に必要な荷重を低減することができる。凸部７２を凹部７１に挿入することにより、摩擦熱により局所的に温度が上昇するため別途の加熱は行う必要はないが、荷重低減による残留応力の低下のために２００℃未満に加熱しても良い。このように、接合層８（ＡｕＳｎ層）の融点未満の温度で、キャビティ２の周囲と蓋部材９とを接合できるため、接合層８を再溶融させることなく、封止することができる。
　以上により、本実施形態の発光装置を製造することができる。
　なお、ここでは、凹部７１の内壁がＳｉ基板１に垂直な構造を形成しているが、傾斜させた構成にしてもよいし、階段状の内壁構造としてもよい。
　また、凸部７２および金属層７３は、最表面がＡｕ層に限定されるものではなく、Ｃｕ層やＡｇ層を最表面層とした場合も固相接合することができる。この場合Ｃｕ層は、硬いため、凸部７２を凹部７１に挿入する際に、挿入部の温度が２５０℃程度になるように加熱することが望ましい。一方、Ａｇ層は、表面が酸化や硫化しやすいため、不活性ガス中で固相接合を行うことが望ましい。
　なお、本実施形態では、図４および図５のように、発光素子５として、第１の素子電極６がストライプ状に配置された線状電極部６ａを有する例について説明したが、本実施形態の発光素子５はこの構造に限定されるものではない。半導体層の下面全体に第１の素子電極６が配置されている発光素子５を用いることも可能である。この場合であって、貫通電極４を図２（ａ）のように配置することにより、ボイドが少ない貫通電極４により、第１の素子電極６の全体に効率よく電流を供給でき、発光素子５の発する熱を効率よく伝導して放熱することができる。
　本実施形態では、貫通孔３，１３の内壁面が、Ｓｉ基板１の主平面に対して垂直な形状であったが、図１２に示すように、貫通孔３，１３の内壁を凹凸形状にしてもよい。図１２のように貫通孔３，１３の内壁を凹凸にすることにより、貫通孔３、１３の内壁と、貫通電極４，１４およびバリア層１０との密着性を向上させることができるため、より気密性が向上する。
　本実施形態では、Ｓｉ基板１に対して結晶異方性エッチングを行うことにより、キャビティ２を形成するため、鏡面の斜面、底面を有するキャビティ構造を形成できる。また、Ｓｉ基板１のキャビティ２の斜面は、紫外光の反射率が５０～７０％となり、従来のＡｌＮセラミックパッケージの２０％前後の反射率よりも高い。よって、本実施形態の発光装置は、発光素子５の発する紫外光を斜面および底面により高効率で反射することができ、光の出射効率を高めることができる。
　また、本実施形態では、貫通電極４の上部に、発光素子５を接合する際に溶融する接合層（ＡｕＳｎ層）８を形成しているため、貫通電極４の上面をキャビティ２の底面から突出させる必要がない。よって、発光素子５を搭載する際に、貫通電極４の上部が妨げになることがなく、平坦なキャビティ２の底面に発光素子５を搭載できるというメリットもある。
　また、本実施形態の発光装置は、キャビティ２の底面のＳｉ基板１の厚みを、例えば１００μｍにすることができ、従来のセラミックパッケージ（５００μｍ）よりも非常に薄く放熱性に優れる。
　さらに、本実施形態の発光装置は、薄いキャビティ２の底面に設けたスリット状の貫通孔３，１３を充填する貫通電極４，１４により、発光素子５の熱をダイレクトに熱引きするため、放熱性に優れる。
　特に、貫通電極４，１４を複数配置することにより、貫通電極４，１４の上面の面積を、発光素子５の底面の面積の５０％以上にすることが可能である。よって、従来のセラミックパッケージと比較して、倍以上の熱引き特性を発揮できる。
　また、本実施形態の発光装置は、放熱性が良いため、発光素子５に流せる電流量が増加し、結果として光出力が増大する。
　本実施形態の発光装置は、ＭＥＭＳ（micro electro mechanical systems）プロセスにより、Ｓｉ基板１として用いるＳｉウエハを一括加工して製造することができるため、生産性に優れる。また、小型、薄型対応に優れている。
　また、Ｓｉ基板１として、ベアＳｉウエハを用いるため、ＡｌＮセラミックによりキャビティを形成する発光装置と比較して、低コストに製造できる。
　本実施形態の発光装置の製造方法は、発光素子５を接合層８によりＳｉ基板１上に実装した後は、常温で蓋部材９をキャビティ２の開口に封止することができるため、接合層８の融点よりも高温に加熱する工程がない。このため、接合層８が再溶融されることにより生じる、接合不具合等のリスクを回避できるとともに、製造コストを低減できる。
　また、蓋部材９をキャビティ２の開口に封止する工程は、蓋部材９をキャビティ２に押圧する工程であるため、ウエハ単位で、一括して行うことができ、生産性に優れている。
　特に、蓋部材９とＳｉ基板１のキャビティ２の周囲との封止工程は、常温で行うことができるため、蓋部材９として、石英を用いる場合であっても、Ｓｉ基板１と石英との熱膨張係数差による応力歪みによる割れや剥離が生じることがない。これにより、Ｓｉ基板１として、６インチ以上の大口径ウエハを用い、ウエハ単位で蓋部材９を搭載して封止することが可能になり、生産効率が従来の個片実装に比べて大幅に向上し、製造コストの大幅低減が実現できる。
　また、第１の素子電極６が線状電極部６ａを含む場合、貫通電極４の形状を線状電極部６ａの形状に１対１に対応させることができる。また、線状電極部６ａ以外であっても、その電極も貫通電極４の形状を対応させることが可能である。また、スリット状の貫通孔を充填した貫通電極４に、正方形や矩形の貫通電極を組み合わせて形成することが可能である。これにより、キャビティ２の底面のＳｉ基板１の表面に、第１の素子電極６に貫通電極４を接続するための再配線パターンが不要であり、直接貫通電極４と第１の素子電極６とを接続することができる。
　なお、本実施形態は、貫通電極４の形状と線状電極部６ａの形状とを１対１に対応させているが、本実施形態は１対１対応に限定されるものではない。複数の貫通電極４の一部はまたは全部が相互に連結されることにより一体となった形状や、線状電極部６ａの一部または全部が相互に連結されることにより一体となった形状であってもよい。
　また、紫外光を発する発光素子の発光層であるＡｌＧａＮは水分（湿気）により劣化しやすいが、本実施形態の発光装置は、キャビティ２内の気密性を確保することができる。
　なお、上述したように、本実施形態の発光装置では、電解めっき工程により、貫通電極４、１４およびバリア層１０の上面が、キャビティ２の底面の貫通孔３、１３の内側に位置し、接合層（ＡｕＳｎ層）８の上面がキャビテイ２の底面から数μｍ突出した電極構造を形成し、溶融したＡｕＳｎが貫通孔３，１３と貫通電極４，１４との微小な隙間を充填し、紫外光の発光素子が要求する気密性を確保する構造であった。本発明は、この構成に限定されるものでなく、貫通孔３，１３の気密性を、裏面電極１１，１２構造の工夫により生じさせる構造でもよい。
　具体的には、裏面電極１１，１２をＳｉ基板１側から順に、Ｎｉ層、Ｃｕ層、Ｎｉ層、Ａｕ層の積層構造とする。これにより、貫通電極４，１４のＣｕと裏面電極１１，１２のＣｕ層とのＣｕ同士の固相拡散により密着性を高め、さらに、裏面電極のＮｉ層、Ａｕ層が貫通孔３，１３と貫通電極４との間の微小な隙間をキャップすることができる。これにより、貫通孔３，１３の気密性を確保することができる。
　なお、上述の実施形態では、キャビティ２の周囲の凹部７１は、一列であるが、２列以上形成することにより、気密シール性をさらに向上することができる。
　本実施形態の発光装置は、Ｓｉ基板１として単結晶Ｓｉを用いたが、多結晶Ｓｉを用いることもできる。Ｓｉ基板として多結晶Ｓｉを用いた場合には、キャビティ加工をドライプロセスで行うことにより、貫通孔形成工程、貫通電極形成工程、トレンチ形成工程は、単結晶Ｓｉ基板を用いた本実施形態の発光装置の製造方法の工程と同様に行うことができる。
　本実施形態の発光装置は、発光素子５として、ＶＣＳＥＬ（垂直共振器面発光レーザ）素子を用いた発光装置、または、ＶＣＳＥＬ素子をアレイ状配置した発光装置として用いることができる。また、紫外光のＬＥＤを発光素子５として用いる紫外光発光装置として用いることができる。さらに、発光素子５として、紫外光を発するＬＥＤを用い、蓋部材９に蛍光体もしくは蛍光体層を塗布した構造として、可視光ＬＥＤの発光装置を提供することができる。
１…Ｓｉ基板、２…キャビティ、２ａ…キャビティの底面、３，１３…スリット状の貫通孔、４、１４…貫通電極、５…発光素子、６…第１の素子電極、７…第２の素子電極、８…接合層、１１，１２…裏面電極、７２…凸部

Claims (25)

  1. 　発光層を含む半導体層と、前記半導体層に接合され、前記発光層を発光させる電流を供給する第１および第２の素子電極とを備えた発光素子と、
    　キャビティが設けられ、前記キャビティの底面に前記発光素子が搭載されたＳｉ基板とを有し、
    　前記第１の素子電極は、前記半導体層の前記キャビティの底面側を向く面に配置され、
    　前記Ｓｉ基板の前記キャビティの底面には、前記発光素子の前記第１の素子電極に対向する位置に、スリット状の貫通孔と、前記貫通孔を充填する貫通電極とが備えられ、
    　前記貫通電極の上面の長軸方向の長さは、前記貫通電極の前記Ｓｉ基板の厚さ方向についての高さよりも大きく、前記貫通電極の上面の短軸方向の長さは前記高さより小さく、
    　前記発光素子の前記第１の素子電極と、対向する前記貫通電極の上面との間には、それぞれ、前記貫通電極の上面形状に対応する形状を有する接合層が配置され、
    　前記貫通電極の上面全体は、前記接合層を介して、前記第１の素子電極と接合されていることを特徴とする発光装置。
  2. 　請求項１に記載の発光装置であって、前記接合層の一部は、前記Ｓｉ基板の前記貫通孔の内壁の上部と前記貫通電極との間隙を充填していることを特徴とする発光装置。
  3. 　請求項１または２に記載の発光装置であって、前記キャビティの開口の上面には、前記発光素子の発する光を通過させ、前記開口を塞ぐ蓋部材が搭載されていることを特徴とする発光装置。
  4. 　請求項１ないし３のいずれか１項に記載の発光装置であって、前記第１の素子電極は、長さよりも幅が狭い線状電極部を複数含み、前記複数の線状電極部は、当該線状電極部の幅方向について所定の間隔をあけて並べて配置され、
    　前記貫通電極は、前記複数の線状電極部の夫々に対向するように複数が設けられていることを特徴とする発光装置。
  5. 　請求項１ないし４のいずれか１項に記載の発光装置であって、前記貫通電極の上面の長軸方向の長さは、短軸方向の幅の３倍以上であることを特徴とする発光装置。
  6. 　請求項４に記載の発光装置であって、前記半導体層の前記キャビティの底面側を向く面は、ｐ型半導体層とｎ型半導体層が、縞状に交互に配置された領域を有し、
    　前記第１の素子電極は、複数の前記線状電極部を含み、前記複数の線状電極部は、縞状のｐ型半導体層にそれぞれ接合されていることを特徴とする発光装置。
  7. 　請求項１ないし６のいずれか１項に記載の発光装置であって、前記貫通電極は、前記接合層よりも融点の高い金属により構成され、かつ、前記貫通電極の上面は、前記Ｓｉ基板の前記キャビティの底面よりも前記貫通孔の内側に位置することを特徴とする発光装置。
  8. 　請求項３に記載の発光装置であって、前記Ｓｉ基板の前記蓋部材が搭載されている領域には、前記Ｓｉ基板と前記蓋部材とを固相拡散によって接合する固相拡散接合部が設けられ、
    　前記固相拡散接合部は、前記発光素子を囲む環状に形成されていることを特徴とする発光装置。
  9. 　請求項８に記載の発光装置であって、前記固相拡散接合部は、前記Ｓｉ基板側に形成された金属層と前記蓋部材側に形成された金属層とを固相拡散により接合した接合部、前記Ｓｉ基板側に形成された金属層と前記蓋部材側に形成されたＳｉ層とを固相拡散により接合した接合部、および、前記Ｓｉ基板または当該Ｓｉ基板側に形成されたＳｉ層と前記蓋部材側に形成された金属層とを固相拡散により接合した接合部、のうちのいずれかであることを特徴とする発光装置。
  10. 　請求項８または請求項９に記載の発光装置であって、前記固層拡散接合部は、前記Ｓｉ基板および前記蓋部材の一方に設けられた凹部と、他方に設けられた凸部とが嵌めあわされた領域に形成されていることを特徴とする発光装置。
  11. 　請求項３に記載の発光装置であって、前記キャビティの前記開口を塞ぐ部材の下面および前記Ｓｉ基板の上面のうち、一方には、凹部が備えられ、他方には、塑性変形する材料により構成された凸部が備えられ、前記凸部は、前記凹部に挿入されて塑性変形することにより前記凹部を充填し、前記凹部と密着していることを特徴とする発光装置。
  12. 　請求項１１に記載の発光装置であって、前記凹部の内壁と、前記凸部とは、固相拡散接合していることを特徴とする発光装置。
  13. 　請求項６に記載の発光装置であって、前記第２の素子電極は、長さよりも幅が狭い第２線状電極部と、それらを接続する接続電極部を含み、
    　前記第２線状電極部は、前記第１の素子電極の前記線状電極部と交互に配置され、前記縞状のｎ型半導体層にそれぞれ接合され、
    　前記Ｓｉ基板の前記キャビティの底面には、前記接続電極部に対向する位置に、スリット状の接続電極用貫通孔と、前記接続電極用貫通孔を充填する接続電極用貫通電極とがさらに備えられ、
    　前記接続電極用貫通電極の上面の長軸方向の長さは、前記貫通電極の前記Ｓｉ基板の厚さ方向における高さよりも大きく、
    　前記発光素子の前記接続電極部と、前記接続電極用貫通電極の上面との間には、前記接続電極用貫通電極の上面形状に対応する形状を有する接続電極用接合層が配置され、
    　前記接続電極用貫通電極の上面全体は、前記接続電極用接合層を介して、前記接続電極部と接合されていることを特徴とする発光装置。
  14. 　発光層を含む半導体層と、前記半導体層に接合され、前記発光層を発光させる電流を供給する第１および第２の素子電極とを備えた発光素子と、
    　キャビティが設けられ、前記キャビティの底面に前記発光素子が搭載されたＳｉ基板とを有し、
    　前記第１の素子電極は、長さよりも幅が狭い線状電極部を３本以上含み、前記３本以上の線状電極部は、前記半導体層の前記キャビティの底面側を向く面の全面に渡って、当該線状電極部の幅方向について所定の間隔をあけて並べて配置され、
    　前記Ｓｉ基板の前記キャビティの底面には、前記発光素子の前記３本以上の線状電極部にそれぞれ対向する位置に、前記線状電極の形状に対応する開口形状を有するスリット状の貫通孔と、前記貫通孔を充填する貫通電極とが備えられ、
    　前記発光素子の前記線状電極部と、対向する前記貫通電極の上面との間には、それぞれ、前記貫通電極の上面形状に対応する形状を有する接合層が配置され、
    　前記貫通電極の上面全体は、前記接合層を介して、前記線状電極部と接合されていることを特徴とする発光装置。
  15. 　請求項１ないし１４のいずれか１項に記載の発光装置であって、
    　前記貫通電極と前記接合層との間に、前記貫通電極と前記接合層との混合を防ぐバリア層が配置され、
    　前記バリア層の上面は、前記キャビティの上面よりも前記貫通孔の内側に位置することを特徴とする発光装置。
  16. 　請求項１５に記載の発光装置であって、前記貫通電極は、Ｃｕにより構成され、前記接合層は、ＡｕＳｎにより構成され、前記バリア層は、Ｎｉにより構成されていることを特徴とする発光装置。
  17. 　請求項１ないし１６のいずれか１項に記載の発光装置であって、前記発光素子は、紫外光を発することを特徴とする発光装置。
  18. 　Ｓｉ基板に、エッチングによってキャビティを形成する工程と、
    　前記キャビティ底面に、エッチングによって、上面の開口の長軸方向の長さが、キャビティの底面の前記Ｓｉ基板の厚さよりも長く、前記開口の短軸方向の長さは前記厚さより小さいスリット状の貫通孔を形成する工程と、
    　前記貫通孔をめっきにより充填することにより貫通電極を形成するとともに、貫通電極の上に接合用金属層を形成するめっき工程と、
    　前記キャビティ底面上に露出した、前記接合層の上に、発光素子を直接実装する工程とを有することを特徴とする発光装置の製造方法。
  19. 　請求項１８に記載の発光装置の製造方法であって、前記実装する工程において、前記接合層を溶融することにより、前記発光素子の電極と接合すると同時に、前記接合層の溶融物により、前記貫通孔の上部における前記貫通孔内壁と貫通電極との間隙を充填することを特徴とする発光装置の製造方法。
  20. 　請求項１８または１９に記載の発光装置の製造方法であって、
    　前記めっき工程は、
    　前記貫通孔内の底面から前記貫通孔の上面より下方位置までめっきすることにより前記貫通電極を形成する工程と、
    　前記貫通電極の上面から前記貫通孔の上面より下方位置までめっきすることによりバリア層を形成する工程と、
    　前記バリア層の上面から前記貫通孔の上面より上方位置までめっきすることにより前記接合用金属層を形成する工程と、を有することを特徴とする発光装置の製造方法。
  21. 　請求項１８ないし２０のいずれか１項に記載の発光装置の製造方法であって、
    　前記Ｓｉ基板の前記キャビティの周囲に、凹部、および、塑性変形する材料からなる凸部、のうちの一方を形成する工程と、
    　前記キャビティの開口を覆う部材を用意し、前記キャビティの周囲に対応する位置に、前記凹部および前記塑性変形する材料からなる凸部のうちの他方を形成する工程と、
    　前記部材を前記キャビティの前記開口に搭載し、前記凸部を前記凹部に圧入することにより、前記凸部を変形させ、前記凹部内壁に密着させて接合する工程とをさらに有することを特徴とする発光装置の製造方法。
  22. 　請求項２１に記載の発光装置の製造方法であって、
    　前記密着させて接合する工程においては、常温、または、前記接合用金属層の融点未満の温度、による加熱雰囲気下において、荷重による固相拡散接合が行われることを特徴とする発光装置の製造方法。
  23. 　請求項１８ないし２２のいずれか１項に記載の発光装置の製造方法であって、
    　前記Ｓｉ基板は単結晶であり、
    　前記キャビティを形成する工程は、前記単結晶のＳｉ基板をアルカリ溶液により結晶異方性エッチングする工程であることを特徴とする発光装置の製造方法。
  24. 　請求項１８ないし２３のいずれか１項に記載の発光装置の製造方法であって、
    　前記貫通電極を形成する工程は、前記貫通孔を電解めっきにより充填する工程であることを特徴とする発光装置の製造方法。
  25. 　請求項２１ないし２４のいずれか１項に記載の発光装置の製造方法であって、前記凸部を構成する金属は、Ａｕであり、前記凹部の内壁にもＡｕ層が設けられ、前記密着させて接合する工程により前記凸部を構成するＡｕと前記凹部の内壁のＡｕ層とを、Ａｕ－Ａｕ固相拡散接合することを特徴とする発光装置の製造方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023188826A1 (ja) * 2022-03-31 2023-10-05 ソニーセミコンダクタソリューションズ株式会社 発光装置、発光装置の製造方法、測距装置

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113707796B (zh) * 2021-10-22 2022-01-28 深圳市两岸光电科技有限公司 一种可散热的晶圆级led封装结构

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006287188A (ja) * 2005-03-30 2006-10-19 Samsung Electro Mech Co Ltd Ｓｉ基板を利用したＬＥＤパッケージ及びその製造方法
JP2009076752A (ja) * 2007-09-21 2009-04-09 Shinko Electric Ind Co Ltd 基板の製造方法
JP2009524234A (ja) * 2006-01-20 2009-06-25 ハイマイト アクティーゼルスカブ 静電放電保護を内蔵した発光素子用のパッケージ
JP2011138953A (ja) * 2009-12-28 2011-07-14 Sanyo Electric Co Ltd 半導体レーザ装置および光ピックアップ装置

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0637143A (ja) * 1992-07-15 1994-02-10 Toshiba Corp 半導体装置および半導体装置の製造方法
US6784463B2 (en) * 1997-06-03 2004-08-31 Lumileds Lighting U.S., Llc III-Phospide and III-Arsenide flip chip light-emitting devices
US6981806B2 (en) * 2002-07-05 2006-01-03 Xponent Photonics Inc Micro-hermetic packaging of optical devices
US20090273002A1 (en) * 2008-05-05 2009-11-05 Wen-Chih Chiou LED Package Structure and Fabrication Method
JP4991893B2 (ja) * 2010-03-16 2012-08-01 常陽機械株式会社 微小径ワイヤボンディングの良否判定方法及び判定装置
US8507940B2 (en) * 2010-04-05 2013-08-13 Taiwan Semiconductor Manufacturing Company, Ltd. Heat dissipation by through silicon plugs
US8772817B2 (en) * 2010-12-22 2014-07-08 Cree, Inc. Electronic device submounts including substrates with thermally conductive vias
US20160271728A1 (en) * 2012-04-20 2016-09-22 Greatbatch, Ltd. Laser welding-self brazing in medical power manufacturing
CN103378261A (zh) * 2012-04-26 2013-10-30 展晶科技(深圳)有限公司 发光二极管封装结构
DE102014202220B3 (de) * 2013-12-03 2015-05-13 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Verfahren zur Herstellung eines Deckelsubstrats und gehäustes strahlungsemittierendes Bauelement
WO2015157846A1 (en) * 2014-04-15 2015-10-22 Changize Sadr Structural assembly and method
JP2016015219A (ja) * 2014-07-01 2016-01-28 株式会社小糸製作所 車両用灯具
CN205141024U (zh) * 2015-11-03 2016-04-06 厦门多彩光电子科技有限公司 一种led支架及led封装体
JP6294417B2 (ja) * 2016-09-01 2018-03-14 日機装株式会社 光半導体装置および光半導体装置の製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006287188A (ja) * 2005-03-30 2006-10-19 Samsung Electro Mech Co Ltd Ｓｉ基板を利用したＬＥＤパッケージ及びその製造方法
JP2009524234A (ja) * 2006-01-20 2009-06-25 ハイマイト アクティーゼルスカブ 静電放電保護を内蔵した発光素子用のパッケージ
JP2009076752A (ja) * 2007-09-21 2009-04-09 Shinko Electric Ind Co Ltd 基板の製造方法
JP2011138953A (ja) * 2009-12-28 2011-07-14 Sanyo Electric Co Ltd 半導体レーザ装置および光ピックアップ装置

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
See also references of EP3979344A4 *

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023188826A1 (ja) * 2022-03-31 2023-10-05 ソニーセミコンダクタソリューションズ株式会社 発光装置、発光装置の製造方法、測距装置

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