WO2020147495A1 - 阵列基板及其制备方法、显示面板 - Google Patents

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Abstract

一种阵列基板及其制备方法、显示面板。阵列基板包括：基底(10)；设置在基底(10)上的像素电极(50)和薄膜晶体管；覆盖薄膜晶体管和像素电极(50)的钝化层(16)，钝化层(16)上开设有同时暴露出像素电极(50)和薄膜晶体管的漏电极(15)或源电极(14)的一个转接过孔(K1，K2)；设置在钝化层(16)上且在转接过孔(K1，K2)处的连接电极(60)，连接电极(60)通过转接过孔(K1，K2)同时与像素电极(50)和漏电极(15)或源电极(14)连接。通过设置一个转接过孔(K1，K2)实现漏电极(15)或源电极(14)与像素电极(50)之间的连接，有效减少了过孔数量，增加了显示面板的开口率，提高了产品品质，提高了良品率。

Description

阵列基板及其制备方法、显示面板 技术领域
本公开涉及一种阵列基板及其制备方法、显示面板。
背景技术
液晶显示器(Liquid Crystal Display，LCD)具有体积小、功耗低、无辐射等特点，近年来得到迅速发展。LCD的主体结构包括对盒(CELL)的薄膜晶体管阵列(Thin Film Transistor，TFT)基板和彩膜(Color Filter，CF)基板，液晶(Liquid Crystal，LC)分子填充在阵列基板和彩膜基板之间，通过控制公共电极和像素电极来形成驱动液晶偏转的电场，实现灰阶显示。按照显示模式，LCD可以分为：扭曲向列(Twisted Nematic，TN)显示模式、平面转换(In Plane Switching，IPS)显示模式和高级超维场转换(Advanced Super Dimension Switch，ADS)显示模式等。其中，ADS显示模式已成为比较成熟的显示模式，具有广视角、高开口率、高穿透率、高分辨率、响应速度快、低功耗、低色差等优点。
近年来，在ADS显示模式基础上，现有技术提出了IADS(Interchange Advanced Super Dimension Switch)显示模式。研究表明，当采用双栅像素架构时，IADS模式可提升光效，从而提升像素透过率。而双栅像素架构可减小源驱动集成电路IC的数量，降低成本。因而，IADS显示模式逐渐得到广泛应用。
发明内容
本公开的实施例提供一种阵列基板及其制备方法、显示面板，能够增加开口率，提升良品率。
一方面，本公开实施例提供了一种阵列基板，包括：
基底；
设置在所述基底上的像素电极和薄膜晶体管；
覆盖所述薄膜晶体管和所述像素电极的钝化层，所述钝化层上开设有同时暴露出所述像素电极和所述薄膜晶体管的漏电极或源电极的转接过孔；
设置在所述钝化层上且在所述连接过孔处的连接电极，所述连接电极通 过所述转接过孔与所述像素电极，和所述漏电极或所述源电极连接。
可选地，所述连接过孔在所述基底上的正投影与所述像素电极在所述基底上的正投影以及所述漏电极或源电极在所述基底上的正投影重叠。
可选地，根据本公开实施例的阵列基板还包括栅线和数据线，所述薄膜晶体管包括栅电极、有源层、源电极和漏电极，所述像素电极、栅线和栅电极设置在所述基底上，所述像素电极、所述栅线和所述栅电极上覆盖有栅绝缘层，所述有源层、源电极、漏电极和数据线设置在所述栅绝缘层上，所述源电极与漏电极之间形成导电沟道。
可选地，所述连接电极在邻近栅线的一侧设置有第一补偿块，第一补偿块在所述基底上的正投影包含所述漏电极或所述源电极邻近栅线一侧的边缘在基底上的正投影的至少一部分，和/或，所述连接电极远离栅线的一侧设置有第二补偿块，第二补偿块在基底上的正投影包含漏电极或源电极远离栅线一侧的边缘在基底上的正投影的至少一部分。
可选地，所述第一补偿块从所述连接电极的主体朝向所述栅线延伸，所述第二补偿块从所述连接电极的主体向远离所述栅线的方向延伸，所述第一补偿块和所述第二补偿块在平行于所述栅线方向上的尺寸小于所述主体的尺寸。
可选地，所述连接电极在所述基底上的正投影覆盖所述漏电极或所述源电极与所述像素电极之间的重叠区域在所述基板上的正投影。
可选地，所述第一补偿块和/或第二补偿块的形状包括矩形、梯形、半圆形或半椭圆形。
可选地，所述转接过孔包括第一过孔部分和第二过孔部分，所述第一过孔部分暴露出所述漏电极，所述第二过孔部分暴露出所述像素电极。
另一方面，本公开的实施例还提供了一种显示面板，包括上述阵列基板。
再一方面，本公开的实施例还提供了一种阵列基板的制备方法，包括：
形成像素电极和薄膜晶体管；
形成覆盖所述薄膜晶体管的钝化层，所述钝化层上开设有同时暴露出像素电极和薄膜晶体管的漏电极或源电极的转接过孔；
在所述钝化层上且在所述连接过孔处形成连接电极，所述连接电极通过所述转接过孔同时与所述像素电极和漏电极或源电极连接。
可选地，在基底上形成像素电极和薄膜晶体管，包括：
通过一次构图工艺形成像素电极、栅线和栅电极；
通过一次构图工艺形成栅绝缘层、有源层、源电极、漏电极和数据线，所述源电极与漏电极之间形成导电沟道。
可选地，所述连接电极在邻近栅线的一侧设置有第一补偿块，第一补偿块在所述基底上的正投影包含所述漏电极或所述源电极邻近栅线一侧的边缘在基底上的正投影的至少一部分，和/或，所述连接电极远离栅线的一侧设置有第二补偿块，第二补偿块在基底上正投影包含漏电极或源电极远离栅线一侧的边缘在基底上的正投影的至少一部分。
可选地，所述第一补偿块从所述连接电极的主体朝向所述栅线延伸，所述第二补偿块从所述连接电极的主体向远离所述栅线的方向延伸，所述第一补偿块和所述第二补偿块在平行于所述栅线方向上的尺寸小于所述主体的尺寸。
可选地，所述转接过孔包括第一过孔部分和第二过孔部分，所述第一过孔部分暴露出所述漏电极，所述第二过孔部分暴露出所述像素电极。
可选地，所述通过一次构图工艺形成像素电极、栅线和栅电极包括：在所述基底上依次沉积第一透明导电薄膜和第一金属薄膜；在第一金属薄膜上涂覆一层光刻胶，采用半色调或灰色调掩膜版对光刻胶进行阶梯曝光并显影，在待形成所述栅线和栅电极的位置处形成未曝光区域，具有第一厚度的光刻胶，在待形成的像素电极的位置处形成部分曝光区域，具有第二厚度的光刻胶，在其它位置处形成完全曝光区域，无光刻胶，第一厚度大于第二厚度；通过第一次刻蚀工艺刻蚀掉完全曝光区域的所述第一金属薄膜和所述第一透明导电薄膜；通过灰化工艺去除所述部分曝光区域的光刻胶，暴露出所述第一金属薄膜；以及通过第二次刻蚀工艺刻蚀掉所述部分曝光区域的第一金属薄膜，剥离剩余的光刻胶，在基底上形成所述像素电极、栅线和栅电极。
可选地，所述通过一次构图工艺形成栅绝缘层、有源层、源电极、漏电极和数据线，所述源电极与漏电极之间形成导电沟道包括：在形成有所述像素电极、栅线和栅电极的基底上依次沉积栅绝缘薄膜、半导体薄膜和第二金属薄膜；在第二金属薄膜上涂覆一层光刻胶，采用半色调或灰色调掩膜版对光刻胶进行阶梯曝光并显影，在待形成源电极、漏电极和数据线的位置处形成未曝光区域，具有第一厚度的光刻胶，在待形成导电沟道的位置处形成部分曝光区域，具有第二厚度的光刻胶，在其它位置处形成完全曝光区域， 无光刻胶，第一厚度大于第二厚度；通过第一次刻蚀工艺刻蚀掉所述完全曝光区域的第二金属薄膜和半导体薄膜；通过灰化工艺去除所述部分曝光区域的光刻胶，暴露出第二金属薄膜；通过第二次刻蚀工艺刻蚀掉所述部分曝光区域的第二金属薄膜，剥离剩余的光刻胶，形成栅绝缘层、有源层、源电极、漏电极和数据线，源电极与漏电极之间形成导电沟道。
可选地，所述形成覆盖所述薄膜晶体管的钝化层，所述钝化层上开设有同时暴露出像素电极和薄膜晶体管的漏电极或源电极的转接过孔包括：在形成有所述薄膜晶体管和所述像素电极的基底上沉积钝化薄膜；在钝化薄膜上涂覆一层光刻胶，采用单色调掩膜版对光刻胶进行曝光并显影，在转接过孔位置形成曝光区域，无光刻胶，在其它位置形成未曝光区域，保留光刻胶；通过刻蚀工艺刻蚀掉完全曝光区域的钝化薄膜和栅绝缘层，形成开设有转接过孔的钝化层，转接过孔同时暴露出漏电极和像素电极，所述转接过孔包括第一过孔部分和第二过孔部分，所述第一过孔部分中的钝化层被刻蚀掉，暴露出所述漏电极，所述第二过孔部分中的钝化层和栅绝缘层被刻蚀掉，暴露出所述像素电极。
附图说明
本发明的上述和/或附加的方面和优点从结合下面附图对实施例的描述中将变得明显和容易理解，其中：
图1为一种ADS显示模式阵列基板的结构示意图；
图2为图1中A-A向的剖面图；
图3为一种IADS显示模式阵列基板的结构示意图；
图4为图3中A-A向的剖面图；
图5为本公开阵列基板第一实施例的结构示意图；
图6为图5中A-A向的剖面图；
图7为本公开第一实施例形成像素电极、栅线和栅电极图案后的示意图；
图8为图7中A-A向的剖面图；
图9为本公开第一实施例形成有源层、源电极、漏电极和数据线图案后的示意图；
图10为图9中A-A向的剖面图；
图11为本公开第一实施例形成转接过孔图案后的示意图；
图12为图11中A-A向的剖面图；
图13为本公开实施例转接过孔的结构示意图；
图14为本公开阵列基板第二实施例的结构示意图；
图15为本公开阵列基板第三实施例的结构示意图。
附图标记说明:
10—基底；20—公共电极；30—栅线；
40—数据线；50—像素电极；60—连接电极；
60A—第一补偿块；60B—第二补偿块；11—栅电极；
12—栅绝缘层；13—有源层；14—源电极；
15—漏电极；16—钝化层；121—凹进端面；
131—有源层凸部；K1—第一过孔部分；K2—第二过孔部分。
具体实施方式
为使本公开实施例的目的、技术方案和优点更加清楚，下面将结合本公开实施例的附图，对本公开实施例的技术方案进行清楚、完整地描述。显然，所描述的实施例是本公开的一部分实施例，而不是全部的实施例。基于所描述的本公开的实施例，本领域普通技术人员在无需创造性劳动的前提下所获得的所有其他实施例，都属于本公开保护的范围。
在除非另外定义，本公开使用的技术术语或者科学术语应当为本公开所属领域内具有一般技能的人士所理解的通常意义。本公开中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。“上”、“下”、“左”、“右”等仅用于表示相对位置关系，当被描述对象的绝对位置改变后，则该相对位置关系也可能相应地改变。
经本申请发明人研究发现，一种IADS显示模式的显示面板存在开口率较小和良品率较低的缺陷。
下面结合附图和实施例对本公开的具体实施方式作进一步详细描述。以下实施例用于说明本公开，但不用来限制本公开的范围。需要说明的是，在 不冲突的情况下，本申请中的实施例及实施例中的特征可以相互任意组合。
图1为一种ADS显示模式阵列基板的结构示意图，图2为图1中A-A向的剖面图。图示ADS显示模式的阵列基板的结构特点是，公共电极设置在基底上，为板状电极，像素电极设置在钝化层上，为狭缝电极，阵列基板的膜层结构包括：基底，公共电极，栅线、栅电极和公共电极引线，栅绝缘层(GI)，有源层(Active)、源电极、漏电极和数据线，钝化层(PVX)，像素电极。栅线施加开启电压时，数据线的数据信号通过薄膜晶体管写入到漏电极，经单孔转接到像素电极，完成信号写入。如图1和图2所示，阵列基板包括基底10，设置在基底上的公共电极20、栅线30和栅电极11，覆盖公共电极20、栅线30和栅电极11的栅绝缘层12，设置在栅绝缘层12上的有源层13、源电极14、漏电极15和数据线40，源电极14与漏电极15之间形成导电沟道，覆盖源电极14、漏电极15、数据线40和导电沟道的钝化层16，其上开设有暴露出漏电极15的过孔，设置在钝化层16上的像素电极50，像素电极50通过钝化层16上的过孔与漏电极15连接。其中，公共电极20用于提供公共电压，像素电极50用于提供显示用像素电压，狭缝电极与板状电极之间产生的多维电场驱动液晶偏转。
图3为一种IADS显示模式阵列基板的结构示意图，图4为图3中A-A向的剖面图。这种IADS显示模式是在ADS显示模式基础上，将公共电极和像素电极的位置互换，阵列基板的结构特点是，像素电极设置在基底上，为板状电极，公共电极设置在钝化层上，为狭缝电极，阵列基板的膜层结构包括：基底，像素电极，栅线和栅电极，栅绝缘层，有源层、源电极、漏电极、数据线和公共电极引线，钝化层，公共电极和连接电极。栅线施加开启电压时，数据线的数据信号通过薄膜晶体管写入到漏电极，经双孔转接到像素电极，完成信号写入。如图3和4所示，阵列基板包括基底10，设置在基底上的像素电极50、栅线30和栅电极11，覆盖像素电极50、栅线30和栅电极11的栅绝缘层12，设置在栅绝缘层12上的有源层13、源电极14、漏电极15和数据线40，源电极14与漏电极15之间形成导电沟道，覆盖源电极14、漏电极15、数据线40和导电沟道的钝化层16，其上开设有暴露出漏电极15的第一过孔和暴露出像素电极50的第二过孔，设置在钝化层16上的公共电极20和连接电极60，连接电极60一方面通过第一过孔与漏电极15连接，另一方面通过第二过孔与像素电极50连接，即像素电极50与漏电极15之间 通过双孔结构实现连接。
经本申请发明人研究发现，以上IADS显示模式的显示面板存在开口率较小和良品率较低的原因，很大程度是由双孔结构造成的。具体地，过孔尺寸、形状和数量对开口率和良品率影响较大，对于高分辨产品，影响更加重要，相对于ADS显示模式的单孔结构，IADS显示模式的双孔结构需要较大的结构空间，相应减小了像素电极的面积，因而IADS显示模式显示面板的开口率较小。虽然可以通过调整信号线宽度来尽量增加像素电极的面积，但该方式会严重影响像素电极的充电率。同时，因显示区域像素电极的数量成百上千万，大屏幕产品更是有上亿个像素电极，相对于ADS显示模式的单孔结构，IADS显示模式的过孔数量翻倍，影响了取向膜(PI)扩散均一性，在取向膜不均一的位置，显示面板宏观上会表现出类似于污渍的斑点(Mura)，业内称之为面板污点(Panel Stain)或者面板污渍，影响产品品质，降低良品率。
为此，本公开实施例提供了一种阵列基板，能够提升开口率以及良品率。本公开实施例阵列基板包括基底，设置在所述基底上的像素电极和薄膜晶体管，覆盖所述薄膜晶体管和薄膜晶体管的钝化层，所述钝化层上开设有同时暴露出像素电极和薄膜晶体管的漏电极或源电极的转接过孔，设置在所述钝化层上且在所述连接过孔处的连接电极，所述连接电极通过所述转接过孔同时与像素电极和漏电极连接。
下面通过具体实施例详细说明本公开实施例的技术方案。
第一实施例
图5为本公开阵列基板第一实施例的结构示意图，图6为图5中A-A向的剖面图。如图5和图6所示，本实施例所提供的阵列基板包括：
基底10；
设置在基底10上的像素电极50、栅线30和栅电极11；
覆盖像素电极50、栅线30和栅电极11的栅绝缘层12；
设置在栅绝缘层12上的有源层13、源电极14、漏电极15和数据线40，源电极14与漏电极15之间形成导电沟道；
覆盖有源层13、源电极14、漏电极15和数据线40的钝化层16，钝化层16上开设有同时暴露出漏电极14和像素电极50的一个转接过孔；
设置在钝化层16上的公共电极20和连接电极60，连接电极60通过该 一个转接过孔同时与漏电极15和像素电极50连接。
本实施例中，栅电极11、有源层13、源电极14和漏电极15组成薄膜晶体管，设置在栅线30和数据线40垂直交叉所限定出的像素区域内，下层的像素电极50为板状电极，上层的公共电极20为狭缝电极，公共电极20与像素电极50一起形成多维电场，构成IADS模式阵列基板。
下面通过本实施例阵列基板的制备过程进一步说明本实施例的技术方案。本实施例中所说的“构图工艺”包括沉积膜层、涂覆光刻胶、掩模曝光、显影、刻蚀、剥离光刻胶等处理，是相关技术中成熟的制备工艺。沉积可采用溅射、蒸镀、化学气相沉积等已知工艺，涂覆可采用已知的涂覆工艺，刻蚀可采用已知的方法，在此不做具体的限定。在本实施例的描述中，需要理解的是，“薄膜”是指将某一种材料在基底上利用沉积或其它工艺制作出的一层薄膜。若在整个制作过程当中该“薄膜”无需构图工艺，则该“薄膜”还可以称为“层”。若在整个制作过程当中该“薄膜”还需构图工艺，则在构图工艺前称为“薄膜”，构图工艺后称为“层”。经过构图工艺后的“层”中包含至少一个“图案”。
第一次构图工艺中，在基底上形成像素电极、栅线和栅电极图案。在基底上形成像素电极、栅线和栅电极图案包括：在基底上依次沉积第一透明导电薄膜和第一金属薄膜，在第一金属薄膜上涂覆一层光刻胶，采用半色调或灰色调掩膜版对光刻胶进行阶梯曝光并显影，在栅线和栅电极位置形成未曝光区域，具有第一厚度的光刻胶，在像素电极位置形成部分曝光区域，具有第二厚度的光刻胶，在其它位置形成完全曝光区域，无光刻胶。其中，第一厚度大于第二厚度。通过第一次刻蚀工艺对完全曝光区域进行刻蚀，刻蚀掉该区域的第一金属薄膜和第一透明导电薄膜。通过灰化工艺去除部分曝光区域的光刻胶，暴露出第一金属薄膜。通过第二次刻蚀工艺对部分曝光区域的第一金属薄膜进行刻蚀，刻蚀掉该区域的第一金属薄膜而保留第一透明导电薄膜，剥离剩余的光刻胶，在基底10上形成像素电极50、栅线30和栅电极11图案，像素电极50为板状电极，栅线30和栅电极11的下方保留有第一透明导电薄膜，如图7和图8所示，图8为图7中A-A向的剖面图。其中，基底可以采用玻璃、塑料或者柔性透明板，第一金属薄膜采用金属材料，如铝、铜、钼、钛、铌、银、金、钽、钨、铬等材料，可以是单层结构，也可以是多层复合结构，第一透明导电薄膜可以采用氧化铟锡ITO或氧化铟锌IZO， 可以采用射频磁控溅射方法(Sputter)沉积。
第二次构图工艺中，形成有源层、源电极、漏电极和数据线图案。形成有源层、源电极、漏电极和数据线图案包括：在形成有前述图案的基底上依次沉积栅绝缘薄膜、半导体薄膜和第二金属薄膜，在第二金属薄膜上涂覆一层光刻胶，采用半色调或灰色调掩膜版对光刻胶进行阶梯曝光并显影，在源电极、漏电极和数据线位置形成未曝光区域，具有第一厚度的光刻胶，在导电沟道位置形成部分曝光区域，具有第二厚度的光刻胶，在其它位置形成完全曝光区域，无光刻胶。其中，第一厚度大于第二厚度。通过第一次刻蚀工艺对完全曝光区域进行刻蚀，刻蚀掉该区域的第二金属薄膜和半导体薄膜。通过灰化工艺去除部分曝光区域的光刻胶，暴露出第二金属薄膜。通过第二次刻蚀工艺对部分曝光区域的第二金属薄膜进行刻蚀，刻蚀掉该区域的第二金属薄膜，剥离剩余的光刻胶，在基底10上形成栅绝缘层12、有源层13、源电极14、漏电极15和数据线40图案，源电极14与漏电极15之间形成导电沟道，源电极14远离导电沟道的一端与数据线40连接，源电极14、漏电极15和数据线40的下方保留有半导体薄膜，如图9和图10所示，图10为图9中A-A向的剖面图。其中，栅绝缘薄膜可以采用氮化硅SiNx、氧化硅SiOx或氮氧化硅Si(ON)x，可以为单层、双层或者多层结构，采用化学气相沉积(CVD)方式或等离子体增强化学气相沉积(PECVD)方式沉积；第二金属薄膜50可以采用金属材料，如铝、铜、钼、铌、钛、银、金、钽、钨、铬等材料，可以是单层结构，也可以是多层复合结构，采用射频磁控溅射方法沉积。
第三次构图工艺中，形成转接过孔图案。形成转接过孔图案包括：在形成有前述图案的基底上沉积钝化薄膜，在钝化薄膜上涂覆一层光刻胶，采用单色调掩膜版对光刻胶进行曝光并显影，在转接过孔位置形成曝光区域，无光刻胶，在其它位置形成未曝光区域，保留光刻胶。通过刻蚀工艺对完全曝光区域进行刻蚀，刻蚀掉该区域的钝化薄膜和栅绝缘层，形成开设有一个转接过孔的钝化层16图案，转接过孔同时暴露出漏电极15和像素电极50，如图11和图12所示，图12为图11中A-A向的剖面图。本实施例中，转接过孔由两个半孔组成，第一过孔部分K1内的钝化薄膜被刻蚀掉，暴露出漏电极15，第二过孔部分K2内的钝化薄膜和栅绝缘层被刻蚀掉，暴露出像素电极50，使得两个半孔组成的转接过孔同时暴露出漏电极15和像素电极50。 其中，钝化薄膜可以采用氮化硅SiNx、氧化硅SiOx或氮氧化硅Si(ON)x，可以为单层、双层或者多层结构，采用化学气相沉积(CVD)方式或等离子体增强化学气相沉积(PECVD)方式沉积。
第四次构图工艺中，形成公共电极和连接电极图案。形成公共电极和连接电极图案包括：在形成有前述图案的基底上沉积第二透明导电薄膜，在第二透明导电薄膜上涂覆一层光刻胶，采用单色调掩膜版对光刻胶进行曝光并显影，在公共电极和连接电极位置形成未曝光区域，保留光刻胶，在其它位置形成曝光区域，无光刻胶。通过刻蚀工艺对完全曝光区域进行刻蚀，刻蚀掉该区域的第二透明导电薄膜，形成公共电极20和连接电极60图案，公共电极20为狭缝电极，连接电极60设置在转接过孔所在位置，一方面与第一过孔部分K1中暴露出的漏电极15连接，另一方面与第二过孔部分K2暴露出的像素电极50连接，即连接电极60通过转接过孔同时与漏电极15和像素电极50连接，如图5和图6所示。其中，第二透明导电薄膜可以采用氧化铟锡ITO或氧化铟锌IZO，可以采用射频磁控溅射方法沉积。实际实施时，在平行于基底平面，连接电极60的形状可以是矩形、圆形或椭圆形等规则形状。
虽然前面以四次构图工艺为例，说明了本实施例阵列基板的制备过程，但实际实施时，本实施例阵列基板也可以通过其它方法制备。例如，像素电极、栅线和栅电极图案可以采用二次构图工艺完成，先通过一次构图工艺形成像素电极图案，然后通过另一次构图工艺形成栅线和栅电极图案。又如，有源层、源电极、漏电极和数据线图案也可以采用二次构图工艺完成，先通过一次构图工艺形成栅绝缘层和有源层图案，然后通过另一次构图工艺形成源电极、漏电极和数据线图案。此外，前述第一次、第二次构图工艺中，采用半色调或灰色调掩膜版进行阶梯曝光、二次刻蚀以及灰化工艺等，是本领域常用的处理工艺，这里不再赘述。阵列基板还可以包括其他膜层，如公共电极引线或平坦层等，本领域技术人员能够根据公知常识以及现有技术获知，这里不作具体限定。
通过本实施例阵列基板的制备过程可以看出，本实施例阵列基板为单孔结构，利用一个转接过孔实现了漏电极与像素电极之间的连接。相对于现有结构的双孔设计，本实施例有效减少了过孔数量，由于单孔结构仅占用较小的结构空间，相应增加了像素电极的面积，增加了显示面板的开口率。同时，本实施例单孔结构保证了取向膜扩散均一性，不易产生面板污渍，消除了导 致显示缺陷的因素，提高了产品品质，提高了良品率。进一步地，本实施例制备阵列基板的构图次数与现有制备方式的构图次数相同，且工艺流程与现有制备工艺流程相同，因此本实施例的实施不需要改变现有工艺流程，不需改变现有工艺设备，工艺兼容性好，实用性强，具有良好的应用前景。
第二实施例
图13为本公开实施例转接过孔的结构示意图。如图13所示，转接过孔实际上由一半第一过孔部分(搭接漏电极15)和一半第二过孔部分(搭接像素电极50)组成，也称之为半过孔(Half Via)设计。由于有源层与源电极/漏电极是采用一张半色调或灰色调掩膜版通过一次构图工艺形成，因此在漏电极15下方存在半导体薄膜，且半导体薄膜的线宽CD大于漏电极15的线宽CD，即存在有源层凸部131。出现有源层凸部131是由于金属薄膜采用湿刻方式，半导体薄膜则采用干刻方式，因而不能保证两者的端部平齐，造成凸出的有源层凸部131。同时，在刻蚀转接过孔的一半第二过孔部分(具有较深深度的深孔)时，另一半第一过孔部分(具有较浅深度的浅孔)跨接边缘下方的栅绝缘层12也会受损内缩，形成栅绝缘层凹进端面121，因而会在第二过孔部分、第一过孔部分转接处(椭圆形虚线框所在区域)形成断面。考虑到界面不平和应力效应等因素，如断面处豁口较大，在形成连接电极60后，第二过孔部分、第一过孔部分转接处形成的断面会导致连接电极60在跨接处断裂或电阻加大。一旦连接失效或电阻加大，会导致信号写入异常，出现像素亮暗点，影响产品良率和产品品质。
为此，本实施例提供了一种带有补偿块的连接电极。图14为本公开阵列基板第二实施例的结构示意图。本实施例是前述第一实施例的一种扩展，本实施例阵列基板的主体结构与前述第一实施例相同，与前述第一实施例不同的是，本实施例连接电极还设置有第一补偿块，第一补偿块用于提高连接电极的连接可靠性。如图14所示，本实施例第一补偿块60A设置在连接电极60邻近栅线30的一侧，第一补偿块60A在基底10上的正投影包含漏电极15邻近栅线30一侧的边缘在基底10上的正投影的至少一部分，在平行于栅线30(垂直于数据线40)方向，第一补偿块60A在基底上的正投影覆盖漏电极15与像素电极50之间重叠区域在靠近所述栅线一侧的边界在基底10上的正投影，这样包括第一补偿块60A的连接电极在基底10上的正投影覆盖漏电极15与像素电极50之间重叠区域在靠近栅线一侧的边界在基底10上的 正投影。这样，包含第一补偿块60A的连接电极60不仅覆盖了第二过孔部分(具有较深深度的深孔)、第一过孔部分(具有较浅深度的浅孔)转接区域的断面，而且覆盖了断面之外的区域，增加了覆盖宽度，保证了工艺余量(Margin)，即使连接电极60在跨接处断裂，覆盖断面之外区域的第一补偿块60A不会断开，保证了连接电极的可靠连接，可完全避免像素亮暗点不良。
例如，所述第一补偿块从所述连接电极的主体朝向所述栅线延伸，所述第二补偿块从所述连接电极的主体向远离所述栅线的方向延伸，所述第一补偿块和所述第二补偿块在平行于所述栅线方向上的尺寸小于所述主体的尺寸，或者所述第一补偿块和所述第二补偿块在平行于所述栅线方向上的尺寸等于或大于所述主体的尺寸。
实际实施时，在平行于基底平面，第一补偿块的形状可以是矩形、梯形、半圆形或半椭圆形等形状。
在平行于基底的平面中，连接过孔的形状可以是矩形、边缘修圆的矩形、椭圆形、圆形等形状，本公开的实施例并不对此进行限制。
本实施例不仅具有前述第一实施例的技术效果，即增加了开口率和提高了良品率，而且通过补偿设计可保证连接电极的连接可靠性，确保信号正常写入，避免了像素亮暗点不良，保证了产品良率和产品品质。
第三实施例
图15为本公开阵列基板第三实施例的结构示意图。本实施例是前述第一实施例的一种扩展，本实施例阵列基板的主体结构与前述第一实施例相同，与前述第一实施例不同的是，本实施例连接电极还设置有第一补偿块和第二补偿块。如图15所示，本实施例第一补偿块60A设置在连接电极60邻近栅线30的一侧，第二补偿块60B设置在连接电极60远离栅线30的一侧，即连接电极60的两侧均设置有补偿块。第一补偿块60A的结构与前述第二实施例相同，这里不再赘述。第二补偿块60B在基底10上的正投影包含漏电极15远离栅线30一侧的边缘在基底10上的正投影的一部分，在平行于栅线30(垂直于数据线40)方向，第二补偿块60B在基底10上的正投影覆盖漏电极15与像素电极50之间重叠区域在远离所述栅线一侧的边界在基底10上的正投影，这样，包括第二补偿块60B和第一补偿块60A的连接电极在基底上的正投影覆盖漏电极15与像素电极50之间重叠区域在基底10上的正投影。这样，包含第一补偿块60A和第二补偿块60B的连接电极60不仅覆盖了第 二过孔部分(具有较深的深度的深孔)、第一过孔部分(具有较浅深度的浅孔)转接区域的断面，而且覆盖了断面之外的区域，增加了覆盖宽度，保证了工艺余量，最大限度地保证了连接电极的可靠连接，可完全避免像素亮暗点不良。本实施例中，在平行于基底平面，第一补偿块和第二补偿块的形状可以是矩形、梯形、半圆形或半椭圆形等形状。实际实施时，也可以根据布局需要，仅设置第二补偿块。
例如，所述第一补偿块从所述连接电极的主体朝向所述栅线延伸，所述第二补偿块从所述连接电极的主体向远离所述栅线的方向延伸，所述第一补偿块和所述第二补偿块在平行于所述栅线方向上的尺寸小于所述主体的尺寸，或者所述第一补偿块和所述第二补偿块在平行于所述栅线方向上的尺寸等于或大于所述主体的尺寸。
本实施例不仅具有前述第一实施例的技术效果，即增加了开口率和提高了良品率，而且通过补偿设计可保证连接电极的连接可靠性，确保信号正常写入，避免了像素亮暗点不良，保证了产品良率和产品品质。
第四实施例
基于前述实施例的技术构思，本实施例提供了一种阵列基板的制备方法，包括：
S1、形成像素电极和薄膜晶体管；
S2、形成覆盖所述薄膜晶体管和所述像素电极的钝化层，所述钝化层上开设有同时暴露出像素电极和薄膜晶体管的漏电极的转接过孔；
S3、在所述钝化层上且在所述连接过孔处形成连接电极，所述连接电极通过所述转接过孔同时与所述像素电极和漏电极连接。
其中，步骤S1包括：
S11、通过一次构图工艺形成像素电极、栅线和栅电极；
S12、通过一次构图工艺形成有源层、源电极、漏电极和数据线，所述源电极与漏电极之间形成导电沟道。
其中，步骤S11包括：
S111、在基底上依次沉积第一透明导电薄膜和第一金属薄膜；
S112、在第一金属薄膜上涂覆一层光刻胶，采用半色调或灰色调掩膜版对光刻胶进行阶梯曝光并显影，在栅线和栅电极位置形成未曝光区域，具有第一厚度的光刻胶，在像素电极位置形成部分曝光区域，具有第二厚度的光 刻胶，在其它位置形成完全曝光区域，无光刻胶，第一厚度大于第二厚度；
S113、通过第一次刻蚀工艺刻蚀掉完全曝光区域的第一金属薄膜和第一透明导电薄膜；
S114、通过灰化工艺去除部分曝光区域的光刻胶，暴露出第一金属薄膜；
S115、通过第二次刻蚀工艺刻蚀掉部分曝光区域的第一金属薄膜，剥离剩余的光刻胶，在基底上形成像素电极、栅线和栅电极。
其中，步骤S12包括：
S121、依次沉积栅绝缘薄膜、半导体薄膜和第二金属薄膜；
S122、在第二金属薄膜上涂覆一层光刻胶，采用半色调或灰色调掩膜版对光刻胶进行阶梯曝光并显影，在源电极、漏电极和数据线位置形成未曝光区域，具有第一厚度的光刻胶，在导电沟道位置形成部分曝光区域，具有第二厚度的光刻胶，在其它位置形成完全曝光区域，无光刻胶，第一厚度大于第二厚度；
S123、通过第一次刻蚀工艺刻蚀掉完全曝光区域的第二金属薄膜和半导体薄膜；
S124、通过灰化工艺去除部分曝光区域的光刻胶，暴露出第二金属薄膜；
S125、通过第二次刻蚀工艺刻蚀掉部分曝光区域的第二金属薄膜，剥离剩余的光刻胶，形成栅绝缘层、有源层、源电极、漏电极和数据线，源电极与漏电极之间形成导电沟道。
其中，步骤S2包括：
S21、沉积钝化薄膜；
S22、在钝化薄膜上涂覆一层光刻胶，采用单色调掩膜版对光刻胶进行曝光并显影，在转接过孔位置形成曝光区域，无光刻胶，在其它位置形成未曝光区域，保留光刻胶；
S23、通过刻蚀工艺刻蚀掉完全曝光区域的钝化薄膜和栅绝缘层，形成开设有转接过孔的钝化层，转接过孔同时暴露出漏电极和像素电极。
其中，所述转接过孔包括第一过孔部分和第二过孔部分，所述第一过孔部分中的钝化层被刻蚀掉，暴露出所述漏电极，所述第二过孔部分中的钝化层和栅绝缘层被刻蚀掉，暴露出所述像素电极。
其中，步骤S3包括：
S31、沉积第二透明导电薄膜；
S32、在第二透明导电薄膜上涂覆一层光刻胶，采用单色调掩膜版对光刻胶进行曝光并显影，在公共电极和连接电极位置形成未曝光区域，保留光刻胶，在其它位置形成曝光区域，无光刻胶；
S33、通过刻蚀工艺刻蚀掉完全曝光区域的第二透明导电薄膜，形成公共电极和连接电极，公共电极为狭缝电极，连接电极通过所述转接过孔同时与所述像素电极和漏电极连接。
其中，在平行于基底平面，连接电极60的形状可以是矩形、圆形或椭圆形等规则形状。
在一个实施例中，连接电极还设置有第一补偿块，第一补偿块用于提高连接电极的连接可靠性。第一补偿块设置在连接电极邻近栅线的一侧，第一补偿块在基底上的正投影包含漏电极邻近栅线一侧的边缘在基底上的正投影的至少一部分，在平行于栅线方向，第一补偿块在基底上的正投影覆盖漏电极与像素电极之间重叠区域靠近栅线一侧边界在基底上的正投影。
在另一个实施例中，连接电极还设置有第二补偿块，第二补偿块用于提高连接电极的连接可靠性。第二补偿块设置在连接电极远离栅线的一侧，在平行于数据线方向，第二补偿块在基底上的正投影包含漏电极远离栅线一侧的边缘在基底上的正投影的至少一部分，在平行于栅线方向，第二补偿块在基底上的正投影覆盖漏电极与像素电极之间重叠区域在远离栅线一侧边界基底上的正投影。
在又一个实施例中，连接电极还同时设置有第一补偿块和第二补偿块。
其中，在平行于基底平面，第一补偿块和第二补偿块的形状可以是矩形、梯形、半圆形或半椭圆形等形状。
有关阵列基板的具体制备过程，已在之前的实施例中详细说明，这里不再赘述。
本实施例提供了一种阵列基板的制备方法，通过一个转接过孔即实现了漏电极与像素电极之间的连接，相对于现有结构的双孔设计，本实施例有效减少了过孔数量，增加了显示面板的开口率。同时，本实施例提高了产品品质，提高了良品率。进一步地，本实施例构图次数与现有制备的构图次数相同，且工艺流程与现有制备工艺流程相同，因此本实施例的实施不需要改变现有工艺流程，不需改变现有工艺设备，工艺兼容性好，实用性强，具有良好的应用前景。
第五实施例
本公开实施例还提供了一种显示面板，包括前述的阵列基板。显示面板可以是手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。
应该注意的是，本公开中，“第一过孔部分暴露出漏电极，第二过孔部分暴露出像素电极”以及“连接过孔暴露出漏电极和像素电极”指的是形成连接电极之前连接过孔暴露漏电极和像素电极，以便于与连接电极连接，而在最终的产品中，连接过孔中是被填充了其他部件，例如连接电极，最终产品中并没有暴露漏电极和像素电极。
在平行于基底的平面中，连接过孔的形状可以是矩形、边缘修圆的矩形、椭圆形、圆形等形状，本公开的实施例并不对此进行限制。
本公开实施例提供了一种阵列基板及其制备方法、显示面板，通过一个转接过孔实现漏电极与像素电极之间的连接。相对于现有双孔结构，本公开实施例有效减少了过孔数量，增加了显示面板的开口率。同时，本公开实施例单孔结构消除了导致显示缺陷的因素，提高了产品品质，提高了良品率。实施本公开不需要改变现有工艺流程，不需改变现有工艺设备，工艺兼容性好，实用性强，具有良好的应用前景。
当然，实施本公开的任一产品或方法并不一定需要同时达到以上所述的所有优点。本公开的其它特征和优点将在随后的说明书实施例中阐述，并且，部分地从说明书实施例中变得显而易见，或者通过实施本公开而了解。本公开实施例的目的和其他优点可通过在说明书、权利要求书以及附图中所特别指出的结构来实现和获得。
在本公开实施例的描述中，需要理解的是，术语“中部”、“上”、“下”、“前”、“后”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本公开和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本公开的限制。
在本公开实施例的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解。例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间件间接相连，可以是两个元件内部的连通。 对于本领域的普通技术人员而言，可以具体情况理解上述术语在本公开中的具体含义。
还有以下几点需要说明：
(1)本公开实施例附图只涉及到与本公开实施例涉及到的结构，其他结构可参考通常设计。
(2)为了清晰起见，在用于描述本公开的实施例的附图中，层或区域的厚度被放大或缩小，即这些附图并非按照实际的比例绘制。可以理解，当诸如层、膜、区域或基板之类的元件被称作位于另一元件“上”或“下”时，该元件可以“直接”位于另一元件“上”或“下”或者可以存在中间元件。
(3)在不冲突的情况下，本公开的实施例及实施例中的特征可以相互组合以得到新的实施例。
以上所述，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本公开的保护范围之内。因此，本公开的保护范围应以权利要求的保护范围为准。
本申请要求于2019年01月14日提交的中国专利申请第201910030803.4的优先权，该中国专利申请的全文通过引用的方式结合于此以作为本申请的一部分。

Claims (17)

  1. 一种阵列基板，包括：
    基底；
    设置在所述基底上的像素电极和薄膜晶体管；
    覆盖所述薄膜晶体管和所述像素电极的钝化层，所述钝化层上开设有同时暴露出所述像素电极和所述薄膜晶体管的漏电极或源电极的转接过孔；
    设置在所述钝化层上且在所述连接过孔处的连接电极，所述连接电极通过所述转接过孔与所述像素电极，和所述漏电极或所述源电极连接。
  2. 根据权利要求1所述的阵列基板，其中所述连接过孔在所述基底上的正投影与所述像素电极在所述基底上的正投影以及所述漏电极或源电极在所述基底上的正投影重叠。
  3. 根据权利要求1或2所述的阵列基板，还包括栅线和数据线，所述薄膜晶体管包括栅电极、有源层、源电极和漏电极，所述像素电极、栅线和栅电极设置在所述基底上，所述像素电极、所述栅线和所述栅电极上覆盖有栅绝缘层，所述有源层、源电极、漏电极和数据线设置在所述栅绝缘层上，所述源电极与漏电极之间形成导电沟道。
  4. 根据权利要求3所述的阵列基板，其中所述连接电极在邻近栅线的一侧设置有第一补偿块，第一补偿块在所述基底上的正投影包含所述漏电极或所述源电极邻近栅线一侧的边缘在基底上的正投影的至少一部分，和/或，所述连接电极远离栅线的一侧设置有第二补偿块，第二补偿块在基底上的正投影包含漏电极或源电极远离栅线一侧的边缘在基底上的正投影的至少一部分。
  5. 根据权利要求4所述的阵列基板，其中所述第一补偿块从所述连接电极的主体朝向所述栅线延伸，所述第二补偿块从所述连接电极的主体向远离所述栅线的方向延伸，所述第一补偿块和所述第二补偿块在平行于所述栅线方向上的尺寸小于所述主体的尺寸。
  6. 根据权利要求5所述的阵列基板，其中所述连接电极在所述基底上的正投影覆盖所述漏电极或所述源电极与所述像素电极之间的重叠区域在所述基板上的正投影。
  7. 根据权利要求4-6中任一项所述的阵列基板，其中所述第一补偿块和/或第二补偿块的形状包括矩形、梯形、半圆形或半椭圆形。
  8. 根据权利要求1-7中任一所述的阵列基板，其中所述转接过孔包括第一过孔部分和第二过孔部分，所述第一过孔部分暴露出所述漏电极，所述第二过孔部分暴露出所述像素电极。
  9. 一种显示面板，包括如权利要求1-8中任一所述的阵列基板。
  10. 一种阵列基板的制备方法，包括：
    形成像素电极和薄膜晶体管；
    形成覆盖所述薄膜晶体管的钝化层，所述钝化层上开设有同时暴露出像素电极和薄膜晶体管的漏电极或源电极的转接过孔；
    在所述钝化层上且在所述连接过孔处形成连接电极，所述连接电极通过所述转接过孔同时与所述像素电极和漏电极或源电极连接。
  11. 根据权利要求10所述的制备方法，其中所述在基底上形成像素电极和薄膜晶体管，包括：
    通过一次构图工艺形成像素电极、栅线和栅电极；
    通过一次构图工艺形成栅绝缘层、有源层、源电极、漏电极和数据线，所述源电极与漏电极之间形成导电沟道。
  12. 根据权利要求10所述的制备方法，其中所述连接电极在邻近栅线的一侧设置有第一补偿块，第一补偿块在所述基底上的正投影包含所述漏电极或所述源电极邻近栅线一侧的边缘在基底上的正投影的至少一部分，和/或，所述连接电极远离栅线的一侧设置有第二补偿块，第二补偿块在基底上的正投影包含漏电极或源电极远离栅线一侧的边缘在基底上的正投影的至少一部分。
  13. 根据权利要求12所述的制备方法，其中所述第一补偿块从所述连接电极的主体朝向所述栅线延伸，所述第二补偿块从所述连接电极的主体向远离所述栅线的方向延伸，所述第一补偿块和所述第二补偿块在平行于所述栅线方向上的尺寸小于所述主体的尺寸。
  14. 根据权利要求10-14中任一所述的制备方法，其中所述转接过孔包括第一过孔部分和第二过孔部分，所述第一过孔部分暴露出所述漏电极，所述第二过孔部分暴露出所述像素电极。
  15. 根据权利要求11所述的制备方法，其中通过一次构图工艺形成像素 电极、栅线和栅电极包括：
    在所述基底上依次沉积第一透明导电薄膜和第一金属薄膜；
    在第一金属薄膜上涂覆一层光刻胶，采用半色调或灰色调掩膜版对光刻胶进行阶梯曝光并显影，在待形成所述栅线和栅电极的位置处形成未曝光区域，具有第一厚度的光刻胶，在待形成的像素电极的位置处形成部分曝光区域，具有第二厚度的光刻胶，在其它位置处形成完全曝光区域，无光刻胶，第一厚度大于第二厚度；
    通过第一次刻蚀工艺刻蚀掉完全曝光区域的所述第一金属薄膜和所述第一透明导电薄膜；
    通过灰化工艺去除所述部分曝光区域的光刻胶，暴露出所述第一金属薄膜；以及
    通过第二次刻蚀工艺刻蚀掉所述部分曝光区域的第一金属薄膜，剥离剩余的光刻胶，在基底上形成所述像素电极、栅线和栅电极。
  16. 根据权利要求11所述的制备方法，其中所述通过一次构图工艺形成栅绝缘层、有源层、源电极、漏电极和数据线，所述源电极与漏电极之间形成导电沟道包括：
    在形成有所述像素电极、栅线和栅电极的基底上依次沉积栅绝缘薄膜、半导体薄膜和第二金属薄膜；
    在第二金属薄膜上涂覆一层光刻胶，采用半色调或灰色调掩膜版对光刻胶进行阶梯曝光并显影，在待形成源电极、漏电极和数据线的位置处形成未曝光区域，具有第一厚度的光刻胶，在待形成导电沟道的位置处形成部分曝光区域，具有第二厚度的光刻胶，在其它位置处形成完全曝光区域，无光刻胶，第一厚度大于第二厚度；
    通过第一次刻蚀工艺刻蚀掉所述完全曝光区域的第二金属薄膜和半导体薄膜；
    通过灰化工艺去除所述部分曝光区域的光刻胶，暴露出第二金属薄膜；
    通过第二次刻蚀工艺刻蚀掉所述部分曝光区域的第二金属薄膜，剥离剩余的光刻胶，形成栅绝缘层、有源层、源电极、漏电极和数据线，源电极与漏电极之间形成导电沟道。
  17. 根据权利要求10所述的制备方法，其中形成覆盖所述薄膜晶体管的钝化层，所述钝化层上开设有同时暴露出像素电极和薄膜晶体管的漏电极或源电极的转接过孔包括：
    在形成有所述薄膜晶体管和所述像素电极的基底上沉积钝化薄膜；
    在钝化薄膜上涂覆一层光刻胶，采用单色调掩膜版对光刻胶进行曝光并显影，在转接过孔位置形成曝光区域，无光刻胶，在其它位置形成未曝光区域，保留光刻胶；
    通过刻蚀工艺刻蚀掉完全曝光区域的钝化薄膜和栅绝缘层，形成开设有转接过孔的钝化层，转接过孔同时暴露出漏电极和像素电极，
    其中，所述转接过孔包括第一过孔部分和第二过孔部分，所述第一过孔部分中的钝化层被刻蚀掉，暴露出所述漏电极，所述第二过孔部分中的钝化层和栅绝缘层被刻蚀掉，暴露出所述像素电极。
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