JP7461302B2 - アレイ基板及びその製造方法、表示パネル - Google Patents

アレイ基板及びその製造方法、表示パネル Download PDF

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Description

本開示は、アレイ基板及びその製造方法、表示パネルに関する。
液晶ディスプレイ（Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ、ＬＣＤ）は、体積が小さく、電力損失が低く、放射がないなどの特徴を持っており、近年急速に発展している。ＬＣＤの本体構成は、セル（ＣＥＬＬ）のフィルムトランジスタアレイ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ、ＴＦＴ）基板とカラーフィルタ（Ｃｏｌｏｒ Ｆｉｌｔｅｒ、ＣＦ）基板を備え、液晶（Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ、ＬＣ）分子がアレイ基板とカラーフィルタ基板との間に充填され、共通電極と画素電極を制御することで、液晶偏向を駆動する電界を形成し、グレースケール表示を実現する。表示モードに応じて、ＬＣＤは、ツイステッドネマチック（Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉｃ、ＴＮ）表示モード、インプレーンスイッチング（Ｉｎ Ｐｌａｎｅ Ｓｗｉｔｃｈｉｎｇ、ＩＰＳ）表示モードやアドバンスドスーパーディメンションスイッチ（Ａｄｖａｎｃｅｄ Ｓｕｐｅｒ Ｄｉｍｅｎｓｉｏｎ Ｓｗｉｔｃｈ、ＡＤＳ）表示モードなどに分けることができる。その中でも、ＡＤＳ表示モードは、比較的熟成した表示モードであり、視野角が広く、開口率が高く、透過率が高く、解像度が高く、応答速度が高く、消費電力が低く、色差が低いなどの利点を持っている。
近年、ＡＤＳ表示モードに基づいて、従来技術では、ＩＡＤＳ（Ｉｎｔｅｒｃｈａｎｇｅ Ａｄｖａｎｃｅｄ Ｓｕｐｅｒ Ｄｉｍｅｎｓｉｏｎ Ｓｗｉｔｃｈ）表示モードが提案されている。研究によれば、デュアルゲート画素構成を用いると、ＩＡＤＳモードは、光効率を向上させることで、画素透過率を向上することできる。デュアルゲート画素構成は、ソース駆動集積回路ＩＣの数を減少させ、コストを低減させることができる。したがって、ＩＡＤＳ表示モードが徐々に広く使われる。
本開示の実施例は、開口率を向上させ、歩留まりを向上させることが可能なアレイ基板及びその製造方法、表示パネルを提供する。
一態様では、本開示の実施例は、
ベースと、
前記ベースに設けられる画素電極及びフィルムトランジスタと、
前記画素電極と前記フィルムトランジスタの両方を露出させるドレイン又はソースのアダプタビアが開設され、前記フィルムトランジスタと前記画素電極を覆う不活性化層と、
前記アダプタビアを介して前記画素電極と、前記ドレイン又は前記ソースに接続され、前記不活性化層上に設けられて前記接続ビア箇所に位置する接続電極とを備えるアレイ基板を提供する。
好ましくは、前記接続ビアの前記ベースでの正投影は、前記画素電極の前記ベースでの正投影及び前記ドレイン又はソースの前記ベースでの正投影と重なる。
好ましくは、本開示の実施例によるアレイ基板は、ゲートラインとデータラインとをさらに備え、前記フィルムトランジスタは、ゲート、活性層、ソース及びドレインを備え、前記画素電極、ゲートライン及びゲートが前記ベース上に設けられ、前記画素電極、前記ゲートライン及び前記ゲートにゲート絶縁層が覆われており、前記活性層、ソース、ドレイン及びデータラインが前記ゲート絶縁層上に設けられ、前記ソースとドレインとの間が導電性チャネルとなる。
好ましくは、前記接続電極のゲートラインに隣接する側には第１補償ブロックが設けられ、第１補償ブロックの前記ベースでの正投影は、前記ドレイン又は前記ソースのゲートラインに隣接する側の縁の、ベースでの正投影の少なくとも一部を含み、及び／又は、前記接続電極のゲートラインから離れる側には第２補償ブロックが設けられ、第２補償ブロックのベースでの正投影は、ドレイン又はソースのゲートラインから離れる側の縁の、ベースでの正投影の少なくとも一部を含む。
好ましくは、前記第１補償ブロックが前記接続電極の本体から前記ゲートラインに向かって延在しており、前記第２補償ブロックが前記接続電極の本体から前記ゲートラインから離れる方向へ延在しており、前記ゲートラインに平行する方向での前記第１補償ブロックと前記第２補償ブロックのサイズが前記本体のサイズより小さい。
好ましくは、前記接続電極の前記ベースでの正投影は、前記ドレイン又は前記ソースと前記画素電極との間の重なり領域の前記基板での正投影を覆う。
好ましくは、前記第１補償ブロック及び／又は第２補償ブロックの形状は、矩形、台形、半円形又は半楕円形を含む。
好ましくは、前記アダプタビアは、前記ドレインを露出させる第１ビア部分と、前記画素電極を露出させる第２ビア部分と、を備える。
一態様では、本開示の実施例は、上記アレイ基板を備える表示パネルをさらに提供する。
別の態様では、本開示の実施例は、
画素電極及びフィルムトランジスタを形成するステップと、
画素電極及びフィルムトランジスタの両方を露出させるドレイン又はソースのアダプタビアが開設され、前記フィルムトランジスタを覆う不活性化層を形成するステップと、
前記アダプタビアを介して前記画素電極とドレイン又はソースの両方に接続される接続電極を前記不活性化層上の前記接続ビアに形成するステップとを含む、アレイ基板の製造方法をさらに提供する。
好ましくは、画素電極及びフィルムトランジスタをベース上に形成するステップは、
１回のパターニングプロセスにより画素電極、ゲートライン及びゲートを形成するステップと、
前記ソースとドレインとの間が導電性チャネルとなるように、１回のパターニングプロセスによりゲート絶縁層、活性層、ソース、ドレイン及びデータラインを形成するステップとを含む。
好ましくは、前記接続電極のゲートラインに隣接する側に第１補償ブロックが設けられ、第１補償ブロックの前記ベースでの正投影は、前記ドレイン又は前記ソースのゲートラインに隣接する側の縁の、ベースでの正投影の少なくとも一部を含み、及び／又は、前記接続電極のゲートラインから離れる側に第２補償ブロックが設けられ、第２補償ブロックのベースでの正投影は、ドレイン又はソースのゲートラインから離れる側の縁の、ベースでの正投影の少なくとも一部を含む。
好ましくは、前記第１補償ブロックが前記接続電極の本体から前記ゲートラインに向かって延在しており、前記第２補償ブロックが前記接続電極の本体から前記ゲートラインから離れる方向へ延在しており、前記ゲートラインに平行する方向での前記第１補償ブロックと前記第２補償ブロックのサイズが前記本体のサイズより小さい。
好ましくは、前記アダプタビアは、前記ドレインを露出させる第１ビア部分と、前記画素電極を露出させる第２ビア部分とを備える。
好ましくは、１回のパターニングプロセスにより画素電極、ゲートライン及びゲートを形成する前記ステップは、第１透明導電性フィルムと第１金属フィルムを前記ベース上に順に成長するステップと、フォトレジスト層を第１金属フィルム上にコーティングし、ハーフトーン又はグレートーンマスクを用いてフォトレジストに対して段階的な露光と現像を行い、第１厚さのフォトレジストを有する未露光領域を前記ゲートラインとゲートの形成対象位置に形成し、第２厚さのフォトレジストを有する部分的露光領域を画素電極の形成対象位置に形成し、フォトレジストなしの完全露光領域を他の位置に形成し、第１厚さが第２厚さより大きいステップと、１回目のエッチングプロセスにより完全露光領域の前記第１金属フィルムと前記第１透明導電性フィルムをエッチングするステップと、アッシングプロセスにより、前記部分的露光領域のフォトレジストを除去し、前記第１金属フィルムを露出させるステップと、２回目のエッチングプロセスにより前記部分的露光領域の第１金属フィルムをエッチングし、残りのフォトレジストを剥離し、前記画素電極、ゲートライン及びゲートをベース上に形成するステップとを含む。
好ましくは、前記ソースとドレインとの間が導電性チャネルとなるように、前記１回のパターニングプロセスによりゲート絶縁層、活性層、ソース、ドレイン及びデータラインを形成する前記ステップは、ゲート絶縁フィルム、半導体フィルム及び第２金属フィルムを前記画素電極、ゲートライン及びゲートが形成されたベース上に順に成長するステップと、フォトレジスト層を第２金属フィルム上にコーティングし、ハーフトーン又はグレートーンマスクを用いてフォトレジストに対して段階的な露光と現像を行い、第１厚さのフォトレジストを有する未露光領域をソース、ドレイン及びデータラインの形成対象位置に形成し、第２厚さのフォトレジストを有する部分的露光領域を導電性チャネルの形成対象位置に形成し、フォトレジストなしの完全露光領域を他の位置に形成し、第１厚さが第２厚さより大きいステップと、１回目のエッチングプロセスにより前記完全露光領域の第２金属フィルムと半導体フィルムをエッチングするステップと、アッシングプロセスにより、前記部分的露光領域のフォトレジストを除去し、第２金属フィルムを露出させるステップと、２回目のエッチングプロセスにより前記部分的露光領域の第２金属フィルムをエッチングし、残りのフォトレジストを剥離し、ソースとドレインとの間が導電性チャネルとなるように、ゲート絶縁層、活性層、ソース、ドレイン及びデータラインを形成するステップとを含む。
好ましくは、画素電極及びフィルムトランジスタの両方を露出させるドレイン又はソースのアダプタビアが開設され、前記フィルムトランジスタを覆う不活性化層を形成する前記ステップは、不活性化フィルムを前記フィルムトランジスタと前記画素電極が形成されたベース上に成長するステップと、フォトレジスト層を不活性化フィルム上にコーティングし、モノトーンマスクを用いてフォトレジストに対して露光と現像を行い、フォトレジストなしの露光領域をアダプタビア位置に形成し、他の位置に未露光領域を形成し、フォトレジストを残すステップと、エッチングプロセスにより、完全露光領域の不活性化フィルムとゲート絶縁層をエッチングし、ドレインと画素電極を露出させるアダプタビアが開設される不活性化層を形成するステップとを含み、前記アダプタビアは、第１ビア部分と第２ビア部分を備え、前記第１ビア部分における不活性化層がエッチングされ、前記ドレインを露出させ、前記第２ビア部分における不活性化層とゲート絶縁層がエッチングされ、前記画素電極を露出させる。
本発明の上記及び／又は付加的な態様と利点は、以下の図面及び実施例についての説明から、明瞭で理解しやすくなる。
ＡＤＳ表示モードのアレイ基板の構成模式図である。 図１におけるＡ－Ａ方向の断面図である。 ＩＡＤＳ表示モードのアレイ基板の構成模式図である。 図３におけるＡ－Ａ方向の断面図である。 本開示のアレイ基板の第１実施例の構成模式図である。 図５におけるＡ－Ａ方向の断面図である。 本開示の第１実施例において画素電極、ゲートライン及びゲートのパターンが形成されたときの模式図である。 図７におけるＡ－Ａ方向の断面図である。 本開示の第１実施例において活性層、ソース、ドレイン及びデータラインのパターンが形成されたときの模式図である。 図９におけるＡ－Ａ方向の断面図である。 本開示の第１実施例においてアダプタビアのパターンが形成されたときの模式図である。 図１１におけるＡ－Ａ方向の断面図である。 本開示の実施例のアダプタビアの構成模式図である。 本開示のアレイ基板の第２実施例の構成模式図である。 本開示のアレイ基板の第３実施例の構成模式図である。
本開示の実施例の目的、技術案及び利点をより明瞭にするために、以下、本開示の実施例の図面を参照して、本開示の実施例の技術案について明瞭かつ完全に説明する。当然ながら、説明される実施例は、本開示の一部の実施例であり、全ての実施例ではない。説明される本開示の実施例に基づいて、当業者が創造的な労働をせずに取得する全ての他の実施例は、いずれも本開示の保護範囲に含まれる。
特に定義されていない限り、ここで使用される専門用語又は科学用語は本開示の当業者が理解できる通常の意味であるべきである。本開示において使用される「第１」、「第２」及び類似の用語は、いかなる順序、数量又は重要性も示さず、異なる構成要素を区別するためにのみ使用される。「含む」や「備える」などの類似する用語は、この用語の前に出現した素子又は物品がこの用語の後に挙げられる素子や物品、及びそれらの均等物を含むことを意味するが、その他の素子や物品を排除するものではない。「接続」や「連結」などの類似する用語は、物理的又は機械的な接続に限定されず、直接的か間接的かを問わず、電気的な接続も含む。「上」、「下」、「左」、「右」などは、相対位置関係を示すためのものに過ぎず、説明対象の絶対位置が変わると、該相対位置関係もそれに応じて変わる可能性がある。
本願の発明者の研究によれば、ＩＡＤＳ表示モードの表示パネルには、開口率が低く、歩留まりが低いという欠点が存在することが発見される。
以下、図面及び実施例を参照しながら本開示の発明を実施するための形態についてさらに詳細に説明する。以下の実施例は、本開示の範囲を制限するものではなく、本開示を説明するためのものである。なお、矛盾しない場合、本願の実施例及び実施例の特徴は、互いに任意に組み合わせることができる。
図１はＡＤＳ表示モードのアレイ基板の構成模式図であり、図２は図１におけるＡ－Ａ方向の断面図である。図に示すＡＤＳ表示モードのアレイ基板の構成特徴は、共通電極がベース上に設けられる板状電極であり、画素電極が不活性化層上に設けられるスリット電極であり、アレイ基板のフィルム層構成が、ベース、共通電極、ゲートライン、ゲート、共通電極リード線、ゲート絶縁層（ＧＩ）、活性層（Ａｃｔｉｖｅ）、ソース、ドレイン、データライン、不活性化層（ＰＶＸ）、及び画素電極を備えることである。ゲートラインにオン電圧が印加されると、データラインのデータ信号は、フィルムトランジスタを介してドレインに書込まれ、シングルビアを介して画素電極にアダプタされ、信号書込みが完了する。図１及び図２に示すように、アレイ基板は、ベース１０と、ベース上に設けられる共通電極２０、ゲートライン３０及びゲート１１と、共通電極２０、ゲートライン３０及びゲート１１を覆うゲート絶縁層１２と、ソース１４とドレイン１５との間が導電性チャネルとなるように、ゲート絶縁層１２上に設けられる活性層１３、ソース１４、ドレイン１５及びデータライン４０と、ドレイン１５を露出させるビアが開設され、ソース１４、ドレイン１５、データライン４０及び導電性チャネルを覆う不活性化層１６と、不活性化層１６におけるビアを介してドレイン１５に接続され、不活性化層１６上に設けられる画素電極５０と、を備える。ここで、共通電極２０は、共通電圧を供給することに用いられ、画素電極５０は、表示用画素電圧を供給することに用いられ、スリット電極と板状電極との間に生じた多次元電界により液晶偏向が駆動される。
図３はＩＡＤＳ表示モードのアレイ基板の構成模式図であり、図４は図３におけるＡ－Ａ方向の断面図である。このＩＡＤＳ表示モードは、ＡＤＳ表示モードに基づいて、共通電極と画素電極の位置を交換するものであり、アレイ基板の構成特徴は、画素電極がベース上に設けられる板状電極であり、共通電極が不活性化層上に設けられるスリット電極であり、アレイ基板のフィルム層構成が、ベース、画素電極、ゲートライン、ゲート、ゲート絶縁層、活性層、ソース、ドレイン、データライン、共通電極リード線、不活性化層、共通電極及び接続電極を備えることである。ゲートラインにオン電圧が印加されると、データラインのデータ信号は、フィルムトランジスタを介してドレインに書込まれ、ダブルビアを介して画素電極にアダプタされ、信号書込みが完了する。図３及び４に示すように、アレイ基板は、ベース１０と、ベース上に設けられる画素電極５０、ゲートライン３０及びゲート１１と、画素電極５０、ゲートライン３０及びゲート１１を覆うゲート絶縁層１２と、ソース１４とドレイン１５との間が導電性チャネルとなるように、ゲート絶縁層１２上に設けられる活性層１３、ソース１４、ドレイン１５及びデータライン４０と、ドレイン１５を露出させる第１ビアと画素電極５０を露出させる第２ビアが開設され、ソース１４、ドレイン１５、データライン４０及び導電性チャネルを覆う不活性化層１６と、不活性化層１６上に設けられる共通電極２０及び接続電極６０であって、接続電極６０が第１ビアを介してドレイン１５に接続されるとともに、第２ビアを介して画素電極５０に接続され、すなわち画素電極５０とドレイン１５が二重ビア構成を通じて接続される共通電極２０及び接続電極６０とを備える。
本願の発明者の研究によれば、以上のＩＡＤＳ表示モードの表示パネルの低い開口率、低い歩留まりは、主に、二重ビア構成によって引き起こされることが発見される。具体的には、ビアのサイズ、形状や数量は、開口率と歩留まりに大きな影響を与え、高解像度製品の場合、影響がより深刻であり、ＩＡＤＳ表示モードの二重ビア構成は、ＡＤＳ表示モードのシングルビア構成に比べて、大きな構成空間を必要とし、その結果、画素電極の面積を減少させ、したがって、ＩＡＤＳ表示モードの表示パネルの開口率が低い。信号ラインの幅を調整することで、画素電極の面積をできる限り増加できるが、このようにすれば、画素電極の充電率に深刻な影響を与えてしまう。また、表示領域の画素電極の数量が数千万ほど多く、大画面製品の場合、数億の画素電極もあり、ＡＤＳ表示モードのシングルビア構成に比べて、ＩＡＤＳ表示モードのビア数量が２倍になり、配向膜（ＰＩ）の拡散均一性を損ない、配向膜の不均一な位置では、表示パネルには、業界ではパネルステイン（Ｐａｎｅｌ Ｓｔａｉｎ）又はパネル染みと呼ばれた、巨視的に染みに見えるムラ（Ｍｕｒａ）が現れ、製品の品質に悪影響を与え、歩留まりを低減させる。
このため、本開示の実施例は、開口率及び歩留まりを向上できるアレイ基板を提供する。本開示の実施例のアレイ基板は、ベースと、前記ベースに設けられる画素電極及びフィルムトランジスタと、画素電極及びフィルムトランジスタの両方を露出させるドレイン又はソースのアダプタビアが開設され、前記フィルムトランジスタとフィルムトランジスタを覆う不活性化層と、前記アダプタビアを介して画素電極とドレインの両方に接続され、前記不活性化層上に設けられて前記接続ビア箇所に位置する接続電極とを備える。
以下、具体的な実施例にて、本開示の実施例の技術案について詳細に説明する。
第１実施例
図５は本開示のアレイ基板の第１実施例での構成模式図であり、図６は図５におけるＡ－Ａ方向の断面図である。図５及び図６に示すように、本実施例によるアレイ基板は、
ベース１０と、
ベース１０上に設けられる画素電極５０、ゲートライン３０及びゲート１１と、
画素電極５０、ゲートライン３０及びゲート１１を覆うゲート絶縁層１２と、
ソース１４とドレイン１５との間が導電性チャネルとなるように、ゲート絶縁層１２上に設けられる活性層１３、ソース１４、ドレイン１５及びデータライン４０と、
ドレイン１４と画素電極５０の両方を露出させる１つのアダプタビアが開設され、活性層１３、ソース１４、ドレイン１５及びデータライン４０を覆う不活性化層１６と、
不活性化層１６上に設けられる共通電極２０及び接続電極６０であって、接続電極６０がこの１つのアダプタビアを介してドレイン１５と画素電極５０の両方に接続される共通電極２０及び接続電極６０とを備える。
本実施例では、ゲート１１、活性層１３、ソース１４及びドレイン１５は、フィルムトランジスタを構成し、ゲートライン３０とデータライン４０が垂直に交差して画定される画素領域内に設けられ、下層の画素電極５０が板状電極であり、上層の共通電極２０がスリット電極であり、共通電極２０が画素電極５０とともに多次元電界を形成し、ＩＡＤＳモードのアレイ基板を構成する。
以下、本実施例のアレイ基板の製造過程により、本実施例の技術案についてさらに説明する。本実施例に記載の「パターニングプロセス」は、フィルム層成長、フォトレジストコーティング、マスク露光、現像、エッチングやフォトレジスト剥離などの処理を含み、関連技術で熟成した製造プロセスである。成長としては、スパッタリング、蒸着、化学気相成長などの公知のプロセスを用いることができ、コーティングとしては、公知のコーティングプロセスを用いることができ、エッチングとしては、公知の方法を用いることができ、ここで、特に限定しない。ただし、本実施例の説明では、「フィルム」とは、ある材料を用いて成長又は他のプロセスによりベース上に製作されるフィルムである。製作過程に亘って、この「フィルム」は、パターニングプロセスを必要としない場合、「レイヤ」とも呼ばれ得る。製作過程に亘って、この「フィルム」は、パターニングプロセスを必要とする場合、パターニングプロセスの前に、「フィルム」と呼ばれ、パターニングプロセスの後に、「レイヤ」と呼ばれる。パターニングプロセス後の「レイヤ」には少なくとも１つの「パターン」が含まれる。
１回目のパターニングプロセスでは、画素電極、ゲートライン及びゲートのパターンをベース上に形成する。画素電極、ゲートライン及びゲートのパターンをベース上に形成するステップは、第１透明導電性フィルムと第１金属フィルムをベース上に順に成長し、フォトレジスト層を第１金属フィルム上にコーティングし、ハーフトーン又はグレートーンマスクを用いてフォトレジストに対して段階的な露光と現像を行い、第１厚さのフォトレジストを有する未露光領域をゲートラインとゲート位置に形成し、第２厚さのフォトレジストを有する部分的露光領域を画素電極位置に形成し、フォトレジストなしの完全露光領域を他の位置に形成するステップを含む。ここで、第１厚さが第２厚さより大きい。１回目のエッチングプロセスにより、完全露光領域をエッチングすることで、この領域の第１金属フィルムと第１透明導電性フィルムをエッチングする。アッシングプロセスにより、部分的露光領域のフォトレジストを除去して、第１金属フィルムを露出させる。２回目のエッチングプロセスにより、部分的露光領域の第１金属フィルムをエッチングすることで、この領域の第１金属フィルムをエッチングするが、第１透明導電性フィルムを残し、残りのフォトレジストを剥離し、画素電極５０、ゲートライン３０及びゲート１１のパターンをベース１０上に形成し、画素電極５０が板状電極であり、ゲートライン３０とゲート１１の下方に第１透明導電性フィルムが残され、図７及び図８に示すように、図８は図７におけるＡ－Ａ方向の断面図である。ここで、ベースは、ガラス、プラスチック又はフレキシブル透明プレートを用いてもよく、第１金属フィルムは、例えばアルミニウム、銅、モリブデン、チタン、ニオブ、銀、金、タンタル、タングステン、クロムなどの金属材料を用い、１層構成であってもよく、多層複合構成であってもよく、第１透明導電性フィルムは、インジウムスズオキシドＩＴＯ又はインジウム亜鉛オキシドＩＺＯを用いてもよく、ＲＦマグネトロンスパッタリング方法（Ｓｐｕｔｔｅｒ）で成長されてもよい。
２回目のパターニングプロセスでは、活性層、ソース、ドレイン及びデータラインのパターンを形成する。活性層、ソース、ドレイン及びデータラインのパターンを形成するステップは、ゲート絶縁フィルム、半導体フィルム及び第２金属フィルムを前述パターンが形成されたベースに順に成長し、フォトレジスト層を第２金属フィルムにコーティングし、ハーフトーン又はグレートーンマスクを用いてフォトレジストに対して段階的な露光と現像を行い、第１厚さのフォトレジストを有する未露光領域をソース、ドレイン及びデータライン位置に形成し、第２厚さのフォトレジストを有する部分的露光領域を導電性チャネル位置に形成し、フォトレジストなしの完全露光領域を他の位置に形成するステップを含む。ここで、第１厚さが第２厚さより大きい。１回目のエッチングプロセスにより、完全露光領域をエッチングすることで、この領域の第２金属フィルムと半導体フィルムをエッチングする。アッシングプロセスにより、部分的露光領域のフォトレジストを除去し、第２金属フィルムを露出させる。２回目のエッチングプロセスにより、部分的露光領域の第２金属フィルムをエッチングすることで、この領域の第２金属フィルムをエッチングし、残りのフォトレジストを剥離し、ゲート絶縁層１２、活性層１３、ソース１４、ドレイン１５及びデータライン４０のパターンをベース１０上に形成することで、ソース１４とドレイン１５との間が導電性チャネルとなり、ソース１４の導電性チャネルから離れる一端がデータライン４０に接続され、ソース１４、ドレイン１５及びデータライン４０の下方に半導体フィルムが残され、図９及び図１０に示すように、図１０は図９におけるＡ－Ａ方向の断面図である。ここで、ゲート絶縁フィルムは、窒化ケイ素ＳｉＮｘ、酸化ケイ素ＳｉＯｘ又はオキシ窒化ケイ素Ｓｉ（ＯＮ）ｘを用いてもよく、１層、２層又は多層構成であってもよく、化学気相成長（ＣＶＤ）又はプラズマ励起化学気相成長（ＰＥＣＶＤ）で成長されるものであり、第２金属フィルム５０は、例えばアルミニウム、銅、モリブデン、ニオブ、チタン、銀、金、タンタル、タングステン、クロムなどの金属材料を用いてもよく、１層構成であってもよく、多層複合構成であってもよく、ＲＦマグネトロンスパッタリング方法で成長されるものである。
３回目のパターニングプロセスでは、アダプタビアのパターンを形成する。アダプタビアのパターンを形成するステップは、不活性化フィルムを前述パターンが形成されたベース上に成長し、フォトレジスト層を不活性化フィルム上にコーティングし、モノトーンマスクを用いてフォトレジストに対して露光と現像を行い、フォトレジストなしの露光領域をアダプタビア位置に形成し、未露光領域を他の位置に形成し、フォトレジストを残すステップを含む。エッチングプロセスにより、完全露光領域をエッチングすることで、この領域の不活性化フィルムとゲート絶縁層をエッチングし、ドレイン１５と画素電極５０の両方を露出させる１つのアダプタビアが開設される不活性化層１６のパターンを形成し、図１１及び図１２に示すように、図１２は図１１におけるＡ－Ａ方向の断面図である。本実施例では、アダプタビアは、２つの半分穴で構成され、第１ビア部分Ｋ１内の不活性化フィルムがエッチングされ、ドレイン１５を露出させ、第２ビア部分Ｋ２内の不活性化フィルムとゲート絶縁層がエッチングされ、画素電極５０を露出させ、このようにして、２つの半分穴で構成されるアダプタビアはドレイン１５と画素電極５０の両方を露出させる。ここで、不活性化フィルムは、窒化ケイ素ＳｉＮｘ、酸化ケイ素ＳｉＯｘ又はオキシ窒化ケイ素Ｓｉ（ＯＮ）ｘを用いてもよく、１層、２層又は多層構成であってもよく、化学気相成長（ＣＶＤ）方法又はプラズマ励起化学気相成長（ＰＥＣＶＤ）方法で成長されるものである。
４回目のパターニングプロセスでは、共通電極と接続電極パターンを形成する。共通電極と接続電極パターンを形成するステップは、第２透明導電性フィルムを前述パターンが形成されたベース上に成長し、フォトレジスト層を第２透明導電性フィルム上にコーティングし、モノトーンマスクを用いてフォトレジストに対して露光と現像を行い、未露光領域を共通電極と接続電極の位置に形成し、フォトレジストを残し、フォトレジストなしの露光領域を他の位置に形成するステップを含む。エッチングプロセスにより、完全露光領域をエッチングすることで、この領域の第２透明導電性フィルムをエッチングし、共通電極２０と接続電極６０のパターンを形成し、図５及び図６に示すように、共通電極２０はスリット電極であり、接続電極６０はアダプタビアの位置に設けられ、第１ビア部分Ｋ１から露出したドレイン１５に接続されるとともに、第２ビア部分Ｋ２から露出した画素電極５０に接続され、すなわち、接続電極６０は、アダプタビアを介してドレイン１５と画素電極５０の両方に接続される。ここで、第２透明導電性フィルムは、インジウムスズオキシドＩＴＯ又はインジウム亜鉛オキシドＩＺＯを用いてもよく、ＲＦマグネトロンスパッタリング方法で成長されてもよい。実際に実施する際に、ベースに平行する平面には、接続電極６０の形状は矩形、円形又は楕円形などの規則形状であり得る。
以上、４回のパターニングプロセスを例として、本実施例のアレイ基板の製造過程を説明したが、実際に実施する際には、本実施例のアレイ基板は、他の方法で製造されてもよい。例えば、画素電極、ゲートライン及びゲートのパターンは、まず、１回のパターニングプロセスにより画素電極パターンを形成し、次に、もう１回のパターニングプロセスによりゲートラインとゲートのパターンを形成するという２回のパターニングプロセスで行われてもよい。また例えば、活性層、ソース、ドレイン及びデータラインのパターンは、まず、１回のパターニングプロセスによりゲート絶縁層と活性層パターンを形成し、次にもう１回のパターニングプロセスによりソース、ドレイン及びデータラインのパターンを形成するという２回のパターニングプロセスで行われてもよい。また、前述した１回目、２回目のパターニングプロセスでは、ハーフトーン又はグレートーンマスクを用いて段階的な露光、二次エッチング及びアッシングプロセスなどを行うことは、本分野でよく使用されている処理プロセスであり、ここでは、詳しく説明しない。アレイ基板は、例えば共通電極リード線又は平坦化層など、他のフィルム層をさらに含んでもよく、これらについては、当業者は公知常識及び従来技術に基づいて把握できるので、ここでは、特に限定しない。
本実施例のアレイ基板の製造過程から分かるように、本実施例のアレイ基板はシングルビア構成であり、１つのアダプタビアを介して、ドレインと画素電極が接続される。本実施例は、従来の構成のダブルビア設計に比べて、ビアの数量を効果的に減少させ、シングルビア構成の占める構成的なスペースが少ないため、画素電極の面積を増加させ、表示パネルの開口率を向上させる。また、本実施例のシングルビア構成は、配向膜の拡散均一性を確保し、パネル染みが生じにくいようにし、表示欠陥を引き起こす要素を解消し、製品品質を向上させ、歩留まりを向上させる。さらに、本実施例では、アレイ基板の製造でのパターニング回数が従来の製造方法でのパターニング回数と同じであり、且つプロセスが従来の製造プロセスフローと同じであり、従って、本実施例の実施では、従来のプロセスを変更する必要がなく、従来のプロセス設備を変更する必要がなく、したがって、プロセス互換性が高く、実用性が高く、応用の将来性が期待できる。
第２実施例
図１３は本開示の実施例のアダプタビアの構成模式図である。図１３に示すように、アダプタビアは、実際には、半分の第１ビア部分（ドレイン１５に接合する）と半分の第２ビア部分（画素電極５０に接合する）で構成され、ハーフビア（Ｈａｌｆ Ｖｉａ）とも呼ばれる。活性層とソース／ドレインがハーフトーン又はグレートーンマスクを用いて１回のパターニングプロセスにより形成され、従って、ドレイン１５の下方に半導体フィルムが存在し、且つ半導体フィルムの線幅ＣＤがドレイン１５の線幅ＣＤより大きく、すなわち、活性層凸部１３１が存在する。金属フィルムにはウェットエッチングを用いる一方、半導体フィルムにはドライエッチングを用いるため、両者の端部が同一の水平面にあることを確保できず、突出する活性層凸部１３１が発生してしまう。また、アダプタビアの半分である２ビア部分（深さが深い深穴）をエッチングする時に、他の半分である第１ビア部分（深さが浅い浅穴）の架橋縁の下方のゲート絶縁層１２が傷つけられて縮んで、ゲート絶縁層の凹端面１２１が形成され、したがって、第２ビア部分と第１ビア部分とのアダプタ箇所（楕円形破線枠による領域）で断面が形成される。界面の不平坦さや応力効果などの要素、例えば断面箇所の切れ目が大きいことを考慮して、接続電極６０を形成した後、第２ビア部分と、第１ビア部分とのアダプタに形成される断面により、接続電極６０の架橋箇所での切断又は抵抗が大きくなる。接続に故障が生じたり、抵抗が大きくなったりすると、信号書込み異常を引き起こし、画素の明点や黒点が発生し、製品歩留まりと製品品質に悪影響を与えてしまう。
このために、本実施例は、補償ブロック付きの接続電極を提供する。図１４は本開示のアレイ基板の第２実施例の構成模式図である。本実施例は、前述した第１実施例の拡張であり、本実施例では、アレイ基板の本体構成が前述した第１実施例と同一であり、前述した第１実施例との相違点は、本実施例の接続電極には、接続電極の接続信頼性を向上させるための第１補償ブロックがさらに設けられることである。図１４に示すように、本実施例の第１補償ブロック６０Ａは、接続電極６０のゲートライン３０に隣接する側には設けられ、第１補償ブロック６０Ａのベース１０での正投影は、ドレイン１５のゲートライン３に隣接する側の縁の、ベース１０での正投影の少なくとも一部を含み、ゲートライン３０に平行する（データライン４０に垂直な）方向には、第１補償ブロック６０Ａのベースでの正投影は、ドレイン１５と画素電極５０との間の重なり領域の前記ゲートラインに接近する側の境界の、ベース１０での正投影を覆い、このように、第１補償ブロック６０Ａを含む接続電極のベース１０での正投影は、ドレイン１５と画素電極５０との間の重なり領域のゲートラインに接近する側の境界の、ベース１０での正投影を覆う。このように、第１補償ブロック６０Ａを含む接続電極６０は、第２ビア部分（深さが深い深穴）と、第１ビア部分（深さが浅い浅穴）とのアダプタ領域の断面を覆うとともに、断面以外の領域も覆い、覆う幅を増加させ、プロセスのマージン（Ｍａｒｇｉｎ）を確保し、接続電極６０が架橋箇所で切断しても、断面以外の領域を覆う第１補償ブロック６０Ａが切断することはなく、このため、接続電極の接続信頼性を確保し、画素の明点欠陥や黒点欠陥を完全に回避できる。
例えば、前記第１補償ブロックが前記接続電極の本体から前記ゲートラインに向かって延在しており、前記第２補償ブロックが前記接続電極の本体から前記ゲートラインから離れる方向へ延在しており、前記ゲートラインに平行する方向での前記第１補償ブロックと前記第２補償ブロックのサイズが前記本体のサイズより小さいか、又は前記ゲートラインに平行する方向での前記第１補償ブロックと前記第２補償ブロックのサイズが前記本体のサイズ以上である。
実際に実施する際に、ベースに平行する平面には、第１補償ブロックの形状は、矩形、台形、半円形又は半楕円形などの形状であり得る。
ベースに平行する平面には、接続ビアの形状は、矩形、縁が丸くされた矩形、楕円形、円形などの形状であり得、本開示の実施例は、これを制限しない。
本実施例は、開口率を向上させ、歩留まりを向上させるという前述した第１実施例の技術的効果を持っており、補償設計により、接続電極の接続信頼性を確保し、信号の正常書込みを確保し、画素の明点欠陥や黒点欠陥を回避し、製品歩留まりと製品品質を確保することができる。
第３実施例
図１５は本開示のアレイ基板の第３実施例の構成模式図である。本実施例は前述した第１実施例の拡張であり、本実施例では、アレイ基板の本体構成が前述した第１実施例と同一であり、前述した第１実施例との相違点は、本実施例の接続電極に第１補償ブロックと第２補償ブロックがさらに設けられることである。図１５に示すように、本実施例の第１補償ブロック６０Ａが接続電極６０のゲートライン３０に隣接する側には設けられ、第２補償ブロック６０Ｂが接続電極６０のゲートライン３０から離れる側には設けられ、すなわち接続電極６０の両側のいずれにも補償ブロックが設けられる。第１補償ブロック６０Ａの構成は、前述した第２実施例と同一であり、ここでは、詳しく説明しない。第２補償ブロック６０Ｂのベース１０での正投影は、ドレイン１５のゲートライン３０から離れる側の縁のベース１０での正投影の一部を含み、ゲートライン３０（データライン４０に垂直な）に平行する方向には、第２補償ブロック６０Ｂのベース１０での正投影は、ドレイン１５と画素電極５０との間の重なり領域の前記ゲートラインから離れる側の境界の、ベース１０での正投影を覆い、このように、第２補償ブロック６０Ｂと第１補償ブロック６０Ａを含む接続電極のベースでの正投影は、ドレイン１５と画素電極５０との間の重なり領域のベース１０での正投影を覆う。このように、第１補償ブロック６０Ａと第２補償ブロック６０Ｂを含む接続電極６０は、第２ビア部分（深さが深い深穴）と、第１ビア部分（深さが浅い浅穴）とのアダプタ領域の断面を覆うとともに、断面以外の領域を覆い、覆う幅を増加させ、プロセスのマージンを確保し、接続電極の接続信頼性をできる限り確保し、画素の明点欠陥や黒点欠陥を完全に回避できる。本実施例では、ベースに平行する平面には、第１補償ブロックと第２補償ブロックの形状は、矩形、台形、半円形又は半楕円形などの形状であり得る。実際に実施する際に、レイアウトのニーズに応じて、第２補償ブロックのみが設けられてもよい。
例えば、前記第１補償ブロックが前記接続電極の本体から前記ゲートラインに向かって延在しており、前記第２補償ブロックが前記接続電極の本体から前記ゲートラインから離れる方向へ延在しており、前記ゲートラインに平行する方向での前記第１補償ブロックと前記第２補償ブロックのサイズが前記本体のサイズより小さいか、又は前記ゲートラインに平行する方向での前記第１補償ブロックと前記第２補償ブロックのサイズが前記本体のサイズ以上である。
本実施例は、開口率を向上させ、歩留まりを向上させるという前述した第１実施例の技術的効果を持っており、補償設計により、接続電極の接続信頼性を確保し、信号の正常書込みを確保し、画素の明点欠陥や黒点欠陥を回避し、製品歩留まりと製品品質を確保することができる。
第４実施例
前述した実施例の技術発想に基づき、本実施例は、
画素電極及びフィルムトランジスタを形成するステップＳ１と、
前記フィルムトランジスタと前記画素電極を覆い、画素電極及びフィルムトランジスタの両方を露出させるドレインのアダプタビアが開設される不活性化層を形成するステップＳ２と、
前記アダプタビアを介して前記画素電極とドレインの両方に接続される接続電極を前記不活性化層上の前記接続ビアに形成するステップＳ３とを含む、アレイ基板の製造方法を提供する。
ここで、ステップＳ１は、
１回のパターニングプロセスにより画素電極、ゲートライン及びゲートを形成するステップＳ１１と、
前記ソースとドレインとの間が導電性チャネルとなるように、１回のパターニングプロセスにより活性層、ソース、ドレイン及びデータラインを形成するステップＳ１２とを含む。
ここで、ステップＳ１１は、
第１透明導電性フィルムと第１金属フィルムをベース上に順に成長するステップＳ１１１と、
フォトレジスト層を第１金属フィルム上にコーティングし、ハーフトーン又はグレートーンマスクを用いてフォトレジストに対して段階的な露光と現像を行い、第１厚さのフォトレジストを有する未露光領域をゲートラインとゲート位置に形成し、第２厚さのフォトレジストを有する部分的露光領域を画素電極位置に形成し、フォトレジストなしの完全露光領域を他の位置に形成し、第１厚さが第２厚さより大きいステップＳ１１２と、
１回目のエッチングプロセスにより、完全露光領域の第１金属フィルムと第１透明導電性フィルムをエッチングするステップＳ１１３と、
アッシングプロセスにより、部分的露光領域のフォトレジストを除去し、第１金属フィルムを露出させるステップＳ１１４と、
２回目のエッチングプロセスにより、部分的露光領域の第１金属フィルムをエッチングし、残りのフォトレジストを剥離し、画素電極、ゲートライン及びゲートをベース上に形成するステップＳ１１５とを含む。
ここで、ステップＳ１２は、
ゲート絶縁フィルム、半導体フィルム及び第２金属フィルムを順に成長するステップＳ１２１と、
フォトレジスト層を第２金属フィルム上にコーティングし、ハーフトーン又はグレートーンマスクを用いてフォトレジストに対して段階的な露光と現像を行い、第１厚さのフォトレジストを有する未露光領域をソース、ドレイン及びデータライン位置に形成し、第２厚さのフォトレジストを有する部分的露光領域を導電性チャネル位置に形成し、フォトレジストなしの完全露光領域を他の位置に形成し、第１厚さが第２厚さより大きいステップＳ１２２と、
１回目のエッチングプロセスにより、完全露光領域の第２金属フィルムと半導体フィルムをエッチングするステップＳ１２３と、
アッシングプロセスにより、部分的露光領域のフォトレジストを除去し、第２金属フィルムを露出させるステップＳ１２４と、
２回目のエッチングプロセスにより、部分的露光領域の第２金属フィルムをエッチングし、残りのフォトレジストを剥離し、ソースとドレインとの間が導電性チャネルとなるように、ゲート絶縁層、活性層、ソース、ドレイン及びデータラインを形成するステップＳ１２５とを含む。
ここで、ステップＳ２は、
不活性化フィルムを成長するステップＳ２１と、
フォトレジスト層を不活性化フィルム上にコーティングし、モノトーンマスクを用いてフォトレジストに対して露光と現像を行い、フォトレジストなしの露光領域をアダプタビア位置に形成し、他の位置に未露光領域を形成し、フォトレジストを残すステップＳ２２と、
エッチングプロセスにより、完全露光領域の不活性化フィルムとゲート絶縁層をエッチングし、ドレインと画素電極を露出させるアダプタビアが開設される不活性化層を形成するステップＳ２３とを含む。
ここで、前記アダプタビアは、第１ビア部分と第２ビア部分を含み、前記第１ビア部分における不活性化層がエッチングされ、前記ドレインを露出させ、前記第２ビア部分における不活性化層とゲート絶縁層がエッチングされ、前記画素電極を露出させる。
ここで、ステップＳ３は、
第２透明導電性フィルムを成長するステップＳ３１と、
フォトレジスト層を第２透明導電性フィルム上にコーティングし、モノトーンマスクを用いてフォトレジストに対して露光と現像を行い、共通電極と接続電極の位置に未露光領域を形成し、フォトレジストを残し、他の位置にフォトレジストなしの露光領域を形成するステップＳ３２と、
エッチングプロセスにより、完全露光領域の第２透明導電性フィルムをエッチングし、スリット電極である共通電極と、前記アダプタビアを介して前記画素電極とドレインの両方に接続される接続電極とを形成するステップＳ３３とを含む。
ここで、ベースに平行する平面には、接続電極６０の形状は、矩形、円形又は楕円形などの規則形状であり得る。
一実施例では、接続電極には、接続電極の接続信頼性を向上させるための第１補償ブロックがさらに設けられる。第１補償ブロックが接続電極のゲートラインに隣接する側には設けられ、第１補償ブロックのベースでの正投影は、ドレインのゲートラインに隣接する側の縁の、ベースでの正投影の少なくとも一部を含み、ゲートラインに平行する方向には、第１補償ブロックのベースでの正投影は、ドレインと画素電極との間の重なり領域のゲートラインに接近する側の境界の、ベースでの正投影を覆う。
別の実施例では、接続電極には、接続電極の接続信頼性を向上させるための第２補償ブロックがさらに設けられる。第２補償ブロックが接続電極のゲートラインから離れる側には設けられ、データラインに平行する方向には、第２補償ブロックのベースでの正投影は、ドレインのゲートラインから離れる側の縁のベースでの正投影の少なくとも一部を含み、ゲートラインに平行する方向には、第２補償ブロックのベースでの正投影は、ドレインと画素電極との間の重なり領域のゲートラインから離れる側の境界の、ベースでの正投影を覆う。
また別の実施例では、接続電極には、第１補償ブロックと第２補償ブロックの両方がさらに設けられる。
ここで、ベースに平行する平面には、第１補償ブロックと第２補償ブロックの形状は、矩形、台形、半円形又は半楕円形などの形状であり得る。
アレイ基板の具体的な製造過程については、前の実施例で詳細に説明しているため、ここでは、詳しく説明しない。
本実施例は、アレイ基板の製造方法を提供し、１つのアダプタビアを介して、ドレインと画素電極とが接続され、本実施例は、従来の構成のダブルビア設計に比べて、ビアの数量を効果的に減少させ、表示パネルの開口率を向上させる。また、本実施例は、製品品質を向上させ、歩留まりを向上させる。さらに、本実施例では、パターニング回数が従来の製造のパターニング回数と同じであり、且つプロセスが従来の製造プロセスの過程と同じであり、従って、本実施例の実施では、従来のプロセスを変更する必要がなく、従来のプロセス設備を変更する必要がなく、プロセス互換性が高く、実用性が高く、使用の将来性がよい。
第５実施例
本開示の実施例は、前述のアレイ基板を備える表示パネルをさらに提供する。表示パネルは、携帯電話、タブレットＰＣ、テレビ、ディスプレイ、ノートパソコン、デジタルフレーム、ナビゲータなど、表示機能を有する任意の製品又は部材であってもよい。
なお、本開示では、「第１ビア部分はドレインを露出させ、第２ビア部は画素電極を露出させる」及び「接続ビアはドレインと画素電極を露出させる」とは、接続電極に接続するために、接続電極を形成する前に、接続ビアはドレインと画素電極を露出させることである一方、最終的な製品では、接続ビア内に他の部材、例えば接続電極が充填され、最終的な製品では、ドレインと画素電極が露出していない。
ベースに平行する平面には、接続ビアの形状は、矩形、縁が丸くされた矩形、楕円形、円形などの形状であってもよく、本開示の実施例はこれを制限しない。
本開示の実施例は、アレイ基板及びその製造方法、表示パネルを提供し、１つのアダプタビアを介してドレインと画素電極が接続される。本開示の実施例は、従来の二重ビア構成に比べて、ビア数量を効果的に減少させ、表示パネルの開口率を向上させる。また、本開示の実施例のシングルビア構成は、表示欠陥を引き起こす要素を解消し、製品品質を向上させ、歩留まりを向上させる。本開示の実施では、従来のプロセスを変更する必要がなく、従来のプロセス設備を変更する必要がなく、このため、プロセス互換性が高く、実用性が高く、使用の将来性がよい。
当然ながら、本開示の任意の製品又は方法の実施は、必ずしもなく以上に記載の全ての利点を実現するとは限らない。本開示の他の特徴と利点については、以下の明細書の実施例で説明し、一部が明細書の実施例から明らかになるか、又は、本開示を実施することにより理解される。本開示の実施例の目的とその他の利点は、明細書、特許請求の範囲及び図面に特に指摘される構成により実現して取得することができる。
なお、本開示の実施例の説明では、用語「中部」、「上」、「下」、「前」、「後」、「垂直」、「水平」、「頂」、「底」、「内」、「外」などにより示される方位又は位置関係は、図面に示す方位又は位置関係に基づくものであり、本開示の説明の便宜、及び簡素化のために過ぎず、かかる装置又は要素が必ず特定の方位を有したり、特定の方位で構成・操作されたりするので、本開示に対する限定と理解してはいけない。
なお、本開示の実施例の説明では、明確な規定や限定がない限り、用語「取り付け」、「連結」、「接続」は広義に理解すべきである。例えば、固定して接続してもよく、取り外し可能に接続してもよく、一体的に接続してもよい。機械的に接続してもよく、電気的に接続してもよい。直接接続してもよく、中間部材を介して間接接続してもよく、２つの部品の内部が連通してもよい。当業者であれば、具体的な状況に応じて上記用語の本開示での具体的な意味を理解することができる。
なお、
（１）本開示の実施例の図面は本開示の実施例に関する構成のみに関し、他の構成は通常の設計を参照してもよい。
（２）明確にするために、本開示の実施例を説明するための図面では、層又は領域の厚さは拡大又は縮小されており、すなわち、それらの図面は実際の比例で作成するものではない。なお、層、フィルム、領域や基板などの素子が他の素子「上」又は「下」に位置すると記載される場合、かかる素子は他の素子「上」又は「下」に「直接」位置してもよく、又は中間素子が存在してもよい。
（３）矛盾しない場合、本開示の実施例及び実施例の特徴は互いに組み合わせて新たな実施例を得ることができる。
以上は、本開示の特定の実施形態に過ぎず、本開示の特許範囲はこれに制限されず、当業者が本開示で開示された技術範囲内で容易に想到し得る変化又は置換は、すべて本開示の特許範囲に属すべきである。従って、本開示の特許範囲は特許請求の範囲の特許範囲に準じるべきである。
本願は、２０１９年０１月１４日に提出された中国特許出願２０１９１００３０８０３．４の優先権を主張し、この中国特許出願の全文は本願の一部として援用される。
１０ ベース
２０ 共通電極
３０ ゲートライン
４０ データライン
５０ 画素電極
６０ 接続電極
６０Ａ 第１補償ブロック
６０Ｂ 第２補償ブロック
１１ ゲート、
１２ ゲート絶縁層
１３ 活性層
１４ ソース
１５ ドレイン
１６ 不活性化層
１２１ 凹端面
１３１ 活性層凸部
Ｋ１ 第１ビア部分
Ｋ２ 第２ビア部分

Claims (11)

  1. ベースと、
    前記ベースに設けられる画素電極及びフィルムトランジスタと、
    前記画素電極と前記フィルムトランジスタの両方を露出させるドレイン又はソースのアダプタビアが開設され、前記フィルムトランジスタと前記画素電極を覆う不活性化層と、
    前記アダプタビアを介して前記画素電極と、前記フィルムトランジスタの前記ドレイン又は前記ソースに接続され、前記不活性化層上に設けられて前記アダプタビア箇所に位置する接続電極とを備える、アレイ基板であって、
    前記アレイ基板が、ゲートラインとデータラインとをさらに備え、前記フィルムトランジスタは、ゲート、活性層、ソース及びドレインを備え、前記画素電極、ゲートライン及びゲートが前記ベース上に設けられ、前記画素電極、前記ゲートライン及び前記ゲートにゲート絶縁層が覆われており、前記活性層、ソース、ドレイン及びデータラインが前記ゲート絶縁層上に設けられ、前記ソースとドレインとの間が導電性チャネルとなり、
    前記接続電極のゲートラインに隣接する側には第１補償ブロックが設けられ、第１補償ブロックの前記ベースでの正投影は、前記ドレイン又は前記ソースのゲートラインに隣接する側の縁の、ベースでの正投影の少なくとも一部を含み、前記第１補償ブロックが前記接続電極の本体から前記ゲートラインに向かって延在しており、前記ゲートラインに平行する方向での前記第１補償ブロックのサイズが前記本体のサイズより小さく、及び／又は、
    前記接続電極のゲートラインから離れる側には第２補償ブロックが設けられ、第２補償ブロックのベースでの正投影は、ドレイン又はソースのゲートラインから離れる側の縁の、ベースでの正投影の少なくとも一部を含み、前記第２補償ブロックが前記接続電極の本体から前記ゲートラインから離れる方向へ延在しており、前記ゲートラインに平行する方向での前記第２補償ブロックのサイズが前記本体のサイズより小さい、アレイ基板。
  2. 前記アダプタビアの前記ベースでの正投影は、前記画素電極の前記ベースでの正投影及び前記ドレイン又はソースの前記ベースでの正投影と重なる、請求項１に記載のアレイ基板。
  3. 前記接続電極の前記ベースでの正投影は、前記ドレイン又は前記ソースと前記画素電極との間の重なり領域の前記基板での正投影を覆う、請求項１に記載のアレイ基板。
  4. 前記第１補償ブロック及び／又は第２補償ブロックの形状は、矩形、台形、半円形又は半楕円形を含む、請求項３に記載のアレイ基板。
  5. 前記アダプタビアは、前記ドレインを露出させる第１ビア部分と、前記画素電極を露出させる第２ビア部分と、を備える、請求項１～４のいずれか１項に記載のアレイ基板。
  6. 請求項１～５のいずれか１項に記載のアレイ基板を備える表示パネル。
  7. アレイ基板の製造方法であって、
    画素電極及びフィルムトランジスタをベース上に形成するステップと、
    画素電極及びフィルムトランジスタの両方を露出させるドレイン又はソースのアダプタビアが開設され、前記フィルムトランジスタを覆う不活性化層を形成するステップと、
    前記アダプタビアを介して前記画素電極と前記フィルムトランジスタのドレイン又はソースの両方に接続される接続電極を前記不活性化層上の前記アダプタビアに形成するステップとを含み、
    画素電極及びフィルムトランジスタをベース上に形成する前記ステップは、
    １回のパターニングプロセスにより画素電極、ゲートライン及びゲートを形成するステップと、
    前記ソースとドレインとの間が導電性チャネルとなるように、１回のパターニングプロセスによりゲート絶縁層、活性層、ソース、ドレイン及びデータラインを形成するステップとを含み、
    前記接続電極のゲートラインに隣接する側には第１補償ブロックが設けられ、第１補償ブロックの前記ベースでの正投影は、前記ドレイン又は前記ソースのゲートラインに隣接する側の縁の、ベースでの正投影の少なくとも一部を含み、前記第１補償ブロックが前記接続電極の本体から前記ゲートラインに向かって延在しており、前記ゲートラインに平行する方向での前記第１補償ブロックのサイズが前記本体のサイズより小さく、及び／又は、
    前記接続電極のゲートラインから離れる側には第２補償ブロックが設けられ、第２補償ブロックのベースでの正投影は、ソース又はドレインのゲートラインから離れる側の縁の、ベースでの正投影の少なくとも一部を含み、前記第２補償ブロックが前記接続電極の本体から前記ゲートラインから離れる方向へ延在しており、前記ゲートラインに平行する方向での前記第２補償ブロックのサイズが前記本体のサイズより小さい、アレイ基板の製造方法。
  8. 前記アダプタビアは、前記ドレインを露出させる第１ビア部分と、前記画素電極を露出させる第２ビア部分とを備える、請求項７に記載の製造方法。
  9. １回のパターニングプロセスにより画素電極、ゲートライン及びゲートを形成するステップは、
    第１透明導電性フィルムと第１金属フィルムを前記ベース上に順に成長するステップと、
    フォトレジスト層を第１金属フィルム上にコーティングし、ハーフトーン又はグレートーンマスクを用いてフォトレジストに対して段階的な露光と現像を行い、第１厚さのフォトレジストを有する未露光領域を前記ゲートラインとゲートの形成対象位置に形成し、第２厚さのフォトレジストを有する部分的露光領域を画素電極の形成対象位置に形成し、フォトレジストなしの完全露光領域を他の位置に形成し、第１厚さが第２厚さより大きいステップと、
    １回目のエッチングプロセスにより完全露光領域の前記第１金属フィルムと前記第１透明導電性フィルムをエッチングするステップと、
    アッシングプロセスにより、前記部分的露光領域のフォトレジストを除去し、前記第１金属フィルムを露出させるステップと、
    ２回目のエッチングプロセスにより前記部分的露光領域の第１金属フィルムをエッチングし、残りのフォトレジストを剥離し、前記画素電極、ゲートライン及びゲートをベース上に形成するステップとを含む、請求項７に記載の製造方法。
  10. 前記ソースとドレインとの間が導電性チャネルとなるように、前記１回のパターニングプロセスによりゲート絶縁層、活性層、ソース、ドレイン及びデータラインを形成するステップは、
    ゲート絶縁フィルム、半導体フィルム及び第２金属フィルムを前記画素電極、ゲートライン及びゲートが形成されたベース上に順に成長するステップと、
    フォトレジスト層を第２金属フィルム上にコーティングし、ハーフトーン又はグレートーンマスクを用いてフォトレジストに対して段階的な露光と現像を行い、第１厚さのフォトレジストを有する未露光領域をソース、ドレイン及びデータラインの形成対象位置に形成し、第２厚さのフォトレジストを有する部分的露光領域を導電性チャネルの形成対象位置に形成し、フォトレジストなしの完全露光領域を他の位置に形成し、第１厚さが第２厚さより大きいステップと、
    １回目のエッチングプロセスにより前記完全露光領域の第２金属フィルムと半導体フィルムをエッチングするステップと、
    アッシングプロセスにより、前記部分的露光領域のフォトレジストを除去し、第２金属フィルムを露出させるステップと、
    ２回目のエッチングプロセスにより前記部分的露光領域の第２金属フィルムをエッチングし、残りのフォトレジストを剥離し、ソースとドレインとの間が導電性チャネルとなるように、ゲート絶縁層、活性層、ソース、ドレイン及びデータラインを形成するステップとを含む、請求項７に記載の製造方法。
  11. 画素電極及びフィルムトランジスタの両方を露出させるドレイン又はソースのアダプタビアが開設され、前記フィルムトランジスタを覆う不活性化層を形成するステップは、
    不活性化フィルムを前記フィルムトランジスタと前記画素電極が形成されたベース上に成長するステップと、
    フォトレジスト層を不活性化フィルム上にコーティングし、モノトーンマスクを用いてフォトレジストに対して露光と現像を行い、フォトレジストなしの露光領域をアダプタビア位置に形成し、他の位置に未露光領域を形成し、フォトレジストを残すステップと、
    エッチングプロセスにより、完全露光領域の不活性化フィルムとゲート絶縁層をエッチングし、ドレインと画素電極を露出させるアダプタビアが開設される不活性化層を形成するステップとを含み、
    前記アダプタビアは、第１ビア部分と第２ビア部分とを備え、前記第１ビア部分における不活性化層がエッチングされ、前記ドレインを露出させ、前記第２ビア部分における不活性化層とゲート絶縁層がエッチングされ、前記画素電極を露出させる、請求項７に記載の製造方法。
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