WO2020122524A1 - 의사 상보성 로직 네트워크 - Google Patents

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    • H03K19/0008—Arrangements for reducing power consumption
    • H03K19/0013—Arrangements for reducing power consumption in field effect transistor circuits

Definitions

  • This technique relates to a pseudo complementarity logic network.
  • the organic transistor or thin film transistor process has a wide application because the device itself is flexible, transparent, and can be bottom-up deposited during manufacture.
  • Organic and thin film transistors have large mobility differences between n-type and p-type carriers and are difficult to integrate into a complementary circuit. For this reason, in the manufacture of an integrated circuit (IC), the circuit is composed only of transistors of the same type.
  • the logic is implemented only with the N-type transistor or the P-type transistor without using a complementary circuit, the static power consumption is large and the power consumption increases, and the noise margin is not sufficient.
  • This technology implements logic only with an N-type transistor or a P-type transistor among organic or thin film transistors, but uses a pseudo-complementary unipolar logic device that operates pseudo complementarily to reduce power consumption. Providing is one of the main goals.
  • the pseudo complementary logic network includes a first logic stage and a second pull-up circuit including a first pull-up circuit and a first pull-down circuit of an N-type transistor, and N A second logic stage comprising a second pull-down circuit of the type transistor, the output signal of the second logic stage is provided as an input of the first pull-down circuit, and the first pull-up circuit provides a second pull-down circuit Includes.
  • the pseudo-complementary logic network includes a first logic stage including a first pull down circuit and a first pull up circuit of a P type transistor, and a second pull down circuit and P A second logic stage comprising a second pull-up circuit of the type transistor, the output signal of the second logic stage is provided as an input of the first pull-up circuit, and the first pull-down circuit provides a second pull-up circuit Includes.
  • the pull-up circuit and the pull-down circuit operate complementarily to reduce the power consumption by reducing the static current consumption, thereby providing the advantage of preventing deterioration of noise margin characteristics.
  • FIG. 1(A) is a block diagram showing an outline of a pseudo complementary logic network including an N type transistor according to the present embodiment
  • FIG. 1(B) shows a P type transistor according to the present embodiment. It is a block diagram showing an outline of a pseudo complementary logic network.
  • Fig. 2(A) is a gate level circuit diagram of a pseudo complementary logic network according to the present embodiment
  • Fig. 2(B) is a transistor level circuit diagram of a pseudo complementary logic network including an N type transistor
  • 2(C) is a transistor level circuit diagram of a pseudo complementary logic network including P type transistors.
  • FIG. 3 is a gate level circuit diagram of a pseudo complementary logic network according to the present embodiment.
  • FIG. 4 is a transistor level circuit diagram of a pseudo complementary logic network using N type transistors.
  • 5 is a transistor level circuit diagram of a pseudo complementary logic network using P type transistors.
  • FIG. 6 is a gate level circuit diagram when arbitrary combination logic is implemented with a pseudo complementary logic network according to the present embodiment.
  • FIG. 7 is a transistor level circuit diagram when the combination logic of FIG. 6 is implemented with an N type transistor.
  • FIG. 8 is computer simulation results of a pseudo-complementary logic network of an N-type transistor inverter-inverter according to the present embodiment.
  • FIG. 1(A) is a block diagram showing an outline of a pseudo complementary logic network including an N type transistor according to the present embodiment
  • FIG. 1(B) shows a P type transistor according to the present embodiment. It is a block diagram showing an outline of a pseudo complementary logic network.
  • the pseudo complementary logic network 11 includes a first pull up circuit 120 and a first pull down circuit 110 of an N type transistor. ), a second logic stage 200 including a first logic stage 100 and a second pull-up circuit 220 and a second pull-down circuit 210 of an N-type transistor.
  • the output signal of the stage 200 is provided as an input of the first pull-down logic stage 110, and the first pull-up circuit 122 includes a second pull-down circuit 212.
  • the pseudo complementary logic network 12 includes a first stage (1) including a first pull-up circuit 124 and a first pull-down circuit 114 of a P-type transistor ( 140) and a second logic stage 240 including a second pull-down circuit 214 and a second pull-up circuit 224 of the P-type transistor, the output signal of the second logic stage 240 is It is provided as an input of one pull-up circuit 124, and the first pull-down circuit 114 includes a second pull-up circuit 224.
  • Fig. 2(A) is a gate level circuit diagram of the pseudo complementarity logic network 11 according to the present embodiment
  • Fig. 2(B) is a transistor level circuit diagram of the pseudo complementarity logic network 11 including N type transistors.
  • 2(C) is a transistor level circuit diagram of a pseudo complementary logic network 12 including P type transistors.
  • the first pull-down circuit May be an N-type transistor 112 that receives the output B of the second logic stage 220.
  • the second pull-up circuit may be implemented with a diode-connected transistor 222 that pulls up the output node of the second logic stage 220.
  • the second pull-up circuit may be a resistor.
  • the second pull-up circuit may include a pull-down circuit of the previous logic stage, and may include an N-type transistor.
  • the first pull-up circuit may be the same as the second pull-down circuit.
  • the second pull-up circuit is provided with an inverted input, and may be implemented as an N-type transistor that implements logic according to De Morgan's laws of the second pull-down circuit.
  • the N-type transistor 212 When a logic high signal is provided as the input (A) to the pseudo complementary logic network 11 illustrated in FIG. 2(B), the second pull-down circuit, the N-type transistor 212 is conducted. A signal in a logic low state is provided to the output B of the second logic stage 220. Likewise, the N-type transistor 122, which is the first pull-up circuit, which is the same as the second pull-down circuit, is also conducted, so that a signal in a logic high state is output to the output O of the first logic stage 120.
  • the second pull-down circuit, the N-type transistor 212 When a signal having a logic low state is provided to the input A of the second logic stage 220, the second pull-down circuit, the N-type transistor 212 is cut off. However, the output B of the second logic stage 220 through the diode-connected transistor 220 provides a signal in a logic high state. Also, the first pull-down circuit, the N-type transistor 112, is supplied with a signal in a logic high state and conducts it, and the first logic stage 120 outputs a signal in a logic low state (O).
  • the N-type transistor 212 When a signal of a logic high state is provided as an input (A) to the second logic stage using the diode-connected transistor 222 as in the prior art, the N-type transistor 212 is conducting, and thus through the diode-connected transistor 214 The current can flow through the reference voltage rail (VSS), resulting in static current consumption.
  • VSS reference voltage rail
  • first pull-down circuit and the first pull-up circuit of the first logic stage 120 implemented according to the present embodiment are implemented with the same type of transistors, but the blocking and conduction are complementary to each other. Therefore, the advantage of being able to reduce the static current consumption from this configuration is provided.
  • the output B signal of the second logic stage 220 is diode-connected at the driving voltage VDD.
  • the turn-on voltage of the transistor 222 may swing from the subtracted voltage to the reference voltage VSS.
  • a signal swinging to the reference voltage VSS and the driving voltage VDD is output.
  • the pull-down circuit of the previous logic stage is disposed as the pull-up logic stage, the loss of the output signal swing width of the corresponding logic stage can be reduced, from which the noise margin loss can be reduced.
  • the first pull-up circuit is the second It may be a P-type transistor 124 that receives the output B of the logic stage 240.
  • the second pull-down circuit may be implemented with a diode-connected transistor 214 that pulls down the output node of the second logic stage 240.
  • the second pull-down circuit may be a resistor.
  • the second pull-down circuit may be a pull-up circuit of the previous logic stage, in which case it may include a P-type transistor.
  • the first pull-down circuit may be the same as the second pull-up circuit.
  • the second pull-down circuit is provided with an inverted input, and may be implemented as a P-type transistor that implements logic according to De Morgan's laws of the second pull-up circuit.
  • the second pull-up circuit When a signal of a logic high state is provided as an input of the pseudo complementary logic network 12 illustrated in FIG. 2C, the second pull-up circuit, the P-type transistor 224, is cut off. However, a signal in a logic low state is provided to the output B of the second logic stage 220 by the diode-connected transistor 214.
  • the P-type transistor 124 which is the first pull-up circuit provided with the signal in the logic low state, is conducting, and the P-type transistor 114, which is the first pull-down circuit provided with the signal A in the logic high state, is cut off, the first A signal in a logic high state is provided to the output (O) of one logic stage 140.
  • the second pull-up circuit, the P-type transistor 224 is conducted to output the second logic stage 220 (B).
  • a signal with a logic high state is provided.
  • the first pull-up circuit, the P-type transistor 124 is also blocked by receiving the signal B of the logic high state, but the first pull-down circuit, the P-type transistor, which is provided with the signal A of the logic low state ( 114), the first logic stage 120 outputs a signal O in a logic low state.
  • the first pull-down circuit and the first pull-up circuit are implemented with the same type of transistor, but it can be seen that blocking and conduction are complementary to each other. Therefore, the advantage of being able to reduce the static current consumption from this configuration is provided.
  • the second logic stage 240 using the diode-connected P-type transistor has a reference voltage VSS from the supply voltage VDD.
  • VSS reference voltage
  • the pull-up circuit of the previous logic stage is arranged as a pull-down logic stage
  • the first pull-up circuit and the first pull-down circuit operate complementarily, so there is no static current consumption.
  • the output voltage of the first logic stage can swing up to the reference voltage VSS and the driving voltage VDD. Therefore, it is possible to reduce power consumption, reduce the loss of the output signal swing width of the corresponding logic stage, and reduce the loss of noise margin therefrom.
  • FIG. 3 is a gate level circuit diagram of a pseudo complementary logic network according to the present embodiment
  • FIG. 4 is a transistor level circuit diagram of a pseudo complementary logic network using an N type transistor
  • FIG. 5 is a transistor of a pseudo complementary logic network using a P type transistor. It is a level circuit diagram.
  • the second logic stage 220a of the illustrated pseudo-complementary logic network is a NAND gate that receives C and D signals as an input and outputs an A signal, and a third logic
  • the stage 220b is an NAND gate that receives E and F signals as input and outputs a B signal, and output signals A of the second logic stage 220a and output signals of the third logic stage 220b.
  • the first logical stage 120 is a negative AND (NAND) gate that receives B and outputs an output signal O.
  • the second logic stage 220a and the third logic stage 220b are pull-down circuits 212a and 212b, each of which implements NAND gates with N-type transistor logic, and pull-up circuits 222a and 222b. It includes. As described above, the pull-up circuits 222a, 222b are provided with diode-connected transistors, resistor and N-type transistors, and inverted inputs, and logic according to De Morgan's laws of the second pull-down circuit. It may include an N-type transistor to implement.
  • Input A Input B Output 0 0 One 0 One One One 0 One One One 0
  • the NAND function is an N-type transistor logic by connecting the pull-up circuits of the second logic stage 220a and the third logic stage 220b and two N-type transistors in series, as illustrated in FIG. 4. Can be implemented with
  • the NAND gate may be implemented with P-type transistor logic, such as the second logic stage 240a and the third logic stage 240b of FIG. 5.
  • the P-type transistors are connected in parallel with the pull-up circuits 224a and 224b provided with inputs and the pull-down circuits 214a and 214b.
  • the corresponding transistor When a logic low input is provided to any of the P-type transistors connected in parallel in the pull-up circuit, the corresponding transistor is conductive, so that a signal of a logic high state is output by the pull-up circuit. That is, the NAND function may be implemented with P-type transistor logic in which P-type transistors provided with inputs are connected in parallel.
  • the pull-up circuit 122 of the first logic stage 120 is the same circuit 122a as the pull-down circuit 212a to implement the function of the first logic stage 120.
  • the same circuit 122b as the pull-down circuit 212b is connected to the P-type transistor logic. That is, the pull-up circuit 122 of the NAND function of the first logic stage 120 may be implemented with P-type transistor logic in which the circuits 122a and 122b are connected in parallel.
  • the pseudo complementarity logic network truth table of the illustrated configuration of the first logic stage 120 is shown in Table 2 below.
  • the pull-up circuit 122 and the pull-down circuit 112 are not conducted in the first logic stage 120.
  • both the A and B signals must be logic high.
  • the pull-down circuit 212a of the second logic stage 220a must be cut off.
  • the pull-down circuit 212b of the third logic stage 220b must be cut off in order for the B signal, which is the output of the third logic stage 220b, to be logic high.
  • the first pull-up circuit 122 connected to the PMOS logic is blocked so that the same circuit 122a as the pull-down circuit 212a and the same circuit 122b as the pull-down circuit 212b are implemented with a negative logic product function.
  • the pull-up circuit 122 is not conducted.
  • both the pull-up circuit 122 and the pull-down circuit 112 are not blocked.
  • the pull-down circuit 112 is cut off to provide a logic high signal to the output O, at least one of the A and B signals must be logic low.
  • the pull-down circuit 212a of the second logic stage 220a must be conducted.
  • the pull-down circuit 212b of the third logic stage 220b must be conducted in order for the signal B, which is the output of the third logic stage 220b, to be logic low.
  • the first pull-up circuit 122 is pulled with the same circuit 122a as the pull-down circuit 212a connected with PMOS logic to implement the inverse logical function.
  • At least one of the same circuit 122b as the down circuit 212b is conductive, so that the first logic stage provides a logic high signal as an output and is not blocked.
  • the pull-up circuit 122 and the pull-down circuit 112 of the first logic stage 120 are complementary to each other, although they are transistors of the same type.
  • the pseudo complementary logic network 12 may be implemented with a P-type transistor.
  • the second logic stage 240a and the third logic stage 240b include pull-down circuits 214a and 214b and pull-up circuits 224a and 224b that implement NAND gates with P-type transistor logic. do.
  • the pull-down circuits 214a, 214b are provided with diode-connected transistors, resistor and P-type transistors, and inverted inputs, and logic according to De Morgan's laws of the second pull-up circuit. It may include a P-type transistor to implement.
  • the above-described implementation can be applied over the pseudo complementary logic network according to the present embodiment.
  • Transistors may be connected in parallel to implement respective pull-up circuits 124, 224a, and 224b in the first logic stage 124, the second logic stage 240a, and the third logic stage 240b.
  • the pull-down circuit 114 of the first logic stage 140 is the same circuit 114a as the pull-up circuit 224a of the second logic stage 240a, and the pull-up circuit 224b of the third logic stage 240b The same circuit 114b as is connected to the N-type transistor logic to implement a NAND function.
  • the pull-up circuit 124 and the pull-down circuit 114 included in the first logic stage 140 according to this embodiment operate complementarily.
  • both signals C and D when the pull-up circuit 124 of the first logic stage 140 is in communication with the supply voltage rail VDD, at least one of the signals A and B should be logic low. Therefore, both signals C and D must be logic high and/or both signals E and F must be logic high. Therefore, if the signals C and D are both logic high, the pull-down circuit 114a of the first logic stage 140 is blocked, and if both E and F are logic high, the pull-down circuit 114b is blocked, so the pull-up circuit It does not occur when the 124 and the pull-down circuit 114 are conducted simultaneously.
  • both signals A and B should be logic high. Therefore, either one of the signals C and D should be a logic low, and one of the signals E and F must be a logic low. Therefore, if any one of the signals C and D is a logic low, and one of the signals E and F is a logic low, the pull-down circuit 114a of the first logic stage 140 is conductive, and the pull-down circuit 114b is also Continuity. Therefore, the case where the pull-up circuit 124 and the pull-down circuit 114 are simultaneously blocked does not occur. Therefore, the pull-up circuit 124 and the pull-down circuit 114 included in the first logic stage 140 according to the present embodiment operate complementarily.
  • the pull-up circuit and the pull-down circuit may complement each other to reduce static power consumption.
  • the diode-connected device capable of limiting the swing width is not included in the pull-up circuit and the pull-down circuit, noise margin deterioration can be prevented.
  • FIG. 6 is a gate-level circuit diagram when arbitrary combination logic is implemented with a pseudo complementary logic network according to the present embodiment
  • FIG. 7 is a case where the combination logic of FIG. 6 is implemented with an N-type transistor. It is a transistor level circuit diagram. 6 and 7, the first logic stage 120 of the complementary logic network 11 of the present embodiment is a two-input negative AND (NAND) gate, and inputs to a two-input negative AND (NAND) gate.
  • the inverter to be provided is the second logic stage 220a, and the negative logic (NOR) gate is the third logic stage 220b.
  • the pull-down circuit 212b of the third logic stage 220b is connected in parallel to implement a two-input negative OR (NOR) function with two N-type transistors according to the N-type transistor logic.
  • the pull-down circuit 212a of the second logic stage 220a is conducting when a logic high signal is provided to the input ( ⁇ B) of the N-type transistor to output a logic low signal to implement an inverter.
  • the pull-up circuit 122 of the first logic stage 120 is the same circuit 122a as the pull-down circuit 212a of the second logic stage 220a connected by P-type transistor logic to implement a NAND function. ) And the same circuit 122b as the pull-down circuit 212b of the third logic stage 220b.
  • a P-type transistor logic that implements a NAND function is to connect P-type transistors in parallel. Accordingly, the pull-up circuit 122 of the first logic stage 120 includes two N-type transistors 122b and N-type transistors 122a connected in parallel.
  • the pull-up circuit 120 and the pull-down circuit 112 included in the pseudo-complementary logic network 11 also operate complementarily.
  • both signals A and B should be logic high.
  • signal A is logic high
  • both signals C and D must be logic low, so the pull-up circuit 122b is cut off.
  • signal B is logic high
  • signal ⁇ B must be logic low, and accordingly, pull-up circuit 122a is also blocked. Therefore, when the pull-down circuit 112 is conducted, the pull-up circuit 122 is cut off.
  • either the signal A or B must be logic low in order for the pull down circuit 112 to be cut off.
  • signal A at least one of signals C and D must be logic low. Therefore, any one of the N-type transistors of the pull-up circuit 122b must be conducted.
  • signal ⁇ B In order for signal B to be logic low, signal ⁇ B must be logic low. Therefore, the pull-up circuit 122a is conducted.
  • a size of a signal propagated by a threshold voltage of a transistor may be deteriorated.
  • the threshold voltage of the transistors included in each stage is adjusted to 0 to prevent signal degradation from propagating.
  • a signal recovery stage may be added for at least one stage to recover the signal size.
  • a signal recovery stage may be disposed for at least one stage.
  • a voltage greater than a supply voltage (VDD) of a previous stage and/or a subsequent stage is provided in the signal recovery stage.
  • VDD supply voltage
  • Signal degradation due to the threshold voltage may be canceled.
  • a reference voltage lower than a reference voltage VSS of a previous stage and/or a later stage may be provided in the signal recovery stage, thereby compensating for signal degradation due to a threshold voltage.
  • the pull-up circuit 122 and the pull-down circuit 112 included in the pseudo-complementary logic network 11 for any logic gate according to the present embodiment operate complementary to each other.
  • 8 is computer simulation results of a pseudo-complementary logic network of an N-type transistor inverter-inverter according to the present embodiment.
  • 8(A) shows the characteristics of the input voltage-output voltage.
  • the characteristic curve of the pseudo complementary logic network according to the present embodiment shown by a solid line has higher symmetry based on the intersection point than the prior art, and has a wide range recognized as high input/low input. You can confirm that.
  • FIG. 8(B) shows a transition response according to a square wave input.
  • the characteristic curve of the pseudo complementary logic network according to the present embodiment shown by the solid line it can be seen that it rapidly rises and falls according to the input signal.
  • the swing width limitation occurs in the prior art shown by dotted lines and broken lines. However, in the present embodiment shown by the solid line, it can be confirmed that the swing width limitation does not occur.
  • FIG. 8(C) shows the current consumption in a state where a square wave input is provided.
  • current consumption increases to 478 nA and 2749 nA according to output logic values, and averages 238 nA and 1384 nA.
  • the static current consumption is 4.5 nA, and the average current consumption is only 12.11 nA.
  • the static current consumption of the present technology is only 0.16% of the prior art.
  • 9 is computer simulation results of an N-type transistor pseudo-complementary logic network according to the present embodiment.
  • the first logic stage, the second logic stage, and the third logic stage are NAND gates implemented with an N-type transistor.
  • 9(A) shows a transition response according to input.
  • 9(A) is a diagram showing a transient response of the present embodiment and the prior art. Looking at the response of the prior art shown by the dotted line and the broken line, it can be seen that swing width limitation is caused by the turn-on voltage of the diode-connected transistor. However, in the present embodiment shown by the solid line, it can be confirmed that the swing width limitation does not occur.
  • Fig. 9B shows the current consumption in the state where the input is provided.
  • static current consumption reaches 461 nA and 2810 nA.
  • the spike-type current flows only at the moment when the operation of the pull-up circuit and the pull-down circuit alternately operates as in the CMOS inverter, and the static current consumption is only 14.6 nA. If the current consumption is compared with the prior art, the current consumption of the present technology is only 0.52% compared to the prior art.
  • the swing width of the output signal is not limited, so that the noise margin characteristic is not deteriorated and static power consumption can be reduced compared to the prior art.

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Abstract

본 실시예에 의한 의사 상보성 로직 네트워크는 N 타입 트랜지스터의 제1 풀 업 회로(pull up circuit)와 제1 풀 다운 회로(pull down circuit)를 포함하는 제1 로직 스테이지 및 제2 풀 업 회로와 N 타입 트랜지스터의 제2 풀 다운 회로를 포함하는 제2 로직 스테이지를 포함하며, 제2 로직 스테이지의 출력 신호는 제1 풀 다운 회로의 입력으로 제공되며, 제1 풀 업 회로는 제2 풀 다운 회로를 포함한다.

Description

의사 상보성 로직 네트워크
본 기술은 의사 상보성 로직 네트워크에 관련된 것이다.
유기 트랜지스터(organic transistor) 또는 박막 트랜지스터(thin film transistor) 공정은 소자 자체가 유연하고(flexible) 투명하며(transparent) 제조 시 상향식(bottom-up) 증착이 가능하여 넓은 응용분야를 가진다.
유기물 트랜지스터, 박막 트랜지스터들은 n-타입과 p-타입의 캐리어(carrier)의 이동도(mobility) 차이가 커서 상보형 회로(complementary circuit)로 집적하기 어렵다. 이 때문에 집적회로(IC: Integrated Circuit)를 제작하는데 있어 동일한 타입의 트랜지스터로만 회로가 구성된다.
그러나, 상보적 회로를 이용하지 않고 N 타입 트랜지스터로만 혹은 P 타입 트랜지스터로만 로직(logic)을 구현하면 정적 소모 전류가 커서 소모 전력이 증가하며, 노이즈 마진이 충분하지 않다.
본 기술은 유기물 트랜지스터 혹은 박막 트랜지스터 중 N 타입 트랜지스터로만 혹은 P 타입 트랜지스터로만 로직(logic)을 구현하되, 의사 상보적으로(pseudo complementarily) 동작하여 전력 소모를 감소시킬 수 있는 의사 상보성 단극성 로직 소자를 제공하는 것이 주된 목표 중 하나이다.
본 실시예에 의한 의사 상보성 로직 네트워크는 N 타입 트랜지스터의 제1 풀 업 회로(pull up circuit)와 제1 풀 다운 회로(pull down circuit)를 포함하는 제1 로직 스테이지 및 제2 풀 업 회로와 N 타입 트랜지스터의 제2 풀 다운 회로를 포함하는 제2 로직 스테이지를 포함하며, 제2 로직 스테이지의 출력 신호는 제1 풀 다운 회로의 입력으로 제공되며, 제1 풀 업 회로는 제2 풀 다운 회로를 포함한다.
본 실시예에 의한 의사 상보성 로직 네트워크는 P 타입 트랜지스터의 제1 풀 다운 회로(pull down circuit)와 제1 풀 업 회로(pull up circuit)를 포함하는 제1 로직 스테이지 및 제2 풀 다운 회로와 P 타입 트랜지스터의 제2 풀 업 회로를 포함하는 제2 로직 스테이지를 포함하며, 제2 로직 스테이지의 출력 신호는 제1 풀 업 회로의 입력으로 제공되며, 제1 풀 다운 회로는 제2 풀 업 회로를 포함한다.
본 실시예에 의하면 풀 업 회로와 풀 다운 회로가 상보적으로 동작하여 정적 소모 전류를 감소시켜 전력 소모를 줄일 수 있으며, 노이즈 마진 특성의 열화를 막을 수 있다는 장점이 제공된다.
도 1(A)는 본 실시예에 의한 N 타입 트랜지스터를 포함하는 상보성 로직 네트워크(pseudo complementary logic network)의 개요를 도시한 블록도이며, 도 1(B)는 본 실시예에 의한 P 타입 트랜지스터를 포함하는 상보성 로직 네트워크(pseudo complementary logic network)의 개요를 도시한 블록도이다.
도 2(A)는 본 실시예에 의한 의사 상보성 로직 네트워크의 게이트 레벨 회로도이고, 도 2(B)는 N 타입 트랜지스터를 포함하는 의사 상보성 로직 네트워크의 트랜지스터 레벨 회로도이다. 도 2(C)는 P 타입 트랜지스터를 포함하는 의사 상보성 로직 네트워크의 트랜지스터 레벨 회로도이다.
도 3은 본 실시예에 의한 의사 상보성 로직 네트워크의 게이트 레벨 회로도이다.
도 4는 N 타입 트랜지스터를 이용하는 의사 상보성 로직 네트워크의 트랜지스터 레벨 회로도이다.
도 5는 P 타입 트랜지스터를 이용하는 의사 상보성 로직 네트워크의 트랜지스터 레벨 회로도이다.
도 6은 본 실시예에 의한 의사 상보성 로직 네트워크로 임의의 컴비네이셔널 로직을 구현한 경우의 게이트 레벨 회로도이다.
도 7은 도 6의 컴비네이셔널 로직을 N 타입 트랜지스터로 구현한 경우의 트랜지스터 레벨 회로도이다.
도 8은 본 실시예에 의한 N 타입 트랜지스터 인버터-인버터의 의사 상보성 로직 네트워크의 컴퓨터 모의 실험(siulation) 결과들이다.
도 9는 본 실시예에 의한 N 타입 트랜지스터 의사 상보성 로직 네트워크의 컴퓨터 모의 실험(simulation) 결과들이다.
이하에서는 첨부된 도면들을 참조하여 본 실시예에 의한 의사 상보성 로직 네트워크를 설명한다. 도 1(A)는 본 실시예에 의한 N 타입 트랜지스터를 포함하는 상보성 로직 네트워크(pseudo complementary logic network)의 개요를 도시한 블록도이며, 도 1(B)는 본 실시예에 의한 P 타입 트랜지스터를 포함하는 상보성 로직 네트워크(pseudo complementary logic network)의 개요를 도시한 블록도이다.
도 1(A)를 참조하면, 본 실시예에 의한 의사 상보성 로직 네트워크(11)는 N 타입 트랜지스터의 제1 풀 업 회로(pull up circuit, 120)와 제1 풀 다운 회로(pull down circuit, 110)를 포함하는 제1 로직 스테이지(100) 및 제2 풀 업 회로(220)와 N 타입 트랜지스터의 제2 풀 다운 회로(210)를 포함하는 제2 로직 스테이지(200)를 포함하며, 제2 로직 스테이지(200)의 출력 신호는 제1 풀 다운 로직 스테이지(110)의 입력으로 제공되며, 제1 풀 업 회로(122)는 제2 풀 다운 회로(212)를 포함한다.
도 1(B)를 참조하면, 본 실시예에 의한 의사 상보성 로직 네트워크(12)는 제1 풀 업 회로(124)와 P 타입 트랜지스터의 제1 풀 다운 회로(114)를 포함하는 제1 스테이지(140) 및 제2 풀 다운 회로(214)와 P 타입 트랜지스터의 제2 풀 업 회로(224)를 포함하는 제2 로직 스테이지(240)를 포함하며, 제2 로직 스테이지(240)의 출력 신호는 제1 풀 업 회로(124)의 입력으로 제공되며, 제1 풀 다운 회로(114)는 제2 풀 업 회로(224)를 포함한다.
도 2(A)는 본 실시예에 의한 의사 상보성 로직 네트워크(11)의 게이트 레벨 회로도이고, 도 2(B)는 N 타입 트랜지스터를 포함하는 의사 상보성 로직 네트워크(11)의 트랜지스터 레벨 회로도이다. 도 2(C)는 P 타입 트랜지스터를 포함하는 의사 상보성 로직 네트워크(12)의 트랜지스터 레벨 회로도이다. 도 2(A)와 도 2(B)를 참조하면, 제1 로직 스테이지(120)와 제2 로직 스테이지(220)가 모두 N 타입 트랜지스터로 이루어진 인버터(inverter)인 경우에, 제1 풀 다운 회로는 제2 로직 스테이지(220)의 출력(B)을 입력받는 N 타입 트랜지스터(112)일 수 있다. 제2 풀 업 회로는 제2 로직 스테이지(220)의 출력 노드를 풀 업하는 다이오드 결선된 트랜지스터(222)로 구현될 수 있다. 도시되지 않은 다른 실시예에 의하면 제2 풀 업 회로는 저항일 수 있다. 도시되지 않은 다른 실시예에서, 제2 풀 업 회로는 이전 로직 스테이지의 풀 다운 회로를 포함할 수 있으며, N 타입 트랜지스터를 포함할 수 있다. 제1 풀 업 회로는 제2 풀 다운 회로와 동일할 수 있다.
나아가, 제2 풀 업 회로는 반전된 입력이 제공되며, 제 2 풀 다운 회로의 드 모르간의 법칙(De Morgan's laws)에 따른 논리를 구현하는 N 타입 트랜지스터로 구현될 수 있다.
도 2(B)로 예시된 의사 상보성 로직 네트워크(11)에 입력(A)으로 논리 하이 신호가 제공되면 제2 풀 다운 회로인 N 타입 트랜지스터(212)가 도통된다. 제2 로직 스테이지(220)의 출력(B)으로 논리 로우 상태의 신호가 제공된다. 마찬가지로 제2 풀 다운 회로와 동일한 제1 풀 업 회로인 N 타입 트랜지스터(122)도 도통되어 제1 로직 스테이지(120)의 출력(O)으로 논리 하이 상태의 신호가 출력된다.
제2 로직 스테이지(220)의 입력(A)으로 논리 로우 상태의 신호가 제공되면 제2 풀 다운 회로인 N 타입 트랜지스터(212)는 차단된다. 그러나, 다이오드 결선된 트랜지스터(220)를 통하여 제2 로직 스테이지(220)의 출력(B)는 논리 하이 상태의 신호를 제공한다. 또한, 제1 풀 다운 회로인 N 타입 트랜지스터(112)는 논리 하이 상태의 신호를 제공받아 도통되며, 제1 로직 스테이지(120)는 논리 로우 상태의 신호(O)를 출력한다.
종래 기술과 같이 다이오드 결선된 트랜지스터(222)를 이용하는 제2 로직 스테이지에 입력(A)으로 논리 하이 상태의 신호가 제공되면 N 타입 트랜지스터(212)는 도통되므로, 다이오드 결선된 트랜지스터(214)를 통하여 기준 전압 레일(VSS)로 전류를 흘릴 수 있어 정적 전류 소모가 발생한다.
그러나, 본 실시예에 따라 구현된 제1 로직 스테이지(120)의 제1 풀 다운 회로와 제1 풀 업 회로는 동일한 타입의 트랜지스터로 구현되나, 차단과 도통이 서로 상보적이다. 따라서, 이러한 구성으로부터 정적 소모 전류를 감소시킬 수 있다는 장점이 제공된다.
또한, 제2 로직 스테이지(220)의 입력으로 논리 로우 상태에서 논리 하이 상태로 스윙하는 신호가 제공되면, 제2 로직 스테이지(220)의 출력(B) 신호는 구동 전압(VDD)에서 다이오드 결선된 트랜지스터(222)의 턴 온 전압이 감해진 전압에서 기준 전압(VSS)까지 스윙(swing)할 수 있다. 이에 반하여, 제1 로직 스테이지(120)의 입력으로 논리 하이 상태에서 논리 로우 상태로 스윙하는 신호가 제공되면, 기준 전압(VSS)와 구동 전압(VDD)까지 스윙하는 신호를 출력한다.
따라서, 풀 업 로직 스테이지로 이전 로직 스테이지의 풀 다운 회로를 배치하면, 해당 로직 스테이지의 출력 신호 스윙 폭의 손실을 줄일 수 있으며, 그로부터 노이즈 마진의 손실을 줄일 수 있다.
도 2(A)와 도 2(C)를 참조하면, 제1 로직 스테이지(140)와 제2 로직 스테이지(240)가 모두 P 타입 트랜지스터로 이루어진 인버터인 경우에, 제1 풀 업 회로는 제2 로직 스테이지(240)의 출력(B)을 입력받는 P 타입 트랜지스터(124)일 수 있다. 제2 풀 다운 회로는 제2 로직 스테이지(240)의 출력 노드를 풀 다운하는 다이오드 결선된 트랜지스터(214)로 구현될 수 있다. 도시되지 않은 다른 실시예에 의하면 제2 풀 다운 회로는 저항일 수 있다. 도시되지 않은 다른 실시예에서, 제2 풀 다운 회로는 이전 로직 스테이지의 풀 업 회로일 수 있으며, 이러한 경우에는 P 타입 트랜지스터를 포함할 수 있다. 제1 풀 다운 회로는 제2 풀 업 회로와 동일할 수 있다.
나아가, 제2 풀 다운 회로는 반전된 입력이 제공되며, 제 2 풀 업 회로의 드 모르간의 법칙(De Morgan's laws)에 따른 논리를 구현하는 P 타입 트랜지스터로 구현될 수 있다.
도 2(C)로 예시된 의사 상보성 로직 네트워크(12)의 입력으로 논리 하이상태의 신호가 제공되면 제2 풀 업 회로인 P 타입 트랜지스터(224)가 차단된다. 그러나, 제2 로직 스테이지(220)의 출력(B)으로는 다이오드 결선된 트랜지스터(214)에 의하여 논리 로우 상태의 신호가 제공된다.
논리 로우 상태의 신호를 제공받은 제1 풀 업 회로인 P 타입 트랜지스터(124)는 도통되고 논리 하이 상태의 신호(A)가 제공된 제1 풀 다운 회로인 P 타입 트랜지스터(114)는 차단되므로, 제1 로직 스테이지(140)의 출력(O)으로는 논리 하이 상태의 신호가 제공된다.
반대로, 제2 로직 스테이지(220)의 입력(A)으로 논리 로우 상태의 신호가 제공되면 제2 풀 업 회로인 P 타입 트랜지스터(224)가 도통되어 제2 로직 스테이지(220)의 출력(B)으로는 논리 하이 상태의 신호가 제공된다. 또한, 제1 풀 업 회로인 P 타입 트랜지스터(124)도 논리 하이 상태의 신호(B)를 제공받아 차단되나, 논리 로우 상태의 신호(A)를 제공받은 제1 풀 다운 회로인 P 타입 트랜지스터(114)가 도통되므로 제1 로직 스테이지(120)는 논리 로우 상태의 신호(O)를 출력한다.
종래 기술과 같이 다이오드 결선된 트랜지스터(214)를 이용하는 제2 로직 스테이지에 입력(A)으로 논리 로우 상태의 신호가 제공되면 P 타입 트랜지스터(224)는 도통되므로, 다이오드 결선된 트랜지스터(214)를 통하여 기준 전압 레일(VSS)로 전류를 흘릴 수 있어 정적 전류 소모가 발생한다.
그러나, 본 실시예에 의한 제1 로직 스테이지에서, 제1 풀 다운 회로와 제1 풀 업 회로는 동일한 타입의 트랜지스터로 구현되나, 차단과 도통이 서로 상보적인 것을 알 수 있다. 따라서, 이러한 구성으로부터 정적 소모 전류를 감소시킬 수 있다는 장점이 제공된다.
나아가, 입력(A)으로 논리 하이 상태와 논리 로우 상태가 교번하는 신호가 제공되는 경우에, 다이오드 결선된 P 타입 트랜지스터를 이용하는 제2 로직 스테이지(240)는 공급 전압(VDD)에서 기준 전압(VSS) 보다 다이오드 결선된 P 타입 트랜지스터의 턴 온 전압만큼 상승한 전압까지 밖에 스윙하는 신호를 출력하지 못한다.
이에 반하여 풀 다운 로직 스테이지로 이전 로직 스테이지의 풀 업 회로를 배치하면 제1 풀 업 회로와 제1 풀 다운 회로는 상보적으로 동작하므로 정적인 전류 소모는 없다. 나아가, 입력으로 논리 하이 상태에서 논리 로우 상태로 스윙하는 신호가 제공되는 경우에, 제1 로직 스테이지의 출력전압은 기준 전압(VSS)와 구동 전압(VDD)까지 스윙할 수 있다. 따라서, 전력 소모를 감소시킬 수 있고, 해당 로직 스테이지의 출력 신호 스윙 폭의 손실을 줄일 수 있으며, 그로부터 노이즈 마진의 손실을 줄일 수 있다.
도 3은 본 실시예에 의한 의사 상보성 로직 네트워크의 게이트 레벨 회로도이고, 도 4는 N 타입 트랜지스터를 이용하는 의사 상보성 로직 네트워크의 트랜지스터 레벨 회로도이며, 도 5는 P 타입 트랜지스터를 이용하는 의사 상보성 로직 네트워크의 트랜지스터 레벨 회로도이다.
도 3과 도 4를 참조하면, 예시된 의사 상보성 로직 네트워크의 제2 로직 스테이지(220a)는 입력으로 C, D 신호를 제공받고 A 신호를 출력하는 부정 논리곱(NAND) 게이트이고, 제3 로직 스테이지(220b)는 입력으로 E, F 신호를 제공받고 B 신호를 출력하는 부정 논리곱(NAND) 게이트이며, 제2 로직 스테이지(220a)의 출력 신호 A와 제3 로직 스테이지(220b)의 출력 신호 B를 제공받아 출력 신호(O)를 출력하는 부정 논리곱(NAND) 게이트가 제1 로직 스테이지(120)이다.
제2 로직 스테이지(220a) 및 제3 로직 스테이지(220b)는 각각 부정 논리곱(NAND) 게이트를 N 타입 트랜지스터 로직으로 구현한 풀 다운 회로(212a, 212b)와, 풀 업 회로(222a, 222b)를 포함한다. 위에서 설명된 바와 같이 풀 업 회로(222a, 222b)는 다이오드 결선된 트랜지스터, 저항 및 N 타입 트랜지스터 및 반전된 입력이 제공되며, 제 2 풀 다운 회로의 드 모르간의 법칙(De Morgan's laws)에 따른 논리를 구현하는 N 타입 트랜지스터를 포함할 수 있다.
2 입력 부정 논리곱(NAND)의 진리표(truth table)은 아래의 표 1과 같다.
Input A Input B Output
0 0 1
0 1 1
1 0 1
1 1 0
(0: 논리 로우, 1: 논리 하이)즉, 두 입력들이 모두 논리 하이 상태인 경우에는 논리 로우가 출력되며, 두 입력들 중 어느 하나라도 논리 로우인 경우에는 논리 하이 상태의 신호가 출력된다. 이러한 부정 논리곱(NAND) 함수는 도 4로 예시된 것과 같이 제2 로직 스테이지(220a) 및 제3 로직 스테이지(220b)의 풀 업 회로와 두 개의 N 타입 트랜지스터를 직렬로 연결하여 N 타입 트랜지스터 로직으로 구현할 수 있다.
각각의 풀 다운 회로(212a, 212b)에서 직렬로 연결된 두 트랜지스터 중 어느 하나라도 논리 로우 입력이 제공되면 출력 노드와 기준 전압 레일(VSS)와의 연결은 차단되며, 풀 업 회로에 의하여 논리 하이 상태의 신호가 출력된다. 직렬로 연결된 두 트랜지스터 모두에 논리 하이 입력이 제공되면 두 트랜지스터는 모두 도통되어 논리 로우 상태의 신호가 출력된다.
부정 논리곱(NAND) 게이트는 도 5의 제2 로직 스테이지(240a) 및 제3 로직 스테이지(240b)와 같이 P 타입 트랜지스터 로직으로 구현될 수 있다. 입력이 제공되는 풀 업 회로(224a, 224b)로 P 타입 트랜지스터들을 병렬로 연결하고 풀 다운 회로(214a, 214b)와 연결한다. 풀 업 회로에서 병렬로 연결된 P 타입 트랜지스터들 중 어느 하나라도 논리 로우 입력이 제공되면 해당 트랜지스터는 도통되므로 풀 업 회로에 의하여 논리 하이 상태의 신호가 출력된다. 즉, 부정 논리곱(NAND) 함수는 입력이 제공되는 P 타입 트랜지스터들을 병렬로 연결한 P 타입 트랜지스터 로직으로 구현할 수 있다.
다시 도 3 및 도 4를 참조하면, 제1 로직 스테이지(120)의 풀 업 회로(122)는 제1 로직 스테이지(120)의 함수를 구현하도록 풀 다운 회로(212a)와 동일한 회로(122a)와 풀 다운 회로(212b)와 동일한 회로(122b)를 P 타입 트랜지스터 로직으로 연결한다. 즉, 제1 로직 스테이지(120)의 부정 논리곱(NAND) 함수의 풀 업 회로(122)는 회로(122a)와 회로(122b)가 병렬로 연결된 P 타입 트랜지스터 로직으로 구현될 수 있다.
제1 로직 스테이지(120)의 도시된 구성의 의사 상보성 로직 네트워크 진리표는 아래의 표 2와 같다.
Figure PCTKR2019017283-appb-T000001
(0: 논리 로우, 1: 논리 하이)
표 2, 도 3 및 도 4를 참조하면, 제1 로직 스테이지(120)에서 풀 업 회로(122)와 풀 다운 회로(112)가 모두 도통되는 경우는 없다. 풀 다운 회로(112)가 도통되어 출력(O)로 논리 로우 신호가 제공되는 경우에는 A, B 신호가 모두 논리 하이 이어야 한다. 제2 로직 스테이지(220a)의 출력인 A 신호가 논리 하이이기 위하여는 제2 로직 스테이지(220a)의 풀 다운 회로(212a)가 차단되어야 한다. 마찬가지로, 제3 로직 스테이지(220b)의 출력인 B 신호가 논리 하이이기 위하여는 제3 로직 스테이지(220b)의 풀 다운 회로(212b)가 차단되어야 한다.
따라서, 풀 다운 회로(212a)와 동일한 회로(122a)와 풀 다운 회로(212b)와 동일한 회로(122b)가 부정 논리곱 함수를 구현하도록 PMOS 로직으로 연결된 제1 풀 업 회로(122)는 차단되므로 신호 A, B가 논리 하이인 경우에 풀 업 회로(122)는 도통되지 않는다.
제1 로직 스테이지(120)에서 풀 업 회로(122)와 풀 다운 회로(112)가 모두 차단되는 경우는 없다. 풀 다운 회로(112)가 차단되어 출력(O)로 논리 하이 신호가 제공되는 경우에는 A, B 신호 중 적어도 하나가 논리 로우 이어야 한다. 제2 로직 스테이지(220a)의 출력인 A 신호가 논리 로우이기 위하여는 제2 로직 스테이지(220a)의 풀 다운 회로(212a)가 도통되어야 한다. 마찬가지로, 제3 로직 스테이지(220b)의 출력인 B 신호가 논리 로우이기 위하여는 제3 로직 스테이지(220b)의 풀 다운 회로(212b)가 도통되어야 한다.
따라서, A, B 신호 중 적어도 하나가 논리 로우인 경우에, 제1 풀 업 회로(122)에서 부정 논리곱 함수를 구현하도록 PMOS 로직으로 연결된 풀 다운 회로(212a)와 동일한 회로(122a)와 풀 다운 회로(212b)와 동일한 회로(122b)는 적어도 하나가 도통되어 제1 로직 스테이지는 출력으로 논리 하이 신호를 제공되며, 차단되지 않는다.
위의 두 경우를 살펴보면 제1 로직 스테이지(120)의 풀 업 회로(122)와 풀 다운 회로(112)는 비록 서로 동일한 타입의 트랜지스터이나, 서로 상보적으로 동작하는 것을 알 있다.
도 3과 도 5를 참조하면, 의사 상보성 로직 네트워크(12)는 P 타입 트랜지스터로 구현될 수 있다. 제2 로직 스테이지(240a) 및 제3 로직 스테이지(240b)는 풀 다운 회로(214a, 214b)와 부정 논리곱(NAND) 게이트를 P 타입 트랜지스터 로직으로 구현한 풀 업 회로(224a, 224b)를 포함한다. 위에서 설명된 바와 같이 풀 다운 회로(214a, 214b)는 다이오드 결선된 트랜지스터, 저항 및 P 타입 트랜지스터 및 반전된 입력이 제공되며, 제2 풀 업 회로의 드 모르간의 법칙(De Morgan's laws)에 따른 논리를 구현하는 P 타입 트랜지스터를 포함할 수 있다. 상기한 구현예는 본 실시예에 의한 의사 상보성 로직 네트워크에 걸쳐 적용될 수 있다.
상기한 표 1을 참조하면, 2 입력 부정 논리곱 함수에서 두 입력들 중 어느 하나라도 논리 로우인 경우에는 논리 하이 상태의 신호가 출력되므로, 부정 논리곱(NAND) 함수를 구현하도록 두 개의 P 타입 트랜지스터를 병렬로 연결하여 제1 로직 스테이지(124), 제2 로직 스테이지(240a), 제3 로직 스테이지(240b)에서 각각의 풀 업 회로(124, 224a, 224b)를 구현할 수 있다.
제1 로직 스테이지(140)의 풀 다운 회로(114)는 제2 로직 스테이지(240a)의 풀 업 회로(224a)와 동일한 회로(114a), 제3 로직 스테이지(240b)의 풀 업 회로(224b)와 동일한 회로(114b)를 부정 논리곱(NAND) 함수를 구현하도록 N 타입 트랜지스터 로직으로 연결된다.
본 실시예에 의한 제1 로직 스테이지(140)에 포함된 풀 업 회로(124) 및 풀 다운 회로(114)는 상보적으로 동작한다.
일 실시예로, 제1 로직 스테이지(140)의 풀 업 회로(124)가 공급 전압 레일(VDD)와 도통된 경우, 신호 A, B 중 적어도 하나가 논리 로우이어야 한다. 따라서, 신호 C 및 D 가 모두 논리 하이이거나 및/또는 신호 E 및 F 가 모두 논리 하이이어야 한다. 따라서, 신호 C 및 D 가 모두 논리 하이이면 제1 로직 스테이지(140)의 풀 다운 회로(114a)는 차단되며, E 및 F 가 모두 논리 하이이면 풀 다운 회로(114b)가 차단되므로, 풀 업 회로(124)와 풀 다운 회로(114)가 동시에 도통되는 경우는 발생하지 않는다.
다른 실시예에서, 제1 로직 스테이지(140)의 풀 업 회로(124)가 차단된 경우, 신호 A, B 모두 논리 하이이어야 한다. 따라서, 신호 C 및 D 가 중 어느 하나가 논리 로우이어야 하며, 신호 E 및 F 가 중 어느 하나가 논리 로우이어야 한다. 따라서, 신호 C 및 D 중 어느 하나가 논리 로우이고, 신호 E 및 F 중 어느 하나가 논리 로우이면 제1 로직 스테이지(140)의 풀 다운 회로(114a)는 도통되며, 풀 다운 회로(114b)도 도통된다. 따라서, 풀 업 회로(124)와 풀 다운 회로(114)가 동시에 차단되는 경우는 발생하지 않는다. 따라서, 본 실시예에 의한 제1 로직 스테이지(140)에 포함된 풀 업 회로(124) 및 풀 다운 회로(114)는 상보적으로 동작한다.
위에서 설명된 바와 같이 본 실시예에 의한 의사 상보성 로직 네트워크로 구현된 제1 스테이지는 풀 업 회로와 풀 다운 회로가 서로 상보적으로 동작하여 정적 소모 전력을 감소시킬 수 있다. 또한, 풀 업 회로와 풀 다운 회로에서 스윙폭을 제한할 수 있는 다이오드 결선된 소자를 포함하지 않으므로 노이즈 마진의 열화를 막을 수 있다.
도 6은 본 실시예에 의한 의사 상보성 로직 네트워크로 임의의 컴비네이셔널 로직을 구현한 경우의 게이트 레벨 회로도이며, 도 7은 도 6의 컴비네이셔널 로직을 N 타입 트랜지스터로 구현한 경우의 트랜지스터 레벨 회로도이다. 도 6 및 도 7을 참조하면, 본 실시예의 상보성 로직 네트워크(11)의 제1 로직 스테이지(120)는 2 입력 부정 논리곱(NAND) 게이트이며, 2 입력 부정 논리곱(NAND) 게이트에 입력을 제공하는 인버터가 제2 로직 스테이지(220a)이고, 부정 논리곱(NOR) 게이트가 제3 로직 스테이지(220b)이다.
제3 로직 스테이지(220b)의 풀 다운 회로(212b)는 N 타입 트랜지스터 로직에 따라 두 개의 N 타입 트랜지스터로 2 입력 부정 논리합(NOR) 함수를 구현하도록 병렬로 연결된다. 또한, 제2 로직 스테이지(220a)의 풀 다운 회로(212a)는 N 타입 트랜지스터의 입력(~B)으로 논리 하이 신호가 제공되면 도통되어 논리 로우 신호를 출력하여 인버터를 구현한다.
제1 로직 스테이지(120)의 풀 업 회로(122)는 부정 논리곱(NAND) 함수를 구현하도록 P 타입 트랜지스터 로직으로 연결된 제2 로직 스테이지(220a)의 풀 다운 회로(212a)와 동일한 회로(122a)와 제3 로직 스테이지(220b)의 풀 다운 회로(212b)와 동일한 회로(122b)를 포함한다.
부정 논리곱(NAND) 함수를 구현하는 P 타입 트랜지스터 로직은 P 타입 트랜지스터들을 병렬로 연결하는 것이다. 따라서, 제1 로직 스테이지(120)의 풀 업 회로(122)는 병렬로 연결된 두 개의 N 타입 트랜지스터들(122b)와 N 타입 트랜지스터(122a)를 포함한다.
본 실시예에 의한 의사 상보성 로직 네트워크(11)에 포함된 풀 업 회로(120) 및 풀 다운 회로(112)도 마찬가지로 상보적으로 동작한다. 일 실시예로, 풀 다운 회로(112)가 도통되면, 신호 A 및 B가 모두 논리 하이이어야 한다. 신호 A가 논리 하이인 경우에는 신호 C 및 D가 모두 논리 로우 이여야 하며, 그에 따라 풀 업 회로(122b)는 차단된다. 신호 B가 논리 하이인 경우에는 신호 ~B가 논리 로우이어야 하며, 그에 따라 풀 업 회로(122a)도 차단된다. 따라서, 풀 다운 회로(112)가 도통되면 풀 업 회로(122)는 차단된다.
다른 실시예로, 풀 다운 회로(112)가 차단되기 위하여는 신호 A 또는 B 중 어느 하나가 논리 로우이어야 한다. 신호 A가 논리 로우이기 위하여는 신호 C 및 D 중 적어도 어느 하나가 논리 하이어야 한다. 따라서, 풀 업 회로(122b)의 N 타입 트랜지스터 중 어느 하나가 도통되어야 한다. 신호 B가 논리 로우이기 위하여는 신호 ~B가 논리 하이어야 한다. 따라서, 풀 업 회로(122a)는 도통된다.
일 실시예로, 복수의 스테이지들이 캐스케이드로 연결되는 경우에는 트랜지스터의 문턱 전압(threshold voltage)에 의하여 전파되는 신호의 크기가 열화되는 경우가 있을 수 있다. 각 스테이지에 포함된 트랜지스터들의 문턱 전압을 0으로 조절하여 전파되는 신호 열화를 방지할 수 있다. 다른 예로, 적어도 한 스테이지 마다 신호 회복 스테이지를 부가하여 신호의 크기를 회복(recover)할 수 있다.
일 예로, N 타입 트랜지스터로 각 스테이지를 설계하는 경우에는 적어도 한 스테이지 마다 신호 회복 스테이지를 배치할 수 있으며, 신호 회복 스테이지에서는 이전 스테이지 및/또는 이후 스테이지의 공급 전압(VDD)보다 큰 전압이 제공되어 문턱 전압에 의한 신호 열화를 상쇠할 수 있다. 다른 예로, P 타입 트랜지스터로 각 스테이지를 설계하는 경우에 신호 회복 스테이지에서는 이전 스테이지 및/또는 이후 스테이지의 기준 전압(VSS)보다 낮은 기준 전압이 제공되어 문턱 전압에 의한 신호 열화를 상쇠할 수 있다.
위에서 살펴본 바와 같이 본 실시예에 의한 임의의 논리 게이트에 대한 의사 상보성 로직 네트워크(11)에 포함된 풀 업 회로(122) 및 풀 다운 회로(112)는 서로 상보적으로 동작하는 것을 확인할 수 있다.
따라서, 종래 기술에서 풀 다운 회로가 도통되는 경우에 공급 전원 레일에서 풀 업 회로, 풀 다운 회로를 관통하여 기준 전압 레일로 흐르는 전류를 감소시킬 수 있으며, 그로부터 전력 소모를 감소시킬 수 있다는 효과가 제공되며, 나아가, 노이즈 마진 특성을 향상시킬 수 있다는 장점이 제공된다.
모의실험 결과
도 8은 본 실시예에 의한 N 타입 트랜지스터 인버터-인버터의 의사 상보성 로직 네트워크의 컴퓨터 모의 실험(simulation) 결과들이다. 도 8(A)는 입력 전압-출력 전압의 특성을 나타낸다. 도 8(A)를 참조하면, 실선으로 도시된 본 실시예에 의한 의사 상보성 로직 네트워크의 특성 곡선이 종래 기술에 비하여 교차점을 기준으로 한 대칭성이 높으며, 하이 입력/로우 입력으로 인식하는 범위가 넓은 것을 확인할 수 있다.
도 8(B)는 구형파 입력에 따른 천이 응답을 나타낸다. 도 8(B)를 참조하면, 실선으로 도시된 본 실시예에 의한 의사 상보성 로직 네트워크의 특성 곡선을 살펴보면 입력 신호에 따라 급격하게 상승 및 하강하는 것을 확인할 수 있다. 또한 점선, 파선으로 도시된 종래 기술은 상순한 바와 같이 스윙폭 제한이 발생하는 것을 알 수 있다. 그러나, 실선으로 도시된 본 실시예는 스윙폭 제한이 발생하지 않는 것을 확인할 수 있다.
도 8(C)는 구형파 입력이 제공된 상태에서의 소모 전류를 나타낸다. 도 8(C)를 참조하면, 점선, 파선으로 도시된 종래 기술은 출력하는 논리 값에 따라 478nA, 2749nA 까지 소모 전류가 상승하며, 평균적으로 238nA, 1384nA에 이른다. 그러나, 본 실시예에 따르면 정적 소모 전류는 4.5 nA이고, 평균 소모 전류는 12.11nA에 불과하다. 종래 기술과 정적 소모 전류를 대비하여 파악하면, 본 기술의 정적 소모 전류는 종래 기술 대비 0.16%에 불과한 수준이다.
도 9는 본 실시예에 의한 N 타입 트랜지스터 의사 상보성 로직 네트워크의 컴퓨터 모의 실험(simulation) 결과들이다. 제1 로직 스테이지, 제2 로직 스테이지 및 제3 로직 스테이지는 N 타입 트랜지스터로 구현된 부정 논리곱(NAND)게이트들이다. 도 9(A)는 입력에 따른 천이 응답을 나타낸다. 도 9(A)는 본 실시예와 종래 기술의 천이 응답(transient response)을 도시한 도면이다. 점선, 파선으로 도시된 종래 기술의 응답을 살펴보면 다이오드 결선된 트랜지스터의 턴 온 전압에 의한 스윙폭 제한이 발생하는 것을 알 수 있다. 그러나, 실선으로 도시된 본 실시예는 스윙폭 제한이 발생하지 않는 것을 확인할 수 있다.
도 9(B)는 입력이 제공된 상태에서의 소모 전류를 나타낸다. 도 9(B)를 참조하면, 점선, 파선으로 도시된 종래 기술은 정적 소모 전류가 461nA, 2810nA에 이른다. 그러나, 본 실시예는 CMOS 인버터와 같이 풀 업회로와 풀 다운 회로의 동작이 교번 동작하는 순간에 스파이크 형태의 전류가 흐를 뿐이며, 정적 소모 전류는 14.6nA에 불과하다. 종래 기술과 소모 전류를 대비하여 파악하면, 본 기술의 소모 전류는 종래 기술 대비 0.52%에 불과한 수준이다.
위에서 살펴본 바와 같이 본 실시예에 따른 의사 상보성 로직 네트워크에 의하면 출력 신호의 스윙폭이 제한되지 않아 노이즈 마진 특성이 열화되지 않으며, 종래 기술 대비 정적 소모 전력을 감소시킬 수 있다는 장점이 제공된다.
본 발명에 대한 이해를 돕기 위하여 도면에 도시된 실시 예를 참고로 설명되었으나, 이는 실시를 위한 실시예로, 예시적인 것에 불과하며, 당해 분야에서 통상적 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위에 의해 정해져야 할 것이다.
상기에 기재되어 있음.

Claims (16)

  1. N 타입 트랜지스터의 제1 풀 업 회로(pull up circuit)와 제1 풀 다운 회로(pull down circuit)를 포함하는 제1 로직 스테이지 및
    제2 풀 업 회로와 N 타입 트랜지스터의 제2 풀 다운 회로를 포함하는 제2 로직 스테이지를 포함하며,
    상기 제2 로직 스테이지의 출력 신호는 상기 제1 풀 다운 회로의 입력으로 제공되며,
    상기 제1 풀 업 회로는 상기 제2 풀 다운 회로를 포함하는 의사 상보성 로직 네트워크.
  2. 제1항에 있어서,
    상기 제1 풀 업 회로와 상기 제2 풀 다운 회로는 동일한 신호가 입력되는 의사 상보성 로직 네트워크.
  3. 제1항에 있어서,
    상기 제1 풀 다운 회로는 N 타입 트랜지스터를 포함하며,
    상기 제1 풀 다운 회로에 포함된 N 타입 트랜지스터는 상기 제1 로직 스테이지의 함수를 구현하도록 N 타입 트랜지스터 로직으로 연결된 의사 상보성 로직 네트워크.
  4. 제1항에 있어서,
    상기 의사 상보성 로직 네트워크는
    제3 풀 업 회로와 N 타입 트랜지스터의 제3 풀 다운 회로를 포함하는 제3 로직 스테이지를 더 포함하며,
    상기 제1 풀 업 회로에 포함되어 상기 제2 풀 다운 회로 및 상기 제3 풀 다운 회로는 상기 제1 로직 스테이지의 함수를 구현하도록 P 타입 트랜지스터 로직으로 연결된 의사 상보성 로직 네트워크.
  5. 제4항에 있어서,
    상기 제3 로직 스테이지의 출력 신호는 상기 제1 풀 다운 회로에 입력으로 제공되는 의사 상보성 로직 네트워크.
  6. 제1항에 있어서,
    상기 의사 상보성 로직 네트워크는
    각각 N 타입 트랜지스터의 풀 다운 회로를 포함하는 복수의 로직 스테이지들을 더 포함하며,
    복수의 상기 N 타입 트랜지스터의 풀 다운 회로들 각각 및 제2 풀 다운 회로는 상기 제1 로직 스테이지의 함수를 구현하도록 P 타입 트랜지스터 로직으로 연결되어 상기 제1 풀 업 회로에 포함된 의사 상보성 로직 네트워크.
  7. 제1항에 있어서,
    상기 제2 풀 업 회로는,
    N 타입 트랜지스터, 다이오드 결선된 N 타입 트랜지스터 및 저항 중 어느 하나를 포함하는 의사 상보성 로직 네트워크.
  8. 제1항에 있어서,
    상기 N 타입 트랜지스터들은
    유기물 트랜지스터 및 박막 트랜지스터 중 어느 하나를 포함하는 의사 상보성 로직 네트워크.
  9. P 타입 트랜지스터의 제1 풀 다운 회로(pull down circuit)와 제1 풀 업 회로(pull up circuit)를 포함하는 제1 로직 스테이지 및
    제2 풀 다운 회로와 P 타입 트랜지스터의 제2 풀 업 회로를 포함하는 제2 로직 스테이지를 포함하며,
    상기 제2 로직 스테이지의 출력 신호는 상기 제1 풀 업 회로의 입력으로 제공되며,
    제1 풀 다운 회로는 상기 제2 풀 업 회로를 포함하는 의사 상보성 로직 네트워크.
  10. 제9항에 있어서,
    상기 제1 풀 다운 회로와 상기 제2 풀 업 회로는 동일한 신호가 입력되는 의사 상보성 로직 네트워크.
  11. 제9항에 있어서,
    상기 제1 풀 업 회로는 P 타입 트랜지스터를 포함하며,
    상기 제1 풀 업 회로에 포함된 P 타입 트랜지스터는 P 타입 트랜지스터 로직으로 연결된 의사 상보성 로직 네트워크.
  12. 제9항에 있어서,
    상기 의사 상보성 로직 네트워크는
    제3 풀 다운 회로와 P 타입 트랜지스터의 제3 풀 업 회로를 포함하는 제3 로직 스테이지를 더 포함하며,
    상기 제2 풀 업 회로 및 상기 제3 풀 업 회로는 상기 제1 로직 스테이지의 함수를 구현하도록 N 타입 트랜지스터 로직으로 연결되어 상기 제1 풀 다운 회로에 포함된 의사 상보성 로직 네트워크.
  13. 제12항에 있어서,
    상기 제3 로직 스테이지의 출력 신호는 상기 제1 풀 업 회로에 입력으로 제공되는 의사 상보성 로직 네트워크.
  14. 제9항에 있어서,
    상기 의사 상보성 로직 네트워크는
    각각 P 타입 트랜지스터의 풀 업 회로를 포함하는 복수의 로직 스테이지들을 더 포함하며,
    복수의 상기 P 타입 트랜지스터의 풀 업 회로들 각각 및 제2 풀 업 회로는 상기 제1 로직 스테이지의 함수를 구현하도록 N 타입 트랜지스터 로직으로 연결되어 상기 제1 풀 다운 회로에 포함된 의사 상보성 로직 네트워크.
  15. 제9항에 있어서,
    상기 제2 풀 다운 회로는,
    P 타입 트랜지스터, 다이오드 결선된 P 타입 트랜지스터 및 저항 중 어느 하나를 포함하는 의사 상보성 로직 네트워크.
  16. 제9항에 있어서,
    상기 P 타입 트랜지스터들은
    유기물 트랜지스터 및 박막 트랜지스터 중 어느 하나를 포함하는 의사 상보성 로직 네트워크.
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