WO2018221780A1 - 동시 스위칭 잡음을 제거하는 송신기 및 이에 있어서 데이터 전송 방법 - Google Patents

동시 스위칭 잡음을 제거하는 송신기 및 이에 있어서 데이터 전송 방법 Download PDF

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WO2018221780A1
WO2018221780A1 PCT/KR2017/006826 KR2017006826W WO2018221780A1 WO 2018221780 A1 WO2018221780 A1 WO 2018221780A1 KR 2017006826 W KR2017006826 W KR 2017006826W WO 2018221780 A1 WO2018221780 A1 WO 2018221780A1
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data
bits
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유창식
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한양대학교 산학협력단
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    • H04L25/497—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems by correlative coding, e.g. partial response coding or echo modulation coding transmitters and receivers for partial response systems

Definitions

  • the present invention relates to a transmitter for removing simultaneous switching noise and a data transmission method in the same.
  • a transmitter with a differential output structure is used.
  • the differential output structure has a large power consumption compared to a single output structure and requires twice the signal lines.
  • a problem arises in that the number of chip pins increases and the area and cost increase.
  • the present invention provides a transmitter and a data transmission method in which a low cost, small area and simultaneous switching noise can be eliminated.
  • a transmitter includes an encoder for converting two levels (1 and 0) of input data into three levels (+1, 0, -1); And an output unit for outputting data converted by the encoder, wherein the encoder adds one bit to the input data to set the number of bits corresponding to logic 1 to an even number.
  • “+1" and “-1” corresponding to the logic 1 are alternately arranged so that the level “+1", “0” and “so that the current flowing through the power line or the ground line is constant regardless of the input data.
  • a specific correlation is established between currents or voltages corresponding to at least two levels of -1 ".
  • a transmitter includes an encoder for converting input data of two levels (1 and 0) into data of three levels (+1, 0, -1); And an output unit for outputting data converted by the encoder, wherein the encoder adds one bit to the input data to set the number of bits corresponding to logic 1 to an even number.
  • a particular correlation is established between currents or voltages corresponding to at least two levels of 1 ".
  • a transmitter includes an encoder for converting input data of two levels (1 and 0) into data of three levels (+0, 1, -0); And an output unit for outputting data converted by the encoder, wherein the encoder adds one bit to the input data to set the number of bits corresponding to logic 0 to an even number.
  • “+0" and “-0” corresponding to the logic 0 are alternately arranged so that the level “+0", “1” and “so that the current flowing through the power line or the ground line is constant regardless of the input data.
  • a particular correlation is established between currents or voltages corresponding to at least two levels of -0 ".
  • a transmitter includes: an encoder for converting input data of first levels into data of second levels; And an output unit for outputting data converted by the encoder, wherein the encoder adds one bit to the input data to set the number of specific logics to an even number.
  • the number of the second levels is greater than the number of the first levels, and the second levels corresponding to the specific logic are arranged in the same number of bits and the current change value flowing through the power line or the ground line becomes zero.
  • a specific correlation is established between the currents or voltages corresponding to the two levels.
  • a data transmission method in a transmitter includes converting input data of two levels (1 and 0) into data of three levels (+1, 0, -1); And outputting the converted data.
  • one bit is added to the input data so that the number of bits corresponding to logic 1 is even.
  • Levels " + 1 ", " 0 “ and “ -1 “ are arranged such that " + 1 " and “ -1 " corresponding to logic 1 are constant and current flowing through a power line or a ground line is constant regardless of the input data. Particular correlation is established between the currents or voltages corresponding to at least two levels.
  • a data transmission method in a transmitter includes converting input data of two levels (1 and 0) into data of three levels (+0, 1, -0); And outputting the converted data.
  • one bit is added to the input data to make the number of bits corresponding to logic 0 even.
  • Levels "+0", “1” and “-0” are arranged such that "+0" and "-0" corresponding to the logic 0 are alternately arranged so that the current flowing through the power line or the ground line is constant regardless of the input data.
  • Particular correlation is established between the currents or voltages corresponding to at least two levels.
  • FIG. 1 is a block diagram schematically illustrating a structure of a transmitter for explaining a concept of a high speed data transmission technology according to an embodiment of the present invention.
  • FIGS. 2 and 3 are diagrams illustrating examples of the high speed data transmission technique of the present invention.
  • FIG. 5 is a diagram illustrating an operation of an encoder according to an embodiment of the present invention.
  • FIG. 6 shows a circuit structure of three levels.
  • FIG. 7 is a diagram illustrating a data transmission process according to an embodiment of the present invention.
  • FIG. 8 is a circuit diagram illustrating a decoder in a receiver according to an embodiment of the present invention.
  • 9 to 11 show simulation results of the present invention (BASES) and the prior art (DBI) at 6 ms, 8 ms and 10 ms.
  • the present invention is directed to a single output transmitter and high speed data transmission technology in which low cost and small area can be realized while reducing simultaneous switching noise.
  • the high speed data transfer technique of the present invention can reduce the simultaneous switching noise by keeping the amount of current flowing through the power line and the ground line irrespective of the input data pattern.
  • the high speed data transfer technique of the present invention adds one bit to the input data, makes the number of bits corresponding to logic 1 even and adds "+1" and "-1" corresponding to logic one. Alternating can eliminate simultaneous switching noise. In this case, the signal line increases by one, but the data rate can increase significantly.
  • the high speed data transmission technology of the present invention is applicable to all interfaces for transmitting data, and for example, the high speed data transmission technology is used between a memory (for example, high bandwidth memory (HBM) memory) and a control chip for controlling the memory. It can be used for data transmission at an interface, an interface between displays, and the like.
  • a memory for example, high bandwidth memory (HBM) memory
  • HBM high bandwidth memory
  • the interface between the conventional memory and the control chip uses a single ended structure, simultaneous switching noise is generated, resulting in a low data rate.
  • the interface between displays used a differential output structure to eliminate simultaneous switching noise, such a structure requires a double signal line. As a result, the transmitter was forced to be implemented at high cost and large area.
  • the high speed data transmission technique of the present invention adds only one signal line, thereby eliminating simultaneous switching noise with low cost and small area.
  • FIG. 1 is a block diagram schematically illustrating a structure of a transmitter for explaining a concept of a high speed data transmission technology according to an embodiment of the present invention
  • FIGS. 2 and 3 illustrate examples of the high speed data transmission technology of the present invention. It is one figure.
  • the transmitter of the present embodiment includes an encoder (data converter 100) and an output 102.
  • the encoder 100 adds one bit to two levels of input data and converts the data into three levels of data.
  • the encoder 100 may convert input data consisting of "1" and “0” into data including "+1", “0", and “-1".
  • the encoder 100 makes the total number of bits of " + 1 " and “ -1 " corresponding to logic 1 to be even, and corresponds to " + 1 ", " 0 ", " -1 "
  • a specific correlation can be established between the currents or voltages to be made.
  • 2 and 3 illustrate a process of generating 9 bits of data by adding 1 bit to 8 bits of input data.
  • 2 and 3 illustrate that an additional 1 bit is added as a bit after the last bit of the input data, the additional 1 bit may be arbitrarily added between the bits of the input data or may be added before the first bit of the input data. . That is, as long as the number of bits corresponding to logic 1 can be made even, the insertion position of additional bits is not limited.
  • the output unit 102 outputs the converted data.
  • the transmitter of the present invention adds one bit to two levels of input data and converts it into three levels of data for high-speed data transmission, and the total number of bits of "+1" and “-1” corresponding to logic 1 Alternately arrange "+1" and "-1" while making even.
  • the three levels are set to “+1", "0", and “-1”, but may be set to "+0", "1” and “-0" depending on the design.
  • FIG. 4 is a view showing three levels according to an embodiment of the present invention
  • Figure 5 is a view showing the operation of the encoder according to an embodiment of the present invention
  • 6 is a diagram illustrating a circuit structure of three levels
  • FIG. 7 is a diagram illustrating a data transmission process according to an embodiment of the present invention.
  • three levels for data conversion may be divided into logic high 1 and logic low 0, and logic 1 is divided into levels “+1” and “ ⁇ 1”. That is, the three levels are divided into "+1", "0", and “-1”.
  • the average of the voltage corresponding to "+1” and the voltage corresponding to "-1” is a voltage corresponding to "0”.
  • the difference between the voltage corresponding to "+1” and the voltage corresponding to "0” may be equal to the difference between the voltage corresponding to "-1" and the voltage corresponding to "0".
  • three levels for data conversion may be divided into logic 0 and logic 1, and logic 0 may be divided into “+0” and “-0". That is, the three levels are divided into "+0", "1", and "-0".
  • the average of the voltage corresponding to "+0” and the voltage corresponding to "-0” is a voltage corresponding to "1”.
  • the difference between the voltage corresponding to "+0” and the voltage corresponding to "1” may be equal to the difference between the voltage corresponding to "-0" and the voltage corresponding to "1".
  • the three levels may be set to "+1", "0", "-1" or "+0", "1", "-0".
  • three levels are "+1", "0", and "-1".
  • V DD current is a current flowing through the power line
  • V SS current represents a current flowing through the ground line
  • I VDD + 1 flows from the power supply voltage through the power line
  • I VSS-1 flows to the ground through the ground line
  • I VSS + 1 and I VDD-1 are designed to be zero.
  • encoder 100 outputs D VALUE [8: 0] and D SIGN [8: 0] as shown in FIG. That is, the encoder 100 adds 1 bit to 8 bits to generate 9 bits of data.
  • the encoder 100 converts two levels of input data into three levels of data, alternating “+1” and “-1” while making the number of bits of "+1” and “-1” even. Arrange. As a result, the encoder 100 converts the input data 10110110 into "+ 10-1 + 10-1 + 10-1".
  • the converted circuit structure may have a structure as shown in FIG. 7 according to Table 1.
  • Equation 2 the current flowing through the power line is calculated by Equation 2 below, and the current flowing through the ground line is calculated by Equation 3 below.
  • K is the number of bits of "+1" or "-1" corresponding to logic 1
  • N is the number of bits of the input data.
  • Equation 4 an inductance is formed in the power line and the ground line, and thus the inductance is expressed by Equation 4 below.
  • the current flowing to the power line and the ground line is constant regardless of the input data. That is, the amount of change in the current flowing through the power line or the ground line is zero. As a result, simultaneous switching noise may not occur.
  • the method of designing I VSS + 1 and I VDD-1 to 0 is simple because the structure of the encoder 100 is simple. Therefore, the method of designing I VSS + 1 and I VDD-1 to 0 will be mainly used.
  • the high-speed data transmission technology of the present invention converts the input data of two levels into three levels of data by adding one bit to the input data of two levels, but the number of bits of "+1" and “-1” corresponding to logic 1 is even. Alternately arrange “+1” and “-1” as you create it. In particular, there is a correlation between the currents corresponding to the levels “+1", “0”, "-1” so that the current flowing through the power line or the ground line is constant irrespective of the input data, that is, the amount of current change is zero. Set it.
  • the high speed data transmission technique of the present invention not only eliminates the simultaneous switching noise, but also realizes a low cost and small area transmitter through excellent line efficiency.
  • the correlation between the currents corresponding to "+1", “0”, and “-1” is set.
  • the current flowing through the power line or the ground line is independent of the input data.
  • Correlation may be set between voltages corresponding to "+1", “0", and "-1" so as to be constant.
  • FIG. 8 is a circuit diagram illustrating a decoder in a receiver according to an embodiment of the present invention.
  • the receiver of the present embodiment may include a first comparator 800, a second comparator 802, and an OR gate 804.
  • Data is input to the positive input terminal of the first comparator 800 and the first reference voltage V R1 of the negative input terminal is input.
  • Data is input to the negative input terminal of the first comparator 802 and the second reference voltage V R2 of the positive input terminal is input.
  • the outputs of the first comparator 800 and the second comparator 802 are input to the OR gate 804.
  • the decoder When the decoder is designed in this way, the decoder outputs "1" if the input bit is “+1", “1” even if the input bit is “-1”, and “0” if the input bit is “0". Outputs " As a result, the decoder can recover the input data regardless of the surrounding bits, in particular the previous bits. Of course, additional bits will be removed at the decoder.
  • the encoder 100 of the transmitter has to consider the sign of the neighboring bits to set the sign, but the decoder of the receiver can restore the desired bit without considering the neighboring bit.
  • the delay in the decoder is reduced, and thus the decoding speed can be fast, and as a result, the operating speed of the receiver can be improved.
  • the structure of the decoder can be implemented with a simple circuit structure.
  • FIG. 8 shows an example of a circuit for explaining that a decoder of a receiver can restore desired input data without considering surrounding bits, and the structure of the decoder may be variously modified.
  • FIG. 9 to 11 show simulation results of the present invention (BASES) and the prior art (DBI) at 6 ms, 8 ms and 10 ms, and FIG. 12 shows the application of the invention in the field of displays.
  • FIG. 9 is a simulation result measured at 6 Hz frequency.
  • the eye opening of the present invention (BASES) is wider than the eye opening of the prior art (DBI).
  • the horizontal eye opening of the present invention is 141ps which is much wider than the horizontal eye openings (123ps, 114ps) of the prior arts. That is, using the high speed data transfer technique of the present invention, the data transfer rate is much higher than that of the prior art.
  • FIGS. 10 and 11 measured at 8 kHz and 10 kHz frequencies.
  • the horizontal eye opening of the present invention is 76 ps, almost twice that of the prior art horizontal eye opening 46 ps. That is, using the high speed data transfer technology of the present invention, the data transfer rate can be about twice as high as that of the prior art.
  • the high speed data transfer technique of the present invention can significantly increase the data rate while eliminating simultaneous switching noise while adding only one signal line.
  • the high speed data transmission technique of the present invention adds one signal line but the structure of the encoder and decoder is simple and there is no simultaneous switching noise.
  • the prior art realizes a data rate of 6 Gbps per line with three signal lines, but the high-speed data transmission technique of the present invention uses four signal lines but 12 Gbps. A data rate of can be realized. As a result, a larger size display can be realized at a lower cost as shown in FIG.
  • each component can be identified as a respective process.
  • the process of the above-described embodiment can be easily understood in terms of the components of the apparatus.
  • the technical contents described above may be embodied in the form of program instructions that may be executed by various computer means and may be recorded in a computer readable medium.
  • the computer readable medium may include program instructions, data files, data structures, etc. alone or in combination.
  • Program instructions recorded on the media may be those specially designed and constructed for the purposes of the embodiments, or they may be of the kind well-known and available to those having skill in the computer software arts.
  • Examples of computer-readable recording media include magnetic media such as hard disks, floppy disks, and magnetic tape, optical media such as CD-ROMs, DVDs, and magnetic disks, such as floppy disks.
  • Examples of program instructions include not only machine code generated by a compiler, but also high-level language code that can be executed by a computer using an interpreter or the like.
  • the hardware device may be configured to operate as one or more software modules to perform the operations of the embodiments, and vice versa.

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Abstract

저비용 및 소면적이면서 동시 스위칭 잡음을 제거할 수 있는 송신기 및 이에 있어서 데이터 전송 방법이 개시된다. 상기 송신기는 2 레벨(1 및 0)의 입력 데이터를 3 레벨(+1, 0, -1)의 데이터로 변환하는 인코더 및 상기 인코더에 의해 변환된 데이터를 출력하는 출력부를 포함한다. 여기서, 상기 인코더는 상기 입력 데이터에 1 비트를 추가하여 로직 1에 해당하는 비트 수를 짝수로 맞춘다. 또한, 상기 로직 1에 해당하는 "+1" 및 "-1"이 번갈아 배열되고 상기 입력 데이터와 상관없이 파워 라인 또는 그라운드 라인을 통하여 흐르는 전류가 일정하도록 레벨 "+1", "0" 및 "-1" 중 적어도 2개의 레벨들에 해당하는 전류들 또는 전압들 사이에 특정 상관 관계가 설정된다.

Description

동시 스위칭 잡음을 제거하는 송신기 및 이에 있어서 데이터 전송 방법
본 발명은 동시 스위칭 잡음을 제거하는 송신기 및 이에 있어서 데이터 전송 방법에 관한 것이다.
종래 송신기는 인버터 타입 단일 출력 송신기를 이용한다. 즉, 데이터를 전송하기 위하여 데이터 비트당 하나의 신호 라인이 사용되었다. 이 경우, 파워 라인 및 그라운드 라인에 흐르는 전류의 양이 입력 데이터의 패턴에 따라 달랐으며, 그 결과 동시 스위칭 잡음(simultaneous switching noise)이 발생하였다.
이러한 동시 스위칭 잡음을 제거하기 위하여, 차동 출력 구조의 송신기를 사용하였다. 그러나, 차동 출력 구조는 단일 출력 구조에 비하여 큰 파워 소모를 가지며 2배의 신호 라인을 필요로 한다. 결과적으로, 칩 핀의 수가 증가하여 면적과 비용이 증가하는 문제점이 발생하였다.
본 발명은 저비용 및 소면적이면서 동시 스위칭 잡음을 제거할 수 있는 송신기 및 이에 있어서 데이터 전송 방법을 제공하는 것이다.
상기한 바와 같은 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 송신기는 2 레벨(1 및 0)의 입력 데이터를 3 레벨(+1, 0, -1)의 데이터로 변환하는 인코더; 및 상기 인코더에 의해 변환된 데이터를 출력하는 출력부를 포함하며, 상기 인코더는 상기 입력 데이터에 1 비트를 추가하여 로직 1에 해당하는 비트 수를 짝수로 맞춘다. 여기서, 상기 로직 1에 해당하는 "+1" 및 "-1"이 번갈아 배열되고 상기 입력 데이터와 상관없이 파워 라인 또는 그라운드 라인을 통하여 흐르는 전류가 일정하도록 레벨 "+1", "0" 및 "-1" 중 적어도 2개의 레벨들에 해당하는 전류들 또는 전압들 사이에 특정 상관 관계가 설정된다.
본 발명의 다른 실시예에 따른 송신기는 2 레벨(1 및 0)의 입력 데이터를 3 레벨(+1, 0, -1)의 데이터로 변환하는 인코더; 및 상기 인코더에 의해 변환된 데이터를 출력하는 출력부를 포함하며, 상기 인코더는 상기 입력 데이터에 1 비트를 추가하여 로직 1에 해당하는 비트 수를 짝수로 맞춘다. 여기서, 상기 로직 1에 해당하는 "+1" 및 "-1"의 비트 수가 동일하고 파워 라인 또는 그라운드 라인을 통하여 흐르는 전류의 변화값이 0이 되도록 레벨 "+1", "0" 및 "-1" 중 적어도 2개의 레벨들에 해당하는 전류들 또는 전압들 사이에 특정 상관 관계가 설정된다.
본 발명의 또 다른 실시예에 따른 송신기는 2 레벨(1 및 0)의 입력 데이터를 3 레벨(+0, 1, -0)의 데이터로 변환하는 인코더; 및 상기 인코더에 의해 변환된 데이터를 출력하는 출력부를 포함하며, 상기 인코더는 상기 입력 데이터에 1 비트를 추가하여 로직 0에 해당하는 비트 수를 짝수로 맞춘다. 여기서, 상기 로직 0에 해당하는 "+0" 및 "-0"이 번갈아 배열되고 상기 입력 데이터와 상관없이 파워 라인 또는 그라운드 라인을 통하여 흐르는 전류가 일정하도록 레벨 "+0", "1" 및 "-0" 중 적어도 2개의 레벨들에 해당하는 전류들 또는 전압들 사이에 특정 상관 관계가 설정된다.
본 발명의 또 다른 실시예에 따른 송신기는 제 1 레벨들의 입력 데이터를 제 2 레벨들의 데이터로 변환하는 인코더; 및 상기 인코더에 의해 변환된 데이터를 출력하는 출력부를 포함하며, 상기 인코더는 상기 입력 데이터에 1 비트를 추가하여 특정 로직의 수를 짝수로 맞춘다. 여기서, 상기 제 2 레벨들의 수는 상기 제 1 레벨들의 수보다 많으며, 상기 특정 로직에 해당하는 제 2 레벨들이 동일한 비트 수로 배열되고 파워 라인 또는 그라운드 라인을 통하여 흐르는 전류 변화값이 0이 되도록 상기 제 2 레벨들에 해당하는 전류들 또는 전압들 사이에 특정 상관 관계가 설정된다.
본 발명의 일 실시예에 따른 송신기에서 데이터 전송 방법은 2 레벨(1 및 0)의 입력 데이터를 3 레벨(+1, 0, -1)의 데이터로 변환하는 단계; 및 상기 변환된 데이터를 출력하는 단계를 포함한다. 여기서, 상기 데이터 변환시 상기 입력 데이터에 1 비트를 추가하여 로직 1에 해당하는 비트 수가 짝수로 된다. 상기 로직 1에 해당하는 "+1" 및 "-1"이 번갈아 배열되고 상기 입력 데이터와 상관없이 파워 라인 또는 그라운드 라인을 통하여 흐르는 전류가 일정하도록 레벨 "+1", "0" 및 "-1" 중 적어도 2개의 레벨들에 해당하는 전류들 또는 전압들 사이에 특정 상관 관계가 설정된다.
본 발명의 다른 실시예에 따른 송신기에서의 데이터 전송 방법은 2 레벨(1 및 0)의 입력 데이터를 3 레벨(+0, 1, -0)의 데이터로 변환하는 단계; 및 상기 변환된 데이터를 출력하는 단계를 포함한다. 여기서, 상기 데이터 변환시 상기 입력 데이터에 1 비트를 추가하여 로직 0에 해당하는 비트 수가 짝수로 된다. 상기 로직 0에 해당하는 "+0" 및 "-0"이 번갈아 배열되고 상기 입력 데이터와 상관없이 파워 라인 또는 그라운드 라인을 통하여 흐르는 전류가 일정하도록 레벨 "+0", "1" 및 "-0" 중 적어도 2개의 레벨들에 해당하는 전류들 또는 전압들 사이에 특정 상관 관계가 설정된다.
본 발명에 따른 송신기 및 이에 있어서 데이터 전송 방법은 입력 데이터에 1 비트를 추가하고 로직 1의 비트 수를 짝수로 맞추되, 로직 1에 해당하는 "+1"과 "-1"을 번갈아 배열하고, 입력 데이터와 상관없이 파워 라인과 그라운드 라인에 흐르는 전류가 일정하도록 레벨들 "+1", "0", "+1"에 해당하는 전류들 또는 전압들 사이에 상관 관계를 설정한다. 결과적으로, 저비용 및 소면적을 가지면서도 동시 스위치 잡음이 제거될 수 있다. 따라서, 데이터 전송률도 종래 기술에 비하여 상당히 향상될 수 있다.
도 1은 본 발명의 일 실시예에 따른 고속 데이터 전송 기술의 개념을 설명하기 위한 송신기의 구조를 개략적으로 도시한 블록도이다.
도 2 및 도 3은 본 발명의 고속 데이터 전송 기술의 예시를 도시한 도면들이다.
도 4는 본 발명의 일 실시예에 따른 3 레벨을 도시한 도면이다.
도 5는 본 발명의 일 실시예에 따른 인코더의 동작을 도시한 도면이다.
도 6은 3 레벨의 회로 구조를 도시한 도면이다.
도 7은 본 발명의 일 실시예에 따른 데이터 전송 과정을 도시한 도면이다.
도 8은 본 발명의 일 실시예에 따른 수신기에서의 디코더를 도시한 회로도이다.
도 9 내지 도 11은 6㎓, 8㎓ 및 10㎓에서의 본 발명(BASES)과 종래 기술(DBI)의 시뮬레이션 결과를 도시한 도면들이다.
도 12는 디스플레이 분야에서의 본 발명의 적용을 도시한 도면이다.
본 명세서에서 사용되는 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "구성된다" 또는 "포함한다" 등의 용어는 명세서상에 기재된 여러 구성 요소들, 또는 여러 단계들을 반드시 모두 포함하는 것으로 해석되지 않아야 하며, 그 중 일부 구성 요소들 또는 일부 단계들은 포함되지 않을 수도 있고, 또는 추가적인 구성 요소 또는 단계들을 더 포함할 수 있는 것으로 해석되어야 한다. 또한, 명세서에 기재된 "...부", "모듈" 등의 용어는 적어도 하나의 기능이나 동작을 처리하는 단위를 의미하며, 이는 하드웨어 또는 소프트웨어로 구현되거나 하드웨어와 소프트웨어의 결합으로 구현될 수 있다.
본 발명은 저비용 및 소면적을 실현하면서도 동시 스위칭 잡음을 감소시킬 수 있는 단일 출력 송신기 및 이에 있어서 고속 데이터 전송 기술에 관한 것이다. 구체적으로는, 본 발명의 고속 데이터 전송 기술은 입력 데이터 패턴과 상관없이 파워 라인 및 그라운드 라인에 흐르는 전류의 양을 일정하게 유지시켜 동시 스위칭 잡음을 감소시킬 수 있다.
일 실시예에 따르면, 본 발명의 고속 데이터 전송 기술은 입력 데이터에 1 비트를 추가하되, 로직 1에 해당하는 비트의 수를 짝수로 만들고 로직 1에 해당하는 "+1" 및 "-1"을 번갈아 배열하여 동시 스위칭 잡음을 제거할 수 있다. 이 경우, 신호 라인은 한 개 증가하나, 데이터 전송률(data rate)은 상당히 증가할 수 있다.
본 발명의 고속 데이터 전송 기술은 데이터를 전송하는 모든 인터페이스에 적용 가능하며, 예를 들어 고속 데이터 전송 기술은 메모리(예를 들어 HBM(High Bandwidth Memory) 메모리)와 상기 메모리를 제어하는 제어 칩 사이의 인터페이스, 디스플레이들 사이의 인터페이스 등에서의 데이터 전송에 사용될 수 있다.
종래 메모리와 제어 칩 사이의 인터페이스는 단일 출력(single ended) 구조를 사용하였기 때문에, 동시 스위칭 잡음이 발생하여 데이터 전송률이 낮아질 수밖에 없었다. 또한, 디스플레이들 사이의 인터페이스는 동시 스위칭 잡음을 제거하기 위하여 차동(differential) 출력 구조를 사용하였으나, 이러한 구조는 2배의 신호 라인을 요구하는 문제점이 있다. 결과적으로, 송신기가 고비용 및 대면적으로 구현될 수밖에 없었다.
본 발명의 고속 데이터 전송 기술은 1개의 신호 라인만을 추가하므로, 저비용 및 소면적을 가지면서 동시 스위칭 잡음을 제거할 수 있다.
이하, 본 발명의 다양한 실시예들을 첨부된 도면을 참조하여 상술하겠다.
도 1은 본 발명의 일 실시예에 따른 고속 데이터 전송 기술의 개념을 설명하기 위한 송신기의 구조를 개략적으로 도시한 블록도이고, 도 2 및 도 3은 본 발명의 고속 데이터 전송 기술의 예시를 도시한 도면들이다.
도 1을 참조하면, 본 실시예의 송신기는 인코더(데이터 변환부, 100) 및 출력부(102)를 포함한다.
인코더(100)는 2 레벨의 입력 데이터에 1 비트를 추가하여 3 레벨의 데이터로 변환한다. 예를 들어, 인코더(100)는 "1"과 "0"으로 이루어진 입력 데이터를 "+1", "0", "-1"을 포함하는 데이터로 변환할 수 있다. 이 경우, 인코더(100)는 로직 1에 해당하는 "+1"과 "-1"의 총 비트 수가 짝수가 되도록 만들며, 후술하는 바와 같이 "+1", "0", "-1"에 해당하는 전류들 또는 전압들 사이에 특정 상관 관계가 설정될 수 있다.
이러한 방식으로 입력 데이터를 변환하면, 입력 데이터와 상관없이 파워 라인 및 그라운드 라인에 흐르는 전류의 양을 일정하게 만들 수 있다. 이에 대한 자세한 설명은 후술하겠다.
도 2 및 도 3은 8 비트의 입력 데이터에 1 비트를 추가하여 9 비트의 데이터를 생성하는 과정을 보여준다. 다만, 도 2 및 도 3에서는 추가 1 비트가 입력 데이터의 마지막 비트 다음 비트로 추가되는 것으로 도시하였으나, 추가 1 비트는 입력 데이터의 비트들 사이에 임의로 추가되거나 입력 데이터의 처음 비트 이전에 추가될 수도 있다. 즉, 로직 1에 해당하는 비트의 수를 짝수로 만들 수 있는 한, 추가 비트의 삽입 위치는 제한이 없다.
도 2의 표에서 38번째 라인의 입력 데이터 "00100101"로 비트 추가 과정을 살펴보면, "1"의 개수가 홀수이므로 "1"의 개수가 짝수가 되도록 입력 데이터의 마지막 비트 다음에 "1"을 추가하여 "001001011"로 데이터를 변환한다. 이어서, "+1"과 "-1"이 교번되도록 "1"을 변환시키며, 그 결과 입력 데이터는 "00+100-10+1-1"로 변환된다. 즉, 인코더(100)는 입력 데이터에 1 비트를 추가하되, "+1"과 "-1"의 개수가 짝수이고 "+1"과 "-1"이 번갈아 배열되도록 입력 데이터를 변환시킨다.
도 3의 표에서 두번째 라인의 입력 데이터 "10000001"로 비트 추가 과정을 살펴보면, "1"의 개수가 짝수이므로 추가 비트는 "0"으로 설정한다. 이어서, "+1"과 "-1"이 번갈아 배열되도록 입력 데이터를 변환하면, 입력 데이터는 "+1000000-10"으로 변환된다.
위의 데이터 변환 과정은 단지 설명의 편의를 위하여 기술하였고, 프로그램적으로는 하기 수학식 1의 과정을 통해서 입력 데이터가 한번에 변환된다.
수학식 1
Figure PCTKR2017006826-appb-M000001
위 수학식 1을 참조하면, "1"의 부호 설정은 주변 비트, 특히 이전 비트의 부호를 고려하여야 함을 확인할 수 있다. 이는 "+1"과 "-1"을 번갈아 배열하여야 하기 때문이다.
한편, 위에서는 "+1"이 먼저 나오고 "-1"이 다음에 나왔지만, "-1"이 먼저 나오고 "+1"이 다음에 배열될 수도 있다.
출력부(102)는 변환된 데이터를 출력시킨다.
정리하면, 본 발명의 송신기는 고속 데이터 전송을 위하여 2 레벨의 입력 데이터에 1 비트를 추가하여 3 레벨의 데이터로 변환하되, 로직 1에 해당하는 "+1"과 "-1"의 총 비트 수를 짝수로 만들면서 "+1"과 "-1"을 번갈아 배열한다.
위에서는, 3 레벨을 "+1", "0", "-1"로 설정하였으나, 설계에 따라서는 "+0", "1", "-0"으로 설정할 수도 있다.
이하, 이러한 데이터 변환(코딩)을 통하여 파워/그라운드 라인에 흐르는 전류의 양을 일정하게 유지시키는 과정을 첨부된 도면들을 참조하여 상술하겠다.
도 4는 본 발명의 일 실시예에 따른 3 레벨을 도시한 도면이고, 도 5는 본 발명의 일 실시예에 따른 인코더의 동작을 도시한 도면이다. 도 6은 3 레벨의 회로 구조를 도시한 도면이고, 도 7은 본 발명의 일 실시예에 따른 데이터 전송 과정을 도시한 도면이다.
도 4의 (A)를 참조하면, 데이터 변환을 위한 3 레벨은 로직 하이(1)와 로직 로우(0)로 나뉠 수 있으며, 로직 1은 레벨 "+1"과 "-1"로 분리된다. 즉, 3 레벨은 "+1", "0", "-1"로 분리된다. 여기서, "+1"에 해당하는 전압과 "-1"에 해당하는 전압의 평균은 "0"에 해당하는 전압이 된다. 또한, "+1"에 해당하는 전압과 "0"에 해당하는 전압의 차이는 "-1"에 해당하는 전압과 "0"에 해당하는 전압의 차이와 동일할 수 있다.
도 4의 (B)를 참조하면, 데이터 변환을 위한 3 레벨은 로직 0과 로직 1로 나뉠 수 있으며, 로직 0은 "+0"과 "-0"으로 분리될 수 있다. 즉, 3 레벨은 "+0", "1", "-0"으로 분리된다. 여기서, "+0"에 해당하는 전압과 "-0"에 해당하는 전압의 평균은 "1"에 해당하는 전압이 된다. 또한, "+0"에 해당하는 전압과 "1"에 해당하는 전압의 차이는 "-0"에 해당하는 전압과 "1"에 해당하는 전압의 차이와 동일할 수 있다.
즉, 3 레벨은 "+1", "0", "-1"로 설정되거나 "+0", "1", "-0"으로 설정될 수 있다. 이하, 설명의 편의를 위하여 3 레벨을 "+1", "0", "-1"로 가정하겠다.
3 레벨을 "+1", "0", "-1"로 설정하면, 하기 표 1과 같이 전류를 설정할 수 있다. 여기서, VDD 전류는 파워 라인에 흐르는 전류이고, VSS 전류는 그라운드 라인에 흐르는 전류를 나타낸다.
표 1
레벨 로직 값 VDD 전류 VSS 전류
+1 "1" IVDD+1 IVSS+1
0 "0" IVDD0 IVSS0
-1 "1" IVDD-1 IVSS-1
이러한 3 레벨을 회로적으로 표현하면, 도 6에 도시된 바와 같이 표현될 수 있다. 도 6에서, 50Ω은 임피던스 정합을 보여준다.
도 6을 참조하면, 레벨 "+1"인 경우 파워 라인을 통하여 IVDD+1이 전원전압으로부터 흐르고, 레벨 "-1"인 경우 그라운드 라인을 통하여 IVSS-1이 그라운드로 흐르며, 레벨 "0"인 경우 파워 라인을 통하여 IVDD0가 전원전압으로부터 흐르고 그라운드 라인을 통하여 IVSS0가 그라운드로 흐를 수 있다. 다만, IVSS+1 및 IVDD-1은 0으로 설계하였다.
8 비트 입력 데이터(10110110)를 코딩하면, 인코더(100)는 도 5에 도신된 바와 같이 DVALUE[8:0] 및 DSIGN[8:0]을 출력한다. 즉, 인코더(100)는 8 비트에 1 비트를 추가하여 9 비트의 데이터를 생성한다.
이 때, 인코더(100)는 2 레벨의 입력 데이터를 3 레벨의 데이터로 변환시키되, "+1"과 "-1"의 비트 수를 짝수로 만들면서 "+1"과 "-1"을 번갈아 배열한다. 결과적으로, 인코더(100)는 입력 데이터(10110110)를 "+10-1+10-1+10-1"로 변환한다. 이렇게 변환된 회로 구조는 표 1에 따라 도 7에 도시된 바와 같은 구조를 가질 수 있다.
표 1 및 관련 회로에 기초하여 파워 라인에 흐르는 전류를 계산하면 하기 수학식 2와 같고, 그라운드 라인에 흐르는 전류를 계산하면 하기 수학식 3과 같다. 하기 수학식들에서 K는 로직 1에 해당하는 "+1" 또는 "-1"의 비트 수이고, N은 입력 데이터의 비트 수이다.
[수학식 2]
K*IVDD+1+(N+1-2K)*IVDD0
[수학식 3]
K*IVSS-1+(N+1-2K)*IVSS0
이러한 수학식 2에서 IVDD0=0.5*IVDD+1이면, 파워 라인을 통하여 흐르는 전류는 입력 데이터와 무관하게 (N+1)*IVDD0가 된다. 즉, 파워 라인으로 흐르는 전류가 입력 데이터와 무관하게 일정하며, 전류 변화율이 0이 된다.
또한, 수학식 3에서 IVSS0=0.5*IVSS-1이면, 그라운드 라인을 통하여 흐르는 전류는 입력 데이터와 무관하게 (N+1)*IVSS0가 된다. 즉, 그라운드 라인으로 흐르는 전류가 입력 데이터와 무관하게 일정하며, 전류 변화율이 0이 된다.
일반적으로, 파워 라인 및 그라운드 라인에는 인덕턴스가 형성되며, 따라서 인덕턴스는 하기 수학식 4와 같다.
수학식 4
Figure PCTKR2017006826-appb-M000002
종래 기술에서는 입력 데이터에 따라 파워 라인 또는 그라운드 라인으로 흐르는 전류가 달랐으며, 즉 전류 변화량이 발생하였다. 결과적으로, 동시 스위칭 잡음이 발생하였다.
그러나, 본 발명의 고속 데이터 전송 기술에서는, 파워 라인 및 그라운드 라인으로 흐르는 전류가 입력 데이터와 상관없이 일정하다. 즉, 파워 라인 또는 그라운드 라인으로 흐르는 전류의 변화량이 0이다. 결과적으로, 동시 스위칭 잡음이 발생하지 않을 수 있다.
한편, 위에서는 IVSS+1 및 IVDD-1은 0으로 설계하였으나, IVSS+1 및 IVDD-1이 0이 아닌 경우에는 파워 라인에 흐르는 전류를 계산하면 하기 수학식 5와 같고, 그라운드 라인에 흐르는 전류를 계산하면 하기 수학식 6과 같다.
[수학식 5]
K*(IVDD+1+IVDD-1)+(N+1-2K)*IVDD0
[수학식 6]
K*(IVSS+1+IVSS-1)+(N+1-2K)*IVSS0
이러한 수학식 5에서 IVDD0=0.5*(IVDD+1+IVDD-1)이면, 파워 라인을 통하여 흐르는 전류는 입력 데이터와 무관하게 (N+1)*IVDD0가 된다.
또한, 수학식 6에서 IVSS0=0.5*(IVSS+1+IVSS-1)이면, 그라운드 라인을 통하여 흐르는 전류는 입력 데이터와 무관하게 (N+1)*IVSS0가 된다.
다만, IVSS+1 및 IVDD-1은 0으로 설계하는 방법이 인코더(100)의 구조가 간단하므로, IVSS+1 및 IVDD-1은 0으로 설계하는 방법이 주로 사용될 것이다.
정리하면, 본 발명의 고속 데이터 전송 기술은 2 레벨의 입력 데이터에 1 비트를 추가하여 3 레벨의 데이터로 변환하되, 로직 1에 해당하는 "+1"과 "-1"의 비트 수를 짝수로 만들면서 "+1"과 "-1"을 번갈아 배열한다. 특히, 파워 라인 또는 그라운드 라인을 통하여 흐르는 전류가 입력 데이터와 상관없이 일정하도록, 즉 전류 변화량이 0이 되도록 레벨 "+1", "0", "-1"에 해당하는 전류 사이에 상관 관계를 설정한다.
결과적으로, 본 발명의 고속 데이터 전송 기술은 동시 스위칭 잡음을 제거할 뿐만 아니라 우수한 라인 효율을 통해 저비용 및 소면적의 송신기를 실현할 수 있다.
위에서는 "+1", "0", "-1"에 해당하는 전류 사이에 상관 관계를 설정하는 것으로 설명하였으나, 실시예에 따라서는 파워 라인 또는 그라운드 라인을 통하여 흐르는 전류가 입력 데이터와 상관없이 일정하도록 "+1", "0", "-1"에 해당하는 전압들 사이에 상관 관계가 설정될 수도 있다.
이하, 위의 데이터 전송 기술로 데이터를 송신하였을 때의 수신기의 동작을 살펴보겠다.
도 8은 본 발명의 일 실시예에 따른 수신기에서의 디코더를 도시한 회로도이다.
도 8을 참조하면, 본 실시예의 수신기는 제 1 비교기(800), 제 2 비교기(802) 및 OR 게이트(804)를 포함할 수 있다.
제 1 비교기(800)의 양의 입력단으로 데이터가 입력되고 음의 입력단의 제 1 기준 전압(VR1)이 입력된다.
제 1 비교기(802)의 음의 입력단으로 데이터가 입력되고 양의 입력단의 제 2 기준 전압(VR2)이 입력된다.
제 1 비교기(800) 및 제 2 비교기(802)의 출력은 OR 게이트(804)로 입력된다.
이렇게 디코더를 설계하면, 디코더는 입력 비트가 "+1"인 경우 "1"을 출력하고 입력 비트가 "-1"인 경우에도 "1"을 출력하며, 입력 비트가 "0"인 경우 "0"을 출력한다. 결과적으로, 디코더는 주변 비트, 특히 이전 비트와 상관없이 입력 데이터를 복원할 수 있다. 물론, 추가 비트는 디코더에서 제거될 것이다.
즉, 송신기의 인코더(100)는 부호 설정을 위하여 주변 비트의 부호를 고려하여야 했으나, 수신기의 디코더는 주변 비트를 고려하지 않고 원하는 비트를 복원할 수 있다.
결과적으로, 디코더에서 지연(Delay)가 적어지며, 따라서 디코딩 속도가 빠를 수 있으며, 그 결과 수신기의 동작 속도가 향상될 수 있다. 또한, 주변 비트를 고려하기 위한 추가 회로가 필요하지 않으므로, 디코더의 구조가 간단한 회로 구조로 구현될 수 있다.
한편, 도 8의 구조는 수신기의 디코더가 주변 비트를 고려하지 않고도 원하는 입력 데이터를 복원할 수 있다는 내용을 설명하기 위한 회로의 일예를 보여준 것이며, 디코더의 구조는 다양하게 변형될 수 있다.
이하, 본 발명의 고속 데이터 전송 기술의 실험 결과를 살펴보겠다. 종래 기술은 인버터 타입 송신기로 가정한다.
도 9 내지 도 11은 6㎓, 8㎓ 및 10㎓에서의 본 발명(BASES)과 종래 기술(DBI)의 시뮬레이션 결과를 도시한 도면들이고, 도 12는 디스플레이 분야에서의 본 발명의 적용을 도시한 도면이다. 1V 전원과 0.5pF의 PAD capacitor를 적용하였다.
도 9는 6㎓ 주파수에서 측정한 시뮬레이션 결과이다. 도 9를 참조하면, 본 발명(BASES)의 eye opening이 종래 기술들(DBI)의 eye opening보다 넓음을 확인할 수 있다. 특히, 본 발명의 horizontal eye opening은 141ps로서 종래 기술들의 horizontal eye opening(123ps, 114ps)보다 훨씬 넓다. 즉, 본 발명의 고속 데이터 전송 기술을 이용하면 데이터 전송률이 종래 기술의 데이터 전송률보다 훨씬 높게 된다.
또한, 파워 라인 및 그라운드 라인의 전압이 흔들림이 거의 없고, 특히 파워 라인과 그라운드 라인을 통하여 흐르는 전류 변화율이 거의 없음을 확인할 수 있다. 결과적으로, 동시 스위칭 잡음이 발생하는 종래 기술과 달리, 본 발명의 고속 데이터 전송 기술에서는 동시 스위칭 잡음이 거의 발생하지 않는다.
이러한 결과는 8㎓ 및 10㎓ 주파수에서 측정한 도 10 및 도 11을 통하여도 확인될 수 있다.
특히, 도 10에서 본 발명의 horizontal eye opening은 76ps로서 종래 기술의 horizontal eye opening(46ps)의 거의 2배가 된다. 즉, 본 발명의 고속 데이터 전송 기술을 이용하면 데이터 전송률이 종래 기술의 데이터 전송률보다 약 2배 높아질 수 있다.
정리하면, 본 발명의 고속 데이터 전송 기술은 신호 라인을 하나만 추가하면서도 동시 스위칭 잡음을 제거하면서 데이터 전송률을 상당히 증가시킬 수 있다.
본 발명과 종래 기술을 회로 추가, 동시 스위칭 잡음 등 전체적인 지표로 비교하면, 하기 표 2로서 표현될 수 있다.
표 2
bit/line 레벨 수 인코딩시 추가 회로 여부 디코딩시 추가 회로 여부 동시 스위칭 잡음
본 발명(BASES) 8/9 3 Yes but simple none none
JSSC 2016 1.0 4 YES none
ASSCC 2008 0.8 2 YES small
ISSCC 2014 1.0 3 YES none
SSTL w/o DBI 1.0 2 none high
SSTL w/ DBI 8/9 2 YES but simple high
차동 구조 0.5 2 none none
위 표 2를 참조하면, 종래 기술들은 동시 스위칭 잡음이 없으면 2배의 신호 라인들을 필요로 하거나 인코더 및 디코더가 매우 복잡하여야만 한다. 또한, 신호 라인이 더 필요하지는 않는 종래 기술들은 동시 스위칭 잡음이 상당하였다.
반면에, 본 발명의 고속 데이터 전송 기술은 하나의 신호 라인이 추가되지만 인코더 및 디코더의 구조가 간단하고 동시 스위칭 잡음이 없다.
메모리로 한정하여 비교하면 하기 표 3과 같다.
표 3
대역폭 data rate/pin # of DQ pins
DDR5 (x64) 51.2GByte/s 6.4Gbps 64
본 발명 (x32) 51.2GByte/s 12.8Gbps 36
위 표 3에서 확인할 수 있는 바와 같이, 본 발명의 고속 데이터 전송 기술을 사용하면, 데이터 전송률이 2배가 되고 상당히 적은 핀들이 요구됨을 확인할 수 있다. 결과적으로, 저비용 및 저면적의 송신기의 구현이 가능하다.
48Gbyte/s의 대역폭이 요구되는 8K 디스플레이에서의 효과를 살펴보면, 종래 기술에는 3개의 신호 라인으로 라인당 6Gbps의 데이터 전송률을 구현하였지만, 본 발명의 고속 데이터 전송 기술은 4개의 신호 라인을 사용하지만 12Gbps의 데이터 전송률을 실현할 수 있다. 결과적으로, 도 12에 도시된 바와 같이 저렴한 비용으로 더 큰 사이즈의 디스플레이를 실현할 수 있다.
한편, 전술된 실시예의 구성 요소는 프로세스적인 관점에서 용이하게 파악될 수 있다. 즉, 각각의 구성 요소는 각각의 프로세스로 파악될 수 있다. 또한 전술된 실시예의 프로세스는 장치의 구성 요소 관점에서 용이하게 파악될 수 있다.
또한 앞서 설명한 기술적 내용들은 다양한 컴퓨터 수단을 통하여 수행될 수 있는 프로그램 명령 형태로 구현되어 컴퓨터 판독 가능 매체에 기록될 수 있다. 상기 컴퓨터 판독 가능 매체는 프로그램 명령, 데이터 파일, 데이터 구조 등을 단독으로 또는 조합하여 포함할 수 있다. 상기 매체에 기록되는 프로그램 명령은 실시예들을 위하여 특별히 설계되고 구성된 것들이거나 컴퓨터 소프트웨어 당업자에게 공지되어 사용 가능한 것일 수도 있다. 컴퓨터 판독 가능 기록 매체의 예에는 하드 디스크, 플로피 디스크 및 자기 테이프와 같은 자기 매체(magnetic media), CD-ROM, DVD와 같은 광기록 매체(optical media), 플롭티컬 디스크(floptical disk)와 같은 자기-광 매체(magneto-optical media), 및 롬(ROM), 램(RAM), 플래시 메모리 등과 같은 프로그램 명령을 저장하고 수행하도록 특별히 구성된 하드웨어 장치가 포함된다. 프로그램 명령의 예에는 컴파일러에 의해 만들어지는 것과 같은 기계어 코드뿐만 아니라 인터프리터 등을 사용해서 컴퓨터에 의해서 실행될 수 있는 고급 언어 코드를 포함한다. 하드웨어 장치는 실시예들의 동작을 수행하기 위해 하나 이상의 소프트웨어 모듈로서 작동하도록 구성될 수 있으며, 그 역도 마찬가지이다.
본 발명의 범위는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (14)

  1. 2 레벨(1 및 0)의 입력 데이터를 3 레벨(+1, 0, -1)의 데이터로 변환하는 인코더; 및
    상기 인코더에 의해 변환된 데이터를 출력하는 출력부를 포함하며,
    상기 인코더는 상기 입력 데이터에 1 비트를 추가하여 로직 1에 해당하는 비트 수를 짝수로 맞추되,
    상기 로직 1에 해당하는 "+1" 및 "-1"이 번갈아 배열되고 상기 입력 데이터와 상관없이 파워 라인 또는 그라운드 라인을 통하여 흐르는 전류가 일정하도록 레벨 "+1", "0" 및 "-1" 중 적어도 2개의 레벨들에 해당하는 전류들 또는 전압들 사이에 특정 상관 관계가 설정되는 것을 특징으로 하는 송신기.
  2. 제1항에 있어서, 1 비트의 추가 비트는 상기 입력 데이터의 비트들의 마지막 비트 다음에 위치하는 것을 특징으로 하는 송신기.
  3. 제1항에 있어서, 상기 파워 라인을 통하여 흐르는 전류(하기 수학식)가 일정하도록 IVDD0=0.5*IVDD+1의 상관 관계를 가지는 것을 특징으로 하는 송신기.
    수학식
    K*IVDD+1+(N+1-2K)*IVDD0
    여기서, IVDD+1은 레벨 "+1"일 때 상기 파워 라인을 통하여 흐르는 전류이고, K는 레벨 "+1"의 비트 수이며, N은 상기 입력 데이터의 비트 수를 나타내고, IVDD0는 레벨 "0"일 때 상기 파워 라인을 통하여 흐르는 전류임.
  4. 제1항에 있어서, 상기 그라운드 라인을 통하여 흐르는 전류(하기 수학식)가 일정하도록 IVSS0=0.5*IVSS-1의 상관 관계를 가지는 것을 특징으로 하는 송신기.
    수학식
    K*IVSS-1+(N+1-2K)*IVSS0
    여기서, IVSS-1은 레벨 "-1"일 때 상기 그라운드 라인을 통하여 흐르는 전류이고, K는 레벨 "-1"의 비트 수이며, N은 상기 입력 데이터의 비트 수를 나타내고, IVSS0는 레벨 "0"일 때 상기 그라운드 라인을 통하여 흐르는 전류임.
  5. 제1항에 있어서, 레벨 "+1", "0" 및 "-1"에 해당하는 전류들 또는 전압들이 특정 상관 관계를 가짐에 따라 상기 파워 라인을 통하여 흐르는 전류의 변화값 및 상기 그라운드 라인을 통하여 흐르는 전류의 변화값이 0인 것을 특징으로 하는 송신기.
  6. 2 레벨(1 및 0)의 입력 데이터를 3 레벨(+1, 0, -1)의 데이터로 변환하는 인코더; 및
    상기 인코더에 의해 변환된 데이터를 출력하는 출력부를 포함하며,
    상기 인코더는 상기 입력 데이터에 1 비트를 추가하여 로직 1에 해당하는 비트 수를 짝수로 맞추되,
    상기 로직 1에 해당하는 "+1" 및 "-1"의 비트 수가 동일하고 파워 라인 또는 그라운드 라인을 통하여 흐르는 전류의 변화값이 0이 되도록 레벨 "+1", "0" 및 "-1" 중 적어도 2개의 레벨들에 해당하는 전류들 또는 전압들 사이에 특정 상관 관계가 설정되는 것을 특징으로 하는 송신기.
  7. 제6항에 있어서, 상기 추가 비트는 상기 입력 데이터의 비트들의 마지막 비트 다음에 위치하며, 상기 변환된 데이터에는 "+1" 및 "-1"이 번갈아 배열되는 것을 특징으로 하는 송신기.
  8. 2 레벨(1 및 0)의 입력 데이터를 3 레벨(+0, 1, -0)의 데이터로 변환하는 인코더; 및
    상기 인코더에 의해 변환된 데이터를 출력하는 출력부를 포함하며,
    상기 인코더는 상기 입력 데이터에 1 비트를 추가하여 로직 0에 해당하는 비트 수를 짝수로 맞추되,
    상기 로직 0에 해당하는 "+0" 및 "-0"이 번갈아 배열되고 상기 입력 데이터와 상관없이 파워 라인 또는 그라운드 라인을 통하여 흐르는 전류가 일정하도록 레벨 "+0", "1" 및 "-0" 중 적어도 2개의 레벨들에 해당하는 전류들 또는 전압들 사이에 특정 상관 관계가 설정되는 것을 특징으로 하는 송신기.
  9. 제 1 레벨들의 입력 데이터를 제 2 레벨들의 데이터로 변환하는 인코더; 및
    상기 인코더에 의해 변환된 데이터를 출력하는 출력부를 포함하며,
    상기 인코더는 상기 입력 데이터에 1 비트를 추가하여 특정 로직의 수를 짝수로 맞추되,
    상기 제 2 레벨들의 수는 상기 제 1 레벨들의 수보다 많으며, 상기 특정 로직에 해당하는 제 2 레벨들이 동일한 비트 수로 배열되고 파워 라인 또는 그라운드 라인을 통하여 흐르는 전류 변화값이 0이 되도록 상기 제 2 레벨들에 해당하는 전류들 또는 전압들 사이에 특정 상관 관계가 설정되는 것을 특징으로 하는 송신기.
  10. 제9항에 있어서, 상기 특정 로직은 로직 1이며, 상기 인코더는 상기 로직 1에 해당하는 "+1" 및 "-1"이 번갈아 배열되도록 입력 데이터를 변환하는 것을 특징으로 하는 송신기.
  11. 2 레벨(1 및 0)의 입력 데이터를 3 레벨(+1, 0, -1)의 데이터로 변환하는 단계; 및
    상기 변환된 데이터를 출력하는 단계를 포함하며,
    상기 데이터 변환시 상기 입력 데이터에 1 비트를 추가하여 로직 1에 해당하는 비트 수가 짝수로 되되,
    상기 로직 1에 해당하는 "+1" 및 "-1"이 번갈아 배열되고 상기 입력 데이터와 상관없이 파워 라인 또는 그라운드 라인을 통하여 흐르는 전류가 일정하도록 레벨 "+1", "0" 및 "-1" 중 적어도 2개의 레벨들에 해당하는 전류들 또는 전압들 사이에 특정 상관 관계가 설정되는 것을 특징으로 하는 송신기에서의 데이터 전송 방법.
  12. 제11항에 있어서, 상기 파워 라인을 통하여 흐르는 전류(하기 수학식)가 일정하도록 IVDD0=0.5*IVDD+1의 상관 관계를 가지는 것을 특징으로 하는 송신기에서의 데이터 전송 방법.
    수학식
    K*IVDD+1+(N+1-2K)*IVDD0
    여기서, IVDD+1은 레벨 "+1"일 때 상기 파워 라인을 통하여 흐르는 전류이고, K는 레벨 "+1"의 비트 수이며, N은 상기 입력 데이터의 비트 수를 나타내고, IVDD0는 레벨 "0"일 때 상기 파워 라인을 통하여 흐르는 전류임.
  13. 제11항에 있어서, 상기 그라운드 라인을 통하여 흐르는 전류(하기 수학식)가 일정하도록 IVSS0=0.5*IVSS-1의 상관 관계를 가지는 것을 특징으로 하는 송신기에서의 데이터 전송 방법.
    수학식
    K*IVSS-1+(N+1-2K)*IVSS0
    여기서, IVSS-1은 레벨 "-1"일 때 상기 그라운드 라인을 통하여 흐르는 전류이고, K는 레벨 "-1"의 비트 수이며, N은 상기 입력 데이터의 비트 수를 나타내고, IVSS0는 레벨 "0"일 때 상기 그라운드 라인을 통하여 흐르는 전류임.
  14. 2 레벨(1 및 0)의 입력 데이터를 3 레벨(+0, 1, -0)의 데이터로 변환하는 단계; 및
    상기 변환된 데이터를 출력하는 단계를 포함하며,
    상기 데이터 변환시 상기 입력 데이터에 1 비트를 추가하여 로직 0에 해당하는 비트 수가 짝수로 되되,
    상기 로직 0에 해당하는 "+0" 및 "-0"이 번갈아 배열되고 상기 입력 데이터와 상관없이 파워 라인 또는 그라운드 라인을 통하여 흐르는 전류가 일정하도록 레벨 "+0", "1" 및 "-0" 중 적어도 2개의 레벨들에 해당하는 전류들 또는 전압들 사이에 특정 상관 관계가 설정되는 것을 특징으로 하는 송신기에서의 데이터 전송 방법.
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