WO2019244382A1 - 配線基板および半導体装置 - Google Patents

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insulating layer
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貴正 高野
雅也 田中
佑美 吉井
美雪 鈴木
相楽　秀次
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    • H10W20/497—Inductive arrangements or effects of, or between, wiring layers

Definitions

  • the present disclosure relates to a wiring board.
  • MIMIM (Metal-Insulator-Metal) capacitors may be formed on a substrate with wiring.
  • This capacitor has a structure in which an insulating layer is sandwiched between conductive layers.
  • the conductive layer and the insulating layer have different coefficients of thermal expansion. Therefore, stress is generated by expansion and contraction according to the heat history due to the manufacturing process and the like. This phenomenon becomes more remarkable when the wiring is made thicker to reduce the transmission resistance.
  • the insulating layer is separated from the conductive layer or cracks are generated in the insulating layer in order to reduce the stress. As described above, the generation of a large stress causes a reduction in the reliability of the capacitor.
  • Patent Literature 1 discloses a technique in which an insulating layer is an elastic body for stress relaxation. This elastic body is an organic material.
  • Organic materials generally have a large dielectric loss tangent. Therefore, when a high-frequency signal is applied to the conductive layer, a large transmission loss occurs and power efficiency deteriorates. When the power loss is converted into heat, the heat deteriorates the performance of the device, such as deterioration of device characteristics and deterioration of signal quality due to thermal noise. As described above, in the structure disclosed in Patent Literature 1, even if the stress can be relaxed, the performance of the element is reduced.
  • One of the objects of the present disclosure is to improve the reliability of a capacitor.
  • a substrate having an insulating surface, a first conductive layer disposed on the substrate, a first portion having a first thickness, and a second thickness smaller than the first thickness.
  • a first conductive layer including a second portion adjacent to the first portion, a first insulating layer disposed on the first portion at a distance from the second portion, and a first insulating layer. And a second conductive layer disposed on a side opposite to the first portion.
  • the first portion and the second portion may include a region formed of the same material on the first insulating layer side.
  • the first conductive layer includes a first film and a second film having a different film quality from the first film, and the second film is disposed between the first film and the first insulating layer;
  • the second film in the second portion may be thinner than the second film in the first portion.
  • the second conductive layer may be disposed apart from a first edge of the edge of the first insulating layer corresponding to the second portion.
  • an edge of the second conductive layer and a first edge corresponding to the second portion side of the edge of the first insulating layer are It may include aligned parts.
  • the distance from the boundary between the first portion and the second portion to the first edge is from the edge of the second conductive layer. It may be smaller than the distance to the first edge.
  • the distance from the boundary between the first portion and the second portion to the edge of the first insulating layer is the first thickness and the second thickness. It may be smaller than the difference from the thickness.
  • the boundary may be disposed between the first insulating layer and the substrate.
  • the distance from the boundary between the first portion and the second portion to the edge of the second portion when viewed along the normal direction of the surface of the substrate is the first thickness and the second thickness. May be larger than the difference between the two.
  • the distance from the boundary between the first portion and the second portion to the edge of the second portion when viewed along the normal direction of the surface of the substrate is 10% or more of the second thickness. There may be.
  • the first portion may be surrounded by the second portion.
  • the outer edge of the first conductive layer may include a side surface of the first portion and a side surface of the second portion when viewed along a normal direction of the surface of the substrate.
  • the first insulating layer may cover a side surface of the first portion.
  • Part of the first insulating layer may be sandwiched between the second conductive layer and a side surface of the first portion.
  • the surface of the second part may be rougher than the surface of the first part.
  • the first conductive layer may include at least a first film and a second film having a different film quality from the first film.
  • a recess formed on the side surface of the first film and the side surface of the second film may be arranged on the side surface of the first conductive layer.
  • It may further include a second insulating layer in contact with the second portion and the first insulating layer, wherein the first insulating layer includes an inorganic material, and the second insulating layer may include an organic material.
  • the second insulating layer has an opening, the second conductive layer is in contact with a side surface of the second insulating layer that defines the opening, and is provided between the second conductive layer and the first insulating layer.
  • the second insulating layer may be partially disposed.
  • the semiconductor device may further include a conductive layer disposed on a side opposite to the first portion with respect to the first insulating layer and separated from the second conductive layer.
  • the first conductive layer further includes a third portion having a third thickness greater than the second thickness and adjacent to the second portion, and the first insulating layer is further disposed on the third portion.
  • the second conductive layer may be disposed on a side opposite to the third portion with respect to the first insulating layer.
  • the semiconductor device may further include a through electrode penetrating the substrate, and the through electrode may be electrically connected to the first conductive layer.
  • the through electrode may be formed of the same material as the first conductive layer, and may extend continuously from the first conductive layer.
  • the first conductive layer includes a plurality of films
  • the through electrode includes a plurality of films
  • a film closest to the substrate in the first conductive layer is continuously formed until a film in the first through electrode closest to the substrate. It may extend.
  • It may further include an inductor including the through electrode connected to the first conductive layer.
  • a semiconductor device including the above-described wiring board and a semiconductor chip electrically connected to the wiring board.
  • the reliability of the capacitor can be improved.
  • FIG. 1 is a schematic plan view illustrating an interposer according to a first embodiment of the present disclosure.
  • FIG. 2 is a schematic cross-sectional view (a cross-sectional view along the line AA in FIG. 1) illustrating the interposer according to the first embodiment of the present disclosure.
  • FIG. 2 is a schematic cross-sectional view (a cross-sectional view taken along line BB of FIG. 1) illustrating a capacitor included in the interposer according to the first embodiment of the present disclosure.
  • FIG. 2 is an enlarged view of the vicinity of a step portion of the capacitor according to the first embodiment of the present disclosure.
  • FIG. 4 is a diagram illustrating a method of manufacturing the interposer according to the first embodiment of the present disclosure.
  • FIG. 4 is a diagram illustrating a method of manufacturing the interposer according to the first embodiment of the present disclosure.
  • FIG. 4 is a diagram illustrating a method of manufacturing the interposer according to the first embodiment of the present disclosure.
  • FIG. 4 is a diagram illustrating a method of manufacturing the interposer according to the first embodiment of the present disclosure.
  • FIG. 4 is a diagram illustrating a method of manufacturing the interposer according to the first embodiment of the present disclosure.
  • FIG. 3 is a diagram illustrating a method for manufacturing the capacitor according to the first embodiment of the present disclosure.
  • FIG. 3 is a diagram illustrating a method for manufacturing the capacitor according to the first embodiment of the present disclosure.
  • FIG. 3 is a diagram illustrating a method for manufacturing the capacitor according to the first embodiment of the present disclosure.
  • FIG. 3 is a diagram illustrating a method for manufacturing the capacitor according to the first embodiment of the present disclosure.
  • FIG. 3 is a diagram illustrating a method for manufacturing the capacitor according to the first embodiment of the present disclosure.
  • FIG. 3 is a diagram illustrating a method for manufacturing the capacitor according to the first embodiment of the present disclosure.
  • FIG. 3 is a diagram illustrating a method for manufacturing the capacitor according to the first embodiment of the present disclosure.
  • FIG. 9 is a diagram illustrating a stress distribution of a first conductive layer of a capacitor in a comparative example.
  • FIG. 2 is a diagram illustrating a stress distribution of a first conductive layer of the capacitor according to the first embodiment of the present disclosure.
  • FIG. 5 is a diagram illustrating another method for manufacturing the capacitor according to the first embodiment of the present disclosure.
  • FIG. 5 is a diagram illustrating another method for manufacturing the capacitor according to the first embodiment of the present disclosure.
  • FIG. 5 is a diagram illustrating another method for manufacturing the capacitor according to the first embodiment of the present disclosure.
  • FIG. 11 is a diagram illustrating a method for manufacturing a capacitor according to the second embodiment of the present disclosure.
  • FIG. 11 is a diagram illustrating a method for manufacturing a capacitor according to the second embodiment of the present disclosure.
  • FIG. 11 is a diagram illustrating a method for manufacturing a capacitor according to the second embodiment of the present disclosure.
  • FIG. 11 is a diagram illustrating a method for manufacturing a capacitor according to the second embodiment of the present disclosure.
  • It is a schematic plan view showing an interposer according to a third embodiment of the present disclosure.
  • FIG. 25 is a schematic cross-sectional view (a cross-sectional view taken along the line BB of FIG. 24) illustrating a capacitor included in the interposer according to the third embodiment of the present disclosure.
  • FIG. 27 is a schematic cross-sectional view (a cross-sectional view taken along line BB of FIG. 26) illustrating a capacitor included in an interposer according to a fourth embodiment of the present disclosure. It is a schematic plan view showing an interposer according to a fifth embodiment of the present disclosure. It is a schematic plan view showing an interposer according to a sixth embodiment of the present disclosure. It is a schematic plan view showing an interposer according to a seventh embodiment of the present disclosure.
  • FIG. 31 is a schematic cross-sectional view (a cross-sectional view taken along line CC in FIG. 30) illustrating a capacitor according to a seventh embodiment of the present disclosure.
  • FIG. 2 is a schematic cross-sectional view illustrating a side surface shape of a first conductive layer according to the first embodiment of the present disclosure.
  • FIG. 21 is a schematic cross-sectional view illustrating a side surface shape of a first conductive layer according to a tenth embodiment of the present disclosure.
  • FIG. 21 is a schematic plan view illustrating an interposer according to an eleventh embodiment of the present disclosure.
  • FIG. 37 is a schematic sectional view (a sectional view taken along line DD of FIG.
  • FIG. 21 is a schematic cross-sectional view illustrating a capacitor according to a twelfth embodiment of the present disclosure.
  • FIG. 21 is a schematic plan view illustrating capacitors and inductors included in an interposer according to a thirteenth embodiment of the present disclosure.
  • FIG. 39 is a schematic cross-sectional view (a cross-sectional view taken along the line EE of FIG. 39) illustrating an interposer according to a thirteenth embodiment of the present disclosure.
  • FIG. 21 is a schematic sectional view illustrating a capacitor according to a fourteenth embodiment of the present disclosure.
  • FIG. 21 is a diagram illustrating a method for manufacturing a capacitor according to a fourteenth embodiment of the present disclosure.
  • FIG. 21 is a diagram illustrating a method for manufacturing a capacitor according to a fourteenth embodiment of the present disclosure.
  • FIG. 21 is a diagram illustrating a semiconductor device according to a fifteenth embodiment of the present disclosure.
  • FIG. 21 is a diagram illustrating another example of a semiconductor device according to a fifteenth embodiment of the present disclosure.
  • FIG. 39 is a diagram illustrating yet another example of a semiconductor device according to a fifteenth embodiment of the present disclosure.
  • FIG. 21 is a diagram illustrating an example of an electronic apparatus including a semiconductor device according to a fifteenth embodiment of the present disclosure.
  • An interposer has a MIM structure in which an insulating layer is sandwiched between conductive layers containing metal or the like.
  • the MIM structure will be described as a capacitor in which an insulating layer, which is a dielectric layer, is sandwiched between an upper electrode and a lower electrode.
  • the stress particularly strong generated at the end of the insulating layer on the lower electrode can be reduced as compared with the conventional capacitor.
  • the structure of the interposer having such a capacitor will be specifically described.
  • FIG. 1 is a schematic plan view showing an interposer 10 according to the first embodiment of the present disclosure.
  • FIG. 2 is a schematic cross-sectional view (cross-sectional view along the line AA in FIG. 1) illustrating the interposer 10 according to the first embodiment of the present disclosure.
  • FIG. 3 is a schematic cross-sectional view (a cross-sectional view taken along line BB of FIG. 1) showing the capacitor 100 included in the interposer 10 according to the first embodiment of the present disclosure. 1 and 3, some components are omitted so that the positional relationship among the substrate 11, the first conductive layer 12, the first insulating layer 13, and the second conductive layer 14 can be easily understood.
  • the first conductive layer 12 corresponds to a lower electrode
  • the first insulating layer 13 corresponds to a dielectric layer
  • the second conductive layer 14 corresponds to an upper electrode.
  • the interposer 10 includes a substrate 11, a first conductive layer 12, a first insulating layer 13, and a second conductive layer 14.
  • the substrate 11 has a first surface 11a and a second surface 11b opposite to the first surface 11a.
  • the substrate 11 is a substrate having an insulating surface, and in this example, is non-alkali glass.
  • the substrate 11 may be an inorganic insulating material other than glass, may be an organic material, may be a semiconductor substrate, or may be an organic material. Desirably, it has an insulating property at least on the surface.
  • the thickness of the substrate 11 is preferably 50 ⁇ m or more and 700 ⁇ m or less, and in this example, it is 400 ⁇ m.
  • the surface roughness (arithmetic mean roughness Ra) of the first surface 11a of the substrate 11 is determined by the first conductive layer 12 formed on the first surface 11a of the substrate 11 and the fourth conductive layer 12 formed on the second surface 11b. From the viewpoint of preventing transmission loss from occurring in a high-frequency signal in the layer 21, the thickness is preferably 50 nm or less, particularly preferably 0.1 nm to 30 nm.
  • the arithmetic average roughness Ra follows the definition according to JIS standard JIS B 0601: 2001.
  • the term surface roughness corresponds to the arithmetic average roughness Ra.
  • the first conductive layer 12 includes a first lower conductive layer 121 and a first upper conductive layer 123.
  • the first lower conductive layer 121 is disposed on the first surface 11a of the substrate 11.
  • the first upper conductive layer 123 is disposed on the first lower conductive layer 121.
  • a step 12s is formed along the edge of the first insulating layer 13. The presence of the step 12s alleviates the stress on the first insulating layer 13. The detailed structure of the step 12s will be described later.
  • the first lower conductive layer 121 may be directly disposed on the first surface 11a of the substrate 11, or a conductive or insulating layer may be disposed on the first surface 11a of the substrate 11 via at least one layer. It may be.
  • an insulating resin on the first surface 11a of the substrate 11, the stress generated due to the difference in the coefficient of thermal expansion between the first conductive layer 12 and the substrate 11 can be reduced.
  • the insulating resin include epoxy, polyimide, polybenzoxazole, and polyamide.
  • the first lower conductive layer 121 corresponds to a part of the seed layer.
  • the seed layer is a conductive layer that functions as an electrode when the first upper conductive layer 123 is formed by electrolytic plating.
  • the first lower conductive layer 121 is a copper (Cu) film in this example, but may be another film such as chromium (Cr), titanium (Ti), or a plurality of films. Is also good.
  • the thickness of the first lower conductive layer 121 is preferably not less than 20 nm and not more than 800 nm, and is 200 nm in this example.
  • the first lower conductive layer 121 is formed by an electroless plating method.
  • Another layer may be arranged between the first lower conductive layer 121 and the first surface 11a.
  • an adhesion layer for preventing the first lower conductive layer 121 from being easily separated from the substrate 11 may be provided.
  • the adhesion layer for example, zinc oxide (ZnO) is exemplified.
  • the adhesion layer containing zinc oxide is formed by, for example, a sol-gel method.
  • the first upper conductive layer 123 is formed by an electrolytic plating method using the first lower conductive layer 121 as a seed layer.
  • the first upper conductive layer 123 is a Cu film in this example, but may be a film of another conductive material or may be formed of a plurality of films.
  • the thickness of the first upper conductive layer 123 is preferably 0.5 ⁇ m or more and 30 ⁇ m or less, and is 20 ⁇ m in this example.
  • the first insulating layer 13 is disposed on the first conductive layer 12.
  • the first insulating layer 13 is a film of silicon nitride (SiN), but silicon oxide (SiO), silicon oxynitride (SiON), tantalum oxide (TaO), aluminum oxide (AlO), aluminum nitride (AlN). It may be a film of an inorganic material such as AlN), hafnium oxide (HfO), or a plurality of films. It is desirable that the relative permittivity of the first insulating layer 13 be higher than that of the insulating layer (for example, the second insulating layer 22) existing around the capacitor 100.
  • the relative dielectric constant of the first insulating layer 13 is, for example, 2.0 or more and 9.0 or less, and more preferably 5.0 or more and 8.0 or less.
  • the thickness of the first insulating layer 13 is preferably 50 nm or more and 800 nm or less, and is 500 nm in this example.
  • the first insulating layer 13 is formed by chemical vapor deposition (CVD).
  • the second conductive layer 14 is disposed on the first insulating layer 13.
  • the second conductive layer 14 includes a second lower conductive layer 141 and a second upper conductive layer 143.
  • the second lower conductive layer 141 is disposed on the first insulating layer 13.
  • the second upper conductive layer 143 is disposed on the second lower conductive layer 141.
  • the second lower conductive layer 141 corresponds to a part of the seed layer.
  • the seed layer is a conductive layer that functions as an electrode when the second upper conductive layer 143 is formed by electrolytic plating.
  • the second lower conductive layer 141 is a copper (Cu) film, but may be another film such as chromium (Cr), titanium (Ti), or a plurality of films. Is also good.
  • the thickness of the second lower conductive layer 141 is preferably 20 nm or more and 400 nm or less, and is 200 nm in this example.
  • the second lower conductive layer 141 is formed by an electroless plating method.
  • the second upper conductive layer 143 is formed by an electrolytic plating method using the second lower conductive layer 141 as a seed layer.
  • the second upper conductive layer 143 is a Cu film, but may be a film of another conductive material, or may be formed of a plurality of films.
  • the thickness of the second upper conductive layer 143 is preferably 0.5 ⁇ m or more and 5 ⁇ m or less, and is 2 ⁇ m in this example.
  • the substrate 11 has a through hole 15 penetrating the first surface 11a and the second surface 11b.
  • the first conductive layer 12 is electrically connected to a fourth conductive layer 21 disposed on the second surface 11b via a third conductive layer 20 formed in the through hole 15.
  • the third conductive layer 20 is a through electrode that passes through the through hole 15.
  • the third conductive layer 20 extends continuously from the first conductive layer 12.
  • the third conductive layer 20 includes an outer peripheral portion 201 and an inner peripheral portion 203 in order from the inner surface 15a side of the through hole 15.
  • the outer peripheral portion 201 is arranged continuously to the first lower conductive layer 121.
  • the inner peripheral portion 203 is disposed continuously to the first upper conductive layer 123.
  • the first lower conductive layer 121 extends continuously to the outer peripheral portion 201, and the first upper conductive layer 123 continuously extends to the inner peripheral portion 203.
  • another layer such as the above-mentioned adhesion layer may be further disposed between the outer peripheral portion 201 and the inner side surface 15a.
  • the opening width of the through hole 15 is preferably 40 ⁇ m or more and 110 ⁇ m or less, and in this example, 80 ⁇ m.
  • the opening width of the through-hole 15 defines a figure formed by a cross section of the through-hole 15 along the first surface 11a and the second surface 11b, and an arbitrary outer edge of the figure. Means the maximum distance between the two points.
  • the figure formed by the outer edge is a circle, the above-mentioned width refers to the diameter of the circle.
  • the through hole 15 has the same opening width between the first surface 11a and the second surface 11b, that is, the through hole 15 has a cylindrical shape, but may have another shape.
  • the size of the opening width may change between the first surface 11a and the second surface 11b.
  • the opening width may have a minimum value, a maximum value, or a minimum value. Values and local maxima. Further, the opening width may gradually increase from the first surface 11a to the second surface 11b, or may gradually decrease.
  • the through hole 15 is formed by performing etching, laser processing, a combination of laser processing and etching, sandblasting, electric discharge machining, drilling, and the like on the substrate 11.
  • the third conductive layer 20 is not limited to the form in which the conductive material is arranged along the side surface of the through-hole 15 as shown in FIG. 2, and may have a form in which the through-hole 15 is filled with the conductive material.
  • the first conductive layer 12, the third conductive layer 20, and the fourth conductive layer 21 may be at least partially integrated with each other and electrically connected. Further, at least two of the first conductive layer 12, the third conductive layer 20, and the fourth conductive layer 21 may be formed of the same material.
  • the fourth conductive layer 21 includes a fourth lower conductive layer 211 and a fourth upper conductive layer 213 in order from the second surface 11b side of the substrate 11.
  • the fourth lower conductive layer 211 is arranged continuously to the outer peripheral portion 201.
  • the fourth upper conductive layer 213 is disposed continuously to the inner peripheral portion 203.
  • another layer such as the above-described adhesion layer may be further disposed between the fourth lower conductive layer 211 and the second surface 11b.
  • the first conductive layer 12 and the fourth conductive layer 21 may be formed of the same material and may have substantially the same thickness. In such a case, there is little difference in the resistance value at the connection portion when the connection is made electrically, so that the signal transmission loss can be reduced.
  • a second insulating layer 22 which is an example of an insulating layer, is formed.
  • the second insulating layer 22 is a layer containing a resin that is an organic material.
  • via holes 23 are formed at positions corresponding to the first conductive layer 12, the second conductive layer 14, and the fourth conductive layer 21.
  • a connection portion 24 formed of a conductive material is arranged in each of the via holes 23. The connection part 24 is electrically connected to a conductive layer disposed at the bottom of the via hole 23.
  • the interposer 10 is electrically connected to the semiconductor chip 50 via the connection unit 24. Further, the interposer 10 is connected to the circuit board 40 via the solder balls 25 and the connection portions 24. The semiconductor chip 50 may also be connected to the connection part 24 via the solder ball 25. According to this configuration, the interposer 10, the semiconductor chip 50 disposed on the first surface 11 a side of the substrate 11 and electrically connected to the third conductive layer 20, and the semiconductor chip 50 disposed on the second surface 11 b side of the substrate 11 And a circuit board 40 electrically connected to the third conductive layer 20. According to the interposer 10 of the present embodiment, the mounting of the semiconductor chips 50 having a narrow terminal pitch on the large circuit board 40 is simplified.
  • the circuit board 40 is, for example, a motherboard.
  • the first conductive layer 12 includes a first portion 12-1 which is a region in contact with the first insulating layer 13, and a second portion 12-2 which is a region separated from the first insulating layer 13. That is, the upper surface 12-1u of the first portion 12-1 contacts the first insulating layer 13. On the other hand, the upper surface 12-2u of the second portion 12-2 is separated from the first insulating layer 13. The surface roughness of the upper surface 12-2u is equal to or larger than the surface roughness of the upper surface 12-1u.
  • the surface roughness of the upper surface 12-1u is 200 nm or less, and the surface roughness of the upper surface 12-2u is 80 nm or more and 300 nm or less. Since the surface roughness of the upper surface 12-1u of the first conductive layer 12 that is in contact with the first insulating layer 13 is small, dielectric breakdown of the first insulating layer 13 in the capacitor 100 is less likely to occur. On the other hand, it is preferable that the surface roughness of the upper surface 12-2u is large because the adhesion to the second insulating layer 22 is improved.
  • ⁇ t1 corresponds to the thickness of the first portion 12-1, that is, the distance from the first surface 11a of the substrate 11 to the upper surface 12-1u.
  • t2 corresponds to the thickness of the second portion 12-2, that is, the distance from the first surface 11a of the substrate 11 to the upper surface 12-2u.
  • the second portion 12-2 is thinner than the first portion 12-1 (t1> t2).
  • ts corresponds to the difference (t1-t2) between t1 and t2.
  • ts corresponds to the height difference between the upper surface 12-1u and the upper surface 12-2u, that is, the size of the step 12s.
  • t3 corresponds to the thickness of the first lower conductive layer 121.
  • t1 corresponds to the thickness of the first conductive layer 12, as described above, it corresponds to the thickness obtained by adding the thickness t3 of the first lower conductive layer 121 and the thickness of the first upper conductive layer 123.
  • the thickness of the first upper conductive layer 123 in the first part 12-1 corresponds to "t1-t3”
  • the thickness of the first upper conductive layer 123 in the second part 12-2 is "t2-t3". ". Therefore, it can be said that the first upper conductive layer 123 in the second portion 12-2 is thinner than the first upper conductive layer 123 in the first portion 12-1.
  • t3 is 0.4 ⁇ m
  • the thickness of the first upper conductive layer 123 is 20 ⁇ m. Therefore, t1 is 20.4 ⁇ m.
  • t2 is 20.1 ⁇ m and ts is 0.3 ⁇ m.
  • D1 corresponds to the distance between the side surface 14e of the second conductive layer 14 and the side surface 13e of the first insulating layer 13.
  • d2 corresponds to the distance between the boundary 12-1p and the side surface 13e.
  • the boundary 12-1p is a boundary between the first portion 12-1 and the second portion 12-2, and is disposed between the first insulating layer 13 and the substrate 11.
  • d3 corresponds to the distance between the side surface 12-2e of the second portion 12-2 and the boundary 12-1p.
  • the distances d1, d2, and d3 are all distances when viewed perpendicular to the surface (first surface 11a) of the substrate 11, that is, when viewed along the normal direction of the surface of the substrate 11. Corresponds to distance.
  • d1 is 10 ⁇ m
  • d2 is 0.2 ⁇ m
  • d3 is 10 ⁇ m.
  • d1 is the distance between the first insulating layer 13 and the second conductive layer 14 required according to the alignment accuracy of the lithography tool when forming the second conductive layer 14, or the first conductive layer 12 and the second conductive layer 14 The length may be larger or smaller than 10 ⁇ m, depending on the distance or the like necessary to prevent short circuit with.
  • the side surface 13e and the side surface 14e substantially coincide with each other, and d1 may be 0 ⁇ m in some cases. The case where d1 is 0 ⁇ m will be further described in an embodiment described later.
  • d2 is preferably smaller than ts, and may be 0 ⁇ m in some cases.
  • d3 may be larger or smaller than 10 ⁇ m. However, d3 does not become 0 ⁇ m.
  • d3 is preferably larger than ts, and more preferably larger than d1.
  • d3 is preferably 10% or more of t1, and more preferably 30% or more.
  • the boundary 12-1p, the side surface 12-2e, the side surface 13e, and the side surface 14e have an edge of the first portion 12-1, an edge of the second portion 12-2 when viewed perpendicular to the surface of the substrate 11, It corresponds to the edge of the first insulating layer 13 and the edge of the second conductive layer 14, respectively.
  • the boundary 12-1p can be said to be the outermost position of the first conductive layer 12 that contacts the first insulating layer 13.
  • the position of the side surface 12-2e is defined as the outermost position of the second portion 12-2.
  • the position of the side surface 14 e is defined as a position in contact with the first insulating layer 13.
  • the position of the side surface 13 e is defined as the outermost position of the first insulating layer 13.
  • FIGS. 5 to 9 are diagrams illustrating a method of manufacturing the interposer according to the first embodiment of the present disclosure.
  • 5 to 9 each show a cross-sectional shape (a cross-sectional view taken along line AA in FIG. 1) of a portion corresponding to FIG.
  • a substrate 11 having a first surface 11a and a second surface 11b and having a through-hole 15 penetrating the first surface 11a and the second surface 11b is prepared.
  • a seed layer 1210 is formed on the first surface 11a, the second surface 11b of the substrate 11, and the inner surface 15a of the through hole 15 by an electroless plating method.
  • the adhesion layer may be formed before forming the seed layer 1210.
  • a resist layer 31 is formed on a part of the seed layer 1210.
  • a conductive layer is formed on a portion of the seed layer 1210 exposed from the resist layer 31 by an electrolytic plating method.
  • the first upper conductive layer 123 is formed on the first surface 11a side
  • the inner peripheral portion 203 is formed on the through hole 15
  • the fourth upper conductive layer 213 is formed on the second surface 11b side.
  • the resist layer 31 is removed.
  • the first insulating layer 13 is formed, and at this time, the exposed portion of the seed layer 1210 is removed. Thereby, the respective conductive layers are separated, and the first conductive layer 12 is formed on the first surface 11a side, the third conductive layer 20 is formed on the through hole 15, and the fourth conductive layer 21 is formed on the second surface 11b side. . Subsequently, as shown in FIG. 9, a second conductive layer 14 is formed on the first insulating layer 13.
  • a capacitor including the first conductive layer 12, the first insulating layer 13 on the first conductive layer 12, and the second conductive layer 14 on the first insulating layer 13 can be configured. Regarding the manufacturing method from FIG. 7 to FIG. 9, details of the manufacturing method of the portion to be the capacitor 100 will be described later.
  • the second insulating layer 22 is formed, the via hole 23 is formed, and the connection portion 24 is formed, whereby the configuration shown in FIG. 2 is realized.
  • the thickness of the second insulating layer 22 (the distance from the first surface 11a of the substrate 11 to the surface of the second insulating layer 22 in the example of FIG. 2) is such that unevenness of the capacitor 100 and the like is flattened on the surface. It is preferable that the thickness be in the range of not less than the thickness of the structure in which the first conductive layer 12, the first insulating layer 13 and the second conductive layer 14 are laminated, and not more than twice the thickness. In the vicinity of the capacitor 100, a capacitance component is generated between the first conductive layer 12 and the connection portion 24.
  • the second insulating layer 22 having a lower relative dielectric constant than the first insulating layer 13 be formed thick between the first conductive layer 12 and the connection portion 24.
  • the distance from the surface of the first insulating layer 13 to the surface of the second insulating layer 22 is preferably, for example, 10 times or more the thickness of the first insulating layer 13. .
  • FIGS. 10 to 15 are diagrams illustrating a method of manufacturing the capacitor according to the first embodiment of the present disclosure.
  • 10 to 15 each show a cross-sectional shape (a cross-sectional view taken along line BB of FIG. 1) of a portion corresponding to FIG.
  • an insulating layer 1300 is formed to cover the first upper conductive layer 123 from the state shown in FIG.
  • a surface treatment of exposing the surface including the first upper conductive layer 123 to plasma such as NH3 plasma may be performed. Accordingly, the oxide on the surface of the first upper conductive layer 123 may be removed, and the adhesion between the first upper conductive layer 123 and the insulating layer 1300 may be increased.
  • a resist layer 31 is formed, and a portion of the insulating layer 1300 that is not covered with the resist layer 31 is removed, and a first insulating layer 13 is formed as shown in FIG. After that, the resist layer 31 is removed.
  • the resist layer 31 may be formed in a portion other than the portion where the first insulating layer 13 is formed.
  • the first insulating layer 13 may be formed by removing a part of the insulating layer 1300 by removing the resist layer 31 by wet etching.
  • a part of the first upper conductive layer 123 that is exposed from the first insulating layer 13 is removed to form a step 12s.
  • the seed layer 1210 exposed from the first upper conductive layer 123 is also removed. That is, of the first conductive layer 12, the upper surface 12-2u of the second portion 12-2 is formed outside the boundary 12-1p.
  • a seed layer 1410 is formed.
  • a resist layer 31 is formed on a part of the seed layer 1410, and a conductive layer is formed on a part of the seed layer 1410 exposed from the resist layer 31 by an electrolytic plating method.
  • a second upper conductive layer 143 is formed.
  • the resist layer 31 is removed.
  • the capacitor 100 shown in FIG. 9 is realized by removing the seed layer 1410 other than the portion covered by the second upper conductive layer 143.
  • FIG. 16 is a diagram illustrating the stress distribution of the first conductive layer of the capacitor in the comparative example.
  • FIG. 17 is a diagram illustrating the stress distribution of the first conductive layer of the capacitor according to the first embodiment of the present disclosure. 16 and 17 show the distribution of stress applied to the first insulating layer 13 in the first conductive layer, and the distribution is shown by contour lines. FIGS. 16 and 17 show that the contour lines having the same contour type have the same magnitude of stress. Further, the line type indicates that the stress increases in the order of a dotted line, a broken line, and a solid line. When FIG. 16 is compared with FIG. 17, a result is obtained in which the stress is reduced by the presence of the step 12s in the capacitor 100 shown in FIG.
  • the method for manufacturing the capacitor 100 is not limited to the method described above. An example of another manufacturing method will be described.
  • FIGS. 18 and 19 are diagrams illustrating another method of manufacturing the capacitor according to the first embodiment of the present disclosure.
  • the timing at which the seed layer 1210 is removed is different from the above-described example.
  • the seed layer 1210 other than the portion covered with the first upper conductive layer 123 is removed to form the first lower conductive layer 121, and then the first conductive layer An insulating layer 1300 is formed so as to cover 12.
  • a resist layer 31 is formed, a portion of the insulating layer 1300 that is not covered with the resist layer 31 is removed, and a first insulating layer 13 is formed as shown in FIG.
  • a portion of the first upper conductive layer 123 that is exposed from the first insulating layer 13 is removed to form a step 12s.
  • This also forms capacitor 100 having a structure similar to that of FIG.
  • ⁇ Second embodiment> an example of the capacitor 100A in which the second conductive layer 14 of the capacitor 100 in the first embodiment is shared with the connection unit 24 will be described.
  • the capacitor 100A has a structure shown in FIG. 23, and a method for manufacturing the capacitor 100A will be described with reference to FIGS.
  • FIGS. 20 to 23 are diagrams illustrating a method of manufacturing the capacitor according to the second embodiment of the present disclosure.
  • a second insulating layer 22A including an opening 22Ah is formed.
  • the opening 22Ah is formed at the same time as the via hole 23 shown in FIG. 2 and has a similar structure, except that the opening 22Ah is formed so as to expose a part of the first insulating layer 13.
  • a seed layer 1410A is formed.
  • the seed layer 1410A is formed to cover the first insulating layer 13 and the second insulating layer 22A. As shown in FIG.
  • a resist layer 31 is formed, and a second upper conductive layer 143A is formed by an electrolytic plating method.
  • the resist layer 31 is removed, and the seed layer 1410A other than the portion covered with the second upper conductive layer 143A is removed, thereby forming the second lower conductive layer 141A.
  • the second conductive layer 14A thus formed is formed together with the connection part 24. Note that the opening 22Ah and the via hole 23 may be formed at different timings. Further, the second conductive layer 14A and the connection portion 24 may be formed at different timings.
  • the second conductive layer 14A contacts the inner surface of the opening 22Ah. Further, a second insulating layer 22A is arranged in a part between the second conductive layer 14A and the first insulating layer 13. That is, a part of the second conductive layer 14A is in contact with a part of the first insulating layer 13.
  • the second portion 12-2 is arranged so as to surround the first portion 12-1 of the first conductive layer 12. That is, the entire edge of the first insulating layer 13 was disposed on the first conductive layer 12.
  • a capacitor in which at least a part of the edge of the first insulating layer 13 is disposed outside the first conductive layer 12 will be described.
  • FIG. 24 is a schematic plan view illustrating an interposer according to the third embodiment of the present disclosure.
  • FIG. 25 is a schematic cross-sectional view (a cross-sectional view taken along the line BB of FIG. 24) illustrating a capacitor included in the interposer according to the third embodiment of the present disclosure.
  • the first conductive layer 12 in the first embodiment surrounds the periphery of the first portion 12-1, so that the edge of the second portion 12-2 (the side surface 12-1 shown in FIG. 4). 2e) and the edge of the first conductive layer 12 were common.
  • the first insulating layer 13B covers the upper surface 12B-1u, covers the side surfaces 12B-1e, and further covers a part of the first surface 11a of the substrate 11.
  • the step 12Bs exists at the end.
  • the stress applied to the first insulating layer 13B from the first conductive layer 12B is reduced.
  • stress does not concentrate in a region where the end of the first insulating layer 13B does not exist on the first conductive layer 12B, so that the first insulating layer 13B is less likely to crack on the first conductive layer 12B. .
  • the thickness of the portion of the first insulating layer 13B that covers the side surfaces 12B-1e may be smaller than the thickness of the portion that covers the upper surface 12B-1u. At this time, even if the thickness of the first insulating layer 13B at the portion covering the side surfaces 12B-1e is 30% or more and 90% or less with respect to the thickness of the first insulating layer 13B at the portion covering the upper surface 12B-1u. It may be 60% or more and 80% or less.
  • FIG. 26 is a schematic plan view showing an interposer according to the fourth embodiment of the present disclosure.
  • FIG. 27 is a schematic cross-sectional view (a cross-sectional view taken along the line BB of FIG. 26) illustrating a capacitor included in the interposer according to the fourth embodiment of the present disclosure.
  • second conductive layer 14C is formed along the arrangement of first insulating layer 13B. Therefore, the first insulating layer 13B has a region sandwiched between the second conductive layer 14C and the side surface 12B-1e of the first portion 12B-1, and is further sandwiched between the second conductive layer 14C and the substrate 11. It also has an area.
  • a plurality of capacitors 100C in which a part of the second conductive layer 14C extends outside the first conductive layer 12B as in the above-described fourth embodiment are connected via the second conductive layer 14C. Will be described.
  • FIG. 28 is a schematic plan view showing an interposer according to the fifth embodiment of the present disclosure.
  • the first capacitor 100Da and the second capacitor 100Db in the fifth embodiment each have a configuration similar to the capacitor 100C in the fourth embodiment.
  • the first capacitor 100Da includes a first conductive layer 12Da, a first insulating layer 13Da, and a second conductive layer 14D.
  • the second capacitor 100D-b includes a first conductive layer 12D-b, a first insulating layer 13D-b, and a second conductive layer 14D.
  • the second conductive layer 14D is arranged as a common electrode in the first capacitor 100Da and the second capacitor 100Db.
  • the first capacitor 100D-a and the second capacitor 100D-b are arranged rotationally symmetric in this example, but may be arranged line-symmetrically or in a form without symmetry. Good. In any case, it is assumed that the first capacitor 100Da and the second capacitor 100Db are adjacent to each other.
  • the first conductive layer 12D-a and the first conductive layer 12D-b are separated from each other. Further, the first insulating layer 13D-a and the first insulating layer 13D-b are separated from each other.
  • the second conductive layer 14D is in contact with the first surface 11a of the substrate 11 in a region other than the region in contact with the first insulating layers 13D-a and 13D-b.
  • FIG. 29 is a schematic plan view showing an interposer according to the sixth embodiment of the present disclosure.
  • the first capacitor 100E-a and the second capacitor 100E-b in the sixth embodiment have a configuration similar to the first capacitor 100D-a and the second capacitor 100D-b in the fifth embodiment, respectively.
  • the first capacitor 100E-a includes a first conductive layer 12E-a, a first insulating layer 13E, and a second conductive layer 14E.
  • the second capacitor 100E-b includes a first conductive layer 12E-b, a first insulating layer 13E, and a second conductive layer 14E.
  • the first insulating layer 13E is arranged as a common insulating layer in the first capacitor 100Ea and the second capacitor 100E-b.
  • the second conductive layer 14E is arranged as a common electrode in the first capacitor 100E-a and the second capacitor 100E-b.
  • the first capacitor 100E-a and the second capacitor 100E-b are arranged rotationally symmetric in this example, but may be arranged line-symmetrically or in a form without symmetry. Good. In any case, it is assumed that the first capacitor 100Ea and the second capacitor 100Eb are adjacent to each other.
  • the first conductive layer 12E-a and the first conductive layer 12E-b are separated from each other.
  • the second conductive layer is arranged as a common electrode in a plurality of capacitors, but in the seventh embodiment, the first conductive layer is arranged in a common electrode in a plurality of capacitors.
  • FIG. 30 is a schematic plan view showing the interposer according to the seventh embodiment of the present disclosure.
  • FIG. 31 is a schematic cross-sectional view (a cross-sectional view taken along the line CC of FIG. 30) illustrating the capacitor according to the seventh embodiment of the present disclosure.
  • a part of the configuration including a portion corresponding to a capacitor is described, and other configurations are omitted.
  • the first capacitor 100Fa and the second capacitor 100Fb in the seventh embodiment each have a configuration similar to the capacitor 100 in the first embodiment.
  • a step 12Fs is formed around the area of the first capacitor 100F-a and the area of the second capacitor 100F-b (the area corresponding to the first portion 12F-1).
  • the region other than -a and the second capacitor 100F-b (the region corresponding to the second portion 12F-2) is thinner.
  • one of the two first portions 12F-1 is defined as the third portion 12F-3 as shown in FIG. 31, the following can be paraphrased as follows.
  • the second portion 12F-2 is adjacent to the first portion 12F-1 and the third portion 12F-3.
  • the first portion 12F-1 and the third portion 12F-3 are separated via the second portion 12F-2.
  • the first capacitor 100F-a includes a first conductive layer 12F, a first insulating layer 13F-a, and a second conductive layer 14F-a.
  • the second conductive layer 14F-a is disposed on the opposite side of the first insulating layer 13F-a from the first portion 12F-1.
  • the second capacitor 100F-b includes a first conductive layer 12F, a first insulating layer 13F-b, and a second conductive layer 14F-b.
  • the second conductive layer 14F-b is disposed on the opposite side of the first insulating layer 13F-b from the third portion 12F-3.
  • the first conductive layer 12F is arranged as a common electrode in the first capacitor 100F-a and the second capacitor 100F-b.
  • the first insulating layer 13F-a and the first insulating layer 13F-b may be continuously arranged as a common insulating layer (referred to as a first insulating layer 13F).
  • the region where the first insulating layer 13F exists is a region corresponding to the first portion 12F-1, the second portion 12F-2, and the third portion 12F-3.
  • the thickness of the second portion 12F-2 is different from the thickness shown in FIG. 31, and is the same as the thickness of the first portion 12F-1 and the third portion 12F-3.
  • the continuous 12th step is not provided at the boundary between the second portion 12F-2 and the first portion 12F-1 and at the boundary between the second portion 12F-2 and the third portion 12F-3.
  • FIG. 32 is a schematic cross-sectional view illustrating a capacitor according to the eighth embodiment of the present disclosure.
  • the first capacitor 100G-a and the second capacitor 100G-b each have a configuration similar to the capacitor 100A in the second embodiment.
  • the first capacitor 100G-a includes a first conductive layer 12G-a, a first insulating layer 13G-a, and a second conductive layer 14G.
  • the second capacitor 100G-b includes a first conductive layer 12G-b, a first insulating layer 13G-b, and a second conductive layer 14G.
  • the second conductive layer 14G is arranged as a common electrode via a portion arranged on the second insulating layer 22G in the first capacitor 100G-a and the second capacitor 100G-b.
  • a structure in which the first capacitor 100G-a and the second capacitor 100G-b are connected in series using the first conductive layer 12G-a and the first conductive layer 12G-b as terminals can be realized.
  • the first conductive layer 12G-a and the first conductive layer 12G-b are electrically connected to form one wiring
  • the second conductive layer 14G is connected to the first capacitor 100G-a and the second capacitor 100G.
  • the series connection can be realized by dividing each of -b. In this case, a series connection structure similar to the configuration of the seventh embodiment shown in FIG. 31 may be used.
  • FIG. 33 is a schematic cross-sectional view illustrating a capacitor according to the ninth embodiment of the present disclosure.
  • the first capacitor 100H-a includes a first conductive layer 12H, a first insulating layer 13H-a, and a second conductive layer 14H.
  • the second capacitor 100H-b includes a first conductive layer 12H, a first insulating layer 13H-b, and a second conductive layer 14H.
  • the first conductive layer 12H is arranged as a common electrode in the first capacitor 100Ha and the second capacitor 100Hb.
  • the second conductive layer 14G is disposed as a common electrode via a portion disposed on the second insulating layer 22G in the first capacitor 100Ha and the second capacitor 100Hb.
  • the first capacitor 100Ha and the second capacitor 100Hb are in a state where a plurality of capacitors are connected in parallel. Therefore, the two capacitors can be formed integrally without being separated.
  • the first insulating layer 13G-a and the first insulating layer 13G-b are separated from each other to reduce the size of the integrated insulating layer, and as a result, the first conductive layer is formed between them.
  • the second portion 12H-2 of the layer 12H is formed. Thereby, a step is formed at the boundary between the first portion 12H-1 and the second portion 12H-2, and the stress on the first insulating layers 13G-a and 13G-b can be reduced.
  • the idea of reducing the size of the integral insulating layer as described above also applies to the structure in which the first conductive layer 12G-a and the first conductive layer 12G-b described in the eighth embodiment are integrated. The same can be applied.
  • ⁇ Tenth embodiment> In the tenth embodiment, an example in which the first conductive layer has a stacked structure different from that of the first embodiment will be described.
  • the first conductive layer 12 in the first embodiment and the first conductive layer 12J in the tenth embodiment will be described while comparing the side surface shapes near the first surface 11a of the substrate 11.
  • FIG. 34 is a schematic cross-sectional view illustrating a side surface shape of the first conductive layer according to the first embodiment of the present disclosure.
  • the first conductive layer 12 in the first embodiment has a structure in which the first lower conductive layer 121 and the first upper conductive layer 123 are stacked as described above.
  • the first lower conductive layer 121 is Cu formed by an electroless plating method
  • the first upper conductive layer 123 is Cu formed by an electrolytic plating method.
  • both the first lower conductive layer 121 and the first upper conductive layer 123 are made of Cu, but the former is formed by an electroless plating method, and the latter is formed by an electrolytic plating method. Even so, the etching rate can be different. Accordingly, when forming the first lower conductive layer 121 by removing the seed layer 1210, the first lower conductive layer 121 can accelerate the etching more quickly than the first upper conductive layer 123. As a result, the etching proceeds from below the first upper conductive layer 123, and the depression 12d can be formed on the side surface 12-2e.
  • the second insulating layer 22 By forming the second insulating layer 22 along such a depression 12d, it is possible to enhance the adhesion.
  • the shape of the depression 12d can be variously changed by controlling the combination of the laminated structures, for example, the film thickness, the film quality, and the like.
  • FIG. 35 is a schematic cross-sectional view illustrating a side surface shape of the first conductive layer according to the tenth embodiment of the present disclosure.
  • the first conductive layer 12J shown in FIG. 35 has a structure in which a first lower conductive layer 121J and a first upper conductive layer 123 are stacked.
  • the first lower conductive layer 121J has a structure in which a sputtered Ti layer 1211, a sputtered Cu layer 1213, and a vapor-deposited Cu layer 1215 are stacked.
  • dents 1211b, 121Jd, and 12Jd are formed on the side surfaces 12H-2e by etching when the first lower conductive layer 121J is formed from the seed layer.
  • the etching rate can be different depending on the difference in their formation methods. Depressions 121Jd and 12Jd can be generated in 12H-2e.
  • the material of the recess 1211b is different between the sputtered Ti layer 1211 and the upper layer Cu, etching from below the sputtered Cu layer 1213 hardly proceeds. Therefore, the lower surface of the sputtered Cu layer 1213 is substantially parallel to the first surface 11a of the substrate 11.
  • Such a depression 1211b may be filled with the second insulating layer 22, or a space may be partially formed.
  • FIG. 36 is a schematic plan view showing the interposer according to the eleventh embodiment of the present disclosure. More specifically, FIG. 36 shows the interposer 10 manufactured by the method described in the first embodiment. In this figure, many components are omitted for the sake of simplicity.
  • the capacitor 100 a part of the first insulating layer 13 and the second conductive layer 14 formed on the first surface 11a side of the substrate 11 Only shows.
  • a second insulating layer 22 is formed so as to cover the capacitor 100.
  • an annular conductive layer 29 and the first insulating layer 13 are formed along the end of the second insulating layer 22.
  • FIG. 37 is a schematic cross-sectional view (a cross-sectional view taken along line DD of FIG. 36) showing the annular conductive layer 29 included in the interposer according to the eleventh embodiment of the present disclosure.
  • the conductive layer 29 is annularly disposed along the first insulating layer 13 on the first insulating layer 13 formed in an annular shape.
  • the width of first insulating layer 13 is larger than the width of conductive layer 29.
  • the conductive layer 29 is formed, for example, simultaneously with the step of forming the second conductive layer 14.
  • an annular conductive layer 29 is also formed on the first insulating layer 13 along a position where the edge of the second insulating layer 22 is to be formed.
  • the first insulating layer 13 wider than the conductive layer 29 is disposed between the conductive layer 29 and the substrate 11 at the position of the end of the second insulating layer 22.
  • the adhesion at the end of the second insulating layer 22 is improved by the first insulating layer 13.
  • FIG. 38 is a schematic sectional view showing a capacitor according to the twelfth embodiment of the present disclosure.
  • the corners of the first insulating layer 13K and the second conductive layer 14K have a round shape. Since the corners of the first insulating layer 13K have a round shape as described above, the stress applied to the corners of the first insulating layer 13K can be further reduced. Similarly, the stress applied to the corners of the second conductive layer 14K can be reduced. Thereby, it is possible to prevent the first insulating layer 13K and the second conductive layer 14K from peeling off from the lower layer.
  • one corner of the first insulating layer 13K and the second conductive layer 14K may not have a round shape. Further, any one of the plurality of corners may not have a round shape, and any shape may be different from other shapes.
  • the radius of curvature is preferably 5 ⁇ m or more. On the other hand, if it is less than 30 ⁇ m, the radius of curvature may be even smaller.
  • FIG. 39 is a schematic plan view illustrating capacitors and inductors included in the interposer according to the thirteenth embodiment of the present disclosure.
  • This schematic plan view is a plan view showing the first conductive layer 12L on the first surface 11a side of the substrate 11.
  • some components such as the connection unit 24 are omitted.
  • FIG. 40 is a schematic cross-sectional view (a cross-sectional view taken along the line EE of FIG. 39) illustrating the interposer according to the thirteenth embodiment of the present disclosure.
  • the interposer 10L may include at least the inductor 27 and the capacitor 100L.
  • the interposer 10L has at least a third conductive layer 20a electrically connected to the first conductive layer 12L and a plurality of third conductive layers 20b forming the inductor 27.
  • the third conductive layer 20a is formed in a through hole 15-1 between the inductor 27 and the capacitor 100L (the first conductive layer 12L, the first insulating layer 13L, and the second conductive layer 14L).
  • the plurality of third conductive layers 20b are formed in each of the plurality of through holes 15-2 in a region (a range included in a dotted line) configuring the inductor 27.
  • first conductive layer 12L on first surface 11a side of substrate 11 forms inductor 27, and another part of first conductive layer 12L forms a lower electrode of capacitor 100L.
  • the thickness Th1 of the first conductive layer 12L forming the inductor 27 is the thickness outside (corresponding to the second portion) of the first conductive layer 12L forming the lower electrode of the capacitor 100L. It may be substantially the same as Th2. In addition, when the thickness of both satisfies the following relationship, it can be regarded as substantially the same. ⁇ 10% ⁇ (Th1-Th2) / Th1 ⁇ + 10%
  • ⁇ Th1 may be 0.5 ⁇ m or more and 30 ⁇ m or less, but more preferably 5 ⁇ m to 20 ⁇ m. This is because the performance of the inductor 27 is improved.
  • the thickness of the third conductive layers 20a and 20b may be not less than 50% and not more than 100% of Th1 on the first surface 11a of the substrate 11.
  • FIG. 41 is a schematic sectional view showing a capacitor according to a fourteenth embodiment of the present disclosure.
  • the fact that the side surface 13e and the side surface 14Me are aligned is not limited to the case where they are completely matched, but also includes the case where they are substantially matched.
  • Substantially matching means for example, that d1 may be d2 or less, d1 may be 0.1 ⁇ m or less, and d1 is 1% or less of the thickness of the second conductive layer 14M. Alternatively, d1 may be 50% or less of the thickness of the first insulating layer 13.
  • the end surface of the second conductive layer 14M is not formed on the first insulating layer 13, so that stress is concentrated. It is possible to prevent a portion to be formed on the first insulating layer 13. Therefore, cracks in the first insulating layer 13 can be suppressed, and peeling between the first insulating layer 13 and the second conductive layer 14M can be suppressed.
  • FIG. 42 is a diagram illustrating a method for manufacturing the capacitor according to the fourteenth embodiment of the present disclosure.
  • a seed layer 1410 is formed so as to cover the insulating layer 1300, and a second upper conductive layer 143M is formed in the same manner as in the first embodiment.
  • FIG. 43 is a diagram illustrating a method for manufacturing the capacitor according to the fourteenth embodiment of the present disclosure.
  • the second lower conductive layer 141M and the first insulating layer 13 are formed by removing the seed layer 1410 and the insulating layer 1300 other than the portion covered by the second upper conductive layer 143M.
  • a part of the first upper conductive layer 123 that is exposed from the first insulating layer 13 is removed to form a step 12s.
  • the seed layer 1210 exposed from the first upper conductive layer 123 is also removed.
  • capacitor 100M shown in FIG. 41 is realized.
  • FIG. 44 is a diagram illustrating a semiconductor device according to a fifteenth embodiment of the present disclosure.
  • the semiconductor device 1000 has three stacked interposers 10 (10-1, 10-2, 10-3) and is connected to the LSI substrate 70.
  • the interposer 10-1 has a semiconductor element such as a DRAM, for example, and has connection terminals 81-1 and 82-1 formed by the connection section 24 and the like. These interposers 10 (10-1, 10-2, 10-3) do not need to use a glass substrate, and some of the interposers 10 use a substrate made of a different material from other interposers 10. It may be something.
  • the connection terminal 81-1 is connected to the connection terminal 80 of the LSI substrate 70 via a bump 90-1.
  • connection terminal 82-1 is connected to the connection terminal 81-2 of the interposer 10-2 via the bump 90-2.
  • the connection terminal 82-2 of the interposer 10-2 and the connection terminal 83-1 of the interposer 10-3 are also connected via the bump 90-3.
  • the bumps 90 (90-1, 90-2, 90-3) use, for example, metals such as indium, copper, and gold.
  • the number of layers is not limited to three, but may be two, or may be four or more.
  • the connection between the interposer 10 and another substrate is not limited to the method using a bump, and another bonding technique such as eutectic bonding may be used.
  • the interposer 10 and another substrate may be bonded by applying and baking a polyimide, an epoxy resin, or the like.
  • FIG. 45 is a diagram illustrating another example of the semiconductor device according to the fifteenth embodiment of the present disclosure.
  • a semiconductor device 1000 shown in FIG. 45 has a stacked structure in which semiconductor circuit boards (semiconductor chips) 71-1 and 71-2 such as a MEMS device, a CPU, and a memory, and an interposer 10 are stacked, and is connected to an LSI substrate 70. Have been.
  • the interposer 10 is disposed between the semiconductor circuit board 71-1 and the semiconductor circuit board 71-2, and is connected to each other via bumps 90-1 and 90-2.
  • the semiconductor circuit board 71-1 is mounted on the LSI board 70.
  • the LSI board 70 and the semiconductor circuit board 71-2 are connected by wires 95.
  • the interposer 10 is used as an interposer for stacking a plurality of semiconductor circuit boards and three-dimensionally mounting them.
  • a multifunctional semiconductor device can be realized. For example, by using the semiconductor circuit board 71-1 as a three-axis acceleration sensor and the semiconductor circuit board 71-2 as a two-axis magnetic sensor, a semiconductor device in which a five-axis motion sensor is realized by one module can be realized. .
  • a sensing result may be output as an analog signal.
  • a low-pass filter, an amplifier, and the like may be formed on the semiconductor circuit board or the interposer 10.
  • FIG. 46 is a diagram illustrating still another example of the semiconductor device according to the fifteenth embodiment of the present disclosure.
  • FIG. 46 is a diagram illustrating still another example of the semiconductor device according to the fifteenth embodiment of the present disclosure.
  • the above two examples are three-dimensional mounting, this example is an example applied to 2.5-dimensional mounting.
  • six interposers 10 (10-1 to 10-6) are stacked and connected to the LSI substrate 70.
  • the interposers 10 are stacked and connected to the LSI substrate 70.
  • the interposers 10-1 and 10-5 are connected on the LSI substrate 70, the interposers 10-2 and 10-4 are connected on the interposer 10-1, and the interposers 10- and 10-4 are connected on the interposer 10-2. 3 is connected, and the interposer 10-6 is connected on the interposer 10-5.
  • the interposers 10-3, 10-4, 10-6, etc. may be replaced with semiconductor circuit boards.
  • the semiconductor device 1000 manufactured as described above is mounted on various electronic devices such as a mobile terminal, an information processing device, and a home appliance.
  • the mobile terminal includes a mobile phone, a smartphone, a notebook personal computer, and the like.
  • the information processing device includes a desktop personal computer, a server, a car navigation, and the like.
  • the electronic device include, for example, a wireless local area network (LAN) device, a set-top box, a music player, a video player, an entertainment unit, a navigation device, a communication device, a personal digital assistant (PDA), and a fixed position data unit. It may be.
  • LAN wireless local area network
  • PDA personal digital assistant
  • FIG. 47 is a diagram illustrating an example of an electronic apparatus using the semiconductor device according to the fifteenth embodiment of the present disclosure.
  • a smartphone 500 and a notebook personal computer 600 are shown.
  • These electronic devices have a control unit 1100 including a CPU or the like that executes an application program to realize various functions.
  • the various functions include a function of using an output signal from the semiconductor device 1000.
  • the semiconductor device 1000 may have the function of the control unit 1100.
  • the present disclosure is not limited to the embodiments described above, and includes various other modifications.
  • the above-described embodiments have been described in detail for easy understanding of the present disclosure, and are not necessarily limited to those having all the configurations described above.
  • a part of the configuration of one embodiment may be replaced with the configuration of another embodiment, and the configuration of one embodiment may be added to the configuration of another embodiment.
  • some modifications will be described.
  • about the example which changed 1st Embodiment it can be applied also as an example which changes other embodiment.
  • Each of the first conductive layer 12 and the second conductive layer 14 has a laminated structure including a seed layer and a conductive layer formed by an electrolytic plating method.
  • the conductive layer formed by another method is used. It may be. That is, at least one or both of the first conductive layer 12 and the second conductive layer 14 may have a single-layer structure.
  • a vapor deposition method including chemical vapor deposition (CVD) and physical vapor deposition (PVD) is exemplified.
  • the chemical vapor deposition include plasma CVD and atomic layer deposition (ALD).
  • the physical vapor deposition include sputtering and vacuum vapor deposition. Further, it may be formed by etching a metal foil or by applying a conductive paste such as a metal nanopaste.
  • the first insulating layer 13 may be formed by an evaporation method including chemical vapor deposition (CVD) and physical vapor deposition (PVD).
  • a desired pattern may be formed on the conductive layer and the insulating layer by photolithography, or may be planarized by etch back or chemical mechanical polishing (CMP).
  • the material of the first conductive layer 12 and the second conductive layer 14 is not limited to Cu, but may be gold (Au), silver (Ag), copper (Cu), iron (Fe), nickel (Ni), platinum ( A material having conductivity such as Pt), palladium (Pd), ruthenium (Ru), and tungsten (W) may be included.
  • the second insulating layer 22 is an organic material, but may be an inorganic material, or may have a laminated structure of an inorganic material insulating layer and an organic material insulating layer.
  • the first insulating layer 13 may be disposed not only in the portion configuring the capacitor 100 but also as the first insulating layer 13 other than the portion configuring the capacitor 100. At this time, the portion of the first insulating layer 13 constituting the capacitor 100 and the other portion of the first insulating layer 13 may be separated from each other or may be continuous.
  • the first insulating layer 13 other than the portion constituting the capacitor 100 may be formed, for example, so as to cover at least a part of the third conductive layer 20 of the through hole 15.
  • the seed layer is removed by etching after forming the first insulating layer 13, a portion of the third conductive layer 20, particularly, the conductive layer (first The boundary portion between the conductive layer 12 and the third conductive layer 20) is protected by the first insulating layer 13, so that the protected portion of the conductive layer can be prevented from becoming thin.
  • the third conductive layer 20 formed inside the through hole 15 is formed along the inner side surface 15 a of the through hole 15 and is arranged so as not to close the through hole 15. At least one of the first surface 11a side and the second surface 11b side may be arranged to be closed, or the whole of the through hole 15 may be arranged to be closed. When the entire through hole 15 is closed, it can be said that the third conductive layer 20 is formed so as to fill the through hole 15 in other words.
  • the capacitor 100L and the inductor 27 are connected by the third conductive layer 20a.
  • the third conductive layer 20a is deformed so as to be closed at least in the vicinity of the first surface 11a in the through-hole 15-1, the conductive layer closing the through-hole 15-1 is removed from the first conductive layer 12L.
  • the capacitor 100L may be formed directly above the through hole 15-1.
  • the capacitor 100 is disposed on the interposer 10 described above.
  • the capacitor 100 may be disposed on the interposer 10 including a through electrode such as the third conductive layer 20. It is not limited to the case where it is applied.
  • a wiring board may not include a through electrode.
  • the conductive layer may be arranged only on the first surface 11a side of the substrate 11.
  • the substrate on which the capacitor 100 is disposed is not limited to a substrate applied to an application as an interposer disposed between a circuit substrate and a semiconductor chip, even when the substrate includes a through electrode. You may apply to the use as a penetration electrode board
  • the penetrating electrode substrate includes not only an interposer disposed between a circuit substrate and a semiconductor chip or the like, but also an IPD (Integrated Passive Device) without a semiconductor chip or the like.
  • IPD Integrated Passive Device
  • the semiconductor chip and the like may be arranged on the circuit board at a different position from the through electrode substrate and may be electrically connected to the circuit board.
  • the respective materials are determined such that the thermal expansion coefficient of the second lower conductive layer 141 is between the thermal expansion coefficient of the first insulating layer 13 and the thermal expansion coefficient of the second upper conductive layer 143. May be.
  • the second upper conductive layer 143 is formed of Cu having a thermal expansion coefficient of 16.8 ppm / K and the first insulating layer 13 is formed of 3.25 ppm / K of silicon nitride
  • the second lower conductive layer is formed.
  • 141 from Ti (8.4 ppm / K), Cr (8.2 ppm / K), Ni (13.4 ppm / K), or the like, the stress can be further reduced.
  • the second lower conductive layer 141 is formed of a plurality of films, the closer to the first insulating layer 13, the closer to the first insulating layer 13 the thermal expansion coefficient is, and the closer to the second upper conductive layer 143. It is preferable that the second upper conductive layer 143 be formed with a film having a closer thermal expansion coefficient.
  • a second lower conductive layer 141 in which a Ni film is stacked on the second upper conductive layer 143 (Cu) side and a Ti or Cr film is stacked on the first insulating layer 13 (silicon nitride) side may be formed.
  • Reference Signs List 10 interposer 11 substrate, 11a first surface, 11b second surface, 12 first conductive layer, 12-1 first portion, 12-1p boundary, 12-1u upper surface, 12-2 ... Second portion, 12-2e side surface, 12-2u upper surface, 12s step, 13 second insulating layer, 14 second conductive layer, 14e side surface, 15 through hole, 15a inner side surface, 20 ... third conductive layer, 21 ... fourth conductive layer, 22 ... second insulating layer, 22Ah ... opening, 23 ... via hole, 24 ... connecting part, 25 ... ball, 27 ... inductor, 29 ... conductive layer, 31 ...
  • resist layer 40 circuit board, 50 semiconductor chip, 70 board, 71 semiconductor circuit board, 80 connection terminal, 90 bump, 95 wire, 100 capacitor, 121 first lower conductive layer, 123 first Upper conductive layer, 141... Second lower conductive layer, 14 ... Second upper conductive layer, 201 outer peripheral part, 203 inner peripheral part, 211 fourth lower conductive layer, 213 fourth upper conductive layer, 500 smartphone, notebook personal computer, 1000 semiconductor device, 1100: control unit, 1210: seed layer, 1211: sputtered Ti layer, 1213: sputtered Cu layer, 1215: evaporated Cu layer, 1300: insulating layer, 1410: seed layer

Landscapes

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Abstract

本開示の配線基板によれば、絶縁表面を有する基板と、前記基板上に配置された第１導電層であって、第１厚さを有する第１部分および当該第１厚さよりも薄い第２厚さを有し当該第１部分に隣接する第２部分を含む第１導電層と、前記第２部分から離隔して前記第１部分上に配置された第１絶縁層と、前記第１絶縁層に対して前記第１部分とは反対側に配置された第２導電層と、を備える。

Description

配線基板および半導体装置
　本開示は、配線基板に関する。
　配線付の基板上にＭＩＭ（Ｍｅｔａｌ－Ｉｎｓｕｌａｔｏｒ－Ｍｅｔａｌ）キャパシタが形成される場合がある。このキャパシタは、導電層によって絶縁層を挟んだ構造を有する。導電層と絶縁層とは、熱膨張係数に違いがある。したがって、製造プロセスなどによる熱履歴に応じた伸縮によって、応力が生じる。伝送抵抗を小さくするために配線を厚くすると、この現象はさらに顕著になる。この応力を絶縁層が受けると、その応力を緩和するために絶縁層が導電層から剥離したり、絶縁層にクラックが生じたりする。このように、大きな応力の発生はキャパシタの信頼性を低下させる要因となる。特許文献１には、応力緩和のため、絶縁層が弾性体である技術が開示されている。この弾性体は有機材料である。
特開平１０－１３５４０８号公報
　有機材料は、一般的に誘電正接が大きい。そのため、導電層に高周波信号を印加した場合には、大きな伝送損失が生じて電力効率が悪化する。電力の損失が熱に変換されると、その熱は、素子特性の低下および熱雑音による信号品質の低下など、素子の性能を悪化させる。このように、特許文献１に開示された構造では、応力の緩和ができたとしても、素子の性能を低下させることになる。
　本開示の目的の一つは、キャパシタの信頼性を向上することにある。
　本開示によれば、絶縁表面を有する基板と、前記基板上に配置された第１導電層であって、第１厚さを有する第１部分および当該第１厚さよりも薄い第２厚さを有し当該第１部分に隣接する第２部分を含む第１導電層と、前記第２部分から離隔して前記第１部分上に配置された第１絶縁層と、前記第１絶縁層に対して前記第１部分とは反対側に配置された第２導電層と、を備える、配線基板が提供される。
　前記第１部分および前記第２部分は、前記第１絶縁層側において同一材料で形成された領域を含んでもよい。
　前記第１導電層は、第１膜および当該第１膜とは膜質が異なる第２膜を含み、前記第２膜は、前記第１膜と前記第１絶縁層とに挟まれて配置され、前記第２部分における前記第２膜は、前記第１部分における前記第２膜よりも薄くてもよい。
　前記第２導電層は、前記第１絶縁層の縁部のうち前記第２部分側に対応する第１縁部から離隔して配置されてもよい。
　前記基板の表面の法線方向に沿って見た場合において、前記第２導電層の縁部と、前記第１絶縁層の縁部のうち前記第２部分側に対応する第１縁部とが揃う部分を含んでもよい。
　前記基板の表面の法線方向に沿って見た場合において、前記第１部分と前記第２部分との境界から前記第１縁部との間の距離は、前記第２導電層の縁部から前記第１縁部までの距離より小さくてもよい。
　前記基板の表面の法線方向に沿って見た場合において、前記第１部分と前記第２部分と
の境界から前記第１絶縁層の縁部までの距離が、前記第１厚さと前記第２厚さとの差より小さくてもよい。
　前記境界は、前記第１絶縁層と前記基板との間に配置されてもよい。
　前記第１部分と前記第２部分との境界から前記第２部分の縁部までの前記基板の表面の法線方向に沿って見た場合における距離は、前記第１厚さと前記第２厚さとの差より大きくてもよい。
　前記第１部分と前記第２部分との境界から前記第２部分の縁部までの前記基板の表面の法線方向に沿って見た場合における距離は、前記第２厚さの１０％以上であってもよい。
　前記第１部分は、前記第２部分に囲まれてもよい。
　前記基板の表面の法線方向に沿って見た場合において、前記第１導電層の外縁は、前記第１部分の側面および前記第２部分の側面を含んでもよい。
　前記第１絶縁層は、前記第１部分の側面を覆ってもよい。
　前記第１絶縁層の一部は、前記第２導電層と前記第１部分の側面とに挟まれてもよい。
　前記第２部分の表面は、前記第１部分の表面より粗くてもよい。
　前記第１導電層は、少なくとも第１膜および当該第１膜とは膜質が異なる第２膜とを含んでもよい。
　前記第１導電層の側面には、前記第１膜の側面と前記第２膜との側面とにおいて形成される窪みが配置されてもよい。
　前記第２部分および前記第１絶縁層に接触する第２絶縁層をさらに備え、前記第１絶縁層は、無機材料を含み、前記第２絶縁層は、有機材料を含んでもよい。
　前記第２絶縁層は、開口を有し、前記第２導電層は、前記開口を規定する前記第２絶縁層の側面と接触し、前記第２導電層と前記第１絶縁層との間の一部に前記第２絶縁層が配置されてもよい。
　前記第１絶縁層に対して前記第１部分とは反対側に配置され、前記第２導電層と離隔された導電層をさらに備えてもよい。
　前記第１導電層は、前記第２厚さより厚い第３厚さを有し前記第２部分に隣接する第３部分をさらに含み、前記第１絶縁層は、さらに前記第３部分上に配置され、前記第２導電層は、前記第１絶縁層に対して前記第３部分とは反対側においても配置されてもよい。
　前記基板を貫通する貫通電極をさらに備え、前記貫通電極は、前記第１導電層に電気的に接続してもよい。
　前記貫通電極は、前記第１導電層と同じ材料で形成され、前記第１導電層から連続的に延びていてもよい。
　前記第１導電層は複数の膜を含み、前記貫通電極は複数の膜を含み、前記第１導電層における前記基板に最も近い膜は、前記第貫通電極における前記基板に最も近い膜まで、連続して延びていてもよい。
　前記第１導電層に接続された前記貫通電極を含むインダクタをさらに備えてもよい。
　また、本開示によれば、上記記載の配線基板と、前記配線基板に電気的に接続された半導体チップと、を備える半導体装置が提供される。
　本開示によれば、キャパシタの信頼性を向上することができる。
本開示の第１実施形態に係るインターポーザを示す概略平面図である。 本開示の第１実施形態におけるインターポーザを示す概略断面図（図１のＡ－Ａ線断面図）である。 本開示の第１実施形態に係るインターポーザに含まれるキャパシタを示す概略断面図（図１のＢ－Ｂ線断面図）である。 本開示の第１実施形態に係るキャパシタの段差部近傍を拡大した図である。 本開示の第１実施形態に係るインターポーザを製造する方法を説明する図である。 本開示の第１実施形態に係るインターポーザを製造する方法を説明する図である。 本開示の第１実施形態に係るインターポーザを製造する方法を説明する図である。 本開示の第１実施形態に係るインターポーザを製造する方法を説明する図である。 本開示の第１実施形態に係るインターポーザを製造する方法を説明する図である。 本開示の第１実施形態に係るキャパシタを製造する方法を説明する図である。 本開示の第１実施形態に係るキャパシタを製造する方法を説明する図である。 本開示の第１実施形態に係るキャパシタを製造する方法を説明する図である。 本開示の第１実施形態に係るキャパシタを製造する方法を説明する図である。 本開示の第１実施形態に係るキャパシタを製造する方法を説明する図である。 本開示の第１実施形態に係るキャパシタを製造する方法を説明する図である。 比較例におけるキャパシタの第１導電層の応力分布を説明する図である。 本開示の第１実施形態に係るキャパシタの第１導電層の応力分布を説明する図である。 本開示の第１実施形態に係るキャパシタを製造する別の方法を説明する図である。 本開示の第１実施形態に係るキャパシタを製造する別の方法を説明する図である。 本開示の第２実施形態に係るキャパシタを製造する方法を説明する図である。 本開示の第２実施形態に係るキャパシタを製造する方法を説明する図である。 本開示の第２実施形態に係るキャパシタを製造する方法を説明する図である。 本開示の第２実施形態に係るキャパシタを製造する方法を説明する図である。 本開示の第３実施形態に係るインターポーザを示す概略平面図である。 本開示の第３実施形態に係るインターポーザに含まれるキャパシタを示す概略断面図（図２４のＢ－Ｂ線断面図）である。 本開示の第４実施形態に係るインターポーザを示す概略平面図である。 本開示の第４実施形態に係るインターポーザに含まれるキャパシタを示す概略断面図（図２６のＢ－Ｂ線断面図）である。 本開示の第５実施形態に係るインターポーザを示す概略平面図である。 本開示の第６実施形態に係るインターポーザを示す概略平面図である。 本開示の第７実施形態に係るインターポーザを示す概略平面図である。 本開示の第７実施形態に係るキャパシタを示す概略断面図（図３０のＣ－Ｃ線断面図）である。 本開示の第８実施形態に係るキャパシタを示す概略断面図である。 本開示の第９実施形態に係るキャパシタを示す概略断面図である。 本開示の第１実施形態に係る第１導電層の側面形状を示す概略断面図である。 本開示の第１０実施形態に係る第１導電層の側面形状を示す概略断面図である。 本開示の第１１実施形態に係るインターポーザを示す概略平面図である。 本開示の第１１実施形態におけるインターポーザに含まれる環状の導電層２９を示す概略断面図（図３６のＤ－Ｄ線断面図）である。 本開示の第１２実施形態に係るキャパシタを示す概略断面図である。 本開示の第１３実施形態に係るインターポーザに含まれるキャパシタおよびインダクタを示す概略平面図である。 本開示の第１３実施形態に係るインターポーザを示す概略断面図（図３９のＥ－Ｅ線断面図）である。 本開示の第１４実施形態に係るキャパシタを示す概略断面図である。 本開示の第１４実施形態に係るキャパシタを製造する方法を説明する図である。 本開示の第１４実施形態に係るキャパシタを製造する方法を説明する図である。 本開示の第１５実施形態における半導体装置を示す図である。 本開示の第１５実施形態における半導体装置の別の例を示す図である。 本開示の第１５実施形態における半導体装置のさらに別の例を示す図である。 本開示の第１５実施形態における半導体装置を含む電子機器の一例を説明する図である。
　以下、図面を参照して本開示の一実施形態について説明する。なお、以下に示す各実施形態は一例であって、本開示は、これらの実施形態に限定して解釈されるものではない。本実施形態で参照する図面において、同一部分または同様な機能を有する部分には同一の符号または類似の符号（数字の後にＡ、Ｂ等を付しただけの符号）を付し、その繰り返しの説明は省略する場合がある。また、図面の寸法比率は説明の都合上実際の比率とは異なったり、構成の一部が図面から省略されたりする場合がある。本件明細書に添付する図面においては、図示と理解のしやすさの便宜上、適宜縮尺および縦横の寸法比等を、実物のそれらから変更し誇張したり、構成の一部が図面から省略されたりする場合がある。さらに、以下の説明において、構造間の位置関係を規定するときに、「上」または「下」は、一方の構造の直上または直下に他の構造が配置される場合に限らず、構造間においてさらに他の構造を介在する場合を含む。
＜第１実施形態＞
［１．全体構造］
　本開示の一実施形態に係るインターポーザは、絶縁層を、金属等を含む導電層で挟み込んだＭＩＭ構造を有する。以下、ＭＩＭ構造は、誘電体層である絶縁層を上部電極と下部電極とで挟んだキャパシタであるものとして説明する。以下に説明するキャパシタによれば、下部電極上にある絶縁層の端部で特に強く生じる応力を、従来のキャパシタよりも緩和することができる。以下、このようなキャパシタを有するインターポーザの構造について、具体的に説明する。
　図１は、本開示の第１実施形態に係るインターポーザ１０を示す概略平面図である。図２は、本開示の第１実施形態におけるインターポーザ１０を示す概略断面図（図１のＡ－Ａ線断面図）である。図３は、本開示の第１実施形態に係るインターポーザ１０に含まれるキャパシタ１００を示す概略断面図（図１のＢ－Ｂ線断面図）である。なお、図１および図３においては、基板１１、第１導電層１２、第１絶縁層１３および第２導電層１４の位置関係がわかりやすくなるように、一部の構成が省略されている。この例では、キャパシタ１００において、第１導電層１２が下部電極に対応し、第１絶縁層１３が誘電体層に対応し、第２導電層１４が上部電極に対応する。
　インターポーザ１０は、基板１１、第１導電層１２、第１絶縁層１３および第２導電層１４を備える。基板１１は、第１面１１ａと第１面１１ａに対して反対側の第２面１１ｂとを有する。基板１１は、絶縁表面を有する基板であって、この例では、無アルカリガラスである。なお、基板１１は、ガラス以外の無機絶縁材料であってもよいし、有機材料であってもよいし、半導体基板であってもよいし、有機材料であってもよいが、絶縁性材料であることが望ましく、少なくとも表面に絶縁性を有している。
　基板１１の厚さは、５０μｍ以上７００μｍ以下であることが好ましく、この例では４００μｍである。また、基板１１の第１面１１ａの表面粗さ（算術平均粗さＲａ）は、基板１１の第１面１１ａ上に形成する第１導電層１２および第２面１１ｂ上に形成する第４導電層２１にて、高周波信号に対し伝送損失が生じるのを防ぐ観点から小さいことが好ましく５０ｎｍ以下、特に０．１ｎｍ～３０ｎｍであることが好ましい。なお、ここでの算術平均粗さＲａは、ＪＩＳ規格ＪＩＳ　Ｂ　０６０１：２００１による定義に従う。以下、本明細書において、表面粗さといった場合には算術平均粗さＲａに対応する。
　第１導電層１２は、第１下部導電層１２１および第１上部導電層１２３を含む。第１下部導電層１２１は、基板１１の第１面１１ａに配置されている。第１上部導電層１２３は、第１下部導電層１２１の上に配置されている。第１導電層１２のうち、第１絶縁層１３の縁部近傍には、第１絶縁層１３の縁部に沿って段差１２ｓが形成されている。この段差１２ｓが存在することによって、第１絶縁層１３への応力が緩和される。段差１２ｓの詳細構造については、後述する。
　なお、第１下部導電層１２１は、基板１１の第１面１１ａに直接配置されていてもよいし、導電性または絶縁性の層を少なくとも１層を介して基板１１の第１面１１ａに配置されていてもよい。例えば、基板１１の第１面１１ａに絶縁性樹脂を配置することにより、第１導電層１２と基板１１の熱膨張率の差により発生する応力を緩和することもできる。絶縁性樹脂としては、エポキシ、ポリイミド、ポリベンゾオキサゾール、ポリアミドなどが例示される。
　第１下部導電層１２１は、シード層の一部に対応する。シード層は、第１上部導電層１２３を電解めっきで形成するときの電極として機能する導電層である。第１下部導電層１２１は、この例では、銅（Ｃｕ）の膜であるが、クロム（Ｃｒ）、チタン（Ｔｉ）などの他の膜であってもよいし、複数の膜で形成されてもよい。第１下部導電層１２１の厚さは、２０ｎｍ以上８００ｎｍ以下であることが好ましく、この例では２００ｎｍである。第１下部導電層１２１は、無電解めっき法により形成される。
　なお、第１下部導電層１２１と第１面１１ａとの間にはさらに別の層が配置されていてもよい。例えば、第１下部導電層１２１が基板１１から剥がれにくくするための密着層が配置されていてもよい。密着層としては、例えば、酸化亜鉛（ＺｎＯ）が例示される。酸化亜鉛を含む密着層は、例えば、ゾルゲル法によって形成される。
　第１上部導電層１２３は、第１下部導電層１２１をシード層として電解めっき法により形成される。第１上部導電層１２３は、この例では、Ｃｕの膜であるが、他の導電性を有する材料の膜であってもよいし、複数の膜で形成されてもよい。第１上部導電層１２３の厚さは、０．５μｍ以上３０μｍ以下であることが好ましく、この例では２０μｍである。
　第１絶縁層１３は、第１導電層１２の上に配置されている。第１絶縁層１３は、この例では、窒化シリコン（ＳｉＮ）の膜であるが、酸化シリコン（ＳｉＯ）、酸窒化シリコン（ＳｉＯＮ）、酸化タンタル（ＴａＯ）、酸化アルミニウム（ＡｌＯ）、窒化アルミニウム（ＡｌＮ）、酸化ハフニウム（ＨｆＯ）などの無機材料の膜であってもよいし、複数の膜で形成されてもよい。第１絶縁層１３の比誘電率は、キャパシタ１００の周囲に存在する絶縁層（例えば、第２絶縁層２２）よりも高いことが望ましい。第１絶縁層１３の比誘電率は、例えば２．０以上９．０以下、より好ましくは５．０以上８．０以下である。第１絶縁層１３の厚さは、５０ｎｍ以上８００ｎｍ以下であることが好ましく、この例では５００ｎｍである。第１絶縁層１３は、化学蒸着（ＣＶＤ）で形成される。
　第２導電層１４は、第１絶縁層１３の上に配置されている。第２導電層１４は、第２下部導電層１４１および第２上部導電層１４３を含む。第２下部導電層１４１は、第１絶縁層１３の上に配置されている。第２上部導電層１４３は、第２下部導電層１４１の上に配置されている。
　第２下部導電層１４１は、シード層の一部に対応する。シード層は、第２上部導電層１４３を電解めっきで形成するときの電極として機能する導電層である。第２下部導電層１４１は、この例では、銅（Ｃｕ）の膜であるが、クロム（Ｃｒ）、チタン（Ｔｉ）などの他の膜であってもよいし、複数の膜で形成されてもよい。第２下部導電層１４１の厚さは、２０ｎｍ以上４００ｎｍ以下であることが好ましく、この例では２００ｎｍである。第２下部導電層１４１は、無電解めっき法により形成される。
　第２上部導電層１４３は、第２下部導電層１４１をシード層として電解めっき法により形成される。第２上部導電層１４３は、この例では、Ｃｕの膜であるが、他の導電性を有する材料の膜であってもよいし、複数の膜で形成されてもよい。第２上部導電層１４３の厚さは、０．５μｍ以上５μｍ以下であることが好ましく、この例では２μｍである。
　基板１１は、第１面１１ａと第２面１１ｂとを貫通する貫通孔１５を有する。第１導電層１２は、貫通孔１５に形成された第３導電層２０を介して第２面１１ｂに配置された第４導電層２１に電気的に接続されている。第３導電層２０は、貫通孔１５を貫通する貫通電極である。この例では、第３導電層２０は、第１導電層１２から連続的に延びている。第３導電層２０は、貫通孔１５の内側面１５ａ側から順に外周部分２０１および内周部分２０３を含む。外周部分２０１は、第１下部導電層１２１に連続して配置されている。内周部分２０３は第１上部導電層１２３に連続して配置されている。言い換えると、第１下部導電層１２１は外周部分２０１まで連続して延び、第１上部導電層１２３は内周部分２０３まで連続して延びている。なお、外周部分２０１と内側面１５ａとの間には、上述した密着層のような別の層がさらに配置されていてもよい。
　貫通孔１５の開口幅は、４０μｍ以上１１０μｍ以下であることが好ましく、この例では８０μｍである。ここで、貫通孔１５の開口幅とは、第１面１１ａと第２面１１ｂとの間において、これらの面に沿った貫通孔１５の断面が形成する図形を規定し、当該図形外縁の任意の２点間の最大距離をいう。なお、外縁が形成する図形が円形である場合、上述の幅とは、円の直径をいう。
　貫通孔１５は、図に示すように、第１面１１ａと第２面１１ｂとの間でいずれも開口幅が同じ、すなわち円柱形状であるが、他の形状であってもよい。例えば、第１面１１ａと第２面１１ｂとの間で開口幅の大きさが変化してもよく、例えば、極小値を有してもよいし、極大値を有してもよいし、極小値および極大値を有してもよい。また、開口幅が第１面１１ａから第２面１１ｂにかけて徐々に大きくなってもよいし、徐々に小さくなってもよい。
　貫通孔１５は、基板１１に対して、エッチング加工、レーザ加工、レーザ加工とエッチング加工との組合せによる加工、サンドブラスト加工、放電加工、ドリル加工などを行うことによって形成される。第３導電層２０は、図２に示すように貫通孔１５の側面に沿って導電材料が配置された形態に限らず、貫通孔１５内に導電材料が充填された形態であってもよい。図２に示すように、第１導電層１２、第３導電層２０および第４導電層２１は、少なくとも一部において、互いに一体となり電気的に接続されていてもよい。さらに、第１導電層１２、第３導電層２０および第４導電層２１のうち、少なくとも２つの導電層が同じ材料で形成されていてもよい。
　第４導電層２１は、基板１１の第２面１１ｂ側から順に第４下部導電層２１１および第４上部導電層２１３を含む。第４下部導電層２１１は、外周部分２０１に連続して配置されている。第４上部導電層２１３は、内周部分２０３に連続して配置されている。なお、第４下部導電層２１１と第２面１１ｂとの間には、上述した密着層のような別の層がさらに配置されていてもよい。また、第１導電層１２と第４導電層２１とは、同じ材料で形成され、実質的に同じ厚さであってもよい。このような場合には、電気的に接続されたときに接続部において抵抗値に差が生じにくく、信号の伝送損失を軽減することができる。
　基板１１の第１面１１ａ側および第２面１１ｂ側には、絶縁層の一例である第２絶縁層２２が形成されている。第２絶縁層２２は、この例では、有機材料である樹脂を含む層である。第２絶縁層２２において、第１導電層１２、第２導電層１４および第４導電層２１に対応する位置には、ビアホール２３が形成されている。ビアホール２３のそれぞれには、導電性の材料で形成された接続部２４が配置されている。接続部２４は、ビアホール２３の底部に配置された導電層と電気的に接続されている。
　インターポーザ１０は、接続部２４を介して、半導体チップ５０に電気的に接続されている。また、インターポーザ１０は、はんだボール２５と接続部２４とを介して、回路基板４０に接続されている。半導体チップ５０についても、はんだボール２５を介して接続部２４に接続されてもよい。この構成によれば、インターポーザ１０と、基板１１の第１面１１ａ側に配置され、第３導電層２０と電気的に接続された半導体チップ５０と、基板１１の第２面１１ｂ側に配置され、第３導電層２０と電気的に接続された回路基板４０と、を有する半導体装置が提供される。本実施形態のインターポーザ１０によれば、狭端子ピッチの半導体チップ５０を大型の回路基板４０へ実装することが簡便化される。回路基板４０は、例えば、マザーボードが挙げられる。
［２．段差］
　続いて、キャパシタ１００のうち、段差１２ｓ近傍の詳細の構造について説明する。第１導電層１２は、第１絶縁層１３と接する領域である第１部分１２－１、および第１絶縁層１３と離隔した領域である第２部分１２－２を含む。すなわち、第１部分１２－１の上面１２－１ｕは、第１絶縁層１３と接触する。一方、第２部分１２－２の上面１２－２ｕは、第１絶縁層１３と離隔している。上面１２－２ｕの表面粗さは、上面１２－１ｕの表面粗さと同等であるか、上面１２－１ｕの表面粗さよりも大きい。この例では、上面１２－１ｕの表面粗さは２００ｎｍ以下であり、上面１２－２ｕの表面粗さは８０ｎｍ以上３００ｎｍ以下である。第１導電層１２のうち第１絶縁層１３と接触する上面１２－１ｕの表面粗さが小さいことにより、キャパシタ１００において、第１絶縁層１３での絶縁破壊が生じにくくなる。一方、上面１２－２ｕの表面粗さが大きいことにより、第２絶縁層２２との密着性が向上するために好ましい。
　ｔ１は、第１部分１２－１の厚さ、すなわち、基板１１の第１面１１ａから上面１２－１ｕまでの距離に対応する。ｔ２は、第２部分１２－２の厚さ、すなわち、基板１１の第１面１１ａから上面１２－２ｕまでの距離に対応する。第２部分１２－２は、第１部分１２－１より薄い（ｔ１＞ｔ２）。ｔｓは、ｔ１とｔ２との差（ｔ１－ｔ２）に対応する。言い換えれば、ｔｓは、上面１２－１ｕと上面１２－２ｕとの高さの差、すなわち段差１２ｓの大きさに対応する。ｔ３は、第１下部導電層１２１の厚さに対応する。ｔ１は、上述したように、第１導電層１２の厚さに対応するため、第１下部導電層１２１の厚さｔ３と第１上部導電層１２３の厚さとを加算した厚さに対応する。ここで、第１導電層１２のうち第１絶縁層１３側において同一材料の膜で形成されている第１上部導電層１２３に着目する。この場合、第１部分１２－１における第１上部導電層１２３の厚さは「ｔ１－ｔ３」に対応し、第２部分１２－２における第１上部導電層１２３の厚さは「ｔ２－ｔ３」に対応する。したがって、第２部分１２－２における第１上部導電層１２３は、第１部分１２－１における第１上部導電層１２３よりも薄い、ともいえる。上述したように、この例では、ｔ３は０．４μｍであり、第１上部導電層１２３の厚さは２０μｍである。したがって、ｔ１は２０．４μｍである。この例では、ｔ２は２０．１μｍであり、ｔｓは０．３μｍである。
　ｄ１は、第２導電層１４の側面１４ｅと第１絶縁層１３の側面１３ｅとの距離に対応する。ｄ２は、境界１２－１ｐと側面１３ｅとの距離に対応する。境界１２－１ｐは、第１部分１２－１と第２部分１２－２との境界であり、第１絶縁層１３と基板１１との間に配置されている。ｄ３は、第２部分１２－２の側面１２－２ｅと境界１２－１ｐとの距離に対応する。ここでの距離ｄ１、ｄ２、ｄ３は、いずれも、基板１１の表面（第１面１１ａ）に垂直に見た場合における距離、すなわち、基板１１の表面の法線方向に沿って見た場合における距離に対応する。
　この例では、ｄ１は１０μｍであり、ｄ２は０．２μｍであり、ｄ３は１０μｍである。ｄ１は、第２導電層１４を形成するときのリソグラフィツールのアライメント精度に応じて必要な第１絶縁層１３と第２導電層１４との距離、または第１導電層１２と第２導電層１４との短絡を防ぐために必要な距離などに対応して、１０μｍより大きくしてもよいし、小さくしてもよい。また、ｄ１を小さくするときには、側面１３ｅと側面１４ｅとがほぼ一致し、ｄ１が０μｍになる場合もある。ｄ１が０μｍになる場合については、後述する実施形態でさらに述べる。ｄ２は、ｔｓより小さいことが好ましく、０μｍとなる場合もある。ｄ３は、１０μｍよりも大きくてもよいし、小さくてもよい。ただし、ｄ３は０μｍになることはない。ｄ３は、ｔｓより大きいことが好ましく、ｄ１より大きいことが好ましい。ｄ３は、ｔ１の１０％以上であることが好ましく、３０％以上であることがさらに好ましい。
　境界１２－１ｐ、側面１２－２ｅ、側面１３ｅおよび側面１４ｅは、基板１１の表面に垂直に見た場合には、第１部分１２－１の縁部、第２部分１２－２の縁部、第１絶縁層１３の縁部および第２導電層１４の縁部、にそれぞれ対応する。境界１２－１ｐは、第１導電層１２のうち第１絶縁層１３と接触する最も外側の位置ともいえる。第２部分１２－２の側面が傾斜を有する場合には、側面１２－２ｅ位置は第２部分１２－２の最も外側の位置として定義する。第２導電層１４の側面が傾斜を有する場合には、側面１４ｅの位置は、第１絶縁層１３と接する位置として定義する。第１絶縁層１３の側面が傾斜を有する場合には、側面１３ｅの位置は第１絶縁層１３の最も外側の位置として定義する。
［３－１．インターポーザの製造方法］
　次に、インターポーザ１０を製造する方法について説明する。
　図５から図９は、本開示の第１実施形態に係るインターポーザを製造する方法を説明する図である。図５から図９は、いずれも図２に対応する部分の断面形状（図１のＡ－Ａ線断面図）を示したものである。まず、第１面１１ａと第２面１１ｂとを有し、第１面１１ａと第２面１１ｂを貫通する貫通孔１５を有する基板１１を準備する。図５に示すように、基板１１の第１面１１ａ、第２面１１ｂ、および貫通孔１５の内側面１５ａ上に、無電解めっき法によってシード層１２１０を形成する。上述したように、シード層１２１０を形成する前に密着層を形成してもよい。
　図６に示すように、シード層１２１０上の一部にレジスト層３１を形成する。電解めっき法により、シード層１２１０のうちレジスト層３１から露出している部分に導電層を形成する。これにより、第１面１１ａ側に第１上部導電層１２３、貫通孔１５に内周部分２０３、および第２面１１ｂ側に第４上部導電層２１３が形成される。その後、図７に示すように、レジスト層３１を除去する。
　図８に示すように、第１絶縁層１３を形成し、その際にシード層１２１０のうち、露出している部分を除去する。これによって、それぞれの導電層が分離されて、第１面１１ａ側に第１導電層１２、貫通孔１５に第３導電層２０、および第２面１１ｂ側に第４導電層２１が形成される。続いて、図９に示すように、第１絶縁層１３上に第２導電層１４を形成する。これにより、第１導電層１２と、第１導電層１２上の第１絶縁層１３と、第１絶縁層１３上の第２導電層１４とを備えるキャパシタを構成することができる。図７から図９に至る製造方法については、キャパシタ１００となる部分の製造方法の詳細を後述する。
　この後に、第２絶縁層２２が形成され、ビアホール２３が形成されて、接続部２４が形成されることによって、図２に示す構成が実現される。なお、第２絶縁層２２の厚さ（図２の例では基板１１の第１面１１ａから第２絶縁層２２の表面までの距離）は、表面においてキャパシタ１００等の凹凸が平坦化するために、第１導電層１２、第１絶縁層１３および第２導電層１４を積層した構造の厚さ以上、当該厚さの２倍以下の範囲であることが好ましい。また、キャパシタ１００の近傍では、第１導電層１２と接続部２４との間での容量成分が生じるが、設計上できるだけ少なくしたい。そのため、第１導電層１２と接続部２４との間において、第１絶縁層１３よりも低い比誘電率を有する第２絶縁層２２を厚く形成することが好ましい。第２絶縁層２２の厚さのうち、第１絶縁層１３の表面から第２絶縁層２２の表面までの距離は、例えば、第１絶縁層１３の厚さの１０倍以上であることが好ましい。
［３－２．キャパシタの製造方法］
　上述した図７から図９に至る製造方法のうち、キャパシタ１００が製造される部分について、図１０から図１５を用いて、より詳細に説明する。
　図１０から図１５は、本開示の第１実施形態に係るキャパシタを製造する方法を説明する図である。図１０から図１５は、いずれも、図３に対応する部分の断面形状（図１のＢ－Ｂ線断面図）を示したものである。図１０に示すように、図７に示す状態から、第１上部導電層１２３を覆うように絶縁層１３００を形成する。絶縁層１３００を形成する前に、第１上部導電層１２３を含む表面をＮＨ３プラズマなどのプラズマに曝す表面処理を実施してもよい。これにより、第１上部導電層１２３の表面の酸化物を除去し、第１上部導電層１２３と絶縁層１３００との間の密着性を高めてもよい。
　続いて、レジスト層３１を形成し、絶縁層１３００のうちレジスト層３１に覆われていない部分を除去し、図１１に示すように第１絶縁層１３を形成する。その後に、レジスト層３１を除去する。なお、絶縁層１３００を形成する前に、第１絶縁層１３を形成する部分以外にレジスト層３１を形成してもよい。この場合には、絶縁層１３００を形成した後、レジスト層３１をウェットエッチングにより除去することによって、絶縁層１３００の一部をリフトオフして第１絶縁層１３を形成してもよい。
　次に、図１２に示すように、第１上部導電層１２３のうち、第１絶縁層１３から露出している部分の一部を除去して段差１２ｓを形成する。このとき、第１上部導電層１２３から露出されているシード層１２１０についても除去される。すなわち、第１導電層１２のうち、境界１２－１ｐより外側において第２部分１２－２の上面１２－２ｕが形成される。
　続いて、図１３に示すように、シード層１４１０を形成する。そして、図１４に示すようにシード層１４１０上の一部にレジスト層３１を形成し、電解めっき法により、シード層１４１０のうちレジスト層３１から露出している部分に導電層を形成する。これにより、第２上部導電層１４３が形成される。その後、図１５に示すように、レジスト層３１を除去する。この状態において、第２上部導電層１４３に覆われた部分以外のシード層１４１０を除去することにより、図９に示すキャパシタ１００が実現される。
［４．応力比較］
　上述したキャパシタ１００は、段差１２ｓにより第１絶縁層１３が受ける応力が低減される。ここで、段差１２ｓを含まないキャパシタと、段差１２ｓを含むキャパシタ１００とについて、所定の設計条件の下でのシミュレーションにより応力分布を比較した。
　図１６は、比較例におけるキャパシタの第１導電層の応力分布を説明する図である。図１７は、本開示の第１実施形態に係るキャパシタの第１導電層の応力分布を説明する図である。図１６および図１７は、第１導電層において第１絶縁層１３に与える応力分布を示し、その分布を等高線で示している。図１６と図１７とで等高線の線種が同じものについては、同じ大きさの応力であることを示している。また、線種が点線、破線、実線の順で応力が高くなることを示している。図１６と図１７とを比較すると、図１６に示す比較例のキャパシタ１００Ｚに比べて、図１７に示すキャパシタ１００では、段差１２ｓの存在により、応力が緩和される結果が得られた。
［５．別の製造方法］
　キャパシタ１００を製造する方法は、上述の方法に限られない。別の製造方法の一例を示す。
　図１８、図１９は、本開示の第１実施形態に係るキャパシタを製造する別の方法を説明する図である。上述した例とは、シード層１２１０を除去するタイミングが異なっている。図１８に示すように、図７に示す状態において、第１上部導電層１２３に覆われた部分以外のシード層１２１０を除去して第１下部導電層１２１を形成してから、第１導電層１２を覆うように絶縁層１３００を形成する。続いて、レジスト層３１を形成し、絶縁層１３００のうちレジスト層３１に覆われていない部分を除去し、図１９に示すように第１絶縁層１３を形成する。さらに、第１上部導電層１２３のうち、第１絶縁層１３から露出している部分の一部を除去して段差１２ｓを形成する。これによっても、図１２と同様な構造を有するキャパシタ１００が形成される。
＜第２実施形態＞
　第２実施形態では、第１実施形態におけるキャパシタ１００の第２導電層１４が、接続部２４と共用されたキャパシタ１００Ａの例を示す。キャパシタ１００Ａは、図２３に示す構造を有し、図２０から図２３を用いて、その製造方法について説明する。
　図２０から図２３は、本開示の第２実施形態に係るキャパシタを製造する方法を説明する図である。図８に示す状態において、図２０に示すように、開口２２Ａｈを含む第２絶縁層２２Ａを形成する。開口２２Ａｈは、図２に示すビアホール２３と同時に形成され同様な構造を有するが、第１絶縁層１３の一部を露出するように形成されている点で異なる。続いて、図２１に示すように、シード層１４１０Ａを形成する。シード層１４１０Ａは、第１絶縁層１３および第２絶縁層２２Ａを覆って形成される。図２２に示すように、レジスト層３１を形成して、第２上部導電層１４３Ａを電解めっき法によって形成する。最後に、図２３に示すように、レジスト層３１を除去し、第２上部導電層１４３Ａに覆われた部分以外のシード層１４１０Ａを除去することによって第２下部導電層１４１Ａが形成される。このように形成された第２導電層１４Ａは、接続部２４とともに形成される。なお、開口２２Ａｈとビアホール２３とは別々のタイミングで形成されてもよい。また、第２導電層１４Ａと接続部２４とが別々のタイミングで形成されてもよい。
　キャパシタ１００Ａの構造によれば、以下に示す構造を有しているともいえる。第２導電層１４Ａは、開口２２Ａｈの内側面と接触する。また、第２導電層１４Ａと第１絶縁層１３との間の一部に、第２絶縁層２２Ａが配置されている。すなわち、第２導電層１４Ａの一部と第１絶縁層１３の一部とが接触している。
＜第３実施形態＞
　第１実施形態では、第１導電層１２のうち第１部分１２－１の周りを囲むように第２部分１２－２が配置されていた。すなわち、第１絶縁層１３の縁部は、全て第１導電層１２上に配置されていた。第３実施形態では、第１絶縁層１３の縁部の少なくとも一部が第１導電層１２の外側に配置されているキャパシタについて説明する。
　図２４は、本開示の第３実施形態に係るインターポーザを示す概略平面図である。図２５は、本開示の第３実施形態に係るインターポーザに含まれるキャパシタを示す概略断面図（図２４のＢ－Ｂ線断面図）である。第１実施形態における第１導電層１２は、図１に示すように、第１部分１２－１の周りを囲んでいたため、第２部分１２－２の縁部（図４に示す側面１２－２ｅに対応）と、第１導電層１２の縁部とは共通であった。
　図２４に示すように、キャパシタ１００Ｂは、第１絶縁層１３Ｂの一部が第１導電層１２Ｂの外側まで拡がっている。そのため、第１導電層１２Ｂの側面（基板１１の表面（第１面１１ａ）の法線方向に沿って見た場合の外縁）は、第２部分１２Ｂ－２の縁部に対応する側面１２Ｂ－２ｅ、および第１部分１２Ｂ－１の縁部に対応する側面１２Ｂ－１ｅの双方を含む。図２５に示すように、第１絶縁層１３Ｂは、上面１２Ｂ－１ｕを覆うとともに、側面１２Ｂ－１ｅを覆い、さらに基板１１の第１面１１ａの一部を覆っている。このように第１絶縁層１３Ｂの一部の端部が第１導電層１２Ｂの上に存在する構成によっても、当該端部には段差１２Ｂｓが存在するため、上述した実施形態と同様に、第１絶縁層１３Ｂが第１導電層１２Ｂから受ける応力が低減される。一方で第１絶縁層１３Ｂの端部が第１導電層１２Ｂの上に存在しない領域では応力が集中することがないため、第１絶縁層１３Ｂは第１導電層１２Ｂの上ではクラックが生じにくい。
　第１絶縁層１３Ｂのうち上面１２Ｂ－１ｕを覆う部分の厚さよりも、側面１２Ｂ－１ｅを覆う部分の厚さが小さくてもよい。このとき、上面１２Ｂ－１ｕを覆う部分の第１絶縁層１３Ｂの厚さに対して、側面１２Ｂ－１ｅ覆う部分の第１絶縁層１３Ｂの厚さが、３０％以上９０％以下であってもよいし、６０％以上８０％以下であってもよい。
＜第４実施形態＞
　第４実施形態では、第３実施形態のキャパシタ１００Ｂにおいて、さらに第２導電層１４の一部が第１導電層１２Ｂの外側まで拡がっている例について説明する。
　図２６は、本開示の第４実施形態に係るインターポーザを示す概略平面図である。図２７は、本開示の第４実施形態に係るインターポーザに含まれるキャパシタを示す概略断面図（図２６のＢ－Ｂ線断面図）である。図２６に示すキャパシタ１００Ｃによれば、第２導電層１４Ｃが第１絶縁層１３Ｂの配置に沿って、形成されている。そのため、第１絶縁層１３Ｂは、第２導電層１４Ｃと第１部分１２Ｂ－１の側面１２Ｂ－１ｅとに挟まれた領域を有し、さらに、第２導電層１４Ｃと基板１１とに挟まれた領域も有する。
＜第５実施形態＞
　第５実施形態では、上述した第４実施形態のように第２導電層１４Ｃの一部が第１導電層１２Ｂの外側に拡がっている複数のキャパシタ１００Ｃが第２導電層１４Ｃを介して接続されている例について説明する。
　図２８は、本開示の第５実施形態に係るインターポーザを示す概略平面図である。第５実施形態における第１キャパシタ１００Ｄ－ａおよび第２キャパシタ１００Ｄ－ｂは、それぞれ、第４実施形態におけるキャパシタ１００Ｃに類似する構成を有する。第１キャパシタ１００Ｄ－ａは、第１導電層１２Ｄ－ａ、第１絶縁層１３Ｄ－ａおよび第２導電層１４Ｄを含む。第２キャパシタ１００Ｄ－ｂは、第１導電層１２Ｄ－ｂ、第１絶縁層１３Ｄ－ｂおよび第２導電層１４Ｄを含む。第２導電層１４Ｄは、第１キャパシタ１００Ｄ－ａおよび第２キャパシタ１００Ｄ－ｂにおいて、共通の電極として配置されている。
　第１キャパシタ１００Ｄ－ａと第２キャパシタ１００Ｄ－ｂとは、この例では、回転対称に配置されているが、線対称に配置されてもよいし、対称性を有しない形態で配置されてもよい。いずれにしても、第１キャパシタ１００Ｄ－ａと第２キャパシタ１００Ｄ－ｂとが隣り合っている状況を想定している。第１導電層１２Ｄ－ａと第１導電層１２Ｄ－ｂとは離隔されている。また、第１絶縁層１３Ｄ－ａと第１絶縁層１３Ｄ－ｂとは離隔されている。第２導電層１４Ｄは、第１絶縁層１３Ｄ－ａ、１３Ｄ－ｂに接触した領域以外において、さらに、基板１１の第１面１１ａに接触している。
＜第６実施形態＞
　第６実施形態では、上述した第５実施形態において、第１絶縁層１３Ｄ－ａと第１絶縁層１３Ｄ－ｂとが離隔されていない例について説明する。
　図２９は、本開示の第６実施形態に係るインターポーザを示す概略平面図である。第６実施形態における第１キャパシタ１００Ｅ－ａおよび第２キャパシタ１００Ｅ－ｂは、それぞれ、第５実施形態における第１キャパシタ１００Ｄ－ａおよび第２キャパシタ１００Ｄ－ｂに類似する構成を有する。第１キャパシタ１００Ｅ－ａは、第１導電層１２Ｅ－ａ、第１絶縁層１３Ｅおよび第２導電層１４Ｅを含む。第２キャパシタ１００Ｅ－ｂは、第１導電層１２Ｅ－ｂ、第１絶縁層１３Ｅおよび第２導電層１４Ｅを含む。第１絶縁層１３Ｅは、第１キャパシタ１００Ｅ－ａおよび第２キャパシタ１００Ｅ－ｂにおいて、共通の絶縁層として配置されている。第２導電層１４Ｅは、第１キャパシタ１００Ｅ－ａおよび第２キャパシタ１００Ｅ－ｂにおいて、共通の電極として配置されている。第１キャパシタ１００Ｅ－ａと第２キャパシタ１００Ｅ－ｂとは、この例では、回転対称に配置されているが、線対称に配置されてもよいし、対称性を有しない形態で配置されてもよい。いずれにしても、第１キャパシタ１００Ｅ－ａと第２キャパシタ１００Ｅ－ｂとが隣り合っている状況を想定している。第１導電層１２Ｅ－ａと第１導電層１２Ｅ－ｂとは離隔されている。
＜第７実施形態＞
　第５、第６実施形態においては、第２導電層が複数のキャパシタにおいて、共通の電極として配置されていたが、第７実施形態においては、第１導電層が複数のキャパシタにおいて、共通の電極として配置された例について説明する。
　図３０は、本開示の第７実施形態に係るインターポーザを示す概略平面図である。図３１は、本開示の第７実施形態に係るキャパシタを示す概略断面図（図３０のＣ－Ｃ線断面図）である。図３１においては、キャパシタに相当する部分を含む一部の構成について記載し、他の構成を省略している。第７実施形態における第１キャパシタ１００Ｆ－ａおよび第２キャパシタ１００Ｆ－ｂは、それぞれ、第１実施形態におけるキャパシタ１００と類似する構成を有する。
　第１導電層１２Ｆでは、第１キャパシタ１００Ｆ－ａおよび第２キャパシタ１００Ｆ－ｂの領域（第１部分１２Ｆ－１に対応する領域）の周囲に段差１２Ｆｓが形成されることで、第１キャパシタ１００Ｆ－ａおよび第２キャパシタ１００Ｆ－ｂ以外の領域（第２部分１２Ｆ－２に対応する領域）の方が、薄くなっている。２つの第１部分１２Ｆ－１の一方を、図３１に示すように第３部分１２Ｆ－３として定義すると、以下のように言い換えることもできる。第２部分１２Ｆ－２は、第１部分１２Ｆ－１および第３部分１２Ｆ－３に隣接する。第１部分１２Ｆ－１と第３部分１２Ｆ－３とは、第２部分１２Ｆ－２を介して離隔している。
　第１キャパシタ１００Ｆ－ａは、第１導電層１２Ｆ、第１絶縁層１３Ｆ－ａおよび第２導電層１４Ｆ－ａを含む。第２導電層１４Ｆ－ａは、第１絶縁層１３Ｆ－ａに対して第１部分１２Ｆ－１とは反対側に配置されている。第２キャパシタ１００Ｆ－ｂは、第１導電層１２Ｆ、第１絶縁層１３Ｆ－ｂおよび第２導電層１４Ｆ－ｂを含む。第２導電層１４Ｆ－ｂは、第１絶縁層１３Ｆ－ｂに対して第３部分１２Ｆ－３とは反対側に配置されている。第１導電層１２Ｆは、第１キャパシタ１００Ｆ－ａおよび第２キャパシタ１００Ｆ－ｂにおいて、共通の電極として配置されている。
　なお、第７実施形態の構成において、第１絶縁層１３Ｆ－ａと第１絶縁層１３Ｆ－ｂとが共通の絶縁層（第１絶縁層１３Ｆという）として連続して配置されてもよい。この場合には、第１絶縁層１３Ｆが存在する領域は、第１部分１２Ｆ－１、第２部分１２Ｆ－２および第３部分１２Ｆ－３に対応する領域となる。ただし、第２部分１２Ｆ－２の厚さは、図３１に示す厚さとは異なり、第１部分１２Ｆ－１および第３部分１２Ｆ－３と同じ厚さになる。このようにして、第２部分１２Ｆ－２と第１部分１２Ｆ－１との境界、および第２部分１２Ｆ－２と第３部分１２Ｆ－３との境界において段差１２Ｆｓを設けずに、連続した第１絶縁層１３Ｆが配置されるようにすることで、キャパシタ間において応力の集中を避けることもできる。この構成は、図１１に示すレジスト層３１のパターンを、隣り合うキャパシタ間にも配置することで実現することができる。
＜第８実施形態＞
　第８実施形態では、第２実施形態における複数のキャパシタ１００Ａが第２導電層１４Ａを介して接続されている例について説明する。
　図３２は、本開示の第８実施形態に係るキャパシタを示す概略断面図である。図３２に示すように、第１キャパシタ１００Ｇ－ａおよび第２キャパシタ１００Ｇ－ｂは、それぞれ、第２実施形態におけるキャパシタ１００Ａに類似する構成を有する。第１キャパシタ１００Ｇ－ａは、第１導電層１２Ｇ－ａ、第１絶縁層１３Ｇ－ａおよび第２導電層１４Ｇを含む。第２キャパシタ１００Ｇ－ｂは、第１導電層１２Ｇ－ｂ、第１絶縁層１３Ｇ－ｂおよび第２導電層１４Ｇを含む。第２導電層１４Ｇは、第１キャパシタ１００Ｇ－ａおよび第２キャパシタ１００Ｇ－ｂにおいて、第２絶縁層２２Ｇ上に配置された部分を介して共通の電極として配置されている。これにより、第１導電層１２Ｇ－ａと第１導電層１２Ｇ－ｂとを端子とし、第１キャパシタ１００Ｇ－ａと第２キャパシタ１００Ｇ－ｂとを直列接続する構造を実現することができる。また図示しないが、第１導電層１２Ｇ－ａと第１導電層１２Ｇ－ｂとを電気的に接続して１つの配線とし、第２導電層１４Ｇを第１キャパシタ１００Ｇ－ａおよび第２キャパシタ１００Ｇ－ｂのそれぞれ個別に分けることによっても、同様に直列接続を実現することができる。この場合には、図３１に示す第７実施形態の構成に類似した直列接続構造であってもよい。
＜第９実施形態＞
　第９実施形態では、第８実施形態において第１導電層１２Ｇ－ａ、１２Ｇ－ｂが接続されている例について説明する。
　図３３は、本開示の第９実施形態に係るキャパシタを示す概略断面図である。第１キャパシタ１００Ｈ－ａおよび第２キャパシタ１００Ｈ－ｂは、それぞれ、第２実施形態におけるキャパシタ１００Ａに類似する構成を有する。第１キャパシタ１００Ｈ－ａは、第１導電層１２Ｈ、第１絶縁層１３Ｈ－ａおよび第２導電層１４Ｈを含む。第２キャパシタ１００Ｈ－ｂは、第１導電層１２Ｈ、第１絶縁層１３Ｈ－ｂおよび第２導電層１４Ｈを含む。第１導電層１２Ｈは、第１キャパシタ１００Ｈ－ａおよび第２キャパシタ１００Ｈ－ｂにおいて、共通の電極として配置されている。第２導電層１４Ｇは、第１キャパシタ１００Ｈ－ａおよび第２キャパシタ１００Ｈ－ｂにおいて、第２絶縁層２２Ｇ上に配置された部分を介して共通の電極として配置されている。
　第１キャパシタ１００Ｈ－ａと第２キャパシタ１００Ｈ－ｂとは、複数のキャパシタが並列に接続された状態である。したがって、２つのキャパシタを離隔せずに一体に形成することもできる。一方、この例では、第１絶縁層１３Ｇ－ａと第１絶縁層１３Ｇ－ｂとを互いに離隔して、一体となる絶縁層の大きさを小さくし、その結果、これらの間に第１導電層１２Ｈの第２部分１２Ｈ－２を形成する。これによって、第１部分１２Ｈ－１と第２部分１２Ｈ－２との境界に段差を形成して、第１絶縁層１３Ｇ－ａ、１３Ｇ－ｂへの応力を緩和することができる。このように一体となる絶縁層の大きさを小さくするという考え方は、第８実施形態で述べた第１導電層１２Ｇ－ａと第１導電層１２Ｇ－ｂとを一体にする場合の構造にも同様に適用することができる。
＜第１０実施形態＞
　第１０実施形態では、第１導電層が第１実施形態とは異なる積層構造を有する例について説明する。ここで、第１実施形態における第１導電層１２と、第１０実施形態における第１導電層１２Ｊとについて、基板１１の第１面１１ａ近傍の側面形状を比較しながら説明する。
　図３４は、本開示の第１実施形態に係る第１導電層の側面形状を示す概略断面図である。第１実施形態における第１導電層１２は、上述したように第１下部導電層１２１および第１上部導電層１２３を積層した構造を有する。この例では、第１下部導電層１２１は無電解めっき法によって形成されたＣｕであり、第１上部導電層１２３は電解めっき法によって形成されたＣｕである。
　第１実施形態において説明した方法によりキャパシタ１００を製造すると、図３４に示すように、側面１２－２ｅにおいて窪み１２ｄが生じる。この例では、第１下部導電層１２１と第１上部導電層１２３とはいずれもＣｕであるが、前者を無電解めっき法で形成し、後者を電解めっき法で形成することにより、同じエッチングであってもエッチングレートを異なるものとすることができる。したがって、シード層１２１０を除去して第１下部導電層１２１を形成する際に、第１上部導電層１２３よりも第１下部導電層１２１の方がエッチングの進行を速くすることができる。その結果、第１上部導電層１２３の下方からもエッチングが進行し、側面１２－２ｅに窪み１２ｄを生じさせることができる。このような窪み１２ｄに沿って第２絶縁層２２が形成されることで、密着性を高めることもできる。なお、このような窪み１２ｄの形状は、積層構造の組み合わせ、例えば、膜厚、膜質等を制御することで様々に変化させることができる。
　図３５は、本開示の第１０実施形態に係る第１導電層の側面形状を示す概略断面図である。図３５に示す第１導電層１２Ｊは、第１下部導電層１２１Ｊと第１上部導電層１２３とを積層した構造を有する。第１下部導電層１２１Ｊは、スパッタＴｉ層１２１１、スパッタＣｕ層１２１３および蒸着Ｃｕ層１２１５を積層した構造を有する。シード層から第１下部導電層１２１Ｊを形成するときのエッチングによって、この例では、側面１２Ｈ－２ｅにおいて、窪み１２１１ｂ、１２１Ｊｄ、１２Ｊｄが生じる。
　上述したように、スパッタＣｕ層１２１３、蒸着Ｃｕ層１２１５および第１上部導電層１２３がいずれもＣｕであっても、それぞれの形成方法の違いによってエッチングレートを異なるものとすることができるため、側面１２Ｈ－２ｅにおいて窪み１２１Ｊｄ、１２Ｊｄを生じさせることができる。一方、窪み１２１１ｂについては、スパッタＴｉ層１２１１と上層のＣｕとは材料が異なるため、スパッタＣｕ層１２１３の下方からのエッチングはほとんど進行しない。そのため、スパッタＣｕ層１２１３の下面については、ほぼ基板１１の第１面１１ａと平行である。このような窪み１２１１ｂについて、第２絶縁層２２によって充填されるようにしてもよいし、一部において空間が形成されるようにしてもよい。
＜第１１実施形態＞
　第１１実施形態では、複数のキャパシタが配置された領域の周囲を環状の導電層が配置される例について説明する。
　図３６は、本開示の第１１実施形態に係るインターポーザを示す概略平面図である。より具体的には、図３６は、第１実施形態で説明した方法で製造されたインターポーザ１０を示している。この図では、説明を簡単にするために多くの構成要素は省略され、キャパシタ１００については、基板１１の第１面１１ａ側に形成された第１絶縁層１３および第２導電層１４の一部のみを示している。基板１１の第１面１１ａには、キャパシタ１００を覆うように第２絶縁層２２が形成されている。キャパシタ１００が配置された領域の周囲には、第２絶縁層２２の端部に沿って環状の導電層２９および第１絶縁層１３が形成されている。
　図３７は、本開示の第１１実施形態におけるインターポーザに含まれる環状の導電層２９を示す概略断面図（図３６のＤ－Ｄ線断面図）である。導電層２９は、環状に形成された第１絶縁層１３上において、第１絶縁層１３に沿って環状に配置されている。好ましくは、第１絶縁層１３の幅は、導電層２９の幅よりも大きい。導電層２９は、例えば、第２導電層１４を形成する工程と同時に形成される。第２導電層１４が形成されるときに、第２絶縁層２２の縁部が形成される予定の位置に沿って、第１絶縁層１３上に環状の導電層２９も形成する。この構成によれば、第２絶縁層２２の端部の位置において、導電層２９と基板１１との間に導電層２９よりも幅が広い第１絶縁層１３が配置される。この結果、第１絶縁層１３によって第２絶縁層２２の端部における密着性が向上する。
＜第１２実施形態＞
　第１２実施形態では、第１絶縁層および第２導電層の縁部の形状において、角の部分がラウンド形状を有している例について説明する。
　図３８は、本開示の第１２実施形態に係るキャパシタを示す概略断面図である。図３８に示すキャパシタ１００Ｋは、第１絶縁層１３Ｋおよび第２導電層１４Ｋにおける角部がラウンド形状を有している。このように第１絶縁層１３Ｋの角部がラウンド形状を有することによって、第１絶縁層１３Ｋの角部が受ける応力をさらに低減することもできる。また、第２導電層１４Ｋについても同様に、角部が受ける応力を低減することができる。これによって、第１絶縁層１３Ｋおよび第２導電層１４Ｋが下層から剥がれることを抑制することができる。
　なお、第１絶縁層１３Ｋおよび第２導電層１４Ｋの一方の角部がラウンド形状を有していなくてもよい。また、複数の角部のいずれかが、ラウンド形状を有していなくてもよいし、いずれかの形状が他の形状と異なっていてもよい。ラウンド形状とする場合には、例えば、第１絶縁層１３Ｋおよび第２導電層１４Ｋが縦横それぞれ３０μｍ以上の場合に、曲率半径が５μｍ以上であることが好ましい。一方、３０μｍ未満の場合には、曲率半径がさらに小さくてもよい。
＜第１３実施形態＞
　第１３実施形態では、キャパシタとインダクタとを含むインターポーザについて説明する。
　図３９は、本開示の第１３実施形態に係るインターポーザに含まれるキャパシタおよびインダクタを示す概略平面図である。この概略平面図は、基板１１の第１面１１ａ側の第１導電層１２Ｌを示す平面図である。図３９において、接続部２４等の一部の構成要素は省略されている。図４０は、本開示の第１３実施形態に係るインターポーザを示す概略断面図（図３９のＥ－Ｅ線断面図）である。
　図３９に示すように、インターポーザ１０Ｌは、少なくともインダクタ２７とキャパシタ１００Ｌを備えていてもよい。インターポーザ１０Ｌは、第１導電層１２Ｌに電気的に接続する第３導電層２０ａと、インダクタ２７を構成する複数の第３導電層２０ｂとを少なくとも有する。第３導電層２０ａは、インダクタ２７とキャパシタ１００Ｌ（第１導電層１２Ｌ、第１絶縁層１３Ｌおよび第２導電層１４Ｌ）との間の貫通孔１５－１に形成されている。また、複数の第３導電層２０ｂは、インダクタ２７を構成する領域（点線に含まれる範囲）における複数の貫通孔１５－２のそれぞれに形成されている。
　図４０に示すように、基板１１の第１面１１ａ側の第１導電層１２Ｌの一部はインダクタ２７を構成し、第１導電層１２Ｌの他の一部はキャパシタ１００Ｌの下部電極を構成している。基板１１の第１面１１ａ側において、インダクタ２７を構成する第１導電層１２Ｌの厚さＴｈ１は、キャパシタ１００Ｌの下部電極を構成する第１導電層１２Ｌの外側（第２部分に相当）の厚さＴｈ２と実質的に同一であってもよい。なお、両者の厚さが以下の関係を満たす場合であれば実質同一とみなすことができる。
　－１０％ ≦ （Ｔｈ１－Ｔｈ２）／Ｔｈ１≦ ＋１０％
　Ｔｈ１は、０．５μｍ以上３０μｍ以下であってもよいが、さらに好ましくは、５μｍ～２０μｍであってもよい。インダクタ２７の性能が向上するからである。第３導電層２０ａ、２０ｂの厚さは、基板１１の第１面１１ａにおけるＴｈ１の５０％以上１００％以下であってもよい。
＜第１４実施形態＞
　第１４実施形態では、第１実施形態においてｄ１＝０となる場合のキャパシタについて説明する。
　図４１は、本開示の第１４実施形態に係るキャパシタを示す概略断面図である。図４１に示すキャパシタ１００Ｍは、第１実施形態におけるキャパシタ１００においてｄ１＝０である場合に相当する。すなわち、第１絶縁層１３の側面１３ｅと、第２導電層１４Ｍの側面１４Ｍｅとが同一面を形成し、基板１１の表面の法線方向に沿って見た場合に、側面１３ｅと側面１４Ｍｅとが揃っている。なお、側面１３ｅと側面１４Ｍｅとが揃っていることは、それぞれが完全に一致する場合に限らず、実質的に一致するものも含む。実質的に一致とは、例えば、ｄ１がｄ２以下であってもよいし、ｄ１が０．１μｍ以下であってもよいし、ｄ１が第２導電層１４Ｍの厚さの１％以下であってもよいし、ｄ１が第１絶縁層１３の厚さの５０％以下であってもよい。
　このように第１絶縁層１３の側面１３ｅと第２導電層１４Ｍの側面１４ｅとが揃っていると、第１絶縁層１３の上に第２導電層１４Ｍの端面が形成されないため、応力が集中する箇所を第１絶縁層１３の上に生じさせないようにすることができる。そのため、第１絶縁層１３へのクラックを抑制することもでき、また、第１絶縁層１３と第２導電層１４Ｍとの剥離を抑制することもできる。
　図４２は、本開示の第１４実施形態に係るキャパシタを製造する方法を説明する図である。図４２は、第１実施形態における図１０の状態において、絶縁層１３００を覆うようにシード層１４１０を形成し、第１実施形態と同様の方法で、第２上部導電層１４３Ｍを形成する。
　図４３は、本開示の第１４実施形態に係るキャパシタを製造する方法を説明する図である。図４２の状態において、第２上部導電層１４３Ｍに覆われた部分以外のシード層１４１０および絶縁層１３００を除去することにより、第２下部導電層１４１Ｍおよび第１絶縁層１３を形成する。その後、第１上部導電層１２３のうち、第１絶縁層１３から露出している部分の一部を除去して段差１２ｓを形成する。このとき、第１上部導電層１２３から露出されているシード層１２１０についても除去される。このようにして図４１に示すキャパシタ１００Ｍが実現される。
＜第１５実施形態＞
　第１５実施形態では、第１実施形態におけるインターポーザ１０を用いて製造される半導体装置について説明する。
　図４４は、本開示の第１５実施形態における半導体装置を示す図である。半導体装置１０００は、積層された３つのインターポーザ１０（１０－１、１０－２、１０－３）を有し、ＬＳＩ基板７０に接続されている。インターポーザ１０－１は、例えば、ＤＲＡＭ等の半導体素子を有し、また、接続部２４等で形成された接続端子８１－１、８２－１を有している。これらのインターポーザ１０（１０－１、１０－２、１０－３）がガラス基板を用いたものでなくてもよく、一部のインターポーザ１０は、他のインターポーザ１０とは異なる材料の基板を用いたものであってもよい。接続端子８１－１は、ＬＳＩ基板７０の接続端子８０に対して、バンプ９０－１を介して接続されている。接続端子８２－１は、インターポーザ１０－２の接続端子８１－２に対して、バンプ９０－２を介して接続されている。インターポーザ１０－２の接続端子８２－２と、インターポーザ１０－３の接続端子８３－１とについても、バンプ９０－３を介して接続されている。バンプ９０（９０－１、９０－２、９０－３）は、例えば、インジウム、銅、金等の金属を用いる。
　なお、インターポーザ１０を積層する場合には、３層に限らず、２層であってもよいし、さらに４層以上であってもよい。また、インターポーザ１０と他の基板との接続は、バンプによるものに限らず、共晶接合など、他の接合技術を用いてもよい。また、ポリイミド、エポキシ樹脂等を塗布、焼成して、インターポーザ１０と他の基板とが接着されてもよい。
　図４５は、本開示の第１５実施形態における半導体装置の別の例を示す図である。図４５に示す半導体装置１０００は、ＭＥＭＳデバイス、ＣＰＵ、メモリ等の半導体回路基板（半導体チップ）７１－１、７１－２、およびインターポーザ１０を積層した積層構造体を有し、ＬＳＩ基板７０に接続されている。
　インターポーザ１０は、半導体回路基板７１－１と半導体回路基板７１－２との間に配置され、バンプ９０－１、９０－２を介して、それぞれに接続されている。ＬＳＩ基板７０上に半導体回路基板７１－１が載置されている。ＬＳＩ基板７０と半導体回路基板７１－２とはワイヤ９５により接続されている。この例では、インターポーザ１０は、複数の半導体回路基板を積層して３次元実装するためのインターポーザとして用いられる。インターポーザ１０がそれぞれ機能の異なる複数の半導体回路基板と接続することで、多機能の半導体装置を実現することができる。例えば、半導体回路基板７１－１を３軸加速度センサとし、半導体回路基板７１－２を２軸磁気センサとすることによって、５軸モーションセンサを１つのモジュールで実現した半導体装置を実現することができる。
　半導体回路基板がＭＥＭＳデバイスにより形成されたセンサなどである場合には、センシング結果がアナログ信号により出力される場合がある。この場合には、ローパスフィルタ、アンプ等についても半導体回路基板またはインターポーザ１０に形成してもよい。
　図４６は、本開示の第１５実施形態における半導体装置のさらに別の例を示す図である。上記２つの例（図４４、図４５）は、３次元実装であったが、この例では、２．５次元実装に適用した例である。図４６に示す例では、ＬＳＩ基板７０には、６つのインターポーザ１０（１０－１～１０－６）が積層されて接続されている。ただし、全てのインターポーザ１０が積層して配置されているだけでなく、基板面内方向にも並んで配置されている。
　図４６の例では、ＬＳＩ基板７０上にインターポーザ１０－１、１０－５が接続され、インターポーザ１０－１上にインターポーザ１０－２、１０－４が接続され、インターポーザ１０－２上にインターポーザ１０－３が接続され、インターポーザ１０－５上にインターポーザ１０－６が接続されている。なお、図４６に示す例のように、インターポーザ１０を複数の半導体回路基板を接続するためのインターポーザとして用いても、このような２．５次元実装が可能である。例えば、インターポーザ１０－３、１０－４、１０－６などが半導体回路基板に置き換えられてもよい。
　上述のように製造された半導体装置１０００は、例えば、携帯端末、情報処理装置、家電等、様々な電子機器に搭載される。携帯端末は、より具体的には、携帯電話、スマートフォンおよびノート型パーソナルコンピュータ等が挙げられる。情報処理装置は、より具体的には、デスクトップ型パーソナルコンピュータ、サーバ、カーナビゲーション等が挙げられる。なお、電子機器の例としては、例えば、ワイヤレスローカルエリアネットワーク（ＬＡＮ）デバイス、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテイメントユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末（ＰＤＡ）、固定位置データユニットであってもよい。
　図４７は、本開示の第１５実施形態における半導体装置を用いた電子機器の一例を説明する図である。半導体装置１０００が搭載された電子機器の例として、スマートフォン５００およびノート型パーソナルコンピュータ６００を示した。これらの電子機器は、アプリケーションプログラムを実行して各種機能を実現するＣＰＵ等で構成される制御部１１００を有する。各種機能には、半導体装置１０００からの出力信号を用いる機能が含まれる。なお、半導体装置１０００が制御部１１００の機能を有していてもよい。
＜変形例＞
　本開示は上述した実施形態に限定されるものではなく、他の様々な変形例が含まれる。例えば、上述した実施形態は本開示を分かりやすく説明するために詳細に説明したものであり、必ずしも説明した全ての構成を備えるものに限定されるものではない。また、ある実施形態の構成の一部を他の実施形態の構成に置き換えることがあり、また、ある実施形態の構成に他の実施形態の構成を加えることも可能である。また、各実施形態の構成の一部について、他の構成の追加・削除・置換をすることが可能である。以下、一部の変形例について説明する。なお、第１実施形態を変形した例については、他の実施形態を変形する例としても適用することができる。
（１）第１導電層１２および第２導電層１４は、いずれもシード層と電解めっき法によって形成した導電層とを含む積層構造を有していたが、別の方法によって形成された導電層であってもよい。すなわち、第１導電層１２および第２導電層１４の少なくとも一方、または双方が、単層構造であってもよい。
　導電層の形成方法としては、化学蒸着（ＣＶＤ）および物理蒸着（ＰＶＤ）を含む蒸着法が例示される。化学蒸着としては、例えば、プラズマＣＶＤ、原子層堆積（ＡＬＤ）が挙げられる。物理蒸着としては、例えば、スパッタリングまたは真空蒸着が挙げられる。また、金属箔のエッチングによる形成であってもよいし、金属ナノペースト等の導電性ペーストの塗布による形成であってもよい。なお、第１絶縁層１３についても同様に化学蒸着（ＣＶＤ）および物理蒸着（ＰＶＤ）を含む蒸着法によって形成されればよい。
　導電層および絶縁層に対して、フォトリソグラフィによって所望のパターンが形成されてもよいし、エッチバックまたは化学的機械的研磨（ＣＭＰ）によって平坦化されてもよい。
（２）第１導電層１２および第２導電層１４の材料は、Ｃｕに限らず、金（Ａｕ）、銀（Ａｇ）、銅（Ｃｕ）、鉄（Ｆｅ）、ニッケル（Ｎｉ）、白金（Ｐｔ）、パラジウム（Ｐｄ）、ルテニウム（Ｒｕ）、タングステン（Ｗ）等の導電性を有する材料を含んでもよい。
（３）第２絶縁層２２は、有機材料であったが、無機材料であってもよいし、無機材料の絶縁層と有機材料の絶縁層との積層構造であってもよい。
（４）第１絶縁層１３はキャパシタ１００を構成する部分に配置されるだけでなく、キャパシタ１００を構成する部分以外にも第１絶縁層１３として配置されてもよい。このとき、キャパシタ１００を構成する部分の第１絶縁層１３と、それ以外の部分の第１絶縁層１３とは、互いに離隔されていてもよいし、連続していてもよい。キャパシタ１００を構成する部分以外の第１絶縁層１３は、例えば、貫通孔１５の第３導電層２０の少なくとも一部を覆うように形成されていてもよい。
　この構成によれば、例えば、第１絶縁層１３を形成した後にエッチングによりシード層を除去するときに、第３導電層２０の一部、特に貫通孔１５の角部にある導電層（第１導電層１２と第３導電層２０との境界の部分）が第１絶縁層１３によって保護され、保護された部分の導電層が薄くならないようにすることができる。
（５）貫通孔１５の内部に形成される第３導電層２０は、貫通孔１５の内側面１５ａに沿って形成され、貫通孔１５を閉塞しないように配置されていたが、貫通孔１５における第１面１１ａ側および第２面１１ｂ側の少なくとも一方を閉塞するように配置されてもよいし、貫通孔１５の全体を閉塞するように配置されてもよい。貫通孔１５の全体を閉塞する場合には、言い換えると貫通孔１５を充填するように第３導電層２０が形成されているともいえる。
　ここで、第１２実施形態では、キャパシタ１００Ｌとインダクタ２７とは第３導電層２０ａで接続されている。第３導電層２０ａを貫通孔１５－１において少なくとも第１面１１ａの近傍において閉塞するように配置されている構成に変形すると、貫通孔１５－１を閉塞した導電層を第１導電層１２Ｌの一部または全部とすることにより、貫通孔１５－１の直上にキャパシタ１００Ｌの少なくとも一部が形成されてもよい。
（６）キャパシタ１００は、上述したインターポーザ１０に配置された例を示したが、導電層を含む配線基板に配置されるのであれば、第３導電層２０のような貫通電極を含むインターポーザ１０に適用される場合に限られない。このような配線基板は、貫通電極を含まなくてもよい。この場合には、基板１１の第１面１１ａ側だけに導電層が配置されてもよい。
　また、キャパシタ１００が配置される基板は、貫通電極を含んでいる場合であっても、回路基板と半導体チップ等の間に配置されるインターポーザとしての用途に適用されるものに限らず、例えば、貫通電極基板としての用途に適用されてもよい。ここで、貫通電極基板とは、回路基板と半導体チップ等の間に配置されるインターポーザだけでなく、半導体チップ等を設置しないＩＰＤ（Ｉｎｔｅｇｒａｔｅｄ Ｐａｓｓｉｖｅ Ｄｅｖｉｃｅ）等も含んでいる。この場合、上側および下側の回路基板の一方が貫通電極と電気的に接続するように存在する態様となる。一方、半導体チップ等は、回路基板上において、貫通電極基板と異なる位置に配置されて、回路基板と電気的に接続されてもよい。
（７）キャパシタ１００は、基板１１の片面だけに配置される例を示したが、両面に配置されてもよい。
（８）キャパシタ１００において、基板１１と第１導電層１２との間、第１導電層１２と第１絶縁層１３との間、第１絶縁層１３と第２導電層１４との間のいずれか、または全てにおいて、図示しない層が形成されていてもよい。
（９）第２下部導電層１４１の熱膨張係数が、第１絶縁層１３の熱膨張係数と、第２上部導電層１４３の熱膨張係数との間になるように、それぞれの材料が決定されてもよい。例えば、第２上部導電層１４３を熱膨張係数が１６．８ｐｐｍ／ＫのＣｕで形成し、第１絶縁層１３を３．２５ｐｐｍ／Ｋの窒化珪素で形成した場合には、第２下部導電層１４１を上述したＴｉ（８．４ｐｐｍ／Ｋ）、Ｃｒ（８．２ｐｐｍ／Ｋ）、Ｎｉ（１３．４ｐｐｍ／Ｋ）などで形成することにより、さらに応力を緩和することができる。また第２下部導電層１４１を複数の膜で形成した場合には、第１絶縁層１３に近いほど第１絶縁層１３の熱膨張係数に近い膜で形成し、第２上部導電層１４３に近いほど第２上部導電層１４３の熱膨張係数に近い膜で形成することが好ましい。例えば、第２上部導電層１４３（Ｃｕ）側にＮｉの膜、第１絶縁層１３（窒化珪素）側にＴｉまたはＣｒの膜を積層した第２下部導電層１４１が形成されてもよい。
１０…インターポーザ、１１…基板、１１ａ…第１面、１１ｂ…第２面、１２…第１導電層、１２－１…第１部分、１２－１ｐ…境界、１２－１ｕ…上面、１２－２…第２部分、１２－２ｅ…側面、１２－２ｕ…上面、１２ｓ…段差、１３…第１絶縁層、１４…第２導電層、１４ｅ…側面、１５…貫通孔、１５ａ…内側面、２０…第３導電層、２１…第４導電層、２２…第２絶縁層、２２Ａｈ…開口、２３…ビアホール、２４…接続部、２５…ボール、２７…インダクタ、２９…導電層、３１…レジスト層、４０…回路基板、５０…半導体チップ、７０…基板、７１…半導体回路基板、８０…接続端子、９０…バンプ、９５…ワイヤ、１００…キャパシタ、１２１…第１下部導電層、１２３…第１上部導電層、１４１…第２下部導電層、１４３…第２上部導電層、２０１…外周部分、２０３…内周部分、２１１…第４下部導電層、２１３…第４上部導電層、５００…スマートフォン、６００…ノート型パーソナルコンピュータ、１０００…半導体装置、１１００…制御部、１２１０…シード層、１２１１…スパッタＴｉ層、１２１３…スパッタＣｕ層、１２１５…蒸着Ｃｕ層、１３００…絶縁層、１４１０…シード層

Claims (26)

  1. 　絶縁表面を有する基板と、
    　前記基板上に配置された第１導電層であって、第１厚さを有する第１部分および当該第１厚さよりも薄い第２厚さを有し当該第１部分に隣接する第２部分を含む第１導電層と、
    　前記第２部分から離隔して前記第１部分上に配置された第１絶縁層と、
    　前記第１絶縁層に対して前記第１部分とは反対側に配置された第２導電層と、
    　を備える、配線基板。
  2. 　前記第１部分および前記第２部分は、前記第１絶縁層側において同一材料で形成された領域を含む、請求項１に記載の配線基板。
  3. 　前記第１導電層は、第１膜および当該第１膜とは膜質が異なる第２膜を含み、
    　前記第２膜は、前記第１膜と前記第１絶縁層とに挟まれて配置され、
    　前記第２部分における前記第２膜は、前記第１部分における前記第２膜よりも薄い、請求項１に記載の配線基板。
  4. 　前記第２導電層は、前記第１絶縁層の縁部のうち前記第２部分側に対応する第１縁部から離隔して配置されている、請求項１から請求項３のいずれかに記載の配線基板。
  5. 　前記基板の表面の法線方向に沿って見た場合において、前記第２導電層の縁部と、前記第１絶縁層の縁部のうち前記第２部分側に対応する第１縁部とが揃う部分を含む、請求項１から請求項３のいずれかに記載の配線基板。
  6. 　前記基板の表面の法線方向に沿って見た場合において、前記第１部分と前記第２部分との境界から前記第１縁部との間の距離は、前記第２導電層の縁部から前記第１縁部までの距離より小さい、請求項５に記載の配線基板。
  7. 　前記基板の表面の法線方向に沿って見た場合において、前記第１部分と前記第２部分との境界から前記第１絶縁層の縁部までの距離が、前記第１厚さと前記第２厚さとの差より小さい、請求項１から請求項３のいずれかに記載の配線基板。
  8. 　前記境界は、前記第１絶縁層と前記基板との間に配置されている、請求項７に記載の配線基板。
  9. 　前記第１部分と前記第２部分との境界から前記第２部分の縁部までの前記基板の表面の法線方向に沿って見た場合における距離は、前記第１厚さと前記第２厚さとの差より大きい、請求項１から請求項３のいずれかに記載の配線基板。
  10. 　前記第１部分と前記第２部分との境界から前記第２部分の縁部までの前記基板の表面の法線方向に沿って見た場合における距離は、前記第２厚さの１０％以上である、請求項１から請求項３のいずれかに記載の配線基板。
  11. 　前記第１部分は、前記第２部分に囲まれている、請求項１から請求項３のいずれかに記載の配線基板。
  12. 　前記基板の表面の法線方向に沿って見た場合において、前記第１導電層の外縁は、前記第１部分の側面および前記第２部分の側面を含む、請求項１から請求項３のいずれかに記載の配線基板。
  13. 　前記第１絶縁層は、前記第１部分の側面を覆う、請求項１２に記載の配線基板。
  14. 　前記第１絶縁層の一部は、前記第２導電層と前記第１部分の側面とに挟まれる、請求項１３に記載の配線基板。
  15. 　前記第２部分の表面は、前記第１部分の表面より粗い、請求項１から請求項３のいずれかに記載の配線基板。
  16. 　前記第１導電層は、少なくとも第１膜および当該第１膜とは膜質が異なる第２膜を含む、請求項１から請求項３のいずれかに記載の配線基板。
  17. 　前記第１導電層の側面には、前記第１膜の側面と前記第２膜の側面とにおいて形成される窪みが配置されている、請求項１６に記載の配線基板。
  18. 　前記第２部分および前記第１絶縁層に接触する第２絶縁層をさらに備え、
    　前記第１絶縁層は、無機材料を含み、
    　前記第２絶縁層は、有機材料を含む、請求項１から請求項３のいずれかに記載の配線基板。
  19. 　前記第２絶縁層は、開口を有し、
    　前記第２導電層は、前記開口を規定する前記第２絶縁層の側面と接触し、
    　前記第２導電層と前記第１絶縁層との間の一部に前記第２絶縁層が配置されている、請求項１８に記載の配線基板。
  20. 　前記第１絶縁層に対して前記第１部分とは反対側に配置され、前記第２導電層と離隔された導電層をさらに備える、請求項１から請求項３のいずれかに記載の配線基板。
  21. 　前記第１導電層は、前記第２厚さより厚い第３厚さを有し前記第２部分に隣接する第３部分をさらに含み、
    　前記第１絶縁層は、さらに前記第３部分上に配置され、
    　前記第２導電層は、前記第１絶縁層に対して前記第３部分とは反対側においても配置されている、請求項１から請求項３のいずれかに記載の配線基板。
  22. 　前記基板を貫通する貫通電極をさらに備え、
    　前記貫通電極は、前記第１導電層に電気的に接続している、請求項１から請求項３のいずれかに記載の配線基板。
  23. 　前記貫通電極は、前記第１導電層と同じ材料で形成され、前記第１導電層から連続的に延びている、請求項２２に記載の配線基板。
  24. 　前記第１導電層は複数の膜を含み、
    　前記貫通電極は複数の膜を含み、
    　前記第１導電層における前記基板に最も近い膜は、前記貫通電極における前記基板に最も近い膜まで、連続して延びている、請求項２２に記載の配線基板。
  25. 　前記第１導電層に接続された前記貫通電極を含むインダクタをさらに備える、請求項２２に記載の配線基板。
  26. 　請求項１から３のいずれかに記載の配線基板と、
    　前記配線基板に電気的に接続された半導体チップと、
    　を備える半導体装置。
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