JP2005123250A - インターポーザ及びその製造方法並びに電子装置 - Google Patents

Abstract

【課題】低コスト化を実現し得るインターポーザ及びその製造方法、並びに、そのインターポーザを用いた電子装置を提供する。
【解決手段】樹脂膜より成る支持基材１０と、支持基材上に形成され、第１の電極１２と、第１の電極に対向する第２の電極１６と、第１の電極と第２の電極との間に形成された誘電体膜１４とを有するキャパシタ１８と、支持基材上及びキャパシタ上に形成された保護膜２０と、保護膜及び支持基材を貫き、第１の電極に接続された第１の貫通電極２４ｂと、保護膜及び支持基材を貫き、第２の電極に接続された第２の貫通電極２４ａとを有している。基板上に樹脂膜より成る支持基材を形成し、支持基材上にキャパシタを形成し、支持基材に貫通電極を埋め込んだ後に、基板を除去するため、基板に貫通孔を形成することを要しない。しかも、一般的な半導体装置の製造プロセスを用いて製造することができる。従って、低コスト化を実現し得る。
【選択図】 図１

Description

本発明は、インターポーザ及びその製造方法、並びに、そのインターポーザを用いた電子装置に関する。

近時、マイクロプロセッサをはじめとするデジタルＬＳＩ（Large Scale Integrated circuit）等において、動作速度の高速化、低消費電力化が図られている。

ＧＨｚ帯の高周波領域で、しかも低電圧でＬＳＩを安定して動作させるためには、ＬＳＩの負荷インピーダンスの急激な変動等に起因して生ずる電源電圧変動を抑制するとともに、電源の高周波ノイズを除去することが極めて重要である。

従来は、回路配線基板上に実装されたＬＳＩ等の近傍に、デカップリングキャパシタを実装することにより、電源電圧変動の抑制や、高周波ノイズの除去を図っていた。デカップリングキャパシタは、回路配線基板と別個の基板を用いて構成されており、回路配線基板上に適宜実装されていた。

しかしながら、回路配線基板上に実装されたＬＳＩの近傍にデカップリングキャパシタを実装する場合には、回路配線基板に形成された配線を介してＬＳＩとデカップリングキャパシタとが電気的に接続されるため、配線の引き回しに起因する大きなインダクタンスが存在する。ＬＳＩとデカップリングキャパシタとの間に大きなインダクタンスが存在すると、電源電圧変動を十分に抑制することができず、高周波ノイズを十分に除去することができない。電源電圧変動の十分な抑制や高周波ノイズの十分な除去を図るためには、等価直列抵抗（ＥＳＲ）、等価直列インダクタンス（ＥＳＬ）を低減することが求められる。

そこで、ＬＳＩと回路配線基板との間に、キャパシタを内蔵したインターポーザを設ける技術が注目されている（特許文献１〜６）。
特開平４−２１１１９１号公報 特開平７−１７６４５３号公報 特開２００１−６８５８３号公報 特開２００１−３５９９０号公報 特開２０００−２１６０５１号公報 特開２００２−１２４７７１号公報

しかしながら、特許文献１〜５に記載されている技術では、基板に貫通電極を埋め込むために、基板に貫通孔を形成しなければならなかった。基板に貫通孔を形成するのは容易ではなく、長時間を要していた。また、特許文献６に記載されている技術では、グリーンシートと導電体とを積層し、これらを焼成することにより形成するため、製造工程が極めて複雑であった。このため、提案されているこれらの技術では、低コスト化を図ることが極めて困難であった。

本発明の目的は、低コスト化を実現し得るインターポーザ及びその製造方法、並びに、そのインターポーザを用いた電子装置を提供することにある。

上記目的は、樹脂膜より成る支持基材と、前記支持基材上に形成され、第１の電極と、前記第１の電極に対向する第２の電極と、前記第１の電極と前記第２の電極との間に形成された誘電体膜とを有するキャパシタと、前記支持基材上及び前記キャパシタ上に形成された絶縁膜と、前記絶縁膜及び前記支持基材を貫き、前記キャパシタの前記第１の電極に接続された第１の貫通電極と、前記絶縁膜及び前記支持基材を貫き、前記キャパシタの前記第２の電極に接続された第２の貫通電極とを有することを特徴とするインターポーザにより達成される。

また、上記目的は、回路基板と、前記回路基板上に実装されたインターポーザとを有する電子装置であって、前記インターポーザは、樹脂膜より成る支持基材と；前記支持基材上に形成され、第１の電極と、前記第１の電極に対向する第２の電極と、前記第１の電極と前記第２の電極との間に形成された誘電体膜とを有するキャパシタと；前記支持基材上及び前記キャパシタ上に形成された絶縁膜と、前記絶縁膜及び前記支持基材を貫き、前記キャパシタの前記第１の電極に接続された第１の貫通電極と；前記絶縁膜及び前記支持基材を貫き、前記キャパシタの前記第２の電極に接続された第２の貫通電極とを有し、前記第１の貫通電極及び前記第２の貫通電極は、前記回路基板に形成された複数の電極パッドにそれぞれ電気的に接続されていることを特徴とする電子装置により達成される。

また、上記目的は、基板上に樹脂膜を形成する工程と、前記樹脂膜上に、第１の電極と、前記第１の電極上に形成された誘電体膜と、前記誘電体膜上に形成された第２の電極とを有するキャパシタを形成する工程と、前記樹脂膜上及び前記キャパシタ上に絶縁膜を形成する工程と、前記絶縁膜及び前記樹脂膜に、前記第１の電極を露出し、前記樹脂膜の下面に達する第１の開口部と、前記第２の電極を露出し、前記樹脂膜の下面に達する第２の開口部とを形成する工程と、前記第１の開口部内に、前記第１の電極に接続された第１の貫通電極を埋め込むとともに、前記第２の開口部内に、前記第２の電極に接続された第２の貫通電極を埋め込む工程と、前記基板を除去する工程とを有することを特徴とするインターポーザの製造方法により達成される。

以上の通り、本発明によれば、基板上に樹脂膜より成る支持基材を形成し、支持基材上にキャパシタを形成し、支持基材に貫通電極を埋め込んだ後に、基板を除去するため、基板に貫通孔を形成することを要しない。しかも、本発明によるインターポーザは、一般的な半導体装置の製造プロセスを用いて製造することができるため、インターポーザを容易に製造することができる。従って、本発明によれば、インターポーザを低コストで提供することができる。

また、本発明によれば、安価なインターポーザを用いることができるため、電子装置の低コスト化を図ることができる。

［第１実施形態］
本発明の第１実施形態によるインターポーザ及びその製造方法を図１乃至図５を用いて説明する。図１は、本実施形態によるインターポーザを示す断面図である。

（インターポーザ）
まず、本発明の第１実施形態によるインターポーザを図１を用いて説明する。

図１に示すように、例えば膜厚５μｍのポリイミド樹脂膜より成る支持基材１０上には、例えば膜厚３００ｎｍのＣｒ膜と膜厚７００ｎｍのＡｕ膜とを順次積層して成る下部電極１２が形成されている。

下部電極１２上には、例えば膜厚１００ｎｍのＢａ_ＸＳｒ_１−ＸＴｉＯ_３（以下、「ＢＳＴ」という）より成る誘電体膜１４が形成されている。

誘電体膜１４上には、例えば膜厚１００ｎｍのＡｕ膜より成る上部電極１６が形成されている。

下部電極１２と誘電体膜１４と上部電極１６とを有するキャパシタ１８が構成されている。

支持基材１０上及びキャパシタ１８上には、全面に、例えば膜厚３μｍのポリイミドより成る保護膜２０が形成されている。

保護膜２０及び支持基材１０には、保護膜２０及び支持基材１０を貫く貫通孔２２ａ〜２２ｃが形成されている。貫通孔２２ａは、上部電極１６の一部を露出するように形成されている。貫通孔２２ｂは、下部電極１２の一部を露出するように形成されている。

貫通孔２２ａ〜２２ｃ内には、Ａｕ膜、Ｎｉ膜、Ｔｉ膜、Ｃｕ膜及びＣｒ膜を順次積層して成る貫通電極２４ａ〜２４ｃが埋め込まれている。

貫通電極２４ａ〜２４ｃ上には、例えばＳｎ−Ａｇより成る半田バンプ２６が形成されている。

貫通電極２４ａ〜２４ｃの下面側には、電極パッド２８が形成されている。

こうして、本実施形態によるインターポーザ８が構成されている。

（インターポーザの製造方法）
次に、本実施形態によるインターポーザの製造方法を図２乃至図５を用いて説明する。図２乃至図５は、本実施形態によるインターポーザの製造方法を示す工程断面図である。

まず、図２（ａ）に示すように、シリコン基板３０上の全面に、例えば、スパッタ法により、膜厚２００ｎｍのＴｉ膜と膜厚３００ｎｍのＣｕ膜とを積層する。これにより、Ｔｉ膜とＣｕ膜とから成る密着層３２が形成される。

次に、例えばスピンコート法により、全面に、フォトレジスト膜（図示せず）を形成する。この後、フォトリソグラフィ技術を用い、フォトレジスト膜を所定の形状にパターニングする。

次に、フォトレジスト膜をマスクとして、電界めっき法により、密着層３２上に、例えば膜厚１μｍのＣｕ膜３４を形成する。Ｃｕ膜３４を形成する際、密着層３４がシード層として機能する。この後、フォトレジスト膜を剥離する（図２（ｂ）参照）。

次に、例えばスパッタ法により、膜厚２００ｎｍのＮｉ膜、膜厚５００ｎｍのＡｕ膜を順次積層する。これにより、Ｎｉ膜とＡｕ膜とから成る積層膜が形成される。

なお、積層膜の構成はこれに限定されるものではなく、例えば、Ｔｉ膜、Ｎｉ膜及びＡｕ膜を順次積層することにより積層膜を形成してもよい。

次に、フォトリソグラフィ技術を用い、積層膜をパターニングする。これにより、積層膜より成る電極パッド２８が形成される（図２（ｃ）参照）。

次に、図２（ｄ）に示すように、全面に、感光性のポリイミド樹脂膜１０を形成する。ポリイミド樹脂は、溶剤に溶解させた状態、即ち、ワニスの状態で提供されている。このため、ポリイミド樹脂膜１０はスピンコート法により形成することが可能である。スピンコート法によりポリイミド樹脂膜１０を形成する際の条件は、例えば、回転数を１０００ｒｐｍ、回転時間を３０秒間とする。

次に、ホットプレートを用い、ポリイミド樹脂膜１０に対して、例えば９０℃の熱処理（プリキュア）を行う。これにより、ポリイミド樹脂膜１０の膜厚が例えば１０μｍ程度となる。

次に、図３（ａ）に示すように、フォトリソグラフィ技術を用い、ポリイミド樹脂膜１０に、電極パッド２８に達する開口部２２ａ〜２２ｃを形成する。ポリイミド樹脂膜１０に対して露光を行う際には、例えば紫外線を用いる。

次に、ポリイミド樹脂膜１０を硬化するための熱処理（ベーク）を行う。熱処理温度は、例えば４００℃の熱処理を行う。こうして、膜厚が例えば５μｍ程度のポリイミド樹脂膜１０が形成される。

次に、全面に、例えばスパッタ法により、膜厚３００ｎｍのＣｒ膜と、膜厚７００ｎｍのＡｕ膜とを順次積層する。これにより、Ｃｒ膜及びＡｕ膜より成る積層膜が形成される。積層膜は、下部電極１２を形成するためのものである。

積層膜を構成するＣｒ膜を形成する際には、ＤＣスパッタ装置を用い、基板にバイアスを２００Ｗ〜３００Ｗ程度印加する。Ｃｒ膜を成膜する際に基板にバイアスを印加する理由は、以下の通りである。即ち、Ｃｒ膜における膜応力は一般に非常に大きいため、ポリイミド樹脂膜上にＣｒ膜を単に形成すると、Ｃｒ膜に生ずる膜応力の方向とポリイミド樹脂膜２０に生ずる膜応力の方向とが互いに反対方向である場合には、ポリイミド樹脂膜２０にクラックが生じてしまう。これに対し、シリコン基板３０にバイアスを印加しながらＣｒ膜を成膜すると、Ｃｒの粒成長が促進され、Ｃｒ膜に生ずる膜応力が緩和される。このため、本実施形態では、シリコン基板３０にバイアスを印加しながらＣｒ膜を成膜する。

次に、全面に、例えばスピンコート法により、フォトレジスト膜（図示せず）を形成する。

次に、フォトリソグラフィ技術を用い、フォトレジスト膜をパターニングする。

次に、フォトレジスト膜をマスクとして、Ａｒイオンミリング法により、積層膜をエッチングする。これにより、積層膜より成る下部電極１２が形成される（図３（ｂ）参照）。この後、フォトレジスト膜を剥離する。

次に、全面に、スパッタ法により、ＢＳＴより成る誘電体膜１４を形成する。ＢＳＴは、比較的大きな比誘電率（バルクでは１５００程度）が得られ、小型で大容量のキャパシタを形成するのに有用な材料である。ＢＳＴ膜を形成する際の成膜条件は、例えば以下の通りとする。基板温度は、例えば２００℃とする。ポリイミド樹脂膜１０の耐熱温度は、３００〜４００℃程度と比較的高いため、このような温度でＢＳＴ膜を成膜しても特段の問題は生じない。成膜室内におけるガス圧力は、例えば０．１Ｐａとする。ＡｒガスとＯ_２ガスとの流量比は、例えば４：１とする。印加電力は、例えば５００Ｗとする。成膜時間は、例えば３０分とする。こうして、例えば、膜厚１００ｎｍ、比誘電率１００、誘電損失１％のＢＳＴより成る誘電体膜１４が形成される。

次に、フォトリソグラフィ技術を用い、Ａｒイオンミリング法により、誘電体膜１４を所定の形状にパターニングする（図３（ｃ）参照）。

次に、全面に、例えばスパッタ法により、膜厚１００ｎｍのＡｕ膜を成膜する。Ａｕ膜は、上部電極１６を形成するためのものである。

次に、全面に、例えばスピンコート法により、フォトレジスト膜（図示せず）を形成する。

次に、フォトリソグラフィ技術を用い、フォトレジスト膜をパターニングする。

次に、フォトレジスト膜をマスクとして、Ａｒイオンミリング法により、Ａｕ膜を所定の形状にパターニングする。これにより、Ａｕより成る上部電極１６が形成される（図４（ａ）参照）。この後、フォトレジスト膜を剥離する。

こうして、下部電極１２、誘電体膜１４及び上部電極１６より成るキャパシタ１８が形成される。

次に、全面に、例えばスピンコート法により、シランカップリング剤（図示せず）を塗布する。シランカップリング剤としては、例えば、アミノプロピルトリエトキシシラン（ＮＨ_２（ＣＨ_２）_３Ｓｉ（ＯＣＨ_２）_３）を用いる。スピンコートの条件は、例えば１５００ｒｐｍ、３０秒とする。シランカップリング剤は、後工程で形成されるポリイミドより成る保護膜２０の下地に対する接着性を向上するためのものである。

次に、例えばホットプレートを用い、シランカップリング剤を固化するための熱処理（キュア）を行う。熱処理温度は、例えば９０℃とする。

次に、全面に、例えばスピンコート法により、感光性のポリイミド樹脂を塗布する。これにより、ポリイミド樹脂より成る保護膜２０が形成される（図４（ｂ）参照）。

次に、全面に、例えばスピンコート法により、フォトレジスト膜（図示せず）を形成する。

次に、フォトリソグラフィ技術を用い、フォトレジスト膜をパターニングする。

次に、フォトレジスト膜をマスクとして、保護膜２０をエッチングする。これにより、保護膜２０に、電極パッド２８に達する貫通孔２２ａ〜２２ｃが形成される。貫通孔２２ａは、上部電極１６の一部を露出するように形成される。貫通孔２２ｂは、下部電極１２の一部を露出するように形成される。

次に、例えばホットプレートを用い、保護膜２０に対して、例えば４００℃の熱処理（ベーク）を行う。こうして、膜厚が例えば３μｍ程度の保護膜２０が形成される。

次に、例えばスパッタ法により、膜厚０．２μｍのＴｉ膜、膜厚０．３μｍのＣｕ膜、及び膜厚４μｍのＮｉ膜を順次積層する。これにより、Ｔｉ膜、Ｃｕ膜及びＮｉ膜より成る積層膜が形成される。

次に、フォトリソグラフィ技術を用い、貫通孔２２ａ〜２２ｃの近傍を除く領域の積層膜をエッチング除去する。こうして、貫通孔２２ａ〜２２ｃ内に、積層膜より成る貫通電極２４ａ〜２４ｃが埋め込まれる。貫通電極２４ａは、上部電極１６に電気的に接続される。下部電極２４ｂは、下部電極１２に電気的に接続される（図４（ｃ）参照）。

次に、図５（ａ）に示すように、例えばめっき法により、貫通電極２４ａ〜２４ｃ上に、Ｓｕ−Ａｇより成る半田バンプ２６を形成する。

次に、例えばＣＭＰ法により、シリコン基板３０を除去する。シリコン基板３０を研磨する際には、シリコン基板３０の下面側から研磨する。

次に、研磨により除去しきれなかったシリコン基板３０のシリコンを、例えばフッ酸を用いてエッチング除去する。この際、密着層３２を構成するＴｉ膜もエッチング除去される。

次に、例えばウエットエッチングにより、密着層３２を構成するＣｕ膜と、Ｃｕ膜３４とを除去する。

こうして、本実施形態によるインターポーザ８が製造される（図５（ｂ）参照）。

このように、本実施形態によるインターポーザは、基板３０上に樹脂膜より成る支持基材１０を形成し、支持基材１０上にキャパシタ１８を形成し、支持基材１０に貫通電極２４ａ〜２４ｃを埋め込んだ後に、基板３０を除去することに主な特徴がある。

上述したように、提案されているインターポーザは、製造するのが容易ではなく、低コスト化が困難であった。

これに対し、本実施形態によるインターポーザによれば、基板３０上に樹脂膜より成る支持基材１０を形成し、支持基材１０上にキャパシタ１８を形成し、支持基材１０に貫通電極２４ａ〜２４ｃを埋め込んだ後に、基板３０を除去するため、基板３０に貫通孔を形成することを要しない。しかも、本実施形態によるインターポーザ８は、上述したように、一般的な半導体装置の製造プロセスを用いて製造することができるため、インターポーザを容易に製造することができる。従って、本実施形態によれば、インターポーザを低コストで提供することができる。

（変形例）
次に、本実施形態によるインターポーザ及びその製造方法の変形例を図６を用いて説明する。図６は、本変形例によるインターポーザを示す断面図である。

本変形例によるインターポーザは、支持基材１０ａがエポキシ樹脂膜により形成されていることに主な特徴がある。

図に示すように、エポキシ樹脂膜により支持基材１０ａが形成されている。

支持基材１０ａを構成する樹脂膜の材料としてエポキシ樹脂が用いられている点の他は、第１実施形態によるインターポーザと同様であるので、説明を省略する。

こうして、本変形例によるインターポーザ８ａが構成されている。

次に、本実施形態によるインターポーザの製造方法を図７を用いて説明する。図７は、本変形例によるインターポーザの製造方法を示す工程断面図である。

まず、電極パッド２８を形成する工程までは、上述した本実施形態による半導体装置の製造方法と同様であるので説明を省略する（図２（ａ）乃至図２（ｃ）参照）。

次に、図７（ａ）に示すように、全面に、エポキシ樹脂膜１０ａを形成する。エポキシ樹脂は、ワニスの状態で提供されているため、スピンコート法により塗布することが可能である。スピンコートの条件は、例えば２０００ｒｐｍ、３０秒とする。こうして、例えば膜厚１０μｍのエポキシ樹脂膜１０ａが形成される。

次に、例えばホットプレートを用い、エポキシ樹脂膜１０ａに対して、例えば６０℃の熱処理（プリベーク）を行う。

次に、図７（ｂ）に示すように、フォトリソグラフィ技術を用いて、エポキシ樹脂膜１０ａに、電極パッドに達する開口部２２ａ〜２２ｃを形成する。

次に、エポキシ樹脂膜１０ａを硬化するための熱処理（ベーク）を行う。熱処理温度は、例えば３００℃の熱処理を行う。これにより、エポキシ樹脂膜１０ａの膜厚が例えば５μｍ程度となる。

この後の工程は、上述した本実施形態によるインターポーザの製造方法と同様であるので、説明を省略する（図３（ｂ）乃至図５（ｂ）参照）。

こうして、本変形例によるインターポーザ８ａが製造される（図７（ｃ）参照）。

［第２実施形態］
本発明の第２実施形態によるインターポーザを図８を用いて説明する。図８は、本実施形態によるインターポーザを示す断面図である。図１乃至図７に示す第１実施形態によるインターポーザと同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。

本実施形態によるインターポーザは、貫通電極２４ａ〜２４ｃの上面側にＡｕより成る電極パッド２５が形成されており、貫通電極２４ａ〜２４ｃの下面側にＡｕより成る電極パッド２８ａが形成されていることに主な特徴がある。

図に示すように、貫通電極２４ａ〜２４ｃの上面側には、例えば５μｍのＡｕ膜より成る電極パッド２５が形成されている。電極パッド２５は、例えばめっき法により形成されている。

貫通電極２４ａ〜２４ｃの下面側には、Ａｕ膜より成る電極パッド２８ａが形成されている。

なお、ここでは、貫通電極２４ａ〜２４ｃの上面側及び下面側にＡｕより成る電極パッド２５、２８ａを形成したが、貫通電極２４ａ〜２４ｃの上面側のみ、又は、貫通電極２４ａ〜２４ｃの下面側のみに電極パッド２５、２８ａを形成するようにしてもよい。

電極パッド２４ａ〜２４ｃ上には、半田バンプは形成されていない。

こうして、本実施形態によるインターポーザ８ｂが構成されている。

本実施形態によるインターポーザは、上述したように、貫通電極２４ａ〜２４ｃの上面側及び下面側にＡｕ膜より成る電極パッド２５、２８ａが形成されていることに主な特徴がある。このため、回路基板（図示せず）にＡｕ膜より成る電極パッド（図示せず）が形成されている場合には、インターポーザ８ｂの電極パッド２５、２８ａと回路基板の電極パッドとを、半田バンプを用いることなく、Ａｕ−Ａｕ超音波接合により接合することができる。また、半導体素子（図示せず）にＡｕより成る電極パッド（図示せず）が形成されている場合には、インターポーザ８ｂの電極パッド２５、２８ａと半導体素子の電極パッドとを、半田バンプを用いることなく、Ａｕ−Ａｕ超音波接合により接合することができる。

［第３実施形態］
本発明の第３実施形態によるインターポーザを図９を用いて説明する。図９は、本実施形態によるインターポーザを示す断面図である。図１乃至図８に示す第１又は第２実施形態によるインターポーザと同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。

本実施形態によるインターポーザは、キャパシタ１８の他に、スパイラルインダクタ１９が更に形成されていることに主な特徴がある。

図９に示すように、保護膜２０及び支持基材１０には、電極パッド２８に達する開口部２３ｄが形成されている。

開口部２３ｄ内には、貫通電極２４ｄが埋め込まれている。

貫通電極２４ｄの周囲には、貫通電極２４を中心として渦巻状に形成されたスパイラルインダクタ１９が形成されている。スパイラルインダクタ１９は、上部電極１６と同一の導電膜を用いて形成されている。

なお、ここでは、上部電極１６と同一の導電膜を用いてスパイラルインダクタ１９を形成する場合を例に説明したが、下部電極１２と同一の導電膜を用いてスパイラルインダクタ１９を形成するようにしてもよい。

スパイラルインダクタ１９の内側の端部は、貫通電極２４ｄに接続されている。スパイラルインダクタの外側の端部は、貫通電極２４ａに電気的に接続されている。

こうして、本実施形態によるインターポーザ８ｃが構成されている。

このように、キャパシタ１８のみならず、インダクタ１９を更に形成してもよい。

［第４施形態］
本発明の第４施形態による電子装置を図１０を用いて説明する。図１０は、本実施形態による電子装置を示す断面図である。図１乃至図９に示す第１乃至第３実施形態によるインターポーザと同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。

図１０に示すように、回路基板３６上には、他の回路基板３８が実装されている。回路基板３６は、例えばマザーボードである。回路基板３８は、例えばパッケージ基板である。回路基板３６の上面側に形成された電極パッド４０と回路基板３８の下面側に形成された電極パッド４２とは、半田バンプ４４により接続されている。

回路基板３８上には、第１実施形態によるインターポーザ８が実装されている。回路基板３８の上面側に形成された電極パッド（図示せず）とインターポーザ８の下面側に形成された電極パッド２８（図１参照）とは、半田バンプ４６により接続されている。

インターポーザ８上には、半導体集積回路素子４８、より具体的には、例えばＬＳＩが実装されている。インターポーザ８の貫通電極２４（図１参照）と半導体集積回路素子４８の下面側に形成された電極パッド（図示せず）とは、半田バンプ５０により接続されている。

こうして、本実施形態による電子装置が構成されている。

本実施形態による電子装置は、第１実施形態によるインターポーザ８が用いられていることに主な特徴がある。第１実施形態によるインターポーザ８は上述したように安価に製造することができる。このため、本実施形態によれば、安価なインターポーザ８を用いて電子装置の低コスト化を図ることができる。

なお、ここでは、回路基板３８上に第１実施形態によるインターポーザ８を実装する場合を例に説明したが、第１実施形態の変形例によるインターポーザ８ａ、第２実施形態によるインターポーザ８ｂ、又は第３実施形態によるインターポーザ８ｃを回路基板３８上に実装するようにしてもよい。第２実施形態によるインターポーザ８ｂを用いる場合には、半田バンプ４６、５０を用いることなく、Ａｕ−Ａｕ超音波接合により接合することが可能である。

（変形例）
次に、本実施形態による電子装置の変形例を図１１を用いて説明する。図１１は、本変形例による電子装置を示す断面図である。

本変形例による電子装置は、回路基板３８ａに凹部５４が形成されており、凹部５４内にインターポーザ８が実装されていることに主な特徴がある。

図１１に示すように、回路基板３８ａには、凹部５４が形成されている。

凹部５４内には、インターポーザ８が実装されている。回路基板３８の上面側に形成された電極パッド（図示せず）とインターポーザ８の下面側に形成された電極パッド２８（図１参照）とは、半田バンプ４６により接続されている。

インターポーザ８上及び回路基板３８ａ上には、半導体集積回路素子４８が実装されている。インターポーザ８の貫通電極２４（図１参照）と半導体集積回路素子４８の下面側に形成された電極パッド（図示せず）とは、半田バンプ５０により接続されている。また、回路基板３８ａ上に形成された電極パッド（図示せず）と半導体集積回路素子４８の下面側に形成された電極パッド（図示せず）とは、半田バンプ５０により接続されている。

こうして、本変形例による電子装置が構成されている。

このように、回路基板３８ａに凹部５４を形成し、凹部５４内にインターポーザ８を実装してもよい。

なお、ここでは、凹部５４内に第１実施形態によるインターポーザ８を実装する場合を例に説明したが、第１実施形態の変形例によるインターポーザ８ａ、第２実施形態によるインターポーザ８ｂ、又は第３実施形態によるインターポーザ８ｃを、凹部５４内に実装するようにしてもよい。

［変形実施形態］
本発明は上記実施形態に限らず種々の変形が可能である。

例えば、上記実施形態では、支持基材を構成する樹脂膜としてポリイミド樹脂膜やエポキシ樹脂膜を用いる場合を例に説明したが、支持基材を構成する樹脂膜は、ポリイミド樹脂膜やエポキシ樹脂膜に限定されるものはなく、他のあらゆる樹脂膜を適宜用いることができる。例えば、支持基材を構成する樹脂膜として、ビスマレイミド・トリアジン（ＢＴ）樹脂膜、ポリテトラフルオロエチレン（ＰＴＦＥ）樹脂膜、ベンゾシクロブテン（ＢＣＢ）樹脂膜、アクリル樹脂膜、又はジアリルフタレート樹脂膜等を用いてもよい。

また、上記実施形態では、基板３０としてシリコン基板を用いたが、基板３０の材料はシリコンに限定されるものではなく、他のあらゆる材料より成る基板を適宜用いることできる。例えば、基板３０の材料としてＣｕを用いてもよい。Ｃｕより成る基板は、ウエットエッチングにより容易に除去することが可能である。

また、上記実施形態では、誘電体膜１４の材料としてＢＳＴを用いる場合を例に説明したが、誘電体膜１４の材料はＢＳＴに限定されるものではなく、他のあらゆる誘電体膜を適宜用いることができる。例えば、Ｓｒ、Ｂａ、Ｐｂ、Ｚｒ、Ｂｉ、Ｔａ、Ｔｉ、Ｍｇ、及びＮｂの少なくともいずれかの元素を含む複合酸化物より成る誘電体膜を用いてもよい。

また、下部電極１２や上部電極１６の材料は、上記実施形態に限定されるものではなく、他のあらゆる材料を適宜用いることができる。例えば、下部電極１２や上部電極１６の材料として、Ａｕの他、Ｃｒ、Ｃｕ、Ｗ、Ｎｉ、Ｐｔ、Ｐｄ、Ｒｕ、Ｒｕ酸化物、Ｉｒ、Ｉｒ酸化物、又はＰｔ酸化物より成る膜を用いてもよい。

（付記１）
樹脂膜より成る支持基材と、
前記支持基材上に形成され、第１の電極と、前記第１の電極に対向する第２の電極と、前記第１の電極と前記第２の電極との間に形成された誘電体膜とを有するキャパシタと、
前記支持基材上及び前記キャパシタ上に形成された絶縁膜と、
前記絶縁膜及び前記支持基材を貫き、前記キャパシタの前記第１の電極に接続された第１の貫通電極と、
前記絶縁膜及び前記支持基材を貫き、前記キャパシタの前記第２の電極に接続された第２の貫通電極と
を有することを特徴とするインターポーザ。

（付記２） 付記１記載のインターポーザにおいて、
前記第１の貫通電極及び前記第２の貫通電極は、回路基板又は半導体素子に形成された複数の電極パッドにそれぞれ電気的に接続される
ことを特徴とするインターポーザ。

（付記３） 付記１記載のインターポーザにおいて、
前記支持基材上に形成されたインダクタを更に有する
ことを特徴とするインターポーザ。

（付記４） 付記３記載のインターポーザにおいて、
前記支持基材を貫き、前記インダクタに接続された第３の貫通電極を更に有する
ことを特徴とするインターポーザ。

（付記５） 付記１乃至４のいずれかに記載のインターポーザにおいて、
前記支持基材は、ポリイミド樹脂膜、エポキシ樹脂膜、ビスマレイミド・トリアジン樹脂膜、ポリテトラフルオロエチレン樹脂膜、ベンゾシクロブテン樹脂膜、アクリル樹脂膜、又は、ジアリルフタレート樹脂膜より成る
ことを特徴とするインターポーザ。

（付記６） 付記１乃至５のいずれかに記載のインターポーザにおいて、
前記誘電体膜は、Ｓｒ、Ｂａ、Ｐｂ、Ｚｒ、Ｂｉ、Ｔａ、Ｔｉ、Ｍｇ、及びＮｂの少なくともいずれかの元素を含む複合酸化物より成る
ことを特徴とするインターポーザ。

（付記７） 付記１乃至６のいずれかに記載のインターポーザにおいて、
前記キャパシタの前記第１の電極又は前記第２の電極は、Ａｕ、Ｃｒ、Ｃｕ、Ｗ、Ｎｉ、Ｐｔ、Ｐｄ、Ｒｕ、Ｒｕ酸化物、Ｉｒ、Ｉｒ酸化物、又はＰｔ酸化物より成る
ことを特徴とするインターポーザ。

（付記８） 付記１乃至７のいずれかに記載のインターポーザにおいて、
前記第１の貫通電極上及び前記第２の貫通電極上にそれぞれ形成された半田バンプを更に有する
ことを特徴とするインターポーザ。

（付記９） 付記１乃至７のいずれかに記載のインターポーザにおいて、
前記第１の貫通電極及び前記第２の貫通電極の上面側又は下面側に形成されたＡｕより成る電極パッドを更に有する
ことを特徴とするインターポーザ。

（付記１０）
回路基板と、前記回路基板上に実装されたインターポーザとを有する電子装置であって、
前記インターポーザは、樹脂膜より成る支持基材と；前記支持基材上に形成され、第１の電極と、前記第１の電極に対向する第２の電極と、前記第１の電極と前記第２の電極との間に形成された誘電体膜とを有するキャパシタと；前記支持基材上及び前記キャパシタ上に形成された絶縁膜と、前記絶縁膜及び前記支持基材を貫き、前記キャパシタの前記第１の電極に接続された第１の貫通電極と；前記絶縁膜及び前記支持基材を貫き、前記キャパシタの前記第２の電極に接続された第２の貫通電極とを有し、
前記第１の貫通電極及び前記第２の貫通電極は、前記回路基板に形成された複数の電極パッドにそれぞれ電気的に接続されている
ことを特徴とする電子装置。

（付記１１）
付記１０記載の電子装置において、
前記インターポーザ上に実装された半導体素子を更に有し、
前記第１の貫通電極及び前記第２の貫通電極は、前記半導体素子に形成された複数の電極パッドにそれぞれ電気的に接続されている
ことを特徴とする電子装置。

（付記１２）
基板上に樹脂膜を形成する工程と、
前記樹脂膜上に、第１の電極と、前記第１の電極上に形成された誘電体膜と、前記誘電体膜上に形成された第２の電極とを有するキャパシタを形成する工程と、
前記樹脂膜上及び前記キャパシタ上に絶縁膜を形成する工程と、
前記絶縁膜及び前記樹脂膜に、前記第１の電極を露出し、前記樹脂膜の下面に達する第１の開口部と、前記第２の電極を露出し、前記樹脂膜の下面に達する第２の開口部とを形成する工程と、
前記第１の開口部内に、前記第１の電極に接続された第１の貫通電極を埋め込むとともに、前記第２の開口部内に、前記第２の電極に接続された第２の貫通電極を埋め込む工程と、
前記基板を除去する工程と
を有することを特徴とするインターポーザの製造方法。

本発明の第１実施形態によるインターポーザを示す断面図である。 本発明の第１実施形態によるインターポーザの製造方法を示す工程断面図（その１）である。 本発明の第１実施形態によるインターポーザの製造方法を示す工程断面図（その２）である。 本発明の第１実施形態によるインターポーザの製造方法を示す工程断面図（その３）である。 本発明の第１実施形態によるインターポーザの製造方法を示す工程断面図（その４）である。 本発明の第１実施形態の変形例によるインターポーザを示す断面図である。 本発明の第１実施形態の変形例によるインターポーザの製造方法を示す工程断面図である。 本発明の第２実施形態によるインターポーザを示す断面図である。 本発明の第３実施形態によるインターポーザを示す断面図である。 本発明の第４実施形態による電子装置を示す断面図である。 本発明の第４実施形態の変形例による電子装置を示す断面図である。

符号の説明

８、８ａ〜８ｃ…インターポーザ
１０…支持基材、樹脂膜
１２…下部電極
１４…誘電体膜
１６…上部電極
１８…キャパシタ
１９…スパイラルインダクタ
２０…保護膜
２２ａ〜２２ｄ…開口部、貫通孔
２４ａ〜２４ｄ…貫通電極
２５…電極パッド
２６…半田バンプ
２８…電極パッド
３０…シリコン基板
３２…密着層
３４…Ｃｕ膜
３６…回路基板
３８、３８ａ…回路基板
４０…電極パッド
４２…電極パッド
４４…半田バンプ
４６…半田バンプ
４８…半導体集積回路素子
５０…半田バンプ
５４…凹部

Claims (5)

1. 樹脂膜より成る支持基材と、
   前記支持基材上に形成され、第１の電極と、前記第１の電極に対向する第２の電極と、前記第１の電極と前記第２の電極との間に形成された誘電体膜とを有するキャパシタと、
   前記支持基材上及び前記キャパシタ上に形成された絶縁膜と、
   前記絶縁膜及び前記支持基材を貫き、前記キャパシタの前記第１の電極に接続された第１の貫通電極と、
   前記絶縁膜及び前記支持基材を貫き、前記キャパシタの前記第２の電極に接続された第２の貫通電極と
   を有することを特徴とするインターポーザ。
2. 請求項１記載のインターポーザにおいて、
   前記支持基材上に形成されたインダクタを更に有する
   ことを特徴とするインターポーザ。
3. 請求項１又は２記載のインターポーザにおいて、
   前記支持基材は、ポリイミド樹脂膜、エポキシ樹脂膜、ビスマレイミド・トリアジン樹脂膜、ポリテトラフルオロエチレン樹脂膜、ベンゾシクロブテン樹脂膜、アクリル樹脂膜、又は、ジアリルフタレート樹脂膜より成る
   ことを特徴とするインターポーザ。
4. 回路基板と、前記回路基板上に実装されたインターポーザとを有する電子装置であって、
   前記インターポーザは、樹脂膜より成る支持基材と；前記支持基材上に形成され、第１の電極と、前記第１の電極に対向する第２の電極と、前記第１の電極と前記第２の電極との間に形成された誘電体膜とを有するキャパシタと；前記支持基材上及び前記キャパシタ上に形成された絶縁膜と、前記絶縁膜及び前記支持基材を貫き、前記キャパシタの前記第１の電極に接続された第１の貫通電極と；前記絶縁膜及び前記支持基材を貫き、前記キャパシタの前記第２の電極に接続された第２の貫通電極とを有し、
   前記第１の貫通電極及び前記第２の貫通電極は、前記回路基板に形成された複数の電極パッドにそれぞれ電気的に接続されている
   ことを特徴とする電子装置。
5. 基板上に樹脂膜を形成する工程と、
   前記樹脂膜上に、第１の電極と、前記第１の電極上に形成された誘電体膜と、前記誘電体膜上に形成された第２の電極とを有するキャパシタを形成する工程と、
   前記樹脂膜上及び前記キャパシタ上に絶縁膜を形成する工程と、
   前記絶縁膜及び前記樹脂膜に、前記第１の電極を露出し、前記樹脂膜の下面に達する第１の開口部と、前記第２の電極を露出し、前記樹脂膜の下面に達する第２の開口部とを形成する工程と、
   前記第１の開口部内に、前記第１の電極に接続された第１の貫通電極を埋め込むとともに、前記第２の開口部内に、前記第２の電極に接続された第２の貫通電極を埋め込む工程と、
   前記基板を除去する工程と
   を有することを特徴とするインターポーザの製造方法。

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