WO2019175698A1 - 金属酸化物、及び金属酸化物を有するトランジスタ - Google Patents

金属酸化物、及び金属酸化物を有するトランジスタ Download PDF

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WO2019175698A1
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山崎舜平
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Definitions

  • One embodiment of the present invention relates to a metal oxide and a transistor including the metal oxide.
  • One embodiment of the present invention relates to a semiconductor device, a semiconductor wafer, a module, and an electronic device.
  • a semiconductor device refers to all devices that can function by utilizing semiconductor characteristics.
  • a semiconductor element such as a transistor, a semiconductor circuit, an arithmetic device, and a memory device are one embodiment of the semiconductor device.
  • a display device (a liquid crystal display device, a light-emitting display device, or the like), a projection device, a lighting device, an electro-optical device, a power storage device, a memory device, a semiconductor circuit, an imaging device, an electronic device, or the like may have a semiconductor device.
  • one embodiment of the present invention is not limited to the above technical field.
  • One embodiment of the invention disclosed in this specification and the like relates to an object, a method, or a manufacturing method.
  • one embodiment of the present invention relates to a process, a machine, a manufacture, or a composition (composition of matter).
  • Non-Patent Document 1 a CAAC (c-axis aligned crystalline) structure and an nc (nanocrystalline) structure that are neither single crystal nor amorphous have been found (see Non-Patent Document 1 and Non-Patent Document 2).
  • Non-Patent Document 1 and Non-Patent Document 2 disclose a technique for manufacturing a transistor using an oxide semiconductor having a CAAC structure.
  • a superlattice (superlattice) structure including a multilayer structure of a semiconductor layer, an insulator layer, and a semiconductor layer is provided in a channel formation region of a transistor. They are stacked along the moving direction.
  • An object of one embodiment of the present invention is to provide a novel metal oxide. Another object of one embodiment of the present invention is to provide a novel transistor. Another object of one embodiment of the present invention is to provide a semiconductor device with high on-state current. Another object of one embodiment of the present invention is to provide a semiconductor device having high frequency characteristics. Another object of one embodiment of the present invention is to provide a semiconductor device with favorable reliability. Another object of one embodiment of the present invention is to provide a semiconductor device that can be miniaturized or highly integrated. Another object of one embodiment of the present invention is to provide a semiconductor device having favorable electrical characteristics.
  • Another object of one embodiment of the present invention is to provide a semiconductor device capable of holding data for a long period of time. Another object of one embodiment of the present invention is to provide a semiconductor device with high information writing speed. Another object of one embodiment of the present invention is to provide a semiconductor device capable of suppressing power consumption.
  • One embodiment of the present invention is a crystalline metal oxide, and the crystalline metal oxide includes a first layer and a second layer, and the first layer includes the second layer.
  • the first layer and the second layer form a crystal lattice and a carrier is excited in the crystalline metal oxide, carriers are generated via the second layer. Is transmitted.
  • Another embodiment of the present invention is a crystalline metal oxide
  • the crystalline metal oxide includes a first layer and a second layer
  • the first layer includes: ,
  • the band gap is wider than that of the second layer, and each of the first layer and the second layer is disposed substantially parallel to the surface on which the crystalline metal oxide is formed.
  • Another embodiment of the present invention is a crystalline metal oxide
  • the crystalline metal oxide includes a first layer and a second layer
  • the first layer includes: The band gap is wider than that of the second layer, and the first layer includes the element M (M is one or more selected from Al, Ga, Y, and Sn), and Zn.
  • the second layer includes In, and each of the first layer and the second layer is disposed substantially parallel to the surface on which the crystalline metal oxide is formed, the first layer, and A crystal lattice is formed by the second layer, and carriers are transmitted through the second layer when carriers are excited in the crystalline metal oxide.
  • Another embodiment of the present invention is a crystalline metal oxide
  • the crystalline metal oxide includes a first layer and a second layer
  • the first layer includes: ,
  • the band gap is wider than that of the second layer, and each of the first layer and the second layer is disposed substantially perpendicular to the surface on which the crystalline metal oxide is formed.
  • Another embodiment of the present invention is a crystalline metal oxide
  • the crystalline metal oxide includes a first layer and a second layer
  • the first layer includes: The band gap is wider than that of the second layer, and the first layer includes the element M (M is one or more selected from Al, Ga, Y, and Sn), and Zn.
  • the second layer includes In, and each of the first layer and the second layer is disposed substantially perpendicular to the formation surface of the crystalline metal oxide, the first layer, and A crystal lattice is formed by the second layer, and carriers are transmitted through the second layer when carriers are excited in the crystalline metal oxide.
  • the distance between the first layer and the second layer is preferably 1 nm or less.
  • the crystalline metal oxide when the crystalline metal oxide is observed by TEM from the c-axis direction, the crystalline metal oxide preferably has hexagonal lattice points.
  • Another embodiment of the present invention is a transistor including a crystalline metal oxide, a gate, a source, and a drain.
  • the crystalline metal oxide includes a first layer, a second layer, and a second layer.
  • the first layer has a wider band gap than the second layer, and the first layer and the second layer are approximately parallel to the channel length direction of the transistor, respectively.
  • a crystal lattice is formed by the first layer and the second layer, and when a voltage is applied to the gate and carriers are excited in the crystalline metal oxide, the second layer passes through the second layer. , Carriers are transmitted from the source to the drain.
  • Another embodiment of the present invention is a transistor including a crystalline metal oxide, a gate, a source, and a drain.
  • the crystalline metal oxide includes a first layer, a second layer, and a second layer.
  • the first layer has a wider band gap than the second layer, and each of the first layer and the second layer is formed on the surface on which the crystalline metal oxide is formed.
  • the second layer Carriers are transmitted from the source to the drain through these layers.
  • Another embodiment of the present invention is a transistor including a crystalline metal oxide, a gate, a source, and a drain.
  • the crystalline metal oxide includes a first layer, a second layer, and a second layer.
  • the first layer has a wider band gap than the second layer, and each of the first layer and the second layer is formed on the surface on which the crystalline metal oxide is formed.
  • the second layer is formed. Carriers are transmitted from the source to the drain through these layers.
  • Another embodiment of the present invention is a transistor including a crystalline metal oxide and a gate, a source, and a drain, and the crystalline metal oxide includes the first metal oxide, A second metal oxide on the first metal oxide and a third metal oxide on the second metal oxide, the first metal oxide, the second metal oxide, And the third metal oxide each include a first layer and a second layer, and the first layer has a wider band gap than the second layer, and the first layer
  • Each of the two layers is arranged substantially parallel to the channel length direction of the transistor, a crystal lattice is formed by the first layer and the second layer, a voltage is applied to the gate, and the crystalline metal Carriers are transmitted from the source to the drain via the second layer when carriers are excited in the oxide. It is.
  • Another embodiment of the present invention is a transistor including a crystalline metal oxide and a gate, a source, and a drain, and the crystalline metal oxide includes the first metal oxide, A second metal oxide on the first metal oxide and a third metal oxide on the second metal oxide, the first metal oxide, the second metal oxide, And the third metal oxide has a first layer and a second layer, respectively, and the first layer has a wider band gap than the second layer, and the second metal oxide has Each of the first layer having the second metal oxide and the second layer having the second metal oxide is disposed substantially parallel to the surface on which the second metal oxide is formed.
  • a voltage is applied to the gate and carriers are excited in the crystalline metal oxide, the second layer Through the carrier from the source to the drain it is transmitted.
  • the third metal oxide covers the top surface and the side surface of the second metal oxide
  • the gate covers the top surface and the side surface of the second metal oxide
  • the c-axis direction of the third metal oxide is preferably different from the c-axis direction of the second metal oxide.
  • Another embodiment of the present invention is a transistor including a crystalline metal oxide and a gate, a source, and a drain, and the crystalline metal oxide includes the first metal oxide, A second metal oxide on the first metal oxide and a third metal oxide on the second metal oxide, the first metal oxide, the second metal oxide, And the third metal oxide has a first layer and a second layer, respectively, and the first layer has a wider band gap than the second layer, and the second metal oxide has Each of the first layer having the second metal oxide and the second layer having the second metal oxide is disposed substantially perpendicular to the surface on which the second metal oxide is formed.
  • a voltage is applied to the gate and carriers are excited in the crystalline metal oxide, the second layer Through the carrier from the source to the drain it is transmitted.
  • the bottom surface of the first region that does not overlap with the second metal oxide in the gate is lower in position than the bottom surface of the second metal oxide, and the first region and the second metal oxide in the gate. It is preferable that the bottom surface of the second region located opposite to each other with the object interposed therebetween is lower than the bottom surface of the second metal oxide.
  • the above transistor preferably includes a second gate below the first metal oxide so as to overlap with at least part of a region where the second metal oxide and the gate overlap.
  • the channel length and the channel width of the transistor have a region of 100 nm or less.
  • the first layer includes the element M (M is one or more selected from Al, Ga, Y, and Sn) and Zn
  • the second layer includes It is preferable to have In.
  • a novel metal oxide can be provided.
  • a novel transistor can be provided.
  • a semiconductor device with high on-state current can be provided.
  • a semiconductor device having high frequency characteristics can be provided.
  • a highly reliable semiconductor device can be provided.
  • a semiconductor device that can be miniaturized or highly integrated can be provided.
  • a semiconductor device having favorable electric characteristics can be provided.
  • a semiconductor device capable of holding data for a long period can be provided.
  • a semiconductor device with high information writing speed can be provided.
  • a semiconductor device capable of suppressing power consumption can be provided.
  • FIGS. 10A and 10B are a cross-sectional view and a band diagram of a transistor according to one embodiment of the present invention, a diagram illustrating a crystal included in a metal oxide according to one embodiment of the present invention, and an energy at a lower end of a conduction band of the crystal.
  • Figure. The figure explaining the layer structure of the crystal
  • FIG. 10 is a perspective view of a transistor according to one embodiment of the present invention.
  • FIGS. FIG. 6 are a cross-sectional view of a transistor according to one embodiment of the present invention and a crystal included in a metal oxide according to one embodiment of the present invention.
  • FIGS. FIG. 6 is a cross-sectional view of a transistor according to one embodiment of the present invention.
  • FIG. 10 is a perspective view of a transistor according to one embodiment of the present invention.
  • FIG. 6 is a cross-sectional view of a transistor according to one embodiment of the present invention.
  • FIG. 10 is a perspective view of a transistor according to one embodiment of the present invention.
  • 4A and 4B are a cross-sectional view and a band diagram of a transistor according to one embodiment of the present invention, and a diagram illustrating a crystal included in a metal oxide according to one embodiment of the present invention.
  • FIG. 4A and 4B are a top view and a cross-sectional view of a semiconductor device according to one embodiment of the present invention.
  • FIG. 6 is a cross-sectional view of a semiconductor device according to one embodiment of the present invention.
  • 4A and 4B are a top view and a cross-sectional view of a semiconductor device according to one embodiment of the present invention.
  • 4A and 4B are a top view and a cross-sectional view of a semiconductor device according to one embodiment of the present invention.
  • 4A and 4B are a top view and a cross-sectional view of a semiconductor device according to one embodiment of the present invention.
  • 4A and 4B are a top view and a cross-sectional view of a semiconductor device according to one embodiment of the present invention.
  • FIG. 10 is a cross-sectional view illustrating a structure of a memory device according to one embodiment of the present invention.
  • FIG. 10 is a cross-sectional view illustrating a structure of a memory device according to one embodiment of the present invention.
  • 1A and 1B are a block diagram and a schematic diagram illustrating a structure example of a memory device according to one embodiment of the present invention.
  • FIG. 10 is a circuit diagram illustrating a structural example of a memory device according to one embodiment of the present invention.
  • FIG. 10 is a schematic view of a semiconductor device according to one embodiment of the present invention.
  • FIG. 3 is a schematic diagram of a memory device according to one embodiment of the present invention.
  • FIG. 14 illustrates an electronic device according to one embodiment of the present invention.
  • the cross-sectional TEM image which concerns on the Example of this invention The cross-sectional TEM image which concerns on the Example of this invention.
  • 4A and 4B illustrate temperature dependency of a V G- ID characteristic of a transistor.
  • the figure explaining the calculation method of an operating frequency The figure which shows the calculation result of an operating frequency.
  • 6A and 6B illustrate the carrier concentration and Hall mobility of an oxide semiconductor in one embodiment of the present invention.
  • a top view also referred to as a “plan view”
  • a perspective view a perspective view, and the like
  • some components may be omitted in order to facilitate understanding of the invention.
  • description of some hidden lines may be omitted.
  • the ordinal numbers attached as the first and second are used for convenience and do not indicate the order of steps or the order of lamination. Therefore, for example, the description can be made by appropriately replacing “first” with “second” or “third”.
  • the ordinal numbers described in this specification and the like may not match the ordinal numbers used to specify one embodiment of the present invention.
  • X and Y are assumed to be objects (for example, devices, elements, circuits, wirings, electrodes, terminals, conductive films, layers, etc.).
  • a transistor is an element having at least three terminals including a gate, a drain, and a source. And a region where a channel is formed between the drain (drain terminal, drain region or drain electrode) and the source (source terminal, source region or source electrode) (hereinafter also referred to as channel forming region). A current can flow between the source and the drain through the channel formation region.
  • a channel formation region refers to a region through which a current mainly flows.
  • the functions of the source and drain may be switched when transistors with different polarities are used or when the direction of current changes during circuit operation. Therefore, in this specification and the like, the terms “source” and “drain” may be used interchangeably.
  • the channel length refers to, for example, a source in a region where a semiconductor (or a portion in which a current flows in the semiconductor when the transistor is on) and a gate electrode overlap with each other in a top view of the transistor or a channel formation region The distance between the (source region or source electrode) and the drain (drain region or drain electrode).
  • the channel length is not necessarily the same in all regions. That is, the channel length of one transistor may not be fixed to one value. Therefore, in this specification and the like, the channel length is any one of values, the maximum value, the minimum value, or the average value in a channel formation region.
  • the channel width is, for example, a channel length direction in a region where a semiconductor (or a portion where a current flows in the semiconductor when the transistor is on) and a gate electrode overlap with each other in a top view of the transistor Is the length of the channel forming region in the vertical direction.
  • the channel width is not necessarily the same in all regions. That is, the channel width of one transistor may not be fixed to one value. Therefore, in this specification and the like, the channel width is any one of values, the maximum value, the minimum value, or the average value in a channel formation region.
  • the channel width in a region where a channel is actually formed (hereinafter also referred to as an “effective channel width”) and the channel width shown in the top view of the transistor (Hereinafter also referred to as “apparent channel width”) may be different.
  • the effective channel width when the gate electrode covers the side surface of the semiconductor, the effective channel width may be larger than the apparent channel width, and the influence may not be negligible.
  • the ratio of a channel formation region formed on the side surface of the semiconductor may increase. In that case, the effective channel width is larger than the apparent channel width.
  • channel width when simply referred to as channel width, it may indicate an apparent channel width.
  • channel width in this specification and the like, in the case where the term “channel width” is simply used, it may denote an effective channel width. Note that the channel length, channel width, effective channel width, apparent channel width, and the like can be determined by analyzing a cross-sectional TEM image or the like.
  • the impurity of a semiconductor means the thing other than the main component which comprises a semiconductor, for example.
  • an element having a concentration of less than 0.1 atomic% can be said to be an impurity.
  • the defect level density of the semiconductor may increase or the crystallinity may decrease.
  • the impurity that changes the characteristics of the semiconductor include a Group 1 element, a Group 2 element, a Group 13 element, a Group 14 element, a Group 15 element, and an oxide semiconductor.
  • water may also function as an impurity.
  • oxygen vacancies may be formed, for example, by mixing impurities.
  • impurities that change the characteristics of the semiconductor include group 1 elements, group 2 elements, group 13 elements, and group 15 elements excluding oxygen and hydrogen.
  • silicon oxynitride has a higher oxygen content than nitrogen.
  • silicon nitride oxide has a composition containing more nitrogen than oxygen.
  • the term “insulator” can be referred to as an insulating film or an insulating layer.
  • the term “conductor” can be restated as a conductive film or a conductive layer.
  • the term “semiconductor” can be restated as a semiconductor film or a semiconductor layer.
  • parallel means a state in which two straight lines are arranged at an angle of ⁇ 10 degrees to 10 degrees. Therefore, the case of -5 degrees or more and 5 degrees or less is also included.
  • substantially parallel means a state in which two straight lines are arranged at an angle of ⁇ 30 degrees to 30 degrees.
  • Vertical means a state in which two straight lines are arranged at an angle of 80 degrees to 100 degrees. Therefore, the case of 85 degrees or more and 95 degrees or less is also included.
  • substantially vertical means a state in which two straight lines are arranged at an angle of 60 degrees or more and 120 degrees or less.
  • the barrier film is a film having a function of suppressing permeation of impurities such as water and hydrogen and oxygen, and when the barrier film has conductivity, the conductive barrier film Sometimes called.
  • a metal oxide is a metal oxide in a broad sense.
  • Metal oxides are classified into oxide insulators, oxide conductors (including transparent oxide conductors), and oxide semiconductors (also referred to as oxide semiconductors or simply OS).
  • oxide semiconductors also referred to as oxide semiconductors or simply OS.
  • the metal oxide may be referred to as an oxide semiconductor. That is, in the case of describing as an OS transistor, it can be said to be a transistor including an oxide or an oxide semiconductor.
  • normally-off means that when a potential is not applied to the gate or a ground potential is applied to the gate, a current per channel width of 1 ⁇ m flowing through the transistor is 1 ⁇ 10 ⁇ 20 at room temperature. A or lower, 1 ⁇ 10 ⁇ 18 A or lower at 85 ° C., or 1 ⁇ 10 ⁇ 16 A or lower at 125 ° C.
  • FIG. 1A is a cross-sectional view in the channel length direction of the transistor 10 according to one embodiment of the present invention.
  • the transistor 10 includes an oxide 230 disposed over a substrate (not shown), an insulator 250 disposed over the oxide 230, and the insulator 250. And a conductor 260 disposed on the top.
  • the oxide 230 includes a region 234 that functions as a region where the channel of the transistor 10 is formed (hereinafter also referred to as a channel formation region) and a region 231 that functions as a source region or a drain region (a region 231a and a region 231b).
  • the insulator 250 functions as a gate insulating film.
  • the conductor 260 functions as a gate electrode.
  • FIG. 1B is a model of a band diagram on an alternate long and short dash line indicated by X1-X2 in the transistor illustrated in FIG. In FIG. 1B, the k space is ignored. Note that FIG. 1B illustrates a state where no voltage is applied between the gate and the source.
  • a solid line located on the conductor 260 indicates the position of the Fermi surface of the conductor 260.
  • the solid line located on the insulator 250 indicates the position of the lower end of the conduction band of the insulator 250.
  • the solid line located in the oxide 230 indicates the position of the lower end of the conduction band of the oxide 230.
  • the transistor 10 can control the resistance of the channel portion by the potential applied to the gate. That is, conduction (transistor is on) and non-conduction (transistor is off) between the source and the drain can be controlled by the potential applied to the gate.
  • a metal oxide functioning as a semiconductor (hereinafter also referred to as an oxide semiconductor) is preferably used for the oxide 230 including a channel formation region.
  • An oxide semiconductor is preferable because a transistor has favorable switching characteristics and an extremely small off-state current can be obtained as compared with a semiconductor formed using silicon or the like.
  • an oxide semiconductor can be formed by a sputtering method or the like, and thus can be used for a transistor included in a highly integrated semiconductor device.
  • a transistor including an oxide semiconductor if an impurity and an oxygen vacancy exist in a channel formation region in the oxide semiconductor, electric characteristics are likely to fluctuate and reliability may be deteriorated.
  • the channel formation region in the oxide semiconductor contains oxygen vacancies, the transistor tends to be normally on. Therefore, oxygen vacancies in the channel formation region are preferably reduced as much as possible.
  • oxygen may be supplied to the oxide 230 through the insulator 250 or the like to fill oxygen vacancies. Accordingly, it is possible to provide a transistor that suppresses fluctuations in electrical characteristics, has stable electrical characteristics, and has improved reliability.
  • a metal oxide having a low carrier density for the oxide 230.
  • a metal oxide that is highly purified intrinsic or substantially highly purified intrinsic has few carrier generation sources, so that the carrier density can be lowered.
  • a metal oxide that is highly purified intrinsic or substantially highly purified intrinsic has a low defect level density, and thus may have a low trap level density.
  • the oxide 230 includes an In-M-Zn oxide (the element M is aluminum, gallium, yttrium, tin, copper, vanadium, beryllium, boron, titanium, iron, nickel, germanium, zirconium, molybdenum, lanthanum, cerium)
  • a metal oxide such as one or more selected from neodymium, hafnium, tantalum, tungsten, magnesium, and the like may be used.
  • the element M may be aluminum (Al), gallium (Ga), yttrium (Y), or tin (Sn).
  • an In—Ga oxide or an In—Zn oxide may be used as the oxide 230.
  • a conductive film functioning as a source electrode or a drain electrode may be provided so as to be in contact with the oxide 230.
  • the low resistance region is partially formed between the oxide 230 and the conductive film or in the vicinity of the surface of the oxide 230. May be formed.
  • impurities hydrogen, nitrogen, metal elements, etc.
  • the carrier density may increase.
  • at least part of the low resistance region is included in the region 231 functioning as a source region or a drain region.
  • An oxide semiconductor (metal oxide) is classified into a single crystal oxide semiconductor and a non-single crystal oxide semiconductor.
  • the non-single-crystal oxide semiconductor for example, a CAAC-OS (c-axis aligned crystal oxide semiconductor), a polycrystalline oxide semiconductor, an nc-OS (nanocrystalline oxide semiconductor), a pseudo-amorphous oxide semiconductor (a-like oxide semiconductor) OS: amorphous-like oxide semiconductor) and amorphous oxide semiconductor.
  • a metal oxide that increases the on-state current of the transistor is preferably used.
  • the mobility of the metal oxide used for the transistor is preferably increased.
  • the crystal of the metal oxide preferably has a crystal structure in which the first layer and the second layer are included, and the first layer and the second layer are alternately stacked. .
  • the first layer preferably has a wider band gap than the second layer. Note that in this specification and the like, the first layer has a wider band gap than the second layer, and the first layer may be expressed as having a wide gap.
  • the second layer may be expressed as having a narrow gap when the band gap is narrower than that of the first layer. That is, the crystalline metal oxide preferably has a crystal in which the second layer having a narrow gap is sandwiched between the first layers having a wide gap.
  • the first layer and the second layer included in the oxide 230 are each arranged substantially parallel to the channel length direction of the transistor 10. It can also be said that the extension directions of the first layer and the second layer of the oxide 230 are substantially parallel to the channel length direction of the transistor 10, respectively.
  • each of the first layer and the second layer included in the oxide 230 is preferably disposed substantially parallel to the formation surface of the oxide 230.
  • a crystalline metal oxide for example, a single crystal oxide semiconductor or CAAC-OS can be given.
  • a crystalline metal oxide can improve carrier transmission. Accordingly, the mobility of the metal oxide is increased, the on-state current of the transistor including the metal oxide is increased, and the electrical characteristics of the transistor can be improved.
  • the metal oxide is a metal oxide (also referred to as In-M-Zn oxide) including indium, the element M, zinc, and oxygen.
  • the CAAC-OS has a c-axis orientation and a crystal structure in which a plurality of nanocrystals (crystal regions having a maximum diameter of less than 10 nm) are connected in the ab plane direction and have a strain.
  • the strain refers to a portion where the orientation of the lattice arrangement changes between a region where the lattice arrangement is aligned and a region where another lattice arrangement is aligned in a region where a plurality of nanocrystals are connected.
  • the nanocrystal is basically a hexagon, but is not necessarily a regular hexagon, and may be a non-regular hexagon.
  • there may be a lattice arrangement such as a pentagon and a heptagon in the distortion.
  • a clear crystal grain boundary also referred to as a grain boundary
  • the formation of crystal grain boundaries is suppressed by the distortion of the lattice arrangement. This is because the CAAC-OS can tolerate distortion due to the fact that the arrangement of oxygen atoms is not dense in the ab plane direction and the bond distance between atoms changes due to substitution of metal elements. Because.
  • the hexagonal shape of the crystalline metal oxide can be confirmed by an observation image of the metal oxide from a c-axis direction by a transmission electron microscope (TEM).
  • TEM transmission electron microscope
  • FIG. 1A An enlarged view of the region 51 of the oxide 230 illustrated in FIG. 1A is illustrated in FIG.
  • the oxide 230 is an In-M-Zn oxide having a CAAC structure.
  • the element M is Ga
  • the c-axis direction of the In-M-Zn oxide having a CAAC structure is the vertical direction on the paper surface
  • the ab surface direction is the horizontal direction on the paper surface. Normal direction.
  • the oxide 230 may be a crystalline metal oxide.
  • the composition formula is In (1 + ⁇ ) M (1- ⁇ ) O 3 (ZnO) m ( ⁇ is a real number of 0 or more and 1 or less, and m is 0.
  • In-M-Zn oxide having a CAAC structure or a single crystal structure may be used.
  • an In-M-Zn oxide having a CAAC structure includes a layer containing indium and oxygen (hereinafter referred to as an InO layer), and a layer including elements M, zinc, and oxygen (hereinafter referred to as an InO layer). , (M, Zn) O layer) and a layered crystal structure (also referred to as a layered crystal or a layered structure).
  • the (M, Zn) O layer is a layer having an element M, zinc, and oxygen that is located between the InO layer and the InO layer adjacent to the InO layer in the c-axis direction. Refers to that.
  • indium and the elements M and zinc can be substituted for each other, a part of indium may be contained in the (M, Zn) O layer. Further, a part of the element M or a part of zinc may be contained in the InO layer.
  • the stack The formed structure may be called a crystal lattice.
  • the first layer is an (M, Zn) O layer and the second layer is an InO layer.
  • the crystal lattice may not be formed of two layers, and may be formed of three or more layers.
  • the distance between the first layer and the second layer is preferably close to the distance between atoms constituting the crystal lattice.
  • the distance between the first layer and the second layer is preferably 1 nm or less, more preferably 0.7 nm or less, and further preferably 0.5 nm or less. By doing so, the crystal lattice formed by the first layer and the second layer is structurally stable.
  • the c-axis of the crystal included in the CAAC-OS is aligned in a direction normal to the formation surface of the oxide 230 or the film surface. Therefore, in the cross-sectional view of the transistor 10, the c-axis direction of the crystal included in the CAAC-OS is the vertical direction on the paper surface.
  • the ab plane of the crystal included in the CAAC-OS is substantially parallel to the formation surface or the film surface of the oxide 230. That is, each of the InO layer and the (M, Zn) O layer is disposed substantially parallel to the surface on which the oxide 230 is formed. Therefore, the ab plane of the crystal included in the CAAC-OS is parallel to the left-right direction and the normal direction of the page.
  • FIG. 1D an enlarged view of the region 52 at the lower end of the conduction band of the oxide 230 in the model of the band diagram shown in FIG. 1B is shown in FIG. In FIG. 1D, the k space is ignored. Note that the region 52 corresponds to the region 51 in the real space.
  • the InO layer and the (M, Zn) O layer differ in the proportion of constituent elements contained in each layer. Therefore, the band gap is different between the InO layer and the (M, Zn) O layer.
  • the InO layer and the (M, Zn) O layer have different electron affinity.
  • the difference between the energy of the vacuum level and the energy Ec at the bottom of the conduction band is different between the InO layer and the (M, Zn) O layer.
  • Gallium oxide is known to have a larger band gap than indium oxide. Therefore, when the element M is Ga, the band gap of the (M, Zn) O layer is estimated to be larger than the band gap of the InO layer. In addition, the electron affinity of the (M, Zn) O layer is estimated to be smaller than the electron affinity of the InO layer. In other words, in the InO layer, the difference between the energy at the vacuum level and the energy at the bottom of the conduction band is greater than the difference between the energy at the vacuum level and the energy at the bottom of the conduction band in the (M, Zn) O layer. Presumed.
  • the lower end of the conduction band of the InO layer is located lower than the lower end of the conduction band of the (M, Zn) O layer.
  • the (M, Zn) O layer may be expressed as having a wide gap.
  • the InO layer may be expressed as having a narrow gap.
  • the lower end of the conduction band of the InO layer and the lower end of the conduction band of the (M, Zn) O layer are the same as the InO layer. It is presumed that it continuously changes at the boundary with the (M, Zn) O layer. Therefore, as shown in FIG. 1D, the lower end of the conduction band of the oxide 230 is a level where the lower end of the conduction band of the InO layer and the lower end of the conduction band of the (M, Zn) O layer appear repeatedly. Guessed. Therefore, in the band diagram shown in FIG.
  • the vicinity of the lower end of the conduction band of the (M, Zn) O layer is a convex portion, and the vicinity of the lower end of the conductive band of the InO layer is a concave portion.
  • the InO layer and the (M, Zn) O layer are formed in the ab plane direction, the lower end of the conduction band in the ab plane direction is constant. Therefore, carriers are easily transmitted along the ab plane direction of the InO layer having the lower conduction band lower end.
  • the carriers injected from the source are concentrated in the InO layer having the narrow gap sandwiched between the (M, Zn) O layers having the wide gap.
  • the carrier transmission direction that is, the direction from the source to the drain, is the ab plane direction of the InO layer (the left-right direction of the page and the normal to the page).
  • the main carrier transmission path is the InO layer. That is, when a carrier is excited in a crystalline metal oxide, the carrier is transmitted through the InO layer.
  • carriers flow from the source to the drain through the channel formation region.
  • carriers easily flow in the ab plane direction. Therefore, it is preferable to align the ab plane of the crystal of the In-M-Zn oxide with the carrier flow direction.
  • the layered structure preferably extends to the region 231 included in the oxide 230. By doing so, carrier transmission between the region 231a and the region 231b through the channel formation region can be facilitated.
  • CAAC-OS is a highly crystalline metal oxide.
  • the lower end of the conduction band having a low trap state density due to the crystal grain boundary extends in the ab plane direction (this specification) Etc., it is also said that it has become a large level.) Therefore, it can be said that the decrease in electron mobility hardly occurs.
  • the CAAC-OS can be said to be a metal oxide with few impurities and defects (such as oxygen vacancies). Therefore, the physical properties of the metal oxide including a CAAC-OS are stable. Therefore, a metal oxide including a CAAC-OS is resistant to heat and has high reliability.
  • FIG. 2A illustrates a crystal structure of an In-M-Zn oxide having a CAAC structure.
  • W_ (M, Zn) O indicates the thickness of the (M, Zn) O layer in the c-axis direction.
  • W_ (M, Zn) O can also be referred to as the width of the convex portion at the lower end of the conduction band of the (M, Zn) O layer in the band diagram shown in FIG.
  • W_InO indicates the thickness of the InO layer in the c-axis direction.
  • W_InO can also be referred to as the width of the recess at the lower end of the conduction band of the InO layer in the band diagram shown in FIG.
  • Wa_ (M, Zn) O shown in FIG. 2B is (M, Zn) O in the case where the temperature T is substantially the same as a reference temperature (for example, room temperature (RT)).
  • Wa_InO shown in FIG. 2B indicates the thickness of the InO layer in the case where the temperature T is substantially the same as a reference temperature (for example, room temperature (RT)). The thickness in the c-axis direction is shown.
  • Wb_ (M, Zn) O shown in FIG. 2C is (M, Zn) when the temperature T is higher than a reference temperature (for example, room temperature (RT)). The thickness of the O layer in the c-axis direction is shown, and Wb_InO shown in FIG.
  • FIG. 2C is the InO in the case where the temperature T is higher than a reference temperature (for example, room temperature (RT)).
  • a reference temperature for example, room temperature (RT)
  • RT room temperature
  • FIG. 2B and FIG. 2C the wavy line on the right side of the figure shows how the carrier transmits through the InO layer.
  • the lattice vibration of atoms due to heat becomes smaller as the mass number of atoms increases.
  • the metal oxide is an In—Ga—Zn oxide
  • the atomic mass number is largest for In, then largest for Ga and Zn, and smallest for O. Therefore, Ga and Zn have larger lattice vibration due to heat than In.
  • the vibration of atoms constituting the (Ga, Zn) O layer is increased as compared with the InO layer.
  • the atomic bond between the InO layer and the (Ga, Zn) O layer is weaker than the atomic bond in the (Ga, Zn) O layer, the lattice vibration of Ga and Zn in the c-axis direction.
  • Wb_ (Ga, Zn) is larger than Wa_ (Ga, Zn) O (see FIG. 2C).
  • Wa_ (Ga, Zn) O the lattice constant in the c-axis direction of the layered crystal does not change with temperature
  • the Wb_ (Ga, Zn) O layer becomes larger and Wb_InO becomes relatively smaller (see FIG. 2C). ). That is, the higher the temperature, the smaller the thickness of the InO layer in the c-axis direction.
  • FIGS. 3A to 3C are diagrams schematically showing a band diagram in the crystal structure shown in FIG. 2A and a state in which carriers transmit the InO layer.
  • the depth side of the paper corresponds to the source
  • the front side of the paper corresponds to the drain
  • the horizontal direction of the paper is the c-axis direction of the CAAC-OS.
  • the wavy curved surface in the figure shows the lower end of the conduction band of the CAAC-OS.
  • black circles indicate carriers (for example, electrons)
  • dotted lines indicate schematic trajectories of the carriers.
  • FIG. 3A shows a model having a temperature Ta that is substantially the same as a reference temperature (for example, room temperature (RT)), and Wa_ (M, Zn) O is the conduction of the (M, Zn) O layer.
  • the width of the convex portion at the lower end of the band, and Wa_InO is the width of the concave portion at the lower end of the conduction band of the InO layer.
  • 3B shows a model of a temperature Tb higher than a reference temperature (for example, room temperature (RT)), and Wb_ (M, Zn) O is the (M, Zn) O layer.
  • Wb_InO is the width of the concave portion at the lower end of the conductive band of the InO layer.
  • FIG. 3C shows a model of a temperature Tc higher than the temperature Tb.
  • Wc_ (M, Zn) O is the width of the convex portion at the lower end of the conduction band of the (M, Zn) O layer
  • Wc_InO is This is the width of the recess at the lower end of the conduction band of the InO layer.
  • the main transmission path of the carrier is the InO layer.
  • the thickness of the InO layer on the band diagram in the c-axis direction decreases, so that carriers are transmitted more planarly on the ab plane of the InO layer.
  • the carrier is more linearly transmitted from the source to the drain, so that the mobility of the metal oxide is increased. Therefore, by using a metal oxide for the channel formation region of the transistor, the frequency characteristics are improved as the temperature is increased.
  • carrier scattering so-called phonon scattering
  • the drain electric field is increased and the carrier drift speed is increased. Improvement in drift velocity due to the shortening of the channel is suppressed by phonon scattering.
  • phonon scattering is unlikely to occur, and thus it is difficult to suppress an improvement in drift speed due to a shortened channel.
  • a crystalline metal oxide does not easily cause a short channel effect. Accordingly, miniaturization of a transistor in which a crystalline metal oxide is used for a channel formation region can be achieved.
  • the channel length and the channel width of the transistor can be a region of 100 nm or less.
  • MALT multi-atomic layer conduction
  • Layers Transport transmission of carriers along the ab plane of a second layer having a narrow gap sandwiched between first layers having a wide gap.
  • MALT multi-atomic layer conduction
  • Layers Transport transmission of carriers along the ab plane of a second layer having a narrow gap sandwiched between first layers having a wide gap.
  • the material from which MALT occurs is not limited to a semiconductor material in which a second layer having a narrow gap is sandwiched between first layers having a wide gap. Even if the first layer and the second layer are composed of the same element, the carrier may selectively or preferentially transmit one of the first layer and the second layer. .
  • As a material for generating MALT for example, graphite having a laminated structure of graphene can be given.
  • FIG. 4 is a perspective view of the transistor 10a according to one embodiment of the present invention. In the perspective view of FIG. 4, some elements are omitted for the sake of clarity.
  • FIGS. 5A and 5B are cross-sectional views of the transistor 10a according to one embodiment of the present invention.
  • FIG. 5A is a cross-sectional view of the transistor 10a in the direction indicated by A1-A2 in FIG. 4, and is also a cross-sectional view of the transistor 10a in the channel length direction.
  • FIG. 5B is a cross-sectional view of the transistor 10a in the direction indicated by A3-A4 in FIG. 4, and is also a cross-sectional view of the transistor 10a in the channel width direction.
  • the transistor 10a includes an insulator 224 disposed over a substrate (not shown), an oxide 230b disposed over the insulator 224, and an oxide 230b. And an insulator 250 disposed on the oxide 230c, and a conductor 260 disposed on the insulator 250.
  • the oxide 230c is provided so as to cover the upper surface and side surfaces of the oxide 230b.
  • the insulator 250 is provided so as to cover the upper surface and the side surface of the oxide 230b with the oxide 230c interposed therebetween.
  • the conductor 260 is provided so as to cover the upper surface and the side surface of the oxide 230b with the oxide 230c and the insulator 250 interposed therebetween.
  • the insulator 250 functions as a gate insulating film. Further, the conductor 260 functions as a gate electrode.
  • the oxide 230b includes a region 234 that functions as a channel formation region of the transistor 10a and a region 231 (a region 231a and a region 231b) that functions as a source region or a drain region. Further, the channel formation region may be formed in the oxide 230c.
  • each of the first layer and the second layer included in the oxide 230b is approximately the surface over which the oxide 230b is formed (the upper surface of the insulator 224). It differs from the transistor 10 in that it is arranged vertically. It can also be said that the arrangement direction of the first layer and the second layer included in the oxide 230b of the transistor 10a is different from that of the transistor 10 in that it is parallel to the formation surface of the oxide 230b. However, also in the transistor 10 a, the first layer and the second layer included in the oxide 230 b are arranged substantially parallel to the channel length direction of the transistor 10. Note that the oxide 230b of the transistor 10a is the same as the oxide of the transistor 10 except that each of the first layer and the second layer is disposed substantially perpendicular to the formation surface of the oxide 230b. 230 has the same configuration.
  • FIG. 5C An oxide 230b illustrated in FIG. 5C is an In-M-Zn oxide having a CAAC structure.
  • the c-axis of the crystal included in the CAAC-OS is in a direction substantially parallel to the formation surface or film surface of the oxide 230b.
  • the c-axis direction of the crystal included in the CAAC-OS is the horizontal direction on the paper.
  • the ab plane of the crystal included in the CAAC-OS is substantially parallel to the normal direction to the formation surface or film surface of the oxide 230b. That is, the InO layer and the (M, Zn) O layer are each arranged substantially perpendicular to the surface on which the InO layer is formed. Therefore, in FIG. 5B, the ab plane of the crystal included in the CAAC-OS is parallel to the vertical direction of the paper surface and the normal direction of the paper surface.
  • a structure body may be formed over the insulator 224, the oxide 230b may be formed using the side surface of the structure body as a formation surface, and the structure body may be removed.
  • the side surface of the structure body is preferably substantially perpendicular to the upper surface of the insulator 224.
  • the bottom surface of the conductor 260 in a region that does not overlap with the oxide 230b is preferably lower than the bottom surface of the oxide 230b when the bottom surface of the insulator 224 is used as a reference.
  • the bottom surface of the first region that does not overlap with the oxide 230b also referred to as the bottom surface on the A3 side
  • the conductor 260 face each other with the oxide 230b interposed therebetween. It is preferable that the position of the bottom surface of the second region (also referred to as the bottom surface on the A4 side) positioned lower than the bottom surface of the oxide 230b.
  • the difference between the height of the bottom surface of the conductor 260 and the height of the bottom surface of the oxide 230b in a region where the oxide 230b and the conductor 260 do not overlap is 0 nm or more and 100 nm or less, preferably 3 nm or more. 50 nm or less, more preferably 5 nm or more and 20 nm or less.
  • the conductor 260 functioning as a gate electrode covers the side surface and the upper surface of the oxide 230b in the channel formation region with the oxide 230c and the insulator 250 interposed therebetween.
  • the electric field of the body 260 is easily applied to the entire region 234 of the oxide 230b.
  • the electric field of the conductor 260 can also act on the bottom surface of the oxide 230b.
  • a gate electric field can be applied to the region 234 of the oxide 230b from almost the entire periphery. Accordingly, since a channel can be formed in the entire region 234 of the oxide 230b, the on-state current of the transistor 10a can be increased and the frequency characteristics can be improved. In addition, by forming a channel in the entire region 234 of the oxide 230b in this manner, the off-state current of the transistor 10a can be reduced.
  • the oxide 230b is preferably in the form of an elongated wire having a film thickness and a length in the channel width direction of about several nanometers to several tens of nanometers.
  • Such an oxide 230b can be referred to as a nanowire.
  • an elongated wire-like structure including the oxide 230b, the oxide 230c, the insulator 250, and the conductor 260 can be formed. it can.
  • the transistor 10a can also be called a nanowire transistor because the electric field of the conductor 260 can be applied to the entire region 234 of the oxide 230b as described above.
  • the metal oxide layer is rotated 90 degrees about the channel length direction as compared with the oxide 230 of the transistor 10.
  • the transistor 10a by forming the transistor 10a into a nanowire shape, that is, by applying an electric field of the conductor 260 to the entire region 234 of the oxide 230b, the metal oxide layer is provided at any angle with respect to the conductor 260.
  • the transistor 10a and the transistor 10 can be regarded as having the same characteristics.
  • a metal oxide having a larger band gap than the oxide 230b may be used for the oxide 230c.
  • a metal oxide having a small electron affinity may be used.
  • a metal oxide having a small difference between the energy at the vacuum level and the energy at the lower end of the conduction band may be used. By doing so, the probability that carriers can move to the gate electrode and the gate insulating film can be reduced.
  • the oxide 230c has a function of suppressing the diffusion of oxygen, it is possible to suppress the diffusion of the oxygen of the oxide 230b into the gate insulating film or the gate electrode.
  • the oxide 230c has a function of suppressing diffusion of impurities, diffusion of impurities from the structure formed above the oxide 230c to the oxide 230b can be suppressed.
  • the oxide 230c is illustrated as a single layer, but the oxide 230c may have a stacked structure.
  • FIG. 6 shows a transistor 10b as a modification of the transistor 10a.
  • 6A and 6B are cross-sectional views of the transistor 10b according to one embodiment of the present invention.
  • FIG. 6A is a cross-sectional view of the transistor 10b in the channel length direction.
  • FIG. 6B is a cross-sectional view of the transistor 10b in the channel width direction.
  • transistor 10b the same reference numerals are given to structures having the same functions as the structures of the transistors 10 and 10a. Note that in this item, the material described in detail for the transistor 10 and the transistor 10a can be used as a constituent material of the transistor 10b.
  • the transistor 10b is different from the transistor 10a in that the transistor 10b includes a conductor 205 which overlaps at least part of a region where the oxide 230b and the conductor 260 overlap with each other under the insulator 224. Note that in the transistor 10b, the oxide 230c which is provided in the transistor 10a is not provided.
  • the conductor 260 may function as a first gate (also referred to as a top gate) electrode.
  • the conductor 205 may function as a second gate (also referred to as a back gate) electrode.
  • the threshold voltage (Vth) of the transistor 10b can be controlled by changing the potential applied to the conductor 205 independently of the potential applied to the conductor 260 without being linked.
  • the Vth of the transistor 10b can be further increased and the off-state current can be reduced. Therefore, when a negative potential is applied to the conductor 205, the drain current when the potential applied to the conductor 260 is 0 V can be made smaller than when a negative potential is not applied.
  • the conductor 205 is preferably provided larger than the channel formation region in the oxide 230b.
  • the conductor 205 is preferably extended also in a region outside the end portion intersecting with the channel width direction of the oxide 230b. That is, it is preferable that the conductor 205 and the conductor 260 overlap with the insulator 224 outside the side surface in the channel width direction of the oxide 230.
  • the oxide 230b can be formed by an electric field of the conductor 260 functioning as the first gate electrode and an electric field of the conductor 205 functioning as the second gate electrode.
  • the channel forming region can be electrically surrounded.
  • the electric field applied to the bottom surface of the oxide 230b can be further increased by the electric field of the conductor 205.
  • a gate electric field can be applied to the region 234 of the oxide 230b from almost the entire periphery. Accordingly, since a channel can be formed in the entire region 234 of the oxide 230b, the on-state current of the transistor 10b can be increased and the frequency characteristics can be improved. In addition, by forming a channel in the entire region 234 of the oxide 230b in this manner, the off-state current of the transistor 10b can be reduced.
  • the transistor 10b can be called a nanowire or a nanowire transistor because the electric field of the conductor 260 and the conductor 205 can be applied to the entire region 234 of the oxide 230b as in the transistor 10a.
  • the structure of a transistor that electrically surrounds a channel formation region by the electric fields of the first gate electrode and the second gate electrode can be referred to as a surrounded channel (S-channel) structure.
  • FIG. 7 is a perspective view of the transistor 10c according to one embodiment of the present invention. In the perspective view of FIG. 7, some elements are omitted for the sake of clarity.
  • 8A and 8B are cross-sectional views of the transistor 10c according to one embodiment of the present invention.
  • FIG. 8A is a cross-sectional view of the transistor 10c in the direction indicated by A1-A2 in FIG. 7, and is also a cross-sectional view of the transistor 10c in the channel length direction.
  • FIG. 8B is a cross-sectional view of the transistor 10c in the direction indicated by A3-A4 in FIG. 7, and is also a cross-sectional view of the transistor 10c in the channel width direction.
  • transistor 10c structures having the same functions as those of the transistors 10, 10a, and 10b are denoted by the same reference numerals. Note that in this item, the material described in detail for the transistor 10, the transistor 10a, and the transistor 10b can be used as a constituent material of the transistor 10c.
  • the transistor 10c is different from the transistor 10a in that an oxide 230a is provided between the insulator 224 and the oxide 230b. That is, the oxide 230 includes the oxide 230a over the insulator 224, the oxide 230b over the oxide 230a, and the oxide 230c over the oxide 230b.
  • the oxide 230a is preferably an oxide similar to the oxide 230c.
  • a metal oxide having a larger band gap than the oxide 230b may be used for the oxide 230a.
  • a metal oxide having a small electron affinity may be used.
  • a metal oxide having a small difference between the energy at the vacuum level and the energy at the lower end of the conduction band may be used. In this manner, the probability that carriers can move to the insulator 224 can be reduced.
  • the oxide 230a preferably has an upper surface in contact with the oxide 230b and a side surface in contact with the oxide 230c as illustrated in FIG. 8B.
  • the oxide 230b can be covered with the oxide 230a and the oxide 230c.
  • the oxide 230 b can be isolated from the insulator 224 and the insulator 250 in the region 234. Accordingly, in the oxide 230b, the probability that carriers can move to the outside can be reduced, and the diffusion of oxygen to the outside and the diffusion of impurities from the outside can be suppressed.
  • FIG. 9 is a perspective view of a transistor 10d according to one embodiment of the present invention.
  • 10A and 10B are cross-sectional views of the transistor 10d according to one embodiment of the present invention.
  • FIG. 10A is a cross-sectional view of the transistor 10d in the direction indicated by A1-A2 in FIG. 9, and is also a cross-sectional view of the transistor 10d in the channel length direction.
  • FIG. 10B is a cross-sectional view of the transistor 10d in the direction indicated by A3-A4 in FIG. 9, and is also a cross-sectional view of the transistor 10d in the channel width direction.
  • the same reference numerals are given to structures having the same functions as the structures of the transistor 10, the transistor 10a, the transistor 10b, and the transistor 10c. Note that in this item, the material described in detail for the transistor 10, the transistor 10a, the transistor 10b, and the transistor 10c can be used as a constituent material of the transistor 10d.
  • the transistor 10d includes an insulator 224 disposed over a substrate (not shown), an oxide 230b disposed over the insulator 224, and an oxide 230b. And an insulator 250 disposed on the oxide 230c, and a conductor 260 disposed on the insulator 250.
  • the oxide 230c is provided so as to cover the top surface and the side surface of the oxide 230b in the channel width direction of the transistor 10d.
  • the insulator 250 is provided so as to cover the upper surface and the side surface of the oxide 230b with the oxide 230c interposed therebetween.
  • the conductor 260 is provided so as to cover the upper surface and the side surface of the oxide 230b with the oxide 230c and the insulator 250 interposed therebetween.
  • the insulator 250 functions as a gate insulating film. Further, the conductor 260 functions as a gate electrode.
  • the oxide 230b includes a region 234 functioning as a channel formation region of the transistor 10d and a region 231 (region 231a and region 231b) functioning as a source region or a drain region. Further, the channel formation region may be formed in the oxide 230c.
  • the bottom surface of the conductor 260 in a region that does not overlap with the oxide 230b is preferably lower than the bottom surface of the oxide 230b when the bottom surface of the insulator 224 is used as a reference.
  • the conductor 260 functioning as a gate electrode covers the side surface and the upper surface of the oxide 230b in the channel formation region with the oxide 230c and the insulator 250 interposed therebetween, whereby the electric field of the conductor 260 is applied to the region of the oxide 230b. It becomes easy to make it act on 234 whole. Thus, the on-state current of the transistor 10d can be increased and the frequency characteristics can be improved.
  • the difference between the height of the bottom surface of the conductor 260 and the height of the bottom surface of the oxide 230b in a region where the oxide 230b and the conductor 260 do not overlap each other is 0 nm to 100 nm, preferably 3 nm to 50 nm. More preferably, it is 5 nm or more and 20 nm or less.
  • At least one of the oxide 230b and the oxide 230c is preferably a crystalline metal oxide. Specifically, at least one of the oxide 230b and the oxide 230c is preferably a single crystal oxide semiconductor or a CAAC-OS.
  • the oxide 230b is illustrated as a single layer, a stacked structure may be employed.
  • the oxide 230b has a two-layer structure, the lower layer of the oxide 230b is in contact with the insulator 224, and the upper layer of the oxide 230b is in contact with the oxide 230c.
  • diffusion of impurities from the structure formed below the lower layer of the oxide 230b to the oxide 230b can be suppressed.
  • FIG. 10B An enlarged view of the region 54 of the oxide 230b shown in FIG. 10B is shown in FIG. A region 55 of the oxide 230c illustrated in FIG. 10B is illustrated in FIG. Note that the oxide 230b and the oxide 230c are In-M-Zn oxides having a CAAC structure.
  • the c-axis of the crystal included in the oxide 230b is aligned in a direction normal to the formation surface of the oxide 230b or the film surface, and the ab plane is The surface of the oxide 230b is substantially parallel to the surface or film surface. Therefore, in the region 54 of the oxide 230b illustrated in FIG. 10D, the c-axis direction of the crystal included in the oxide 230b is the vertical direction of the drawing. In addition, the ab plane of the crystal included in the oxide 230b is parallel to the horizontal direction of the paper surface and the normal direction of the paper surface.
  • the c-axis of the crystal included in the CAAC-OS is oriented in a direction substantially perpendicular to the CAAC-OS formation surface, and the ab plane is substantially parallel to the CAAC-OS formation surface. Accordingly, in the case where a crystalline metal oxide is used for the oxide 230c, the orientation of the c-axis of the crystal included in the oxide 230c in the region 55 of the oxide 230c illustrated in FIG. The horizontal direction of the paper. In addition, the ab plane of the crystal included in the oxide 230c is parallel to the vertical direction of the page and the normal direction of the page.
  • the c-axis direction of the crystal included in the oxide 230b is different from the c-axis direction of the crystal included in the oxide 230c on the dashed-dotted line illustrated in X5-X6 in FIG.
  • Carrier transmission model 2 Here, carrier transmission in a transistor in which the oxide 230b and the oxide 230c are stacked is described using the carrier transmission model described above.
  • FIG. 10C illustrates a band diagram model on the alternate long and short dash line indicated by X5-X6 in the transistor 10d illustrated in FIGS. 10A and 10B. Note that FIG. 10C illustrates a state in which a positive potential is applied to the gate electrode. FIG. 10C illustrates an example in which the oxides 230b and 230c are metal oxides having the same energy at the bottom of the conduction band.
  • the ab plane of the crystal included in the oxide 230b is substantially parallel to the substrate surface inside the oxide 230b. Therefore, the energy at the lower end of the conduction band of the oxide 230b on the alternate long and short dash line indicated by X5-X6 is constant. In addition, an electric field is generated in the ab plane direction of the crystal included in the oxide 230b inside the oxide 230b. In addition, the electric field applied to the surface of the oxide 230b is smaller in the oxide 230b. Therefore, the bending of the lower end of the conduction band inside the oxide 230b is small.
  • the oxide 230c an electric field is generated in the c-axis direction of the crystal of the oxide 230c.
  • the electric field generated by the oxide 230c is larger than the electric field applied to the inside of the oxide 230b. Therefore, the bending of the band in the oxide 230c is large (see the dotted line in FIG. 10C).
  • the ab plane of the crystal included in the oxide 230c is substantially perpendicular to the substrate plane. Therefore, as shown in FIG.
  • the lower end of the conduction band of the oxide 230c is the lower end of the conduction band derived from the InO layer and the conduction band derived from the (M, Zn) O layer on the alternate long and short dash line indicated by X5-X6. The lower end appears alternately.
  • the carriers injected from the source are concentrated on the InO layer of the oxide 230c having the lower conduction band lower end. Further, the carriers are transmitted between the source and the drain, that is, transmitted in the ab plane direction.
  • the main carrier transmission path is the InO layer of the oxide 230b or the InO layer of the oxide 230c on the dashed-dotted line indicated by X5-X6.
  • the carriers are too concentrated, repulsion due to Coulomb force occurs between carriers, and carrier transmission is suppressed.
  • the metal oxide having a layered crystal as shown in FIG. 10C, since there are a plurality of InO layers which are main carrier transmission paths, they are dispersed in an InO layer where a plurality of carriers exist. Therefore, the concentration of carriers is alleviated, and repulsion due to Coulomb force hardly occurs between carriers, and carrier transmission is not suppressed.
  • a metal oxide having a larger band gap than the oxide 230b may be used for the oxide 230c.
  • a metal oxide having a small electron affinity may be used.
  • a metal oxide having a small difference between the energy at the vacuum level and the energy at the lower end of the conduction band may be used. By doing so, the probability that carriers can move to the gate electrode and the gate insulating film can be reduced.
  • the oxide 230c is illustrated as a single layer, but may have a stacked structure.
  • the lower layer of the oxide 230c is in contact with the oxide 230b and the upper layer of the oxide 230c is in contact with the insulator 250.
  • a metal oxide having the same composition as that of the oxide 230b is used for a lower layer of the oxide 230c, and a metal oxide having a band gap larger than that of the oxide 230b is preferably used for an upper layer of the oxide 230c.
  • the upper layer of the oxide 230c has a function of suppressing oxygen diffusion
  • oxygen in the lower layer of the oxide 230b and the oxide 230c can suppress diffusion into the gate insulating film or the gate electrode.
  • impurities from the structure formed above the upper layer of the oxide 230c to the lower layer of the oxide 230c and the oxide 230b Diffusion can be suppressed.
  • a semiconductor device including a transistor with high on-state current can be provided.
  • a semiconductor device including a transistor having high frequency characteristics can be provided.
  • a semiconductor device including a transistor with low off-state current can be provided.
  • 11A to 11C are a top view and a cross-sectional view of the transistor 200 and the periphery of the transistor 200 according to one embodiment of the present invention.
  • FIG. 11A is a top view of a semiconductor device including a transistor 200.
  • FIG. 11B and 11C are cross-sectional views of the semiconductor device.
  • FIG. 11B is a cross-sectional view taken along dashed-dotted line A1-A2 in FIG. 11A and also a cross-sectional view in the channel length direction of the transistor 200.
  • FIG. 11C is a cross-sectional view taken along dashed-dotted line A3-A4 in FIG. 11A and is a cross-sectional view in the channel width direction of the transistor 200. Note that in the top view of FIG. 11A, some elements are omitted for clarity.
  • the semiconductor device of one embodiment of the present invention includes the transistor 200, the insulator 214 functioning as an interlayer film, the insulator 280, the insulator 274, and the insulator 281.
  • a conductor 240 (a conductor 240a and a conductor 240b) which is electrically connected to the transistor 200 and functions as a plug is provided.
  • an insulator 241 (the insulator 241a and the insulator 241b) is provided in contact with a side surface of the conductor 240 functioning as a plug.
  • an insulator 241 is provided in contact with the sidewalls of the openings of the insulator 254, the insulator 280, the insulator 274, and the insulator 281 and a first conductor of the conductor 240 is provided in contact with the side surface thereof. Further, a second conductor of the conductor 240 is provided inside.
  • the height of the upper surface of the conductor 240 and the height of the upper surface of the insulator 281 can be approximately the same.
  • the conductor 240 may be provided as a single layer or a stacked structure of three or more layers. When a structure has a laminated structure, an ordinal number may be given in the order of formation to be distinguished.
  • the transistor 200 includes an insulator 216 disposed over a substrate (not shown), a conductor 205 disposed to be embedded in the insulator 216, and the insulator 216. And an insulator 222 disposed on the conductor 205, an insulator 224 disposed on the insulator 222, and an oxide 230 (oxide 230a, oxide 230b, And oxide 230c), insulator 250 disposed on oxide 230, conductor 260 (conductor 260a and conductor 260b) disposed on insulator 250, and top surface of oxide 230b.
  • Conductor 242a and conductor 242b in contact with part, part of the top surface of insulator 222, side surface of insulator 224, side surface of oxide 230a, side surface of oxide 230b, side of conductor 242a Has an upper surface of the conductor 242a, the side surface of the conductor 242b, and an insulator 254 which is arranged in contact with the upper surface of the conductor 242b, a.
  • the conductor 260 functions as a gate electrode of the transistor, and the conductor 242a and the conductor 242b function as a source electrode or a drain electrode, respectively.
  • a conductor 260 functioning as a gate electrode is formed in a self-aligning manner so as to fill an opening formed in the insulator 280 or the like. By forming the conductor 260 in this manner, the conductor 260 can be reliably arranged in the region between the conductors 242a and 242b without being aligned.
  • the conductor 260 has the conductor 260a and the conductor 260b arrange
  • the conductor 260a is preferably arranged so as to wrap around the bottom and side surfaces of the conductor 260b.
  • the upper surface of the conductor 260 substantially matches the upper surface of the insulator 250 and the upper surface of the oxide 230c.
  • the conductor 260 is illustrated as a two-layer structure in the transistor 200, the present invention is not limited to this.
  • the conductor 260 may have a single layer structure or a stacked structure of three or more layers.
  • the insulator 222, the insulator 254, and the insulator 274 preferably have a function of suppressing diffusion of hydrogen (for example, at least one of a hydrogen atom and a hydrogen molecule).
  • the insulator 222, the insulator 254, and the insulator 274 preferably have a function of suppressing diffusion of oxygen (for example, at least one of oxygen atoms and oxygen molecules).
  • the insulator 222, the insulator 254, and the insulator 274 preferably each have lower permeability of one or both of hydrogen and oxygen than the insulator 224.
  • the insulator 222, the insulator 254, and the insulator 274 preferably each have lower permeability of one or both of hydrogen and oxygen than the insulator 250.
  • the insulator 222, the insulator 254, and the insulator 274 preferably each have lower permeability to one or both of hydrogen and oxygen than the insulator 280.
  • the oxide 230 includes an oxide 230a disposed over the insulator 224, an oxide 230b disposed over the oxide 230a, and an oxide 230b, and at least a portion of the oxide 230b. And an oxide 230c in contact with the upper surface. As illustrated in FIG. 11C, the oxide 230c is preferably provided so as to cover the top surface and the side surface of the oxide 230b in the channel width direction of the transistor 200.
  • the oxide 230, the insulator 250, the conductor 260, the insulator 224, and the conductor 205 correspond to the structures of the transistor 10 or the transistors 10a to 10d described in the above embodiment.
  • a structure in which a layer where a channel is formed (hereinafter also referred to as a channel formation region) and three layers of an oxide 230a, an oxide 230b, and an oxide 230c are stacked is shown.
  • the present invention is not limited to this.
  • a structure in which a single layer of the oxide 230b, a two-layer structure of the oxide 230a and the oxide 230b, a two-layer structure of the oxide 230b and the oxide 230c, or a stacked structure of four or more layers may be employed.
  • each of the oxide 230a, the oxide 230b, and the oxide 230c may have a stacked structure of two or more layers.
  • the oxide 230c has a stacked structure including a first oxide and a second oxide over the first oxide
  • the first oxide has a composition similar to that of the oxide 230b.
  • the second oxide may have a composition similar to that of the oxide 230a.
  • a metal oxide that functions as a semiconductor (hereinafter also referred to as an oxide semiconductor) is used for the oxide 230 (the oxide 230a, the oxide 230b, and the oxide 230c) including the channel formation region. Is preferred.
  • the transistor 200 using an oxide semiconductor in a channel formation region has extremely small leakage current (off-state current) in a non-conduction state, a semiconductor device with low power consumption can be provided.
  • An oxide semiconductor can be formed by a sputtering method or the like, and thus can be used for the transistor 200 included in a highly integrated semiconductor device.
  • the oxide 230 includes an In-M-Zn oxide (the element M is aluminum, gallium, yttrium, tin, copper, vanadium, beryllium, boron, titanium, iron, nickel, germanium, zirconium, molybdenum, lanthanum, cerium)
  • a metal oxide such as one or more selected from neodymium, hafnium, tantalum, tungsten, magnesium, and the like may be used.
  • the element M may be aluminum, gallium, yttrium, or tin.
  • an In—Ga oxide, an In—Zn oxide, or a Ga—Zn oxide may be used as the oxide 230.
  • the oxide 230 corresponds to the oxide 230 described in the above embodiment. Therefore, a crystalline metal oxide is preferably used for the oxide 230 including a channel formation region of the transistor 200.
  • the crystal of the metal oxide preferably has a crystal structure in which the first layer and the second layer are included, and the first layer and the second layer are alternately stacked. .
  • the first layer preferably has a wider band gap than the second layer.
  • a crystalline metal oxide for example, a single crystal oxide semiconductor or a CAAC-OS can be given.
  • a crystalline metal oxide can improve carrier transmission. Accordingly, the mobility of the metal oxide is increased, the on-state current of the transistor including the metal oxide is increased, and the electrical characteristics of the transistor can be improved.
  • FIG. 11C is a cross-sectional view of the transistor 200 in the channel width direction, similarly to FIG. 10B. Therefore, the region corresponding to the region 54 of the oxide 230b illustrated in FIG. 10B has the crystal structure illustrated in FIG. 10D and corresponds to the region 55 of the oxide 230c illustrated in FIG. The region has a crystal structure illustrated in FIG. Therefore, since the transistor 200 satisfies the model of the schematic band diagram illustrated in FIG. 10C, it is possible to prevent suppression of carrier transmission.
  • a physical distance between the region located in the vicinity of the interface between the oxide 230c and the insulator 274 and the channel formation region of the oxide 230 be separated.
  • the trap state density may be high. Therefore, the physical distance between the region located in the vicinity of the interface between the oxide 230c and the insulator 274 and the channel formation region of the oxide 230 is increased, so that variation in electrical characteristics of the transistor 200 is suppressed and reliability is improved. Can be improved.
  • a transistor including an oxide semiconductor if an impurity and an oxygen vacancy exist in a channel formation region in the oxide semiconductor, electric characteristics are likely to fluctuate and reliability may be deteriorated.
  • the channel formation region in the oxide semiconductor contains oxygen vacancies, the transistor tends to be normally on. Therefore, oxygen vacancies in the channel formation region are preferably reduced as much as possible.
  • oxygen may be supplied to the oxide 230 through the oxide 230c, the insulator 250, or the like to fill oxygen vacancies. Accordingly, it is possible to provide a transistor that suppresses fluctuations in electrical characteristics, has stable electrical characteristics, and has improved reliability.
  • an element included in the conductor 242 (the conductor 242a and the conductor 242b) that is provided in contact with the oxide 230 and functions as a source electrode or a drain electrode has a function of absorbing oxygen in the oxide 230.
  • a low resistance region is partially formed between the oxide 230 and the conductor 242 or in the vicinity of the surface of the oxide 230.
  • impurities hydrogen, nitrogen, metal elements, etc.
  • the carrier density may increase.
  • FIG. 12A is an enlarged view of a part of the region of the transistor 200 illustrated in FIG.
  • a conductor 242 is provided so as to be in contact with the oxide 230, and a region 243 (as a low resistance region is provided near and in the vicinity of the interface of the oxide 230 with the conductor 242.
  • a region 243a and a region 243b) may be formed.
  • the oxide 230 includes a region 234 that functions as a channel formation region of the transistor 200 and a region 231 (a region 231a and a region 231b) that includes at least part of the region 243 and functions as a source region or a drain region. Note that in the subsequent drawings, a similar region 243 may be formed even when the region 243 is not shown in an enlarged view or the like.
  • the region 243a and the region 243b are provided so as to diffuse in the depth direction in the vicinity of the conductor 242 of the oxide 230b, the present invention is not limited thereto.
  • the region 243a and the region 243b may be formed as appropriate depending on required electrical characteristics of the transistor.
  • the concentration of the element detected in each region is not limited to a stepwise change for each region, but may continuously change (also referred to as gradation) within each region.
  • the insulator 254 includes the conductors 242a and 242b other than the top surfaces of the conductors 242a and 242b and the side surfaces of the conductors 242a and 242b that face each other.
  • the side surface, the side surfaces of the oxide 230a and the oxide 230b, the side surface of the insulator 224, and part of the top surface of the insulator 222 are preferably in contact with each other.
  • the insulator 280 is separated from the insulator 224, the oxide 230a, and the oxide 230b by the insulator 254. Therefore, impurities such as hydrogen contained in the insulator 280 and the like can be prevented from entering the insulator 224, the oxide 230a, and the oxide 230b.
  • the insulator 274 is in contact with the upper surfaces of the conductor 260, the insulator 250, and the oxide 230c.
  • the transistor 200 which is one embodiment of the present invention has a structure in which the insulator 274 and the insulator 250 are in contact with each other as illustrated in FIG. With such a structure, impurities such as hydrogen contained in the insulator 281 and the like can be prevented from entering the insulator 250. Accordingly, adverse effects on the electrical characteristics of the transistor and the reliability of the transistor can be suppressed.
  • the height of the bottom surface of the conductor 260 in a region overlapping with the region 234 with respect to the bottom surface of the insulator 224 is higher than the top surface of each of the conductors 242a and 242b. May be lower.
  • the difference between the height of the bottom surface of the conductor 260 in the region overlapping with the region 234 and the height of each upper surface of the conductors 242a and 242b is 0 nm to 30 nm, or 0 nm to 15 nm.
  • FIG. 12B is an enlarged view of a part of the region of the transistor 200 illustrated in FIG. Similar to the previous embodiment, the height of the bottom surface of the conductor 260 in the region where the conductor 260 and the oxide 230b do not overlap with each other with respect to the bottom surface of the insulator 222 in the channel width direction of the transistor 200. Is preferably lower than the height of the bottom surface of the oxide 230b.
  • the conductor 260 functioning as a gate electrode covers the side surface and the upper surface of the oxide 230b in the channel formation region with the oxide 230c and the insulator 250 interposed therebetween, whereby the electric field of the conductor 260 is applied to the region of the oxide 230b. It becomes easy to make it act on 234 whole.
  • T2 is 0 nm or more and 100 nm. In the following, it is preferably 3 nm to 50 nm, more preferably 5 nm to 20 nm.
  • the oxide 230c in a region which does not overlap with the oxide 230b, the oxide 230a, and the insulator 224 in the channel width direction of the transistor 200 It is preferable to contact.
  • oxygen contained in the oxide 230 c can be prevented from diffusing outside the transistor 200 through the insulator 224.
  • the oxide 230b and oxygen contained in the oxide 230a can be prevented from diffusing outside the transistor 200 through the insulator 224.
  • the area of the insulator 224 is reduced, the amount of oxygen taken into the insulator 224 is reduced, and a reduction in the amount of oxygen supplied to the oxide 230 can be suppressed.
  • oxygen contained in the oxide 230c can be efficiently supplied to the oxide 230b and the oxide 230a, and reduction in resistance of the oxide 230 in the region 234 can be suppressed. Therefore, variation in electrical characteristics of the transistor can be suppressed, stable electrical characteristics can be obtained, and reliability can be improved.
  • the structure can be formed by removing the oxide 230b and the insulator 224 in a region which does not overlap with the oxide 230a.
  • the bottom surface of the insulator 222 is used as a reference in the channel width direction of the transistor 200 as illustrated in FIG.
  • the height of the bottom surface of the conductor 260 in a region where the oxide 230a and the oxide 230b do not overlap with the conductor 260 is likely to be lower than the height of the bottom surface of the oxide 230b. Accordingly, the on-state current of the transistor 200 can be increased and the frequency characteristics can be improved.
  • a semiconductor device including a transistor with high on-state current can be provided.
  • a semiconductor device including a transistor having high frequency characteristics can be provided.
  • a semiconductor device including a transistor with low off-state current can be provided.
  • the conductor 205 is disposed so as to overlap with the oxide 230 and the conductor 260.
  • the conductor 205 is preferably provided so as to be embedded in the insulator 214 and the insulator 216.
  • the flatness of the upper surface of the conductor 205 is preferably improved.
  • the average surface roughness (Ra) of the upper surface of the conductor 205 may be 1 nm or less, preferably 0.5 nm or less, more preferably 0.3 nm or less. Accordingly, the flatness of the insulator 224 formed over the conductor 205 can be improved, and the crystallinity of the oxide 230a, the oxide 230b, and the oxide 230c can be improved.
  • the conductor 260 may function as a first gate (also referred to as a top gate) electrode.
  • the conductor 205 may function as a second gate (also referred to as a back gate) electrode.
  • the threshold voltage (Vth) of the transistor 200 can be controlled by changing the potential applied to the conductor 205 independently of the potential applied to the conductor 260 without being linked.
  • the Vth of the transistor 200 can be increased and the off-state current can be reduced. Therefore, when a negative potential is applied to the conductor 205, the drain current when the potential applied to the conductor 260 is 0 V can be made smaller than when a negative potential is not applied.
  • the conductor 205 is preferably provided larger than the channel formation region in the oxide 230 as illustrated in FIG.
  • the conductor 205 is preferably extended also in a region outside the end portion that intersects the channel width direction of the oxide 230. That is, it is preferable that the conductor 205 and the conductor 260 overlap with each other with an insulator outside the side surface in the channel width direction of the oxide 230.
  • the channel formation region of the oxide 230 is electrically surrounded by the electric field of the conductor 260 functioning as the first gate electrode and the electric field of the conductor 205 functioning as the second gate electrode. Can do.
  • the conductor 205 is extended to function as wiring.
  • the present invention is not limited to this, and a conductor functioning as a wiring may be provided below the conductor 205.
  • One conductor 205 is not necessarily provided for each transistor.
  • the conductor 205 may be shared by a plurality of transistors.
  • the conductor 205 is preferably formed using a conductive material mainly containing tungsten, copper, or aluminum. Note that although the conductor 205 is illustrated as a single layer, it may have a stacked structure, for example, a stack of titanium, titanium nitride, and the above conductive material.
  • a function of suppressing diffusion of impurities such as a hydrogen atom, a hydrogen molecule, a water molecule, a nitrogen atom, a nitrogen molecule, a nitrogen oxide molecule (N 2 O, NO, NO 2, and the like) or a copper atom under the conductor 205
  • a conductor may be provided (it is difficult for the impurities to pass through).
  • the function of suppressing diffusion of impurities or oxygen is a function of suppressing diffusion of any one or all of the impurities and oxygen.
  • the conductivity of the conductor 205 can be suppressed from being reduced.
  • the conductor having a function of suppressing oxygen diffusion for example, tantalum, tantalum nitride, ruthenium, or ruthenium oxide is preferably used. Therefore, the conductive material may be a single layer or a stacked layer as the conductor below the conductor 205.
  • the conductor 205 is formed by a sputtering method, a chemical vapor deposition (CVD) method, a molecular beam epitaxy (MBE) method, a pulsed laser deposition (PLD) method, Alternatively, it can be performed by using an atomic layer deposition (ALD) method or the like.
  • CVD chemical vapor deposition
  • MBE molecular beam epitaxy
  • PLD pulsed laser deposition
  • ALD atomic layer deposition
  • the conductor 205 for example, a stacked film in which a conductive film is formed in the order of tantalum nitride, titanium nitride, and tungsten can be used.
  • the insulator 214 provided over a substrate preferably functions as a barrier insulating film that suppresses diffusion of impurities such as water and hydrogen from the substrate side to the transistor 200. Therefore, the insulator 214 has a function of suppressing diffusion of impurities such as hydrogen atoms, hydrogen molecules, water molecules, nitrogen atoms, nitrogen molecules, nitric oxide molecules (N 2 O, NO, NO 2, and the like) and copper atoms. (It is difficult for the impurities to permeate.) It is preferable to use an insulating material. Alternatively, it is preferable to use an insulating material having a function of suppressing diffusion of oxygen (for example, at least one of an oxygen atom and an oxygen molecule) (the oxygen hardly transmits).
  • the insulator 214 it is preferable to use aluminum oxide, silicon nitride, or the like as the insulator 214.
  • impurities such as water and hydrogen can be prevented from diffusing from the substrate side to the transistor 200 side with respect to the insulator 214.
  • diffusion of oxygen contained in the insulator 224 and the like to the substrate side with respect to the insulator 214 can be suppressed.
  • the insulator 214 can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • a sputtering method for example, aluminum oxide formed by a sputtering method can be used.
  • the insulator 216 disposed on the insulator 214 functions as an interlayer film.
  • the insulator 280 and the insulator 281 disposed over the insulator 254 also function as an interlayer film.
  • the insulator 216, the insulator 280, and the insulator 281 which function as interlayer films preferably have a lower dielectric constant than the insulator 214.
  • silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, silicon oxide added with fluorine, silicon oxide added with carbon, carbon, and nitrogen were added.
  • Silicon oxide, silicon oxide having holes, or the like may be used as appropriate.
  • the insulator 216 may have a laminated structure.
  • an insulator similar to the insulator 214 may be provided at least in a portion in contact with the side surface of the conductor 205.
  • the conductor 205 can be prevented from being oxidized by oxygen contained in the insulator 216.
  • the conductor 205 can suppress absorption of oxygen contained in the insulator 216.
  • the insulator 216 can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • silicon oxynitride formed by a CVD method can be used as the insulator 216.
  • the insulator 222 and the insulator 224 have a function as a gate insulator.
  • the insulator 224 in contact with the oxide 230 desorbs oxygen by heating.
  • oxygen released by heating may be referred to as excess oxygen.
  • the insulator 224 may be formed using silicon oxide, silicon oxynitride, or the like as appropriate.
  • an oxide film from which part of oxygen is released by heating is preferably used as the insulator 224.
  • the oxide film that desorbs oxygen by heating means that the amount of desorbed oxygen converted to oxygen atoms is 1.0 ⁇ 10 18 atoms / cm 3 or more, preferably 1 in TDS (Thermal Desorption Spectroscopy) analysis.
  • the oxide film has a thickness of 0.0 ⁇ 10 19 atoms / cm 3 or more, more preferably 2.0 ⁇ 10 19 atoms / cm 3 or more, or 3.0 ⁇ 10 20 atoms / cm 3 or more.
  • the surface temperature of the film at the time of TDS analysis is preferably in the range of 100 ° C. to 700 ° C., or 100 ° C. to 400 ° C.
  • the insulator 224 can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • silicon oxynitride formed by a CVD method can be used as the insulator 224.
  • the insulator 224 has an island shape; however, this embodiment is not limited thereto.
  • the insulator 224 can cover the entire surface of the insulator 222.
  • the insulator 222 preferably functions as a barrier insulating film that suppresses diffusion of impurities such as water and hydrogen from the substrate side to the transistor 200.
  • the insulator 222 preferably has lower hydrogen permeability than the insulator 224.
  • the insulator 222 preferably has a function of suppressing the diffusion of oxygen (for example, at least one of oxygen atoms, oxygen molecules, and the like) (the oxygen is difficult to permeate).
  • the insulator 222 preferably has lower oxygen permeability than the insulator 224. Since the insulator 222 has a function of suppressing diffusion of oxygen and impurities, oxygen included in the oxide 230 can be reduced from being diffused toward the substrate, which is preferable. In addition, the conductor 205 can be prevented from reacting with the oxygen included in the insulator 224 and the oxide 230.
  • an insulator containing one or both oxides of aluminum and hafnium which are insulating materials may be used.
  • the insulator containing one or both of aluminum and hafnium aluminum oxide, hafnium oxide, an oxide containing aluminum and hafnium (hafnium aluminate), or the like is preferably used.
  • the insulator 222 suppresses release of oxygen from the oxide 230 and diffusion of impurities such as hydrogen from the peripheral portion of the transistor 200 to the oxide 230. Acts as a layer.
  • the insulator 222 it is particularly preferable to use hafnium oxide among the materials described above. For example, when the insulator 222 is used as a gate insulating film, the interface state density may be reduced as compared with aluminum oxide by using hafnium oxide for the insulator 222.
  • aluminum oxide, bismuth oxide, germanium oxide, niobium oxide, silicon oxide, titanium oxide, tungsten oxide, yttrium oxide, or zirconium oxide may be added to these insulators.
  • these insulators may be nitrided. Silicon insulator, silicon oxynitride, or silicon nitride may be stacked over the above insulator.
  • the insulator 222 is made of, for example, aluminum oxide, hafnium oxide, tantalum oxide, zirconium oxide, lead zirconate titanate (PZT), strontium titanate (SrTiO 3 ), or (Ba, Sr) TiO 3 (BST).
  • An insulator including a so-called high-k material may be used as a single layer or a stacked layer. As transistor miniaturization and higher integration progress, problems such as leakage current may occur due to thinning of the gate insulator. By using a high-k material for the insulator functioning as a gate insulator, the gate potential during transistor operation can be reduced while maintaining the physical film thickness.
  • the insulator 222 can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • hafnium oxide formed by an ALD method can be used as the insulator 222.
  • the insulator 222 may have a thinner film thickness in a region that does not overlap with the oxide 230b than in other regions.
  • the thickness of a region that does not overlap with the oxide 230b is a thickness that can function as an etching stopper film when an opening provided in the insulator 280 or the like is formed, or the insulator 216 or the conductor 205 It is preferable that the film thickness be sufficient to prevent the surface of the film from being exposed.
  • the insulator 222 and the insulator 224 may have a stacked structure of two or more layers.
  • the present invention is not limited to a laminated structure made of the same material, and may be a laminated structure made of different materials.
  • an insulator similar to the insulator 224 may be provided below the insulator 222.
  • the oxide 230 includes an oxide 230a, an oxide 230b on the oxide 230a, and an oxide 230c on the oxide 230b.
  • the oxide 230a under the oxide 230b, diffusion of impurities from the structure formed below the oxide 230a to the oxide 230b can be suppressed.
  • the oxide 230c over the oxide 230b, diffusion of impurities from the structure formed above the oxide 230c to the oxide 230b can be suppressed.
  • the oxide 230 preferably has a stacked structure of oxides having different atomic ratios of metal atoms. Specifically, in the metal oxide used for the oxide 230a, the atomic ratio of the element M in the constituent element is larger than the atomic ratio of the element M in the constituent element in the metal oxide used for the oxide 230b. It is preferable. In the metal oxide used for the oxide 230a, the atomic ratio of the element M to In is preferably larger than the atomic ratio of the element M to In in the metal oxide used for the oxide 230b. In the metal oxide used for the oxide 230b, the atomic ratio of In to the element M is preferably larger than the atomic ratio of In to the element M in the metal oxide used for the oxide 230a. As the oxide 230c, a metal oxide that can be used for the oxide 230a or the oxide 230b can be used.
  • the oxide 230b and the oxide 230c preferably have crystallinity.
  • a CAAC-OS described later.
  • An oxide having crystallinity such as a CAAC-OS has a dense structure with few impurities and defects (such as oxygen vacancies) and high crystallinity. Accordingly, extraction of oxygen from the oxide 230b due to the source electrode or the drain electrode can be suppressed. Accordingly, even when heat treatment is performed, extraction of oxygen from the oxide 230b can be reduced, so that the transistor 200 is stable with respect to a high temperature (so-called thermal budget) in the manufacturing process.
  • the conduction band lower ends of the oxide 230a and the oxide 230c are closer to the vacuum level than the lower conduction band lower end of the oxide 230b.
  • the electron affinity of the oxide 230a and the oxide 230c is preferably smaller than the electron affinity of the oxide 230b.
  • the oxide 230c is preferably a metal oxide that can be used for the oxide 230a.
  • the atomic ratio of the element M in the constituent element is larger than the atomic ratio of the element M in the constituent element in the metal oxide used for the oxide 230b. It is preferable.
  • the atomic ratio of the element M to In is preferably larger than the atomic ratio of the element M to In in the metal oxide used for the oxide 230b.
  • the atomic ratio of In to the element M is preferably larger than the atomic ratio of In to the element M in the metal oxide used for the oxide 230c.
  • the lower end of the conduction band of the oxide 230a and the oxide 230c2 is the conduction of the oxide 230b and the oxide 230c1. It is preferable that it is closer to the vacuum level than the lower end of the belt.
  • the electron affinity of the oxide 230a and the oxide 230c2 is preferably smaller than the electron affinity of the oxide 230b and the oxide 230c1.
  • a metal oxide that can be used for the oxide 230a is preferably used for the oxide 230c2
  • a metal oxide that can be used for the oxide 230b is preferably used for the oxide 230c1.
  • the conduction band lower end gently changes.
  • the defect state density of the mixed layer formed at the interface between the oxide 230a and the oxide 230b and the interface between the oxide 230b and the oxide 230c is preferably low.
  • the oxide 230a and the oxide 230b, and the oxide 230b and the oxide 230c have a common element (main component) in addition to oxygen, so that a mixed layer with a low density of defect states is formed. can do.
  • the oxide 230b is an In—Ga—Zn oxide
  • an In—Ga—Zn oxide, a Ga—Zn oxide, a gallium oxide, or the like may be used as the oxide 230a and the oxide 230c.
  • the oxide 230c has a stacked structure of the oxide 230c1 and the oxide 230c22
  • an In—Ga—Zn oxide and a Ga—Zn oxide over the In—Ga—Zn oxide are used.
  • a stacked structure or a stacked structure of an In—Ga—Zn oxide and gallium oxide over the In—Ga—Zn oxide can be used.
  • a stacked structure of an In—Ga—Zn oxide and an oxide containing no In may be used as the oxide 230c.
  • the main path of carriers is the oxide 230b or the oxide 230c.
  • the oxide 230c has a stacked structure including the oxide 230c1 and the oxide 230c2
  • not only the oxide 230b but also the oxide 230c1 may be a main path for carriers.
  • the oxide 230a and the oxide 230c have the above structure, the density of defect states at the interface between the oxide 230a and the oxide 230b and the interface between the oxide 230b and the oxide 230c can be reduced. Therefore, the influence on carrier conduction due to interface scattering is reduced, and the transistor 200 can obtain a high on-state current and a high frequency characteristic.
  • the constituent element of the oxide 230c is It is expected to suppress diffusion to the surface. More specifically, since the oxide 230c has a stacked structure and an oxide not containing In is positioned above the stacked structure, diffusion of In to the insulator 250 side can be suppressed. Since the insulator 250 functions as a gate insulator, when In is mixed into the insulator 250 or the like, the characteristics of the transistor are deteriorated. Therefore, with the stacked structure of the oxide 230c, a highly reliable semiconductor device can be provided.
  • the oxide 230 is preferably a metal oxide that functions as a semiconductor.
  • a metal oxide having a band gap of 2 eV or more, preferably 2.5 eV or more is preferably used as the metal oxide used for the region 234. In this manner, off-state current of a transistor can be reduced by using a metal oxide having a large band gap. By using such a transistor, a semiconductor device with low power consumption can be provided.
  • the oxide 230a, the oxide 230b, and the oxide 230c can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • a sputtering method oxygen or a mixed gas of oxygen and a rare gas is preferably used as a sputtering gas. Further, by performing film formation while heating the substrate, the crystallinity of the oxide film can be improved.
  • a metal oxide film formed by a sputtering method using an In—Ga: Zn 1: 3: 4 [atomic ratio] In—Ga—Zn oxide target as the oxide 230a.
  • a conductor 242 (conductor 242a and conductor 242b) functioning as a source electrode and a drain electrode is provided over the oxide 230b.
  • the thickness of the conductor 242 may be, for example, 1 nm to 50 nm, preferably 2 nm to 25 nm.
  • Examples of the conductor 242 include aluminum, chromium, copper, silver, gold, platinum, tantalum, nickel, titanium, molybdenum, tungsten, hafnium, vanadium, niobium, manganese, magnesium, zirconium, beryllium, indium, ruthenium, iridium, strontium, It is preferable to use a metal element selected from lanthanum, an alloy containing the above metal element as a component, or an alloy combining the above metal elements.
  • tantalum nitride, titanium nitride, tungsten, nitride containing titanium and aluminum, nitride containing tantalum and aluminum, ruthenium oxide, ruthenium nitride, oxide containing strontium and ruthenium, oxide containing lanthanum and nickel, or the like is used. It is preferable. Also, tantalum nitride, titanium nitride, nitride containing titanium and aluminum, nitride containing tantalum and aluminum, ruthenium oxide, ruthenium nitride, oxide containing strontium and ruthenium, and oxide containing lanthanum and nickel are difficult to oxidize. A conductive material or a material that maintains conductivity even when oxygen is absorbed is preferable.
  • the conductor 242 can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • tantalum nitride formed by a sputtering method can be used as the conductor 242.
  • the insulator 254 preferably functions as a barrier insulating film that suppresses diffusion of impurities such as water and hydrogen from the insulator 280 side to the transistor 200, like the insulator 214.
  • the insulator 254 preferably has lower hydrogen permeability than the insulator 224.
  • the insulator 254 is formed over the top and side surfaces of the conductor 242a, the top and side surfaces of the conductor 242b, the side surfaces of the oxide 230a and the oxide 230b, and the side surface of the insulator 224. It is preferable to contact. With such a structure, the insulator 280 is separated from the insulator 224 and the oxide 230 by the insulator 254.
  • hydrogen contained in the insulator 280 can be prevented from diffusing into the oxide 230 from the top surface or the side surface of the conductor 242a, the conductor 242b, the oxide 230a, the oxide 230b, and the insulator 224.
  • the transistor 200 can be provided with favorable electrical characteristics and reliability.
  • the insulator 254 preferably has a function of suppressing diffusion of oxygen (for example, at least one of oxygen atoms and oxygen molecules) (the oxygen is difficult to permeate).
  • the insulator 254 preferably has lower oxygen permeability than the insulator 280 or the insulator 224.
  • the insulator 254 is preferably formed using a sputtering method.
  • oxygen can be added in the vicinity of the region of the insulator 224 that is in contact with the insulator 254. Accordingly, oxygen can be supplied from the region into the oxide 230 through the insulator 224.
  • the insulator 254 has a function of suppressing diffusion of oxygen upward, whereby oxygen can be prevented from diffusing from the oxide 230 to the insulator 280.
  • the insulator 222 has a function of suppressing diffusion of oxygen downward, whereby oxygen can be prevented from diffusing from the oxide 230 to the substrate side. In this manner, oxygen is supplied to the channel formation region of the oxide 230. Accordingly, oxygen vacancies in the oxide 230 can be reduced, and the transistor can be prevented from being normally on.
  • an insulator containing one or both of aluminum and hafnium may be formed.
  • the insulator including one or both of aluminum and hafnium aluminum oxide, hafnium oxide, an oxide containing aluminum and hafnium (hafnium aluminate), or the like is preferably used.
  • the insulator 254 is preferably formed using an ALD method. Since the ALD method is a film-forming method with good coverage, it is possible to prevent step breakage and the like from being formed due to the unevenness of the insulator 254.
  • the insulator 280 is separated from the insulator 224 and the oxide 230 by covering the insulator 224 and the oxide 230 with the insulator 254 having a barrier property against hydrogen. Accordingly, entry of impurities such as hydrogen from the outside of the transistor 200 can be suppressed, so that favorable electrical characteristics and reliability can be given to the transistor 200.
  • an insulator containing aluminum nitride may be used.
  • a nitride insulator satisfying the composition formula of AlNx x is a real number greater than 0 and less than or equal to 2, preferably x is greater than 0.5 and less than or equal to 1.5
  • the insulator 254 can be formed using aluminum titanium nitride, titanium nitride, or the like.
  • the film by using a sputtering method because the film can be formed without using a highly oxidizing gas such as oxygen or ozone as the film forming gas.
  • a highly oxidizing gas such as oxygen or ozone as the film forming gas.
  • silicon nitride, silicon nitride oxide, or the like can be used.
  • the insulator 254 can have a multilayer structure of two or more layers.
  • the insulator 254 may have a two-layer structure in which a first layer is formed using a sputtering method in an atmosphere containing oxygen and then a second layer is formed using an ALD method. Since the ALD method is a film forming method with good coverage, it is possible to prevent the formation of step breaks or the like due to the unevenness of the first layer. Note that in the case where the insulator 254 has a multilayer structure including two or more layers, a multilayer structure including different materials may be used.
  • a stacked structure of silicon oxide, silicon oxynitride, silicon nitride oxide, or silicon nitride and an insulator having a function of suppressing permeation of impurities such as hydrogen and oxygen may be employed.
  • an insulator containing one or both oxides of aluminum and hafnium can be used as the insulator having a function of suppressing transmission of impurities such as hydrogen and oxygen.
  • the insulator 250 functions as a gate insulator.
  • the insulator 250 is preferably provided in contact with the upper surface of the oxide 230c.
  • the insulator 250 includes silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, silicon oxide to which fluorine is added, silicon oxide to which carbon is added, silicon oxide to which carbon and nitrogen are added, silicon oxide having a hole, and the like. Can be used. In particular, silicon oxide and silicon oxynitride are preferable because they are stable against heat.
  • the insulator 250 is preferably formed using an insulator from which oxygen is released by heating.
  • the concentration of impurities such as water and hydrogen in the insulator 250 is preferably reduced.
  • the thickness of the insulator 250 is preferably greater than or equal to 1 nm and less than or equal to 20 nm.
  • the insulator 250 can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • silicon oxynitride formed by a CVD method can be used as the insulator 250.
  • a metal oxide may be provided between the insulator 250 and the conductor 260.
  • the metal oxide preferably suppresses diffusion of oxygen from the insulator 250 to the conductor 260.
  • the diffusion of oxygen from the insulator 250 to the conductor 260 is suppressed. That is, a decrease in the amount of oxygen supplied to the oxide 230 can be suppressed. Further, oxidation of the conductor 260 due to oxygen in the insulator 250 can be suppressed.
  • the metal oxide may function as a part of the gate insulator. Therefore, when silicon oxide, silicon oxynitride, or the like is used for the insulator 250, the metal oxide is preferably a metal oxide that is a high-k material with a high relative dielectric constant.
  • the gate insulator has a stacked structure of the insulator 250 and the above metal oxide, a stacked structure with high heat resistance and high relative dielectric constant can be obtained. Therefore, it is possible to reduce the gate potential applied during transistor operation while maintaining the physical film thickness of the gate insulator. In addition, it is possible to reduce the equivalent oxide thickness (EOT) of an insulator that functions as a gate insulator.
  • EOT equivalent oxide thickness
  • the metal oxide may have a function as a part of the first gate.
  • an oxide semiconductor that can be used as the oxide 230 can be used as the metal oxide.
  • the electric resistance value of the metal oxide can be reduced to obtain a conductor. This can be called an OC (Oxide Conductor) electrode.
  • the on-state current of the transistor 200 can be improved without weakening the influence of the electric field from the conductor 260. Further, the leakage current between the conductor 260 and the oxide 230 is maintained by maintaining the distance between the conductor 260 and the oxide 230 depending on the physical thickness of the insulator 250 and the metal oxide. Can be suppressed. Further, by providing a stacked structure of the insulator 250 and the metal oxide, the physical distance between the conductor 260 and the oxide 230 and the electric field strength applied from the conductor 260 to the oxide 230 are It can be easily adjusted as appropriate.
  • a metal oxide containing one or more selected from hafnium, aluminum, gallium, yttrium, zirconium, tungsten, titanium, tantalum, nickel, germanium, magnesium and the like can be used.
  • aluminum oxide, hafnium oxide, an oxide containing aluminum and hafnium (hafnium aluminate), which is an insulator containing one or both of aluminum and hafnium is preferable.
  • the conductor 260 is shown as a two-layer structure in FIG. 11, but may have a single-layer structure or a laminated structure of three or more layers.
  • the conductor 260a has a function of suppressing diffusion of impurities such as a hydrogen atom, a hydrogen molecule, a water molecule, a nitrogen atom, a nitrogen molecule, a nitrogen oxide molecule (N 2 O, NO, NO 2 ), a copper atom, and the like. It is preferable to use a material. Alternatively, it is preferable to use a conductive material having a function of suppressing diffusion of oxygen (for example, at least one of oxygen atoms and oxygen molecules).
  • the conductor 260a has a function of suppressing diffusion of oxygen, it is possible to prevent the conductivity of the conductor 260b from being oxidized by the oxygen contained in the insulator 250 and the conductivity from being lowered.
  • a conductive material having a function of suppressing oxygen diffusion for example, tantalum, tantalum nitride, ruthenium, ruthenium oxide, or the like is preferably used.
  • the conductor 260 also functions as a wiring, it is preferable to use a conductor having high conductivity.
  • the conductor 260b can be formed using a conductive material containing tungsten, copper, or aluminum as a main component.
  • the conductor 260b may have a stacked structure, for example, a stacked structure of titanium, titanium nitride, and the conductive material.
  • the conductor 260 can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • titanium nitride formed by a CVD method can be used as the conductor 260a
  • titanium nitride formed by a CVD method can be used as the conductor 260b, for example.
  • the insulator 280 is provided over the insulator 222, the insulator 224, the oxide 230, and the conductor 242 with the insulator 254 interposed therebetween.
  • the insulator 280 includes silicon oxide, silicon oxynitride, silicon nitride oxide, silicon oxide to which fluorine is added, silicon oxide to which carbon is added, silicon oxide to which carbon and nitrogen are added, silicon oxide having a hole, and the like. It is preferable.
  • silicon oxide and silicon oxynitride are preferable because they are thermally stable.
  • a material such as silicon oxide, silicon oxynitride, or silicon oxide having a hole is preferable because a region containing oxygen that is released by heating can be easily formed.
  • the concentration of impurities such as water and hydrogen in the insulator 280 is reduced. Further, the upper surface of the insulator 280 may be planarized.
  • the insulator 280 can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • a sputtering method for example, silicon oxynitride formed by a CVD method can be used.
  • the insulator 274 preferably functions as a barrier insulating film for suppressing impurities such as water and hydrogen from diffusing into the insulator 280 from above, like the insulator 214 and the like.
  • an insulator that can be used for the insulator 214, the insulator 254, and the like may be used, for example.
  • the insulator 274 can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • the insulator 274 for example, aluminum oxide formed by a sputtering method can be used.
  • an insulator 281 that functions as an interlayer film is preferably provided over the insulator 274.
  • the insulator 281 preferably has reduced concentration of impurities such as water and hydrogen in the film.
  • the insulator 281 can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • the insulator 281 for example, silicon nitride formed by a CVD method can be used.
  • the conductor 240a and the conductor 240b are disposed in openings formed in the insulator 281, the insulator 274, the insulator 280, and the insulator 254.
  • the conductor 240a and the conductor 240b are provided to face each other with the conductor 260 interposed therebetween. Note that the top surfaces of the conductors 240a and 240b may be flush with the top surface of the insulator 281.
  • the insulator 241a is provided in contact with the sidewalls of the openings of the insulator 281, the insulator 274, the insulator 280, and the insulator 254, and the first conductor of the conductor 240a is formed in contact with the side surface.
  • a conductor 242a is located at least at a part of the bottom of the opening, and the conductor 240a is in contact with the conductor 242a.
  • the insulator 241b is provided in contact with the sidewalls of the openings of the insulator 281, the insulator 274, the insulator 280, and the insulator 254, and the first conductor of the conductor 240b is formed in contact with the side surface.
  • the conductor 242b is located at least at a part of the bottom of the opening, and the conductor 240b is in contact with the conductor 242b.
  • the conductive material 240a and the conductive material 240b are preferably formed using a conductive material containing tungsten, copper, or aluminum as a main component.
  • the conductor 240a and the conductor 240b may have a stacked structure.
  • the conductor in contact with the oxide 230a, the oxide 230b, the conductor 242, the insulator 254, the insulator 280, the insulator 274, and the insulator 281 includes water, hydrogen
  • a conductive material having a function of suppressing the permeation of impurities such as.
  • tantalum, tantalum nitride, titanium, titanium nitride, ruthenium, ruthenium oxide, or the like is preferably used.
  • a conductive material having a function of suppressing permeation of impurities such as water and hydrogen may be used in a single layer or a stacked layer.
  • oxygen added to the insulator 280 can be prevented from being absorbed by the conductor 240a and the conductor 240b.
  • impurities such as water and hydrogen contained in a layer above the insulator 281 can be prevented from diffusing into the oxide 230 through the conductor 240a and the conductor 240b.
  • an insulator that can be used for the insulator 254 or the like may be used. Since the insulator 241a and the insulator 241b are provided in contact with the insulator 254, impurities such as water and hydrogen contained in the insulator 280 and the like can be diffused into the oxide 230 through the conductor 240a and the conductor 240b. Can be suppressed. In addition, oxygen contained in the insulator 280 can be prevented from being absorbed by the conductors 240a and 240b. Note that an ALD method or a CVD method can be used to form the insulator 241a and the insulator 241b.
  • a conductor functioning as a wiring may be disposed in contact with the upper surface of the conductor 240a and the upper surface of the conductor 240b.
  • a conductive material containing tungsten, copper, or aluminum as a main component is preferably used.
  • the conductor may have a stacked structure, for example, a stack of titanium, titanium nitride, and the conductive material. Note that the conductor may be formed so as to be embedded in an opening provided in the insulator.
  • the resistivity is 1.0 ⁇ 10 13 ⁇ cm or more and 1.0 ⁇ 10 15 ⁇ cm or less, preferably 5.0 ⁇ 10 13 ⁇ cm or more and 5.0 ⁇ 10 14 so as to cover the conductor. It is preferable to provide an insulator of ⁇ cm or less. By providing an insulator having the above-described resistivity on the conductor, the insulator disperses the charge accumulated between the wirings of the transistor 200 and the conductor while maintaining the insulating property. It is preferable because it can suppress poor characteristics and electrostatic breakdown of the transistor due to the charge and an electronic device including the transistor.
  • a semiconductor device with high on-state current can be provided.
  • a semiconductor device having high frequency characteristics can be provided.
  • a highly reliable semiconductor device can be provided.
  • a semiconductor device that can be miniaturized or highly integrated can be provided.
  • a semiconductor device having favorable electric characteristics can be provided.
  • a semiconductor device with low off-state current can be provided.
  • a semiconductor device with reduced power consumption can be provided.
  • a highly productive semiconductor device can be provided.
  • the film formation of the constituent materials shown below can be performed using a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • the CVD method can be classified into a plasma CVD (PECVD: Plasma Enhanced CVD) method using plasma, a thermal CVD (TCVD: Thermal CVD) method using heat, a photo CVD (Photo CVD) method using light, and the like.
  • PECVD Plasma Enhanced CVD
  • TCVD Thermal CVD
  • Photo CVD Photo CVD
  • MCVD Metal CVD
  • MOCVD Metal Organic CVD
  • the plasma CVD method can obtain a high-quality film at a relatively low temperature.
  • the thermal CVD method is a film formation method that can suppress plasma damage to an object to be processed because plasma is not used.
  • a wiring, an electrode, an element (a transistor, a capacitor, or the like) included in the semiconductor device may be charged up by receiving electric charge from plasma.
  • a wiring, an electrode, an element, or the like included in the semiconductor device may be destroyed by the accumulated charge.
  • plasma damage during film formation does not occur, so that a film with few defects can be obtained.
  • the ALD method is also a film forming method that can suppress plasma damage to the object to be processed. Therefore, a film with few defects can be obtained.
  • some precursors used in the ALD method include impurities such as carbon. Therefore, a film provided by the ALD method may contain a larger amount of impurities such as carbon than a film provided by another film formation method.
  • the quantification of impurities can be performed using X-ray photoelectron spectroscopy (XPS: X-ray Photoelectron Spectroscopy).
  • the CVD method and the ALD method are film forming methods in which a film is formed by a reaction on the surface of an object to be processed, unlike a film forming method in which particles emitted from a target or the like are deposited. Therefore, it is a film forming method that is not easily affected by the shape of the object to be processed and has good step coverage.
  • the ALD method has excellent step coverage and excellent thickness uniformity, and thus is suitable for covering the surface of an opening having a high aspect ratio.
  • the ALD method since the ALD method has a relatively low film formation rate, it may be preferable to use it in combination with another film formation method such as a CVD method with a high film formation rate.
  • the composition of the obtained film can be controlled by the flow rate ratio of the source gases.
  • a film having an arbitrary composition can be formed depending on the flow rate ratio of the source gases.
  • a film whose composition is continuously changed can be formed by changing the flow rate ratio of the source gas while forming the film.
  • the processing of the constituent material may be performed using a lithography method.
  • a dry etching method or a wet etching method can be used. Processing by the dry etching method is suitable for fine processing.
  • a resist is exposed through a mask.
  • a resist mask is formed by removing or leaving the exposed region using a developer.
  • a conductor, a semiconductor, an insulator, or the like can be processed into a desired shape by etching through the resist mask.
  • the resist mask may be formed by exposing the resist using KrF excimer laser light, ArF excimer laser light, EUV (Extreme Ultraviolet) light, or the like.
  • an immersion technique may be used in which exposure is performed by filling a liquid (for example, water) between the substrate and the projection lens.
  • an electron beam or an ion beam may be used.
  • the resist mask can be removed by performing a dry etching process such as ashing, performing a wet etching process, performing a wet etching process after the dry etching process, or performing a dry etching process after the wet etching process. .
  • a hard mask made of an insulator or a conductor may be used instead of the resist mask.
  • an insulating film or a conductive film to be a hard mask material is formed on the constituent material, a resist mask is formed thereon, and a hard mask having a desired shape is formed by etching the hard mask material. can do.
  • Etching of the constituent material may be performed after removing the resist mask, or may be performed while leaving the resist mask. In the latter case, the resist mask may disappear during etching.
  • the hard mask may be removed by etching after the constituent material is etched.
  • the material of the hard mask does not affect the subsequent process or can be used in the subsequent process, it is not always necessary to remove the hard mask.
  • a capacitively coupled plasma (CCP) etching apparatus having parallel plate electrodes can be used as the dry etching apparatus.
  • the capacitively coupled plasma etching apparatus having parallel plate electrodes may be configured to apply a high frequency power source to one of the parallel plate electrodes.
  • a configuration in which a plurality of different high-frequency power sources are applied to one electrode of the parallel plate electrode may be employed.
  • mold electrode may be sufficient.
  • mold electrode may be sufficient.
  • a dry etching apparatus having a high-density plasma source can be used.
  • an inductively coupled plasma (ICP) etching apparatus can be used as the dry etching apparatus having a high-density plasma source.
  • a substrate over which the transistor 200 is formed for example, an insulator substrate, a semiconductor substrate, or a conductor substrate may be used.
  • the insulator substrate include a glass substrate, a quartz substrate, a sapphire substrate, a stabilized zirconia substrate (such as a yttria stabilized zirconia substrate), and a resin substrate.
  • the semiconductor substrate include a semiconductor substrate made of silicon or germanium, or a compound semiconductor substrate made of silicon carbide, silicon germanium, gallium arsenide, indium phosphide, zinc oxide, or gallium oxide.
  • a semiconductor substrate having an insulator region inside the above-described semiconductor substrate for example, an SOI (Silicon On Insulator) substrate.
  • the conductor substrate include a graphite substrate, a metal substrate, an alloy substrate, and a conductive resin substrate.
  • a substrate in which a conductor or a semiconductor is provided on an insulator substrate a substrate in which a conductor or an insulator is provided on a semiconductor substrate, a substrate in which a semiconductor or an insulator is provided on a conductor substrate, and the like.
  • a substrate in which an element is provided may be used. Examples of the element provided on the substrate include a capacitor element, a resistor element, a switch element, a light emitting element, and a memory element.
  • Insulator examples include an insulating oxide, nitride, oxynitride, nitride oxide, metal oxide, metal oxynitride, and metal nitride oxide.
  • the transistor when the transistor is miniaturized and highly integrated, problems such as leakage current may occur due to thinning of the gate insulator.
  • a high-k material for the insulator functioning as a gate insulator the voltage during transistor operation can be reduced while maintaining the physical film thickness.
  • a parasitic capacitance generated between wirings can be reduced by using a material having a low relative dielectric constant for the insulator functioning as an interlayer film. Therefore, the material may be selected according to the function of the insulator.
  • Insulators having a high relative dielectric constant include gallium oxide, hafnium oxide, zirconium oxide, oxides containing aluminum and hafnium, oxynitrides containing aluminum and hafnium, oxides containing silicon and hafnium, silicon and hafnium.
  • an oxynitride having silicon, or a nitride having silicon and hafnium are examples of gallium oxide, hafnium oxide, zirconium oxide, oxides containing aluminum and hafnium, oxynitrides containing aluminum and hafnium, oxides containing silicon and hafnium, silicon and hafnium.
  • Insulators having a low dielectric constant include silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, silicon oxide to which fluorine is added, silicon oxide to which carbon is added, silicon oxide to which carbon and nitrogen are added, For example, silicon oxide having a hole or resin may be used.
  • a transistor including an oxide semiconductor is surrounded by an insulator (such as the insulator 214, the insulator 222, the insulator 254, and the insulator 274) having a function of suppressing transmission of impurities such as hydrogen and oxygen.
  • an insulator such as the insulator 214, the insulator 222, the insulator 254, and the insulator 2704.
  • the insulator having a function of suppressing permeation of impurities such as hydrogen and oxygen include boron, carbon, nitrogen, oxygen, fluorine, magnesium, aluminum, silicon, phosphorus, chlorine, argon, gallium, germanium, yttrium, and zirconium.
  • An insulator containing lanthanum, neodymium, hafnium, or tantalum may be used in a single layer or a stacked layer.
  • an insulator having a function of suppressing permeation of impurities such as hydrogen and oxygen
  • a metal oxide such as tantalum oxide, or a metal nitride such as aluminum nitride, aluminum nitride titanium, titanium nitride, silicon nitride oxide, or silicon nitride can be used.
  • the insulator functioning as a gate insulator is preferably an insulator having a region containing oxygen that is desorbed by heating.
  • the oxide 230 By using a structure in which silicon oxide or silicon oxynitride including a region containing oxygen which is released by heating is in contact with the oxide 230, oxygen vacancies in the oxide 230 can be compensated.
  • Conductor aluminum, chromium, copper, silver, gold, platinum, tantalum, nickel, titanium, molybdenum, tungsten, hafnium, vanadium, niobium, manganese, magnesium, zirconium, beryllium, indium, ruthenium, iridium, strontium, lanthanum It is preferable to use a metal element selected from the above, an alloy including the above-described metal element as a component, an alloy combining the above-described metal elements, or the like.
  • tantalum nitride, titanium nitride, tungsten, nitride containing titanium and aluminum, nitride containing tantalum and aluminum, ruthenium oxide, ruthenium nitride, oxide containing strontium and ruthenium, oxide containing lanthanum and nickel, or the like is used. It is preferable. Also, tantalum nitride, titanium nitride, nitride containing titanium and aluminum, nitride containing tantalum and aluminum, ruthenium oxide, ruthenium nitride, oxide containing strontium and ruthenium, and oxide containing lanthanum and nickel are difficult to oxidize.
  • a conductive material or a material that maintains conductivity even when oxygen is absorbed is preferable.
  • a semiconductor with high electrical conductivity typified by polycrystalline silicon containing an impurity element such as phosphorus, or silicide such as nickel silicide may be used.
  • a plurality of conductive layers formed of the above materials may be stacked.
  • a stacked structure in which the above-described material containing a metal element and a conductive material containing oxygen may be combined.
  • a stacked structure in which the above-described material containing a metal element and a conductive material containing nitrogen are combined may be employed.
  • a stacked structure of a combination of the above-described material containing a metal element, a conductive material containing oxygen, and a conductive material containing nitrogen may be employed.
  • the conductor functioning as the gate electrode has a stacked structure in which the above-described material containing a metal element and the conductive material containing oxygen are combined. Is preferred.
  • a conductive material containing oxygen is preferably provided on the channel formation region side.
  • a conductive material containing oxygen and a metal element contained in a metal oxide in which a channel is formed as a conductor functioning as a gate electrode it is preferable to use a conductive material containing oxygen and a metal element contained in a metal oxide in which a channel is formed as a conductor functioning as a gate electrode.
  • the above-described conductive material containing a metal element and nitrogen may be used.
  • a conductive material containing nitrogen such as titanium nitride or tantalum nitride may be used.
  • Indium tin oxide may be used.
  • indium gallium zinc oxide containing nitrogen may be used.
  • Metal oxide As the oxide 230, a metal oxide that functions as an oxide semiconductor is preferably used. Below, the metal oxide applicable to the oxide 230 which concerns on this invention is demonstrated.
  • the metal oxide preferably contains at least indium or zinc.
  • indium and zinc are preferably included.
  • aluminum, gallium, yttrium, tin, or the like is preferably contained.
  • One or more kinds selected from boron, titanium, iron, nickel, germanium, zirconium, molybdenum, lanthanum, cerium, neodymium, hafnium, tantalum, tungsten, magnesium, or the like may be included.
  • the metal oxide is an In-M-Zn oxide containing indium, the element M, and zinc is considered.
  • the element M is aluminum, gallium, yttrium, tin, or the like.
  • Other elements applicable to the element M include boron, titanium, iron, nickel, germanium, zirconium, molybdenum, lanthanum, cerium, neodymium, hafnium, tantalum, tungsten, and magnesium.
  • the element M may be a combination of a plurality of the aforementioned elements.
  • metal oxides containing nitrogen may be collectively referred to as metal oxides.
  • a metal oxide containing nitrogen may be referred to as a metal oxynitride.
  • An oxide semiconductor (metal oxide) is classified into a single crystal oxide semiconductor and a non-single crystal oxide semiconductor.
  • a CAAC-OS a polycrystalline oxide semiconductor
  • an nc-OS a polycrystalline oxide semiconductor
  • an a-like OS a polycrystalline oxide semiconductor
  • an amorphous oxide semiconductor a polycrystalline oxide semiconductor
  • the CAAC-OS has a c-axis orientation and a crystal structure in which a plurality of nanocrystals are connected in the ab plane direction and has a strain.
  • the strain refers to a portion where the orientation of the lattice arrangement changes between a region where the lattice arrangement is aligned and a region where another lattice arrangement is aligned in a region where a plurality of nanocrystals are connected.
  • Nanocrystals are based on hexagons, but are not limited to regular hexagons and may be non-regular hexagons.
  • a lattice arrangement such as a pentagon and a heptagon in the distortion.
  • it is difficult to check a clear crystal grain boundary also referred to as a grain boundary
  • the formation of crystal grain boundaries is suppressed by the distortion of the lattice arrangement. This is because the CAAC-OS can tolerate distortion due to the fact that the arrangement of oxygen atoms is not dense in the ab plane direction and the bond distance between atoms changes due to substitution of metal elements. Because.
  • CAAC-OS is a metal oxide with high crystallinity.
  • CAAC-OS impurities and defects oxygen deficiency (V O:. Oxygen vacancy also referred) etc.) with less metal It can be said that it is an oxide. Therefore, the physical properties of the metal oxide including a CAAC-OS are stable. Therefore, a metal oxide including a CAAC-OS is resistant to heat and has high reliability.
  • FIG. 13A shows a high-resolution TEM image of a cross section of the CAAC-OS observed by TEM from a direction substantially parallel to the sample surface.
  • a spherical aberration correction function was used for observation of the high-resolution TEM image.
  • a high-resolution TEM image using the spherical aberration correction function is particularly referred to as a Cs-corrected high-resolution TEM image.
  • the Cs-corrected high resolution TEM image can be observed, for example, with an atomic resolution analytical electron microscope JEM-ARM200F manufactured by JEOL Ltd.
  • nanocrystals that are regions where metal atoms are arranged in layers can be confirmed. It can be seen that the size of one nanocrystal is 1 nm or more and 3 nm or more.
  • the nanocrystal reflects unevenness on the surface or top surface of the CAAC-OS and is parallel to the surface or top surface of the CAAC-OS.
  • FIGS. 13B and 13C show Cs-corrected high-resolution TEM images of the plane of the CAAC-OS observed from a direction substantially perpendicular to the sample surface.
  • 13D and 13E are images obtained by performing image processing on FIGS. 13B and 13C, respectively.
  • an image processing method will be described.
  • an FFT image is obtained by performing a fast Fourier transform (FFT) process on FIG.
  • FFT-processed mask image is subjected to an inverse fast Fourier transform (IFFT) process to obtain an image-processed image.
  • IFFT inverse fast Fourier transform
  • the image acquired in this way is called an FFT filtered image.
  • the FFT filtered image is an image obtained by extracting periodic components from the Cs-corrected high-resolution TEM image, and shows a lattice arrangement.
  • FIG. 13 (D) the portion where the lattice arrangement is disturbed is indicated by a broken line.
  • a region surrounded by a broken line is one nanocrystal.
  • the part shown with the broken line is a connection part of a nanocrystal and a nanocrystal. Since the broken line has a hexagonal shape, it can be seen that the nanocrystal has a hexagonal shape.
  • the CAAC-OS has a layered crystal structure illustrated in FIG. 1C in the above embodiment.
  • the shape of the nanocrystal is not limited to a regular hexagonal shape but may be a non-regular hexagonal shape.
  • FIG. 13 (E) a portion where the orientation of the lattice arrangement changes between a region where the lattice arrangement is aligned and a region where another lattice arrangement is aligned is indicated by a dotted line, and the change in the orientation of the lattice arrangement is shown. It is indicated by a broken line.
  • a clear crystal grain boundary cannot be confirmed even in the vicinity of the dotted line.
  • FIG. 14A shows a high-resolution TEM image of a cross section of a CAAC-OS different from that in FIG.
  • FIG. 14B is a high-resolution TEM image of a cross-section obtained by further enlarging FIG. 14A, and the atomic arrangement is highlighted for easy understanding.
  • FIG. 14C is a local Fourier transform image of a circled region (diameter about 4 nm) between A-O-A ′ in FIG. From FIG. 14C, the c-axis orientation can be confirmed in each region. Further, since the direction of the c-axis is different between A-O and O-A ′, it is suggested that the grains are different. Further, it can be seen that the angle of the c-axis continuously changes little by little, such as 14.3 °, 16.6 °, and 26.4 ° between A and O. Similarly, it can be seen that the angle of the c-axis continuously changes little by little between ⁇ 18.3 °, ⁇ 17.6 °, and ⁇ 15.9 ° between O and A ′.
  • the CAAC-OS has c-axis orientation as described in the above embodiment, and the c-axis is a normal vector of a CAAC-OS film formation surface or a CAAC-OS film surface. It can be seen that it faces in a direction parallel to. Therefore, each layer of metal atoms arranged in a layer shape confirmed by high-resolution TEM observation of the cross section described above is a plane parallel to the ab plane of the nanocrystal.
  • Nc-OS has periodicity in atomic arrangement in a minute region (for example, a region of 1 nm to 10 nm, particularly a region of 1 nm to 3 nm).
  • the nc-OS has no regularity in crystal orientation between different nanocrystals. Therefore, orientation is not seen in the whole film. Therefore, the nc-OS may not be distinguished from an a-like OS or an amorphous oxide semiconductor depending on an analysis method.
  • indium-gallium-zinc oxide which is a kind of metal oxide including indium, gallium, and zinc
  • IGZO indium-gallium-zinc oxide
  • a crystal smaller than a large crystal here, a crystal of several millimeters or a crystal of several centimeters
  • it may be structurally stable.
  • A-like OS is a metal oxide having a structure between nc-OS and an amorphous oxide semiconductor.
  • the a-like OS has a void or a low density region. That is, the a-like OS has lower crystallinity than the nc-OS and the CAAC-OS.
  • Oxide semiconductors have various structures and have different characteristics.
  • the oxide semiconductor of one embodiment of the present invention may include two or more of an amorphous oxide semiconductor, a polycrystalline oxide semiconductor, an a-like OS, an nc-OS, and a CAAC-OS.
  • the concentration of alkali metal or alkaline earth metal is set to 1 ⁇ 10 18 atoms. / Cm 3 or less, preferably 2 ⁇ 10 16 atoms / cm 3 or less.
  • hydrogen contained in the metal oxide reacts with oxygen bonded to metal atoms to become water, so that oxygen vacancies may be formed.
  • oxygen vacancies When hydrogen enters the oxygen vacancies, electrons serving as carriers may be generated.
  • a part of hydrogen may be combined with oxygen bonded to a metal atom to generate electrons as carriers. Therefore, a transistor including a metal oxide containing hydrogen is likely to be normally on.
  • the hydrogen concentration obtained by SIMS is less than 1 ⁇ 10 20 atoms / cm 3 , preferably less than 1 ⁇ 10 19 atoms / cm 3 , more preferably 5 ⁇ 10 18 atoms / cm 3. Less than 3 , more preferably less than 1 ⁇ 10 18 atoms / cm 3 .
  • 15A and 15B are a top view and a cross-sectional view of the transistor 200A according to one embodiment of the present invention and the periphery of the transistor 200A.
  • FIG. 15A is a top view of a semiconductor device having a transistor 200A.
  • FIGS. 15B and 15C are cross-sectional views of the semiconductor device.
  • FIG. 15B is a cross-sectional view taken along the dashed-dotted line A1-A2 in FIG. 15A and also a cross-sectional view in the channel length direction of the transistor 200A.
  • FIG. 15C is a cross-sectional view taken along dashed-dotted line A3-A4 in FIG. 15A and is a cross-sectional view in the channel width direction of the transistor 200A. Note that in the top view of FIG. 15A, some elements are omitted for clarity.
  • the transistor 200 ⁇ / b> A includes an insulator 216 disposed over a substrate (not shown), a conductor 205 disposed to be embedded in the insulator 216, and the insulator 216.
  • the insulator 254 has a structure in which two layers of the insulator 254a and the insulator 254b are stacked, and the oxide 230c has a structure in which two layers of the oxide 230c1 and the oxide 230c2 are stacked. This is different from the transistor 200 of FIG. Hereinafter, differences from the transistor 200 will be described.
  • the insulator 254 includes an insulator 254a and an insulator 254b disposed on the insulator 254a.
  • the insulator 254a preferably functions as a barrier film that suppresses diffusion of impurities such as water and hydrogen from the insulator 280 side to the transistor 200A.
  • the insulator 254b preferably suppresses diffusion of oxygen in the oxide 230 to the insulator 280 side. With such a structure in which two layers are stacked, entry of hydrogen into the channel formation region of the oxide 230 can be prevented. Furthermore, release of oxygen from the channel formation region of the oxide 230 can be prevented.
  • silicon nitride formed by a sputtering method may be used as the insulator 254a
  • aluminum oxide formed by an ALD method may be used as the insulator 254b.
  • an insulating material having an excess oxygen region or an insulating material in which an excess oxygen region is easily formed is used as the insulator 254a
  • an insulator in which an excess oxygen region is easily formed in the formation film is formed as the insulator 254b.
  • a functional material silicon oxide formed by a sputtering method may be used as the insulator 254a
  • aluminum oxide formed by a sputtering method may be used as the insulator 254b.
  • the barrier film 244a be provided in contact with the upper surface of the conductor 242a and the barrier film 244b be provided in contact with the upper surface of the conductor 242b.
  • the barrier film 244a and the barrier film 244b have a function of suppressing permeation of impurities such as water and hydrogen and oxygen. Accordingly, excess oxygen in the oxide 230c and the insulator 250 can be prevented from diffusing into the conductor 242a and the conductor 242b. That is, surrounding excess oxygen can be prevented from being used for the oxidation of the conductors 242a and 242b.
  • the electrical resistance value of the conductors 242a and 242b can be prevented.
  • the electrical resistance value of the conductor can be measured using a two-terminal method or the like.
  • barrier film 244a and the barrier film 244b include metal oxides such as aluminum oxide, magnesium oxide, gallium oxide, germanium oxide, yttrium oxide, zirconium oxide, lanthanum oxide, neodymium oxide, hafnium oxide, and tantalum oxide; Silicon, silicon nitride, or the like may be used.
  • a conductive material that does not easily transmit impurities may be used for the barrier film 244a and the barrier film 244b.
  • a conductive material it is preferable to use a conductive material in which oxygen is not easily released or absorbed. Note that the barrier film 244a and the barrier film 244b may be omitted.
  • the insulator 254 is not limited to the structure in which the insulator 254a and the insulator 254b are stacked, and may be a single layer or a structure in which three layers of the insulator 254a, the insulator 254b, and the insulator 254c are stacked. It may be.
  • an insulator such as water and hydrogen and an insulating material having a function of suppressing diffusion of oxygen are used as the insulator 254a, and an excess oxygen region is provided as the insulator 254b.
  • An insulating material may be used, and an insulating material having a function of suppressing oxygen diffusion may be used as the insulator 254c.
  • excess oxygen included in the insulator 254b can be prevented from diffusing outside the insulator 254a and the insulator 254c. Therefore, excess oxygen included in the insulator 254b can be efficiently supplied to the oxide 230.
  • insulator 254 is stacked to have two or more layers
  • a combination of insulating materials used for the insulator 254 and a stacking order may be appropriately designed depending on required transistor characteristics.
  • the oxide 230c includes an oxide 230c1 and an oxide 230c2 disposed on the oxide 230c1.
  • the oxide 230c1 preferably includes at least one of metal elements included in the metal oxide used for the oxide 230b, and more preferably includes all of the metal elements. Accordingly, the density of defect states at the interface between the oxide 230b and the oxide 230c1 can be reduced.
  • the oxide 230c2 is preferably a metal oxide that suppresses diffusion or permeation of oxygen more than the oxide 230c1.
  • the oxide 230c1 and the oxide 230c2 preferably have crystallinity, and the oxide 230c2 more preferably has higher crystallinity than the oxide 230c1.
  • a CAAC-OS is preferably used as the oxide 230c1 and the oxide 230c2, and the c-axis of the crystal included in the oxide 230c1 and the oxide 230c2 is the surface on which the oxide 230c1 and the oxide 230c2 are formed or It is preferable to face a direction substantially perpendicular to the upper surface.
  • the CAAC-OS has a property that it is difficult to move oxygen in the c-axis direction. Therefore, by providing the oxide 230c2 between the oxide 230c1 and the insulator 250, oxygen included in the oxide 230c1 is prevented from diffusing into the insulator 250, and the oxygen is efficiently supplied to the oxide 230. Can be supplied automatically.
  • the atomic ratio of In in the constituent element is made smaller than the atomic ratio of In in the constituent element in the metal oxide used for the oxide 230c1, so that In is an insulator. Diffusion to the 250 side can be suppressed. Since the insulator 250 functions as a gate insulator, when In is mixed into the insulator 250 or the like, the characteristics of the transistor are deteriorated. Therefore, with the stacked structure of the oxide 230c, a highly reliable semiconductor device can be provided.
  • the insulator 280 may be provided as a two-layer structure. As illustrated in FIG. 15, in the case where the insulator 280 includes the insulator 280a and the insulator 280b disposed over the insulator 280a, the insulator 280a preferably has an excess oxygen region. Since the insulator 280a has a shorter physical distance to the channel formation region of the oxide 230 than the insulator 280b, oxygen contained in the insulator 280 can be efficiently supplied to the channel formation region of the oxide 230. Can do.
  • silicon oxide formed by a sputtering method may be used as the insulator 280a
  • silicon oxynitride formed by a CVD method may be used as the insulator 280b.
  • the insulator 280 may be provided as a single layer or a stacked structure including three or more layers.
  • an insulator 282 may be provided between the insulator 274 and the insulator 281.
  • the insulator 282 is preferably formed using an insulating film having a function of suppressing diffusion of impurities such as hydrogen and oxygen.
  • a silicon nitride film, an aluminum oxide film, or the like is preferably formed using a sputtering method or an ALD method.
  • 16A and 16B are a top view and a cross-sectional view of the transistor 200B and the periphery of the transistor 200B according to one embodiment of the present invention.
  • FIG. 16A is a top view of a semiconductor device including a transistor 200B.
  • 16B to 16D are cross-sectional views of the semiconductor device.
  • FIG. 16B is a cross-sectional view taken along dashed-dotted line A1-A2 in FIG. 16A and also a cross-sectional view in the channel length direction of the transistor 200B.
  • FIG. 16C is a cross-sectional view taken along dashed-dotted line A3-A4 in FIG. 16A and is a cross-sectional view in the channel width direction of the transistor 200B.
  • FIG. 16D is a cross-sectional view taken along dashed-dotted line A5-A6 in FIG. 16A and is a cross-sectional view in the vicinity of the region 243b functioning as the low-resistance region of the transistor 200B. Note that in the top view of FIG. 16A, some elements are omitted for clarity.
  • the transistor 200 ⁇ / b> B includes an insulator 216 disposed over a substrate (not illustrated), a conductor 205 disposed to be embedded in the insulator 216, and the insulator 216.
  • an insulator 222 disposed on the conductor 205, an insulator 224 disposed on the insulator 222, and an oxide 230 (oxide 230a, oxide 230b, Oxide 230c1, and oxide 230c2), insulator 250 disposed on oxide 230, conductor 260 (conductor 260a and conductor 260b) disposed on insulator 250, insulator An insulator 254 (insulator 25) disposed in contact with part of the top surface of 222, the side surface of the insulator 224, the side surface of the oxide 230a, the side surface of the oxide 230b, and the top surface of the oxide 230b. With a, a and the insulator 254b), the.
  • a region 243a and a region 243b are formed on the upper surface of the oxide 230b so as to be separated from each other.
  • the transistor 200B is different from the above-described transistor 200 and the like in that the conductor 242 is not provided. Hereinafter, differences from the above-described transistor 200 and the like will be described.
  • the region 243a and the region 243b are formed to face each other with the conductor 260 interposed therebetween, and the upper surface is preferably in contact with the insulator 254.
  • the side surfaces of the regions 243 a and 243 b on the conductor 260 side coincide with the side surfaces of the conductor 260, or a part of the regions 243 a and 243 b overlap with the conductor 260.
  • the region 243 (the region 243a and the region 243b) is formed. Good.
  • an element that forms oxygen vacancies or an element that combines with oxygen vacancies may be used.
  • an element typically, boron or phosphorus can be given.
  • hydrogen, carbon, nitrogen, fluorine, sulfur, chlorine, titanium, rare gas, or the like may be used.
  • rare gases include helium, neon, argon, krypton, and xenon.
  • metals such as aluminum, chromium, copper, silver, gold, platinum, tantalum, nickel, titanium, molybdenum, tungsten, hafnium, vanadium, niobium, manganese, magnesium, zirconium, beryllium, indium, ruthenium, iridium, strontium, lanthanum, etc. Any one or more metal elements selected from the elements may be added.
  • dopants boron and phosphorus are preferable as the dopant. When boron or phosphorus is used as a dopant, equipment for an amorphous silicon or low-temperature polysilicon production line can be used, so that capital investment can be suppressed. The concentration of the element may be measured using SIMS or the like.
  • an element that easily forms an oxide is preferably used as an element added to the region 243.
  • Typical examples of such elements include boron, phosphorus, aluminum, and magnesium.
  • the element added to the region 243 can take oxygen in the oxide 230 to form an oxide. As a result, many oxygen vacancies are generated in the region 243. The oxygen deficiency and hydrogen in the oxide 230 are combined with each other, so that carriers are generated and an extremely low resistance region is obtained.
  • the element added to the region 243 exists in the region 243 in a stable oxide state, it is difficult to desorb from the region 243 even if a process requiring a high temperature is performed in a subsequent process. In other words, by using an element that easily forms an oxide as an element to be added to the region 243, a region in the oxide 230 that is difficult to increase in resistance even after a high-temperature process can be formed.
  • the concentration of the element in the region 243 is preferably equal to or higher than the concentration of the element in the portion where the region 243 of the oxide 230 is not formed.
  • the amount of oxygen vacancies included in the region 243 is preferably equal to or greater than the amount of oxygen vacancies in the portion where the region 243 of the oxide 230 is not formed. Accordingly, the region 243 has a higher carrier density and lower resistance than a portion of the oxide 230 where the region 243 is not formed.
  • the conductor 240 functioning as a plug can be connected to the region 243 without providing a source electrode and a drain electrode formed of metal. it can.
  • the dopant when the dopant is added in this manner to form the region 243, the dopant is also added to the insulator 254a and the insulator 254b. That is, the oxide 230b, the insulator 254a, and the insulator 254b each include an element contained in the dopant. In addition, when the insulator 254a and the insulator 254b have excess oxygen, diffusion of excess oxygen to the outside may be suppressed by the dopant. By forming such a region 243, the on-state current of the transistor 200B can be increased, the S value (also referred to as Subthreshold Swing, SS) can be improved, and the frequency characteristics can be improved.
  • S value also referred to as Subthreshold Swing, SS
  • the region 243 is formed by adding a dopant, for example, a dummy gate is formed at a position where the oxide 230c1, the oxide 230c2, the insulator 250, and the conductor 260 are provided, and the dummy gate is used as a mask. May be added. Accordingly, in the oxide 230, the region 243 containing the above element can be formed in a region where the dummy gate is not overlapped.
  • an ion implantation method in which ionized source gas is added by mass separation an ion doping method in which ionized source gas is added without mass separation, a plasma immersion ion implantation method, or the like is used.
  • Can do When mass separation is performed, the ionic species to be added and the concentration thereof can be strictly controlled. On the other hand, when mass separation is not performed, high-concentration ions can be added in a short time.
  • an ion doping method in which atomic or molecular clusters are generated and ionized may be used. Note that the dopant may be referred to as an ion, a donor, an acceptor, an impurity, an element, or the like.
  • the oxide 230c is illustrated as a stack of the oxide 230c1 and the oxide 230c2 and the insulator 254 is illustrated as a stack of the insulator 254a and the insulator 254b in FIG. It is not a thing.
  • the oxide 230c and the insulator 254 may be a single layer or a stacked structure including three or more layers.
  • FIGS. 17A and 17B are a top view and a cross-sectional view of the transistor 200C and the periphery of the transistor 200C according to one embodiment of the present invention.
  • FIG. 17A is a top view of a semiconductor device having a transistor 200C.
  • FIGS. 17B and 17C are cross-sectional views of the semiconductor device.
  • FIG. 17B is a cross-sectional view taken along dashed-dotted line A1-A2 in FIG. 17A and also a cross-sectional view in the channel length direction of the transistor 200C.
  • FIG. 17C is a cross-sectional view taken along dashed-dotted line A3-A4 in FIG. 17A and is a cross-sectional view in the channel width direction of the transistor 200C. Note that in the top view of FIG. 17A, some elements are omitted for clarity.
  • the transistor 200C includes an insulator 216 disposed over a substrate (not shown), a conductor 205 disposed to be embedded in the insulator 216, and the insulator 216. And an insulator 222 disposed on the conductor 205, an insulator 224 disposed on the insulator 222, and an oxide 230 (oxide 230a, oxide 230b, And oxide 230c), insulator 250 disposed on oxide 230, conductor 260 (conductor 260a and conductor 260b) disposed on insulator 250, and top surface of oxide 230b.
  • the conductor 242a and the conductor 242b that are in contact with a part, a part of the top surface of the insulator 222, the side surface of the insulator 224, the side surface of the oxide 230a, the side surface of the oxide 230b, and the conductor 242a
  • An insulator 254 disposed in contact with the surface, the upper surface of the conductor 242a, the side surface of the conductor 242b, the upper surface of the conductor 242b, and part of the oxide 230c, and the insulator 273 disposed over the conductor 260 And having.
  • the insulator 273 includes the oxide 230c, the insulator 250, and part of the conductor 260 which overlap with the conductor 242, and the insulator 280 is provided over the oxide 230c, the insulator 250, and the conductor 260. This is different from the transistor 200 described above. Hereinafter, differences from the transistor 200 will be described.
  • the conductor 260 has a region overlapping with the conductor 242a with the insulator 250 interposed therebetween and a region overlapping with the conductor 242b with the insulator 250 interposed therebetween.
  • the conductor 260 can have an alignment margin. Therefore, the conductor 260 is formed in a region between the conductor 242a and the conductor 242b of the oxide 230. It is possible to reliably overlap and prevent the offset region from being formed.
  • the insulator 273 preferably has a function of suppressing diffusion of oxygen (for example, at least one of oxygen atoms, oxygen molecules, and the like) as in the case of the insulator 254 (it is difficult for oxygen to pass through).
  • the insulator 273 preferably has lower oxygen permeability than the insulator 280 or the insulator 224.
  • the insulator 273 preferably functions as a barrier insulating film that suppresses diffusion of impurities such as water and hydrogen from the insulator 280 side to the conductor 260 as in the case of the insulator 254 and the like.
  • the insulator 273 preferably has lower hydrogen permeability than the insulator 224.
  • the insulator 273 covers the conductor 260 and is in contact with the upper surface of the insulator 250, but is not limited thereto.
  • the insulator 273 may cover the conductor 260, the insulator 250, and the oxide 230c and be in contact with the insulator 254.
  • FIG. 18 illustrates an example of a semiconductor device (memory device) using a capacitor which is one embodiment of the present invention.
  • the transistor 200 is provided above the transistor 300, and the capacitor 100 is provided above the transistor 300 and the transistor 200. Note that as the transistor 200, the transistor 200 described in the above embodiment can be used.
  • the transistor 200 is a transistor in which a channel is formed in a semiconductor layer including an oxide semiconductor. Since the transistor 200 has a low off-state current, stored data can be held for a long time by using the transistor 200 for a memory device. That is, the refresh operation is not required or the frequency of the refresh operation is extremely low, so that the power consumption of the storage device can be sufficiently reduced.
  • the wiring 1001 is electrically connected to the source of the transistor 300, and the wiring 1002 is electrically connected to the drain of the transistor 300.
  • the wiring 1003 is electrically connected to one of a source and a drain of the transistor 200, the wiring 1004 is electrically connected to the first gate of the transistor 200, and the wiring 1006 is electrically connected to the second gate of the transistor 200. It is connected to the.
  • the gate of the transistor 300 and the other of the source and the drain of the transistor 200 are electrically connected to one of the electrodes of the capacitor 100, and the wiring 1005 is electrically connected to the other of the electrodes of the capacitor 100. .
  • the memory device shown in FIG. 18 can be arranged in a matrix to constitute a memory cell array.
  • the transistor 300 is provided over the substrate 311 and functions as a conductor 316 functioning as a gate electrode, an insulator 315 functioning as a gate insulator, a semiconductor region 313 including a part of the substrate 311, and a source region or a drain region. It has a low resistance region 314a and a low resistance region 314b.
  • the transistor 300 may be either a p-channel type or an n-channel type.
  • a semiconductor region 313 (a part of the substrate 311) where a channel is formed has a convex shape.
  • a conductor 316 is provided so as to cover a side surface and an upper surface of the semiconductor region 313 with an insulator 315 interposed therebetween.
  • the conductor 316 may be formed using a material that adjusts a work function.
  • Such a transistor 300 is also called a FIN-type transistor because it uses a convex portion of a semiconductor substrate.
  • an insulator functioning as a mask for forming the convex portion may be provided in contact with the upper portion of the convex portion.
  • transistor 300 illustrated in FIGS. 18A and 18B is an example and is not limited to the structure, and an appropriate transistor may be used depending on a circuit configuration or a driving method.
  • the capacitor 100 is provided above the transistor 200.
  • the capacitor 100 includes a conductor 110 that functions as a first electrode, a conductor 120 that functions as a second electrode, and an insulator 130 that functions as a dielectric.
  • the conductor 112 provided on the conductor 240 and the conductor 110 can be formed at the same time.
  • the conductor 112 functions as a plug or a wiring electrically connected to the capacitor 100, the transistor 200, or the transistor 300.
  • the conductor 112 and the conductor 110 have a single-layer structure; however, the structure is not limited thereto, and a stacked structure of two or more layers may be used.
  • a conductor having a high barrier property and a conductor having a high barrier property may be formed between a conductor having a barrier property and a conductor having a high conductivity.
  • the insulator 130 is formed of, for example, silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, aluminum oxide, aluminum oxynitride, aluminum nitride oxide, aluminum nitride, hafnium oxide, hafnium oxynitride, hafnium nitride oxide, or hafnium nitride. Or the like may be used, and may be provided as a stacked layer or a single layer.
  • the insulator 130 is preferably formed using a stacked structure of a material having a high dielectric strength such as silicon oxynitride and a high dielectric constant (high-k) material.
  • the capacitor 100 has an insulator with a high dielectric constant (high-k), so that a sufficient capacitance can be secured, and the insulator having a high dielectric strength can improve the dielectric strength, The electrostatic breakdown of the element 100 can be suppressed.
  • an insulator of a high dielectric constant (high-k) material (a material having a high relative dielectric constant), gallium oxide, hafnium oxide, zirconium oxide, an oxide including aluminum and hafnium, an oxynitride including aluminum and hafnium And oxides having silicon and hafnium, oxynitrides having silicon and hafnium, nitrides having silicon and hafnium, and the like.
  • silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, silicon oxide added with fluorine, silicon oxide added with carbon, carbon and nitrogen are used.
  • silicon oxide added, silicon oxide having pores, resin, and the like are used.
  • a wiring layer provided with an interlayer film, wiring, plugs, and the like may be provided between the structures. Further, a plurality of wiring layers can be provided depending on the design.
  • a conductor having a function as a plug or a wiring may be provided with the same reference numeral by collecting a plurality of structures.
  • the wiring and the plug electrically connected to the wiring may be integrated. That is, a part of the conductor may function as a wiring, and a part of the conductor may function as a plug.
  • an insulator 320, an insulator 322, an insulator 324, and an insulator 326 are sequentially stacked over the substrate 311 as an interlayer film.
  • the insulator 315 and the conductor 316 are provided so as to be embedded in the insulator 320.
  • the insulator 320, the insulator 322, the insulator 324, and the insulator 326 are embedded with a conductor 328 that is electrically connected to the capacitor 100 or the transistor 200, the conductor 330, and the like.
  • the conductor 328 and the conductor 330 function as a plug or a wiring.
  • the insulator that functions as an interlayer film may function as a planarizing film that covers the concave and convex shapes below the insulator.
  • the upper surface of the insulator 322 may be planarized by a planarization process using a chemical mechanical polishing (CMP) method or the like to improve planarity.
  • CMP chemical mechanical polishing
  • a wiring layer may be provided over the insulator 326 and the conductor 330.
  • an insulator 350, an insulator 352, and an insulator 354 are sequentially stacked.
  • a conductor 356 is formed in the insulator 350, the insulator 352, and the insulator 354. The conductor 356 functions as a plug or a wiring.
  • An insulator 210, an insulator 212, an insulator 214, and an insulator 216 are sequentially stacked over the insulator 354 and the conductor 356.
  • the insulator 210, the insulator 212, the insulator 214, and the insulator 216 are embedded with a conductor 218, a conductor (conductor 205) included in the transistor 200, and the like.
  • the conductor 218 functions as a plug or a wiring electrically connected to the capacitor 100 or the transistor 300.
  • an insulator 150 is provided over the conductor 120 and the insulator 130.
  • Examples of the insulator that can be used as the interlayer film include insulating oxides, nitrides, oxynitrides, nitride oxides, metal oxides, metal oxynitrides, and metal nitride oxides.
  • a parasitic capacitance generated between wirings can be reduced by using a material having a low relative dielectric constant for an insulator functioning as an interlayer film. Therefore, the material may be selected according to the function of the insulator.
  • the insulator 212, the insulator 352, the insulator 354, and the like preferably include an insulator with a low relative dielectric constant.
  • the insulator includes silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, silicon oxide to which fluorine is added, silicon oxide to which carbon is added, silicon oxide to which carbon and nitrogen are added, and silicon oxide having a hole It is preferable to have a resin or the like.
  • the insulator includes silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, silicon oxide to which fluorine is added, silicon oxide to which carbon is added, silicon oxide to which carbon and nitrogen are added, or silicon oxide having a hole And a laminated structure of resin. Since silicon oxide and silicon oxynitride are thermally stable, a laminated structure having a low thermal stability and a low relative dielectric constant can be obtained by combining with silicon.
  • the resin include polyester, polyolefin, polyamide (such as nylon and aramid), polyimide, polycarbonate, and acrylic.
  • one or both of the conductor 112 and the insulator 130 and the insulator 150 provided over the conductor 120 have a resistivity of 1.0 ⁇ 10 12 ⁇ cm or more and 1.0 ⁇ 10 15 ⁇ cm or less, preferably It is preferable that the insulator be 5.0 ⁇ 10 12 ⁇ cm or more and 1.0 ⁇ 10 14 ⁇ cm or less, more preferably 1.0 ⁇ 10 13 ⁇ cm or more and 5.0 ⁇ 10 13 ⁇ cm or less.
  • the charge accumulated between the wirings of the conductor 112, the conductor 120, and the like can be dispersed, so that the characteristic failure and electrostatic breakdown of the transistor and the memory device including the transistor due to the charge can be suppressed.
  • silicon nitride or silicon nitride oxide can be used as such an insulator.
  • the insulator 140 may be provided below the conductor 112 as an insulator having the above-described resistivity.
  • the insulator 140 is formed over the insulator 281, openings are formed in the insulator 140, the insulator 281, the insulator 274, the insulator 280, the insulator 254, and the like, and the insulator 241 is formed in the opening.
  • the conductor 240 that is electrically connected to the transistor 200, the conductor 218, or the like may be formed.
  • the insulator 140 can be formed using the same material as the insulator 130 or the insulator 150.
  • a transistor including an oxide semiconductor can be stabilized in electrical characteristics of the transistor by being surrounded by an insulator having a function of suppressing permeation of impurities such as hydrogen and oxygen. Therefore, an insulator having a function of suppressing permeation of impurities such as hydrogen and oxygen may be used for the insulator 210, the insulator 350, and the like.
  • Examples of the insulator having a function of suppressing permeation of impurities such as hydrogen and oxygen include boron, carbon, nitrogen, oxygen, fluorine, magnesium, aluminum, silicon, phosphorus, chlorine, argon, gallium, germanium, yttrium, and zirconium.
  • An insulator containing lanthanum, neodymium, hafnium, or tantalum may be used as a single layer or a stacked layer.
  • an insulator having a function of suppressing permeation of impurities such as hydrogen and oxygen aluminum oxide, magnesium oxide, gallium oxide, germanium oxide, yttrium oxide, zirconium oxide, lanthanum oxide, neodymium oxide, hafnium oxide, A metal oxide such as tantalum oxide, silicon nitride oxide, silicon nitride, or the like can be used.
  • Conductors that can be used for wiring and plugs are aluminum, chromium, copper, silver, gold, platinum, tantalum, nickel, titanium, molybdenum, tungsten, hafnium, vanadium, niobium, manganese, magnesium, zirconium, beryllium, indium
  • a material containing one or more metal elements selected from ruthenium and the like can be used.
  • a semiconductor with high electrical conductivity typified by polycrystalline silicon containing an impurity element such as phosphorus, or silicide such as nickel silicide may be used.
  • a metal material, an alloy material, or a metal nitride material formed using the above materials A conductive material such as a metal oxide material can be used as a single layer or a stacked layer. It is preferable to use a high melting point material such as tungsten or molybdenum that has both heat resistance and conductivity, and it is preferable to use tungsten. Alternatively, it is preferably formed using a low-resistance conductive material such as aluminum or copper. Wiring resistance can be lowered by using a low-resistance conductive material.
  • an insulator having an excess oxygen region may be provided in the vicinity of the oxide semiconductor.
  • an insulator having a barrier property is preferably provided between the insulator having the excess oxygen region and the conductor provided in the insulator having the excess oxygen region.
  • the insulator 241 may be provided between the insulator 280 and the insulator 281 and the conductor 240. Since the insulator 241 exists between the insulator 280 and the insulator 281 and the conductor 240, absorption of oxygen contained in the insulator 280 and the insulator 281 by the conductor 240, that is, the conductor The oxidation of 240 can be suppressed.
  • the insulator 241 it is possible to suppress excess oxygen included in the insulator 280 from being absorbed by the conductor 240. Further, with the insulator 241, diffusion of hydrogen as an impurity to the transistor 200 through the conductor 240 can be suppressed.
  • an insulating material having a function of suppressing diffusion of impurities such as water and hydrogen and oxygen is preferably used.
  • aluminum oxide or hafnium oxide is preferably used.
  • metal oxides such as magnesium oxide, gallium oxide, germanium oxide, yttrium oxide, zirconium oxide, lanthanum oxide, neodymium oxide, and tantalum oxide, silicon nitride oxide, silicon nitride, and the like can be used.
  • FIG. 19 illustrates an example of a memory device using the semiconductor device which is one embodiment of the present invention.
  • a memory device illustrated in FIG. 19 includes a transistor 400 in addition to the semiconductor device including the transistor 200, the transistor 300, and the capacitor 100 illustrated in FIG.
  • the transistor 400 can control the second gate voltage of the transistor 200.
  • the first gate and the second gate of the transistor 400 are diode-connected to the source, and the source of the transistor 400 and the second gate of the transistor 200 are connected.
  • the negative potential of the second gate of the transistor 200 is held with this structure, the voltage between the first gate and the source of the transistor 400 and the voltage between the second gate and the source are 0V.
  • the transistor 400 since the drain current when the second gate voltage and the first gate voltage are 0 V is very small, the power supply to the transistor 200 and the transistor 400 is not supplied. Negative potential can be maintained for a long time. Accordingly, the memory device including the transistor 200 and the transistor 400 can hold stored data for a long time.
  • the wiring 1001 is electrically connected to the source of the transistor 300, and the wiring 1002 is electrically connected to the drain of the transistor 300.
  • the wiring 1003 is electrically connected to one of a source and a drain of the transistor 200, the wiring 1004 is electrically connected to the first gate of the transistor 200, and the wiring 1006 is electrically connected to the second gate of the transistor 200. It is connected to the.
  • the gate of the transistor 300 and the other of the source and the drain of the transistor 200 are electrically connected to one of the electrodes of the capacitor 100, and the wiring 1005 is electrically connected to the other of the electrodes of the capacitor 100. .
  • the wiring 1007 is electrically connected to the source of the transistor 400, the wiring 1008 is electrically connected to the first gate of the transistor 400, the wiring 1009 is electrically connected to the second gate of the transistor 400, and the wiring 1010 Are electrically connected to the drain of the transistor 400.
  • the wiring 1006, the wiring 1007, the wiring 1008, and the wiring 1009 are electrically connected.
  • the memory device shown in FIG. 19 can form a memory cell array by being arranged in a matrix like the memory device shown in FIG. Note that one transistor 400 can control the second gate voltage of the plurality of transistors 200. Therefore, the transistor 400 is preferably provided in a smaller number than the transistor 200.
  • the transistor 400 is formed in the same layer as the transistor 200 and can be manufactured in parallel.
  • the transistor 400 includes a conductor 460 functioning as a first gate electrode (a conductor 460a and a conductor 460b), a conductor 405 functioning as a second gate electrode, an insulator 222 functioning as a gate insulator, The insulator 424a, the insulator 424b, and the insulator 450, the oxide 430c having a region where a channel is formed, the conductor 442a, the oxide 431a, the oxide 431b functioning as one of a source and a drain, and a source Alternatively, the conductor 442b, the oxide 432a, and the oxide 432b functioning as the other of the drains and the conductor 440 (the conductor 440a and the conductor 440b) are included.
  • the conductor 405 is formed in the same layer as the conductor 205.
  • the insulator 424a and the insulator 424b are formed in the same layer as the insulator 224.
  • the oxide 431a and the oxide 432a are formed in the same layer as the oxide 230a, and the oxide 431b and the oxide 432b are formed in the same layer as the oxide 230b.
  • the conductor 442 is formed in the same layer as the conductor 242.
  • the oxide 430c is formed in the same layer as the oxide 230c.
  • the insulator 450 is formed in the same layer as the insulator 250.
  • the conductor 460 is formed in the same layer as the conductor 260.
  • the oxide 430c can be formed by processing an oxide film to be the oxide 230c.
  • the oxide 430c functioning as an active layer of the transistor 400 oxygen vacancies are reduced and impurities such as water and hydrogen are reduced, like the oxide 230 and the like. Accordingly, the threshold voltage of the transistor 400 can be further increased, the off current can be reduced, and the drain current when the second gate voltage and the first gate voltage are 0 V can be extremely reduced.
  • a dicing line (which may be referred to as a scribe line, a dividing line, or a cutting line) provided when a plurality of semiconductor devices are taken out in a chip shape by dividing the large-area substrate into semiconductor elements will be described.
  • a dividing method for example, a groove (dicing line) for dividing a semiconductor element may first be formed on a substrate, and then cut in the dicing line to be divided (divided) into a plurality of semiconductor devices.
  • the insulator 254 and the insulator 222 are in contact with each other as illustrated in FIG. Therefore, when designing the region where the insulator 254 and the insulator 222 are in contact with each other as a dicing line, the degree of freedom in designing the dicing line can be increased.
  • the insulator 222 and the insulator 254 may be formed using the same material and the same method. By providing the insulator 222 and the insulator 254 with the same material and the same method, adhesion can be improved. For example, it is preferable to use aluminum oxide.
  • the insulator 224, the transistor 200, and the transistor 400 can be wrapped with the insulator 222 and the insulator 254. Since the insulator 222 and the insulator 254 have a function of suppressing diffusion of oxygen, hydrogen, and water, the substrate is divided for each circuit region in which the semiconductor element described in this embodiment is formed. Thus, even when processed into a plurality of chips, impurities such as water and hydrogen can be prevented from being mixed into the transistor 200 and the transistor 400 from the side surface direction of the divided substrate.
  • excess oxygen in the insulator 224 can be prevented from diffusing outside the insulator 254 and the insulator 222. Accordingly, excess oxygen in the insulator 224 is efficiently supplied to the oxide in which the channel in the transistor 200 or the transistor 400 is formed. With the oxygen, oxygen vacancies in the oxide in which a channel in the transistor 200 or the transistor 400 is formed can be reduced. Accordingly, an oxide in which a channel is formed in the transistor 200 or the transistor 400 can be an oxide semiconductor having low density of defect states and stable characteristics. That is, variation in electrical characteristics of the transistor 200 or the transistor 400 can be suppressed and reliability can be improved.
  • an OS transistor including an oxide used for a semiconductor (hereinafter sometimes referred to as an OS transistor) and a capacitor according to one embodiment of the present invention are used with reference to FIGS.
  • the storage device (hereinafter sometimes referred to as an OS memory device) is described.
  • An OS memory device is a storage device that includes at least a capacitor and an OS transistor that controls charging and discharging of the capacitor. Since the off-state current of the OS transistor is extremely small, the OS memory device has excellent retention characteristics and can function as a nonvolatile memory.
  • FIG. 20A illustrates an example of a structure of the OS memory device.
  • the memory device 1400 includes a peripheral circuit 1411 and a memory cell array 1470.
  • the peripheral circuit 1411 includes a row circuit 1420, a column circuit 1430, an output circuit 1440, and a control logic circuit 1460.
  • the column circuit 1430 includes, for example, a column decoder, a precharge circuit, a sense amplifier, a write circuit, and the like.
  • the precharge circuit has a function of precharging the wiring.
  • the sense amplifier has a function of amplifying a data signal read from the memory cell.
  • the wiring is a wiring connected to a memory cell included in the memory cell array 1470, which will be described in detail later.
  • the amplified data signal is output to the outside of the storage device 1400 through the output circuit 1440 as the data signal RDATA.
  • the row circuit 1420 includes, for example, a row decoder, a word line driver circuit, and the like, and can select a row to be accessed.
  • the storage device 1400 is supplied with a low power supply voltage (VSS), a high power supply voltage (VDD) for the peripheral circuit 1411, and a high power supply voltage (VIL) for the memory cell array 1470 as power supply voltages from the outside.
  • control signals CE, WE, RE
  • an address signal ADDR and a data signal WDATA are input to the storage device 1400 from the outside.
  • the address signal ADDR is input to the row decoder and the column decoder, and the data signal WDATA is input to the write circuit.
  • the control logic circuit 1460 processes control signals (CE, WE, RE) input from the outside to generate control signals for the row decoder and the column decoder.
  • the control signal CE is a chip enable signal
  • the control signal WE is a write enable signal
  • the control signal RE is a read enable signal.
  • the signal processed by the control logic circuit 1460 is not limited to this, and other control signals may be input as necessary.
  • the memory cell array 1470 includes a plurality of memory cells MC and a plurality of wirings arranged in a matrix. Note that the number of wirings connecting the memory cell array 1470 and the row circuit 1420 is determined by the configuration of the memory cells MC, the number of memory cells MC included in one column, and the like. The number of wirings connecting the memory cell array 1470 and the column circuit 1430 is determined by the configuration of the memory cells MC, the number of memory cells MC in one row, and the like.
  • FIG. 20A illustrates an example in which the peripheral circuit 1411 and the memory cell array 1470 are formed on the same plane, this embodiment is not limited thereto.
  • the memory cell array 1470 may be provided over part of the peripheral circuit 1411.
  • a sense amplifier may be provided so as to overlap below the memory cell array 1470.
  • FIG. 21 illustrates a configuration example of a memory cell applicable to the memory cell MC described above.
  • [DOSRAM] 21A to 21C show circuit configuration examples of DRAM memory cells.
  • a DRAM using a memory cell of 1 OS transistor 1 capacitor element type may be referred to as DOSRAM (registered trademark) (Dynamic Oxide Semiconductor Random Access Memory).
  • DOSRAM registered trademark
  • a memory cell 1471 illustrated in FIG. 21A includes a transistor M1 and a capacitor CA. Note that the transistor M1 includes a gate (sometimes referred to as a top gate) and a back gate.
  • the first terminal of the transistor M1 is connected to the first terminal of the capacitor CA, the second terminal of the transistor M1 is connected to the wiring BIL, the gate of the transistor M1 is connected to the wiring WOL, and the back gate of the transistor M1 Is connected to the wiring BGL.
  • a second terminal of the capacitor element CA is connected to the wiring CAL.
  • the wiring BIL functions as a bit line
  • the wiring WOL functions as a word line.
  • the wiring CAL functions as a wiring for applying a predetermined potential to the second terminal of the capacitor CA.
  • a low level potential is preferably applied to the wiring CAL at the time of writing and reading of data.
  • the wiring BGL functions as a wiring for applying a potential to the back gate of the transistor M1. By applying an arbitrary potential to the wiring BGL, the threshold voltage of the transistor M1 can be increased or decreased.
  • the memory cell MC is not limited to the memory cell 1471, and the circuit configuration can be changed.
  • the memory cell MC may have a structure in which the back gate of the transistor M1 is connected to the wiring WOL instead of the wiring BGL as in the memory cell 1472 illustrated in FIG.
  • the memory cell MC may be a single-gate transistor, that is, a memory cell including a transistor M1 having no back gate, like the memory cell 1473 illustrated in FIG.
  • the transistor 200 can be used as the transistor M1
  • the capacitor 100 can be used as the capacitor CA.
  • an OS transistor as the transistor M1
  • the leakage current of the transistor M1 can be extremely reduced. That is, since the written data can be held for a long time by the transistor M1, the frequency of refreshing the memory cells can be reduced. Also, the refresh operation of the memory cell can be made unnecessary.
  • leakage current is extremely small, multi-value data or analog data can be held in the memory cell 1471, the memory cell 1472, and the memory cell 1473.
  • the bit line can be shortened. As a result, the bit line capacitance is reduced, and the storage capacity of the memory cell can be reduced.
  • FIGS. 21D to 21G show circuit configuration examples of a gain cell type memory cell having two transistors and one capacitor.
  • a memory cell 1474 illustrated in FIG. 21D includes a transistor M2, a transistor M3, and a capacitor CB.
  • the transistor M2 includes a top gate (sometimes simply referred to as a gate) and a back gate.
  • NOSRAM registered trademark
  • Nonvolatile Oxide Semiconductor RAM Nonvolatile Oxide Semiconductor RAM
  • the first terminal of the transistor M2 is connected to the first terminal of the capacitor CB, the second terminal of the transistor M2 is connected to the wiring WBL, the gate of the transistor M2 is connected to the wiring WOL, and the back gate of the transistor M2 Is connected to the wiring BGL.
  • a second terminal of the capacitor CB is connected to the wiring CAL.
  • the first terminal of the transistor M3 is connected to the wiring RBL, the second terminal of the transistor M3 is connected to the wiring SL, and the gate of the transistor M3 is connected to the first terminal of the capacitor CB.
  • the wiring WBL functions as a write bit line
  • the wiring RBL functions as a read bit line
  • the wiring WOL functions as a word line.
  • the wiring CAL functions as a wiring for applying a predetermined potential to the second terminal of the capacitor CB. It is preferable to apply a low-level potential to the wiring CAL during data writing, during data holding, and during data reading.
  • the wiring BGL functions as a wiring for applying a potential to the back gate of the transistor M2. By applying an arbitrary potential to the wiring BGL, the threshold voltage of the transistor M2 can be increased or decreased.
  • the memory cell MC is not limited to the memory cell 1474, and the configuration of the circuit can be changed as appropriate.
  • the memory cell MC may have a structure in which the back gate of the transistor M2 is connected to the wiring WOL instead of the wiring BGL as in the memory cell 1475 illustrated in FIG.
  • the memory cell MC may be a memory cell including a single-gate transistor, that is, a transistor M2 having no back gate, like the memory cell 1476 illustrated in FIG.
  • the memory cell MC may have a structure in which the wiring WBL and the wiring RBL are combined into one wiring BIL as in the memory cell 1477 illustrated in FIG.
  • the transistor 200 can be used as the transistor M2
  • the transistor 300 can be used as the transistor M3
  • the capacitor 100 can be used as the capacitor CB.
  • an OS transistor as the transistor M2
  • the leakage current of the transistor M2 can be extremely reduced.
  • the written data can be held for a long time by the transistor M2, so that the frequency of refreshing the memory cell can be reduced.
  • the refresh operation of the memory cell can be made unnecessary.
  • the leakage current is very small, multi-value data or analog data can be held in the memory cell 1474. The same applies to the memory cells 1475 to 1477.
  • the transistor M3 may be a transistor having silicon in a channel formation region (hereinafter sometimes referred to as a Si transistor).
  • the conductivity type of the Si transistor may be an n-channel type or a p-channel type.
  • the Si transistor may have higher field effect mobility than the OS transistor. Therefore, a Si transistor may be used as the transistor M3 functioning as a reading transistor. Further, by using a Si transistor as the transistor M3, the transistor M2 can be provided over the transistor M3, so that the area occupied by the memory cells can be reduced and the storage device can be highly integrated.
  • the transistor M3 may be an OS transistor.
  • OS transistors are used as the transistors M2 and M3, the memory cell array 1470 can be configured using only n-type transistors.
  • FIG. 21H shows an example of a gain cell type memory cell having three transistors and one capacitor.
  • a memory cell 1478 illustrated in FIG. 21H includes the transistors M4 to M6 and the capacitor CC.
  • the capacitor element CC is provided as appropriate.
  • the memory cell 1478 is electrically connected to the wiring BIL, the wiring RWL, the wiring WWL, the wiring BGL, and the wiring GNDL.
  • the wiring GNDL is a wiring that applies a low level potential. Note that the memory cell 1478 may be electrically connected to the wiring RBL and the wiring WBL instead of the wiring BIL.
  • the transistor M4 is an OS transistor having a back gate, and the back gate is electrically connected to the wiring BGL. Note that the back gate and the gate of the transistor M4 may be electrically connected to each other. Alternatively, the transistor M4 may not have a back gate.
  • the transistor M5 and the transistor M6 may each be an n-channel Si transistor or a p-channel Si transistor.
  • the transistors M4 to M6 may be OS transistors.
  • the memory cell array 1470 can be configured using only n-type transistors.
  • the transistor 200 can be used as the transistor M4, the transistor 300 can be used as the transistor M5 and the transistor M6, and the capacitor 100 can be used as the capacitor CC.
  • the leakage current of the transistor M4 can be extremely reduced.
  • peripheral circuit 1411 the memory cell array 1470, and the like described in this embodiment are not limited to the above.
  • the arrangement or function of these circuits, wirings connected to the circuits, circuit elements, and the like may be changed, deleted, or added as necessary.
  • FIG. 5 An example of a chip 1200 on which the semiconductor device of the present invention is mounted is shown with reference to FIG.
  • a plurality of circuits (systems) are mounted on the chip 1200.
  • SoC system on chip
  • a chip 1200 includes a CPU (Central Processing Unit) 1211, a GPU (Graphics Processing Unit) 1212, one or more analog operation units 1213, one or more memory controllers 1214, one or more. Interface 1215, one or a plurality of network circuits 1216, and the like.
  • CPU Central Processing Unit
  • GPU Graphics Processing Unit
  • Interface 1215 one or a plurality of network circuits 1216, and the like.
  • the chip 1200 is provided with bumps (not shown), and is connected to a first surface of a printed circuit board (PCB) 1201 as shown in FIG.
  • a plurality of bumps 1202 are provided on the back surface of the first surface of the PCB 1201 and connected to the motherboard 1203.
  • the motherboard 1203 may be provided with storage devices such as a DRAM 1221 and a flash memory 1222.
  • storage devices such as a DRAM 1221 and a flash memory 1222.
  • the DOSRAM described in the above embodiment can be used as the DRAM 1221.
  • the NOSRAM described in the above embodiment can be used for the flash memory 1222.
  • the CPU 1211 preferably has a plurality of CPU cores.
  • the GPU 1212 preferably has a plurality of GPU cores. Further, each of the CPU 1211 and the GPU 1212 may have a memory for temporarily storing data. Alternatively, a memory common to the CPU 1211 and the GPU 1212 may be provided in the chip 1200. As the memory, the above-described NOSRAM or DOSRAM can be used.
  • the GPU 1212 is suitable for parallel calculation of a large number of data, and can be used for image processing and product-sum operation. By providing the GPU 1212 with an image processing circuit using the oxide semiconductor of the present invention or a product-sum operation circuit, image processing and product-sum operation can be executed with low power consumption.
  • the wiring between the CPU 1211 and the GPU 1212 can be shortened, data transfer from the CPU 1211 to the GPU 1212, data transfer between the memories of the CPU 1211 and the GPU 1212, After the calculation in the GPU 1212, the calculation result can be transferred from the GPU 1212 to the CPU 1211 at high speed.
  • the analog operation unit 1213 has one or both of an A / D (analog / digital) conversion circuit and a D / A (digital / analog) conversion circuit. Further, the product-sum operation circuit may be provided in the analog operation unit 1213.
  • the memory controller 1214 has a circuit that functions as a controller for the DRAM 1221 and a circuit that functions as an interface for the flash memory 1222.
  • the interface 1215 has an interface circuit with external devices such as a display device, a speaker, a microphone, a camera, and a controller.
  • the controller includes a mouse, a keyboard, a game controller, and the like.
  • USB Universal Serial Bus
  • HDMI registered trademark
  • High-Definition Multimedia Interface or the like can be used.
  • the network circuit 1216 has a network circuit such as a LAN (Local Area Network).
  • a network security circuit may be included.
  • the above circuit (system) can be formed on the chip 1200 by the same manufacturing process. Therefore, even if the number of circuits necessary for the chip 1200 increases, it is not necessary to increase the manufacturing process, and the chip 1200 can be manufactured at low cost.
  • the PCB 1201 provided with the chip 1200 having the GPU 1212, the DRAM 1221, and the motherboard 1203 provided with the flash memory 1222 can be referred to as a GPU module 1204.
  • the GPU module 1204 includes the chip 1200 using the SoC technology, the size of the GPU module 1204 can be reduced. In addition, since it is excellent in image processing, it is preferably used for portable electronic devices such as smartphones, tablet terminals, laptop PCs, and portable (carry-out) game machines.
  • a product-sum operation circuit using the GPU 1212 allows a deep neural network (DNN), a convolutional neural network (CNN), a recursive neural network (RNN), a self-encoder, a deep Boltzmann machine (DBM), a deep belief network ( DBN) or the like can be executed, so that the chip 1200 can be used as an AI chip or the GPU module 1204 can be used as an AI system module.
  • DNN deep neural network
  • CNN convolutional neural network
  • RNN recursive neural network
  • DBM deep Boltzmann machine
  • DBN deep belief network
  • the semiconductor device described in the above embodiment is, for example, a storage device of various electronic devices (for example, an information terminal, a computer, a smartphone, an electronic book terminal, a digital camera (including a video camera), a recording / playback device, a navigation system, and the like).
  • the computer includes a tablet computer, a notebook computer, a desktop computer, and a large computer such as a server system.
  • the semiconductor device described in any of the above embodiments is applied to various types of removable storage devices such as a memory card (for example, an SD card), a USB memory, and an SSD (solid state drive).
  • FIG. 23 schematically shows some configuration examples of the removable storage device.
  • the semiconductor device described in any of the above embodiments is processed into a packaged memory chip and used for various storage devices and removable memories.
  • FIG. 23A is a schematic diagram of a USB memory.
  • the USB memory 1100 includes a housing 1101, a cap 1102, a USB connector 1103, and a substrate 1104.
  • the substrate 1104 is housed in the housing 1101.
  • a memory chip 1105 and a controller chip 1106 are attached to the substrate 1104.
  • the semiconductor device described in any of the above embodiments can be incorporated in the memory chip 1105 or the like.
  • FIG. 23B is a schematic diagram of the appearance of the SD card
  • FIG. 23C is a schematic diagram of the internal structure of the SD card.
  • the SD card 1110 includes a housing 1111, a connector 1112, and a substrate 1113.
  • the substrate 1113 is housed in the housing 1111.
  • a memory chip 1114 and a controller chip 1115 are attached to the substrate 1113.
  • a wireless chip having a wireless communication function may be provided on the substrate 1113.
  • data can be read from and written to the memory chip 1114 by wireless communication between the host device and the SD card 1110.
  • the semiconductor device described in any of the above embodiments can be incorporated in the memory chip 1114 or the like.
  • FIG. 23 (D) is a schematic diagram of the external appearance of the SSD
  • FIG. 23 (E) is a schematic diagram of the internal structure of the SSD.
  • the SSD 1150 includes a housing 1151, a connector 1152, and a substrate 1153.
  • the substrate 1153 is housed in the housing 1151.
  • a memory chip 1154, a memory chip 1155, and a controller chip 1156 are attached to the substrate 1153.
  • the memory chip 1155 is a work memory of the controller chip 1156.
  • a DOSRAM chip may be used.
  • the semiconductor device described in any of the above embodiments can be incorporated in the memory chip 1154 or the like.
  • the semiconductor device can be used for a processor such as a CPU or a GPU, or a chip.
  • FIG. 24 illustrates a specific example of an electronic device including a processor such as a CPU or a GPU, or a chip according to one embodiment of the present invention.
  • the GPU or the chip according to one embodiment of the present invention can be mounted on various electronic devices.
  • electronic devices include relatively large game machines such as television devices, desktop or notebook personal computers, monitors for computers, digital signage (digital signage), and pachinko machines.
  • electronic devices including a screen, a digital camera, a digital video camera, a digital photo frame, a mobile phone, a portable game machine, a portable information terminal, a sound reproducing device, and the like can be given.
  • artificial intelligence can be mounted on the electronic device.
  • the electronic device of one embodiment of the present invention may have an antenna. By receiving a signal with an antenna, video, information, and the like can be displayed on the display unit.
  • the antenna may be used for non-contact power transmission.
  • the electronic device of one embodiment of the present invention includes a sensor (force, displacement, position, velocity, acceleration, angular velocity, rotation speed, distance, light, liquid, magnetism, temperature, chemical substance, sound, time, hardness, electric field, current, It may have a function of measuring voltage, power, radiation, flow rate, humidity, gradient, vibration, odor, or infrared).
  • the electronic device of one embodiment of the present invention can have various functions. For example, a function for displaying various information (still images, moving images, text images, etc.) on the display unit, a touch panel function, a function for displaying a calendar, date or time, a function for executing various software (programs), and wireless communication A function, a function of reading a program or data recorded on a recording medium, and the like can be provided.
  • FIG. 24 illustrates an example of an electronic device.
  • FIG. 24A illustrates a mobile phone (smart phone) which is a kind of information terminal.
  • the information terminal 5500 includes a housing 5510 and a display portion 5511. As an input interface, a touch panel is provided in the display portion 5511 and a button is provided in the housing 5510.
  • the information terminal 5500 can execute an application using artificial intelligence by applying the chip of one embodiment of the present invention.
  • an application using artificial intelligence for example, an application for recognizing a conversation and displaying the content of the conversation on the display unit 5511, a character or a figure input by the user on the touch panel provided in the display unit 5511, Examples thereof include an application displayed on the display unit 5511 and an application for performing biometric authentication such as a fingerprint and a voiceprint.
  • FIG. 24B illustrates a desktop information terminal 5300.
  • the desktop information terminal 5300 includes an information terminal main body 5301, a display 5302, and a keyboard 5303.
  • the desktop information terminal 5300 can execute an application using artificial intelligence by applying the chip of one embodiment of the present invention, similarly to the information terminal 5500 described above.
  • Examples of the application using artificial intelligence include design support software, sentence correction software, menu automatic generation software, and the like. Further, by using the desktop information terminal 5300, new artificial intelligence can be developed.
  • a smartphone and a desktop information terminal are illustrated as examples of electronic devices in FIGS. 24A and 24B, respectively.
  • information terminals other than the smartphone and the desktop information terminal may be applied. it can.
  • Examples of information terminals other than smartphones and desktop information terminals include PDAs (Personal Digital Assistants), notebook information terminals, and workstations.
  • FIG. 24C illustrates an electric refrigerator-freezer 5800 that is an example of an electrical appliance.
  • An electric refrigerator-freezer 5800 includes a housing 5801, a refrigerator compartment door 5802, a refrigerator compartment door 5803, and the like.
  • an electric refrigerator-freezer 5800 having artificial intelligence can be realized.
  • the electric refrigerator-freezer 5800 is stored in the electric refrigerator-freezer 5800, a function for automatically generating menus based on the ingredients stored in the electric refrigerator-freezer 5800, the expiration date of the ingredients, and the like. It can have a function of automatically adjusting the temperature to the food material.
  • an electric refrigerator-freezer has been described as an electrical appliance.
  • other electrical appliances include, for example, a vacuum cleaner, microwave oven, microwave oven, rice cooker, water heater, IH cooker, water server, and air conditioner. Examples include appliances, washing machines, dryers, and audiovisual equipment.
  • FIG. 24D illustrates a portable game machine 5200 that is an example of a game machine.
  • a portable game machine 5200 includes a housing 5201, a display portion 5202, a button 5203, and the like.
  • the portable game machine 5200 By applying the GPU or chip of one embodiment of the present invention to the portable game machine 5200, the portable game machine 5200 with low power consumption can be realized. Further, since heat generation from the circuit can be reduced with low power consumption, the influence of the heat generation on the circuit itself, peripheral circuits, and modules can be reduced.
  • the portable game machine 5200 having artificial intelligence can be realized.
  • expressions such as the progress of the game, the behavior of the creatures appearing in the game, and the phenomenon occurring in the game are determined by the program of the game, but by applying artificial intelligence to the portable game machine 5200
  • Expressions that are not limited to game programs are possible. For example, it is possible to express the content that the player asks, the progress of the game, the timing of the occurrence of an event in the game, the behavior of a person appearing on the game, etc. without being limited to the game program. .
  • a game player when a game that requires a plurality of players is played on the portable game machine 5200, a game player can be formed artificially by artificial intelligence. Therefore, even if one player is made a game player using artificial intelligence, Can play games.
  • FIG. 24D illustrates a portable game machine as an example of a game machine; however, a game machine to which a GPU or a chip of one embodiment of the present invention is applied is not limited thereto.
  • a game machine to which the GPU or the chip of one embodiment of the present invention is applied for example, a stationary game machine for home use, an arcade game machine installed in an entertainment facility (game center, amusement park, etc.), and a sports facility are installed. Pitching machine for batting practice.
  • the GPU or the chip of one embodiment of the present invention can be applied to an automobile that is a moving body and the vicinity of a driver's seat of the automobile.
  • FIG. 24 (E1) shows an automobile 5700 which is an example of a moving body
  • FIG. 24 (E2) is a view showing the periphery of the windshield in the interior of the automobile.
  • FIG. 24E2 illustrates a display panel 5704 attached to a pillar in addition to the display panel 5701, the display panel 5702, and the display panel 5703 attached to the dashboard.
  • Display panels 5701 to 5703 can provide various information by displaying speedometers, tachometers, travel distances, fuel gauges, gear states, air conditioner settings, and the like.
  • the display items, layout, and the like displayed on the display panel can be changed as appropriate according to the user's preference, and the design can be improved.
  • the display panels 5701 to 5703 can also be used as lighting devices.
  • the view (dead angle) blocked by the pillar can be complemented. That is, by displaying an image from an imaging device provided outside the automobile 5700, the blind spot can be compensated for and safety can be improved. Also, by displaying a video that complements the invisible part, it is possible to confirm the safety more naturally and without a sense of incongruity.
  • the display panel 5704 can also be used as a lighting device.
  • the GPU or chip of one embodiment of the present invention can be applied as a component of artificial intelligence, for example, the chip can be used in an automatic driving system of an automobile 5700. Moreover, the chip can be used in a system for performing road guidance, risk prediction, and the like.
  • the display panels 5701 to 5704 may be configured to display information such as road guidance and danger prediction.
  • the automobile is described as an example of the moving body, but the moving body is not limited to the automobile.
  • the moving object include a train, a monorail, a ship, and a flying object (helicopter, unmanned aerial vehicle (drone), airplane, rocket).
  • the chip of one embodiment of the present invention is applied to these moving objects.
  • a system using artificial intelligence can be provided.
  • the GPU or the chip of one embodiment of the present invention can be applied to a broadcasting system.
  • FIG. 24 (F) schematically shows data transmission in the broadcasting system. Specifically, FIG. 24F illustrates a route through which a radio wave (broadcast signal) transmitted from the broadcast station 5680 reaches the television receiver (TV) 5600 in each home.
  • the TV 5600 includes a receiving device (not shown), and a broadcast signal received by the antenna 5650 is transmitted to the TV 5600 through the receiving device.
  • the antenna 5650 is a UHF (Ultra High Frequency) antenna, but as the antenna 5650, a BS / 110 ° CS antenna, a CS antenna, or the like can also be applied.
  • UHF Ultra High Frequency
  • Radio wave 5675A and radio wave 5675B are broadcast signals for terrestrial broadcasting, and radio tower 5670 amplifies received radio wave 5675A and transmits radio wave 5675B.
  • the terrestrial TV broadcast can be viewed on the TV 5600 by receiving the radio wave 5675B with the antenna 5650.
  • the broadcasting system is not limited to the terrestrial broadcasting illustrated in FIG. 24F, and may be satellite broadcasting using an artificial satellite, data broadcasting using an optical line, or the like.
  • the above-described broadcasting system may be a broadcasting system using artificial intelligence by applying the chip of one embodiment of the present invention.
  • the broadcast data is transmitted from the broadcast station 5680 to the TV 5600 of each home, the broadcast data is compressed by the encoder.
  • the decoder of the receiving device included in the TV 5600 stores the broadcast data. Restoration is performed.
  • artificial intelligence for example, in motion compensated prediction, which is one of encoder compression methods, a display pattern included in a display image can be recognized.
  • intra-frame prediction using artificial intelligence can also be performed. For example, when broadcast data with a low resolution is received and the broadcast data is displayed on the TV 5600 with a high resolution, an image interpolation process such as up-conversion can be performed in the restoration of the broadcast data by the decoder.
  • the above-described broadcasting system using artificial intelligence is suitable for ultra-high definition television (UHDTV: 4K, 8K) broadcasting in which the amount of broadcast data increases.
  • a TV 5600 may be provided with a recording device having artificial intelligence.
  • a recording device having artificial intelligence By adopting such a configuration, it is possible to automatically record a program that meets the user's preference by causing the recording device to learn the user's preference using artificial intelligence.
  • the electronic device described in this embodiment the function of the electronic device, the application example of artificial intelligence, the effect, and the like can be combined with the description of other electronic devices as appropriate.
  • a transistor (hereinafter referred to as a sample 1) having a structure similar to that of the transistor 10d illustrated in FIGS. 9 and 10 was manufactured as the semiconductor device according to one embodiment of the present invention.
  • the result of observing the semiconductor device using a scanning transmission electron microscope (STEM: Scanning Transmission Electron Microscope) will be described.
  • the sample 1 includes an insulator 224 disposed on a substrate (not shown), an oxide 230b disposed on the insulator 224, and an oxide 230b. And an insulator 250 disposed on the oxide 230c, and a conductor 260 disposed on the insulator 250.
  • the sample 1 includes an oxide 230a between the insulator 224 and the oxide 230b, which is not illustrated in FIGS. 9 and 10, as in the transistor 200 illustrated in FIGS.
  • the conductor 260 is a stacked film of a conductor 260a and a conductor 260b.
  • silicon oxynitride having a thickness of 35 nm was used as the insulator 224.
  • an In—Ga—Zn oxide with a thickness of 15 nm formed using a DC sputtering method was used.
  • the film forming pressure was 0.7 Pa (measured with a Canon Anelva miniature gauge MG-2), the film forming power was 500 W, the substrate temperature was 200 ° C., and the target-substrate distance was 60 mm.
  • the oxide 230c is a laminated film.
  • the film forming pressure was 0.7 Pa (measured with a Canon Anelva miniature gauge MG-2), the film forming power was 500 W, the substrate temperature was 200 ° C., and the target-substrate distance was 60 mm.
  • silicon oxynitride having a thickness of 10 nm was used as the insulator 250. Further, titanium nitride having a thickness of 5 nm was used as the conductor 260a. Further, tungsten was used as the conductor 260b.
  • Sample 1 having the above configuration is a transistor having a channel length of 200 nm and a channel width of 60 nm. Note that in the sample 1, in addition to the above structure, the insulator 214, the insulator 216, the conductor 205, the insulator 222, the conductor 242, the insulator 254, the conductor 240, and the insulator are formed in addition to the above structure. 280, an insulator 274, an insulator 281 and the like.
  • FIG. 25 is a cross-sectional TEM image in the channel width direction in the vicinity of the channel formation region of the oxide 230.
  • FIG. 26 shows an enlarged cross-sectional TEM image of regions A to F shown in FIG.
  • the region A includes the oxide 230c in contact with the upper surface of the oxide 230b.
  • the region B includes the oxide 230c in contact with the upper end portion of the oxide 230b.
  • the region C includes the oxide 230c that is in contact with the side surface of the oxide 230b.
  • the region D includes the oxide 230 c in contact with the side surface of the insulator 224.
  • the region E includes the oxide 230 c in contact with the upper surface of the insulator 224.
  • the region F includes the oxide 230b.
  • the oxide 230c was formed with a very thin film thickness of about 2 nm to 5 nm.
  • the oxide 230c includes a layered CAAC-OS in any region.
  • an arrow shown in FIGS. 26A to 26E indicates a direction substantially perpendicular to the film of the oxide 230c, and the arrow indicates a normal direction of the layered crystal of the oxide 230c. That is, it roughly matches the c-axis direction of the CAAC-OS.
  • the CAAC-OS of the oxide 230c is arranged along the unevenness of the formation surface of the oxide 230c or the film surface of the oxide 230c.
  • the layered crystals are arranged substantially parallel to the upper surface of the insulator 224. That is, it can be seen that the CAAC-OS of the oxide 230b is arranged along the formation surface or the film surface of the oxide 230b.
  • the region F corresponding to the region 54 in FIG. 10B has the crystal structure illustrated in FIG. 10D, and the region C corresponding to the region 55 in FIG. It is estimated that it has the crystal structure shown in (E). Therefore, since the sample 1 satisfies the model of the schematic band diagram shown in FIG. 10C, it is considered that suppression of carrier transmission can be prevented.
  • the crystal structure of the metal oxide which is one embodiment of the present invention was evaluated. Specifically, high-angle scattering annular dark-field scanning transmission electron microscope (HAADF-STEM) observation of sample 2 formed with metal oxide, and energy dispersion Elemental analysis was performed using a type X-ray spectroscopy (EDX: Energy Dispersive X-ray spectroscopy).
  • HAADF-STEM high-angle scattering annular dark-field scanning transmission electron microscope
  • An In—Ga—Zn oxide with a thickness of 100 nm was formed as a metal oxide on a yttria-stabilized zirconia (YSZ) substrate by a sputtering method.
  • the DC power source was 200 W, and the substrate temperature was 300 ° C.
  • the heat treatment was performed in an atmosphere containing oxygen at a temperature of 1200 ° C. for 1 hour.
  • the HAADF-STEM image of the produced sample 2 was acquired.
  • an atomic resolution analytical electron microscope JEM-ARM200F manufactured by JEOL Ltd. was used for acquisition of the HAADF-STEM image.
  • the brightness of the point observed in the HAADF-STEM image increases in proportion to the square of the atomic number of the atom corresponding to the point. That is, the point corresponding to the atom having the larger atomic number is observed to be whiter (higher brightness).
  • the atomic number of In is the largest, then Ga and Zn are large, and O is the smallest. Therefore, the brightness of the point corresponding to In is high, and it is observed more white. Further, the luminance of the point corresponding to Ga and Zn is observed to be lower than that of In and blacker than the point corresponding to In. Further, since the brightness of the point corresponding to O is very low, it may be difficult to specify the position of O.
  • FIG. 27 A cross-sectional HAADF-STEM image of Sample 2 is shown on the right side of FIG.
  • the vertical direction of the paper is the normal direction of the metal oxide formation surface (YSZ substrate surface), and the horizontal and normal directions of the paper are parallel to the metal oxide formation surface (YSZ substrate surface). Direction.
  • the metal oxide formed in Sample 2 formed a layered structure in which an InO layer and a (Ga, Zn) O layer were stacked.
  • an energy dispersive X-ray analyzer JED-2300T manufactured by JEOL Ltd. was used as an elemental analyzer.
  • a Si drift detector was used to detect X-rays emitted from the sample.
  • the measurement result of EDX ray analysis performed on the same region as the region from which the cross-sectional HAADF-STEM image shown on the right side of FIG. 27 is obtained is shown on the left side of FIG.
  • the vertical axis indicates the distance (Distance) [nm] in the normal direction of the metal oxide formation surface (YSZ substrate surface) from the reference position (0 nm).
  • the horizontal axis represents the ratio of each element in the constituent elements (composition ratio) [atomic%].
  • the row in which the points with relatively high luminance are arranged in the left-right direction on the paper surface is the InO layer because the ratio of In is the highest.
  • the row in which the points with relatively low luminance are arranged in the left-right direction on the paper surface is a (Ga, Zn) O layer because the ratio of Ga or Zn is high.
  • In is mixed in the (Ga, Zn) O layer, because about 15 atomic% of In is detected from a row in which points with relatively low luminance are arranged in the horizontal direction of the paper. It was.
  • the operating frequency was estimated for the DOSRAM shown in the fourth embodiment.
  • the “data retention time” of DOSRAM is the time required for the amount of voltage fluctuation applied to the capacitive element included in DOSRAM to reach the fluctuation allowable voltage.
  • the “variable allowable voltage” is 0.2 V
  • the “data retention time” is the time required for the voltage applied to the capacitive element (retention capacitance 3.5 fF) to drop 0.2 V from the state after data writing. It was.
  • the data retention in the DOSRAM is 1 hour, it means that the time required for the potential applied to the capacitor element of the DOSRAM to drop by 0.2 V after data writing is 1 hour.
  • the data retention time of DOSRAM depends on the magnitude of the cutoff current of the transistor included in DOSRAM.
  • Icut drain current
  • the data retention time of the DOSRAM is the amount of charge lost from the capacitor element during the data retention (retention capacity (3.5 fF) of the capacitor element and a decrease in voltage applied to the capacitor element). (0.7 fC corresponding to the product of (0.2 V)) can be calculated by dividing by Icut. Further, by setting a target DOSRAM holding time and dividing the above-described charge amount of 0.7 fC by the holding time, a value of Icut (hereinafter referred to as Icut0) required for a transistor included in the DOSRAM is estimated. You can also. When the target retention time was 1 hour, the Icut required for the transistor was about 200 zA (200 ⁇ 10 ⁇ 21 A).
  • a transistor having the same configuration as the transistor 10d shown in FIGS. 9 and 10 (hereinafter referred to as a sample 3) was manufactured, and parameters necessary for the estimation were extracted from its electrical characteristics. .
  • the transistor 10d as the transistor M1 in FIG. 21A, the operating frequency of the DOSRAM was estimated.
  • the sample 3 includes an insulator 224 disposed on a substrate (not shown), an oxide 230b disposed on the insulator 224, and an oxide 230b. And an insulator 250 disposed on the oxide 230c, and a conductor 260 disposed on the insulator 250.
  • the sample 3 includes an oxide 230a between the insulator 224 and the oxide 230b, which is not illustrated in FIGS. 9 and 10, as in the transistor 200 illustrated in FIGS.
  • the conductor 260 is a stacked film of a conductor 260a and a conductor 260b.
  • silicon oxynitride having a thickness of 35 nm was used as the insulator 224.
  • an In—Ga—Zn oxide with a thickness of 20 nm formed using a DC sputtering method was used.
  • the film forming pressure was 0.7 Pa
  • the film forming power was 500 W
  • the substrate temperature was 200 ° C.
  • the distance between the target and the substrate was 60 mm.
  • silicon oxynitride having a thickness of 8 nm was used as the insulator 250. Further, titanium nitride having a thickness of 10 nm was used as the conductor 260a. Further, tungsten was used as the conductor 260b.
  • Sample 3 having the above-described configuration is a transistor having a channel length of 0.37 ⁇ m and a channel width of 0.24 ⁇ m. Note that the sample 3 has the same structure as the transistor 200 in addition to the insulator 214, the insulator 216, the conductor 205, the insulator 222, the conductor 242, the insulator 254, the conductor 240, and the insulator. 280, an insulator 274, an insulator 281 and the like.
  • I D -V G Measurement of the transistor 10d The I D -V G measurement was performed by sweeping the drain potential V D of the transistor to +1.08 V, the source potential V S to 0 V, and the gate potential V G from ⁇ 1.0 V to +3.3 V. Back gate voltage V BG was performed at -7.1V. Measurement temperature was performed at three levels of ⁇ 40 ° C., 27 ° C. and 85 ° C. Specifically, five inch square substrate to be measured transistors formed was carried out I D -V G measurements transistor in a state immobilized on thermo chucks set to each temperature. Three elements were measured for each measurement temperature.
  • Vsh shift voltage
  • sValue subthreshold swing of the transistor
  • the transistor 10d uses a metal oxide in a channel formation region.
  • a transistor using a metal oxide for a channel formation region has a very small leakage current in a non-conduction state as compared with a transistor using Si for a channel formation region. Therefore, in a transistor using a metal oxide in a channel formation region, it may be difficult to detect Icut by actual measurement.
  • the DOSRAM operating frequency is the reciprocal of the DOSRAM data write cycle time.
  • the data write cycle time of the DOSRAM is a parameter set by the charge time of the capacitor element included in the DOSRAM.
  • the time corresponding to 40% of the DOSRAM data write cycle time is set as the charge time of the capacitor element included in the DOSRAM.
  • DOSRAM operating frequency depends on the charging time of the capacitive element included in DOSRAM. Therefore, when estimating the DOSRAM operating frequency, first, it is necessary to know in advance the charge duration of the capacitive element of the DOSRAM. In this example, a state in which a potential of 0.52 V or more was applied to the capacitor element (retention capacitor 3.5 fF) included in the DOSRAM was defined as a “charged state” of the capacitor element. Therefore, in this embodiment, the time from the start of the DOSRAM data write operation to the time when the potential applied to the capacitor element reaches 0.52 V corresponds to the charge time of the capacitor element included in the DOSRAM.
  • Charging time of the capacitor having the DOSRAM is at DOSRAM time of data writing, depending on the size of the I D of the transistors included in the DOSRAM.
  • FIG. 29A assumes the case where data is written to the capacitor CA in FIG. 21A through the transistor M1. D represents the drain, G represents the gate, and S represents the source.
  • the source potential (voltage applied to the capacitor Cs) of the transistor Tr1 is V S.
  • a current ID flows and the capacitor Cs is charged.
  • the transistor ID measurement was performed by sweeping the gate potential Vg of the transistor to +2.97 V, the drain potential Vd to +1.08 V, and the source potential V S from 0 V to +1.2 V.
  • Back gate voltage V BG was performed at -7.1V.
  • the measurement temperature was performed at three levels of ⁇ 40 ° C., 27 ° C., and 85 ° C.
  • Equation (2) By modifying Equation (2) can represent the charging time t W of the capacitor included in the DOSRAM by the following formula (3) (see FIG. 29 (C)).
  • Equation (3) 3.5fF the Cs of the V CS + 0.52 V, by substituting the I D obtained in I D -V S measurements described above, the charging time of the capacitor having the DOSRAM t W was calculated.
  • A is a coefficient.
  • the time required for writing is assumed to be 40%. Therefore, in this embodiment, the coefficient A is set to 0.4, and the operation frequency f is calculated.
  • the operating frequency of the DOSRAM when the power supply voltage is 3.3 V and the back gate voltage is -7.1 V is shown in FIGS.
  • the horizontal axis represents temperature (° C.) and the vertical axis represents operating frequency [MHz].
  • the horizontal axis represents the reciprocal of temperature (1000 / Temperature) [K ⁇ 1 ], and the horizontal axis represents the operating frequency [MHz].
  • the operating frequency was higher as the temperature was higher.
  • the operating frequency at 200 ° C. would be 1 GHz or more by extrapolating the calculated operating frequency.
  • DOSRAM the operating frequency of DOSRAM increases as the temperature increases by using a metal oxide in the channel formation region of the transistor included in DOSRAM.
  • the temperature dependence of the carrier concentration and Hall mobility of the metal oxide was evaluated. Specifically, the Hall effect measurement is performed on the sample 4 with the metal oxide film formed at different temperatures, and the carrier concentration and Hall mobility of the metal oxide at each temperature are calculated using the results. did.
  • the Hall effect measurement uses the Hall effect in which an electromotive force appears in a direction perpendicular to both the current and the magnetic field by applying a magnetic field perpendicular to the direction of the current to a current flowing.
  • This is a method for measuring electrical characteristics such as carrier density, mobility, and resistivity.
  • Hall effect measurement using the Van der Pauw method was performed.
  • ResiTest manufactured by Toyo Corporation was used for Hall effect measurement.
  • a silicon nitride film was formed to a thickness of 400 nm on a glass substrate, and a silicon oxynitride film was formed to a thickness of 50 nm on the silicon nitride.
  • an In—Ga—Zn oxide film having a thickness of 35 nm was formed as a metal oxide to be evaluated on the silicon oxynitride by a sputtering method.
  • heat treatment was performed.
  • treatment was performed at a temperature of 450 ° C. for one hour in an atmosphere containing nitrogen, and then, a treatment at a temperature of 450 ° C. for one hour was conducted in an atmosphere containing oxygen and nitrogen.
  • the Hall effect measurement was performed on the produced sample 4 in a temperature range from 159 ° C. to 239 ° C. in steps of about 10 ° C.
  • FIG. 32A shows the transition of the carrier concentration of the metal oxide with respect to the measurement temperature.
  • the horizontal axis represents the reciprocal of the measurement temperature (1000 / Temperature) [K ⁇ 1 ], and the vertical axis represents the metal oxide carrier concentration [cm ⁇ 3 ].
  • FIG. 32B shows the transition of the Hall mobility of the metal oxide with respect to the measured temperature.
  • the horizontal axis represents the reciprocal of the measured temperature (1000 / Temperature) [K ⁇ 1 ], and the vertical axis represents the Hall mobility [cm 2 / (V ⁇ s)] of the metal oxide.
  • FIG. 32B shows that the Hall mobility of the metal oxide increases as the reciprocal of the measurement temperature is smaller (the measurement temperature is higher).

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Abstract

要約書 新規の金属酸化物を提供する。 結晶性の金属酸化物であって、金属酸化物は、第１の層と、第２の層とを、有し、第１の層は、第２ の層よりもバンドギャップが広く、 第１の層、 及び第２の層によって、 結晶格子が形成され、 金属酸 化物にキャリアを励起させた場合において、 第２の層を介してキャリアが伝送される。 また、 第１の 層は、 元素Ｍ （ＭはＡｌ、 Ｇａ、 Ｙ、 及びＳｎの中から選ばれた一または複数） と、 Ｚｎと、 を有し、 第２の層は、Ｉｎを有する。

Description

金属酸化物、及び金属酸化物を有するトランジスタ
　本発明の一態様は、金属酸化物、及び金属酸化物を有するトランジスタに関する。または、本発明の一態様は、半導体装置、半導体ウエハ、モジュール、および電子機器に関する。
　なお、本明細書等において半導体装置とは、半導体特性を利用することで機能し得る装置全般を指す。トランジスタなどの半導体素子をはじめ、半導体回路、演算装置、記憶装置は、半導体装置の一態様である。表示装置（液晶表示装置、発光表示装置など）、投影装置、照明装置、電気光学装置、蓄電装置、記憶装置、半導体回路、撮像装置、電子機器などは、半導体装置を有すると言える場合がある。
　なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の一態様は、物、方法、または、製造方法に関するものである。または、本発明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関するものである。
　酸化物半導体において、単結晶でも非晶質でもない、ＣＡＡＣ（ｃ−ａｘｉｓ　ａｌｉｇｎｅｄ　ｃｒｙｓｔａｌｌｉｎｅ）構造およびｎｃ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ）構造が見出されている（非特許文献１及び非特許文献２参照）。
　非特許文献１および非特許文献２では、ＣＡＡＣ構造を有する酸化物半導体を用いてトランジスタを作製する技術が開示されている。
　また、１９８０年代の後半には、トランジスタのチャネル形成領域として、エネルギーバンド幅の大なる層と、エネルギーバンド幅の小なる半導体の層と、が量子論的に相互作用する多層構成の技術が開示されている（特許文献１参照）。
　特許文献１では、トランジスタのチャネル形成領域に半導体層−絶縁体層−半導体層の繰り返しの多層構造からなるスーパーラティス（超格子）構造が設けられており、各層は、当該層の面がキャリアの移動方向に沿うように積層されている。
特開昭６３−９４６８０号公報
Ｓ．Ｙａｍａｚａｋｉ　ｅｔ　ａｌ．，"ＳＩＤ　Ｓｙｍｐｏｓｉｕｍ　Ｄｉｇｅｓｔ　ｏｆ　Ｔｅｃｈｎｉｃａｌ　Ｐａｐｅｒｓ"，２０１２，ｖｏｌｕｍｅ　４３，ｉｓｓｕｅ　１，ｐｐ．１８３−１８６ Ｓ．Ｙａｍａｚａｋｉ　ｅｔ　ａｌ．，"Ｊａｐａｎｅｓｅ　Ｊｏｕｒｎａｌ　ｏｆ　Ａｐｐｌｉｅｄ　Ｐｈｙｓｉｃｓ"，２０１４，ｖｏｌｕｍｅ　５３，Ｎｕｍｂｅｒ　４Ｓ，ｐｐ．０４ＥＤ１８−１−０４ＥＤ１８−１０
　本発明の一態様は、新規の金属酸化物を提供することを課題の一つとする。また、本発明の一態様は、新規のトランジスタを提供することを課題の一つとする。また、本発明の一態様は、オン電流が大きい半導体装置を提供することを課題の一つとする。また、本発明の一態様は、高い周波数特性を有する半導体装置を提供することを課題の一つとする。また、本発明の一態様は、信頼性が良好な半導体装置を提供することを課題の一つとする。また、本発明の一態様は、微細化または高集積化が可能な半導体装置を提供することを課題の一つとする。また、本発明の一態様は、良好な電気特性を有する半導体装置を提供することを課題の一つとする。
　また、本発明の一態様は、長期間においてデータの保持が可能な半導体装置を提供することを課題の一つとする。また、本発明の一態様は、情報の書き込み速度が速い半導体装置を提供することを課題の一つとする。また、本発明の一態様は、消費電力を抑えることができる半導体装置を提供することを課題の一つとする。
　なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。
　本発明の一態様は、結晶性の金属酸化物であって、結晶性の金属酸化物は、第１の層と、第２の層とを、有し、第１の層は、第２の層よりもバンドギャップが広く、第１の層、及び第２の層によって、結晶格子が形成され、結晶性の金属酸化物にキャリアを励起させた場合において、第２の層を介してキャリアが伝送される。
　また、本発明の他の一態様は、結晶性の金属酸化物であって、結晶性の金属酸化物は、第１の層と、第２の層とを、有し、第１の層は、第２の層よりもバンドギャップが広く、第１の層、及び第２の層のそれぞれは、結晶性の金属酸化物の被形成面に対して概略平行に配置され、第１の層、及び第２の層によって、結晶格子が形成され、結晶性の金属酸化物にキャリアを励起させた場合において、第２の層を介してキャリアが伝送される。
　また、本発明の他の一態様は、結晶性の金属酸化物であって、結晶性の金属酸化物は、第１の層と、第２の層とを、有し、第１の層は、第２の層よりもバンドギャップが広く、第１の層は、元素Ｍ（ＭはＡｌ、Ｇａ、Ｙ、及びＳｎの中から選ばれた一または複数）と、Ｚｎと、を有し、第２の層は、Ｉｎを有し、第１の層、及び第２の層のそれぞれは、結晶性の金属酸化物の被形成面に対して概略平行に配置され、第１の層、及び第２の層によって、結晶格子が形成され、結晶性の金属酸化物にキャリアを励起させた場合において、第２の層を介してキャリアが伝送される。
　また、本発明の他の一態様は、結晶性の金属酸化物であって、結晶性の金属酸化物は、第１の層と、第２の層とを、有し、第１の層は、第２の層よりもバンドギャップが広く、第１の層、及び第２の層のそれぞれは、結晶性の金属酸化物の被形成面に対して概略垂直に配置され、第１の層、及び第２の層によって、結晶格子が形成され、結晶性の金属酸化物にキャリアを励起させた場合において、第２の層を介してキャリアが伝送される。
　また、本発明の他の一態様は、結晶性の金属酸化物であって、結晶性の金属酸化物は、第１の層と、第２の層とを、有し、第１の層は、第２の層よりもバンドギャップが広く、第１の層は、元素Ｍ（ＭはＡｌ、Ｇａ、Ｙ、及びＳｎの中から選ばれた一または複数）と、Ｚｎと、を有し、第２の層は、Ｉｎを有し、第１の層、及び第２の層のそれぞれは、結晶性の金属酸化物の被形成面に対して概略垂直に配置され、第１の層、及び第２の層によって、結晶格子が形成され、結晶性の金属酸化物にキャリアを励起させた場合において、第２の層を介してキャリアが伝送される。
　上記結晶性の金属酸化物において、第１の層と、第２の層との間の距離は１ｎｍ以下であることが好ましい。また、上記結晶性の金属酸化物において、結晶性の金属酸化物をｃ軸方向からＴＥＭ観察した際に、結晶性の金属酸化物は、六角形の格子点を有することが好ましい。
　また、本発明の他の一態様は、結晶性の金属酸化物と、ゲート、ソース、及びドレインと、を有するトランジスタであって、結晶性の金属酸化物は、第１の層と、第２の層とを、有し、第１の層は、第２の層よりもバンドギャップが広く、第１の層、及び第２の層は、それぞれ当該トランジスタのチャネル長方向に対して概略平行に配置され、第１の層、及び第２の層によって、結晶格子が形成され、ゲートに電圧を印加し、結晶性の金属酸化物にキャリアを励起させた場合において、第２の層を介して、ソースからドレインにキャリアが伝送される。
　また、本発明の他の一態様は、結晶性の金属酸化物と、ゲート、ソース、及びドレインと、を有するトランジスタであって、結晶性の金属酸化物は、第１の層と、第２の層とを、有し、第１の層は、第２の層よりもバンドギャップが広く、第１の層、及び第２の層のそれぞれは、結晶性の金属酸化物の被形成面に対して概略平行に配置され、第１の層、及び第２の層によって、結晶格子が形成され、ゲートに電圧を印加し、結晶性の金属酸化物にキャリアを励起させた場合において、第２の層を介して、ソースからドレインにキャリアが伝送される。
　また、本発明の他の一態様は、結晶性の金属酸化物と、ゲート、ソース、及びドレインと、を有するトランジスタであって、結晶性の金属酸化物は、第１の層と、第２の層とを、有し、第１の層は、第２の層よりもバンドギャップが広く、第１の層、及び第２の層のそれぞれは、結晶性の金属酸化物の被形成面に対して概略垂直に配置され、第１の層、及び第２の層によって、結晶格子が形成され、ゲートに電圧を印加し、結晶性の金属酸化物にキャリアを励起させた場合において、第２の層を介して、ソースからドレインにキャリアが伝送される。
　また、本発明の他の一態様は、結晶性の金属酸化物と、ゲート、ソース、及びドレインと、を有するトランジスタであって、結晶性の金属酸化物は、第１の金属酸化物と、第１の金属酸化物上の第２の金属酸化物と、第２の金属酸化物上の第３の金属酸化物と、を有し、第１の金属酸化物、第２の金属酸化物、及び第３の金属酸化物は、それぞれ第１の層と、第２の層とを、有し、第１の層は、第２の層よりもバンドギャップが広く、第１の層、及び第２の層は、それぞれ当該トランジスタのチャネル長方向に対して概略平行に配置され、第１の層、及び第２の層によって、結晶格子が形成され、ゲートに電圧を印加し、結晶性の金属酸化物にキャリアを励起させた場合において、第２の層を介して、ソースからドレインにキャリアが伝送される。
　また、本発明の他の一態様は、結晶性の金属酸化物と、ゲート、ソース、及びドレインと、を有するトランジスタであって、結晶性の金属酸化物は、第１の金属酸化物と、第１の金属酸化物上の第２の金属酸化物と、第２の金属酸化物上の第３の金属酸化物と、を有し、第１の金属酸化物、第２の金属酸化物、及び第３の金属酸化物は、それぞれ第１の層と、第２の層とを、有し、第１の層は、第２の層よりもバンドギャップが広く、第２の金属酸化物が有する第１の層、及び第２の金属酸化物が有する第２の層のそれぞれは、第２の金属酸化物の被形成面に対して概略平行に配置され、第１の層、及び第２の層によって、結晶格子が形成され、ゲートに電圧を印加し、結晶性の金属酸化物にキャリアを励起させた場合において、第２の層を介して、ソースからドレインにキャリアが伝送される。
　上記トランジスタにおいて、トランジスタのチャネル幅方向において、第３の金属酸化物は、第２の金属酸化物の上面、及び側面を覆い、ゲートは、第２の金属酸化物の上面、及び側面を覆い、第２の金属酸化物の側面において、第３の金属酸化物のｃ軸方向と、第２の金属酸化物のｃ軸方向とは異なる、ことが好ましい。
　また、本発明の他の一態様は、結晶性の金属酸化物と、ゲート、ソース、及びドレインと、を有するトランジスタであって、結晶性の金属酸化物は、第１の金属酸化物と、第１の金属酸化物上の第２の金属酸化物と、第２の金属酸化物上の第３の金属酸化物と、を有し、第１の金属酸化物、第２の金属酸化物、及び第３の金属酸化物は、それぞれ第１の層と、第２の層とを、有し、第１の層は、第２の層よりもバンドギャップが広く、第２の金属酸化物が有する第１の層、及び第２の金属酸化物が有する第２の層のそれぞれは、第２の金属酸化物の被形成面に対して概略垂直に配置され、第１の層、及び第２の層によって、結晶格子が形成され、ゲートに電圧を印加し、結晶性の金属酸化物にキャリアを励起させた場合において、第２の層を介して、ソースからドレインにキャリアが伝送される。
　上記トランジスタにおいて、ゲートにおいて、第２の金属酸化物と重畳しない第１の領域の底面は、第２の金属酸化物の底面より位置が低く、ゲートにおいて、第１の領域と第２の金属酸化物を挟んで対向して位置する第２の領域の底面は、第２の金属酸化物の底面より位置が低い、ことが好ましい。
　また、上記トランジスタにおいて、第１の金属酸化物の下に、第２の金属酸化物とゲートが重なる領域の少なくとも一部に重畳して、第２のゲートを有することが好ましい。
　また、上記トランジスタにおいて、トランジスタのチャネル長、及びチャネル幅のいずれか一方または双方は、１００ｎｍ以下の領域を有することが好ましい。
　また、上記トランジスタにおいて、第１の層は、元素Ｍ（ＭはＡｌ、Ｇａ、Ｙ、及びＳｎの中から選ばれた一または複数）と、Ｚｎと、を有し、第２の層は、Ｉｎを有することが好ましい。
　本発明の一態様により、新規の金属酸化物を提供することができる。また、本発明の一態様により、新規のトランジスタを提供することができる。また、本発明の一態様により、オン電流が大きい半導体装置を提供することができる。また、本発明の一態様により、高い周波数特性を有する半導体装置を提供することができる。また、本発明の一態様により、信頼性が良好な半導体装置を提供することができる。また、本発明の一態様により、微細化または高集積化が可能な半導体装置を提供することができる。また、本発明の一態様により、良好な電気特性を有する半導体装置を提供することができる。
　また、本発明の一態様により、長期間においてデータの保持が可能な半導体装置を提供することができる。また、本発明の一態様により、情報の書き込み速度が速い半導体装置を提供することができる。また、本発明の一態様により、消費電力を抑えることができる半導体装置を提供することができる。
　なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一態様は、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の効果を抽出することが可能である。
本発明の一態様に係るトランジスタの断面図およびバンドダイアグラムを説明する図、ならびに、本発明の一態様に係る金属酸化物が有する結晶を説明する図および当該結晶の伝導帯下端のエネルギーを説明する図。 金属酸化物の結晶の層構造、および金属酸化物の原子の格子振動とキャリアの伝送を説明する図。 金属酸化物の原子の格子振動とキャリアの伝送を説明する図。 本発明の一態様に係るトランジスタの斜視図。 本発明の一態様に係るトランジスタの断面図および、本発明の一態様に係る金属酸化物が有する結晶を説明する図。 本発明の一態様に係るトランジスタの断面図。 本発明の一態様に係るトランジスタの斜視図。 本発明の一態様に係るトランジスタの断面図。 本発明の一態様に係るトランジスタの斜視図。 本発明の一態様に係るトランジスタの断面図およびバンドダイアグラムを説明する図、ならびに、本発明の一態様に係る金属酸化物が有する結晶を説明する図。 本発明の一態様に係る半導体装置の上面図および断面図。 本発明の一態様に係る半導体装置の断面図。 ＣＡＡＣ−ＯＳの断面ＴＥＭ像、ならびに平面ＴＥＭ像およびその画像解析像。 酸化物半導体の断面ＴＥＭ像および局所的なフーリエ変換像。 本発明の一態様に係る半導体装置の上面図および断面図。 本発明の一態様に係る半導体装置の上面図および断面図。 本発明の一態様に係る半導体装置の上面図および断面図。 本発明の一態様に係る記憶装置の構成を示す断面図。 本発明の一態様に係る記憶装置の構成を示す断面図。 本発明の一態様に係る記憶装置の構成例を示すブロック図、および模式図。 本発明の一態様に係る記憶装置の構成例を示す回路図。 本発明の一態様に係る半導体装置の模式図。 本発明の一態様に係る記憶装置の模式図。 本発明の一態様に係る電子機器を示す図。 本発明の実施例に係る断面ＴＥＭ像。 本発明の実施例に係る断面ＴＥＭ像。 実施例に係る試料の断面ＴＥＭ像、およびＥＤＸ線分析を説明する図。 トランジスタのＶＧ−ＩＤ特性の温度依存性を説明する図。 動作周波数の算出方法を説明する図。 動作周波数の算出結果を示す図。 動作周波数の算出結果を示す図。 本発明の一態様における酸化物半導体のキャリア濃度、およびＨａｌｌ移動度を説明する図。
　以下、実施の形態について図面を参照しながら説明する。ただし、実施の形態は多くの異なる態様で実施することが可能であり、趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。
　また、図面において、大きさ、層の厚さ、または領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。なお、図面は、理想的な例を模式的に示したものであり、図面に示す形状または値などに限定されない。例えば、実際の製造工程において、エッチングなどの処理により層やレジストマスクなどが意図せずに目減りすることがあるが、理解を容易とするため、図に反映しないことがある。また、図面において、同一部分または同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する場合がある。また、同様の機能を指す場合には、ハッチパターンを同じくし、特に符号を付さない場合がある。
　また、特に上面図（「平面図」ともいう。）や斜視図などにおいて、発明の理解を容易とするため、一部の構成要素の記載を省略する場合がある。また、一部の隠れ線などの記載を省略する場合がある。
　また、本明細書等において、第１、第２等として付される序数詞は便宜上用いるものであり、工程順または積層順を示すものではない。そのため、例えば、「第１の」を「第２の」または「第３の」などと適宜置き換えて説明することができる。また、本明細書等に記載されている序数詞と、本発明の一態様を特定するために用いられる序数詞は一致しない場合がある。
　また、本明細書等において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関係を、図面を参照して説明するために、便宜上用いている。また、構成同士の位置関係は、各構成を描写する方向に応じて適宜変化するものである。したがって、明細書で説明した語句に限定されず、状況に応じて適切に言い換えることができる。
　例えば、本明細書等において、ＸとＹとが接続されている、と明示的に記載されている場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、ＸとＹとが直接的に接続されている場合とが、本明細書等に開示されているものとする。したがって、所定の接続関係、例えば、図または文章に示された接続関係に限定されず、図または文章に示された接続関係以外のものも、図または文章に開示されているものとする。
　ここで、Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。
　また、本明細書等において、トランジスタとは、ゲートと、ドレインと、ソースとを含む少なくとも三つの端子を有する素子である。そして、ドレイン（ドレイン端子、ドレイン領域またはドレイン電極）とソース（ソース端子、ソース領域またはソース電極）の間にチャネルが形成される領域（以下、チャネル形成領域ともいう。）を有しており、チャネル形成領域を介して、ソースとドレインとの間に電流を流すことができるものである。なお、本明細書等において、チャネル形成領域とは、電流が主として流れる領域をいう。
　また、ソースやドレインの機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書等においては、ソースやドレインの用語は、入れ替えて用いることができる場合がある。
　なお、チャネル長とは、例えば、トランジスタの上面図において、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが互いに重なる領域、またはチャネル形成領域における、ソース（ソース領域またはソース電極）とドレイン（ドレイン領域またはドレイン電極）との間の距離をいう。なお、一つのトランジスタにおいて、チャネル長が全ての領域で同じ値をとるとは限らない。すなわち、一つのトランジスタのチャネル長は、一つの値に定まらない場合がある。そのため、本明細書等では、チャネル長は、チャネル形成領域における、いずれか一の値、最大値、最小値または平均値とする。
　チャネル幅とは、例えば、トランジスタの上面図において、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが互いに重なる領域、またはチャネル形成領域における、チャネル長方向を基準として垂直方向のチャネル形成領域の長さをいう。なお、一つのトランジスタにおいて、チャネル幅がすべての領域で同じ値をとるとは限らない。すなわち、一つのトランジスタのチャネル幅は、一つの値に定まらない場合がある。そのため、本明細書等では、チャネル幅は、チャネル形成領域における、いずれか一の値、最大値、最小値または平均値とする。
　なお、本明細書等において、トランジスタの構造によっては、実際にチャネルの形成される領域におけるチャネル幅（以下、「実効的なチャネル幅」ともいう。）と、トランジスタの上面図において示されるチャネル幅（以下、「見かけ上のチャネル幅」ともいう。）と、が異なる場合がある。例えば、ゲート電極が半導体の側面を覆う場合、実効的なチャネル幅が、見かけ上のチャネル幅よりも大きくなり、その影響が無視できなくなる場合がある。例えば、微細かつゲート電極が半導体の側面を覆うトランジスタでは、半導体の側面に形成されるチャネル形成領域の割合が大きくなる場合がある。その場合は、見かけ上のチャネル幅よりも、実効的なチャネル幅の方が大きくなる。
　このような場合、実効的なチャネル幅の、実測による見積もりが困難となる場合がある。例えば、設計値から実効的なチャネル幅を見積もるためには、半導体の形状が既知という仮定が必要である。したがって、半導体の形状が正確にわからない場合には、実効的なチャネル幅を正確に測定することは困難である。
　本明細書等では、単にチャネル幅と記載した場合には、見かけ上のチャネル幅を指す場合がある。または、本明細書等では、単にチャネル幅と記載した場合には、実効的なチャネル幅を指す場合がある。なお、チャネル長、チャネル幅、実効的なチャネル幅、見かけ上のチャネル幅などは、断面ＴＥＭ像などを解析することなどによって、値を決定することができる。
　なお、半導体の不純物とは、例えば、半導体を構成する主成分以外をいう。例えば、濃度が０．１原子％未満の元素は不純物と言える。不純物が含まれることにより、例えば、半導体の欠陥準位密度が高くなることや、結晶性が低下することなどが起こる場合がある。半導体が酸化物半導体である場合、半導体の特性を変化させる不純物としては、例えば、第１族元素、第２族元素、第１３族元素、第１４族元素、第１５族元素、および酸化物半導体の主成分以外の遷移金属などがあり、例えば、水素、リチウム、ナトリウム、シリコン、ホウ素、リン、炭素、窒素などがある。酸化物半導体の場合、水も不純物として機能する場合がある。また、酸化物半導体の場合、例えば不純物の混入によって酸素欠損を形成する場合がある。また、半導体がシリコンである場合、半導体の特性を変化させる不純物としては、例えば、酸素、水素を除く第１族元素、第２族元素、第１３族元素、第１５族元素などがある。
　なお、本明細書等において、酸化窒化シリコンとは、その組成として、窒素よりも酸素の含有量が多いものである。また、窒化酸化シリコンとは、その組成として、酸素よりも窒素の含有量が多いものである。
　また、本明細書等において、「絶縁体」という用語を、絶縁膜または絶縁層と言い換えることができる。また、「導電体」という用語を、導電膜または導電層と言い換えることができる。また、「半導体」という用語を、半導体膜または半導体層と言い換えることができる。
　また、本明細書等において、「平行」とは、二つの直線が−１０度以上１０度以下の角度で配置されている状態をいう。したがって、−５度以上５度以下の場合も含まれる。また、「概略平行」とは、二つの直線が−３０度以上３０度以下の角度で配置されている状態をいう。また、「垂直」とは、二つの直線が８０度以上１００度以下の角度で配置されている状態をいう。したがって、８５度以上９５度以下の場合も含まれる。また、「概略垂直」とは、二つの直線が６０度以上１２０度以下の角度で配置されている状態をいう。
　なお、本明細書等において、バリア膜とは、水、水素などの不純物および酸素の透過を抑制する機能を有する膜のことであり、当該バリア膜が導電性を有する場合は、導電性バリア膜と呼ぶことがある。
　本明細書等において、金属酸化物（ｍｅｔａｌ　ｏｘｉｄｅ）とは、広い意味での金属の酸化物である。金属酸化物は、酸化物絶縁体、酸化物導電体（透明酸化物導電体を含む。）、酸化物半導体（Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒまたは単にＯＳともいう。）などに分類される。例えば、トランジスタの半導体層に金属酸化物を用いた場合、当該金属酸化物を酸化物半導体と呼称する場合がある。つまり、ＯＳトランジスタと記載する場合においては、酸化物または酸化物半導体を有するトランジスタと換言することができる。
　また、本明細書等において、ノーマリーオフとは、ゲートに電位を印加しない、またはゲートに接地電位を与えたときに、トランジスタに流れるチャネル幅１μｍあたりの電流が、室温において１×１０−２０Ａ以下、８５℃において１×１０−１８Ａ以下、または１２５℃において１×１０−１６Ａ以下であることをいう。
（実施の形態１）
　本実施の形態では、本発明の一態様である金属酸化物、および当該金属酸化物を有するトランジスタついて、図１乃至図１０を用いて説明する。
＜トランジスタの構成例＞
　図１（Ａ）は、本発明の一態様に係るトランジスタ１０のチャネル長方向の断面図である。
　図１（Ａ）に示すように、トランジスタ１０は、基板（図示せず。）の上に配置された酸化物２３０と、酸化物２３０の上に配置された絶縁体２５０と、絶縁体２５０の上に配置された導電体２６０と、を有する。また、酸化物２３０は、トランジスタ１０のチャネルが形成される領域（以下、チャネル形成領域ともいう。）として機能する領域２３４と、ソース領域またはドレイン領域として機能する領域２３１（領域２３１ａ、および領域２３１ｂ）と、を有する。絶縁体２５０は、ゲート絶縁膜として機能する。また、導電体２６０は、ゲート電極として機能する。
　また、図１（Ｂ）は、図１（Ａ）に示すトランジスタにおいて、Ｘ１−Ｘ２で示す一点鎖線上におけるバンドダイアグラムのモデルである。図１（Ｂ）では、ｋ空間を無視している。なお、図１（Ｂ）には、ゲートとソースとの間に電圧を印加しない状態を示す。導電体２６０に位置する実線は、導電体２６０のフェルミ面の位置を示す。また、絶縁体２５０に位置する実線は、絶縁体２５０の伝導帯下端の位置を示す。また、酸化物２３０に位置する実線は、酸化物２３０の伝導帯下端の位置を示す。
　トランジスタ１０は、ゲートに印加する電位によって、チャネル部の抵抗を制御することができる。すなわち、ゲートに印加する電位によって、ソースとドレインとの間の導通（トランジスタがオン状態）・非導通（トランジスタがオフ状態）を制御することができる。
　トランジスタ１０は、チャネル形成領域を含む酸化物２３０に、半導体として機能する金属酸化物（以下、酸化物半導体ともいう。）を用いることが好ましい。酸化物半導体は、シリコンなどからなる半導体と比較して、トランジスタのスイッチング特性が良好で、極めて小さいオフ電流が得られるため、好ましい。
　また、チャネル形成領域に酸化物半導体を用いたトランジスタは、非導通状態において極めてリーク電流（オフ電流）が小さいため、低消費電力の半導体装置を提供できる。また、酸化物半導体は、スパッタリング法などを用いて成膜できるため、高集積型の半導体装置を構成するトランジスタに用いることができる。
　また、酸化物半導体を用いたトランジスタは、酸化物半導体中のチャネル形成領域に不純物および酸素欠損が存在すると、電気特性が変動しやすく、信頼性が悪くなる場合がある。また、酸化物半導体中のチャネル形成領域に酸素欠損が含まれていると、トランジスタはノーマリーオン特性となりやすい。したがって、チャネル形成領域中の酸素欠損はできる限り低減されていることが好ましい。例えば、絶縁体２５０などを介して酸化物２３０に酸素を供給し、酸素欠損を補填すればよい。これにより、電気特性の変動を抑制し、安定した電気特性を有するとともに、信頼性を向上させたトランジスタを提供することができる。
　また、酸化物２３０には、キャリア密度の低い金属酸化物を用いることが好ましい。高純度真性または実質的に高純度真性である金属酸化物は、キャリア発生源が少ないため、キャリア密度を低くすることができる。また、高純度真性または実質的に高純度真性である金属酸化物は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。
　例えば、酸化物２３０として、Ｉｎ−Ｍ−Ｚｎ酸化物（元素Ｍは、アルミニウム、ガリウム、イットリウム、錫、銅、バナジウム、ベリリウム、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウムなどから選ばれた一種、または複数種）等の金属酸化物を用いるとよい。特に、元素Ｍは、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、イットリウム（Ｙ）、または錫（Ｓｎ）を用いるとよい。また、酸化物２３０として、Ｉｎ−Ｇａ酸化物、Ｉｎ−Ｚｎ酸化物を用いてもよい。
　また、酸化物２３０上に接するように、ソース電極やドレイン電極として機能する導電膜を設けてもよい。このとき、当該導電膜に含まれる元素が、酸化物２３０の酸素を吸収する機能を有する場合、酸化物２３０と当該導電膜の間、または酸化物２３０の表面近傍に、部分的に低抵抗領域が形成される場合がある。この場合、当該低抵抗領域には、酸素欠損に入り込んだ不純物（水素、窒素、金属元素等）がドナーとして機能し、キャリア密度が増加する場合がある。また、当該低抵抗領域の少なくとも一部は、ソース領域またはドレイン領域として機能する領域２３１に含まれる。
　酸化物半導体（金属酸化物）は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体と、に分けられる。非単結晶酸化物半導体としては、例えば、ＣＡＡＣ−ＯＳ（ｃ−ａｘｉｓ　ａｌｉｇｎｅｄ　ｃｒｙｓｔａｌｌｉｎｅ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物半導体、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、擬似非晶質酸化物半導体（ａ−ｌｉｋｅ　ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）および非晶質酸化物半導体などがある。
　トランジスタのチャネル形成領域には、当該トランジスタのオン電流が高くなる金属酸化物を用いることが好ましい。当該トランジスタのオン電流を高くするには、当該トランジスタに用いる金属酸化物の移動度を高くするとよい。金属酸化物の移動度を高くするには、キャリアの伝送を向上させる、または、キャリアの伝送に影響を与える散乱源を低減する必要がある。
　そこで、チャネル形成領域を含む酸化物２３０に、結晶性の金属酸化物を用いることが好ましい。また、金属酸化物が有する結晶は、第１の層と、第２の層とを有し、当該第１の層、および当該第２の層が交互に積層された結晶構造であることが好ましい。また、当該第１の層は、当該第２の層よりもバンドギャップが広いことが好ましい。なお、本明細書等では、第１の層は、第２の層よりもバンドギャップが広いことを、第１の層はワイドギャップを有する、と表記する場合がある。また、第２の層は、第１の層よりもバンドギャップが狭いことを、第２の層はナローギャップを有する、と表現する場合がある。つまり、結晶性の金属酸化物は、ナローギャップを有する第２の層が、ワイドギャップを有する第１の層に挟まれた結晶を有することが好ましい。
　酸化物２３０が有する第１の層と第２の層は、それぞれ、トランジスタ１０のチャネル長方向に対して概略平行に配置される。また、酸化物２３０が有する第１の層と第２の層の伸長方向が、それぞれ、トランジスタ１０のチャネル長方向に対して概略平行である、ということもできる。また、酸化物２３０が有する第１の層と第２の層のそれぞれは、酸化物２３０の被形成面に対して概略平行に配置されることが好ましい。
　結晶性の金属酸化物として、例えば、単結晶酸化物半導体、ＣＡＡＣ−ＯＳが挙げられる。結晶性の金属酸化物は、キャリアの伝送を向上させることができる。したがって、当該金属酸化物の移動度が高くなり、当該金属酸化物を用いたトランジスタのオン電流が高くなり、当該トランジスタの電気特性を向上させることができる。
［キャリア伝送モデル］
　以下では、結晶性の金属酸化物におけるキャリア伝送モデルについて、説明する。ここでは、結晶性の金属酸化物の例として、ＣＡＡＣ−ＯＳを挙げる。また、当該金属酸化物は、インジウム、元素Ｍ、亜鉛、および酸素から構成された金属酸化物（Ｉｎ−Ｍ−Ｚｎ酸化物ともいう。）とする。
　ＣＡＡＣ−ＯＳは、ｃ軸配向性を有し、かつａ−ｂ面方向において複数のナノ結晶（最大径が１０ｎｍ未満である結晶領域）が連結し、歪みを有した結晶構造となっている。なお、歪みとは、複数のナノ結晶が連結する領域において、格子配列の揃った領域と、別の格子配列の揃った領域と、の間で格子配列の向きが変化している箇所を指す。
　ＣＡＡＣ−ＯＳをｃ軸方向から見た場合、ナノ結晶は、六角形を基本とするが、正六角形状とは限らず、非正六角形状である場合がある。また、歪みにおいて、五角形、および七角形などの格子配列を有する場合がある。なお、ＣＡＡＣ−ＯＳにおいて、歪み近傍においても、明確な結晶粒界（グレインバウンダリーともいう。）を確認することは難しい。すなわち、格子配列の歪みによって、結晶粒界の形成が抑制されていることがわかる。これは、ＣＡＡＣ−ＯＳが、ａ−ｂ面方向において酸素原子の配列が稠密でないことや、金属元素が置換することで原子間の結合距離が変化することなどによって、歪みを許容することができるためである。
　なお、結晶性の金属酸化物における六角形状は、当該金属酸化物のｃ軸方向からの透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ　Ｅｌｅｃｔｒｏｎ　Ｍｉｃｒｏｓｃｏｐｅ）による観察像で、確認することができる。
　図１（Ａ）に示す酸化物２３０の領域５１の拡大図を、図１（Ｃ）に示す。ここで、酸化物２３０は、ＣＡＡＣ構造を有するＩｎ−Ｍ−Ｚｎ酸化物とする。また、元素Ｍは、Ｇａとし、酸化物２３０の組成は、Ｉｎ：Ｍ：Ｚｎ＝１：１：１［原子数比］とする。また、図１（Ｃ）において、ＣＡＡＣ構造を有するＩｎ−Ｍ−Ｚｎ酸化物のｃ軸（ｃ−ａｘｉｓ）方向は、紙面の上下方向であり、ａ−ｂ面方向は、紙面の左右方向および法線方向である。なお、図１（Ｃ）では、酸化物２３０として、組成がＩｎ：Ｍ：Ｚｎ＝１：１：１［原子数比］の、ＣＡＡＣ構造を有するＩｎ−Ｍ−Ｚｎ酸化物を示したが、これに限られない。酸化物２３０は、結晶性の金属酸化物であればよく、例えば、組成式がＩｎ（１＋α）Ｍ（１−α）Ｏ３（ＺｎＯ）ｍ（αは０以上１以下の実数、ｍは０以上の実数）で表され、ＣＡＡＣ構造または単結晶構造を有するＩｎ−Ｍ−Ｚｎ酸化物でもよい。
　図１（Ｃ）に示すように、ＣＡＡＣ構造を有するＩｎ−Ｍ−Ｚｎ酸化物は、インジウム、および酸素を有する層（以下、ＩｎＯ層）と、元素Ｍ、亜鉛、および酸素を有する層（以下、（Ｍ，Ｚｎ）Ｏ層）とが積層した、層状の結晶構造（層状結晶、層状構造ともいう。）を有する傾向がある。なお、本明細書等では、（Ｍ，Ｚｎ）Ｏ層は、ＩｎＯ層と、当該ＩｎＯ層とｃ軸方向に隣り合うＩｎＯ層との間に位置し、元素Ｍ、亜鉛、および酸素を有する層のことを指す。また、インジウムと、元素Ｍおよび亜鉛と、は、互いに置換可能であるため、インジウムの一部が、（Ｍ，Ｚｎ）Ｏ層に含まれている場合がある。また、元素Ｍの一部、または亜鉛の一部が、ＩｎＯ層に含まれている場合がある。
　なお、本明細書等では、第１の層、および第２の層が交互に積層された構造を結晶構造とし、当該結晶構造の単位胞を、ある空間群で表すことができる場合、当該積層された構造を、結晶格子と呼ぶ場合がある。例えば、ＣＡＡＣ構造を有するＩｎ−Ｍ−Ｚｎ酸化物の場合、第１の層は（Ｍ，Ｚｎ）Ｏ層であり、第２の層はＩｎＯ層である。また、結晶格子は、２の層で形成されなくてもよく、３以上の層で形成されていてもよい。
　また、第１の層と、第２の層との間の距離が大きくなるほど、第１の層と、第２の層との相互作用が弱くなり、結晶格子は構造的に不安定となる。よって、当該距離は、結晶格子を構成する原子間の距離に近いことが好ましい。例えば、第１の層と、第２の層との間の距離は、１ｎｍ以下が好ましく、０．７ｎｍ以下がより好ましく、０．５ｎｍ以下がさらに好ましい。こうすることで、第１の層、および第２の層によって形成される結晶格子が構造的に安定になる。
　また、図１（Ｃ）に示すように、ＣＡＡＣ−ＯＳが有する結晶のｃ軸は、酸化物２３０の被形成面または膜表面に対する法線方向に配向する。したがって、トランジスタ１０の断面図において、ＣＡＡＣ−ＯＳが有する結晶のｃ軸の向きは、紙面の上下方向となる。また、ＣＡＡＣ−ＯＳが有する結晶のａ−ｂ面は、酸化物２３０の被形成面または膜表面と概略平行となる。つまり、ＩｎＯ層、および（Ｍ，Ｚｎ）Ｏ層のそれぞれは、酸化物２３０の被形成面に対して概略平行に配置される。したがって、ＣＡＡＣ−ＯＳが有する結晶のａ−ｂ面は、紙面の左右方向、および、紙面の法線方向に平行となる。
　ここで、図１（Ｂ）に示すバンドダイアグラムのモデルにおける、酸化物２３０の伝導帯下端の領域５２の拡大図を、図１（Ｄ）に示す。図１（Ｄ）では、ｋ空間を無視している。なお、領域５２は、実空間における領域５１に相当する。
　ＩｎＯ層と、（Ｍ，Ｚｎ）Ｏ層と、は、各層に含まれる構成元素の割合が異なる。よって、ＩｎＯ層と、（Ｍ，Ｚｎ）Ｏ層とは、バンドギャップが異なる。または、ＩｎＯ層と、（Ｍ，Ｚｎ）Ｏ層とは、電子親和力が異なる。または、ＩｎＯ層と、（Ｍ，Ｚｎ）Ｏ層と、は、真空準位のエネルギーと伝導帯下端のエネルギーＥｃとの差が異なる。
　ガリウムの酸化物は、インジウムの酸化物と比べて、バンドギャップが大きいことが知られている。よって、元素ＭがＧａである場合、（Ｍ，Ｚｎ）Ｏ層のバンドギャップは、ＩｎＯ層のバンドギャップよりも大きいと推定される。また、（Ｍ，Ｚｎ）Ｏ層の電子親和力は、ＩｎＯ層の電子親和力よりも小さいと推定される。換言すると、ＩｎＯ層において、真空準位のエネルギーと伝導帯下端のエネルギーとの差は、（Ｍ，Ｚｎ）Ｏ層における、真空準位のエネルギーと伝導帯下端のエネルギーとの差よりも大きいと推定される。したがって、ＩｎＯ層の伝導帯下端は、（Ｍ，Ｚｎ）Ｏ層の伝導帯下端よりも、低い位置に位置していると推定される。なお、（Ｍ，Ｚｎ）Ｏ層は、ＩｎＯ層よりもバンドギャップが大きいことから、（Ｍ，Ｚｎ）Ｏ層は、ワイドギャップを有する、と表現する場合がある。また、ＩｎＯ層は、（Ｍ，Ｚｎ）Ｏ層よりもバンドギャップが小さいことから、ＩｎＯ層は、ナローギャップを有する、と表現する場合がある。
　また、ＩｎＯ層と、（Ｍ，Ｚｎ）Ｏ層とは、結晶格子を形成しているため、ＩｎＯ層の伝導帯下端と、（Ｍ，Ｚｎ）Ｏ層の伝導帯下端とは、ＩｎＯ層と（Ｍ，Ｚｎ）Ｏ層との境界において、連続的に変化していると推測される。したがって、図１（Ｄ）に示すように、酸化物２３０の伝導帯下端は、ＩｎＯ層の伝導帯下端と、（Ｍ，Ｚｎ）Ｏ層の伝導帯下端とが、繰り返し現れる準位であると推測される。よって、図１（Ｄ）に示すバンドダイアグラムにおいて、（Ｍ，Ｚｎ）Ｏ層の伝導帯下端近傍は凸部となり、ＩｎＯ層の伝導帯下端近傍は凹部となる。なお、ＩｎＯ層、および（Ｍ，Ｚｎ）Ｏ層は、ａ−ｂ面方向に形成されているので、ａ−ｂ面方向の伝導帯下端は、一定となる。したがって、キャリアは、伝導帯下端がより低いＩｎＯ層のａ−ｂ面方向に沿って、伝送されやすい。
　ソースから注入されたキャリアは、ワイドギャップを有する（Ｍ，Ｚｎ）Ｏ層に挟まれている、ナローギャップを有するＩｎＯ層に集中する。さらに、図１（Ｃ）および図１（Ｄ）における、キャリアの伝送方向、つまり、ソースからドレインへの方向は、ＩｎＯ層のａ−ｂ面方向（紙面の左右方向、および、紙面の法線方向）と概略一致する。以上から、主なキャリアの伝送経路は、ＩｎＯ層となる。つまり、結晶性の金属酸化物にキャリアを励起させた場合において、ＩｎＯ層を介して、キャリアは伝送される。
　なお、キャリアは、チャネル形成領域を介して、ソースからドレインに流れる。キャリアの伝送速度を高めるには、キャリアがチャネル長方向に流れやすいチャネル形成領域を設けるとよい。また、上記のように、Ｉｎ−Ｍ−Ｚｎ酸化物が有する結晶において、キャリアはａ−ｂ面方向に流れやすい。そこで、Ｉｎ−Ｍ−Ｚｎ酸化物が有する結晶のａ−ｂ面をキャリアの流れる方向に揃えることが好ましい。
　また、層状構造は、酸化物２３０が有する領域２３１にも延在していることが好ましい。こうすることで、チャネル形成領域を介した、領域２３１ａと、領域２３１ｂと、の間のキャリアの伝送を容易にすることができる。
　量子化されて、ａ−ｂ面方向に電子が動くと推定される。ＩｎＯ層に含まれる電子は、（Ｍ，Ｚｎ）Ｏ層で遮断され、格子散乱が無いため、当該電子は、ＩｎＯ層のａ−ｂ面方向に動きやすい。つまり、ａ−ｂ面方向の移動度は、ｃ軸方向と比べて、高いと推定される。
　ＣＡＡＣ−ＯＳは結晶性の高い金属酸化物である。一方、ＣＡＡＣ−ＯＳは、明確な結晶粒界を確認することが難しいため、結晶粒界に起因するトラップ準位密度が低い伝導帯下端が、ａ−ｂ面方向にわたって広がっている（本明細書等では、大準位化している、ともいう。）と推測される。よって、電子移動度の低下が起こりにくいといえる。また、金属酸化物の結晶性は不純物の混入や欠陥の生成などによって低下する場合があるため、ＣＡＡＣ−ＯＳは不純物や欠陥（酸素欠損など）の少ない金属酸化物ともいえる。したがって、ＣＡＡＣ−ＯＳを有する金属酸化物は、物理的性質が安定する。そのため、ＣＡＡＣ−ＯＳを有する金属酸化物は熱に強く、信頼性が高い。
　また、金属酸化物は、温度が高いほど、移動度が高くなる傾向がある。これは、格子散乱によるものと推測される。熱による原子の格子振動およびキャリアの伝送について、図２および図３を用いて説明する。
　図２（Ａ）は、ＣＡＡＣ構造を有するＩｎ−Ｍ−Ｚｎ酸化物の結晶構造である。図２（Ａ）において、Ｗ＿（Ｍ，Ｚｎ）Ｏは、（Ｍ，Ｚｎ）Ｏ層のｃ軸方向の厚さを示す。また、Ｗ＿（Ｍ，Ｚｎ）Ｏは、図１（Ｄ）に示すバンドダイアグラムにおける、（Ｍ，Ｚｎ）Ｏ層の伝導帯下端の凸部の幅ということもできる。Ｗ＿ＩｎＯは、ＩｎＯ層のｃ軸方向の厚さを示す。また、Ｗ＿ＩｎＯは、図１（Ｄ）に示すバンドダイアグラムにおける、ＩｎＯ層の伝導帯下端の凹部の幅ということもできる。
　また、図２（Ｂ）に示すＷａ＿（Ｍ，Ｚｎ）Ｏは、温度Ｔが基準となる温度（例えば、室温（Ｒ．Ｔ．））とほぼ同じである場合における、（Ｍ，Ｚｎ）Ｏ層のｃ軸方向の厚さを示し、図２（Ｂ）に示すＷａ＿ＩｎＯは、温度Ｔが基準となる温度（例えば、室温（Ｒ．Ｔ．））とほぼ同じである場合における、ＩｎＯ層のｃ軸方向の厚さを示す。また、図２（Ｃ）に示すＷｂ＿（Ｍ，Ｚｎ）Ｏは、温度Ｔが基準となる温度（例えば、室温（Ｒ．Ｔ．））よりも高い温度である場合における、（Ｍ，Ｚｎ）Ｏ層のｃ軸方向の厚さを示し、図２（Ｃ）に示すＷｂ＿ＩｎＯは、温度Ｔが基準となる温度（例えば、室温（Ｒ．Ｔ．））よりも高い温度である場合における、ＩｎＯ層のｃ軸方向の厚さを示す。また、図２（Ｂ）および図２（Ｃ）において、図の右側に示す波線は、キャリアがＩｎＯ層を伝送する様子を示す。
　熱による原子の格子振動は、原子の質量数が大きいほど、小さくなる。金属酸化物が、Ｉｎ−Ｇａ−Ｚｎ酸化物である場合、原子の質量数は、Ｉｎが一番大きく、次いでＧａおよびＺｎが大きく、Ｏが一番小さい。よって、ＧａおよびＺｎは、Ｉｎよりも、熱による格子振動が大きい。このことから、温度が高くなると、ＩｎＯ層と比べて、（Ｇａ，Ｚｎ）Ｏ層を構成する原子の振動が大きくなる。また、（Ｇａ，Ｚｎ）Ｏ層内の原子の結合と比べて、ＩｎＯ層と（Ｇａ，Ｚｎ）Ｏ層との間の原子の結合は弱いため、ＧａおよびＺｎの、ｃ軸方向の格子振動は、ａ−ｂ面方向の格子振動よりも大きい。以上より、Ｗｂ＿（Ｇａ，Ｚｎ）は、Ｗａ＿（Ｇａ，Ｚｎ）Ｏよりも大きくなる（図２（Ｃ）参照。）。なお、層状結晶のｃ軸方向の格子定数が温度によって変化しないと仮定すると、Ｗｂ＿（Ｇａ，Ｚｎ）Ｏ層が大きくなることで、Ｗｂ＿ＩｎＯは、相対的に小さくなる（図２（Ｃ）参照。）。つまり、温度が高くなるほど、ＩｎＯ層のｃ軸方向の厚さは小さくなる。
　図３（Ａ）乃至図３（Ｃ）は、図２（Ａ）に示す結晶構造における、バンドダイアグラムと、キャリアがＩｎＯ層を伝送する様子を模式的に示した図である。図３（Ａ）乃至図３（Ｃ）において、紙面奥行側がソース（ｓｏｕｒｃｅ）に、紙面手前側がドレイン（ｄｒａｉｎ）に対応し、紙面の左右方向がＣＡＡＣ−ＯＳのｃ軸（ｃ−ａｘｉｓ）方向に対応し、図中の波状の曲面はＣＡＡＣ−ＯＳの伝導帯下端を示す。また、図３（Ａ）乃至図３（Ｃ）において、黒丸はキャリア（例えば、電子）を示し、点線はキャリアの模式的な軌跡を示す。
　図３（Ａ）は基準となる温度（例えば、室温（Ｒ．Ｔ．））とほぼ同じ温度Ｔａのモデルを示しており、Ｗａ＿（Ｍ，Ｚｎ）Ｏは（Ｍ，Ｚｎ）Ｏ層の伝導帯下端の凸部の幅であり、Ｗａ＿ＩｎＯはＩｎＯ層の伝導帯下端の凹部の幅である。また、図３（Ｂ）は基準となる温度（例えば、室温（Ｒ．Ｔ．））より高い温度Ｔｂのモデルを示しており、Ｗｂ＿（Ｍ，Ｚｎ）Ｏは（Ｍ，Ｚｎ）Ｏ層の伝導帯下端の凸部の幅であり、Ｗｂ＿ＩｎＯはＩｎＯ層の伝導帯下端の凹部の幅である。また、図３（Ｃ）は温度Ｔｂより高い温度Ｔｃのモデルを示しており、Ｗｃ＿（Ｍ，Ｚｎ）Ｏは（Ｍ，Ｚｎ）Ｏ層の伝導帯下端の凸部の幅であり、Ｗｃ＿ＩｎＯはＩｎＯ層の伝導帯下端の凹部の幅である。
　上述したように、温度が高くなると、ＩｎＯ層と比べて、（Ｇａ，Ｚｎ）Ｏ層を構成する原子の振動が大きくなる。また、（Ｇａ，Ｚｎ）Ｏ層内の原子の結合と比べて、ＩｎＯ層と（Ｇａ，Ｚｎ）Ｏ層との間の結合は弱いため、ＧａおよびＺｎの、ｃ軸方向の格子振動は、ａ−ｂ面方向の格子振動よりも大きい。以上より、図３（Ａ）乃至（Ｃ）に示すように、Ｗｃ＿（Ｇａ，Ｚｎ）Ｏ＞Ｗｂ＿（Ｇａ，Ｚｎ）Ｏ＞Ｗａ＿（Ｇａ，Ｚｎ）Ｏ、となる。なお、層状結晶のｃ軸方向の格子定数が温度によって変化しないと仮定すると、Ｗ＿（Ｇａ，Ｚｎ）Ｏが大きくなることで、Ｗ＿ＩｎＯは、相対的に小さくなる。よって、図３（Ａ）乃至（Ｃ）に示すように、Ｗａ＿ＩｎＯ＞Ｗｂ＿ＩｎＯ＞Ｗｃ＿ＩｎＯ、となる。つまり、温度が高くなるほど、バンドダイアグラム上のＩｎＯ層のｃ軸方向の厚さは小さくなる。
　上記のように、キャリアの主な伝送経路は、ＩｎＯ層である。温度が高くなるほど、バンドダイアグラム上のＩｎＯ層のｃ軸方向の厚さが小さくなるため、キャリアは、ＩｎＯ層のａ−ｂ面を、より平面的に伝送される。以上より、キャリアが、ソースからドレインへ、より直線的に伝送されることで、金属酸化物は移動度が高くなる。よって、トランジスタのチャネル形成領域に金属酸化物を用いることで、温度が高くなるほど、周波数特性は向上する。
　上記のように、温度が高いほど、キャリアは、ＩｎＯ層のａ−ｂ面を、より平面的に伝送される。別言すると、結晶性の金属酸化物では、格子振動によるキャリアの散乱（所謂、フォノン散乱）が起こり難いと推測される。なお、トランジスタのチャネル長方向を小さくする（短チャネル化ともいう。）ことで、ドレイン電界が強くなり、キャリアのドリフト速度が速くなる。短チャネル化によるドリフト速度の向上は、フォノン散乱によって抑制される。しかしながら、結晶性の金属酸化物では、フォノン散乱が起こり難いため、短チャネル化によるドリフト速度向上は抑制されにくくなる。言い換えると、結晶性の金属酸化物は、短チャネル効果が現れにくいことが予想される。したがって、結晶性の金属酸化物をチャネル形成領域に用いたトランジスタの微細化を図ることができる。例えば、当該トランジスタのチャネル長およびチャネル幅のいずれか一方または双方を、１００ｎｍ以下の領域とすることができる。
　本明細書等では、ワイドギャップを有する第１の層に挟まれ、ナローギャップを有する第２の層の、ａ−ｂ面に沿ったキャリアの伝送を、多原子層伝導（ＭＡＬＴ：Ｍｕｌｔｉ−Ａｔｏｍｉｃ　Ｌａｙｅｒｓ　Ｔｒａｎｓｐｏｒｔ）と呼ぶ場合がある。なお、ＭＡＬＴが生じる材料は、ナローギャップを有する第２の層が、ワイドギャップを有する第１の層に挟まれた半導体材料に限られない。第１の層と、第２の層とが同じ元素から構成されていても、キャリアが第１の層および第２の層のいずれか一方を選択的に、または優先的に伝送する場合でもよい。ＭＡＬＴが生じる材料として、例えば、グラフェンの積層構造であるグラファイトなどが挙げられる。
＜トランジスタの変形例１＞
　図４は、本発明の一態様に係るトランジスタ１０ａの斜視図である。なお、図４の斜視図では、図の明瞭化のために一部の要素を省いている。また、図５（Ａ）および図５（Ｂ）は、本発明の一態様に係るトランジスタ１０ａの断面図である。図５（Ａ）は、図４にＡ１−Ａ２で示す方向におけるトランジスタ１０ａの断面図であり、トランジスタ１０ａのチャネル長方向の断面図でもある。また、図５（Ｂ）は、図４にＡ３−Ａ４で示す方向におけるトランジスタ１０ａの断面図であり、トランジスタ１０ａのチャネル幅方向の断面図でもある。
　図５（Ａ）に示すように、トランジスタ１０ａは、基板（図示せず）の上に配置された絶縁体２２４と、絶縁体２２４の上に配置された酸化物２３０ｂと、酸化物２３０ｂの上に配置された酸化物２３０ｃと、酸化物２３０ｃの上に配置された絶縁体２５０と、絶縁体２５０の上に配置された導電体２６０と、を有する。
　また、図５（Ｂ）に示すように、トランジスタ１０ａのチャネル幅方向において、酸化物２３０ｃは、酸化物２３０ｂの上面および側面を覆うように設けられている。また、絶縁体２５０は、酸化物２３０ｃを介して、酸化物２３０ｂの上面および側面を覆うように設けられている。また、導電体２６０は、酸化物２３０ｃおよび絶縁体２５０を介して、酸化物２３０ｂの上面および側面を覆うように設けられている。
　絶縁体２５０はゲート絶縁膜として機能する。また、導電体２６０はゲート電極として機能する。また、酸化物２３０ｂは、トランジスタ１０ａのチャネル形成領域として機能する領域２３４と、ソース領域またはドレイン領域として機能する領域２３１（領域２３１ａ、および領域２３１ｂ）と、を有する。また、チャネル形成領域は、酸化物２３０ｃに形成されてもよい。
　トランジスタ１０ａは、図５（Ｂ）に示すように、酸化物２３０ｂが有する第１の層と第２の層のそれぞれが、酸化物２３０ｂの被形成面（絶縁体２２４の上面）に対して概略垂直に配置されている点において、トランジスタ１０と異なる。また、トランジスタ１０ａの酸化物２３０ｂが有する第１の層と第２の層の配列方向は、酸化物２３０ｂの被形成面に平行である点において、トランジスタ１０と異なる、ということもできる。ただし、トランジスタ１０ａにおいても、酸化物２３０ｂが有する第１の層と第２の層は、それぞれトランジスタ１０のチャネル長方向に対して概略平行に配置される。なお、トランジスタ１０ａの酸化物２３０ｂは、第１の層と第２の層のそれぞれが、酸化物２３０ｂの被形成面に対して概略垂直に配置されている点を除いて、トランジスタ１０の酸化物２３０と同様の構成を有する。
　ここで、図５（Ｂ）に示す酸化物２３０ｂの領域５３の拡大図を、図５（Ｃ）に示す。図５（Ｃ）に示す、酸化物２３０ｂは、ＣＡＡＣ構造を有するＩｎ−Ｍ−Ｚｎ酸化物である。
　図５（Ｃ）に示すように、トランジスタ１０ａの酸化物２３０ｂにおいて、ＣＡＡＣ−ＯＳが有する結晶のｃ軸（ｃ−ａｘｉｓ）は、酸化物２３０ｂの被形成面または膜表面と概略平行な方向に配向する。したがって、図５（Ｂ）において、ＣＡＡＣ−ＯＳが有する結晶のｃ軸の向きは、紙面の左右方向となる。また、ＣＡＡＣ−ＯＳが有する結晶のａ−ｂ面は、酸化物２３０ｂの被形成面または膜表面に対する法線方向に概略平行となる。つまり、ＩｎＯ層、および（Ｍ，Ｚｎ）Ｏ層は、それぞれ被形成面に対して概略垂直に配置される。したがって、図５（Ｂ）において、ＣＡＡＣ−ＯＳが有する結晶のａ−ｂ面は、紙面の上下方向、および、紙面の法線方向に平行となる。
　このような酸化物２３０ｂを設ける場合、例えば、絶縁体２２４上に構造体を形成し、当該構造体の側面を被形成面として酸化物２３０ｂを成膜し、当該構造体を除去すればよい。ここで、当該構造体の側面は、絶縁体２２４の上面に対して概略垂直であることが好ましい。
　また、トランジスタ１０ａのチャネル幅方向において、絶縁体２２４の底面を基準としたとき、酸化物２３０ｂと重ならない領域における導電体２６０の底面は、酸化物２３０ｂの底面より、低いことが好ましい。特に、導電体２６０において、酸化物２３０ｂと重畳しない第１の領域の底面（Ａ３側の底面ということもできる。）、および導電体２６０において、第１の領域と酸化物２３０ｂを挟んで対向して位置する第２の領域の底面（Ａ４側の底面ということもできる。）は、酸化物２３０ｂの底面より、位置が低いことが好ましい。ここで、酸化物２３０ｂと、導電体２６０とが、重ならない領域における導電体２６０の底面の高さと、酸化物２３０ｂの底面の高さと、の差は、０ｎｍ以上１００ｎｍ以下、好ましくは、３ｎｍ以上５０ｎｍ以下、より好ましくは、５ｎｍ以上２０ｎｍ以下とする。
　ゲート電極として機能する導電体２６０が、チャネル形成領域の酸化物２３０ｂの側面および上面を酸化物２３０ｃおよび絶縁体２５０を介して覆う構成とすることで、図５（Ｂ）に示すように、導電体２６０の電界を酸化物２３０ｂの領域２３４全体に作用させやすくなる。特に、導電体２６０の底面を酸化物２３０ｂの底面より下にすることで、導電体２６０の電界を酸化物２３０ｂの底面にも作用させることができる。
　このように、トランジスタ１０ａのチャネル幅方向の断面において、概略全周囲からゲート電界を酸化物２３０ｂの領域２３４に印加することができる。これにより、酸化物２３０ｂの領域２３４全体にチャネルを形成することができるので、トランジスタ１０ａのオン電流を増大させ、周波数特性を向上させることができる。また、このように酸化物２３０ｂの領域２３４全体にチャネルを形成することで、トランジスタ１０ａのオフ電流の低減を図ることもできる。
　ここで、酸化物２３０ｂは、膜厚およびチャネル幅方向の長さが、数ｎｍ乃至数十ｎｍ程度の、細長いワイヤ状にすることが好ましい。このような酸化物２３０ｂを、ナノワイヤと呼ぶことができる。また、図４および図５に示すように、酸化物２３０ｂ、酸化物２３０ｃ、絶縁体２５０、および導電体２６０を含めて細長いワイヤ状の構造体にできるので、これらを含めてナノワイヤと呼ぶこともできる。また、トランジスタ１０ａは、上記の通り、導電体２６０の電界を酸化物２３０ｂの領域２３４全体に作用させることができるので、ナノワイヤトランジスタと呼ぶこともできる。
　トランジスタ１０ａの酸化物２３０ｂは、トランジスタ１０の酸化物２３０と比較して、金属酸化物の層が、チャネル長方向を軸に、９０度回転している。しかしながら、トランジスタ１０ａをナノワイヤ状にする、つまり、酸化物２３０ｂの領域２３４全体に導電体２６０の電界を作用させることで、導電体２６０に対して金属酸化物の層がどのような角度で設けられていても等価になる。よって、酸化物２３０ｂの被形成面に対する金属酸化物の層の角度が異なっても、トランジスタ１０ａとトランジスタ１０は同等の特性を有するとみなすことができる。
　また、酸化物２３０ｃには、酸化物２３０ｂよりも、バンドギャップが大きい金属酸化物を用いてもよい。または、電子親和力が小さい金属酸化物を用いてもよい。または、真空準位のエネルギーと伝導帯下端のエネルギーの差が、小さい金属酸化物を用いてもよい。このようにすることで、キャリアがゲート電極およびゲート絶縁膜に移動しうる確率を低減することができる。
　また、酸化物２３０ｃが酸素の拡散を抑制する機能を有する場合、酸化物２３０ｂの酸素が、ゲート絶縁膜またはゲート電極へ拡散することを抑制できる。また、酸化物２３０ｃが不純物の拡散を抑制する機能を有する場合、酸化物２３０ｃよりも上方に形成された構造物から、酸化物２３０ｂへの不純物の拡散を抑制することができる。
　なお、図４および図５では、酸化物２３０ｃを単層で図示したが、酸化物２３０ｃは、積層構造としてもよい。
＜トランジスタの変形例２＞
　図６に、トランジスタ１０ａの変形例として、トランジスタ１０ｂを示す。図６（Ａ）および図６（Ｂ）は、本発明の一態様に係るトランジスタ１０ｂの断面図である。図６（Ａ）は、トランジスタ１０ｂのチャネル長方向の断面図である。また、図６（Ｂ）は、トランジスタ１０ｂのチャネル幅方向の断面図である。
　なお、トランジスタ１０ｂにおいて、トランジスタ１０およびトランジスタ１０ａを構成する構造と同機能を有する構造には、同符号を付記する。なお、本項目において、トランジスタ１０ｂの構成材料についてはトランジスタ１０およびトランジスタ１０ａで詳細に説明した材料を用いることができる。
　トランジスタ１０ｂは、絶縁体２２４の下に、酸化物２３０ｂと導電体２６０が重なる領域の少なくとも一部に重畳して、導電体２０５を有する点において、トランジスタ１０ａと異なる。なお、トランジスタ１０ｂにおいては、トランジスタ１０ａで設けていた酸化物２３０ｃを設けていない。
　ここで、導電体２６０は、第１のゲート（トップゲートともいう。）電極として機能する場合がある。また、導電体２０５は、第２のゲート（バックゲートともいう。）電極として機能する場合がある。その場合、導電体２０５に印加する電位を、導電体２６０に印加する電位と、連動させず、独立して変化させることで、トランジスタ１０ｂのしきい値電圧（Ｖｔｈ）を制御することができる。特に、導電体２０５に負の電位を印加することにより、トランジスタ１０ｂのＶｔｈをより大きくし、オフ電流を低減することが可能となる。したがって、導電体２０５に負の電位を印加したほうが、印加しない場合よりも、導電体２６０に印加する電位が０Ｖのときのドレイン電流を小さくすることができる。
　なお、導電体２０５は、酸化物２３０ｂにおけるチャネル形成領域よりも、大きく設けるとよい。特に、図６（Ｂ）に示すように、導電体２０５は、酸化物２３０ｂのチャネル幅方向と交わる端部よりも外側の領域においても、延伸していることが好ましい。つまり、酸化物２３０のチャネル幅方向における側面の外側において、導電体２０５と、導電体２６０とは、絶縁体２２４を介して重畳していることが好ましい。
　上記構成を有することで、図６（Ｂ）に示すように、第１のゲート電極として機能する導電体２６０の電界と、第２のゲート電極として機能する導電体２０５の電界によって、酸化物２３０ｂのチャネル形成領域を電気的に取り囲むことができる。特に導電体２０５の電界によって、酸化物２３０ｂの底面に作用させる電界をより強くすることができる。
　このように、トランジスタ１０ｂのチャネル幅方向の断面において、概略全周囲からゲート電界を酸化物２３０ｂの領域２３４に印加することができる。これにより、酸化物２３０ｂの領域２３４全体にチャネルを形成することができるので、トランジスタ１０ｂのオン電流を増大させ、周波数特性を向上させることができる。また、このように酸化物２３０ｂの領域２３４全体にチャネルを形成することで、トランジスタ１０ｂのオフ電流の低減を図ることもできる。
　また、トランジスタ１０ｂは、トランジスタ１０ａと同様に、導電体２６０および導電体２０５の電界を酸化物２３０ｂの領域２３４全体に作用させることができるので、ナノワイヤまたはナノワイヤトランジスタと呼ぶことができる。
　なお、本明細書等において、第１のゲート電極、および第２のゲート電極の電界によって、チャネル形成領域を電気的に取り囲むトランジスタの構造を、ｓｕｒｒｏｕｎｄｅｄ　ｃｈａｎｎｅｌ（Ｓ−ｃｈａｎｎｅｌ）構造とよぶこともできる。
＜トランジスタの変形例３＞
　図７および図８に、トランジスタ１０ａの変形例として、トランジスタ１０ｃを示す。図７は、本発明の一態様に係るトランジスタ１０ｃの斜視図である。なお、図７の斜視図では、図の明瞭化のために一部の要素を省いている。また、図８（Ａ）および図８（Ｂ）は、本発明の一態様に係るトランジスタ１０ｃの断面図である。図８（Ａ）は、図７にＡ１−Ａ２で示す方向におけるトランジスタ１０ｃの断面図であり、トランジスタ１０ｃのチャネル長方向の断面図でもある。また、図８（Ｂ）は、図７にＡ３−Ａ４で示す方向におけるトランジスタ１０ｃの断面図であり、トランジスタ１０ｃのチャネル幅方向の断面図でもある。
　なお、トランジスタ１０ｃにおいて、トランジスタ１０、トランジスタ１０ａ、およびトランジスタ１０ｂを構成する構造と同機能を有する構造には、同符号を付記する。なお、本項目において、トランジスタ１０ｃの構成材料についてはトランジスタ１０、トランジスタ１０ａ、およびトランジスタ１０ｂで詳細に説明した材料を用いることができる。
　トランジスタ１０ｃは、絶縁体２２４と酸化物２３０ｂの間に酸化物２３０ａを有する点において、トランジスタ１０ａと異なる。つまり、酸化物２３０は、絶縁体２２４上の酸化物２３０ａと、酸化物２３０ａ上の酸化物２３０ｂと、酸化物２３０ｂ上の酸化物２３０ｃと、を有する。
　酸化物２３０ａは、酸化物２３０ｃと同様の酸化物を用いることが好ましい。例えば、酸化物２３０ａに、酸化物２３０ｂよりも、バンドギャップが大きい金属酸化物を用いてもよい。または、電子親和力が小さい金属酸化物を用いてもよい。または、真空準位のエネルギーと伝導帯下端のエネルギーの差が、小さい金属酸化物を用いてもよい。このようにすることで、キャリアが絶縁体２２４に移動しうる確率を低減することができる。
　酸化物２３０ａは、少なくとも領域２３４において、図８（Ｂ）に示すように、上面が酸化物２３０ｂに接し、側面が酸化物２３０ｃに接することが好ましい。このような構成にすることで、領域２３４において、酸化物２３０ｂを、酸化物２３０ａと酸化物２３０ｃによって、覆うことができる。よって、酸化物２３０ｂを領域２３４において、絶縁体２２４、および絶縁体２５０と隔離することができる。これにより、酸化物２３０ｂにおいて、キャリアが外部へ移動しうる確率を低減し、酸素の外部への拡散、および外部からの不純物の拡散を抑制することができる。
＜トランジスタの変形例４＞
　図９は、本発明の一態様に係るトランジスタ１０ｄの斜視図である。なお、図９の斜視図では、図の明瞭化のために一部の要素を省いている。また、図１０（Ａ）および図１０（Ｂ）は、本発明の一態様に係るトランジスタ１０ｄの断面図である。図１０（Ａ）は、図９にＡ１−Ａ２で示す方向におけるトランジスタ１０ｄの断面図であり、トランジスタ１０ｄのチャネル長方向の断面図でもある。また、図１０（Ｂ）は、図９にＡ３−Ａ４で示す方向におけるトランジスタ１０ｄの断面図であり、トランジスタ１０ｄのチャネル幅方向の断面図でもある。
　なお、トランジスタ１０ｄにおいて、トランジスタ１０、トランジスタ１０ａ、トランジスタ１０ｂおよびトランジスタ１０ｃを構成する構造と同機能を有する構造には、同符号を付記する。なお、本項目において、トランジスタ１０ｄの構成材料についてはトランジスタ１０、トランジスタ１０ａ、トランジスタ１０ｂおよびトランジスタ１０ｃで詳細に説明した材料を用いることができる。
　図１０（Ａ）に示すように、トランジスタ１０ｄは、基板（図示せず）の上に配置された絶縁体２２４と、絶縁体２２４の上に配置された酸化物２３０ｂと、酸化物２３０ｂの上に配置された酸化物２３０ｃと、酸化物２３０ｃの上に配置された絶縁体２５０と、絶縁体２５０の上に配置された導電体２６０と、を有する。
　また、図１０（Ｂ）に示すように、トランジスタ１０ｄのチャネル幅方向において、酸化物２３０ｃは、酸化物２３０ｂの上面および側面を覆うように設けられている。また、絶縁体２５０は、酸化物２３０ｃを介して、酸化物２３０ｂの上面および側面を覆うように設けられている。また、導電体２６０は、酸化物２３０ｃおよび絶縁体２５０を介して、酸化物２３０ｂの上面および側面を覆うように設けられている。
　絶縁体２５０はゲート絶縁膜として機能する。また、導電体２６０はゲート電極として機能する。また、酸化物２３０ｂは、トランジスタ１０ｄのチャネル形成領域として機能する領域２３４と、ソース領域またはドレイン領域として機能する領域２３１（領域２３１ａ、および領域２３１ｂ）と、を有する。また、チャネル形成領域は、酸化物２３０ｃに形成されてもよい。
　また、トランジスタ１０ｄのチャネル幅方向において、絶縁体２２４の底面を基準としたとき、酸化物２３０ｂと重ならない領域における導電体２６０の底面は、酸化物２３０ｂの底面より、低いことが好ましい。ゲート電極として機能する導電体２６０が、チャネル形成領域の酸化物２３０ｂの側面および上面を酸化物２３０ｃおよび絶縁体２５０を介して覆う構成とすることで、導電体２６０の電界を酸化物２３０ｂの領域２３４全体に作用させやすくなる。よって、トランジスタ１０ｄのオン電流を増大させ、周波数特性を向上させることができる。酸化物２３０ｂと、導電体２６０とが、重ならない領域における導電体２６０の底面の高さと、酸化物２３０ｂの底面の高さと、の差は、０ｎｍ以上１００ｎｍ以下、好ましくは、３ｎｍ以上５０ｎｍ以下、より好ましくは、５ｎｍ以上２０ｎｍ以下とする。
　酸化物２３０ｂ、および酸化物２３０ｃの少なくとも一方は、結晶性の金属酸化物を用いることが好ましい。具体的には、酸化物２３０ｂ、および酸化物２３０ｃの少なくとも一方は、単結晶酸化物半導体、またはＣＡＡＣ−ＯＳであることが好ましい。
　また、酸化物２３０ｂを単層で図示したが、積層構造としてもよい。例えば、酸化物２３０ｂを２層の積層構造とする場合、酸化物２３０ｂの下層は、絶縁体２２４と接し、酸化物２３０ｂの上層は、酸化物２３０ｃと接するとする。このような構成にすることで、酸化物２３０ｂの下層よりも下方に形成された構造物から、酸化物２３０ｂへの不純物の拡散を抑制することができる。
　ここで、図１０（Ｂ）に示す酸化物２３０ｂの領域５４の拡大図を、図１０（Ｄ）に示す。また、図１０（Ｂ）に示す酸化物２３０ｃの領域５５を、図１０（Ｅ）に示す。なお、酸化物２３０ｂおよび酸化物２３０ｃは、ＣＡＡＣ構造を有するＩｎ−Ｍ−Ｚｎ酸化物である。
　上述したように、酸化物２３０ｂがＣＡＡＣ−ＯＳである場合、酸化物２３０ｂが有する結晶のｃ軸は、酸化物２３０ｂの被形成面または膜表面に対する法線方向に配向し、ａ−ｂ面は、酸化物２３０ｂの被形成面または膜表面と概略平行となる。したがって、図１０（Ｄ）に示す酸化物２３０ｂの領域５４において、酸化物２３０ｂが有する結晶のｃ軸（ｃ−ａｘｉｓ）の向きは、紙面の上下方向となる。また、酸化物２３０ｂが有する結晶のａ−ｂ面は、紙面の左右方向、および、紙面の法線方向に平行となる。
　また、ＣＡＡＣ−ＯＳが有する結晶のｃ軸は、ＣＡＡＣ−ＯＳの被形成面に対して概略垂直方向に配向し、ａ−ｂ面は、ＣＡＡＣ−ＯＳの被形成面と概略平行となる。したがって、酸化物２３０ｃに結晶性の金属酸化物を用いた場合、図１０（Ｅ）に示す酸化物２３０ｃの領域５５において、酸化物２３０ｃが有する結晶のｃ軸（ｃ−ａｘｉｓ）の向きは、紙面の左右方向となる。また、酸化物２３０ｃが有する結晶のａ−ｂ面は、紙面の上下方向、および、紙面の法線方向に平行となる。
　以上より、図１０（Ｂ）にＸ５−Ｘ６に示す一点鎖線上において、酸化物２３０ｂが有する結晶のｃ軸方向と、酸化物２３０ｃが有する結晶のｃ軸方向とは、異なる。
［キャリア伝送モデル２］
　ここでは、酸化物２３０ｂと酸化物２３０ｃとが積層されたトランジスタにおけるキャリアの伝送を、先で説明したキャリア伝送モデルを用いて説明する。
　図１０（Ｃ）に、図１０（Ａ）および図１０（Ｂ）に示すトランジスタ１０ｄにおいて、Ｘ５−Ｘ６で示す一点鎖線上におけるバンドダイアグラムのモデルを示す。なお、図１０（Ｃ）には、ゲート電極に正の電位を印加した状態を示す。また、図１０（Ｃ）には、酸化物２３０ｂと酸化物２３０ｃとは、伝導帯下端のエネルギーが同じ金属酸化物を用いた例を示す。
　図１０（Ｂ）に示すＸ５−Ｘ６の一点鎖線上において、酸化物２３０ｂの内部では、酸化物２３０ｂが有する結晶のａ−ｂ面は、基板面と概略平行である。したがって、Ｘ５−Ｘ６で示す一点鎖線上における、酸化物２３０ｂの伝導帯下端のエネルギーは一定である。また、酸化物２３０ｂの内部では、酸化物２３０ｂが有する結晶のａ−ｂ面方向に電界が生じる。また、酸化物２３０ｂの内部では、酸化物２３０ｂの表面にかかる電界よりも小さい。よって、酸化物２３０ｂの内部における伝導帯下端の曲りは小さい。
　一方、酸化物２３０ｃでは、酸化物２３０ｃが有する結晶のｃ軸方向に電界が生じる。また、酸化物２３０ｃ生じる電界は、酸化物２３０ｂの内部にかかる電界よりも大きい。よって、酸化物２３０ｃにおけるバンドの曲りは大きい（図１０（Ｃ）の点線を参照。）。また、Ｘ５−Ｘ６で示す一点鎖線上において、酸化物２３０ｃが有する結晶のａ−ｂ面は、基板面と概略垂直である。したがって、図１０（Ｃ）に示すように、Ｘ５−Ｘ６で示す一点鎖線上において、酸化物２３０ｃの伝導帯下端は、ＩｎＯ層由来の伝導帯下端と（Ｍ，Ｚｎ）Ｏ層由来の伝導帯下端が交互に現れる。
　このとき、ソースから注入されたキャリアは、伝導帯下端がより低い、酸化物２３０ｃのＩｎＯ層に集中する。さらに、キャリアは、ソースとドレインの間を伝送される、つまり、ａ−ｂ面方向に伝送される。以上から、Ｘ５−Ｘ６で示す一点鎖線上において、主なキャリアの伝送経路は、酸化物２３０ｂのＩｎＯ層、または酸化物２３０ｃのＩｎＯ層となる。
　キャリアが集中しすぎると、キャリア間で、クーロン力による反発が生じてしまい、キャリアの伝送が抑制されてしまう。層状結晶を有する金属酸化物では、図１０（Ｃ）に示すように、主なキャリアの伝送経路であるＩｎＯ層が複数存在するため、キャリアが複数存在するＩｎＯ層に分散される。したがって、キャリアの集中が緩和され、キャリア間で、クーロン力による反発が生じ難く、キャリアの伝送が抑制されない。
　なお、酸化物２３０ｃには、酸化物２３０ｂよりも、バンドギャップが大きい金属酸化物を用いてもよい。または、電子親和力が小さい金属酸化物を用いてもよい。または、真空準位のエネルギーと伝導帯下端のエネルギーの差が、小さい金属酸化物を用いてもよい。このようにすることで、キャリアがゲート電極およびゲート絶縁膜に移動しうる確率を低減することができる。
　図９および図１０では、酸化物２３０ｃを単層で図示したが、積層構造としてもよい。例えば、酸化物２３０ｃを２層の積層構造とする場合、酸化物２３０ｃの下層は、酸化物２３０ｂと接し、酸化物２３０ｃの上層は、絶縁体２５０と接するとする。このとき、酸化物２３０ｃの下層は、酸化物２３０ｂと同じ組成である金属酸化物を用い、酸化物２３０ｃの上層は、酸化物２３０ｂよりも、バンドギャップが大きい金属酸化物を用いるとよい。このような構成にすることで、キャリアがゲート電極およびゲート絶縁膜に移動しうる確率を低減することができる。または、酸化物２３０ｃの上層が酸素の拡散を抑制する機能を有する場合、酸化物２３０ｂおよび酸化物２３０ｃの下層の酸素が、ゲート絶縁膜またはゲート電極への拡散を抑制することができる。または、また、酸化物２３０ｃの上層が不純物の拡散を抑制する機能を有する場合、酸化物２３０ｃの上層よりも上方に形成された構造物から、酸化物２３０ｃの下層および酸化物２３０ｂへの不純物の拡散を抑制することができる。
　以上に示す、トランジスタの構成例、および変形例の構成は、互いに適宜組み合わせて用いることができる。
　以上より、オン電流が大きいトランジスタを有する半導体装置を提供することができる。また、高い周波数特性を有するトランジスタを有する半導体装置を提供することができる。また、電気特性の変動を抑制し、安定した電気特性を有するとともに、信頼性を向上させた半導体装置を提供することができる。また、オフ電流が小さいトランジスタを有する半導体装置を提供することができる。
　以上、本実施の形態に示す構成、方法などは、他の実施の形態や実施例に示す構成、方法などと適宜組み合わせて用いることができる。
（実施の形態２）
　以下では、先の実施の形態に示す半導体装置の具体的な構成の一例について、図１１乃至図１７を用いて説明する。
＜半導体装置の構成例１＞
　図１１（Ａ）乃至図１１（Ｃ）は、本発明の一態様に係るトランジスタ２００、およびトランジスタ２００周辺の上面図および断面図である。
　図１１（Ａ）は、トランジスタ２００を有する半導体装置の上面図である。また、図１１（Ｂ）および図１１（Ｃ）は、当該半導体装置の断面図である。ここで、図１１（Ｂ）は、図１１（Ａ）にＡ１−Ａ２の一点鎖線で示す部位の断面図であり、トランジスタ２００のチャネル長方向の断面図でもある。また、図１１（Ｃ）は、図１１（Ａ）にＡ３−Ａ４の一点鎖線で示す部位の断面図であり、トランジスタ２００のチャネル幅方向の断面図でもある。なお、図１１（Ａ）の上面図では、図の明瞭化のために一部の要素を省いている。
　本発明の一態様の半導体装置は、トランジスタ２００と、層間膜として機能する絶縁体２１４、絶縁体２８０、絶縁体２７４、および絶縁体２８１と、を有する。また、トランジスタ２００と電気的に接続し、プラグとして機能する導電体２４０（導電体２４０ａ、および導電体２４０ｂ）を有する。なお、プラグとして機能する導電体２４０の側面に接して絶縁体２４１（絶縁体２４１ａ、および絶縁体２４１ｂ）が設けられる。
　また、絶縁体２５４、絶縁体２８０、絶縁体２７４、および絶縁体２８１の開口の側壁に接して絶縁体２４１が設けられ、その側面に接して導電体２４０の第１の導電体が設けられ、さらに内側に導電体２４０の第２の導電体が設けられている。ここで、導電体２４０の上面の高さと、絶縁体２８１の上面の高さは同程度にできる。なお、トランジスタ２００では、導電体２４０の第１の導電体および導電体２４０の第２の導電体を積層する構成について示しているが、本発明はこれに限られるものではない。例えば、導電体２４０を単層、または３層以上の積層構造として設ける構成にしてもよい。構造体が積層構造を有する場合、形成順に序数を付与し、区別する場合がある。
［トランジスタ２００］
　図１１に示すように、トランジスタ２００は、基板（図示せず。）の上に配置された絶縁体２１６と、絶縁体２１６に埋め込まれるように配置された導電体２０５と、絶縁体２１６の上および導電体２０５の上に配置された絶縁体２２２と、絶縁体２２２の上に配置された絶縁体２２４と、絶縁体２２４の上に配置された酸化物２３０（酸化物２３０ａ、酸化物２３０ｂ、および酸化物２３０ｃ）と、酸化物２３０の上に配置された絶縁体２５０と、絶縁体２５０上に配置された導電体２６０（導電体２６０ａ、および導電体２６０ｂ）と、酸化物２３０ｂの上面の一部と接する導電体２４２ａおよび導電体２４２ｂと、絶縁体２２２の上面の一部、絶縁体２２４の側面、酸化物２３０ａの側面、酸化物２３０ｂの側面、導電体２４２ａの側面、導電体２４２ａの上面、導電体２４２ｂの側面、および導電体２４２ｂの上面に接して配置された絶縁体２５４と、を有する。
　導電体２６０は、トランジスタのゲート電極として機能し、導電体２４２ａおよび導電体２４２ｂは、それぞれソース電極またはドレイン電極として機能する。トランジスタ２００では、ゲート電極として機能する導電体２６０が、絶縁体２８０などに形成されている開口を埋めるように自己整合的に形成される。導電体２６０をこのように形成することにより、導電体２４２ａと導電体２４２ｂとの間の領域に、導電体２６０を位置合わせすることなく確実に配置することができる。
　なお、導電体２６０は、導電体２６０ａと、導電体２６０ａの上に配置された導電体２６０ｂと、を有することが好ましい。例えば、導電体２６０ａは、導電体２６０ｂの底面および側面を包むように配置されることが好ましい。また、図１１（Ｂ）に示すように、導電体２６０の上面は、絶縁体２５０の上面および酸化物２３０ｃの上面と略一致している。なお、トランジスタ２００では、導電体２６０を２層の積層構造として示しているが、本発明はこれに限られるものではない。例えば、導電体２６０が、単層構造であってもよいし、３層以上の積層構造であってもよい。
　絶縁体２２２、絶縁体２５４、および絶縁体２７４は、水素（例えば、水素原子、水素分子などの少なくとも一）の拡散を抑制する機能を有することが好ましい。また、絶縁体２２２、絶縁体２５４、および絶縁体２７４は、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有することが好ましい。例えば、絶縁体２２２、絶縁体２５４、および絶縁体２７４は、それぞれ絶縁体２２４よりも水素および酸素の一方または双方の透過性が低いことが好ましい。絶縁体２２２、絶縁体２５４、および絶縁体２７４は、それぞれ絶縁体２５０よりも水素および酸素の一方または双方の透過性が低いことが好ましい。絶縁体２２２、絶縁体２５４、および絶縁体２７４は、それぞれ絶縁体２８０よりも水素および酸素の一方または双方の透過性が低いことが好ましい。
　酸化物２３０は、絶縁体２２４の上に配置された酸化物２３０ａと、酸化物２３０ａの上に配置された酸化物２３０ｂと、酸化物２３０ｂの上に配置され、少なくとも一部が酸化物２３０ｂの上面に接する酸化物２３０ｃと、を有することが好ましい。また、図１１（Ｃ）に示すように、トランジスタ２００のチャネル幅方向において、酸化物２３０ｃは、酸化物２３０ｂの上面および側面を覆うように設けられることが好ましい。
　ここで、酸化物２３０、絶縁体２５０、導電体２６０、絶縁体２２４、および導電体２０５は、先の実施の形態に示す、トランジスタ１０、またはトランジスタ１０ａ乃至トランジスタ１０ｄが有する構成に対応する。
　なお、トランジスタ２００では、チャネルが形成される領域（以下、チャネル形成領域ともいう。）と、その近傍において、酸化物２３０ａ、酸化物２３０ｂ、および酸化物２３０ｃの３層を積層する構成について示しているが、本発明はこれに限られるものではない。例えば、酸化物２３０ｂの単層、酸化物２３０ａと酸化物２３０ｂの２層構造、酸化物２３０ｂと酸化物２３０ｃの２層構造、または４層以上の積層構造を設ける構成にしてもよい。また、酸化物２３０ａ、酸化物２３０ｂ、および酸化物２３０ｃのそれぞれが２層以上の積層構造を有していてもよい。
　例えば、酸化物２３０ｃが第１の酸化物と、第１の酸化物上の第２の酸化物からなる積層構造を有する場合、当該第１の酸化物は、酸化物２３０ｂと同様の組成を有し、当該第２の酸化物は、酸化物２３０ａと同様の組成を有してもよい。
　また、トランジスタ２００は、チャネル形成領域を含む酸化物２３０（酸化物２３０ａ、酸化物２３０ｂ、および酸化物２３０ｃ）に、半導体として機能する金属酸化物（以下、酸化物半導体ともいう。）を用いることが好ましい。
　チャネル形成領域に酸化物半導体を用いたトランジスタ２００は、非導通状態において極めてリーク電流（オフ電流）が小さいため、低消費電力の半導体装置を提供できる。また、酸化物半導体は、スパッタリング法などを用いて成膜できるため、高集積型の半導体装置を構成するトランジスタ２００に用いることができる。
　例えば、酸化物２３０として、Ｉｎ−Ｍ−Ｚｎ酸化物（元素Ｍは、アルミニウム、ガリウム、イットリウム、錫、銅、バナジウム、ベリリウム、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウムなどから選ばれた一種、または複数種）等の金属酸化物を用いるとよい。特に、元素Ｍは、アルミニウム、ガリウム、イットリウム、または錫を用いるとよい。また、酸化物２３０として、Ｉｎ−Ｇａ酸化物、Ｉｎ−Ｚｎ酸化物、またはＧａ−Ｚｎ酸化物を用いてもよい。
　上記の通り、酸化物２３０は、先の実施の形態に示す酸化物２３０と対応する。よって、トランジスタ２００の、チャネル形成領域を含む酸化物２３０に、結晶性の金属酸化物を用いることが好ましい。また、金属酸化物が有する結晶は、第１の層と、第２の層とを有し、当該第１の層、および当該第２の層が交互に積層された結晶構造であることが好ましい。また、当該第１の層は、当該第２の層よりもバンドギャップが広いことが好ましい。結晶性の金属酸化物として、例えば、単結晶酸化物半導体、ＣＡＡＣ−ＯＳが挙げられる。結晶性の金属酸化物は、キャリアの伝送を向上させることができる。したがって、当該金属酸化物の移動度が高くなり、当該金属酸化物を用いたトランジスタのオン電流が高くなり、当該トランジスタの電気特性を向上させることができる。
　さらに、上記の通り、酸化物２３０ｂ、および酸化物２３０ｃの少なくとも一方は、結晶性の金属酸化物を用いることが好ましい。具体的には、酸化物２３０ｂ、および酸化物２３０ｃの少なくとも一方は、単結晶酸化物半導体、またはＣＡＡＣ−ＯＳであることが好ましい。ここで、図１１（Ｃ）は、図１０（Ｂ）と同様に、トランジスタ２００のチャネル幅方向の断面図である。ゆえに、図１０（Ｂ）に示す酸化物２３０ｂの領域５４に対応する領域は、図１０（Ｄ）に示す結晶構造を有し、図１０（Ｂ）に示す酸化物２３０ｃの領域５５に対応する領域は、図１０（Ｅ）に示す結晶構造を有する。よって、トランジスタ２００は、図１０（Ｃ）に示す概略バンドダイアグラムのモデルを満たすので、キャリアの伝送の抑制を防ぐことができる。
　また、図１１（Ｂ）に示すように、酸化物２３０ｃと絶縁体２７４との界面近傍に位置する領域と、酸化物２３０のチャネル形成領域とは、物理的距離が離れていることが好ましい。酸化物２３０ｃと絶縁体２７４との界面近傍では、トラップ準位密度が高い場合がある。したがって、酸化物２３０ｃと絶縁体２７４との界面近傍に位置する領域と、酸化物２３０のチャネル形成領域との物理的距離が離れることで、トランジスタ２００の電気特性の変動を抑制すると共に、信頼性を向上させることができる。
　また、酸化物半導体を用いたトランジスタは、酸化物半導体中のチャネル形成領域に不純物および酸素欠損が存在すると、電気特性が変動しやすく、信頼性が悪くなる場合がある。また、酸化物半導体中のチャネル形成領域に酸素欠損が含まれていると、トランジスタはノーマリーオン特性となりやすい。したがって、チャネル形成領域中の酸素欠損はできる限り低減されていることが好ましい。例えば、酸化物２３０ｃまたは絶縁体２５０などを介して酸化物２３０に酸素を供給し、酸素欠損を補填すればよい。これにより、電気特性の変動を抑制し、安定した電気特性を有するとともに、信頼性を向上させたトランジスタを提供することができる。
　また、酸化物２３０上に接するように設けられ、ソース電極やドレイン電極として機能する導電体２４２（導電体２４２ａ、および導電体２４２ｂ）に含まれる元素が、酸化物２３０の酸素を吸収する機能を有する場合、酸化物２３０と導電体２４２の間、または酸化物２３０の表面近傍に、部分的に低抵抗領域が形成される場合がある。この場合、当該低抵抗領域には、酸素欠損に入り込んだ不純物（水素、窒素、金属元素等）がドナーとして機能し、キャリア密度が増加する場合がある。
　また、図１１（Ｂ）に示すトランジスタ２００の一部の領域の拡大図を、図１２（Ａ）に示す。図１２（Ａ）に示すように、酸化物２３０上に接するように導電体２４２が設けられ、酸化物２３０の、導電体２４２との界面とその近傍には、低抵抗領域として、領域２４３（領域２４３ａ、および領域２４３ｂ）が形成される場合がある。酸化物２３０は、トランジスタ２００のチャネル形成領域として機能する領域２３４と、領域２４３の少なくとも一部を含み、ソース領域またはドレイン領域として機能する領域２３１（領域２３１ａ、および領域２３１ｂ）と、を有する。なお、以降の図面において、拡大図などで領域２４３を示さない場合でも、同様の領域２４３が形成されている場合がある。
　なお、領域２４３ａ、および領域２４３ｂは、酸化物２３０ｂの導電体２４２近傍において、深さ方向に拡散するように設けられる例を示しているが、本発明はこれに限らない。領域２４３ａおよび領域２４３ｂは、求められるトランジスタの電気特性に合わせて適宜形成すればよい。また、酸化物２３０において、各領域の境界を明確に検出することが困難な場合がある。各領域内で検出される元素の濃度は、領域ごとの段階的な変化に限らず、各領域内でも連続的に変化（グラデーションともいう。）していてもよい。
　また、図１１（Ｂ）に示すように、絶縁体２５４は、導電体２４２ａおよび導電体２４２ｂの上面と、導電体２４２ａおよび導電体２４２ｂの互いに向かい合う側面以外の、導電体２４２ａおよび導電体２４２ｂの側面と、酸化物２３０ａおよび酸化物２３０ｂの側面と、絶縁体２２４の側面と、絶縁体２２２の上面の一部と、に接することが好ましい。これにより、絶縁体２８０は、絶縁体２５４によって、絶縁体２２４、酸化物２３０ａ、および酸化物２３０ｂと離隔される。したがって、絶縁体２８０などに含まれる水素などの不純物が、絶縁体２２４、酸化物２３０ａ、および酸化物２３０ｂへ混入するのを抑制することができる。
　絶縁体２７４は、導電体２６０、絶縁体２５０、および酸化物２３０ｃのそれぞれの上面と接する。また、本発明の一態様であるトランジスタ２００は、図１２（Ａ）に示すように、絶縁体２７４と、絶縁体２５０とが、接する構造となっている。このような構造とすることで、絶縁体２８１などに含まれる水素などの不純物が絶縁体２５０へ混入することを抑えることができる。したがって、トランジスタの電気特性およびトランジスタの信頼性への悪影響を抑制することができる。
　また、図１２（Ａ）に示すように、絶縁体２２４の底面を基準として、領域２３４と重なる領域における導電体２６０の底面の高さは、導電体２４２ａおよび導電体２４２ｂのそれぞれの上面の高さより低くなる場合がある。例えば、領域２３４と重なる領域における導電体２６０の底面の高さと、導電体２４２ａおよび導電体２４２ｂのそれぞれの上面の高さとの差は、０ｎｍ以上３０ｎｍ以下、または０ｎｍ以上１５ｎｍ以下とする。
　また、図１１（Ｃ）に示すトランジスタ２００の一部の領域の拡大図を、図１２（Ｂ）に示す。先の実施の形態と同様に、トランジスタ２００のチャネル幅方向において、絶縁体２２２の底面を基準として、導電体２６０と、酸化物２３０ｂと、が重ならない領域の、導電体２６０の底面の高さは、酸化物２３０ｂの底面の高さより低いことが好ましい。ゲート電極として機能する導電体２６０が、チャネル形成領域の酸化物２３０ｂの側面および上面を酸化物２３０ｃおよび絶縁体２５０を介して覆う構成とすることで、導電体２６０の電界を酸化物２３０ｂの領域２３４全体に作用させやすくなる。よって、トランジスタ２００のオン電流を増大させ、周波数特性を向上させることができる。酸化物２３０ａおよび酸化物２３０ｂと、導電体２６０とが、重ならない領域における導電体２６０の底面の高さと、酸化物２３０ｂの底面の高さと、の差をＴ２とすると、Ｔ２は、０ｎｍ以上１００ｎｍ以下、好ましくは、３ｎｍ以上５０ｎｍ以下、より好ましくは、５ｎｍ以上２０ｎｍ以下とする。
　また、図１２（Ｂ）に示すように、トランジスタ２００のチャネル幅方向において、酸化物２３０ｂ、酸化物２３０ａ、および絶縁体２２４と重ならない領域の酸化物２３０ｃの少なくとも一部は、絶縁体２２２と接することが好ましい。当該構成にすることで、酸化物２３０ｃに含まれる酸素が、絶縁体２２４を経由して、トランジスタ２００の外側へ拡散するのを防ぐことができる。また、酸化物２３０ｂ、および酸化物２３０ａに含まれる酸素が、絶縁体２２４を経由して、トランジスタ２００の外側へ拡散するのを防ぐことができる。また、絶縁体２２４の面積が減少することで、絶縁体２２４に取り込まれる酸素の量が減少し、酸化物２３０へ供給される酸素量の減少を抑制することができる。よって、酸化物２３０ｃに含まれる酸素を、効率的に酸化物２３０ｂ、および酸化物２３０ａに供給することができ、領域２３４における酸化物２３０の低抵抗化を抑制することができる。したがって、トランジスタの電気特性の変動を抑制し、安定した電気特性を有するとともに、信頼性を向上させることができる。
　また、上記構成にすることで、絶縁体２２４などに含まれる水素などの不純物が、酸化物２３０へ混入するのを抑制することができる。つまり、酸化物２３０の低抵抗化を抑制することができる。よって、トランジスタの電気特性の変動を抑制し、安定した電気特性を有するとともに、信頼性を向上させることができる。なお、当該構成は、酸化物２３０ｂ、および酸化物２３０ａと重ならない領域の絶縁体２２４を除去することで、形成することができる。
　また、酸化物２３０ｂ、および酸化物２３０ａと重ならない領域の絶縁体２２４を除去することで、図１２（Ｂ）に示すように、トランジスタ２００のチャネル幅方向において、絶縁体２２２の底面を基準として、酸化物２３０ａおよび酸化物２３０ｂと、導電体２６０とが、重ならない領域における導電体２６０の底面の高さは、酸化物２３０ｂの底面の高さよりも、低くなりやすい。したがって、トランジスタ２００のオン電流を増大させ、周波数特性を向上させることができる。
　以上より、オン電流が大きいトランジスタを有する半導体装置を提供することができる。また、高い周波数特性を有するトランジスタを有する半導体装置を提供することができる。また、電気特性の変動を抑制し、安定した電気特性を有するとともに、信頼性を向上させた半導体装置を提供することができる。また、オフ電流が小さいトランジスタを有する半導体装置を提供することができる。
　以下では、本発明の一態様に係るトランジスタ２００を有する半導体装置の詳細な構成について説明する。
　導電体２０５は、酸化物２３０、および導電体２６０と、重なるように配置する。また、導電体２０５は、絶縁体２１４および絶縁体２１６に埋め込まれて設けることが好ましい。ここで、導電体２０５の上面の平坦性を良好にすることが好ましい。例えば、導電体２０５上面の平均面粗さ（Ｒａ）を１ｎｍ以下、好ましくは０．５ｎｍ以下、より好ましくは０．３ｎｍ以下にすればよい。これにより、導電体２０５の上に形成される、絶縁体２２４の平坦性を良好にし、酸化物２３０ａ、酸化物２３０ｂおよび酸化物２３０ｃの結晶性の向上を図ることができる。
　ここで、導電体２６０は、第１のゲート（トップゲートともいう。）電極として機能する場合がある。また、導電体２０５は、第２のゲート（バックゲートともいう。）電極として機能する場合がある。その場合、導電体２０５に印加する電位を、導電体２６０に印加する電位と、連動させず、独立して変化させることで、トランジスタ２００のしきい値電圧（Ｖｔｈ）を制御することができる。特に、導電体２０５に負の電位を印加することにより、トランジスタ２００のＶｔｈをより大きくし、オフ電流を低減することが可能となる。したがって、導電体２０５に負の電位を印加したほうが、印加しない場合よりも、導電体２６０に印加する電位が０Ｖのときのドレイン電流を小さくすることができる。
　なお、導電体２０５は、図１１（Ａ）に示すように、酸化物２３０におけるチャネル形成領域よりも、大きく設けるとよい。特に、図１１（Ｃ）に示すように、導電体２０５は、酸化物２３０のチャネル幅方向と交わる端部よりも外側の領域においても、延伸していることが好ましい。つまり、酸化物２３０のチャネル幅方向における側面の外側において、導電体２０５と、導電体２６０とは、絶縁体を介して重畳していることが好ましい。
　上記構成を有することで、第１のゲート電極として機能する導電体２６０の電界と、第２のゲート電極として機能する導電体２０５の電界によって、酸化物２３０のチャネル形成領域を電気的に取り囲むことができる。
　また、図１１（Ｃ）に示すように、導電体２０５は延伸させて、配線としても機能させている。ただし、これに限られることなく、導電体２０５の下に、配線として機能する導電体を設ける構成にしてもよい。また、導電体２０５は、必ずしも各トランジスタに一個ずつ設ける必要はない。例えば、導電体２０５を複数のトランジスタで共有する構成にしてもよい。
　また、導電体２０５は、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。なお、導電体２０５を単層で図示したが、積層構造としてもよく、例えば、チタン、窒化チタンと上記導電性材料との積層としてもよい。
　また、導電体２０５の下に水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子（Ｎ２Ｏ、ＮＯ、ＮＯ２など）、銅原子などの不純物の拡散を抑制する機能を有する（上記不純物が透過しにくい。）導電体を設けてもよい。または、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有する（上記酸素が透過しにくい。）導電体を設けることが好ましい。なお、本明細書等において、不純物、または酸素の拡散を抑制する機能とは、上記不純物、または上記酸素のいずれか一またはすべての拡散を抑制する機能とする。
　導電体２０５の下に、酸素の拡散を抑制する機能を有する導電体を用いることにより、導電体２０５が酸化して導電率が低下することを抑制することができる。酸素の拡散を抑制する機能を有する導電体としては、例えば、タンタル、窒化タンタル、ルテニウムまたは酸化ルテニウムなどを用いることが好ましい。したがって、導電体２０５の下層の導電体としては、上記導電性材料を単層または積層とすればよい。
　なお、導電体２０５の成膜は、スパッタリング法、化学気相成長（ＣＶＤ：Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法、分子線エピタキシー（ＭＢＥ：Ｍｏｌｅｃｕｌａｒ　Ｂｅａｍ　Ｅｐｉｔａｘｙ）法、パルスレーザ堆積（ＰＬＤ：Ｐｕｌｓｅｄ　Ｌａｓｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）法、または原子層堆積（ＡＬＤ：Ａｔｏｍｉｃ　Ｌａｙｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）法などを用いて行うことができる。
　本実施の形態では、導電体２０５として、例えば、窒化タンタル、窒化チタン、タングステンの順に導電膜を成膜した、積層膜を用いることができる。
　基板（図示せず。）の上に配置された絶縁体２１４は、水、水素などの不純物が、基板側からトランジスタ２００に拡散するのを抑制するバリア絶縁膜として機能することが好ましい。したがって、絶縁体２１４は、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子（Ｎ２Ｏ、ＮＯ、ＮＯ２など）、銅原子などの不純物の拡散を抑制する機能を有する（上記不純物が透過しにくい。）絶縁性材料を用いることが好ましい。または、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有する（上記酸素が透過しにくい。）絶縁性材料を用いることが好ましい。
　例えば、絶縁体２１４として、酸化アルミニウム、窒化シリコンなどを用いることが好ましい。これにより、水、水素などの不純物が、絶縁体２１４よりも基板側からトランジスタ２００側に拡散するのを抑制することができる。または、絶縁体２２４などに含まれる酸素が、絶縁体２１４よりも基板側に、拡散するのを抑制することができる。
　なお、絶縁体２１４の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などを用いて行うことができる。本実施の形態では、絶縁体２１４として、例えば、スパッタリング法によって成膜された酸化アルミニウムを用いることができる。
　絶縁体２１４の上に配置される絶縁体２１６は層間膜として機能する。また、絶縁体２５４の上に配置される絶縁体２８０、および絶縁体２８１も同様に層間膜として機能する。ここで、層間膜として機能する絶縁体２１６、絶縁体２８０、および絶縁体２８１は、絶縁体２１４よりも誘電率が低いことが好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。例えば、絶縁体２１６、絶縁体２８０、および絶縁体２８１として、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコンなどを適宜用いればよい。
　また、絶縁体２１６を積層構造にしてもよい。例えば、絶縁体２１６において、少なくとも導電体２０５の側面と接する部分に、絶縁体２１４と同様の絶縁体を設ける構成にしてもよい。このような構成にすることで、絶縁体２１６に含まれる酸素によって、導電体２０５が酸化するのを抑制することができる。または、導電体２０５により、絶縁体２１６に含まれる酸素が吸収されるのを抑制することができる。
　なお、絶縁体２１６の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などを用いて行うことができる。本実施の形態では、絶縁体２１６として、例えば、ＣＶＤ法によって成膜された酸化窒化シリコンを用いることができる。
　絶縁体２２２、および絶縁体２２４は、ゲート絶縁体としての機能を有する。
　ここで、酸化物２３０と接する絶縁体２２４は、加熱により酸素を脱離することが好ましい。本明細書等では、加熱により離脱する酸素を過剰酸素と呼ぶことがある。例えば、絶縁体２２４は、酸化シリコン、酸化窒化シリコンなどを適宜用いればよい。酸素を含む絶縁体を酸化物２３０に接して設けることにより、酸化物２３０中の酸素欠損を低減し、トランジスタ２００の信頼性を向上させることができる。
　絶縁体２２４として、具体的には、加熱により一部の酸素が脱離する酸化膜を用いることが好ましい。加熱により酸素を脱離する酸化膜とは、ＴＤＳ（Ｔｈｅｒｍａｌ　Ｄｅｓｏｒｐｔｉｏｎ　Ｓｐｅｃｔｒｏｓｃｏｐｙ）分析にて、酸素原子に換算しての酸素の脱離量が１．０×１０１８ａｔｏｍｓ／ｃｍ３以上、好ましくは１．０×１０１９ａｔｏｍｓ／ｃｍ３以上、さらに好ましくは２．０×１０１９ａｔｏｍｓ／ｃｍ３以上、または３．０×１０２０ａｔｏｍｓ／ｃｍ３以上である酸化膜である。なお、上記ＴＤＳ分析時における膜の表面温度としては１００℃以上７００℃以下、または１００℃以上４００℃以下の範囲が好ましい。
　なお、絶縁体２２４の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などを用いて行うことができる。本実施の形態では、絶縁体２２４として、例えば、ＣＶＤ法によって成膜された酸化窒化シリコンを用いることができる。なお、図１１に示すトランジスタ２００において、絶縁体２２４を島状にする構成としたが、本実施の形態はこれに限られるものではない。例えば、絶縁体２２４が絶縁体２２２の全面を覆う構成にすることもできる。
　絶縁体２２２は、水、水素などの不純物が、基板側からトランジスタ２００に拡散するのを抑制するバリア絶縁膜として機能することが好ましい。例えば、絶縁体２２２は、絶縁体２２４より水素透過性が低いことが好ましい。絶縁体２２２、および絶縁体２５４によって、絶縁体２２４、酸化物２３０などを囲むことにより、水、水素などの不純物が、外方から絶縁体２２４、および酸化物２３０に拡散することを抑制することができる。
　さらに、絶縁体２２２は、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有する（上記酸素が透過しにくい。）ことが好ましい。例えば、絶縁体２２２は、絶縁体２２４より酸素透過性が低いことが好ましい。絶縁体２２２が、酸素や不純物の拡散を抑制する機能を有することで、酸化物２３０が有する酸素は、基板側へ拡散することを低減できるので、好ましい。また、導電体２０５が、絶縁体２２４や、酸化物２３０が有する酸素と反応することを抑制することができる。
　絶縁体２２２は、絶縁性材料であるアルミニウムおよびハフニウムの一方または双方の酸化物を含む絶縁体を用いるとよい。アルミニウムおよびハフニウムの一方または双方の酸化物を含む絶縁体として、酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハフニウムを含む酸化物（ハフニウムアルミネート）などを用いることが好ましい。このような材料を用いて絶縁体２２２を形成した場合、絶縁体２２２は、酸化物２３０からの酸素の放出や、トランジスタ２００の周辺部から酸化物２３０への水素等の不純物の拡散を抑制する層として機能する。なお、絶縁体２２２としては、上述した材料の中でも、特に酸化ハフニウムを用いると好適である。例えば、絶縁体２２２をゲート絶縁膜として使用する場合、絶縁体２２２に酸化ハフニウムを用いることで、酸化アルミニウムよりも界面準位密度を減少させられる場合がある。
　または、これらの絶縁体に、例えば、酸化アルミニウム、酸化ビスマス、酸化ゲルマニウム、酸化ニオブ、酸化シリコン、酸化チタン、酸化タングステン、酸化イットリウム、酸化ジルコニウムを添加してもよい。またはこれらの絶縁体を窒化処理してもよい。上記の絶縁体に酸化シリコン、酸化窒化シリコンまたは窒化シリコンを積層して用いてもよい。
　また、絶縁体２２２は、例えば、酸化アルミニウム、酸化ハフニウム、酸化タンタル、酸化ジルコニウム、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ストロンチウム（ＳｒＴｉＯ３）または（Ｂａ，Ｓｒ）ＴｉＯ３（ＢＳＴ）などのいわゆるｈｉｇｈ−ｋ材料を含む絶縁体を単層または積層で用いてもよい。トランジスタの微細化、および高集積化が進むと、ゲート絶縁体の薄膜化により、リーク電流などの問題が生じる場合がある。ゲート絶縁体として機能する絶縁体にｈｉｇｈ−ｋ材料を用いることで、物理膜厚を保ちながら、トランジスタ動作時のゲート電位の低減が可能となる。
　なお、絶縁体２２２の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などを用いて行うことができる。本実施の形態では、絶縁体２２２として、例えば、ＡＬＤ法によって成膜された酸化ハフニウムを用いることができる。
　また、図１１（Ｃ）に示すように、絶縁体２２２は、酸化物２３０ｂと重ならない領域の膜厚が、それ以外の領域の膜厚より薄くなる場合がある。絶縁体２２２において、酸化物２３０ｂと重ならない領域の膜厚は、絶縁体２８０などに設けられる開口を形成する際、エッチングストッパ膜として機能できる膜厚である、または、絶縁体２１６もしくは導電体２０５の表面が露出しないのに十分な膜厚であることが好ましい。
　なお、絶縁体２２２、および絶縁体２２４が、２層以上の積層構造を有していてもよい。その場合、同じ材料からなる積層構造に限定されず、異なる材料からなる積層構造でもよい。例えば、絶縁体２２２の下に絶縁体２２４と同様の絶縁体を設ける構成にしてもよい。
　酸化物２３０は、酸化物２３０ａと、酸化物２３０ａ上の酸化物２３０ｂと、酸化物２３０ｂ上の酸化物２３０ｃと、を有する。酸化物２３０ｂ下に酸化物２３０ａを有することで、酸化物２３０ａよりも下方に形成された構造物から、酸化物２３０ｂへの不純物の拡散を抑制することができる。また、酸化物２３０ｂ上に酸化物２３０ｃを有することで、酸化物２３０ｃよりも上方に形成された構造物から、酸化物２３０ｂへの不純物の拡散を抑制することができる。
　なお、酸化物２３０は、各金属原子の原子数比が異なる酸化物により、積層構造を有することが好ましい。具体的には、酸化物２３０ａに用いる金属酸化物において、構成元素中の元素Ｍの原子数比が、酸化物２３０ｂに用いる金属酸化物における、構成元素中の元素Ｍの原子数比より、大きいことが好ましい。また、酸化物２３０ａに用いる金属酸化物において、Ｉｎに対する元素Ｍの原子数比が、酸化物２３０ｂに用いる金属酸化物における、Ｉｎに対する元素Ｍの原子数比より大きいことが好ましい。また、酸化物２３０ｂに用いる金属酸化物において、元素Ｍに対するＩｎの原子数比が、酸化物２３０ａに用いる金属酸化物における、元素Ｍに対するＩｎの原子数比より大きいことが好ましい。また、酸化物２３０ｃは、酸化物２３０ａまたは酸化物２３０ｂに用いることができる金属酸化物を、用いることができる。
　また、酸化物２３０ｂおよび酸化物２３０ｃは、結晶性を有することが好ましい。例えば、後述するＣＡＡＣ−ＯＳを用いることが好ましい。ＣＡＡＣ−ＯＳなどの結晶性を有する酸化物は、不純物や欠陥（酸素欠損など）が少なく、結晶性の高い、緻密な構造を有している。よって、ソース電極またはドレイン電極による、酸化物２３０ｂからの酸素の引き抜きを抑制することができる。これにより、熱処理を行っても、酸化物２３０ｂから酸素が引き抜かれることを低減できるので、トランジスタ２００は、製造工程における高い温度（所謂サーマルバジェット）に対して安定である。
　また、酸化物２３０ａおよび酸化物２３０ｃの伝導帯下端が、酸化物２３０ｂの伝導帯下端より真空準位に近いことが好ましい。また、言い換えると、酸化物２３０ａおよび酸化物２３０ｃの電子親和力が、酸化物２３０ｂの電子親和力より小さいことが好ましい。この場合、酸化物２３０ｃは、酸化物２３０ａに用いることができる金属酸化物を用いることが好ましい。具体的には、酸化物２３０ｃに用いる金属酸化物において、構成元素中の元素Ｍの原子数比が、酸化物２３０ｂに用いる金属酸化物における、構成元素中の元素Ｍの原子数比より、大きいことが好ましい。また、酸化物２３０ｃに用いる金属酸化物において、Ｉｎに対する元素Ｍの原子数比が、酸化物２３０ｂに用いる金属酸化物における、Ｉｎに対する元素Ｍの原子数比より大きいことが好ましい。また、酸化物２３０ｂに用いる金属酸化物において、元素Ｍに対するＩｎの原子数比が、酸化物２３０ｃに用いる金属酸化物における、元素Ｍに対するＩｎの原子数比より大きいことが好ましい。
　また、酸化物２３０ｃが、酸化物２３０ｃ１、および酸化物２３０ｃ１上の酸化物２３０ｃ２を含む積層構造を有する場合、酸化物２３０ａおよび酸化物２３０ｃ２の伝導帯下端が、酸化物２３０ｂおよび酸化物２３０ｃ１の伝導帯下端より真空準位に近いことが好ましい。また、言い換えると、酸化物２３０ａおよび酸化物２３０ｃ２の電子親和力が、酸化物２３０ｂおよび酸化物２３０ｃ１の電子親和力より小さいことが好ましい。この場合、酸化物２３０ｃ２は、酸化物２３０ａに用いることができる金属酸化物を用い、酸化物２３０ｃ１は、酸化物２３０ｂに用いることができる金属酸化物を用いることが好ましい。
　ここで、酸化物２３０ａ、酸化物２３０ｂ、および酸化物２３０ｃの接合部において、伝導帯下端はなだらかに変化する。換言すると、酸化物２３０ａ、酸化物２３０ｂ、および酸化物２３０ｃの接合部における伝導帯下端は、連続的に変化または連続接合するともいうことができる。このようにするためには、酸化物２３０ａと酸化物２３０ｂとの界面、および酸化物２３０ｂと酸化物２３０ｃとの界面において形成される混合層の欠陥準位密度を低くするとよい。
　具体的には、酸化物２３０ａと酸化物２３０ｂ、酸化物２３０ｂと酸化物２３０ｃが、酸素以外に共通の元素を有する（主成分とする。）ことで、欠陥準位密度が低い混合層を形成することができる。例えば、酸化物２３０ｂがＩｎ−Ｇａ−Ｚｎ酸化物の場合、酸化物２３０ａおよび酸化物２３０ｃとして、Ｉｎ−Ｇａ−Ｚｎ酸化物、Ｇａ−Ｚｎ酸化物、酸化ガリウムなどを用いてもよい。また、酸化物２３０ｃを、酸化物２３０ｃ１と酸化物２３０ｃ２との積層構造とする場合、例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物と、当該Ｉｎ−Ｇａ−Ｚｎ酸化物上のＧａ−Ｚｎ酸化物との積層構造、またはＩｎ−Ｇａ−Ｚｎ酸化物と、当該Ｉｎ−Ｇａ−Ｚｎ酸化物上の酸化ガリウムとの積層構造を用いることができる。別言すると、Ｉｎ−Ｇａ−Ｚｎ酸化物と、Ｉｎを含まない酸化物との積層構造を、酸化物２３０ｃとして用いても良い。
　具体的には、酸化物２３０ａとして、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４［原子数比］、またはＩｎ：Ｇａ：Ｚｎ＝１：１：０．５［原子数比］の金属酸化物を用いればよい。また、酸化物２３０ｂとして、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］、またはＩｎ：Ｇａ：Ｚｎ＝３：１：２［原子数比］の金属酸化物を用いればよい。また、酸化物２３０ｃとして、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４［原子数比］、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］、Ｇａ：Ｚｎ＝２：１［原子数比］、またはＧａ：Ｚｎ＝２：５［原子数比］の金属酸化物を用いればよい。また、酸化物２３０ｃを積層構造とする場合の具体例としては、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］と、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４［原子数比］との積層構造、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］と、Ｇａ：Ｚｎ＝２：１［原子数比］との積層構造、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］と、Ｇａ：Ｚｎ＝２：５［原子数比］との積層構造、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］と、酸化ガリウムとの積層構造などが挙げられる。
　このとき、キャリアの主たる経路は酸化物２３０ｂまたは酸化物２３０ｃとなる。あるいは、酸化物２３０ｃが、酸化物２３０ｃ１、および酸化物２３０ｃ２を含む積層構造を有する場合、酸化物２３０ｂだけでなく、酸化物２３０ｃ１もキャリアの主たる経路となる場合がある。酸化物２３０ａ、酸化物２３０ｃを上述の構成とすることで、酸化物２３０ａと酸化物２３０ｂとの界面、および酸化物２３０ｂと酸化物２３０ｃとの界面における欠陥準位密度を低くすることができる。そのため、界面散乱によるキャリア伝導への影響が小さくなり、トランジスタ２００は高いオン電流、および高い周波数特性を得ることができる。なお、酸化物２３０ｃを積層構造とした場合、上述の酸化物２３０ｂと、酸化物２３０ｃとの界面における欠陥準位密度を低くする効果に加え、酸化物２３０ｃが有する構成元素が、絶縁体２５０側に拡散するのを抑制することが期待される。より具体的には、酸化物２３０ｃを積層構造とし、積層構造の上方にＩｎを含まない酸化物を位置させるため、Ｉｎが絶縁体２５０側に拡散するのを抑制することができる。絶縁体２５０は、ゲート絶縁体として機能するため、Ｉｎが絶縁体２５０などに混入した場合、トランジスタの特性不良となる。したがって、酸化物２３０ｃを積層構造とすることで、信頼性の高い半導体装置を提供することが可能となる。
　酸化物２３０は、半導体として機能する金属酸化物を用いることが好ましい。例えば、領域２３４となる金属酸化物としては、バンドギャップが２ｅＶ以上、好ましくは２．５ｅＶ以上のものを用いることが好ましい。このように、バンドギャップの大きい金属酸化物を用いることで、トランジスタのオフ電流を低減することができる。このようなトランジスタを用いることで、低消費電力の半導体装置を提供できる。
　なお、酸化物２３０ａ、酸化物２３０ｂ、および酸化物２３０ｃの成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などを用いて行うことができる。なお、スパッタリング法を用いて成膜する場合、スパッタリングガスとして酸素、または、酸素と希ガスの混合ガスを用いることが好ましい。また、基板を加熱しながら成膜を行うことによって、当該酸化膜の結晶性を向上させることができる。
　本実施の形態では、酸化物２３０ａとして、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４［原子数比］のＩｎ−Ｇａ−Ｚｎ酸化物ターゲットを用いてスパッタリング法によって成膜された金属酸化物を用いることができる。また、酸化物２３０ｂとして、例えば、Ｉｎ：Ｇａ：Ｚｎ＝４：２：４．１［原子数比］のＩｎ−Ｇａ−Ｚｎ酸化物ターゲットを用いてスパッタリング法によって成膜された金属酸化物を用いることができる。また、酸化物２３０ｃ１として、例えば、Ｉｎ：Ｇａ：Ｚｎ＝４：２：４．１［原子数比］のＩｎ−Ｇａ−Ｚｎ酸化物ターゲットを用いてスパッタリング法によって成膜された金属酸化物を用いることができる。また、酸化物２３０ｃ２として、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４［原子数比］のＩｎ−Ｇａ−Ｚｎ酸化物ターゲットを用いてスパッタリング法によって成膜された金属酸化物を用いることができる。
　酸化物２３０ｂ上には、ソース電極、およびドレイン電極として機能する導電体２４２（導電体２４２ａ、および導電体２４２ｂ）が設けられる。導電体２４２の膜厚は、例えば、１ｎｍ以上５０ｎｍ以下、好ましくは２ｎｍ以上２５ｎｍ以下、とすればよい。
　導電体２４２としては、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウム、ルテニウム、イリジウム、ストロンチウム、ランタンから選ばれた金属元素、または上述した金属元素を成分とする合金か、上述した金属元素を組み合わせた合金等を用いることが好ましい。例えば、窒化タンタル、窒化チタン、タングステン、チタンとアルミニウムを含む窒化物、タンタルとアルミニウムを含む窒化物、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物などを用いることが好ましい。また、窒化タンタル、窒化チタン、チタンとアルミニウムを含む窒化物、タンタルとアルミニウムを含む窒化物、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物は、酸化しにくい導電性材料、または、酸素を吸収しても導電性を維持する材料であるため、好ましい。
　なお、導電体２４２の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などを用いて行うことができる。本実施の形態では、導電体２４２として、例えば、スパッタリング法によって成膜された窒化タンタルを用いることができる。
　絶縁体２５４は、絶縁体２１４などと同様に、水、水素などの不純物が、絶縁体２８０側からトランジスタ２００に拡散するのを抑制するバリア絶縁膜として機能することが好ましい。例えば、絶縁体２５４は、絶縁体２２４より水素透過性が低いことが好ましい。さらに、図１１（Ｂ）に示すように、絶縁体２５４は、導電体２４２ａの上面および側面、導電体２４２ｂの上面および側面、酸化物２３０ａおよび酸化物２３０ｂの側面、ならびに絶縁体２２４の側面に接することが好ましい。このような構成にすることで、絶縁体２８０は、絶縁体２５４によって、絶縁体２２４、および酸化物２３０と離隔されている。これにより、絶縁体２８０に含まれる水素が、導電体２４２ａ、導電体２４２ｂ、酸化物２３０ａ、酸化物２３０ｂおよび絶縁体２２４の上面または側面から酸化物２３０に拡散するのを抑制することができるので、トランジスタ２００に良好な電気特性および信頼性を与えることができる。
　さらに、絶縁体２５４は、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有する（上記酸素が透過しにくい。）ことが好ましい。例えば、絶縁体２５４は、絶縁体２８０または絶縁体２２４より酸素透過性が低いことが好ましい。
　絶縁体２５４は、スパッタリング法を用いて成膜されることが好ましい。絶縁体２５４を、酸素を含む雰囲気でスパッタリング法を用いて成膜することで、絶縁体２２４の絶縁体２５４と接する領域近傍に酸素を添加することができる。これにより、当該領域から、絶縁体２２４を介して酸化物２３０中に酸素を供給することができる。ここで、絶縁体２５４が、上方への酸素の拡散を抑制する機能を有することで、酸素が酸化物２３０から絶縁体２８０へ拡散することを防ぐことができる。また、絶縁体２２２が、下方への酸素の拡散を抑制する機能を有することで、酸素が酸化物２３０から基板側へ拡散することを防ぐことができる。このようにして、酸化物２３０のチャネル形成領域に酸素が供給される。これにより、酸化物２３０の酸素欠損を低減し、トランジスタのノーマリーオン化を抑制することができる。
　絶縁体２５４としては、例えば、アルミニウムおよびハフニウムの一方または双方の酸化物を含む絶縁体を成膜するとよい。なお、アルミニウムおよびハフニウムの一方または双方の酸化物を含む絶縁体として、酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハフニウムを含む酸化物（ハフニウムアルミネート）などを用いることが好ましい。この場合、絶縁体２５４は、ＡＬＤ法を用いて成膜されることが好ましい。ＡＬＤ法は、被覆性の良好な成膜法なので、絶縁体２５４の凹凸によって、段切れなどが形成されるのを防ぐことができる。
　このように、水素に対してバリア性を有する絶縁体２５４によって、絶縁体２２４、および酸化物２３０を覆うことで、絶縁体２８０は、絶縁体２２４、および酸化物２３０と離隔されている。これにより、水素などの不純物が、トランジスタ２００の外方から混入することを抑制できるので、トランジスタ２００に良好な電気特性および信頼性を与えることができる。
　また、絶縁体２５４としては、例えば、窒化アルミニウムを含む絶縁体を用いればよい。絶縁体２５４として、組成式がＡｌＮｘ（ｘは０より大きく２以下の実数、好ましくは、ｘは０．５より大きく１．５以下の実数）を満たす窒化物絶縁体を用いることが好ましい。これにより、絶縁性に優れ、且つ熱伝導性に優れた膜とすることができるため、トランジスタ２００を駆動したときに生じる熱の放熱性を高めることができる。また、絶縁体２５４として、窒化アルミニウムチタン、窒化チタンなどを用いることもできる。この場合、スパッタリング法を用いて成膜することで、成膜ガスに酸素またはオゾンなどの酸化性の強いガスを用いずに成膜することができるので、好ましい。また、窒化シリコンまたは窒化酸化シリコンなどを用いることもできる。
　また、絶縁体２５４は、２層以上の多層構造とすることができる。例えば、絶縁体２５４として、酸素を含む雰囲気でスパッタリング法を用いて１層目を成膜し、次にＡＬＤ法を用いて２層目を成膜し、２層構造としてもよい。ＡＬＤ法は、被覆性の良好な成膜法なので、１層目の凹凸によって、段切れなどが形成されるのを防ぐことができる。なお、絶縁体２５４を２層以上の多層構造とする場合、異なる材料からなる多層構造としてもよい。例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコンまたは窒化シリコンと、水素などの不純物および酸素の透過を抑制する機能を有する絶縁体と、の積層構造としてもよい。また、水素などの不純物および酸素の透過を抑制する機能を有する絶縁体として、例えば、アルミニウムおよびハフニウムの一方または双方の酸化物を含む絶縁体を用いることができる。
　絶縁体２５０は、ゲート絶縁体として機能する。絶縁体２５０は、酸化物２３０ｃの上面に接して配置することが好ましい。絶縁体２５０は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコンなどを用いることができる。特に、酸化シリコン、および酸化窒化シリコンは熱に対し安定であるため好ましい。
　絶縁体２５０は、絶縁体２２４と同様に、加熱により酸素が放出される絶縁体を用いて形成することが好ましい。加熱により酸素が放出される絶縁体を、絶縁体２５０として、酸化物２３０ｃの上面に接して設けることにより、酸化物２３０ｂの領域２３４に効果的に酸素を供給することができる。また、絶縁体２２４と同様に、絶縁体２５０中の水、水素などの不純物濃度が低減されていることが好ましい。絶縁体２５０の膜厚は、１ｎｍ以上２０ｎｍ以下とするのが好ましい。
　なお、絶縁体２５０の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などを用いて行うことができる。本実施の形態では、絶縁体２５０として、例えば、ＣＶＤ法によって成膜された酸化窒化シリコンを用いることができる。
　また、絶縁体２５０と導電体２６０との間に金属酸化物を設けてもよい。当該金属酸化物は、絶縁体２５０から導電体２６０への酸素の拡散を抑制することが好ましい。酸素の拡散を抑制する金属酸化物を設けることで、絶縁体２５０から導電体２６０への酸素の拡散が抑制される。つまり、酸化物２３０へ供給する酸素量の減少を抑制することができる。また、絶縁体２５０の酸素による導電体２６０の酸化を抑制することができる。
　なお、上記金属酸化物は、ゲート絶縁体の一部としての機能を有する場合がある。したがって、絶縁体２５０に酸化シリコンや酸化窒化シリコンなどを用いる場合、上記金属酸化物は、比誘電率が高いｈｉｇｈ−ｋ材料である金属酸化物を用いることが好ましい。ゲート絶縁体を、絶縁体２５０と上記金属酸化物との積層構造とすることで、熱に対して安定、かつ比誘電率の高い積層構造とすることができる。したがって、ゲート絶縁体の物理膜厚を保持したまま、トランジスタ動作時に印加するゲート電位の低減化が可能となる。また、ゲート絶縁体として機能する絶縁体の等価酸化膜厚（ＥＯＴ）の薄膜化が可能となる。
　また、上記金属酸化物は、第１のゲートの一部としての機能を有してもよい。例えば、酸化物２３０として用いることができる酸化物半導体を、上記金属酸化物として用いることができる。その場合、導電体２６０をスパッタリング法で成膜することで、上記金属酸化物の電気抵抗値を低下させて導電体とすることができる。これをＯＣ（Ｏｘｉｄｅ　Ｃｏｎｄｕｃｔｏｒ）電極と呼ぶことができる。
　上記金属酸化物を有することで、導電体２６０からの電界の影響を弱めることなく、トランジスタ２００のオン電流の向上を図ることができる。また、絶縁体２５０と、上記金属酸化物との物理的な厚みにより、導電体２６０と、酸化物２３０との間の距離を保つことで、導電体２６０と酸化物２３０との間のリーク電流を抑制することができる。また、絶縁体２５０、および上記金属酸化物との積層構造を設けることで、導電体２６０と酸化物２３０との間の物理的な距離、および導電体２６０から酸化物２３０へかかる電界強度を、容易に適宜調整することができる。
　具体的には、ハフニウム、アルミニウム、ガリウム、イットリウム、ジルコニウム、タングステン、チタン、タンタル、ニッケル、ゲルマニウム、マグネシウムなどから選ばれた一種、または二種以上が含まれた金属酸化物を用いることができる。特に、アルミニウムおよびハフニウムの一方または双方の酸化物を含む絶縁体である、酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハフニウムを含む酸化物（ハフニウムアルミネート）などを用いることが好ましい。また、酸化物２３０に用いることができる酸化物半導体を低抵抗化することで、上記金属酸化物として用いることができる。
　導電体２６０は、図１１では２層構造として示しているが、単層構造でもよいし、３層以上の積層構造であってもよい。
　導電体２６０ａは、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子（Ｎ２Ｏ、ＮＯ、ＮＯ２など）、銅原子などの不純物の拡散を抑制する機能を有する導電性材料を用いることが好ましい。または、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有する導電性材料を用いることが好ましい。
　また、導電体２６０ａが酸素の拡散を抑制する機能を持つことにより、絶縁体２５０に含まれる酸素により、導電体２６０ｂが酸化して導電率が低下することを抑制することができる。酸素の拡散を抑制する機能を有する導電性材料としては、例えば、タンタル、窒化タンタル、ルテニウム、酸化ルテニウムなどを用いることが好ましい。
　また、導電体２６０は、配線としても機能するため、導電性が高い導電体を用いることが好ましい。例えば、導電体２６０ｂは、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることができる。また、導電体２６０ｂは積層構造としてもよく、例えば、チタン、窒化チタンと上記導電性材料との積層構造としてもよい。
　なお、導電体２６０の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などを用いて行うことができる。本実施の形態では、導電体２６０ａとして、例えば、ＣＶＤ法によって成膜された窒化チタンを用い、導電体２６０ｂとして、例えば、ＣＶＤ法によって成膜された窒化チタンを用いることができる。
　絶縁体２８０は、絶縁体２５４を介して、絶縁体２２２、絶縁体２２４、酸化物２３０、および導電体２４２上に設けられる。例えば、絶縁体２８０として、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコンなどを有することが好ましい。特に、酸化シリコンおよび酸化窒化シリコンは、熱的に安定であるため好ましい。特に、酸化シリコン、酸化窒化シリコン、空孔を有する酸化シリコンなどの材料は、加熱により脱離する酸素を含む領域を容易に形成することができるため好ましい。
　絶縁体２８０中の水、水素などの不純物濃度が低減されていることが好ましい。また、絶縁体２８０の上面は、平坦化されていてもよい。
　なお、絶縁体２８０の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などを用いて行うことができる。本実施の形態では、絶縁体２８０として、例えば、ＣＶＤ法によって成膜された酸化窒化シリコンを用いることができる。
　絶縁体２７４は、絶縁体２１４などと同様に、水、水素などの不純物が、上方から絶縁体２８０に拡散するのを抑制するバリア絶縁膜として機能することが好ましい。絶縁体２７４としては、例えば、絶縁体２１４、絶縁体２５４等に用いることができる絶縁体を用いればよい。
　なお、絶縁体２７４の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などを用いて行うことができる。本実施の形態では、絶縁体２７４として、例えば、スパッタリング法によって成膜された酸化アルミニウムを用いることができる。
　また、絶縁体２７４の上に、層間膜として機能する絶縁体２８１を設けることが好ましい。絶縁体２８１は、絶縁体２２４などと同様に、膜中の水、水素などの不純物濃度が低減されていることが好ましい。
　なお、絶縁体２８１の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などを用いて行うことができる。本実施の形態では、絶縁体２８１として、例えば、ＣＶＤ法によって成膜された窒化シリコンを用いることができる。
　また、絶縁体２８１、絶縁体２７４、絶縁体２８０、および絶縁体２５４に形成された開口に、導電体２４０ａおよび導電体２４０ｂを配置する。導電体２４０ａおよび導電体２４０ｂは、導電体２６０を挟んで対向して設ける。なお、導電体２４０ａおよび導電体２４０ｂの上面の高さは、絶縁体２８１の上面と、同一平面上としてもよい。
　なお、絶縁体２８１、絶縁体２７４、絶縁体２８０、および絶縁体２５４の開口の側壁に接して、絶縁体２４１ａが設けられ、その側面に接して導電体２４０ａの第１の導電体が形成されている。当該開口の底部の少なくとも一部には導電体２４２ａが位置しており、導電体２４０ａが導電体２４２ａと接する。同様に、絶縁体２８１、絶縁体２７４、絶縁体２８０、および絶縁体２５４の開口の側壁に接して、絶縁体２４１ｂが設けられ、その側面に接して導電体２４０ｂの第１の導電体が形成されている。当該開口の底部の少なくとも一部には導電体２４２ｂが位置しており、導電体２４０ｂが導電体２４２ｂと接する。
　導電体２４０ａおよび導電体２４０ｂは、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。また、導電体２４０ａおよび導電体２４０ｂは積層構造としてもよい。
　また、導電体２４０を積層構造とする場合、酸化物２３０ａ、酸化物２３０ｂ、導電体２４２、絶縁体２５４、絶縁体２８０、絶縁体２７４、および絶縁体２８１と接する導電体には、水、水素などの不純物の透過を抑制する機能を有する導電性材料を用いることが好ましい。例えば、タンタル、窒化タンタル、チタン、窒化チタン、ルテニウム、酸化ルテニウムなどを用いることが好ましい。また、水、水素などの不純物の透過を抑制する機能を有する導電性材料は、単層または積層で用いてもよい。当該導電性材料を用いることで、絶縁体２８０に添加された酸素が導電体２４０ａおよび導電体２４０ｂに吸収されるのを防ぐことができる。また、絶縁体２８１より上層に含まれる、水、水素などの不純物が、導電体２４０ａおよび導電体２４０ｂを通じて酸化物２３０に拡散するのを抑制することができる。
　絶縁体２４１ａおよび絶縁体２４１ｂとしては、例えば、絶縁体２５４等に用いることができる絶縁体を用いればよい。絶縁体２４１ａおよび絶縁体２４１ｂは、絶縁体２５４に接して設けられるので、絶縁体２８０などに含まれる水、水素などの不純物が、導電体２４０ａおよび導電体２４０ｂを通じて酸化物２３０に拡散するのを抑制することができる。また、絶縁体２８０に含まれる酸素が導電体２４０ａおよび導電体２４０ｂに吸収されるのを防ぐことができる。なお、絶縁体２４１ａおよび絶縁体２４１ｂの形成には、ＡＬＤ法やＣＶＤ法を用いることができる。
　また、図示しないが、導電体２４０ａの上面、および導電体２４０ｂの上面に接して配線として機能する導電体を配置してもよい。配線として機能する導電体は、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。また、当該導電体は、積層構造としてもよく、例えば、チタン、窒化チタンと上記導電性材料との積層としてもよい。なお、当該導電体は、絶縁体に設けられた開口に埋め込むように形成してもよい。
　また、図示しないが、上記導電体を覆うように、抵抗率が１．０×１０１３Ωｃｍ以上１．０×１０１５Ωｃｍ以下、好ましくは５．０×１０１３Ωｃｍ以上５．０×１０１４Ωｃｍ以下の絶縁体を設けることが好ましい。上記導電体上に上記のような抵抗率を有する絶縁体を設けることで、当該絶縁体は、絶縁性を維持しつつ、トランジスタ２００、上記導電体等の配線間に蓄積される電荷を分散し、該電荷によるトランジスタや、該トランジスタを有する電子機器の特性不良や静電破壊を抑制することができ、好ましい。
　以上のように、本発明の一態様により、オン電流の大きい半導体装置を提供することができる。また、本発明の一態様により、高い周波数特性を有する半導体装置を提供することができる。また、本発明の一態様により、信頼性が良好な半導体装置を提供することができる。また、本発明の一態様により、微細化または高集積化が可能な半導体装置を提供することができる。また、本発明の一態様により、良好な電気特性を有する半導体装置を提供することができる。また、本発明の一態様により、オフ電流の小さい半導体装置を提供することができる。また、本発明の一態様により、消費電力が低減された半導体装置を提供することができる。また、本発明の一態様により、生産性の高い半導体装置を提供することができる。
＜半導体装置の構成材料＞
　以下では、半導体装置に用いることができる構成材料について説明する。
　以下に示す構成材料の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、ＡＬＤ法などを用いて行うことができる。
　なお、ＣＶＤ法は、プラズマを利用するプラズマＣＶＤ（ＰＥＣＶＤ：Ｐｌａｓｍａ　Ｅｎｈａｎｃｅｄ　ＣＶＤ）法、熱を利用する熱ＣＶＤ（ＴＣＶＤ：Ｔｈｅｒｍａｌ　ＣＶＤ）法、光を利用する光ＣＶＤ（Ｐｈｏｔｏ　ＣＶＤ）法などに分類できる。さらに用いる原料ガスによって金属ＣＶＤ（ＭＣＶＤ：Ｍｅｔａｌ　ＣＶＤ）法、有機金属ＣＶＤ（ＭＯＣＶＤ：Ｍｅｔａｌ　Ｏｒｇａｎｉｃ　ＣＶＤ）法に分けることができる。
　プラズマＣＶＤ法は、比較的低温で高品質の膜が得られる。また、熱ＣＶＤ法は、プラズマを用いないため、被処理物へのプラズマダメージを抑制することが可能な成膜方法である。例えば、半導体装置に含まれる配線、電極、素子（トランジスタ、容量素子など）などは、プラズマから電荷を受け取ることでチャージアップする場合がある。このとき、蓄積した電荷によって、半導体装置に含まれる配線、電極、素子などが破壊される場合がある。一方、プラズマを用いない熱ＣＶＤ法の場合、こういったプラズマダメージが生じないため、半導体装置の歩留まりを高くすることができる。また、熱ＣＶＤ法では、成膜中のプラズマダメージが生じないため、欠陥の少ない膜が得られる。
　また、ＡＬＤ法も、被処理物へのプラズマダメージを抑制することが可能な成膜方法である。よって、欠陥の少ない膜が得られる。なお、ＡＬＤ法で用いるプリカーサには炭素などの不純物を含むものがある。このため、ＡＬＤ法により設けられた膜は、他の成膜法により設けられた膜と比較して、炭素などの不純物を多く含む場合がある。なお、不純物の定量は、Ｘ線光電子分光法（ＸＰＳ：Ｘ−ｒａｙ　Ｐｈｏｔｏｅｌｅｃｔｒｏｎ　Ｓｐｅｃｔｒｏｓｃｏｐｙ）を用いて行うことができる。
　ＣＶＤ法およびＡＬＤ法は、ターゲットなどから放出される粒子が堆積する成膜方法とは異なり、被処理物の表面における反応により膜が形成される成膜方法である。したがって、被処理物の形状の影響を受けにくく、良好な段差被覆性を有する成膜方法である。特に、ＡＬＤ法は、優れた段差被覆性と、優れた厚さの均一性を有するため、アスペクト比の高い開口部の表面を被覆する場合などに好適である。ただし、ＡＬＤ法は、比較的成膜速度が遅いため、成膜速度の速いＣＶＤ法などの他の成膜方法と組み合わせて用いることが好ましい場合もある。
　ＣＶＤ法およびＡＬＤ法は、原料ガスの流量比によって、得られる膜の組成を制御することができる。例えば、ＣＶＤ法およびＡＬＤ法では、原料ガスの流量比によって、任意の組成の膜を成膜することができる。また、例えば、ＣＶＤ法およびＡＬＤ法では、成膜しながら原料ガスの流量比を変化させることによって、組成が連続的に変化した膜を成膜することができる。原料ガスの流量比を変化させながら成膜する場合、複数の成膜室を用いて成膜する場合と比べて、搬送や圧力調整に掛かる時間を要さない分、成膜に掛かる時間を短くすることができる。したがって、半導体装置の生産性を高めることができる場合がある。
　また、当該構成材料の加工はリソグラフィー法を用いて行えばよい。また、当該加工はドライエッチング法やウエットエッチング法を用いることができる。ドライエッチング法による加工は微細加工に適している。
　リソグラフィー法では、まず、マスクを介してレジストを露光する。次に、露光された領域を、現像液を用いて除去または残存させてレジストマスクを形成する。次に、当該レジストマスクを介してエッチング処理することで導電体、半導体または絶縁体などを所望の形状に加工することができる。例えば、ＫｒＦエキシマレーザ光、ＡｒＦエキシマレーザ光、ＥＵＶ（Ｅｘｔｒｅｍｅ　Ｕｌｔｒａｖｉｏｌｅｔ）光などを用いて、レジストを露光することでレジストマスクを形成すればよい。また、基板と投影レンズとの間に液体（例えば水）を満たして露光する、液浸技術を用いてもよい。また、前述した光に代えて、電子ビームやイオンビームを用いてもよい。なお、電子ビームやイオンビームを用いる場合には、レジスト上に直接描画を行うため、上述のレジスト露光用のマスクは不要となる。なお、レジストマスクは、アッシングなどのドライエッチング処理を行う、ウエットエッチング処理を行う、ドライエッチング処理後にウエットエッチング処理を行う、またはウエットエッチング処理後にドライエッチング処理を行う、などで、除去することができる。
　また、レジストマスクの代わりに絶縁体や導電体からなるハードマスクを用いてもよい。ハードマスクを用いる場合、当該構成材料上にハードマスク材料となる絶縁膜や導電膜を形成し、その上にレジストマスクを形成し、ハードマスク材料をエッチングすることで所望の形状のハードマスクを形成することができる。当該構成材料のエッチングは、レジストマスクを除去してから行ってもよいし、レジストマスクを残したまま行ってもよい。後者の場合、エッチング中にレジストマスクが消失することがある。当該構成材料のエッチング後にハードマスクをエッチングにより除去してもよい。一方、ハードマスクの材料が後工程に影響が無い、あるいは後工程で利用できる場合、必ずしもハードマスクを除去する必要は無い。
　ドライエッチング装置としては、平行平板型電極を有する容量結合型プラズマ（ＣＣＰ：Ｃａｐａｃｉｔｉｖｅｌｙ　Ｃｏｕｐｌｅｄ　Ｐｌａｓｍａ）エッチング装置を用いることができる。平行平板型電極を有する容量結合型プラズマエッチング装置は、平行平板型電極の一方の電極に高周波電源を印加する構成でもよい。または平行平板型電極の一方の電極に複数の異なった高周波電源を印加する構成でもよい。または平行平板型電極それぞれに同じ周波数の高周波電源を印加する構成でもよい。または平行平板型電極それぞれに周波数の異なる高周波電源を印加する構成でもよい。または高密度プラズマ源を有するドライエッチング装置を用いることができる。高密度プラズマ源を有するドライエッチング装置は、例えば、誘導結合型プラズマ（ＩＣＰ：Ｉｎｄｕｃｔｉｖｅｌｙ　Ｃｏｕｐｌｅｄ　Ｐｌａｓｍａ）エッチング装置などを用いることができる。
＜＜基板＞＞
　トランジスタ２００を形成する基板としては、例えば、絶縁体基板、半導体基板、または導電体基板を用いればよい。絶縁体基板としては、例えば、ガラス基板、石英基板、サファイア基板、安定化ジルコニア基板（イットリア安定化ジルコニア基板など）、樹脂基板などがある。また、半導体基板としては、例えば、シリコン、ゲルマニウムなどの半導体基板、または炭化シリコン、シリコンゲルマニウム、ヒ化ガリウム、リン化インジウム、酸化亜鉛、酸化ガリウムからなる化合物半導体基板などがある。さらには、前述の半導体基板内部に絶縁体領域を有する半導体基板、例えば、ＳＯＩ（Ｓｉｌｉｃｏｎ　Ｏｎ　Ｉｎｓｕｌａｔｏｒ）基板などがある。導電体基板としては、黒鉛基板、金属基板、合金基板、導電性樹脂基板などがある。または、金属の窒化物を有する基板、金属の酸化物を有する基板などがある。さらには、絶縁体基板に導電体または半導体が設けられた基板、半導体基板に導電体または絶縁体が設けられた基板、導電体基板に半導体または絶縁体が設けられた基板などがある。または、これらの基板に素子が設けられたものを用いてもよい。基板に設けられる素子としては、容量素子、抵抗素子、スイッチ素子、発光素子、記憶素子などがある。
＜＜絶縁体＞＞
　絶縁体としては、絶縁性を有する酸化物、窒化物、酸化窒化物、窒化酸化物、金属酸化物、金属酸化窒化物、金属窒化酸化物などがある。
　例えば、トランジスタの微細化、および高集積化が進むと、ゲート絶縁体の薄膜化により、リーク電流などの問題が生じる場合がある。ゲート絶縁体として機能する絶縁体に、ｈｉｇｈ−ｋ材料を用いることで物理膜厚を保ちながら、トランジスタ動作時の低電圧化が可能となる。一方、層間膜として機能する絶縁体には、比誘電率が低い材料を用いることで、配線間に生じる寄生容量を低減することができる。したがって、絶縁体の機能に応じて、材料を選択するとよい。
　また、比誘電率の高い絶縁体としては、酸化ガリウム、酸化ハフニウム、酸化ジルコニウム、アルミニウムおよびハフニウムを有する酸化物、アルミニウムおよびハフニウムを有する酸化窒化物、シリコンおよびハフニウムを有する酸化物、シリコンおよびハフニウムを有する酸化窒化物、またはシリコンおよびハフニウムを有する窒化物などがある。
　また、比誘電率が低い絶縁体としては、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコン、または樹脂などがある。
　また、酸化物半導体を用いたトランジスタは、水素などの不純物および酸素の透過を抑制する機能を有する絶縁体（絶縁体２１４、絶縁体２２２、絶縁体２５４、および絶縁体２７４など）で囲うことによって、トランジスタの電気特性を安定にすることができる。水素などの不純物および酸素の透過を抑制する機能を有する絶縁体としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウム、またはタンタルを含む絶縁体を、単層で、または積層で用いればよい。具体的には、水素などの不純物および酸素の透過を抑制する機能を有する絶縁体として、酸化アルミニウム、酸化マグネシウム、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、または酸化タンタルなどの金属酸化物、窒化アルミニウム、窒化アルミニウムチタン、窒化チタン、窒化酸化シリコンまたは窒化シリコンなどの金属窒化物を用いることができる。
　また、ゲート絶縁体として機能する絶縁体は、加熱により脱離する酸素を含む領域を有する絶縁体であることが好ましい。例えば、加熱により脱離する酸素を含む領域を有する酸化シリコンまたは酸化窒化シリコンを酸化物２３０と接する構造とすることで、酸化物２３０が有する酸素欠損を補償することができる。
＜＜導電体＞＞
　導電体としては、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウム、ルテニウム、イリジウム、ストロンチウム、ランタンなどから選ばれた金属元素、または上述した金属元素を成分とする合金か、上述した金属元素を組み合わせた合金等を用いることが好ましい。例えば、窒化タンタル、窒化チタン、タングステン、チタンとアルミニウムを含む窒化物、タンタルとアルミニウムを含む窒化物、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物などを用いることが好ましい。また、窒化タンタル、窒化チタン、チタンとアルミニウムを含む窒化物、タンタルとアルミニウムを含む窒化物、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物は、酸化しにくい導電性材料、または、酸素を吸収しても導電性を維持する材料であるため、好ましい。また、リン等の不純物元素を含有させた多結晶シリコンに代表される、電気伝導度が高い半導体、ニッケルシリサイドなどのシリサイドを用いてもよい。
　また、上記の材料で形成される導電層を複数積層して用いてもよい。例えば、前述した金属元素を含む材料と、酸素を含む導電性材料と、を組み合わせた積層構造としてもよい。また、前述した金属元素を含む材料と、窒素を含む導電性材料と、を組み合わせた積層構造としてもよい。また、前述した金属元素を含む材料と、酸素を含む導電性材料と、窒素を含む導電性材料と、を組み合わせた積層構造としてもよい。
　なお、トランジスタのチャネル形成領域に酸化物を用いる場合において、ゲート電極として機能する導電体には、前述した金属元素を含む材料と、酸素を含む導電性材料と、を組み合わせた積層構造を用いることが好ましい。この場合は、酸素を含む導電性材料をチャネル形成領域側に設けるとよい。酸素を含む導電性材料をチャネル形成領域側に設けることで、当該導電性材料から離脱した酸素がチャネル形成領域に供給されやすくなる。
　特に、ゲート電極として機能する導電体として、チャネルが形成される金属酸化物に含まれる金属元素および酸素を含む導電性材料を用いることが好ましい。また、前述した金属元素および窒素を含む導電性材料を用いてもよい。例えば、窒化チタン、窒化タンタルなどの窒素を含む導電性材料を用いてもよい。また、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、シリコンを添加したインジウム錫酸化物を用いてもよい。また、窒素を含むインジウムガリウム亜鉛酸化物を用いてもよい。このような材料を用いることで、チャネルが形成される金属酸化物に含まれる水素を捕獲することができる場合がある。または、外方の絶縁体などから混入する水素を捕獲することができる場合がある。
＜＜金属酸化物＞＞
　酸化物２３０として、酸化物半導体として機能する金属酸化物を用いることが好ましい。以下では、本発明に係る酸化物２３０に適用可能な金属酸化物について説明する。
　金属酸化物は、少なくともインジウムまたは亜鉛を含むことが好ましい。特に、インジウムおよび亜鉛を含むことが好ましい。また、それらに加えて、アルミニウム、ガリウム、イットリウムまたは錫などが含まれていることが好ましい。また、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種が含まれていてもよい。
　ここでは、金属酸化物が、インジウム、元素Ｍおよび亜鉛を有するＩｎ−Ｍ−Ｚｎ酸化物である場合を考える。なお、元素Ｍは、アルミニウム、ガリウム、イットリウム、または錫などとする。そのほかの元素Ｍに適用可能な元素としては、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウムなどがある。ただし、元素Ｍとして、前述の元素を複数組み合わせても構わない場合がある。
　なお、本明細書等において、窒素を有する金属酸化物も金属酸化物（ｍｅｔａｌ　ｏｘｉｄｅ）と総称する場合がある。また、窒素を有する金属酸化物を、金属酸窒化物（ｍｅｔａｌ　ｏｘｙｎｉｔｒｉｄｅ）と呼称してもよい。
［金属酸化物の構造］
　酸化物半導体（金属酸化物）は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体と、に分けられる。非単結晶酸化物半導体としては、例えば、ＣＡＡＣ−ＯＳ、多結晶酸化物半導体、ｎｃ−ＯＳ、ａ−ｌｉｋｅ　ＯＳ、および非晶質酸化物半導体などがある。
　ＣＡＡＣ−ＯＳは、ｃ軸配向性を有し、かつａ−ｂ面方向において複数のナノ結晶が連結し、歪みを有した結晶構造となっている。なお、歪みとは、複数のナノ結晶が連結する領域において、格子配列の揃った領域と、別の格子配列の揃った領域と、の間で格子配列の向きが変化している箇所を指す。
　ナノ結晶は、六角形を基本とするが、正六角形状とは限らず、非正六角形状である場合がある。また、歪みにおいて、五角形、および七角形などの格子配列を有する場合がある。なお、ＣＡＡＣ−ＯＳにおいて、歪み近傍においても、明確な結晶粒界（グレインバウンダリーともいう。）を確認することは難しい。すなわち、格子配列の歪みによって、結晶粒界の形成が抑制されていることがわかる。これは、ＣＡＡＣ−ＯＳが、ａ−ｂ面方向において酸素原子の配列が稠密でないことや、金属元素が置換することで原子間の結合距離が変化することなどによって、歪みを許容することができるためである。
　ＣＡＡＣ−ＯＳは結晶性の高い金属酸化物である。一方、ＣＡＡＣ−ＯＳは、明確な結晶粒界を確認することが難しいため、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。また、金属酸化物の結晶性は不純物の混入や欠陥の生成などによって低下する場合があるため、ＣＡＡＣ−ＯＳは不純物や欠陥（酸素欠損（ＶＯ：ｏｘｙｇｅｎ　ｖａｃａｎｃｙともいう。）など）の少ない金属酸化物ともいえる。したがって、ＣＡＡＣ−ＯＳを有する金属酸化物は、物理的性質が安定する。そのため、ＣＡＡＣ−ＯＳを有する金属酸化物は熱に強く、信頼性が高い。
　ここで、図１３（Ａ）に、試料面と概略平行な方向から、ＴＥＭによって、観察したＣＡＡＣ−ＯＳの断面の高分解能ＴＥＭ像を示す。高分解能ＴＥＭ像の観察には、球面収差補正（Ｓｐｈｅｒｉｃａｌ　Ａｂｅｒｒａｔｉｏｎ　Ｃｏｒｒｅｃｔｏｒ）機能を用いた。球面収差補正機能を用いた高分解能ＴＥＭ像を、特にＣｓ補正高分解能ＴＥＭ像と呼ぶ。Ｃｓ補正高分解能ＴＥＭ像は、例えば、日本電子株式会社製原子分解能分析電子顕微鏡ＪＥＭ−ＡＲＭ２００Ｆなどによって観察することができる。
　図１３（Ａ）より、金属原子が層状に配列している領域であるナノ結晶を確認することができる。ナノ結晶一つの大きさは１ｎｍ以上のものや、３ｎｍ以上のものがあることがわかる。ナノ結晶は、ＣＡＡＣ−ＯＳの被形成面または上面の凹凸を反映しており、ＣＡＡＣ−ＯＳの被形成面または上面と平行となる。
　また、図１３（Ｂ）および図１３（Ｃ）に、試料面と概略垂直な方向から観察したＣＡＡＣ−ＯＳの平面のＣｓ補正高分解能ＴＥＭ像を示す。図１３（Ｄ）および図１３（Ｅ）は、それぞれ図１３（Ｂ）および図１３（Ｃ）を画像処理した像である。以下では、画像処理の方法について説明する。まず、図１３（Ｂ）を高速フーリエ変換（ＦＦＴ：Ｆａｓｔ　Ｆｏｕｒｉｅｒ　Ｔｒａｎｓｆｏｒｍ）処理することでＦＦＴ像を取得する。次に、取得したＦＦＴ像において原点を基準に、２．８ｎｍ−１から５．０ｎｍ−１の間の範囲を残すマスク処理する。次に、マスク処理したＦＦＴ像を、逆高速フーリエ変換（ＩＦＦＴ：Ｉｎｖｅｒｓｅ　Ｆａｓｔ　Ｆｏｕｒｉｅｒ　Ｔｒａｎｓｆｏｒｍ）処理することで画像処理した像を取得する。こうして取得した像をＦＦＴフィルタリング像と呼ぶ。ＦＦＴフィルタリング像は、Ｃｓ補正高分解能ＴＥＭ像から周期成分を抜き出した像であり、格子配列を示している。
　図１３（Ｄ）では、格子配列の乱れた箇所を破線で示している。破線で囲まれた領域が、一つのナノ結晶である。そして、破線で示した箇所がナノ結晶とナノ結晶との連結部である。破線は、六角形状であるため、ナノ結晶が六角形状であることがわかる。このように、ＣＡＡＣ−ＯＳは、ｃ軸方向からＴＥＭで観察した際に、六角形の格子点が見られる。よって、ＣＡＡＣ−ＯＳは、先の実施の形態において、図１（Ｃ）に示す、層状の結晶構造を有するということができる。なお、ナノ結晶の形状は、正六角形状とは限らず、非正六角形状である場合もある。
　図１３（Ｅ）では、格子配列の揃った領域と、別の格子配列の揃った領域と、の間で格子配列の向きが変化している箇所を点線で示し、格子配列の向きの変化を破線で示している。点線近傍においても、明確な結晶粒界を確認することはできない。点線近傍の格子点を中心に周囲の格子点を繋ぐと、歪んだ六角形や、五角形または七角形などが形成できる。即ち、格子配列を歪ませることによって結晶粒界の形成を抑制していることがわかる。これは、ＣＡＡＣ−ＯＳが、ａ−ｂ面方向において酸素原子の配列が稠密でないことや、金属元素が置換することで原子間の結合距離が変化することなどによって、歪みを許容することができるためと考えられる。
　また、図１４（Ａ）に、図１３とは異なるＣＡＡＣ−ＯＳの断面の高分解能ＴＥＭ像を示す。また、図１４（Ｂ）は、図１４（Ａ）をさらに拡大した断面の高分解能ＴＥＭ像であり、理解を容易にするために原子配列を強調表示している。
　図１４（Ｃ）は、図１４（Ａ）のＡ−Ｏ−Ａ’間において、丸で囲んだ領域（直径約４ｎｍ）の局所的なフーリエ変換像である。図１４（Ｃ）より、各領域においてｃ軸配向性が確認できる。また、Ａ−Ｏ間とＯ−Ａ’間とでは、ｃ軸の向きが異なるため、異なるグレインであることが示唆される。また、Ａ−Ｏ間では、ｃ軸の角度が１４．３°、１６．６°、２６．４°のように少しずつ連続的に変化していることがわかる。同様に、Ｏ−Ａ’間では、ｃ軸の角度が−１８．３°、−１７．６°、−１５．９°と少しずつ連続的に変化していることがわかる。
　断面の高分解能ＴＥＭ像および平面の高分解能ＴＥＭ像より、ＣＡＡＣ−ＯＳのナノ結晶は配向性を有していることがわかる。
　以上のことから、ＣＡＡＣ−ＯＳは、先の実施の形態に示すように、ｃ軸配向性を有し、かつｃ軸がＣＡＡＣ−ＯＳの被形成面またはＣＡＡＣ−ＯＳの膜表面の法線ベクトルに平行な方向を向いていることがわかる。従って、前述の断面の高分解能ＴＥＭ観察で確認された層状に配列した金属原子の各層は、ナノ結晶のａ−ｂ面に平行な面である。
　ｎｃ−ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳは、異なるナノ結晶間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳは、分析方法によっては、ａ−ｌｉｋｅ　ＯＳや非晶質酸化物半導体と区別が付かない場合がある。
　なお、インジウムと、ガリウムと、亜鉛と、を有する金属酸化物の一種である、インジウム−ガリウム−亜鉛酸化物（以下、ＩＧＺＯ）は、上述のナノ結晶とすることで安定な構造をとる場合がある。特に、ＩＧＺＯは、大気中では結晶成長がし難い傾向があるため、大きな結晶（ここでは、数ｍｍの結晶、または数ｃｍの結晶）よりも小さな結晶（例えば、上述のナノ結晶）とする方が、構造的に安定となる場合がある。
　ａ−ｌｉｋｅ　ＯＳは、ｎｃ−ＯＳと非晶質酸化物半導体との間の構造を有する金属酸化物である。ａ−ｌｉｋｅ　ＯＳは、鬆または低密度領域を有する。すなわち、ａ−ｌｉｋｅ　ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳと比べて、結晶性が低い。
　酸化物半導体（金属酸化物）は、多様な構造をとり、それぞれが異なる特性を有する。本発明の一態様の酸化物半導体は、非晶質酸化物半導体、多結晶酸化物半導体、ａ−ｌｉｋｅ　ＯＳ、ｎｃ−ＯＳ、ＣＡＡＣ−ＯＳのうち、二種以上を有していてもよい。
［不純物］
　ここで、金属酸化物中における各不純物の影響について説明する。
金属酸化物にアルカリ金属またはアルカリ土類金属が含まれると、欠陥準位を形成し、キャリアを生成する場合がある。したがって、アルカリ金属またはアルカリ土類金属が含まれている金属酸化物をチャネル形成領域に用いたトランジスタはノーマリーオン特性となりやすい。このため、金属酸化物中のアルカリ金属またはアルカリ土類金属の濃度を低減することが好ましい。具体的には、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ　Ｉｏｎ　Ｍａｓｓ　Ｓｐｅｃｔｒｏｍｅｔｒｙ）により得られる金属酸化物中のアルカリ金属またはアルカリ土類金属の濃度（ＳＩＭＳにより得られる濃度）を、１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下にする。
　また、金属酸化物に含まれる水素は、金属原子と結合する酸素と反応して水になるため、酸素欠損を形成する場合がある。当該酸素欠損に水素が入ることで、キャリアである電子が生成される場合がある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成することがある。従って、水素が含まれている金属酸化物を用いたトランジスタは、ノーマリーオン特性となりやすい。
　このため、金属酸化物中の水素はできる限り低減されていることが好ましい。具体的には、金属酸化物において、ＳＩＭＳにより得られる水素濃度を、１×１０２０ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３未満、より好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とする。不純物が十分に低減された金属酸化物をトランジスタのチャネル形成領域に用いることで、安定した電気特性を付与することができる。
＜半導体装置の構成例２＞
　図１５は、本発明の一態様に係るトランジスタ２００Ａ、およびトランジスタ２００Ａ周辺の上面図および断面図である。
　図１５（Ａ）は、トランジスタ２００Ａを有する半導体装置の上面図である。また、図１５（Ｂ）および図１５（Ｃ）は当該半導体装置の断面図である。ここで、図１５（Ｂ）は、図１５（Ａ）にＡ１−Ａ２の一点鎖線で示す部位の断面図であり、トランジスタ２００Ａのチャネル長方向の断面図でもある。また、図１５（Ｃ）は、図１５（Ａ）にＡ３−Ａ４の一点鎖線で示す部位の断面図であり、トランジスタ２００Ａのチャネル幅方向の断面図でもある。なお、図１５（Ａ）の上面図では、図の明瞭化のために一部の要素を省いている。
　なお、図１５に示す半導体装置において、＜半導体装置の構成例１＞に示した半導体装置を構成する構造と同機能を有する構造には、同符号を付記している。
　以下、半導体装置の構成について、図１５を用いて説明する。なお、本項目において、半導体装置の構成材料については＜半導体装置の構成例１＞で詳細に説明した材料を用いることができる。
［トランジスタ２００Ａ］
　図１５に示すように、トランジスタ２００Ａは、基板（図示せず。）の上に配置された絶縁体２１６と、絶縁体２１６に埋め込まれるように配置された導電体２０５と、絶縁体２１６の上および導電体２０５の上に配置された絶縁体２２２と、絶縁体２２２の上に配置された絶縁体２２４と、絶縁体２２４の上に配置された酸化物２３０（酸化物２３０ａ、酸化物２３０ｂ、酸化物２３０ｃ１、および酸化物２３０ｃ２）と、酸化物２３０の上に配置された２５０と、絶縁体２５０上に配置された導電体２６０（導電体２６０ａ、および導電体２６０ｂ）と、酸化物２３０ｂの上面の一部と接する導電体２４２ａおよび導電体２４２ｂと、導電体２４２ａの上に配置されたバリア膜２４４ａと、導電体２４２ｂの上に配置されたバリア膜２４４ｂと、絶縁体２２２の上面の一部、絶縁体２２４の側面、酸化物２３０ａの側面、酸化物２３０ｂの側面、導電体２４２ａの側面、バリア膜２４４ａの上面、導電体２４２ｂの側面、およびバリア膜２４４ｂの上面に接して配置された絶縁体２５４（絶縁体２５４ａ、および絶縁体２５４ｂ）と、を有する。
　絶縁体２５４が、絶縁体２５４ａ、および絶縁体２５４ｂの２層を積層する構成であり、また、酸化物２３０ｃが、酸化物２３０ｃ１および酸化物２３０ｃ２の２層を積層する構成である点が、前述のトランジスタ２００と異なる。以下では、トランジスタ２００と異なる点について説明する。
　図１５に示すように、絶縁体２５４は、絶縁体２５４ａと、絶縁体２５４ａの上に配置された絶縁体２５４ｂと、を有する。例えば、絶縁体２５４ａは、水、水素などの不純物が、絶縁体２８０側からトランジスタ２００Ａに拡散するのを抑制するバリア膜として機能することが好ましい。また、例えば、絶縁体２５４ｂは、酸化物２３０中の酸素が、絶縁体２８０側へ拡散するのを抑制することが好ましい。このような２層を積層する構成にすることで、酸化物２３０のチャネル形成領域への水素の混入を防ぐことができる。さらに、酸化物２３０のチャネル形成領域からの酸素の放出を防ぐことができる。具体的には、絶縁体２５４ａとして、スパッタリング法を用いて成膜された窒化シリコンを用い、絶縁体２５４ｂとして、ＡＬＤ法を用いて成膜された酸化アルミニウムを用いればよい。
　また、例えば、絶縁体２５４ａとして、過剰酸素領域を有する絶縁性材料、または、過剰酸素領域が形成されやすい絶縁性材料を用い、絶縁体２５４ｂとして、被形成膜に過剰酸素領域を形成しやすい絶縁性材料を用いることが好ましい。具体的には、絶縁体２５４ａとして、スパッタリング法を用いて成膜された酸化シリコンを用い、絶縁体２５４ｂとして、スパッタリング法を用いて成膜された酸化アルミニウムを用いればよい。このような２層を積層する構成にすることで、絶縁体２５４ａが有する過剰酸素を、酸化物２３０に効率的に供給することができる。
　なお、絶縁体２５４ａが過剰酸素を有する場合、導電体２４２ａの上面に接してバリア膜２４４ａが設けられ、導電体２４２ｂの上面に接してバリア膜２４４ｂが設けられることが好ましい。バリア膜２４４ａおよびバリア膜２４４ｂは、水、水素などの不純物および酸素の透過を抑制する機能を有する。これにより、酸化物２３０ｃおよび絶縁体２５０中の過剰酸素が、導電体２４２ａおよび導電体２４２ｂへと拡散することを防止することができる。つまり、導電体２４２ａおよび導電体２４２ｂの酸化に、周囲の過剰酸素が用いられることを防ぐことができる。さらに、導電体２４２ａおよび導電体２４２ｂの酸化によって、導電体２４２ａおよび導電体２４２ｂの電気抵抗値が増加することを防ぐことができる。なお、導電体の電気抵抗値の測定は、２端子法などを用いて測定することができる。
　バリア膜２４４ａ、およびバリア膜２４４ｂとしては、例えば、酸化アルミニウム、酸化マグネシウム、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、酸化タンタルなどの金属酸化物、窒化酸化シリコン、窒化シリコンなどを用いればよい。
　また、バリア膜２４４ａ、およびバリア膜２４４ｂとして不純物が透過しにくい導電性材料を用いてもよい。バリア膜２４４ａ、およびバリア膜２４４ｂに導電性材料を用いる場合は、酸素が放出されにくい、または、吸収されにくい導電性材料を用いることが好ましい。なお、バリア膜２４４ａおよびバリア膜２４４ｂを設けない構成としてもよい。
　なお、絶縁体２５４は、絶縁体２５４ａおよび絶縁体２５４ｂを積層する構成に限定されず、単層にしてもよいし、絶縁体２５４ａ、絶縁体２５４ｂ、および絶縁体２５４ｃの３層を積層する構成にしてもよい。３層を積層する構成にする場合、例えば、絶縁体２５４ａとして、水、水素などの不純物、および酸素の拡散を抑制する機能を有する絶縁性材料を用い、絶縁体２５４ｂとして、過剰酸素領域を有する絶縁性材料を用い、絶縁体２５４ｃとして、酸素の拡散を抑制する機能を有する絶縁性材料を用いるとよい。このような３層を積層する構成にすることで、絶縁体２５４ｂが有する過剰酸素が、絶縁体２５４ａおよび絶縁体２５４ｃの外側に拡散することを抑制することができる。したがって、絶縁体２５４ｂが有する過剰酸素を、酸化物２３０に効率的に供給することができる。
　なお、絶縁体２５４を２層以上の積層する構成にする場合、絶縁体２５４に用いる絶縁性材料の組み合わせおよび積層順は、求めるトランジスタ特性により、適宜設計すればよい。
　また、図１５に示すように、酸化物２３０ｃは、酸化物２３０ｃ１と、酸化物２３０ｃ１の上に配置された酸化物２３０ｃ２と、を有する。酸化物２３０ｃ１は、酸化物２３０ｂに用いられる金属酸化物を構成する金属元素の少なくとも一つを含むことが好ましく、当該金属元素を全て含むことがより好ましい。これにより、酸化物２３０ｂと酸化物２３０ｃ１との界面における欠陥準位密度を低くすることができる。また、酸化物２３０ｃ２は、酸化物２３０ｃ１より、酸素の拡散または透過を抑制する金属酸化物であることが好ましい。絶縁体２５０と酸化物２３０ｃ１との間に酸化物２３０ｃ２を設けることで、絶縁体２８０に含まれる酸素が、絶縁体２５０に拡散するのを抑制することができる。したがって、当該酸素は、酸化物２３０ｃ１を介して、酸化物２３０に供給されやすくなる。
　また、酸化物２３０ｃ１、および酸化物２３０ｃ２は、結晶性を有することが好ましく、酸化物２３０ｃ２は、酸化物２３０ｃ１よりも結晶性が高いことがより好ましい。特に、酸化物２３０ｃ１、および酸化物２３０ｃ２として、ＣＡＡＣ−ＯＳを用いることが好ましく、酸化物２３０ｃ１、および酸化物２３０ｃ２が有する結晶のｃ軸が、酸化物２３０ｃ１、および酸化物２３０ｃ２の被形成面または上面に概略垂直な方向を向いていることが好ましい。ＣＡＡＣ−ＯＳは、ｃ軸方向に酸素を移動させにくい性質を有する。したがって、酸化物２３０ｃ１と絶縁体２５０との間に、酸化物２３０ｃ２を設けることで、酸化物２３０ｃ１が有する酸素が、絶縁体２５０へ拡散することを抑制し、当該酸素を、酸化物２３０に効率的に供給することができる。
　具体的には、酸化物２３０ｃ１として、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］の金属酸化物を用い、酸化物２３０ｃ２として、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４［原子数比］の金属酸化物を用いればよい。酸化物２３０ｃ２に用いる金属酸化物において、構成元素中のＩｎの原子数比が、酸化物２３０ｃ１に用いる金属酸化物における、構成元素中のＩｎの原子数比より小さくすることで、Ｉｎが絶縁体２５０側に拡散するのを抑制することができる。絶縁体２５０は、ゲート絶縁体として機能するため、Ｉｎが絶縁体２５０などに混入した場合、トランジスタの特性不良となる。したがって、酸化物２３０ｃを積層構造とすることで、信頼性の高い半導体装置を提供することが可能となる。
　また、絶縁体２８０を、２層の積層構造として設ける構成にしてもよい。図１５に示すように、絶縁体２８０は、絶縁体２８０ａと、絶縁体２８０ａの上に配置された絶縁体２８０ｂと、を有する場合、絶縁体２８０ａは、過剰酸素領域を有することが好ましい。絶縁体２８０ａは、絶縁体２８０ｂよりも、酸化物２３０のチャネル形成領域までの物理的距離が短いため、絶縁体２８０に含まれる酸素を、酸化物２３０のチャネル形成領域に効率的に供給することができる。
　具体的には、絶縁体２８０ａとして、スパッタリング法を用いて成膜した酸化シリコンを用い、絶縁体２８０ｂとして、ＣＶＤ法を用いて成膜した酸化窒化シリコンを用いればよい。なお、トランジスタ２００Ａでは、絶縁体２８０を積層する構成について示しているが、本発明はこれに限られるものではない。例えば、絶縁体２８０を単層、または３層以上の積層構造として設ける構成にしてもよい。
　また、図１５に示すように、絶縁体２７４と絶縁体２８１との間に、絶縁体２８２を設ける構成にしてもよい。絶縁体２８２は、水素などの不純物や、酸素の拡散を抑制する機能を有する絶縁膜を用いることが好ましい。例えば、スパッタリング法や、ＡＬＤ法を用いて、窒化シリコン、酸化アルミニウムなどを成膜すること好ましい。絶縁体２８２を設けることで、絶縁体２８０、絶縁体２５０などが有する酸素が、絶縁体２８１側へ拡散することを抑制することができる。
＜半導体装置の構成例３＞
　図１６は、本発明の一態様に係るトランジスタ２００Ｂ、およびトランジスタ２００Ｂ周辺の上面図および断面図である。
　図１６（Ａ）は、トランジスタ２００Ｂを有する半導体装置の上面図である。また、図１６（Ｂ）乃至図１６（Ｄ）は当該半導体装置の断面図である。ここで、図１６（Ｂ）は、図１６（Ａ）にＡ１−Ａ２の一点鎖線で示す部位の断面図であり、トランジスタ２００Ｂのチャネル長方向の断面図でもある。また、図１６（Ｃ）は、図１６（Ａ）にＡ３−Ａ４の一点鎖線で示す部位の断面図であり、トランジスタ２００Ｂのチャネル幅方向の断面図でもある。また、図１６（Ｄ）は、図１６（Ａ）にＡ５−Ａ６の一点鎖線で示す部位の断面図であり、トランジスタ２００Ｂの低抵抗領域として機能する領域２４３ｂ近傍の断面図でもある。なお、図１６（Ａ）の上面図では、図の明瞭化のために一部の要素を省いている。
　なお、図１６に示す半導体装置において、＜半導体装置の構成例１＞または＜半導体装置の構成例２＞に示した半導体装置を構成する構造と同機能を有する構造には、同符号を付記している。
　以下、半導体装置の構成について、図１６を用いて説明する。なお、本項目において、半導体装置の構成材料については＜半導体装置の構成例１＞または＜半導体装置の構成例２＞で詳細に説明した材料を用いることができる。
［トランジスタ２００Ｂ］
　図１６に示すように、トランジスタ２００Ｂは、基板（図示せず。）の上に配置された絶縁体２１６と、絶縁体２１６に埋め込まれるように配置された導電体２０５と、絶縁体２１６の上および導電体２０５の上に配置された絶縁体２２２と、絶縁体２２２の上に配置された絶縁体２２４と、絶縁体２２４の上に配置された酸化物２３０（酸化物２３０ａ、酸化物２３０ｂ、酸化物２３０ｃ１、および酸化物２３０ｃ２）と、酸化物２３０の上に配置された絶縁体２５０と、絶縁体２５０上に配置された導電体２６０（導電体２６０ａ、および導電体２６０ｂ）と、絶縁体２２２の上面の一部、絶縁体２２４の側面、酸化物２３０ａの側面、酸化物２３０ｂの側面、および酸化物２３０ｂの上面に接して配置された絶縁体２５４（絶縁体２５４ａ、および絶縁体２５４ｂ）と、を有する。ここで、酸化物２３０ｂの上面には、領域２４３ａ、および領域２４３ｂが、互いに離隔して形成されている。
　トランジスタ２００Ｂは、導電体２４２を設けていない点において、前述のトランジスタ２００などと異なる。以下では、前述のトランジスタ２００などと異なる点について説明する。
　図１６（Ｂ）に示すように、領域２４３ａおよび領域２４３ｂは、導電体２６０を挟んで対向して形成されており、上面が絶縁体２５４と接することが好ましい。上面視において、領域２４３ａおよび領域２４３ｂの導電体２６０側の側面は、導電体２６０の側面と一致する、または、領域２４３ａおよび領域２４３ｂの一部が導電体２６０と重畳する、ことが好ましい。
　図１６に示すトランジスタ２００Ｂにおいては、例えば、酸化物２３０のキャリア密度を増大させ、低抵抗化させることができる元素をドーパントとして添加することによって、領域２４３（領域２４３ａおよび領域２４３ｂ）を形成すればよい。
　ドーパントとしては、酸素欠損を形成する元素、または酸素欠損と結合する元素などを用いればよい。このような元素としては、代表的には、ホウ素、またはリンが挙げられる。また、水素、炭素、窒素、フッ素、硫黄、塩素、チタン、希ガス等を用いてもよい。また、希ガスの代表例としては、ヘリウム、ネオン、アルゴン、クリプトン、及びキセノン等がある。また、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウム、ルテニウム、イリジウム、ストロンチウム、ランタンなどの金属元素の中から選ばれるいずれか一つまたは複数の金属元素を添加してもよい。上述した中でもドーパントとしては、ホウ素、及びリンが好ましい。ホウ素、リンをドーパントとして用いる場合、アモルファスシリコン、または低温ポリシリコンの製造ラインの装置を使用することができるため、設備投資を抑制することができる。上記元素の濃度は、ＳＩＭＳなどを用いて測定すればよい。
　特に、領域２４３に添加する元素として、酸化物を形成しやすい元素を用いることが好ましい。このような元素としては、代表的にはホウ素、リン、アルミニウム、マグネシウム等がある。領域２４３に添加された当該元素は、酸化物２３０中の酸素を奪って酸化物を形成しうる。その結果、領域２４３には多くの酸素欠損が生じる。当該酸素欠損と、酸化物２３０中の水素とが結合することでキャリアが生じ、極めて低抵抗な領域となる。さらに、領域２４３に添加された元素は安定な酸化物の状態で領域２４３に存在するため、その後の工程で高い温度を要する処理が行われたとしても、領域２４３から脱離しにくい。すなわち、領域２４３に添加する元素として、酸化物を形成しやすい元素を用いることで、酸化物２３０中に高温のプロセスを経ても高抵抗化しにくい領域を形成できる。
　ここで、領域２４３の上記元素の濃度は、酸化物２３０の領域２４３が形成されていない部分の上記元素の濃度と、同等、またはそれよりも高いことが好ましい。また、領域２４３に含まれる酸素欠損の量は、酸化物２３０の領域２４３が形成されていない部分の酸素欠損の量と、同等、またはそれよりも多いことが好ましい。これにより、領域２４３は、酸化物２３０の領域２４３が形成されていない部分と比較して、キャリア密度が大きく、抵抗が低くなる。
　酸化物２３０にソース領域またはドレイン領域として機能する領域２４３を形成することで、金属で形成されたソース電極およびドレイン電極を設けることなく、領域２４３にプラグとして機能する導電体２４０を接続することができる。
　また、このようにドーパントを添加して領域２４３を形成すると、絶縁体２５４ａおよび絶縁体２５４ｂにもドーパントが添加される。すなわち、酸化物２３０ｂ、絶縁体２５４ａ、および絶縁体２５４ｂがドーパントに含まれる元素を有する。また、絶縁体２５４ａおよび絶縁体２５４ｂが過剰酸素を有する場合、ドーパントによって、外部への過剰酸素の拡散を抑制できる場合がある。このような領域２４３を形成することで、トランジスタ２００Ｂのオン電流を大きくし、Ｓ値（Ｓｕｂｔｈｒｅｓｈｏｌｄ　Ｓｗｉｎｇ、ＳＳとも言う。）を良好にし、周波数特性の向上を図ることができる。
　ドーパントの添加によって領域２４３を形成する場合、例えば、酸化物２３０ｃ１、酸化物２３０ｃ２、絶縁体２５０、および導電体２６０を設ける位置に、ダミーゲートを形成し、当該ダミーゲートをマスクとして用いて、ドーパントの添加を行えばよい。これにより、酸化物２３０において、当該ダミーゲートが重畳していない領域に、上記の元素を含む領域２４３を形成することができる。
　ドーパントの添加方法としては、イオン化された原料ガスを質量分離して添加するイオン注入法、イオン化された原料ガスを質量分離せずに添加するイオンドーピング法、プラズマイマージョンイオンインプランテーション法などを用いることができる。質量分離を行う場合、添加するイオン種およびその濃度を厳密に制御することができる。一方、質量分離を行わない場合、短時間で高濃度のイオンを添加することができる。また、原子または分子のクラスターを生成してイオン化するイオンドーピング法を用いてもよい。なお、ドーパントを、イオン、ドナー、アクセプター、不純物または元素などと言い換えてもよい。
　また、領域２４３に酸素欠損を形成する元素を添加して、熱処理を行うことで、チャネル形成領域として機能する領域２３４に含まれる水素を、領域２４３に含まれる酸素欠損で捕獲できる場合がある。これにより、トランジスタ２００Ｂに安定な電気特性を与え、信頼性の向上を図ることができる。
　なお、図１６において、トランジスタ２００Ａと同様に、酸化物２３０ｃを酸化物２３０ｃ１と酸化物２３０ｃ２の積層で示し、絶縁体２５４を絶縁体２５４ａと絶縁体２５４ｂの積層で示したが、これに限られるものではない。酸化物２３０ｃおよび絶縁体２５４は、単層にしてもよいし、３層以上の積層構造にしてもよい。
＜半導体装置の構成例４＞
　図１７は、本発明の一態様に係るトランジスタ２００Ｃ、およびトランジスタ２００Ｃ周辺の上面図および断面図である。
　図１７（Ａ）は、トランジスタ２００Ｃを有する半導体装置の上面図である。また、図１７（Ｂ）および図１７（Ｃ）は当該半導体装置の断面図である。ここで、図１７（Ｂ）は、図１７（Ａ）にＡ１−Ａ２の一点鎖線で示す部位の断面図であり、トランジスタ２００Ｃのチャネル長方向の断面図でもある。また、図１７（Ｃ）は、図１７（Ａ）にＡ３−Ａ４の一点鎖線で示す部位の断面図であり、トランジスタ２００Ｃのチャネル幅方向の断面図でもある。なお、図１７（Ａ）の上面図では、図の明瞭化のために一部の要素を省いている。
　なお、図１７に示す半導体装置において、＜半導体装置の構成例１＞に示した半導体装置を構成する構造と同機能を有する構造には、同符号を付記している。
　以下、半導体装置の構成について、図１７を用いて説明する。なお、本項目において、半導体装置の構成材料については＜半導体装置の構成例１＞で詳細に説明した材料を用いることができる。
［トランジスタ２００Ｃ］
　図１７に示すように、トランジスタ２００Ｃは、基板（図示せず。）の上に配置された絶縁体２１６と、絶縁体２１６に埋め込まれるように配置された導電体２０５と、絶縁体２１６の上および導電体２０５の上に配置された絶縁体２２２と、絶縁体２２２の上に配置された絶縁体２２４と、絶縁体２２４の上に配置された酸化物２３０（酸化物２３０ａ、酸化物２３０ｂ、および酸化物２３０ｃ）と、酸化物２３０の上に配置された絶縁体２５０と、絶縁体２５０上に配置された導電体２６０（導電体２６０ａ、および導電体２６０ｂ）と、酸化物２３０ｂの上面の一部と接する導電体２４２ａおよび導電体２４２ｂと、絶縁体２２２の上面の一部、絶縁体２２４の側面、酸化物２３０ａの側面、酸化物２３０ｂの側面、導電体２４２ａの側面、導電体２４２ａの上面、導電体２４２ｂの側面、導電体２４２ｂの上面、および酸化物２３０ｃの一部に接して配置された絶縁体２５４と、導電体２６０を覆って配置された絶縁体２７３と、を有する。
　絶縁体２７３を有し、酸化物２３０ｃ、絶縁体２５０、および導電体２６０の一部が導電体２４２に重畳し、絶縁体２８０が酸化物２３０ｃ、絶縁体２５０、および導電体２６０の上に設けられている点が、前述のトランジスタ２００と異なる。以下では、トランジスタ２００と異なる点について説明する。
　トランジスタ２００Ｃにおいて、導電体２６０は、絶縁体２５０を介して導電体２４２ａと重なる領域と、絶縁体２５０を介して導電体２４２ｂと重なる領域を有する。導電体２６０をこのような形状にすることにより、導電体２６０に位置合わせのマージンを持たせることができるので、酸化物２３０の導電体２４２ａと導電体２４２ｂの間の領域に、導電体２６０を確実に重畳させ、オフセット領域が形成されるのを防ぐことができる。
　絶縁体２７３は、絶縁体２５４などと同様に、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有する（上記酸素が透過しにくい。）ことが好ましい。例えば、絶縁体２７３は、絶縁体２８０または絶縁体２２４より酸素透過性が低いことが好ましい。このような絶縁体２７３で導電体２６０を覆うことにより、導電体２６０が酸化されるのを抑制することができる。
　また、絶縁体２７３は、絶縁体２５４などと同様に、水、水素などの不純物が、絶縁体２８０側から導電体２６０に拡散するのを抑制するバリア絶縁膜として機能することが好ましい。例えば、絶縁体２７３は、絶縁体２２４より水素透過性が低いことが好ましい。
　なお、図１７において、絶縁体２７３は、導電体２６０を覆い、絶縁体２５０の上面に接する構成にしているが、これに限られるものではない。例えば、絶縁体２７３が、導電体２６０、絶縁体２５０、および酸化物２３０ｃを覆い、絶縁体２５４に接する構成にしてもよい。
　以上、本実施の形態に示す構成、方法などは、他の実施の形態や実施例に示す構成、方法などと適宜組み合わせて用いることができる。
（実施の形態３）
　本実施の形態では、半導体装置の一形態を、図１８および図１９を用いて説明する。
［記憶装置１］
　本発明の一態様である容量素子を使用した、半導体装置（記憶装置）の一例を図１８に示す。本発明の一態様の半導体装置は、トランジスタ２００はトランジスタ３００の上方に設けられ、容量素子１００はトランジスタ３００、およびトランジスタ２００の上方に設けられている。なお、トランジスタ２００として、先の実施の形態で説明したトランジスタ２００などを用いることができる。
　トランジスタ２００は、酸化物半導体を有する半導体層にチャネルが形成されるトランジスタである。トランジスタ２００は、オフ電流が小さいため、これを記憶装置に用いることにより長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作を必要としない、あるいは、リフレッシュ動作の頻度が極めて少ないため、記憶装置の消費電力を十分に低減することができる。
　図１８に示す半導体装置において、配線１００１はトランジスタ３００のソースと電気的に接続され、配線１００２はトランジスタ３００のドレインと電気的に接続されている。また、配線１００３はトランジスタ２００のソースおよびドレインの一方と電気的に接続され、配線１００４はトランジスタ２００の第１のゲートと電気的に接続され、配線１００６はトランジスタ２００の第２のゲートと電気的に接続されている。そして、トランジスタ３００のゲート、およびトランジスタ２００のソースおよびドレインの他方は、容量素子１００の電極の一方と電気的に接続され、配線１００５は容量素子１００の電極の他方と電気的に接続されている。
　また、図１８に示す記憶装置は、マトリクス状に配置することで、メモリセルアレイを構成することができる。
＜トランジスタ３００＞
　トランジスタ３００は、基板３１１上に設けられ、ゲート電極として機能する導電体３１６、ゲート絶縁体として機能する絶縁体３１５、基板３１１の一部からなる半導体領域３１３、ならびにソース領域またはドレイン領域として機能する低抵抗領域３１４ａ、および低抵抗領域３１４ｂを有する。トランジスタ３００は、ｐチャネル型、またはｎチャネル型のいずれでもよい。
　ここで、図１８に示すトランジスタ３００はチャネルが形成される半導体領域３１３（基板３１１の一部）が凸形状を有する。また、半導体領域３１３の側面および上面を、絶縁体３１５を介して、導電体３１６が覆うように設けられている。なお、導電体３１６は仕事関数を調整する材料を用いてもよい。このようなトランジスタ３００は半導体基板の凸部を利用していることからＦＩＮ型トランジスタとも呼ばれる。なお、凸部の上部に接して、凸部を形成するためのマスクとして機能する絶縁体を有していてもよい。また、ここでは半導体基板の一部を加工して凸部を形成する場合を示したが、ＳＯＩ基板を加工して凸形状を有する半導体膜を形成してもよい。
　なお、図１８に示すトランジスタ３００は一例であり、その構造に限定されず、回路構成や駆動方法に応じて適切なトランジスタを用いればよい。
＜容量素子１００＞
　容量素子１００は、トランジスタ２００の上方に設けられる。容量素子１００は、第１の電極として機能する導電体１１０、第２の電極として機能する導電体１２０、および誘電体として機能する絶縁体１３０を有する。
　また、例えば、導電体２４０上に設けた導電体１１２と、導電体１１０は、同時に形成することができる。なお、導電体１１２は、容量素子１００、トランジスタ２００、またはトランジスタ３００と電気的に接続するプラグ、または配線としての機能を有する。
　図１８では、導電体１１２、および導電体１１０は単層構造を示したが、当該構成に限定されず、２層以上の積層構造でもよい。例えば、バリア性を有する導電体と導電性が高い導電体との間に、バリア性を有する導電体、および導電性が高い導電体に対して密着性が高い導電体を形成してもよい。
　また、絶縁体１３０は、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウム、酸化ハフニウム、酸化窒化ハフニウム、窒化酸化ハフニウム、窒化ハフニウムなどを用いればよく、積層または単層で設けることができる。
　例えば、絶縁体１３０には、酸化窒化シリコンなどの絶縁耐力が大きい材料と、高誘電率（ｈｉｇｈ−ｋ）材料との積層構造を用いることが好ましい。当該構成により、容量素子１００は、高誘電率（ｈｉｇｈ−ｋ）の絶縁体を有することで、十分な容量を確保でき、絶縁耐力が大きい絶縁体を有することで、絶縁耐力が向上し、容量素子１００の静電破壊を抑制することができる。
　なお、高誘電率（ｈｉｇｈ−ｋ）材料（高い比誘電率の材料）の絶縁体としては、酸化ガリウム、酸化ハフニウム、酸化ジルコニウム、アルミニウムおよびハフニウムを有する酸化物、アルミニウムおよびハフニウムを有する酸化窒化物、シリコンおよびハフニウムを有する酸化物、シリコンおよびハフニウムを有する酸化窒化物、シリコンおよびハフニウムを有する窒化物などがある。
　一方、絶縁耐力が大きい材料（低い比誘電率の材料）としては、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコン、樹脂などがある。
＜配線層＞
　各構造体の間には、層間膜、配線、プラグ等が設けられた配線層が設けられていてもよい。また、配線層は、設計に応じて複数層設けることができる。ここで、プラグまたは配線としての機能を有する導電体は、複数の構造をまとめて同一の符号を付与する場合がある。また、本明細書等において、配線と、配線と電気的に接続するプラグとが一体物であってもよい。すなわち、導電体の一部が配線として機能する場合、および導電体の一部がプラグとして機能する場合もある。
　例えば、基板３１１上には、層間膜として、絶縁体３２０、絶縁体３２２、絶縁体３２４、および絶縁体３２６が順に積層して設けられている。なお、絶縁体３１５、および導電体３１６は、絶縁体３２０に埋め込まれるように設けられている。また、絶縁体３２０、絶縁体３２２、絶縁体３２４、および絶縁体３２６には容量素子１００、またはトランジスタ２００と電気的に接続する導電体３２８、および導電体３３０等が埋め込まれている。なお、導電体３２８、および導電体３３０はプラグ、または配線として機能する。
　また、層間膜として機能する絶縁体は、その下方の凹凸形状を被覆する平坦化膜として機能してもよい。例えば、絶縁体３２２の上面は、平坦性を高めるために化学機械研磨（ＣＭＰ）法等を用いた平坦化処理により平坦化されていてもよい。
　絶縁体３２６、および導電体３３０上に、配線層を設けてもよい。例えば、図１８において、絶縁体３５０、絶縁体３５２、及び絶縁体３５４が順に積層して設けられている。また、絶縁体３５０、絶縁体３５２、及び絶縁体３５４には、導電体３５６が形成されている。導電体３５６は、プラグ、または配線として機能する。
　絶縁体３５４、および導電体３５６上には、絶縁体２１０、絶縁体２１２、絶縁体２１４、および絶縁体２１６が順に積層して設けられている。また、絶縁体２１０、絶縁体２１２、絶縁体２１４、および絶縁体２１６には、導電体２１８、及びトランジスタ２００を構成する導電体（導電体２０５）等が埋め込まれている。なお、導電体２１８は、容量素子１００、またはトランジスタ３００と電気的に接続するプラグ、または配線としての機能を有する。さらに、導電体１２０、および絶縁体１３０上には、絶縁体１５０が設けられている。
　層間膜として用いることができる絶縁体としては、絶縁性を有する酸化物、窒化物、酸化窒化物、窒化酸化物、金属酸化物、金属酸化窒化物、金属窒化酸化物などがある。
　例えば、層間膜として機能する絶縁体には、比誘電率が低い材料を用いることで、配線間に生じる寄生容量を低減することができる。したがって、絶縁体の機能に応じて、材料を選択するとよい。
　例えば、絶縁体２１２、絶縁体３５２、絶縁体３５４等には、比誘電率の低い絶縁体を有することが好ましい。例えば、当該絶縁体は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコン、樹脂などを有することが好ましい。または、当該絶縁体は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコンまたは空孔を有する酸化シリコンと、樹脂と、の積層構造を有することが好ましい。酸化シリコンおよび酸化窒化シリコンは、熱的に安定であるため、樹脂と組み合わせることで、熱的に安定かつ比誘電率の低い積層構造とすることができる。樹脂としては、例えば、ポリエステル、ポリオレフィン、ポリアミド（ナイロン、アラミドなど）、ポリイミド、ポリカーボネート、アクリルなどがある。
　また、導電体１１２、または導電体１２０上に設けられる絶縁体１３０、および絶縁体１５０の一方、または両方を抵抗率が１．０×１０１２Ωｃｍ以上１．０×１０１５Ωｃｍ以下、好ましくは５．０×１０１２Ωｃｍ以上１．０×１０１４Ωｃｍ以下、より好ましくは１．０×１０１３Ωｃｍ以上５．０×１０１３Ωｃｍ以下の絶縁体とすることが好ましい。絶縁体１３０、および絶縁体１５０の一方、または両方を上記のような抵抗率を有する絶縁体とすることで、当該絶縁体は、絶縁性を維持しつつ、トランジスタ２００、トランジスタ３００、容量素子１００、および導電体１１２、導電体１２０等の配線間に蓄積される電荷を分散し、該電荷によるトランジスタ、該トランジスタを有する記憶装置の特性不良や静電破壊を抑制することができ、好ましい。このような絶縁体として、窒化シリコン、または窒化酸化シリコンを用いることができる。
　また、上記のような抵抗率を有する絶縁体として、絶縁体１４０を導電体１１２の下層に設けてもよい。この場合、絶縁体２８１上に絶縁体１４０を形成し、絶縁体１４０、絶縁体２８１、絶縁体２７４、絶縁体２８０、絶縁体２５４などに開口部を形成し、当該開口部内に絶縁体２４１の形成や、トランジスタ２００、導電体２１８などと電気的に接続する導電体２４０の形成を行えばよい。絶縁体１４０は、絶縁体１３０、または絶縁体１５０と同様の材料を用いることができる。
　また、酸化物半導体を用いたトランジスタは、水素などの不純物および酸素の透過を抑制する機能を有する絶縁体で囲うことによって、トランジスタの電気特性を安定にすることができる。従って、絶縁体２１０、絶縁体３５０等には、水素などの不純物および酸素の透過を抑制する機能を有する絶縁体を用いればよい。
　水素などの不純物および酸素の透過を抑制する機能を有する絶縁体としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウムまたはタンタルを含む絶縁体を、単層で、または積層で用いればよい。具体的には、水素などの不純物および酸素の透過を抑制する機能を有する絶縁体として、酸化アルミニウム、酸化マグネシウム、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、酸化タンタルなどの金属酸化物、窒化酸化シリコン、窒化シリコンなどを用いることができる。
　配線、プラグに用いることができる導電体としては、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウム、ルテニウムなどから選ばれた金属元素を１種以上含む材料を用いることができる。また、リン等の不純物元素を含有させた多結晶シリコンに代表される、電気伝導度が高い半導体、ニッケルシリサイドなどのシリサイドを用いてもよい。
　例えば、導電体３２８、導電体３３０、導電体３５６、導電体２１８、導電体１１０、導電体１１２、導電体１２０等としては、上記の材料で形成される金属材料、合金材料、金属窒化物材料、金属酸化物材料などの導電性材料を、単層または積層して用いることができる。耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましく、タングステンを用いることが好ましい。または、アルミニウムや銅などの低抵抗導電性材料で形成することが好ましい。低抵抗導電性材料を用いることで配線抵抗を低くすることができる。
＜＜酸化物半導体が設けられた層の配線、またはプラグ＞＞
　なお、トランジスタ２００に、酸化物半導体を用いる場合、酸化物半導体の近傍に過剰酸素領域を有する絶縁体が設けることがある。その場合、該過剰酸素領域を有する絶縁体と、該過剰酸素領域を有する絶縁体に設ける導電体との間に、バリア性を有する絶縁体を設けることが好ましい。
　例えば、図１８では、絶縁体２８０および絶縁体２８１と、導電体２４０との間に、絶縁体２４１を設けるとよい。絶縁体２４１が、絶縁体２８０、および絶縁体２８１と、導電体２４０との間に存在することで、導電体２４０による、絶縁体２８０、および絶縁体２８１に含まれる酸素の吸収、すなわち導電体２４０の酸化を抑制することができる。
　つまり、絶縁体２４１を設けることで、絶縁体２８０が有する過剰酸素が、導電体２４０に吸収されることを抑制することができる。また、絶縁体２４１を有することで、不純物である水素が、導電体２４０を介して、トランジスタ２００へ拡散することを抑制することができる。
　なお、絶縁体２４１としては、水、水素などの不純物、および酸素の拡散を抑制する機能を有する絶縁性材料を用いるとよい。例えば、酸化アルミニウム、酸化ハフニウムなどを用いることが好ましい。また、他にも、例えば、酸化マグネシウム、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化タンタルなどの金属酸化物、窒化酸化シリコン、窒化シリコンなどを用いることができる。
　以上が構成例についての説明である。本構成を用いることで、酸化物半導体を有するトランジスタを用いた半導体装置において、電気特性の変動を抑制すると共に、信頼性を向上させることができる。また、オン電流が大きい酸化物半導体を有するトランジスタを提供することができる。また、オフ電流が小さい酸化物半導体を有するトランジスタを提供することができる。また、消費電力が低減された半導体装置を提供することができる。
［記憶装置２］
　本発明の一態様である半導体装置を使用した、記憶装置の一例を図１９に示す。図１９に示す記憶装置は、図１８で示したトランジスタ２００、トランジスタ３００、および容量素子１００を有する半導体装置に加え、トランジスタ４００を有している。
　トランジスタ４００は、トランジスタ２００の第２のゲート電圧を制御することができる。例えば、トランジスタ４００の第１のゲート及び第２のゲートをソースとダイオード接続し、トランジスタ４００のソースと、トランジスタ２００の第２のゲートを接続する構成とする。当該構成でトランジスタ２００の第２のゲートの負電位を保持するとき、トランジスタ４００の第１のゲート−ソース間の電圧および、第２のゲート−ソース間の電圧は、０Ｖになる。トランジスタ４００において、第２のゲート電圧及び第１のゲート電圧が０Ｖのときのドレイン電流が非常に小さいため、トランジスタ２００およびトランジスタ４００に電源供給をしなくても、トランジスタ２００の第２のゲートの負電位を長時間維持することができる。これにより、トランジスタ２００、およびトランジスタ４００を有する記憶装置は、長期にわたり記憶内容を保持することが可能である。
　従って、図１９において、配線１００１はトランジスタ３００のソースと電気的に接続され、配線１００２はトランジスタ３００のドレインと電気的に接続されている。また、配線１００３はトランジスタ２００のソースおよびドレインの一方と電気的に接続され、配線１００４はトランジスタ２００の第１のゲートと電気的に接続され、配線１００６はトランジスタ２００の第２のゲートと電気的に接続されている。そして、トランジスタ３００のゲート、およびトランジスタ２００のソースおよびドレインの他方は、容量素子１００の電極の一方と電気的に接続され、配線１００５は容量素子１００の電極の他方と電気的に接続されている。配線１００７はトランジスタ４００のソースと電気的に接続され、配線１００８はトランジスタ４００の第１のゲートと電気的に接続され、配線１００９はトランジスタ４００の第２のゲートと電気的に接続され、配線１０１０はトランジスタ４００のドレインと電気的に接続されている。ここで、配線１００６、配線１００７、配線１００８、及び配線１００９が電気的に接続されている。
　また、図１９に示す記憶装置は、図１８に示す記憶装置と同様に、マトリクス状に配置することで、メモリセルアレイを構成することができる。なお、１個のトランジスタ４００は、複数のトランジスタ２００の第２のゲート電圧を制御することができる。そのため、トランジスタ４００は、トランジスタ２００よりも、少ない個数を設けるとよい。
＜トランジスタ４００＞
　トランジスタ４００は、トランジスタ２００と、同じ層に形成されており、並行して作製することができるトランジスタである。トランジスタ４００は、第１のゲート電極として機能する導電体４６０（導電体４６０ａ、および導電体４６０ｂ）と、第２のゲート電極として機能する導電体４０５と、ゲート絶縁体として機能する絶縁体２２２、絶縁体４２４ａ、絶縁体４２４ｂ、および絶縁体４５０と、チャネルが形成される領域を有する酸化物４３０ｃと、ソースまたはドレインの一方として機能する導電体４４２ａ、酸化物４３１ａ、および酸化物４３１ｂと、ソースまたはドレインの他方として機能する導電体４４２ｂ、酸化物４３２ａ、および酸化物４３２ｂと、導電体４４０（導電体４４０ａ、および導電体４４０ｂ）と、を有する。
　トランジスタ４００において、導電体４０５は、導電体２０５と、同じ層に形成される。絶縁体４２４ａ、および絶縁体４２４ｂは、絶縁体２２４と、同じ層に形成される。酸化物４３１ａ、および酸化物４３２ａは、酸化物２３０ａと、同じ層に形成され、酸化物４３１ｂ、および酸化物４３２ｂは、酸化物２３０ｂと、同じ層に形成される。導電体４４２は、導電体２４２と、同じ層に形成される。酸化物４３０ｃは、酸化物２３０ｃと、同じ層に形成される。絶縁体４５０は、絶縁体２５０と、同じ層に形成される。導電体４６０は、導電体２６０と、同じ層に形成される。
　なお、同じ層に形成された構造体は、同時に形成することができる。例えば、酸化物４３０ｃは、酸化物２３０ｃとなる酸化膜を加工することで、形成することができる。
　トランジスタ４００の活性層として機能する酸化物４３０ｃは、酸化物２３０などと同様に、酸素欠損が低減され、水、水素などの不純物が低減されている。これにより、トランジスタ４００のしきい値電圧をより大きくし、オフ電流を低減し、第２のゲート電圧及び第１のゲート電圧が０Ｖのときのドレイン電流を非常に小さくすることができる。
＜＜ダイシングライン＞＞
　以下では、大面積基板を半導体素子ごとに分断することによって、複数の半導体装置をチップ状で取り出す場合に設けられるダイシングライン（スクライブライン、分断ライン、又は切断ラインと呼ぶ場合がある）について説明する。分断方法としては、例えば、まず、基板に半導体素子を分断するための溝（ダイシングライン）を形成した後、ダイシングラインにおいて切断し、複数の半導体装置に分断（分割）する場合がある。
　先の実施の形態で説明したトランジスタ２００および本実施の形態で示すトランジスタ４００の外縁では、図１９に示すように、絶縁体２５４と、絶縁体２２２とが接する。したがって、絶縁体２５４と、絶縁体２２２とが接する領域をダイシングラインとなるように設計する際、ダイシングラインの設計自由度を高くことができる。このとき、絶縁体２２２と、絶縁体２５４とを同材料、および同方法を用いて形成してもよい。絶縁体２２２、および絶縁体２５４を、同材料、および同方法で設けることで、密着性を高めることができる。例えば、酸化アルミニウムを用いることが好ましい。
　当該構造により、絶縁体２２２、および絶縁体２５４で、絶縁体２２４、トランジスタ２００、およびトランジスタ４００を包み込むことができる。絶縁体２２２、および絶縁体２５４は、酸素、水素、及び水の拡散を抑制する機能を有しているため、本実施の形態に示す半導体素子が形成された回路領域ごとに、基板を分断することにより、複数のチップに加工しても、分断した基板の側面方向から、水、水素などの不純物が混入し、トランジスタ２００、およびトランジスタ４００に拡散することを防ぐことができる。
　また、当該構造により、絶縁体２２４の過剰酸素が絶縁体２５４、および絶縁体２２２の外部に拡散することを防ぐことができる。従って、絶縁体２２４の過剰酸素は、効率的にトランジスタ２００、またはトランジスタ４００におけるチャネルが形成される酸化物に供給される。当該酸素により、トランジスタ２００、またはトランジスタ４００におけるチャネルが形成される酸化物の酸素欠損を低減することができる。これにより、トランジスタ２００、またはトランジスタ４００におけるチャネルが形成される酸化物を欠陥準位密度が低い、安定な特性を有する酸化物半導体とすることができる。つまり、トランジスタ２００、またはトランジスタ４００の電気特性の変動を抑制すると共に、信頼性を向上させることができる。
　本実施の形態は、他の実施の形態および実施例などに記載した構成と適宜組み合わせて実施することが可能である。
（実施の形態４）
　本実施の形態では、図２０および図２１を用いて、本発明の一態様に係る、酸化物を半導体に用いたトランジスタ（以下、ＯＳトランジスタと呼ぶ場合がある。）、および容量素子が適用されている記憶装置（以下、ＯＳメモリ装置と呼ぶ場合がある。）について説明する。ＯＳメモリ装置は、少なくとも容量素子と、容量素子の充放電を制御するＯＳトランジスタを有する記憶装置である。ＯＳトランジスタのオフ電流は極めて小さいので、ＯＳメモリ装置は優れた保持特性をもち、不揮発性メモリとして機能させることができる。
＜記憶装置の構成例＞
　図２０（Ａ）にＯＳメモリ装置の構成の一例を示す。記憶装置１４００は、周辺回路１４１１、およびメモリセルアレイ１４７０を有する。周辺回路１４１１は、行回路１４２０、列回路１４３０、出力回路１４４０、およびコントロールロジック回路１４６０を有する。
　列回路１４３０は、例えば、列デコーダ、プリチャージ回路、センスアンプ、書き込み回路等を有する。プリチャージ回路は、配線をプリチャージする機能を有する。センスアンプは、メモリセルから読み出されたデータ信号を増幅する機能を有する。なお、上記配線は、メモリセルアレイ１４７０が有するメモリセルに接続されている配線であり、詳しくは後述する。増幅されたデータ信号は、出力回路１４４０を介して、データ信号ＲＤＡＴＡとして記憶装置１４００の外部に出力される。また、行回路１４２０は、例えば、行デコーダ、ワード線ドライバ回路等を有し、アクセスする行を選択することができる。
　記憶装置１４００には、外部から電源電圧として低電源電圧（ＶＳＳ）、周辺回路１４１１用の高電源電圧（ＶＤＤ）、メモリセルアレイ１４７０用の高電源電圧（ＶＩＬ）が供給される。また、記憶装置１４００には、制御信号（ＣＥ、ＷＥ、ＲＥ）、アドレス信号ＡＤＤＲ、データ信号ＷＤＡＴＡが外部から入力される。アドレス信号ＡＤＤＲは、行デコーダおよび列デコーダに入力され、データ信号ＷＤＡＴＡは書き込み回路に入力される。
　コントロールロジック回路１４６０は、外部から入力される制御信号（ＣＥ、ＷＥ、ＲＥ）を処理して、行デコーダ、列デコーダの制御信号を生成する。制御信号ＣＥは、チップイネーブル信号であり、制御信号ＷＥは、書き込みイネーブル信号であり、制御信号ＲＥは、読み出しイネーブル信号である。コントロールロジック回路１４６０が処理する信号は、これに限定されるものではなく、必要に応じて、他の制御信号を入力すればよい。
　メモリセルアレイ１４７０は、行列状に配置された、複数個のメモリセルＭＣと、複数の配線を有する。なお、メモリセルアレイ１４７０と行回路１４２０とを接続している配線の数は、メモリセルＭＣの構成、一列に有するメモリセルＭＣの数などによって決まる。また、メモリセルアレイ１４７０と列回路１４３０とを接続している配線の数は、メモリセルＭＣの構成、一行に有するメモリセルＭＣの数などによって決まる。
　なお、図２０（Ａ）において、周辺回路１４１１とメモリセルアレイ１４７０を同一平面上に形成する例について示したが、本実施の形態はこれに限られるものではない。例えば、図２０（Ｂ）に示すように、周辺回路１４１１の一部の上に、メモリセルアレイ１４７０が重なるように設けられてもよい。例えば、メモリセルアレイ１４７０の下に重なるように、センスアンプを設ける構成にしてもよい。
　図２１に上述のメモリセルＭＣに適用できるメモリセルの構成例について説明する。
［ＤＯＳＲＡＭ］
　図２１（Ａ）乃至（Ｃ）に、ＤＲＡＭのメモリセルの回路構成例を示す。本明細書等において、１ＯＳトランジスタ１容量素子型のメモリセルを用いたＤＲＡＭを、ＤＯＳＲＡＭ（登録商標）（Ｄｙｎａｍｉｃ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）と呼ぶ場合がある。図２１（Ａ）に示す、メモリセル１４７１は、トランジスタＭ１と、容量素子ＣＡと、を有する。なお、トランジスタＭ１は、ゲート（トップゲートと呼ぶ場合がある。）、及びバックゲートを有する。
　トランジスタＭ１の第１端子は、容量素子ＣＡの第１端子と接続され、トランジスタＭ１の第２端子は、配線ＢＩＬと接続され、トランジスタＭ１のゲートは、配線ＷＯＬと接続され、トランジスタＭ１のバックゲートは、配線ＢＧＬと接続されている。容量素子ＣＡの第２端子は、配線ＣＡＬと接続されている。
　配線ＢＩＬは、ビット線として機能し、配線ＷＯＬは、ワード線として機能する。配線ＣＡＬは、容量素子ＣＡの第２端子に所定の電位を印加するための配線として機能する。データの書き込み時、及び読み出し時において、配線ＣＡＬには、低レベル電位を印加するのが好ましい。配線ＢＧＬは、トランジスタＭ１のバックゲートに電位を印加するための配線として機能する。配線ＢＧＬに任意の電位を印加することによって、トランジスタＭ１のしきい値電圧を増減することができる。
　また、メモリセルＭＣは、メモリセル１４７１に限定されず、回路構成の変更を行うことができる。例えば、メモリセルＭＣは、図２１（Ｂ）に示すメモリセル１４７２のように、トランジスタＭ１のバックゲートが、配線ＢＧＬでなく、配線ＷＯＬと接続される構成にしてもよい。また、例えば、メモリセルＭＣは、図２１（Ｃ）に示すメモリセル１４７３ように、シングルゲート構造のトランジスタ、つまりバックゲートを有さないトランジスタＭ１で構成されたメモリセルとしてもよい。
　上記実施の形態に示す半導体装置をメモリセル１４７１等に用いる場合、トランジスタＭ１としてトランジスタ２００を用い、容量素子ＣＡとして容量素子１００を用いることができる。トランジスタＭ１としてＯＳトランジスタを用いることによって、トランジスタＭ１のリーク電流を非常に小さくすることができる。つまり、書き込んだデータをトランジスタＭ１によって長時間保持することができるため、メモリセルのリフレッシュの頻度を少なくすることができる。また、メモリセルのリフレッシュ動作を不要にすることができる。また、リーク電流が非常に小さいため、メモリセル１４７１、メモリセル１４７２、メモリセル１４７３に対して多値データ、又はアナログデータを保持することができる。
　また、ＤＯＳＲＡＭにおいて、上記のように、メモリセルアレイ１４７０の下に重なるように、センスアンプを設ける構成にすると、ビット線を短くすることができる。これにより、ビット線容量が小さくなり、メモリセルの保持容量を低減することができる。
［ＮＯＳＲＡＭ］
　図２１（Ｄ）乃至（Ｇ）に、２トランジスタ１容量素子のゲインセル型のメモリセルの回路構成例を示す。図２１（Ｄ）に示す、メモリセル１４７４は、トランジスタＭ２と、トランジスタＭ３と、容量素子ＣＢと、を有する。なお、トランジスタＭ２は、トップゲート（単にゲートと呼ぶ場合がある。）、及びバックゲートを有する。本明細書等において、トランジスタＭ２にＯＳトランジスタを用いたゲインセル型のメモリセルを有する記憶装置を、ＮＯＳＲＡＭ（登録商標）（Ｎｏｎｖｏｌａｔｉｌｅ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　ＲＡＭ）と呼ぶ場合がある。
　トランジスタＭ２の第１端子は、容量素子ＣＢの第１端子と接続され、トランジスタＭ２の第２端子は、配線ＷＢＬと接続され、トランジスタＭ２のゲートは、配線ＷＯＬと接続され、トランジスタＭ２のバックゲートは、配線ＢＧＬと接続されている。容量素子ＣＢの第２端子は、配線ＣＡＬと接続されている。トランジスタＭ３の第１端子は、配線ＲＢＬと接続され、トランジスタＭ３の第２端子は、配線ＳＬと接続され、トランジスタＭ３のゲートは、容量素子ＣＢの第１端子と接続されている。
　配線ＷＢＬは、書き込みビット線として機能し、配線ＲＢＬは、読み出しビット線として機能し、配線ＷＯＬは、ワード線として機能する。配線ＣＡＬは、容量素子ＣＢの第２端子に所定の電位を印加するための配線として機能する。データの書き込み時、データ保持の最中、データの読み出し時において、配線ＣＡＬには、低レベル電位を印加するのが好ましい。配線ＢＧＬは、トランジスタＭ２のバックゲートに電位を印加するための配線として機能する。配線ＢＧＬに任意の電位を印加することによって、トランジスタＭ２のしきい値電圧を増減することができる。
　また、メモリセルＭＣは、メモリセル１４７４に限定されず、回路の構成を適宜変更することができる。例えば、メモリセルＭＣは、図２１（Ｅ）に示すメモリセル１４７５のように、トランジスタＭ２のバックゲートが、配線ＢＧＬでなく、配線ＷＯＬと接続される構成にしてもよい。また、例えば、メモリセルＭＣは、図２１（Ｆ）に示すメモリセル１４７６のように、シングルゲート構造のトランジスタ、つまりバックゲートを有さないトランジスタＭ２で構成されたメモリセルとしてもよい。また、例えば、メモリセルＭＣは、図２１（Ｇ）に示すメモリセル１４７７のように、配線ＷＢＬと配線ＲＢＬを一本の配線ＢＩＬとしてまとめた構成であってもよい。
　上記実施の形態に示す半導体装置をメモリセル１４７４等に用いる場合、トランジスタＭ２としてトランジスタ２００を用い、トランジスタＭ３としてトランジスタ３００を用い、容量素子ＣＢとして容量素子１００を用いることができる。トランジスタＭ２としてＯＳトランジスタを用いることによって、トランジスタＭ２のリーク電流を非常に小さくすることができる。これにより、書き込んだデータをトランジスタＭ２によって長時間保持することができるため、メモリセルのリフレッシュの頻度を少なくすることができる。また、メモリセルのリフレッシュ動作を不要にすることができる。また、リーク電流が非常に小さいため、メモリセル１４７４に多値データ、又はアナログデータを保持することができる。メモリセル１４７５乃至メモリセル１４７７も同様である。
　なお、トランジスタＭ３は、チャネル形成領域にシリコンを有するトランジスタ（以下、Ｓｉトランジスタと呼ぶ場合がある）であってもよい。Ｓｉトランジスタの導電型は、ｎチャネル型としてもよいし、ｐチャネル型としてもよい。Ｓｉトランジスタは、ＯＳトランジスタよりも電界効果移動度が高くなる場合がある。よって、読み出しトランジスタとして機能するトランジスタＭ３として、Ｓｉトランジスタを用いてもよい。また、トランジスタＭ３にＳｉトランジスタを用いることで、トランジスタＭ３の上に積層してトランジスタＭ２を設けることができるので、メモリセルの占有面積を低減し、記憶装置の高集積化を図ることができる。
　また、トランジスタＭ３はＯＳトランジスタであってもよい。トランジスタＭ２およびトランジスタＭ３にＯＳトランジスタを用いた場合、メモリセルアレイ１４７０をｎ型トランジスタのみを用いて回路を構成することができる。
　また、図２１（Ｈ）に３トランジスタ１容量素子のゲインセル型のメモリセルの一例を示す。図２１（Ｈ）に示すメモリセル１４７８は、トランジスタＭ４乃至トランジスタＭ６、および容量素子ＣＣを有する。容量素子ＣＣは適宜設けられる。メモリセル１４７８は、配線ＢＩＬ、配線ＲＷＬ、配線ＷＷＬ、配線ＢＧＬ、および配線ＧＮＤＬに電気的に接続されている。配線ＧＮＤＬは低レベル電位を与える配線である。なお、メモリセル１４７８を、配線ＢＩＬに代えて、配線ＲＢＬ、配線ＷＢＬに電気的に接続してもよい。
　トランジスタＭ４は、バックゲートを有するＯＳトランジスタであり、バックゲートは配線ＢＧＬに電気的に接続されている。なお、トランジスタＭ４のバックゲートとゲートとを互いに電気的に接続してもよい。あるいは、トランジスタＭ４はバックゲートを有さなくてもよい。
　なお、トランジスタＭ５、トランジスタＭ６はそれぞれ、ｎチャネル型Ｓｉトランジスタまたはｐチャネル型Ｓｉトランジスタでもよい。或いは、トランジスタＭ４乃至トランジスタＭ６がＯＳトランジスタでもよい、この場合、メモリセルアレイ１４７０をｎ型トランジスタのみを用いて回路を構成することができる。
　上記実施の形態に示す半導体装置をメモリセル１４７８に用いる場合、トランジスタＭ４としてトランジスタ２００を用い、トランジスタＭ５、トランジスタＭ６としてトランジスタ３００を用い、容量素子ＣＣとして容量素子１００を用いることができる。トランジスタＭ４としてＯＳトランジスタを用いることによって、トランジスタＭ４のリーク電流を非常に小さくすることができる。
　なお、本実施の形態に示す、周辺回路１４１１、メモリセルアレイ１４７０等の構成は、上記に限定されるものではない。これらの回路、および当該回路に接続される配線、回路素子等の、配置または機能は、必要に応じて、変更、削除、または追加してもよい。
　本実施の形態に示す構成は、他の実施の形態、実施例などに示す構成と適宜組み合わせて用いることができる。
（実施の形態５）
　本実施の形態では、図２２を用いて、本発明の半導体装置が実装されたチップ１２００の一例を示す。チップ１２００には、複数の回路（システム）が実装されている。このように、複数の回路（システム）を一つのチップに集積する技術を、システムオンチップ（Ｓｙｓｔｅｍ　ｏｎ　Ｃｈｉｐ：ＳｏＣ）と呼ぶ場合がある。
　図２２（Ａ）に示すように、チップ１２００は、ＣＰＵ（Ｃｅｎｔｒａｌ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）１２１１、ＧＰＵ（Ｇｒａｐｈｉｃｓ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）１２１２、一または複数のアナログ演算部１２１３、一または複数のメモリコントローラ１２１４、一または複数のインターフェース１２１５、一または複数のネットワーク回路１２１６等を有する。
　チップ１２００には、バンプ（図示しない）が設けられ、図２２（Ｂ）に示すように、プリント基板（Ｐｒｉｎｔｅｄ　Ｃｉｒｃｕｉｔ　Ｂｏａｒｄ：ＰＣＢ）１２０１の第１の面と接続する。また、ＰＣＢ１２０１の第１の面の裏面には、複数のバンプ１２０２が設けられており、マザーボード１２０３と接続する。
　マザーボード１２０３には、ＤＲＡＭ１２２１、フラッシュメモリ１２２２等の記憶装置が設けられていてもよい。例えば、ＤＲＡＭ１２２１に先の実施の形態に示すＤＯＳＲＡＭを用いることができる。また、例えば、フラッシュメモリ１２２２に先の実施の形態に示すＮＯＳＲＡＭを用いることができる。
　ＣＰＵ１２１１は、複数のＣＰＵコアを有することが好ましい。また、ＧＰＵ１２１２は、複数のＧＰＵコアを有することが好ましい。また、ＣＰＵ１２１１、およびＧＰＵ１２１２は、それぞれ一時的にデータを格納するメモリを有していてもよい。または、ＣＰＵ１２１１、およびＧＰＵ１２１２に共通のメモリが、チップ１２００に設けられていてもよい。該メモリには、前述したＮＯＳＲＡＭや、ＤＯＳＲＡＭを用いることができる。また、ＧＰＵ１２１２は、多数のデータの並列計算に適しており、画像処理や積和演算に用いることができる。ＧＰＵ１２１２に、本発明の酸化物半導体を用いた画像処理回路や、積和演算回路を設けることで、画像処理、および積和演算を低消費電力で実行することが可能になる。
　また、ＣＰＵ１２１１、およびＧＰＵ１２１２が同一チップに設けられていることで、ＣＰＵ１２１１およびＧＰＵ１２１２間の配線を短くすることができ、ＣＰＵ１２１１からＧＰＵ１２１２へのデータ転送、ＣＰＵ１２１１、およびＧＰＵ１２１２が有するメモリ間のデータ転送、およびＧＰＵ１２１２での演算後に、ＧＰＵ１２１２からＣＰＵ１２１１への演算結果の転送を高速に行うことができる。
　アナログ演算部１２１３はＡ／Ｄ（アナログ／デジタル）変換回路、およびＤ／Ａ（デジタル／アナログ）変換回路の一、または両方を有する。また、アナログ演算部１２１３に上記積和演算回路を設けてもよい。
　メモリコントローラ１２１４は、ＤＲＡＭ１２２１のコントローラとして機能する回路、およびフラッシュメモリ１２２２のインターフェースとして機能する回路を有する。
　インターフェース１２１５は、表示装置、スピーカー、マイクロフォン、カメラ、コントローラなどの外部接続機器とのインターフェース回路を有する。コントローラとは、マウス、キーボード、ゲーム用コントローラなどを含む。このようなインターフェースとして、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ　Ｓｅｒｉａｌ　Ｂｕｓ）、ＨＤＭＩ（登録商標）（Ｈｉｇｈ−Ｄｅｆｉｎｉｔｉｏｎ　Ｍｕｌｔｉｍｅｄｉａ　Ｉｎｔｅｒｆａｃｅ）などを用いることができる。
　ネットワーク回路１２１６は、ＬＡＮ（Ｌｏｃａｌ　Ａｒｅａ　Ｎｅｔｗｏｒｋ）などのネットワーク回路を有する。また、ネットワークセキュリティー用の回路を有してもよい。
　チップ１２００には、上記回路（システム）を同一の製造プロセスで形成することが可能である。そのため、チップ１２００に必要な回路の数が増えても、製造プロセスを増やす必要が無く、チップ１２００を低コストで作製することができる。
　ＧＰＵ１２１２を有するチップ１２００が設けられたＰＣＢ１２０１、ＤＲＡＭ１２２１、およびフラッシュメモリ１２２２が設けられたマザーボード１２０３は、ＧＰＵモジュール１２０４と呼ぶことができる。
　ＧＰＵモジュール１２０４は、ＳｏＣ技術を用いたチップ１２００を有しているため、そのサイズを小さくすることができる。また、画像処理に優れていることから、スマートフォン、タブレット端末、ラップトップＰＣ、携帯型（持ち出し可能な）ゲーム機などの携帯型電子機器に用いることが好適である。また、ＧＰＵ１２１２を用いた積和演算回路により、ディープニューラルネットワーク（ＤＮＮ）、畳み込みニューラルネットワーク（ＣＮＮ）、再帰型ニューラルネットワーク（ＲＮＮ）、自己符号化器、深層ボルツマンマシン（ＤＢＭ）、深層信念ネットワーク（ＤＢＮ）などの手法を実行することができるため、チップ１２００をＡＩチップ、またはＧＰＵモジュール１２０４をＡＩシステムモジュールとして用いることができる。
　本実施の形態に示す構成は、他の実施の形態、実施例などに示す構成と適宜組み合わせて用いることができる。
（実施の形態６）
　本実施の形態では、先の実施の形態に示す半導体装置を用いた記憶装置の応用例について説明する。先の実施の形態に示す半導体装置は、例えば、各種電子機器（例えば、情報端末、コンピュータ、スマートフォン、電子書籍端末、デジタルカメラ（ビデオカメラも含む）、録画再生装置、ナビゲーションシステムなど）の記憶装置に適用できる。なお、ここで、コンピュータとは、タブレット型のコンピュータ、ノート型のコンピュータ、デスクトップ型のコンピュータの他、サーバシステムのような大型のコンピュータを含むものである。または、先の実施の形態に示す半導体装置は、メモリカード（例えば、ＳＤカード）、ＵＳＢメモリ、ＳＳＤ（ソリッド・ステート・ドライブ）等の各種のリムーバブル記憶装置に適用される。図２３にリムーバブル記憶装置の幾つかの構成例を模式的に示す。例えば、先の実施の形態に示す半導体装置は、パッケージングされたメモリチップに加工され、様々なストレージ装置、リムーバブルメモリに用いられる。
　図２３（Ａ）はＵＳＢメモリの模式図である。ＵＳＢメモリ１１００は、筐体１１０１、キャップ１１０２、ＵＳＢコネクタ１１０３および基板１１０４を有する。基板１１０４は、筐体１１０１に収納されている。例えば、基板１１０４には、メモリチップ１１０５、コントローラチップ１１０６が取り付けられている。メモリチップ１１０５などに先の実施の形態に示す半導体装置を組み込むことができる。
　図２３（Ｂ）はＳＤカードの外観の模式図であり、図２３（Ｃ）は、ＳＤカードの内部構造の模式図である。ＳＤカード１１１０は、筐体１１１１、コネクタ１１１２および基板１１１３を有する。基板１１１３は筐体１１１１に収納されている。例えば、基板１１１３には、メモリチップ１１１４、コントローラチップ１１１５が取り付けられている。基板１１１３の裏面側にもメモリチップ１１１４を設けることで、ＳＤカード１１１０の容量を増やすことができる。また、無線通信機能を備えた無線チップを基板１１１３に設けてもよい。これによって、ホスト装置とＳＤカード１１１０間の無線通信によって、メモリチップ１１１４のデータの読み出し、書き込みが可能となる。メモリチップ１１１４などに先の実施の形態に示す半導体装置を組み込むことができる。
　図２３（Ｄ）はＳＳＤの外観の模式図であり、図２３（Ｅ）は、ＳＳＤの内部構造の模式図である。ＳＳＤ１１５０は、筐体１１５１、コネクタ１１５２および基板１１５３を有する。基板１１５３は筐体１１５１に収納されている。例えば、基板１１５３には、メモリチップ１１５４、メモリチップ１１５５、コントローラチップ１１５６が取り付けられている。メモリチップ１１５５はコントローラチップ１１５６のワークメモリであり、例えばＤＯＳＲＡＭチップを用いればよい。基板１１５３の裏面側にもメモリチップ１１５４を設けることで、ＳＳＤ１１５０の容量を増やすことができる。メモリチップ１１５４などに先の実施の形態に示す半導体装置を組み込むことができる。
　本実施の形態は、他の実施の形態、実施例などに記載した構成と適宜組み合わせて実施することが可能である。
（実施の形態７）
　本発明の一態様に係る半導体装置は、ＣＰＵやＧＰＵなどのプロセッサ、またはチップに用いることができる。図２４に、本発明の一態様に係るＣＰＵやＧＰＵなどのプロセッサ、またはチップを備えた電子機器の具体例を示す。
＜電子機器・システム＞
　本発明の一態様に係るＧＰＵ又はチップは、様々な電子機器に搭載することができる。電子機器の例としては、例えば、テレビジョン装置、デスクトップ型もしくはノート型のパーソナルコンピュータ、コンピュータ用などのモニタ、デジタルサイネージ（Ｄｉｇｉｔａｌ　Ｓｉｇｎａｇｅ：電子看板）、パチンコ機などの大型ゲーム機などの比較的大きな画面を備える電子機器の他、デジタルカメラ、デジタルビデオカメラ、デジタルフォトフレーム、携帯電話機、携帯型ゲーム機、携帯情報端末、音響再生装置、などが挙げられる。また、本発明の一態様に係る集積回路又はチップを電子機器に設けることにより、電子機器に人工知能を搭載することができる。
　本発明の一態様の電子機器は、アンテナを有していてもよい。アンテナで信号を受信することで、表示部で映像や情報等の表示を行うことができる。また、電子機器がアンテナ及び二次電池を有する場合、アンテナを、非接触電力伝送に用いてもよい。
　本発明の一態様の電子機器は、センサ（力、変位、位置、速度、加速度、角速度、回転数、距離、光、液、磁気、温度、化学物質、音声、時間、硬度、電場、電流、電圧、電力、放射線、流量、湿度、傾度、振動、においまたは赤外線を測定する機能を含むもの）を有していてもよい。
　本発明の一態様の電子機器は、様々な機能を有することができる。例えば、様々な情報（静止画、動画、テキスト画像など）を表示部に表示する機能、タッチパネル機能、カレンダー、日付または時刻などを表示する機能、様々なソフトウェア（プログラム）を実行する機能、無線通信機能、記録媒体に記録されているプログラムまたはデータを読み出す機能等を有することができる。図２４に、電子機器の例を示す。
［携帯電話］
　図２４（Ａ）には、情報端末の一種である携帯電話（スマートフォン）が図示されている。情報端末５５００は、筐体５５１０と、表示部５５１１と、を有しており、入力用インターフェースとして、タッチパネルが表示部５５１１に備えられ、ボタンが筐体５５１０に備えられている。
　情報端末５５００は、本発明の一態様のチップを適用することで、人工知能を利用したアプリケーションを実行することができる。人工知能を利用したアプリケーションとしては、例えば、会話を認識してその会話内容を表示部５５１１に表示するアプリケーション、表示部５５１１に備えるタッチパネルに対してユーザが入力した文字、図形などを認識して、表示部５５１１に表示するアプリケーション、指紋や声紋などの生体認証を行うアプリケーションなどが挙げられる。
［情報端末］
　図２４（Ｂ）には、デスクトップ型情報端末５３００が図示されている。デスクトップ型情報端末５３００は、情報端末の本体５３０１と、ディスプレイ５３０２と、キーボード５３０３と、を有する。
　デスクトップ型情報端末５３００は、先述した情報端末５５００と同様に、本発明の一態様のチップを適用することで、人工知能を利用したアプリケーションを実行することができる。人工知能を利用したアプリケーションとしては、例えば、設計支援ソフトウェア、文章添削ソフトウェア、献立自動生成ソフトウェアなどが挙げられる。また、デスクトップ型情報端末５３００を用いることで、新規の人工知能の開発を行うことができる。
　なお、上述では、電子機器としてスマートフォン、及びデスクトップ用情報端末を例として、それぞれ図２４（Ａ）、（Ｂ）に図示したが、スマートフォン、及びデスクトップ用情報端末以外の情報端末を適用することができる。スマートフォン、及びデスクトップ用情報端末以外の情報端末としては、例えば、ＰＤＡ（Ｐｅｒｓｏｎａｌ　Ｄｉｇｉｔａｌ　Ａｓｓｉｓｔａｎｔ）、ノート型情報端末、ワークステーションなどが挙げられる。
［電化製品］
　図２４（Ｃ）は、電化製品の一例である電気冷凍冷蔵庫５８００を示している。電気冷凍冷蔵庫５８００は、筐体５８０１、冷蔵室用扉５８０２、冷凍室用扉５８０３等を有する。
　電気冷凍冷蔵庫５８００に本発明の一態様のチップを適用することによって、人工知能を有する電気冷凍冷蔵庫５８００を実現することができる。人工知能を利用することによって電気冷凍冷蔵庫５８００は、電気冷凍冷蔵庫５８００に保存されている食材、その食材の消費期限などを基に献立を自動生成する機能や、電気冷凍冷蔵庫５８００に保存されている食材に合わせた温度に自動的に調節する機能などを有することができる。
　本一例では、電化製品として電気冷凍冷蔵庫について説明したが、その他の電化製品としては、例えば、掃除機、電子レンジ、電子オーブン、炊飯器、湯沸かし器、ＩＨ調理器、ウォーターサーバ、エアーコンディショナーを含む冷暖房器具、洗濯機、乾燥機、オーディオビジュアル機器などが挙げられる。
［ゲーム機］
　図２４（Ｄ）は、ゲーム機の一例である携帯ゲーム機５２００を示している。携帯ゲーム機５２００は、筐体５２０１、表示部５２０２、ボタン５２０３等を有する。
　携帯ゲーム機５２００に本発明の一態様のＧＰＵ又はチップを適用することによって、低消費電力の携帯ゲーム機５２００を実現することができる。また、低消費電力により、回路からの発熱を低減することができるため、発熱によるその回路自体、周辺回路、及びモジュールへの影響を少なくすることができる。
　更に、携帯ゲーム機５２００に本発明の一態様のＧＰＵ又はチップを適用することによって、人工知能を有する携帯ゲーム機５２００を実現することができる。
　本来、ゲームの進行、ゲーム上に登場する生物の言動、ゲーム上で発生する現象などの表現は、そのゲームが有するプログラムによって定められているが、携帯ゲーム機５２００に人工知能を適用することにより、ゲームのプログラムに限定されない表現が可能になる。例えば、プレイヤーが問いかける内容、ゲームの進行状況、ゲーム中のイベントが発生するタイミング、ゲーム上に登場する人物の言動、等をゲームのプログラムに限定されずに変化させて表現することが可能となる。
　また、携帯ゲーム機５２００で複数のプレイヤーが必要なゲームを行う場合、人工知能によって擬人的にゲームプレイヤーを構成することができるため、対戦相手を人工知能によるゲームプレイヤーとすることによって、１人でもゲームを行うことができる。
　図２４（Ｄ）では、ゲーム機の一例として携帯ゲーム機を図示しているが、本発明の一態様のＧＰＵ又はチップを適用するゲーム機はこれに限定されない。本発明の一態様のＧＰＵ又はチップを適用するゲーム機としては、例えば、家庭用の据え置き型ゲーム機、娯楽施設（ゲームセンター、遊園地など）に設置されるアーケードゲーム機、スポーツ施設に設置されるバッティング練習用の投球マシンなどが挙げられる。
［移動体］
　本発明の一態様のＧＰＵ又はチップは、移動体である自動車、及び自動車の運転席周辺に適用することができる。
　図２４（Ｅ１）は移動体の一例である自動車５７００を示し、図２４（Ｅ２）は、自動車の室内におけるフロントガラス周辺を示す図である。図２４（Ｅ２）では、ダッシュボードに取り付けられた表示パネル５７０１、表示パネル５７０２、表示パネル５７０３の他、ピラーに取り付けられた表示パネル５７０４を図示している。
　表示パネル５７０１乃至表示パネル５７０３は、スピードメーターやタコメーター、走行距離、燃料計、ギア状態、エアコンの設定などを表示することで、様々な情報を提供することができる。また、表示パネルに表示される表示項目やレイアウトなどは、ユーザの好みに合わせて適宜変更することができ、デザイン性を高めることが可能である。表示パネル５７０１乃至表示パネル５７０３は、照明装置として用いることも可能である。
　表示パネル５７０４には、自動車５７００の外側に設けられた撮像装置（図示しない。）からの映像を映し出すことによって、ピラーで遮られた視界（死角）を補完することができる。すなわち、自動車５７００の外側に設けられた撮像装置からの画像を表示することによって、死角を補い、安全性を高めることができる。また、見えない部分を補完する映像を映すことによって、より自然に違和感なく安全確認を行うことができる。表示パネル５７０４は、照明装置として用いることもできる。
　本発明の一態様のＧＰＵ又はチップは人工知能の構成要素として適用できるため、例えば、当該チップを自動車５７００の自動運転システムに用いることができる。また、当該チップを道路案内、危険予測などを行うシステムに用いることができる。表示パネル５７０１乃至表示パネル５７０４には、道路案内、危険予測などの情報を表示する構成としてもよい。
　なお、上述では、移動体の一例として自動車について説明しているが、移動体は自動車に限定されない。例えば、移動体としては、電車、モノレール、船、飛行体（ヘリコプター、無人航空機（ドローン）、飛行機、ロケット）なども挙げることができ、これらの移動体に本発明の一態様のチップを適用して、人工知能を利用したシステムを付与することができる。
［放送システム］
　本発明の一態様のＧＰＵ又はチップは、放送システムに適用することができる。
　図２４（Ｆ）は、放送システムにおけるデータ伝送を模式的に示している。具体的には、図２４（Ｆ）は、放送局５６８０から送信された電波（放送信号）が、各家庭のテレビジョン受信装置（ＴＶ）５６００に届くまでの経路を示している。ＴＶ５６００は、受信装置を備え（図示しない。）、アンテナ５６５０で受信された放送信号は、当該受信装置を介して、ＴＶ５６００に送信される。
　図２４（Ｆ）では、アンテナ５６５０は、ＵＨＦ（Ｕｌｔｒａ　Ｈｉｇｈ　Ｆｒｅｑｕｅｎｃｙ）アンテナを図示しているが、アンテナ５６５０としては、ＢＳ・１１０°ＣＳアンテナ、ＣＳアンテナなども適用できる。
　電波５６７５Ａ、電波５６７５Ｂは地上波放送用の放送信号であり、電波塔５６７０は受信した電波５６７５Ａを増幅して、電波５６７５Ｂの送信を行う。各家庭では、アンテナ５６５０で電波５６７５Ｂを受信することで、ＴＶ５６００で地上波ＴＶ放送を視聴することができる。なお、放送システムは、図２４（Ｆ）に示す地上波放送に限定せず、人工衛星を用いた衛星放送、光回線によるデータ放送などとしてもよい。
　上述した放送システムは、本発明の一態様のチップを適用して、人工知能を利用した放送システムとしてもよい。放送局５６８０から各家庭のＴＶ５６００に放送データを送信するとき、エンコーダによって放送データの圧縮が行われ、アンテナ５６５０が当該放送データを受信したとき、ＴＶ５６００に含まれる受信装置のデコーダによって当該放送データの復元が行われる。人工知能を利用することによって、例えば、エンコーダの圧縮方法の一である動き補償予測において、表示画像に含まれる表示パターンの認識を行うことができる。また、人工知能を利用したフレーム内予測などを行うこともできる。また、例えば、解像度の低い放送データを受信して、解像度の高いＴＶ５６００で当該放送データの表示を行うとき、デコーダによる放送データの復元において、アップコンバートなどの画像の補間処理を行うことができる。
　上述した人工知能を利用した放送システムは、放送データの量が増大する超高精細度テレビジョン（ＵＨＤＴＶ：４Ｋ、８Ｋ）放送に対して好適である。
　また、ＴＶ５６００側における人工知能の応用として、例えば、ＴＶ５６００に人工知能を有する録画装置を設けてもよい。このような構成にすることによって、当該録画装置にユーザの好みを人工知能に学習させることで、ユーザの好みにあった番組を自動的に録画することができる。
　本実施の形態で説明した電子機器、その電子機器の機能、人工知能の応用例、その効果などは、他の電子機器の記載と適宜組み合わせることができる。
　本実施の形態は、他の実施の形態、実施例などに記載した構成と適宜組み合わせて実施することが可能である。
　本実施例では、本発明の一態様に係る半導体装置として、図９および図１０に示す、トランジスタ１０ｄと同様の構成を有するトランジスタ（以下、試料１と呼ぶ。）を作製した。当該半導体装置を、走査透過型電子顕微鏡（ＳＴＥＭ：Ｓｃａｎｎｉｎｇ　Ｔｒａｎｓｍｉｓｓｉｏｎ　Ｅｌｅｃｔｒｏｎ　Ｍｉｃｒｏｓｃｏｐｅ）を用いて観察を行った結果について説明する。
　まず、試料１の構成について説明する。図９および図１０に示すように、試料１は、基板（図示せず）の上に配置された絶縁体２２４と、絶縁体２２４の上に配置された酸化物２３０ｂと、酸化物２３０ｂの上に配置された酸化物２３０ｃと、酸化物２３０ｃの上に配置された絶縁体２５０と、絶縁体２５０の上に配置された導電体２６０と、を有する。なお、試料１は、図９および図１０では図示していないが、図１１に示すトランジスタ２００と同様に、絶縁体２２４と酸化物２３０ｂの間に酸化物２３０ａを有する。また、導電体２６０は導電体２６０ａと導電体２６０ｂの積層膜である。
　絶縁体２２４として、膜厚３５ｎｍの酸化窒化シリコンを用いた。
　酸化物２３０ａとして、ＤＣスパッタリング法を用いて成膜した、膜厚が５ｎｍのＩｎ−Ｇａ−Ｚｎ酸化物を用いた。なお、酸化物２３０ａの成膜には、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４［原子数比］の酸化物ターゲットを用い、成膜ガスとして酸素ガス４５ｓｃｃｍを用い、成膜圧力を０．７Ｐａ（キャノンアネルバ製ミニチュアゲージＭＧ−２によって計測した。）とし、成膜電力を５００Ｗとし、基板温度を２００℃とし、ターゲット−基板間距離を６０ｍｍとした。
　酸化物２３０ｂとして、ＤＣスパッタリング法を用いて成膜した、膜厚が１５ｎｍのＩｎ−Ｇａ−Ｚｎ酸化物を用いた。なお、酸化物２３０ｂの成膜には、Ｉｎ：Ｇａ：Ｚｎ＝４：２：４．１［原子数比］の酸化物ターゲットを用い、成膜ガスとして、アルゴンガス３０ｓｃｃｍ、酸素ガス１５ｓｃｃｍを用い、成膜圧力を０．７Ｐａ（キャノンアネルバ製ミニチュアゲージＭＧ−２によって計測した。）とし、成膜電力を５００Ｗとし、基板温度を２００℃とし、ターゲット−基板間距離を６０ｍｍとした。
　酸化物２３０ｃは、積層膜である。酸化物２３０ｃの下層の膜として、ＤＣスパッタリング法を用いて成膜した、膜厚が５ｎｍのＩｎ−Ｇａ−Ｚｎ酸化物を用いた。なお、酸化物２３０ｃの下層の膜の成膜には、Ｉｎ：Ｇａ：Ｚｎ＝４：２：４．１［原子数比］の酸化物ターゲットを用い、成膜ガスとして、酸素ガス４５ｓｃｃｍを用い、成膜圧力を０．７Ｐａ（キャノンアネルバ製ミニチュアゲージＭＧ−２によって計測した。）とし、成膜電力を５００Ｗとし、基板温度を２００℃とし、ターゲット−基板間距離を６０ｍｍとした。
　また、酸化物２３０ｃの上層の膜として、ＤＣスパッタリング法を用いて成膜した、膜厚が５ｎｍのＩｎ−Ｇａ−Ｚｎ酸化物を用いた。なお、酸化物２３０ｃの上層の成膜には、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４［原子数比］の酸化物ターゲットを用い、他の成膜条件は酸化物２３０ａと同様にした。
　絶縁体２５０として、膜厚１０ｎｍの酸化窒化シリコンを用いた。また、導電体２６０ａとして、膜厚５ｎｍの窒化チタンを用いた。また、導電体２６０ｂとして、タングステンを用いた。
　以上のような構成を有する試料１は、チャネル長２００ｎｍ、チャネル幅６０ｎｍのトランジスタである。なお、試料１は、トランジスタ２００と同様に、上記構成に加えて、さらに、絶縁体２１４、絶縁体２１６、導電体２０５、絶縁体２２２、導電体２４２、絶縁体２５４、導電体２４０、絶縁体２８０、絶縁体２７４、および絶縁体２８１等を有する。
　作製した試料１について、日本電子製「ＪＥＭ−ＡＲＭ２００Ｆ」を用いて、加速電圧を２００ｋＶとして、Ｃｓ−ＴＥＭモードで断面ＴＥＭ像の撮影を行った。断面ＴＥＭ像の撮影結果を図２５に示す。図２５は、酸化物２３０のチャネル形成領域近傍のチャネル幅方向の断面ＴＥＭ像である。
　さらに、図２６に、図２５に示す領域Ａ乃至領域Ｆの拡大断面ＴＥＭ像を示す。ここで、領域Ａは、酸化物２３０ｂの上面に接する酸化物２３０ｃを含む。また、領域Ｂは、酸化物２３０ｂの上面端部に接する酸化物２３０ｃを含む。また、領域Ｃは、酸化物２３０ｂの側面に接する酸化物２３０ｃを含む。また、領域Ｄは、絶縁体２２４の側面に接する酸化物２３０ｃを含む。また、領域Ｅは、絶縁体２２４の上面に接する酸化物２３０ｃを含む。また、領域Ｆは、酸化物２３０ｂを含む。
　図２５および図２６（Ａ）乃至（Ｅ）に示す領域Ａ乃至領域Ｅにおいて、酸化物２３０ｃは、２ｎｍ乃至５ｎｍ程度の非常に薄い膜厚で成膜された。しかしながら、図２６（Ａ）乃至図２６（Ｅ）に示すように、酸化物２３０ｃは、いずれの領域においても、層状のＣＡＡＣ−ＯＳが形成されている。ここで、図２６（Ａ）乃至図２６（Ｅ）に示す矢印は、酸化物２３０ｃの膜に概略垂直な方向を示しているが、当該矢印は、酸化物２３０ｃの層状の結晶の法線方向、すなわちＣＡＡＣ−ＯＳのｃ軸方向と概略一致している。よって、酸化物２３０ｃのＣＡＡＣ−ＯＳが、酸化物２３０ｃの被形成面または酸化物２３０ｃの膜表面の凹凸に沿って配列していることが分かる。
　また、図２５および図２６（Ｆ）に示すように、領域Ｆにおいても、層状の結晶は、絶縁体２２４の上面に概略平行に配列している。つまり、酸化物２３０ｂのＣＡＡＣ−ＯＳが、酸化物２３０ｂの被形成面または膜表面に沿って配列していることが分かる。
　以上より、試料１において、図１０（Ｂ）の領域５４に対応する領域Ｆが図１０（Ｄ）に示す結晶構造を有し、図１０（Ｂ）の領域５５に対応する領域Ｃが図１０（Ｅ）に示す結晶構造を有することが推測される。よって、試料１は、図１０（Ｃ）に示す概略バンドダイアグラムのモデルを満たすので、キャリアの伝送の抑制を防ぐことができると考えられる。
　以上、本実施例に示す構成、方法などは、少なくともその一部を本明細書中に記載する実施の形態および実施例と適宜組み合わせて実施することができる。
　本実施例では、本発明の一態様である金属酸化物の結晶構造について評価を行った。具体的には、金属酸化物を形成した試料２に対して、高角散乱環状暗視野走査透過電子顕微鏡（ＨＡＡＤＦ−ＳＴＥＭ：Ｈｉｇｈ−Ａｎｇｌｅ　Ａｎｎｕｌａｒ　Ｄａｒｋ　Ｆｉｅｌｄ　Ｓｃａｎｎｉｎｇ　Ｔｒａｎｓｍｉｓｓｉｏｎ　Ｅｌｅｃｔｒｏｎ　Ｍｉｃｒｏｓｃｏｐｅ）像の観察、および、エネルギー分散型Ｘ線分光法（ＥＤＸ：Ｅｎｅｒｇｙ　Ｄｉｓｐｅｒｓｉｖｅ　Ｘ−ｒａｙ　ｓｐｅｃｔｒｏｓｃｏｐｙ）を用いた元素分析を行った。
　はじめに、試料２の作製方法について説明する。
　イットリア安定化ジルコニア（ＹＳＺ）基板上に、金属酸化物として、スパッタリング法により、Ｉｎ−Ｇａ−Ｚｎ酸化物を１００ｎｍの膜厚で成膜した。Ｉｎ−Ｇａ−Ｚｎ酸化物の成膜には、Ｉｎ：Ｇａ：Ｚｎ＝４：２：４．１［原子数比］の酸化物ターゲットを用い、酸素ガス流量を３０ｓｃｃｍとし、圧力を０．４Ｐａとし、直流電源を２００Ｗとし、基板温度を３００℃とした。
　次に、加熱処理を行った。当該加熱処理は、酸素を含む雰囲気にて温度１２００℃、１時間の処理を行った。
　以上により、試料２を作製した。
　作製した試料２のＨＡＡＤＦ−ＳＴＥＭ像を取得した。ＨＡＡＤＦ−ＳＴＥＭ像の取得には、日本電子株式会社製原子分解能分析電子顕微鏡ＪＥＭ−ＡＲＭ２００Ｆを用いた。
　ＨＡＡＤＦ−ＳＴＥＭ像で観察される点の輝度は、当該点に対応する原子の原子番号の２乗に比例して、高くなる。つまり、原子番号が大きい原子に対応する点では、より白く（輝度が高く）観察される。Ｉｎ−Ｇａ−Ｚｎ酸化物において、原子番号は、Ｉｎが一番大きく、次いで、ＧａおよびＺｎが大きく、Ｏが一番小さい。よって、Ｉｎに対応する点の輝度は高く、より白く観察される。また、ＧａおよびＺｎに対応する点の輝度はＩｎよりも低く、Ｉｎに対応する点よりも黒く観察される。また、Ｏに対応する点の輝度は非常に低いため、Ｏの位置を特定するのが困難な場合がある。
　図２７の右側に試料２の断面ＨＡＡＤＦ−ＳＴＥＭ像を示す。紙面の上下方向は、金属酸化物の被形成面（ＹＳＺ基板表面）の法線方向であり、紙面の左右方向および法線方向は、金属酸化物の被形成面（ＹＳＺ基板表面）に平行な方向である。
　図２７の右側に示す断面ＨＡＡＤＦ−ＳＴＥＭ像より、試料２に形成した金属酸化物において、層状構造が形成されていることが確認できた。また、輝度の異なる点が観察された。比較的輝度が高い点は、Ｉｎに対応する点であり、比較的輝度が低い点は、ＧａまたはＺｎに対応する点であると推定される。また、輝度が同程度の点が、紙面の左右方向に並んでいる様子が観察された。比較的輝度が高い点が紙面の左右方向に並んだ列は、ＩｎＯ層であり、比較的輝度が低い点が紙面の左右方向に並んだ列は、（Ｇａ，Ｚｎ）Ｏ層であると推定される。また、比較的輝度が高い点が紙面の左右方向に並んだ列と、比較的輝度が低い点が紙面の左右方向に並んだ列とは、紙面の上下方向に、交互に観察された。したがって、試料２に形成した金属酸化物において、ＩｎＯ層と（Ｇａ，Ｚｎ）Ｏ層とが積層した層状構造を形成していることが確認できた。
　次に、ＥＤＸを用いて、試料２の元素分析を行った。ＥＤＸ測定のうち、領域内を走査しながら測定し、領域内を２次元に評価することをＥＤＸ面分析と呼ぶ場合がある。また、ＥＤＸ面分析から、線状の領域のデータを抽出し、原子濃度について領域内の分布を評価することを、ＥＤＸ線分析と呼ぶ場合がある。
　なお、元素分析装置として、日本電子株式会社製エネルギー分散型Ｘ線分析装置ＪＥＤ−２３００Ｔを用いた。また、試料から放出されたＸ線の検出にはＳｉドリフト検出器を用いた。
　図２７の右側に示す断面ＨＡＡＤＦ−ＳＴＥＭ像を取得した領域と同じ領域に対して行ったＥＤＸ線分析の測定結果を、図２７の左側に示す。図２７の左側の図において、縦軸は、基準となる位置（０ｎｍ）からの、金属酸化物の被形成面（ＹＳＺ基板表面）の法線方向の距離（Ｄｉｓｔａｎｃｅ）［ｎｍ］を示す。また、横軸は、構成元素中の各元素の割合（Ｃｏｍｐｏｓｉｔｉｏｎ　ｒａｔｉｏ）［ａｔｏｍｉｃ％］を示す。
　図２７より、比較的輝度が高い点が紙面の左右方向に並んだ列は、Ｉｎの割合が最も高いことから、ＩｎＯ層であることが分かった。また、比較的輝度が低い点が紙面の左右方向に並んだ列は、ＧａまたはＺｎの割合が高いことから、（Ｇａ，Ｚｎ）Ｏ層であることが分かった。なお、比較的輝度が低い点が紙面の左右方向に並んだ列からも、１５ａｔｏｍｉｃ％程度のＩｎが検出されることから、（Ｇａ，Ｚｎ）Ｏ層にＩｎが混在していることが確認された。
　以上より、Ｉｎ−Ｇａ−Ｚｎ酸化物において、ＩｎＯ層と（Ｇａ，Ｚｎ）Ｏ層とが積層した層状構造を確認することができた。
　本実施例に示す構成、方法などは、少なくともその一部を本明細書中に記載する他の実施の形態および実施例と適宜組み合わせて実施することができる。
　本実施例では、実施の形態４に示したＤＯＳＲＡＭについて動作周波数を見積もった。
　ＤＯＳＲＡＭに求められる仕様の一つである「変動許容電圧」とは、ＤＯＳＲＡＭの容量素子にかかる電圧がデータ書き込み後から変動する量の許容値である。また、ＤＯＳＲＡＭの「データ保持時間」とは、ＤＯＳＲＡＭが有する容量素子にかかる電圧の変動量が変動許容電圧に達するまでに要する時間である。本実施例では、「変動許容電圧」を０．２Ｖとし、「データ保持時間」を容量素子（保持容量３．５ｆＦ）にかかる電圧がデータ書き込み後の状態から０．２Ｖ低下するまでに要する時間とした。例えば、本実施例でＤＯＳＲＡＭのデータ保持が１時間という場合、ＤＯＳＲＡＭが有する容量素子にかかる電位が、データ書き込み後から０．２Ｖ低下するまでの時間が１時間であることを意味する。
　ＤＯＳＲＡＭのデータ保持時間は、ＤＯＳＲＡＭが有するトランジスタのカットオフ電流の大きさに依存する。ここで、トランジスタのカットオフ電流とは、トランジスタのゲート電圧ＶＧ＝０Ｖにおけるドレイン電流ＩＤ（以下、Ｉｃｕｔと記す。）と言い換えることができる。例えば、ＤＯＳＲＡＭのデータ保持特性が、ＤＯＳＲＡＭが有するトランジスタのＩｃｕｔの大きさのみに依存する場合、ＤＯＳＲＡＭのデータ保持時間は、ＤＯＳＲＡＭが有するトランジスタのＩｃｕｔの大きさに反比例する。
　ＤＯＳＲＡＭが有するトランジスタのＩｃｕｔが既知である場合、ＤＯＳＲＡＭのデータ保持時間は、データ保持中に容量素子から失われる電荷量（容量素子の保持容量（３．５ｆＦ）と容量素子にかかる電圧の低下分（０．２Ｖ）との積に相当する０．７ｆＣ）をＩｃｕｔで割ることによって算出することができる。また、目標とするＤＯＳＲＡＭの保持時間を設定し、前述した電荷量０．７ｆＣを当該保持時間で割ることで、ＤＯＳＲＡＭが有するトランジスタに求められるＩｃｕｔの値（以下、Ｉｃｕｔ０と記す。）を見積ることもできる。保持時間の目標を１時間とする場合、トランジスタに求められるＩｃｕｔは約２００ｚＡ（２００×１０−２１Ａ）となった。図２８に示すＩｃｕｔ０が２００ｚＡとなるようにバックゲート電圧を調整することで、高いデータ保持特性を有し、かつ、広い温度範囲で高い動作周波数を有するＤＯＳＲＡＭとすることができる。本実施例では、ＤＯＳＲＡＭのバックゲート電圧と動作周波数に関係について評価した。
　ＤＯＳＲＡＭの動作周波数の見積もりにあたり、図９および図１０に示す、トランジスタ１０ｄと同様の構成を有するトランジスタ（以下、試料３と呼ぶ。）を作製し、その電気特性から見積もりに必要なパラメータを抽出した。本実施例では、図２１（Ａ）のトランジスタＭ１として、トランジスタ１０ｄを想定し、ＤＯＳＲＡＭの動作周波数を見積もった。
　まず、試料３の構成について説明する。図９および図１０に示すように、試料３は、基板（図示せず）の上に配置された絶縁体２２４と、絶縁体２２４の上に配置された酸化物２３０ｂと、酸化物２３０ｂの上に配置された酸化物２３０ｃと、酸化物２３０ｃの上に配置された絶縁体２５０と、絶縁体２５０の上に配置された導電体２６０と、を有する。なお、試料３は、図９および図１０では図示していないが、図１１に示すトランジスタ２００と同様に、絶縁体２２４と酸化物２３０ｂの間に酸化物２３０ａを有する。また、導電体２６０は導電体２６０ａと導電体２６０ｂの積層膜である。
　絶縁体２２４として、膜厚３５ｎｍの酸化窒化シリコンを用いた。
　酸化物２３０ａとして、ＤＣスパッタリング法を用いて成膜した、膜厚が５ｎｍのＩｎ−Ｇａ−Ｚｎ酸化物を用いた。なお、酸化物２３０ａの成膜には、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４［原子数比］の酸化物ターゲットを用い、成膜ガスとして酸素ガス４５ｓｃｃｍを用い、成膜圧力を０．７Ｐａとし、成膜電力を５００Ｗとし、基板温度を２００℃とし、ターゲットと基板との間隔を６０ｍｍとした。
　酸化物２３０ｂとして、ＤＣスパッタリング法を用いて成膜した、膜厚が２０ｎｍのＩｎ−Ｇａ−Ｚｎ酸化物を用いた。なお、酸化物２３０ｂの成膜には、Ｉｎ：Ｇａ：Ｚｎ＝４：２：４．１［原子数比］の酸化物ターゲットを用い、成膜ガスとして、アルゴンガス３０ｓｃｃｍ、酸素ガス１５ｓｃｃｍを用い、成膜圧力を０．７Ｐａとし、成膜電力を５００Ｗとし、基板温度を２００℃とし、ターゲットと基板との間隔を６０ｍｍとした。
　酸化物２３０ｃとして、ＤＣスパッタリング法を用いて成膜した、膜厚が５ｎｍのＩｎ−Ｇａ−Ｚｎ酸化物を用いた。なお、酸化物２３０ｃの成膜には、Ｉｎ：Ｇａ：Ｚｎ＝４：２：４．１［原子数比］の酸化物ターゲットを用い、成膜ガスとして、酸素ガス４５ｓｃｃｍを用い、成膜圧力を０．７Ｐａとし、成膜電力を５００Ｗとし、基板温度を１３０℃とし、ターゲットと基板との間隔を６０ｍｍとした。
　絶縁体２５０として、膜厚８ｎｍの酸化窒化シリコンを用いた。また、導電体２６０ａとして、膜厚１０ｎｍの窒化チタンを用いた。また、導電体２６０ｂとして、タングステンを用いた。
　以上のような構成を有する試料３は、チャネル長０．３７μｍ、チャネル幅０．２４μｍのトランジスタである。なお、試料３は、トランジスタ２００と同様に、上記構成に加えて、さらに、絶縁体２１４、絶縁体２１６、導電体２０５、絶縁体２２２、導電体２４２、絶縁体２５４、導電体２４０、絶縁体２８０、絶縁体２７４、絶縁体２８１等を有する。
　次に、試料３において、トランジスタ１０ｄのＩＤ−ＶＧ測定を行った。ＩＤ−ＶＧ測定は、トランジスタのドレイン電位ＶＤを＋１．０８Ｖに、ソース電位ＶＳを０Ｖに、ゲート電位ＶＧを−１．０Ｖから＋３．３Ｖまで掃引することで行った。バックゲート電圧ＶＢＧは−７．１Ｖで行った。測定温度は、−４０℃、２７℃、８５℃の３水準で行った。具体的には、測定対象となるトランジスタが形成された５インチ角基板を上記各温度に設定したサーモチャック上に固定した状態でトランジスタのＩＤ−ＶＧ測定を実施した。また、それぞれの測定温度に対し、３素子の測定を行った。
　得られたＩＤ−ＶＧカーブから、トランジスタのシフト電圧（Ｖｓｈ）およびサブスレッショルドスイング値（Ｓｖａｌｕｅ）を算出した。Ｖｓｈとは、トランジスタのＩＤ−ＶＧカーブにおいて、カーブ上の傾きが最大である点における接線が、ＩＤ＝１ｐＡの直線と交差するＶＧと定義する。また、Ｓｖａｌｕｅとは、ドレイン電圧一定にてドレイン電流を１桁変化させるサブスレッショルド領域でのゲート電圧の変化量をいう。
　トランジスタ１０ｄは、実施の形態２で示したように、チャネル形成領域に金属酸化物を用いている。チャネル形成領域に金属酸化物を用いたトランジスタは、例えば、チャネル形成領域にＳｉを用いたトランジスタと比べて、非導通状態におけるリーク電流が極めて小さい。そのため、チャネル形成領域に金属酸化物を用いたトランジスタは、実測によりＩｃｕｔを検出することが困難な場合がある。トランジスタ１０ｄにおいてもＩｃｕｔの実測は困難であったため、前述のＩＤ−ＶＧカーブから得られたＶｓｈおよびＳｖａｌｕｅから、式（１）を用いた外挿によってＩｃｕｔを見積もった。なお、式（１）に示すように、トランジスタのオフ電流がＶＧ＝０Ｖに達するまで、Ｓｖａｌｕｅに従って、ＩＤが単調減少すると仮定した。
Figure JPOXMLDOC01-appb-M000001
　次に、トランジスタ１０ｄのＩＤ−ＶＳ測定を行った。
　ここで、ＤＯＳＲＡＭ動作周波数の見積り方法について説明する。ＤＯＳＲＡＭ動作周波数とは、ＤＯＳＲＡＭのデータ書き込みサイクル時間の逆数とする。ＤＯＳＲＡＭのデータ書き込みサイクル時間は、ＤＯＳＲＡＭが有する容量素子の充電時間などによって設定されるパラメータである。本実施例では、ＤＯＳＲＡＭのデータ書き込みサイクル時間（ＤＯＳＲＡＭ動作周波数の逆数）の４０％に相当する時間を、ＤＯＳＲＡＭが有する容量素子の充電時間とする設定とした。
　ＤＯＳＲＡＭ動作周波数は、ＤＯＳＲＡＭが有する容量素子の充電時間に依存する。したがって、ＤＯＳＲＡＭ動作周波数を見積るに際して、まずＤＯＳＲＡＭが有する容量素子の充電持間を事前に知る必要がある。本実施例では、ＤＯＳＲＡＭが有する容量素子（保持容量３．５ｆＦ）に０．５２Ｖ以上の電位がかかった状態を、当該容量素子が「充電された状態」と定義した。したがって、本実施例では、ＤＯＳＲＡＭのデータ書き込み動作を開始してから、当該容量素子にかかる電位が０．５２Ｖに達するまでの時間が、ＤＯＳＲＡＭが有する容量素子の充電時間に相当する。
　ＤＯＳＲＡＭが有する容量素子の充電時間は、ＤＯＳＲＡＭデータ書き込み時における、ＤＯＳＲＡＭが有するトランジスタのＩＤの大きさに依存する。そこで本実施例では、ＤＯＳＲＡＭデータ書き込み時にＤＯＳＲＡＭが有するトランジスタにかかることが想定される電位（図２９（Ａ）参照）を、本発明の一態様に係るトランジスタ（Ｌ／Ｗ＝０．３７／０．２４μｍ）に実際に印加することでＤＯＳＲＡＭデータ書き込み動作を再現し、このときのトランジスタのＩＤを測定した。図２９（Ａ）は、図２１（Ａ）の容量素子ＣＡにトランジスタＭ１を介してデータを書き込む場合を想定している。Ｄはドレインを表し、Ｇはゲートを表し、Ｓはソースを表している。トランジスタＴｒ１のソースの電位（容量素子Ｃｓに印加される電圧）をＶＳとする。トランジスタＴｒ１をオンにすることで、電流ＩＤが流れ、容量素子Ｃｓが充電される。具体的には、トランジスタのゲート電位Ｖｇを＋２．９７Ｖに、ドレイン電位Ｖｄを＋１．０８Ｖに、ソース電位ＶＳを０Ｖから＋１．２Ｖまで掃引することでトランジスタのＩＤ測定を行った。バックゲート電圧ＶＢＧは−７．１Ｖで行った。測定温度は、−４０℃、２７℃、８５℃の３水準で行った。
　なお、ＤＯＳＲＡＭは、チャネル長（Ｌ）が６０ｎｍ、チャネル幅（Ｗ）が６０ｎｍのトランジスタと、保持容量３．５ｆＦの容量素子と、を有する構成を想定した。そこで、トランジスタ１０ｄ（Ｌ／Ｗ＝０．３７μｍ／０．２４μｍ）から得られたＩＤの値を、ＤＯＳＲＡＭが有すると想定したトランジスタ（Ｌ／Ｗ＝６０／６０ｎｍ）のサイズで補正した。
　ＤＯＳＲＡＭの充電が開始されてＶＳが書き込み判定電圧ＶＣＳに達した時に充電完了とする。この時の時間を充電時間ｔＷとする（図２９（Ｂ）参照）。ＤＯＳＲＡＭが有する保持容量Ｃｓ［Ｆ］の容量素子に充電される電荷をＱ［Ｃ］、充電時間をｔＷ［ｓｅｃ］、充電によって容量素子にかかる電位をＶＣＳ（＝Ｖｓ）［Ｖ］、ＤＯＳＲＡＭが有するトランジスタのドレイン電流をＩＤ［Ａ］とした場合、各パラメータの間には以下の式（２）の関係が成り立つ。
Figure JPOXMLDOC01-appb-M000002
　式（２）を変形することで、ＤＯＳＲＡＭが有する容量素子の充電時間ｔＷを以下の式（３）で表すことができる（図２９（Ｃ）参照）。
Figure JPOXMLDOC01-appb-M000003
　本実施例では、式（３）のＣｓに３．５ｆＦ、ＶＣＳに＋０．５２Ｖ、前述のＩＤ−ＶＳ測定で得られたＩＤを代入し、ＤＯＳＲＡＭが有する容量素子の充電時間ｔＷを算出した。
　記憶装置１４００の動作周波数ｆと充電時間ｔＷの関係を式（４）で表すことができる。
Figure JPOXMLDOC01-appb-M000004
　式（４）においてＡは係数である。記憶装置１４００において、１回の動作時間のうち、書き込みに要する時間は４割と想定されることから、本実施例では係数Ａを０．４として動作周波数ｆを算出した。
　試料３において、電源電圧を３．３Ｖ、バックゲート電圧を−７．１Ｖとした場合のＤＯＳＲＡＭの動作周波数を図３０および図３１に示す。図３０において、横軸は温度（Ｔｅｍｐｅｒａｔｕｒｅ）［℃］を示し、縦軸は動作周波数［ＭＨｚ］を示す。また、図３１において、横軸は温度の逆数（１０００／Ｔｅｍｐｅｒａｔｕｒｅ）［Ｋ−１］を示し、横軸は動作周波数［ＭＨｚ］を示す。図３０および図３１に示すように、高温になるほど動作周波数が高くなることを確認できた。また、図３１に示すように、算出した動作周波数を外挿することで、２００℃における動作周波数が、１ＧＨｚ以上になることが見積もられた。
　以上より、ＤＯＳＲＡＭが有するトランジスタのチャネル形成領域に金属酸化物を用いることで、温度が高くなるほど、ＤＯＳＲＡＭの動作周波数が高くなることが分かった。
　本実施例に示す構成、方法などは、少なくともその一部を本明細書中に記載する他の実施の形態および実施例と適宜組み合わせて実施することができる。
　本実施例では、金属酸化物のキャリア濃度およびＨａｌｌ移動度の温度依存性を評価した。具体的には、金属酸化物を成膜した試料４に対して、温度を変えてのＨａｌｌ効果測定を行い、当該結果を用いて、各温度における金属酸化物のキャリア濃度およびＨａｌｌ移動度を算出した。
　ここで、Ｈａｌｌ効果測定とは、電流の流れているものに、電流の向きに対して垂直に磁場をかけることによって、電流と磁場の双方に垂直な方向に起電力が現れるＨａｌｌ効果を利用して、キャリア密度、移動度、抵抗率などの電気特性を測定する方法である。ここでは、Ｖａｎ　ｄｅｒ　Ｐａｕｗ法を用いたＨａｌｌ効果測定を行った。なお、Ｈａｌｌ効果測定には、株式会社東陽テクニカ製ＲｅｓｉＴｅｓｔを用いた。
　はじめに、試料４の作製方法ついて説明する。
　ガラス基板上に、窒化シリコンを４００ｎｍの膜厚で成膜し、当該窒化シリコンの上に、酸化窒化シリコンを５０ｎｍの膜厚で成膜した。
　次に、上記酸化窒化シリコンの上に、評価対象となる金属酸化物として、スパッタリング法により、Ｉｎ−Ｇａ−Ｚｎ酸化物を３５ｎｍの膜厚で成膜した。Ｉｎ−Ｇａ−Ｚｎ酸化物の成膜には、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］の酸化物ターゲットを用い、アルゴンガス流量を２０ｓｃｃｍとし、酸素ガス流量を１０ｓｃｃｍとし、圧力を０．４Ｐａとし、直流電源を２００Ｗとし、基板温度を３００℃とした。
　次に、加熱処理を行った。当該加熱処理は、窒素を含む雰囲気にて温度４５０℃、１時間の処理を行い、続いて酸素および窒素を含む雰囲気にて温度４５０℃、１時間の処理を行った。
　以上により、試料４を作製した。
　作製した試料４に対して、１５９℃から２３９℃までの温度範囲を約１０℃刻みで、Ｈａｌｌ効果測定を行った。
　図３２（Ａ）に、測定温度に対する、金属酸化物のキャリア濃度の推移を示す。横軸は、測定温度の逆数（１０００／Ｔｅｍｐｅｒａｔｕｒｅ）［Ｋ−１］を示し、縦軸は、金属酸化物のキャリア濃度［ｃｍ−３］を示す。
　図３２（Ａ）より、測定温度の逆数が小さい（測定温度が高い）ほど、金属酸化物のキャリア濃度が高くなることが分かった。
　また、図３２（Ｂ）に、測定温度に対する、金属酸化物のＨａｌｌ移動度の推移を示す。横軸は、測定温度の逆数（１０００／Ｔｅｍｐｅｒａｔｕｒｅ）［Ｋ−１］を示し、縦軸は、金属酸化物のＨａｌｌ移動度［ｃｍ２／（Ｖ・ｓ）］を示す。
　図３２（Ｂ）より、測定温度の逆数が小さい（測定温度が高い）ほど、金属酸化物のＨａｌｌ移動度が高くなることが分かった。
　以上より、金属酸化物は、温度が高いほど、移動度が高くなる傾向が確認された。
　本実施例に示す構成、方法などは、少なくともその一部を本明細書中に記載する他の実施の形態および実施例と適宜組み合わせて実施することができる。
１０：トランジスタ、１０ａ：トランジスタ、１０ｂ：トランジスタ、１０ｃ：トランジスタ、１０ｄ：トランジスタ、５１：領域、５２：領域、５３：領域、５４：領域、５５：領域、１００：容量素子、１１０：導電体、１１２：導電体、１２０：導電体、１３０：絶縁体、１４０：絶縁体、１５０：絶縁体、２００：トランジスタ、２００Ａ：トランジスタ、２００Ｂ：トランジスタ、２００Ｃ：トランジスタ、２０５：導電体、２１０：絶縁体、２１２：絶縁体、２１４：絶縁体、２１６：絶縁体、２１８：導電体、２２２：絶縁体、２２４：絶縁体、２３０：酸化物、２３０ａ：酸化物、２３０ｂ：酸化物、２３０ｃ：酸化物、２３０ｃ１：酸化物、２３０ｃ２：酸化物、２３１：領域、２３１ａ：領域、２３１ｂ：領域、２３４：領域、２４０：導電体、２４０ａ：導電体、２４０ｂ：導電体、２４１：絶縁体、２４１ａ：絶縁体、２４１ｂ：絶縁体、２４２：導電体、２４２ａ：導電体、２４２ｂ：導電体、２４３：領域、２４３ａ：領域、２４３ｂ：領域、２４４ａ：バリア膜、２４４ｂ：バリア膜、２５０：絶縁体、２５４：絶縁体、２５４ａ：絶縁体、２５４ｂ：絶縁体、２５４ｃ：絶縁体、２６０：導電体、２６０ａ：導電体、２６０ｂ：導電体、２７３：絶縁体、２７４：絶縁体、２８０：絶縁体、２８０ａ：絶縁体、２８０ｂ：絶縁体、２８１：絶縁体、２８２：絶縁体、３００：トランジスタ、３１１：基板、３１３：半導体領域、３１４ａ：低抵抗領域、３１４ｂ：低抵抗領域、３１５：絶縁体、３１６：導電体、３２０：絶縁体、３２２：絶縁体、３２４：絶縁体、３２６：絶縁体、３２８：導電体、３３０：導電体、３５０：絶縁体、３５２：絶縁体、３５４：絶縁体、３５６：導電体、４００：トランジスタ、４０５：導電体、４２４ａ：絶縁体、４２４ｂ：絶縁体、４３０ｃ：酸化物、４３１ａ：酸化物、４３１ｂ：酸化物、４３２ａ：酸化物、４３２ｂ：酸化物、４４０：導電体、４４０ａ：導電体、４４０ｂ：導電体、４４２：導電体、４４２ａ：導電体、４４２ｂ：導電体、４５０：絶縁体、４６０：導電体、４６０ａ：導電体、４６０ｂ：導電体、１００１：配線、１００２：配線、１００３：配線、１００４：配線、１００５：配線、１００６：配線、１００７：配線、１００８：配線、１００９：配線、１０１０：配線

Claims (18)

  1. 　結晶性の金属酸化物であって、
    　前記結晶性の金属酸化物は、第１の層と、第２の層とを、有し、
    　前記第１の層は、前記第２の層よりもバンドギャップが広く、
    　前記第１の層、及び前記第２の層によって、結晶格子が形成され、
    　前記結晶性の金属酸化物にキャリアを励起させた場合において、
    　前記第２の層を介してキャリアが伝送される、
    　結晶性の金属酸化物。
  2. 　結晶性の金属酸化物であって、
    　前記結晶性の金属酸化物は、第１の層と、第２の層とを、有し、
    　前記第１の層は、前記第２の層よりもバンドギャップが広く、
    　前記第１の層、及び前記第２の層のそれぞれは、前記結晶性の金属酸化物の被形成面に対して概略平行に配置され、
    　前記第１の層、及び前記第２の層によって、結晶格子が形成され、
    　前記結晶性の金属酸化物にキャリアを励起させた場合において、
    　前記第２の層を介してキャリアが伝送される、
    　結晶性の金属酸化物。
  3. 　結晶性の金属酸化物であって、
    　前記結晶性の金属酸化物は、第１の層と、第２の層とを、有し、
    　前記第１の層は、前記第２の層よりもバンドギャップが広く、
    　前記第１の層は、元素Ｍ（ＭはＡｌ、Ｇａ、Ｙ、及びＳｎの中から選ばれた一または複数）と、Ｚｎと、を有し、
    　前記第２の層は、Ｉｎを有し、
    　前記第１の層、及び前記第２の層のそれぞれは、前記結晶性の金属酸化物の被形成面に対して概略平行に配置され、
    　前記第１の層、及び前記第２の層によって、結晶格子が形成され、
    　前記結晶性の金属酸化物にキャリアを励起させた場合において、
    　前記第２の層を介してキャリアが伝送される、
    　結晶性の金属酸化物。
  4. 　結晶性の金属酸化物であって、
    　前記結晶性の金属酸化物は、第１の層と、第２の層とを、有し、
    　前記第１の層は、前記第２の層よりもバンドギャップが広く、
    　前記第１の層、及び前記第２の層のそれぞれは、前記結晶性の金属酸化物の被形成面に対して概略垂直に配置され、
    　前記第１の層、及び前記第２の層によって、結晶格子が形成され、
    　前記結晶性の金属酸化物にキャリアを励起させた場合において、
    　前記第２の層を介してキャリアが伝送される、
    　結晶性の金属酸化物。
  5. 　結晶性の金属酸化物であって、
    　前記結晶性の金属酸化物は、第１の層と、第２の層とを、有し、
    　前記第１の層は、前記第２の層よりもバンドギャップが広く、
    　前記第１の層は、元素Ｍ（ＭはＡｌ、Ｇａ、Ｙ、及びＳｎの中から選ばれた一または複数）と、Ｚｎと、を有し、
    　前記第２の層は、Ｉｎを有し、
    　前記第１の層、及び前記第２の層のそれぞれは、前記結晶性の金属酸化物の被形成面に対して概略垂直に配置され、
    　前記第１の層、及び前記第２の層によって、結晶格子が形成され、
    　前記結晶性の金属酸化物にキャリアを励起させた場合において、
    　前記第２の層を介してキャリアが伝送される、
    　結晶性の金属酸化物。
  6. 　請求項１乃至請求項５のいずれか一項において、
    　前記第１の層と、前記第２の層との間の距離は１ｎｍ以下である、
    　結晶性の金属酸化物。
  7. 　請求項１乃至請求項６のいずれか一項において、
    　前記結晶性の金属酸化物をｃ軸方向からＴＥＭ観察した際に、
    　前記結晶性の金属酸化物は、六角形の格子点を有する、
    　結晶性の金属酸化物。
  8. 　結晶性の金属酸化物と、
    　ゲート、ソース、及びドレインと、を有するトランジスタであって、
    　前記結晶性の金属酸化物は、第１の層と、第２の層とを、有し、
    　前記第１の層は、前記第２の層よりもバンドギャップが広く、
    　前記第１の層、及び前記第２の層は、それぞれ当該トランジスタのチャネル長方向に対して概略平行に配置され、
    　前記第１の層、及び前記第２の層によって、結晶格子が形成され、
    　前記ゲートに電圧を印加し、前記結晶性の金属酸化物にキャリアを励起させた場合において、
    　前記第２の層を介して、前記ソースから前記ドレインにキャリアが伝送される、
    　トランジスタ。
  9. 　結晶性の金属酸化物と、
    　ゲート、ソース、及びドレインと、を有するトランジスタであって、
    　前記結晶性の金属酸化物は、第１の層と、第２の層とを、有し、
    　前記第１の層は、前記第２の層よりもバンドギャップが広く、
    　前記第１の層、及び前記第２の層のそれぞれは、前記結晶性の金属酸化物の被形成面に対して概略平行に配置され、
    　前記第１の層、及び前記第２の層によって、結晶格子が形成され、
    　前記ゲートに電圧を印加し、前記結晶性の金属酸化物にキャリアを励起させた場合において、
    　前記第２の層を介して、前記ソースから前記ドレインにキャリアが伝送される、
    　トランジスタ。
  10. 　結晶性の金属酸化物と、
    　ゲート、ソース、及びドレインと、を有するトランジスタであって、
    　前記結晶性の金属酸化物は、第１の層と、第２の層とを、有し、
    　前記第１の層は、前記第２の層よりもバンドギャップが広く、
    　前記第１の層、及び前記第２の層のそれぞれは、前記結晶性の金属酸化物の被形成面に対して概略垂直に配置され、
    　前記第１の層、及び前記第２の層によって、結晶格子が形成され、
    　前記ゲートに電圧を印加し、前記結晶性の金属酸化物にキャリアを励起させた場合において、
    　前記第２の層を介して、前記ソースから前記ドレインにキャリアが伝送される、
    　トランジスタ。
  11. 　結晶性の金属酸化物と、
    　ゲート、ソース、及びドレインと、を有するトランジスタであって、
    　前記結晶性の金属酸化物は、
    　第１の金属酸化物と、前記第１の金属酸化物上の第２の金属酸化物と、前記第２の金属酸化物上の第３の金属酸化物と、を有し、
    　前記第１の金属酸化物、第２の金属酸化物、及び第３の金属酸化物は、それぞれ第１の層と、第２の層とを、有し、
    　前記第１の層は、前記第２の層よりもバンドギャップが広く、
    　前記第１の層、及び前記第２の層は、それぞれ当該トランジスタのチャネル長方向に対して概略平行に配置され、
    　前記第１の層、及び前記第２の層によって、結晶格子が形成され、
    　前記ゲートに電圧を印加し、前記結晶性の金属酸化物にキャリアを励起させた場合において、
    　前記第２の層を介して、前記ソースから前記ドレインにキャリアが伝送される、
    　トランジスタ。
  12. 　結晶性の金属酸化物と、
    　ゲート、ソース、及びドレインと、を有するトランジスタであって、
    　前記結晶性の金属酸化物は、
    　第１の金属酸化物と、前記第１の金属酸化物上の第２の金属酸化物と、前記第２の金属酸化物上の第３の金属酸化物と、を有し、
    　前記第１の金属酸化物、第２の金属酸化物、及び第３の金属酸化物は、それぞれ第１の層と、第２の層とを、有し、
    　前記第１の層は、前記第２の層よりもバンドギャップが広く、
    　前記第２の金属酸化物が有する前記第１の層、及び前記第２の金属酸化物が有する前記第２の層のそれぞれは、前記第２の金属酸化物の被形成面に対して概略平行に配置され、
    　前記第１の層、及び前記第２の層によって、結晶格子が形成され、
    　前記ゲートに電圧を印加し、前記結晶性の金属酸化物にキャリアを励起させた場合において、
    　前記第２の層を介して、前記ソースから前記ドレインにキャリアが伝送される、
    　トランジスタ。
  13. 　請求項１２において、
    　前記トランジスタのチャネル幅方向において、
    　前記第３の金属酸化物は、前記第２の金属酸化物の上面、及び側面を覆い、
    　前記ゲートは、前記第２の金属酸化物の上面、及び側面を覆い、
    　前記第２の金属酸化物の側面において、前記第３の金属酸化物のｃ軸方向と、前記第２の金属酸化物のｃ軸方向とは異なる、
    　トランジスタ。
  14. 　結晶性の金属酸化物と、
    　ゲート、ソース、及びドレインと、を有するトランジスタであって、
    　前記結晶性の金属酸化物は、
    　第１の金属酸化物と、前記第１の金属酸化物上の第２の金属酸化物と、前記第２の金属酸化物上の第３の金属酸化物と、を有し、
    　前記第１の金属酸化物、第２の金属酸化物、及び第３の金属酸化物は、それぞれ第１の層と、第２の層とを、有し、
    　前記第１の層は、前記第２の層よりもバンドギャップが広く、
    　前記第２の金属酸化物が有する前記第１の層、及び前記第２の金属酸化物が有する前記第２の層のそれぞれは、前記第２の金属酸化物の被形成面に対して概略垂直に配置され、
    　前記第１の層、及び前記第２の層によって、結晶格子が形成され、
    　前記ゲートに電圧を印加し、前記結晶性の金属酸化物にキャリアを励起させた場合において、
    　前記第２の層を介して、前記ソースから前記ドレインにキャリアが伝送される、
    　トランジスタ。
  15. 　請求項１１乃至請求項１４のいずれか一項において、
    　前記ゲートにおいて、前記第２の金属酸化物と重畳しない第１の領域の底面は、前記第２の金属酸化物の底面より位置が低く、
    　前記ゲートにおいて、前記第１の領域と前記第２の金属酸化物を挟んで対向して位置する第２の領域の底面は、前記第２の金属酸化物の底面より位置が低い、
    　トランジスタ。
  16. 　請求項１１乃至請求項１５のいずれか一項において、
    　前記第１の金属酸化物の下に、前記第２の金属酸化物と前記ゲートが重なる領域の少なくとも一部に重畳して、第２のゲートを有する、
    　トランジスタ。
  17. 　請求項１１乃至請求項１６のいずれか一項において、
    　前記トランジスタのチャネル長、及びチャネル幅のいずれか一方または双方は、
    　１００ｎｍ以下の領域を有する、
    　トランジスタ。
  18. 　請求項１１乃至請求項１７のいずれか一項において、
    　前記第１の層は、元素Ｍ（ＭはＡｌ、Ｇａ、Ｙ、及びＳｎの中から選ばれた一または複数）と、Ｚｎと、を有し、
    　前記第２の層は、Ｉｎを有する、
    　トランジスタ。
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