WO2019155329A1 - 半導体装置、及び半導体装置の作製方法 - Google Patents

半導体装置、及び半導体装置の作製方法 Download PDF

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oxide
semiconductor
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山崎舜平
栃林克明
吉住健輔
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株式会社半導体エネルギー研究所
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices

Definitions

  • One embodiment of the present invention relates to a semiconductor device and a method for manufacturing the semiconductor device.
  • One embodiment of the present invention relates to a semiconductor wafer, a module, and an electronic device.
  • a semiconductor device refers to all devices that can function by utilizing semiconductor characteristics.
  • a semiconductor element such as a transistor, a semiconductor circuit, an arithmetic device, and a memory device are one embodiment of the semiconductor device.
  • a display device (a liquid crystal display device, a light-emitting display device, or the like), a projection device, a lighting device, an electro-optical device, a power storage device, a memory device, a semiconductor circuit, an imaging device, an electronic device, or the like may have a semiconductor device. .
  • oxide semiconductors As a semiconductor thin film applicable to a transistor, a silicon-based semiconductor material is widely known, but an oxide semiconductor has attracted attention as another material.
  • oxide semiconductors for example, not only single-component metal oxides such as indium oxide and zinc oxide but also multi-component metal oxides are known.
  • IGZO In—Ga—Zn oxide
  • Non-Patent Document 1 and Non-Patent Document 2 also disclose a technique for manufacturing a transistor using an oxide semiconductor having a CAAC structure. Furthermore, Non-Patent Document 4 and Non-Patent Document 5 show that even an oxide semiconductor having lower crystallinity than the CAAC structure and the nc structure has a minute crystal.
  • Non-Patent Document 6 a transistor using IGZO as an active layer has extremely low off-state current (see Non-Patent Document 6), and an LSI and a display using the characteristics have been reported (see Non-Patent Document 7 and Non-Patent Document 8). .
  • An object of one embodiment of the present invention is to provide a semiconductor device with high on-state current. Another object of one embodiment of the present invention is to provide a semiconductor device having high frequency characteristics. Another object of one embodiment of the present invention is to provide a semiconductor device with favorable reliability. Another object of one embodiment of the present invention is to provide a semiconductor device that can be miniaturized or highly integrated. Another object of one embodiment of the present invention is to provide a semiconductor device having favorable electrical characteristics. Another object of one embodiment of the present invention is to provide a semiconductor device with high productivity.
  • An object of one embodiment of the present invention is to provide a semiconductor device capable of retaining data for a long period of time.
  • An object of one embodiment of the present invention is to provide a semiconductor device with high information writing speed.
  • An object of one embodiment of the present invention is to provide a semiconductor device with high design freedom.
  • An object of one embodiment of the present invention is to provide a semiconductor device capable of suppressing power consumption.
  • An object of one embodiment of the present invention is to provide a novel semiconductor device.
  • One embodiment of the present invention is a semiconductor device including a first metal oxide layer, a second metal oxide layer, first to fifth insulating layers, and a first conductive layer.
  • the first metal oxide layer includes a first region, and a second region and a third region sandwiching the first region.
  • the first conductive layer has a portion overlapping with the first region.
  • the first insulating layer covers the side surface and the lower surface of the first conductive layer.
  • the second metal oxide layer covers the side surface and the lower surface of the first insulating layer and is in contact with the upper surface of the first region.
  • the second insulating layer has a portion in contact with the upper surface of the second region, a portion in contact with the upper surface of the third region, and a portion in contact with the side surface of the second metal oxide layer.
  • the third insulating layer has a portion located on the second insulating layer and in contact with the side surface of the second metal oxide layer.
  • the fourth insulating layer has a portion located on the third insulating layer and in contact with the side surface of the second metal oxide layer.
  • the fifth insulating layer is in contact with the upper surface of the first conductive layer, the upper surface of the first insulating layer, the upper surface of the second metal oxide layer, and the upper surface of the fourth insulating layer.
  • the second region and the third region include the first element, and the first element is phosphorus, boron, aluminum, or magnesium.
  • the first metal oxide layer includes a fourth region between the first region and the second region, and a fifth region between the first region and the third region. It is preferable to have. At this time, the fourth region and the fifth region contain the first element, and the second region and the third region have more first elements than the fourth region or the fifth region. It is preferable to include.
  • the second insulating layer has a portion protruding to the first conductive layer side than the third insulating layer.
  • the bottom portion of the first insulating layer and the bottom portion of the first conductive layer each have a rounded shape.
  • the second conductive layer is located inside a first opening provided in the second insulating layer, the third insulating layer, the fourth insulating layer, and the fifth insulating layer, and the first conductive layer It is preferable to contact the second region at the bottom of the opening.
  • the third conductive layer is located inside the second opening provided in the second insulating layer, the third insulating layer, the fourth insulating layer, and the fifth insulating layer, and It is preferable to contact the third region at the bottom of the two openings.
  • the fourth conductive layer has a portion overlapping with the first conductive layer with the first region interposed therebetween, and the sixth insulating layer is formed between the fourth conductive layer and the first region. It is preferable to have a portion located between them.
  • the first metal oxide layer is preferably located on the third metal oxide layer.
  • Another embodiment of the present invention is a method for manufacturing a semiconductor device, in which a first insulating film is formed so as to cover a first metal oxide layer, and the first insulating film is formed over the first insulating film. A first layer overlapping with the metal oxide layer is formed, and a portion of the first metal oxide layer that is not covered with the first layer is interposed through the first insulating film using the first layer as a mask.
  • the first implantation process is performed to form a second insulating film that covers the side surface and upper surface of the first layer and the upper surface of the first insulating film, and the side surface of the first layer of the second insulating film
  • a planarization process is performed so as to expose the upper surface of the first layer by performing the second implantation process through the second insulating film and the first insulating film using the portion covering the first layer and the first layer as a mask. And removing the first layer.
  • the first implantation process and the second implantation process are processes for implanting the first element by an ion implantation method.
  • the second implantation process is performed under a condition in which more first elements are implanted into the first metal oxide layer than in the first implantation process.
  • the first element is phosphorus, boron, aluminum, or magnesium.
  • a semiconductor device with high on-state current can be provided.
  • a semiconductor device having high frequency characteristics can be provided.
  • a semiconductor device with favorable reliability can be provided.
  • a semiconductor device that can be miniaturized or highly integrated can be provided.
  • a semiconductor device having favorable electrical characteristics can be provided.
  • a highly productive semiconductor device can be provided.
  • a semiconductor device capable of retaining data for a long period can be provided.
  • a semiconductor device with high data writing speed can be provided.
  • a semiconductor device with a high degree of design freedom can be provided.
  • a semiconductor device that can reduce power consumption can be provided.
  • a novel semiconductor device can be provided.
  • FIG. 2 shows a configuration example of a semiconductor device.
  • 2 shows a configuration example of a semiconductor device.
  • 2 shows a configuration example of a semiconductor device.
  • 2 shows a configuration example of a semiconductor device.
  • 2 shows a configuration example of a semiconductor device.
  • 8A and 8B illustrate an example of a method for manufacturing a semiconductor device.
  • 8A and 8B illustrate an example of a method for manufacturing a semiconductor device.
  • 8A and 8B illustrate an example of a method for manufacturing a semiconductor device.
  • 8A and 8B illustrate an example of a method for manufacturing a semiconductor device.
  • 8A and 8B illustrate an example of a method for manufacturing a semiconductor device.
  • 8A and 8B illustrate an example of a method for manufacturing a semiconductor device.
  • 8A and 8B illustrate an example of a method for manufacturing a semiconductor device.
  • 8A and 8B illustrate an example of a method for manufacturing a semiconductor device.
  • 8A and 8B illustrate an example of a method for manufacturing a semiconductor device.
  • 8A and 8B illustrate an example of a method for manufacturing a semiconductor device.
  • 8A and 8B illustrate an example of a method for manufacturing a semiconductor device.
  • storage device. 1 is a block diagram of a storage device.
  • storage device. 1 is a schematic diagram of a semiconductor device.
  • FIG. 3 is a schematic diagram of a storage device.
  • FIG. 9 illustrates an electronic device.
  • a top view also referred to as a “plan view”
  • a perspective view a perspective view, and the like
  • some components may be omitted in order to facilitate understanding of the invention.
  • description of some hidden lines may be omitted.
  • the ordinal numbers attached as the first and second are used for convenience and do not indicate the order of steps or the order of lamination. Therefore, for example, the description can be made by appropriately replacing “first” with “second” or “third”.
  • the ordinal numbers described in this specification and the like may not match the ordinal numbers used to specify one embodiment of the present invention.
  • the functions of the source and drain may be switched when transistors with different polarities are used or when the direction of current changes during circuit operation. Therefore, in this specification and the like, the terms “source” and “drain” may be used interchangeably.
  • the channel width in a region where a channel is actually formed (hereinafter also referred to as an “effective channel width”) and the channel width shown in the top view of the transistor (Hereinafter also referred to as “apparent channel width”) may be different.
  • the effective channel width when the gate electrode covers the side surface of the semiconductor, the effective channel width may be larger than the apparent channel width, and the influence may not be negligible.
  • the ratio of a channel formation region formed on the side surface of the semiconductor may increase. In that case, the effective channel width is larger than the apparent channel width.
  • channel width when the term “channel width” is simply used, it may indicate an apparent channel width or an effective channel width. Note that the channel length, channel width, effective channel width, apparent channel width, and the like can be determined by analyzing a cross-sectional TEM image or the like.
  • the impurity of a semiconductor means the thing other than the main component which comprises a semiconductor, for example.
  • an element having a concentration of less than 0.1 atomic% can be said to be an impurity.
  • the impurities are included, for example, DOS (Density of States) of the semiconductor may increase or crystallinity may decrease.
  • examples of the impurity that changes the characteristics of the semiconductor include a Group 1 element, a Group 2 element, a Group 13 element, a Group 14 element, a Group 15 element, and an oxide semiconductor.
  • water may also function as an impurity.
  • oxygen vacancies may be formed, for example, by mixing impurities.
  • impurities that change the characteristics of the semiconductor include group 1 elements, group 2 elements, group 13 elements, and group 15 elements excluding oxygen and hydrogen.
  • silicon oxynitride has a higher oxygen content than nitrogen.
  • silicon nitride oxide has a composition containing more nitrogen than oxygen.
  • the term “insulator” can be referred to as an insulating film or an insulating layer.
  • the term “conductor” can be restated as a conductive film or a conductive layer.
  • the term “semiconductor” can be restated as a semiconductor film or a semiconductor layer.
  • parallel means a state in which two straight lines are arranged at an angle of ⁇ 10 degrees to 10 degrees. Therefore, the case of -5 degrees or more and 5 degrees or less is also included.
  • substantially parallel means a state in which two straight lines are arranged at an angle of ⁇ 30 degrees to 30 degrees.
  • Vertical means a state in which two straight lines are arranged at an angle of 80 degrees to 100 degrees. Therefore, the case of 85 degrees or more and 95 degrees or less is also included.
  • substantially vertical means a state in which two straight lines are arranged at an angle of 60 degrees or more and 120 degrees or less.
  • the barrier film is a film having a function of suppressing permeation of impurities such as water and hydrogen or oxygen, and when the barrier film has conductivity, the barrier film Sometimes called.
  • a metal oxide is a metal oxide in a broad sense.
  • Metal oxides are classified into oxide insulators, oxide conductors (including transparent oxide conductors), and oxide semiconductors (also referred to as oxide semiconductors or simply OS).
  • oxide semiconductors also referred to as oxide semiconductors or simply OS.
  • OS FET oxide field effect transistor
  • OS transistor it can be said that the transistor includes an oxide or an oxide semiconductor in a semiconductor layer.
  • normally-off means that when a potential is not applied to the gate or a ground potential is applied to the gate, a current per channel width of 1 ⁇ m flowing through the transistor is 1 ⁇ 10 ⁇ 20 at room temperature. A or lower, 1 ⁇ 10 ⁇ 18 A or lower at 85 ° C., or 1 ⁇ 10 ⁇ 16 A or lower at 125 ° C.
  • ⁇ Configuration example of semiconductor device> 1A, 1B, and 1C are a top view and a cross-sectional view of the transistor 200 and the periphery of the transistor 200 according to one embodiment of the present invention.
  • FIG. 1A is a top view of a semiconductor device having a transistor 200.
  • FIG. 1B and 1C are cross-sectional views of the semiconductor device.
  • FIG. 1B is a cross-sectional view taken along dashed-dotted line A1-A2 in FIG. 1A and also a cross-sectional view in the channel length direction of the transistor 200.
  • FIG. 1C is a cross-sectional view taken along the dashed-dotted line A3-A4 in FIG. 1A and is a cross-sectional view in the channel width direction of the transistor 200. Note that in the top view of FIG. 1A, some elements are omitted for clarity.
  • FIG. 2 is an enlarged view of the semiconductor layer 230b and its vicinity in FIG.
  • the transistor 200 includes a semiconductor layer 230a disposed on a substrate (not shown), a semiconductor layer 230b disposed on the semiconductor layer 230a, and a semiconductor layer 230b.
  • an insulating layer 228 in which an opening overlapping the region between the region 252a and the region 252b is formed, and an opening disposed on the semiconductor layer 230b and overlapping the region between the region 252a and the region 252b.
  • the insulating layer 250, the semiconductor layer 230c in contact with the lower surface and the side surface of the insulating layer 250, and in contact with the upper surface of the semiconductor layer 230b, and between the insulating layer 228 and the insulating layer 280, and part of the semiconductor layer 230c.
  • an insulating layer 244 in contact with the side surface.
  • the upper surface of the conductive layer 260 is preferably substantially coincident with the upper surfaces of the insulating layer 250, the insulating layer 244, the semiconductor layer 230c, and the insulating layer 280.
  • the region 253a is preferably formed in a region of the region 252a that is not in contact with the semiconductor layer 230c.
  • the region 253b is preferably formed in a region of the region 252b that is not in contact with the semiconductor layer 230c.
  • the semiconductor layer 230a, the semiconductor layer 230b, and the semiconductor layer 230c may be collectively referred to as the semiconductor layer 230.
  • the region 252a and the region 252b may be collectively referred to as a region 252.
  • the region 253a and the region 253b may be collectively referred to as a region 253.
  • a structure in which a layer where a channel is formed (hereinafter also referred to as a channel formation region) and three layers of a semiconductor layer 230a, a semiconductor layer 230b, and a semiconductor layer 230c are stacked is shown.
  • the present invention is not limited to this.
  • a two-layer structure of the semiconductor layer 230b and the semiconductor layer 230c or a stacked structure of four or more layers may be provided.
  • each of the semiconductor layer 230a, the semiconductor layer 230b, and the semiconductor layer 230c may have a stacked structure of two or more layers.
  • the semiconductor layer 230c has a stacked structure including a first oxide layer and a second oxide layer over the first oxide layer
  • the first oxide layer is similar to the semiconductor layer 230b.
  • the second oxide layer preferably has a composition similar to that of the semiconductor layer 230a.
  • the conductive layer 260 functions as a gate electrode of the transistor, and the region 252a and the region 253a, and the region 252b and the region 253b function as a source region or a drain region, respectively.
  • the conductive layer 260 is formed to be embedded in the opening of the insulating layer 280 and the region between the region 252a and the region 252b.
  • the arrangement of the conductive layer 260, the region 252a, and the region 252b is selected in a self-aligned manner with respect to the opening of the insulating layer 280. That is, in the transistor 200, the gate electrode can be disposed in a self-aligned manner between the source electrode and the drain electrode. Therefore, since the conductive layer 260 can be formed without providing an alignment margin, the area occupied by the transistor 200 can be reduced. Thereby, miniaturization and high integration of the semiconductor device can be achieved.
  • the conductive layer 260 includes a conductive layer 260 a provided inside the insulating layer 250 and a conductive layer 260 b provided so as to be embedded inside the conductive layer 260 a.
  • the conductive layer 260 is shown as a two-layer structure, but the present invention is not limited to this.
  • the conductive layer 260 may have a single-layer structure or a stacked structure including three or more layers.
  • the transistor 200 includes an insulating layer 214 disposed over a substrate (not shown), an insulating layer 216 disposed over the insulating layer 214, and a conductive layer disposed so as to be embedded in the insulating layer 216.
  • 205, an insulating layer 222 disposed over the insulating layer 216 and the conductive layer 205, and an insulating layer 224 disposed over the insulating layer 222 are preferably included. It is preferable that the semiconductor layer 230 a be disposed over the insulating layer 224.
  • an insulating layer 274 that functions as an interlayer film and an insulating layer 281 are preferably provided over the transistor 200.
  • the insulating layer 274 is preferably provided in contact with the upper surfaces of the conductive layer 260, the insulating layer 250, the insulating layer 244, the semiconductor layer 230 c, and the insulating layer 280.
  • the insulating layer 222, the insulating layer 244, and the insulating layer 274 preferably have a function of suppressing diffusion of hydrogen (for example, hydrogen atoms and hydrogen molecules).
  • the insulating layer 222, the insulating layer 244, and the insulating layer 274 preferably have lower hydrogen permeability than the insulating layer 224, the insulating layer 250, and the insulating layer 280.
  • the insulating layer 222 and the insulating layer 244 preferably have a function of suppressing diffusion of oxygen (eg, oxygen atoms and oxygen molecules).
  • the insulating layer 222 and the insulating layer 244 preferably have lower oxygen permeability than the insulating layer 224, the insulating layer 250, and the insulating layer 280.
  • the insulating layer 224, the semiconductor layer 230, and the insulating layer 250 are separated from the insulating layer 280 and the insulating layer 281 by the insulating layer 244 and the insulating layer 274. Therefore, impurities such as hydrogen contained in the insulating layer 280 and the insulating layer 281 and excess oxygen can be prevented from entering the insulating layer 224, the semiconductor layer 230, and the insulating layer 250.
  • a conductive layer 240 (a conductive layer 240a and a conductive layer 240b) that is electrically connected to the transistor 200 and functions as a plug is preferably provided.
  • the insulating layer 241 (the insulating layers 241a and 241b) is provided in contact with the side surface of the conductive layer 240 functioning as a plug. That is, the insulating layer 241 is provided in contact with the inner walls of the openings of the insulating layer 226, the insulating layer 228, the insulating layer 244, the insulating layer 280, the insulating layer 274, and the insulating layer 281.
  • the first conductive layer of the conductive layer 240 may be provided in contact with the side surface of the insulating layer 241 and the second conductive layer of the conductive layer 240 may be further provided inside.
  • the height of the upper surface of the conductive layer 240 and the height of the upper surface of the insulating layer 281 can be approximately the same.
  • the transistor 200 has a structure in which the first conductive layer of the conductive layer 240 and the second conductive layer of the conductive layer 240 are stacked, the present invention is not limited to this.
  • the conductive layer 240 may be provided as a single layer or a stacked structure including three or more layers. When a structure has a laminated structure, an ordinal number may be given in the order of formation to be distinguished.
  • an In-M-Zn oxide (the element M is aluminum, gallium, yttrium, tin, copper, vanadium, beryllium, boron, titanium, iron, nickel, germanium, zirconium, molybdenum, lanthanum, cerium) It is preferable to use a metal oxide such as neodymium, hafnium, tantalum, tungsten, or magnesium.
  • the element M may be aluminum, gallium, yttrium, or tin.
  • indium oxide, zinc oxide, In—Ga oxide, In—Zn oxide, Ga—Zn oxide, or gallium oxide may be used as the semiconductor layer 230.
  • the semiconductor layer 230 is sometimes added with an element that forms oxygen vacancies or an element that combines with oxygen vacancies, thereby increasing the carrier concentration and reducing the resistance.
  • an element typically, boron or phosphorus can be given.
  • hydrogen, carbon, nitrogen, fluorine, sulfur, chlorine, titanium, rare gas, or the like may be used.
  • rare gases include helium, neon, argon, krypton, and xenon.
  • an element to be added to the semiconductor layer 230 an element that easily forms an oxide is preferably used.
  • Typical examples of such elements include boron, phosphorus, aluminum, and magnesium.
  • the element added to the semiconductor layer 230 can take oxygen in the semiconductor layer 230 to form an oxide. As a result, many oxygen vacancies are generated in the semiconductor layer 230. The oxygen deficiency and hydrogen in the semiconductor layer 230 are combined to generate carriers, so that a region with extremely low resistance is formed.
  • the element added to the semiconductor layer 230 exists in the semiconductor layer 230 in a stable oxide state, it is detached from the semiconductor layer 230 even if a process requiring a high temperature is performed in a subsequent process. Hateful. That is, by using an element that easily forms an oxide as an element to be added to the semiconductor layer 230, a region in the semiconductor layer 230 in which resistance is not easily increased even when a high-temperature process is performed can be formed.
  • the region 252 is a region formed by adding the above element to the semiconductor layer 230. As shown in FIGS. 1B and 2, the region 252 a and the region 252 b are formed to face each other with a region overlapping with the conductive layer 260 interposed therebetween. The top surfaces of the regions 252a and 252b are preferably in contact with the insulating layer 226 or the semiconductor layer 230c. In a plan view, part of the region 252a and the region 252b preferably overlaps with the conductive layer 260.
  • the concentration of the element in the region 252 is higher than the concentration of the element in a portion of the semiconductor layer 230 where the region 252 and the region 253 are not formed.
  • the amount of oxygen vacancies included in the region 252 is preferably larger than the amount of oxygen vacancies in a portion of the semiconductor layer 230 where the regions 252 and 253 are not formed. Accordingly, the region 252 has a higher carrier concentration and lower resistance than the portion of the semiconductor layer 230 where the region 252 and the region 253 are not formed.
  • the region 253 is a region formed by adding more of the above elements to part of the region 252. As shown in FIGS. 1B and 2, the region 253 preferably has an upper surface in contact with the insulating layer 226.
  • the concentration of the element in the region 253 is preferably higher than the concentration of the element in the region 252.
  • the amount of oxygen vacancies included in the region 253 is preferably larger than the amount of oxygen vacancies included in the region 252. Accordingly, the region 253 has a higher carrier concentration and lower resistance than the region 252.
  • the concentration of the element included in the region 253 is equal to or lower than that of the region 252, the depth of the region 253 including the element is higher than the depth of the region 252 including the element. It is good if it is deep.
  • the boron when the semiconductor layer 230 includes boron, the boron can exist in a state of being bonded to oxygen. This can be confirmed, for example, by observing a spectrum peak due to the B 2 O 3 bond in an X-ray photoelectron spectroscopy (XPS) analysis.
  • XPS X-ray photoelectron spectroscopy
  • 1B and 2 illustrate that the region 252 and the region 253 are formed only in the semiconductor layer 230b, the region 252 and the region 253 are also formed in the semiconductor layer 230a, respectively. It may be.
  • a region between the pair of regions 252 in the semiconductor layer 230 is a region 234.
  • the region 234 corresponds to a channel formation region.
  • a region where the region 252a and the region 252b are provided is a region 232a and a region 232b (collectively referred to as a region 232), respectively.
  • a region where the region 253a and the region 253b are provided is a region 231a and a region 231b (collectively referred to as a region 231), respectively.
  • the region 234 is located between the region 231a and the region 231b, the region 232a is located between the region 231a and the region 234, and the region 232b is located between the region 231b and the region 234.
  • the region 231 has a higher carrier concentration and a lower resistance than the region 234.
  • the region 232 is a region having a high carrier concentration and a low resistance compared to the region 234, and a region having a low carrier concentration and a high resistance compared to the region 231. Therefore, the region 234 functions as a channel formation region of the transistor 200, the region 231 functions as a source region or a drain region, and the region 232 functions as a junction region.
  • a part of the region 232 which is a bonding region overlaps with the conductive layer 260.
  • the transistor 200 has a large on-state current and good subthreshold characteristics, so that high frequency characteristics can be realized.
  • the conductive layer 240 functioning as a plug can be connected to the region 231 without providing a source electrode and a drain electrode formed of metal.
  • a source electrode and a drain electrode formed with a metal are provided in contact with the semiconductor layer 230, the source electrode and the drain electrode formed with the metal are oxidized when high-temperature heat treatment is performed in a manufacturing process or a later process of the transistor 200.
  • the on-current, subthreshold characteristic, and frequency characteristic of the transistor 200 may be deteriorated.
  • a semiconductor device which exhibits favorable on-state current, subthreshold characteristics, and frequency characteristics even when high-temperature heat treatment is performed in a manufacturing process or a post-process of the transistor 200 can be provided.
  • a process in which high temperature is 450 to 800 ° C., typically 600 to 750 ° C. can be performed.
  • the region 252 is formed in the vicinity of the interface between the semiconductor layer 230b and the insulating layer 226 in the film thickness direction of the semiconductor layer 230b.
  • the present invention is not limited to this.
  • the region 252 may have substantially the same thickness as the semiconductor layer 230b, or may be formed in the semiconductor layer 230a.
  • concentrations of metal elements detected in each region and impurity elements such as hydrogen and nitrogen are not limited to stepwise changes in each region, but also continuously change in each region (also referred to as gradation). May be. That is, the closer to the channel formation region, the lower the concentration of the metal element and impurity elements such as hydrogen and nitrogen.
  • the insulating layer 226 is a portion (hereinafter also referred to as a protruding portion) that protrudes closer to the conductive layer 260 than the end portion (end surface, side surface, or front end) of the insulating layer 228 in a portion located on the semiconductor layer 230. have. Further, the protruding portion of the insulating layer 226 is rounded. Thereby, when the semiconductor layer 230c, the insulating layer 250, and the conductive layer 260 embedded in the opening are formed, the coverage with respect to the bottom of the opening is improved.
  • the bottoms of the insulating layer 250 and the conductive layer 260 can be rounded, that is, a shape having a curved surface. When the bottoms of the conductive layer 260 and the insulating layer 250 are rounded, electric field concentration can be prevented from occurring when a potential is applied to the conductive layer 260 functioning as a gate electrode. Thereby, a highly reliable transistor can be realized.
  • FIG. 3 shows an example in which the surface of the protruding portion of the insulating layer 226 has a concave curved surface shape. Further, in FIG. 3, the surface of the insulating layer 228 that contacts the semiconductor layer 230 c has a concave curved surface shape that is continuous with the surface of the insulating layer 226. With such a configuration, the bottoms of the conductive layer 260 and the insulating layer 250 can have better shapes.
  • FIG. 4 shows an example in which the end surface of the insulating layer 226 and the end surface of the insulating layer 228 are substantially coincident in plan view.
  • the semiconductor layer 230c is provided in contact with the upper surfaces of the regions 252a and 252b.
  • the bottom surface of the insulating layer 250 or the conductive layer 260 can be rounded by forming the upper surface of the semiconductor layer 230 c in the opening to be a concave curved surface.
  • a semiconductor device having a transistor with a high on-state current can be provided.
  • a semiconductor device including a transistor having high frequency characteristics can be provided.
  • a semiconductor device including a transistor with low off-state current can be provided.
  • the conductive layer 205 is disposed so as to overlap the semiconductor layer 230 and the conductive layer 260.
  • the conductive layer 205 is preferably provided so as to be embedded in the insulating layer 216.
  • the flatness of the upper surface of the conductive layer 205 is preferably improved.
  • the average surface roughness (Ra) of the upper surface of the conductive layer 205 may be 1 nm or less, preferably 0.5 nm or less, more preferably 0.3 nm or less. Accordingly, flatness of the insulating layer 224 formed over the conductive layer 205 can be improved, and crystallinity of the semiconductor layers 230a, 230b, and 230c can be improved.
  • the conductive layer 260 functions as a first gate (also referred to as top gate) electrode
  • the conductive layer 205 functions as a second gate (also referred to as bottom gate) electrode.
  • the threshold voltage (Vth) of the transistor 200 can be controlled by independently changing the potential applied to the conductive layer 205 without interlocking with the potential applied to the conductive layer 260.
  • the threshold voltage of the transistor 200 can be higher than 0 V and the off-state current can be reduced.
  • the conductive layer 205 is preferably provided so as to overlap a channel formation region in the semiconductor layer 230.
  • the conductive layer 205 is preferably extended to the outside of the semiconductor layer 230 in the channel width direction. That is, it is preferable that the conductive layer 205 and the conductive layer 260 overlap with each other via the insulating layer outside the semiconductor layer 230.
  • the channel formation region of the semiconductor layer 230 is electrically connected by the electric field of the conductive layer 260 functioning as the first gate electrode and the electric field of the conductive layer 205 functioning as the second gate electrode. Can be surrounded.
  • the conductive layer 205 is preferably formed using a conductive material containing tungsten, copper, or aluminum as a main component. Note that although the conductive layer 205 is illustrated as a single layer, it may have a stacked structure, for example, a stack of titanium, titanium nitride, and the above-described conductive material.
  • a conductive layer in which impurities such as a hydrogen atom, a hydrogen molecule, a water molecule, a nitrogen atom, a nitrogen molecule, a nitrogen oxide molecule (N 2 O, NO, NO 2, and the like) and a copper atom are difficult to diffuse below the conductive layer 205 is provided. It may be provided. Alternatively, it is preferable to use a conductive layer in which oxygen (for example, at least one of oxygen atoms and oxygen molecules) is difficult to diffuse.
  • the conductive layer located below the conductive layer 205 may be a single layer or a stack of the above conductive materials.
  • the insulating layer 214 preferably functions as a barrier insulating film that suppresses impurities such as water or hydrogen from entering the transistor 200 from the substrate side. Therefore, the insulating layer 214 is preferably formed using an insulating material in which impurities such as a hydrogen atom, a hydrogen molecule, a water molecule, a nitrogen atom, a nitrogen molecule, a nitric oxide molecule, and a copper atom hardly diffuse. In addition, it is preferable to use an insulating material in which oxygen is difficult to diffuse.
  • the insulating layer 214 it is preferable to use aluminum oxide or silicon nitride as the insulating layer 214.
  • impurities such as water or hydrogen from the substrate side to the transistor 200 side with respect to the insulating layer 214 can be suppressed.
  • oxygen contained in the insulating layer 224 or the like can be prevented from diffusing more toward the substrate than the insulating layer 214.
  • the insulating layer 216, the insulating layer 280, and the insulating layer 281 that function as interlayer films preferably have a lower dielectric constant than the insulating layer 214.
  • a material having a low dielectric constant as an interlayer film, parasitic capacitance generated between wirings can be reduced.
  • silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, silicon oxide added with fluorine, silicon oxide added with carbon, carbon, and nitrogen were added. Silicon oxide, silicon oxide having holes, or the like may be used as appropriate.
  • the insulating layer 216 may have a laminated structure.
  • an insulating layer similar to the insulating layer 214 is preferably provided in contact with the side surface of the conductive layer 205 so that the silicon oxide or the like is not in contact with the conductive layer 205. Accordingly, oxygen contained in the insulating layer 216 can be prevented from diffusing into the conductive layer 205, and oxidation of the conductive layer 205 can be suppressed.
  • the insulating layer 222 and the insulating layer 224 have a function as a gate insulating layer.
  • the insulating layer 224 in contact with the semiconductor layer 230 preferably desorbs oxygen by heating.
  • oxygen released by heating may be referred to as excess oxygen.
  • silicon oxide, silicon oxynitride, or the like can be used as the insulating layer 224.
  • an oxide film from which part of oxygen is released by heating is preferably used as the insulating layer 224.
  • the oxide film from which oxygen is desorbed by heating has an oxygen desorption amount of 1.0 ⁇ 10 18 atoms / cm 3 or more in terms of oxygen atom in TDS (Thermal Desorption Spectroscopy) analysis, preferably
  • the oxide film is 1.0 ⁇ 10 19 atoms / cm 3 or more, more preferably 2.0 ⁇ 10 19 atoms / cm 3 or more, or 3.0 ⁇ 10 20 atoms / cm 3 or more.
  • the surface temperature of the film at the time of the TDS analysis is preferably in the range of 100 ° C. to 700 ° C., or 100 ° C. to 400 ° C.
  • the insulating layer 224 preferably has a smaller thickness in a region that does not overlap with the semiconductor layer 230b than in other regions.
  • the lower end portion of the conductive layer 260 can be positioned on the lower side, so that the electric field of the conductive layer 260 functioning as the first gate electrode acts on the side surface of the semiconductor layer 230. It becomes easy.
  • the insulating layer 224 may be provided in an island shape so as to overlap with the semiconductor layer 230b and the semiconductor layer 230a.
  • the insulating layer 222 it is preferable to use a material in which impurities such as water or hydrogen hardly diffuse, as in the insulating layer 214. Further, the insulating layer 222 is preferably formed using a material that does not easily diffuse oxygen. By surrounding the insulating layer 224, the semiconductor layer 230, the insulating layer 250, and the like with the insulating layer 222, the insulating layer 244, and the insulating layer 274, an impurity such as water or hydrogen is prevented from entering the transistor 200 from the outside. it can. The insulating layer 222 can reduce diffusion of oxygen included in the semiconductor layer 230 to the substrate side.
  • the insulating layer 222 for example, aluminum oxide, hafnium oxide, an oxide containing aluminum and hafnium (hafnium aluminate), or the like is preferably used.
  • aluminum oxide, hafnium oxide, an oxide containing aluminum and hafnium (hafnium aluminate), or the like is preferably used.
  • the insulating layer 222 includes an insulating material including a so-called high-k material such as tantalum oxide, zirconium oxide, lead zirconate titanate (PZT), strontium titanate (SrTiO 3 ), or (Ba, Sr) TiO 3 (BST).
  • the film may be used as a single layer or a laminate. As a result, even when the gate insulating layer is thinned by miniaturization and high integration of the transistor, the gate potential during operation of the transistor is reduced while increasing the physical film thickness and suppressing an increase in leakage current. Is possible.
  • the insulating layer 222 and the insulating layer 224 may have a stacked structure of two or more layers. In that case, it is not limited to the laminated structure which consists of the same material, The laminated structure which consists of a different material may be sufficient. For example, an insulating layer similar to the insulating layer 224 may be provided below the insulating layer 222.
  • the semiconductor layer 230 includes a semiconductor layer 230a, a semiconductor layer 230b on the semiconductor layer 230a, and a semiconductor layer 230c on the semiconductor layer 230b.
  • the semiconductor layer 230a is provided under the semiconductor layer 230b, diffusion of impurities from a structure formed below the semiconductor layer 230a to the semiconductor layer 230b can be suppressed.
  • the semiconductor layer 230c is provided over the semiconductor layer 230b, diffusion of impurities from the structure formed above the semiconductor layer 230c to the semiconductor layer 230b can be suppressed.
  • the semiconductor layer 230 preferably has a stacked structure of metal oxides having different atomic ratios of metal atoms. Specifically, in the metal oxide used for the semiconductor layer 230a, the atomic ratio of the element M in the constituent element is larger than the atomic ratio of the element M in the constituent element in the metal oxide used for the semiconductor layer 230b. preferable. In the metal oxide used for the semiconductor layer 230a, the atomic ratio of the element M to In is preferably larger than the atomic ratio of the element M to In in the metal oxide used for the semiconductor layer 230b. In the metal oxide used for the semiconductor layer 230b, the atomic ratio of In to the element M is preferably larger than the atomic ratio of In to the element M in the metal oxide used for the semiconductor layer 230a. For the semiconductor layer 230c, a metal oxide that can be used for the semiconductor layer 230a or the semiconductor layer 230b can be used.
  • the semiconductor layer 230a, the semiconductor layer 230b, and the semiconductor layer 230c preferably have crystallinity, and in particular, CAAC-OS is preferably used.
  • An oxide having crystallinity such as a CAAC-OS has a dense structure with few impurities and defects (such as oxygen vacancies) and high crystallinity. With such a semiconductor layer 230, the transistor 200 becomes stable against a high temperature (so-called thermal budget) in the manufacturing process.
  • the energy at the lower end of the conduction band of the semiconductor layer 230a and the semiconductor layer 230c is higher than the energy at the lower end of the conduction band of the semiconductor layer 230b.
  • the electron affinity of the semiconductor layer 230a and the semiconductor layer 230c is preferably smaller than the electron affinity of the semiconductor layer 230b.
  • the semiconductor layer 230c is preferably formed using a metal oxide that can be used for the semiconductor layer 230a. Specifically, in the metal oxide used for the semiconductor layer 230c, the atomic ratio of the element M in the constituent element is larger than the atomic ratio of the element M in the constituent element in the metal oxide used for the semiconductor layer 230b. It is preferable.
  • the atomic ratio of the element M to In is preferably larger than the atomic ratio of the element M to In in the metal oxide used for the semiconductor layer 230b.
  • the atomic ratio of In to the element M is preferably larger than the atomic ratio of In to the element M in the metal oxide used for the semiconductor layer 230c.
  • the energy level at the lower end of the conduction band changes gently.
  • the energy level at the lower end of the conduction band at the junction of the semiconductor layer 230a, the semiconductor layer 230b, and the semiconductor layer 230c is continuously changed or continuously joined.
  • the defect level density of the mixed layer formed at the interface between the semiconductor layer 230a and the semiconductor layer 230b and the interface between the semiconductor layer 230b and the semiconductor layer 230c is preferably low.
  • the semiconductor layer 230a and the semiconductor layer 230b, and the semiconductor layer 230b and the semiconductor layer 230c have a common element as a main component in addition to oxygen, so that a mixed layer with a low density of defect states can be formed.
  • the semiconductor layer 230b is an In—Ga—Zn oxide
  • an In—Ga—Zn oxide, a Ga—Zn oxide, a gallium oxide, or the like may be used for the semiconductor layer 230a and the semiconductor layer 230c.
  • the semiconductor layer 230c may have a stacked structure.
  • a stacked structure of gallium oxide can be used.
  • a stacked structure of an In—Ga—Zn oxide and an oxide containing no In may be used as the semiconductor layer 230c.
  • the semiconductor layer 230c has a stacked structure and a metal oxide film not containing In is positioned above the stacked structure, In that can be diffused to the insulating layer 250 side can be suppressed. Since the insulating layer 250 functions as a gate insulating layer, when In is diffused, transistor characteristics are deteriorated. Therefore, by providing the semiconductor layer 230c with a stacked structure, a highly reliable semiconductor device can be provided.
  • the region (region 234) between the region 252a and the region 252b is formed so as to overlap with the opening of the insulating layer 280.
  • the conductive layer 260 can be disposed in a self-aligned manner between the region 252a and the region 252b.
  • the insulating layer 250 functions as a gate insulating layer.
  • the insulating layer 250 is preferably disposed in contact with the upper surface of the semiconductor layer 230c.
  • silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, silicon oxide to which fluorine is added, silicon oxide to which carbon is added, silicon oxide to which carbon and nitrogen are added, or silicon oxide having a hole is used. be able to.
  • silicon oxide and silicon oxynitride are preferable because they are stable against heat.
  • the concentration of impurities such as water or hydrogen in the insulating layer 250 is preferably reduced.
  • the thickness of the insulating layer 250 is preferably 1 nm or more and 20 nm or less.
  • a metal oxide layer may be provided between the insulating layer 250 and the conductive layer 260.
  • the metal oxide layer preferably suppresses oxygen diffusion from the insulating layer 250 to the conductive layer 260. Thus, oxidation of the conductive layer 260 due to oxygen in the insulating layer 250 can be suppressed.
  • the metal oxide layer may function as a part of the gate insulating layer. Therefore, in the case where silicon oxide, silicon oxynitride, or the like is used for the insulating layer 250, the metal oxide layer is preferably formed using a metal oxide that is a high-k material with a high relative dielectric constant.
  • the gate insulating layer has a stacked structure of the insulating layer 250 and the metal oxide layer, a stacked structure having high heat resistance and a high relative dielectric constant can be obtained. Therefore, it is possible to reduce the gate potential applied during transistor operation while maintaining the physical film thickness of the gate insulating layer.
  • the equivalent oxide thickness (EOT) of the insulating layer functioning as the gate insulating layer can be reduced.
  • the conductive layer 260a is a conductive film in which impurities such as hydrogen atoms, hydrogen molecules, water molecules, nitrogen atoms, nitrogen molecules, nitrogen oxide molecules (N 2 O, NO, NO 2, and the like) and copper atoms are difficult to diffuse. It is preferable to use it. Alternatively, it is preferable to use a conductive material in which oxygen (for example, oxygen atoms and oxygen molecules) does not easily diffuse. Thereby, the oxidation of the conductive layer 260b can be suppressed. Examples of the conductive material in which oxygen hardly diffuses include tantalum, tantalum nitride, ruthenium, and ruthenium oxide.
  • the conductive layer 260b is preferably formed using a conductive material mainly containing tungsten, copper, or aluminum. In addition, since the conductive layer 260 also functions as a wiring, a conductive film with high conductivity is preferably used. Further, the conductive layer 260b may have a stacked structure, for example, may have a stacked structure of titanium or titanium nitride and the above conductive material.
  • a metal oxide layer that can be used as the semiconductor layer 230 may be provided between the insulating layer 250 and the conductive layer 260a. At this time, the metal oxide layer functions as a gate electrode similarly to the conductive layer 260.
  • oxygen can be supplied to at least one of the insulating layer 250 and the semiconductor layer 230, which is preferable.
  • the metal oxide layer is formed using a metal oxide in which oxygen is difficult to diffuse, oxidation of the conductive layer 260 due to oxygen contained in the insulating layer 250 or the insulating layer 280 can be suppressed.
  • the insulating layer 226 is provided in contact with the upper surface of the semiconductor layer 230b and the side surface of the semiconductor layer 230a.
  • silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, silicon oxide to which fluorine is added, silicon oxide to which carbon is added, silicon oxide to which carbon and nitrogen are added, or silicon oxide having a hole is used. be able to. In particular, silicon oxide and silicon oxynitride are preferable because they are stable against heat.
  • the concentration of impurities such as water or hydrogen in the insulating layer 226 is preferably reduced.
  • the thickness of the insulating layer 226 is preferably 1 nm to 20 nm.
  • the insulating layer 226 and the insulating layer 228 preferably contain the same element as the element added to the region 252 or the region 253.
  • the element that easily forms an oxide such as boron, phosphorus, aluminum, or magnesium is included in the film. It can exist as an oxide in combination with oxygen.
  • the insulating layer 226 contains excess oxygen, the amount of oxygen that can be supplied to the semiconductor layer 230a can be reduced by combining the excess oxygen and the element. Accordingly, even when a process that requires a high temperature is performed during the process, the region 252 and the region 253 in the semiconductor layer 230a can be prevented from increasing in resistance.
  • the insulating layer 228 and the insulating layer 244 preferably function as barrier insulating films that suppress impurities such as water or hydrogen from entering the transistor 200 from the insulating layer 280 side, as in the case of the insulating layer 214 and the like.
  • a material having lower hydrogen permeability than the insulating layer 224 can be used for the insulating layer 228 and the insulating layer 244.
  • the insulating layer 228 is provided in contact with the upper surface of the insulating layer 226.
  • the insulating layer 244 is provided in contact with the upper surface of the insulating layer 228 and the side surface of the semiconductor layer 230c. With such a structure, hydrogen contained in the insulating layer 280 can be prevented from entering from the top surface or the side surface of the semiconductor layer 230a, the semiconductor layer 230b, the semiconductor layer 230c, and the insulating layer 226.
  • the insulating layer 228 and the insulating layer 244 preferably have lower oxygen permeability than the insulating layer 280 or the insulating layer 224.
  • the insulating layer 228 is preferably formed using a sputtering method.
  • oxygen can be added in the vicinity of the region of the insulating layer 226 in contact with the insulating layer 228. Accordingly, oxygen can be supplied from the region into the semiconductor layer 230 through the insulating layer 226. Accordingly, oxygen vacancies in the semiconductor layer 230 can be reduced, and the transistor can be prevented from being normally on.
  • an insulating film containing one or both of aluminum and hafnium may be formed.
  • aluminum oxide, hafnium oxide, hafnium aluminate, or the like may be used.
  • an insulating film containing aluminum nitride can be used as the insulating layer 244.
  • a nitride insulating film satisfying the composition formula of AlN x x is a real number greater than 0 and less than or equal to 2, preferably x is a real number greater than 0.5 and less than or equal to 1.5.
  • x is a real number greater than 0 and less than or equal to 2
  • x is a real number greater than 0.5 and less than or equal to 1.5
  • a film having excellent insulating properties and excellent thermal conductivity can be obtained, so that heat dissipation of heat generated when the transistor 200 is driven can be improved.
  • aluminum nitride, titanium nitride, or the like can be used for the insulating layer 244.
  • a film by using a sputtering method because a film can be formed without using a highly oxidizing gas such as oxygen or ozone as a film forming gas.
  • a highly oxidizing gas such as oxygen or ozone as a film forming gas.
  • silicon nitride, silicon nitride oxide, or the like can be used.
  • the insulating layer 244 is preferably formed using an ALD (Atomic Layer Deposition) method. Since the ALD method is a film forming method with good coverage, the ALD method can form a film with a uniform thickness even when the surface to be formed has an uneven shape.
  • ALD atomic layer Deposition
  • the insulating layer 280 is provided over the insulating layer 224 and the semiconductor layer 230 with the insulating layer 244, the insulating layer 228, and the insulating layer 226 interposed therebetween.
  • the insulating layer 280 silicon oxide, silicon oxynitride, silicon nitride oxide, silicon oxide to which fluorine is added, silicon oxide to which carbon is added, silicon oxide to which carbon and nitrogen are added, silicon oxide having a hole, or the like is used. It is preferable to have.
  • silicon oxide and silicon oxynitride are preferable because they are thermally stable.
  • a material such as silicon oxide, silicon oxynitride, or silicon oxide having voids is preferable because a region containing oxygen that is released by heating can be easily formed.
  • the concentration of impurities such as water or hydrogen in the insulating layer 280 is reduced.
  • the upper surface of the insulating layer 280 is preferably planarized.
  • the insulating layer 274 preferably functions as a barrier insulating film that suppresses entry of impurities such as water or hydrogen into the insulating layer 280 from above, like the insulating layer 214 and the like.
  • an insulating film that can be used for the insulating layer 214, the insulating layer 244, or the like may be used, for example.
  • an insulating layer 281 that functions as an interlayer film is preferably provided over the insulating layer 274. As in the insulating layer 224, the insulating layer 281 preferably has a reduced concentration of impurities such as water or hydrogen in the film.
  • the conductive layer 240a and the conductive layer 240b are provided in openings formed in the insulating layer 281, the insulating layer 274, the insulating layer 280, the insulating layer 244, the insulating layer 228, and the insulating layer 226.
  • the conductive layer 240a and the conductive layer 240b are provided to face each other with the conductive layer 260 interposed therebetween.
  • the upper surfaces of the conductive layers 240 a and 240 b are preferably planarized so as to be flush with the upper surface of the insulating layer 281.
  • the insulating layer 241 a or the insulating layer 241 b is provided in contact with the inner wall of the opening of the insulating layer 281, the insulating layer 274, the insulating layer 280, the insulating layer 244, the insulating layer 228, and the insulating layer 226, and in contact with the side surface thereof
  • a first conductive layer of the conductive layer 240a or the conductive layer 240b is formed.
  • the region 253a or the region 253b is located at least at a part of the bottom of the opening, and the conductive layer 240a or the conductive layer 240b is in contact with the region 253a or the region 253b.
  • oxygen added to the insulating layer 280 is absorbed by the conductive layer 240a and the conductive layer 240b, and impurities such as water or hydrogen from an upper layer than the insulating layer 281 are added to the conductive layer 240a.
  • impurities such as water or hydrogen from an upper layer than the insulating layer 281 are added to the conductive layer 240a.
  • mixing into the semiconductor layer 230 through the conductive layer 240b can be suppressed.
  • an insulating film that can be used for the insulating layer 214 or the like for example, aluminum oxide or silicon nitride can be used. Since the insulating layer 241a and the insulating layer 241b are provided in contact with the insulating layer 228 and the insulating layer 244, impurities such as water or hydrogen enter the semiconductor layer 230 from the insulating layer 280 and the like through the conductive layer 240a and the conductive layer 240b. In addition, oxygen contained in the insulating layer 280 can be prevented from being absorbed by the conductive layers 240a and 240b.
  • an ALD method or a chemical vapor deposition (CVD) method can be used.
  • a conductive layer functioning as a wiring may be disposed in contact with the upper surface of the conductive layer 240a and the upper surface of the conductive layer 240b.
  • a conductive material containing tungsten, copper, or aluminum as a main component is preferably used.
  • the conductive layer may have a stacked structure, for example, a stack of titanium, titanium nitride, and the above conductive material.
  • the conductive layer may be formed so as to be embedded in an opening provided in the insulating layer.
  • the resistivity is 1.0 ⁇ 10 13 ⁇ cm or more and 1.0 ⁇ 10 15 ⁇ cm or less, preferably 5.0 ⁇ 10 13 ⁇ cm or more and 5.0 ⁇ 10 14 so as to cover the conductive layer. It is preferable to provide an insulating layer of ⁇ cm or less. By providing the insulating layer having the above-described resistivity on the conductive layer, the insulating layer disperses charges accumulated between wirings of the transistor 200, the conductive layer, and the like while maintaining insulation. It is preferable because it can suppress poor characteristics and electrostatic breakdown of the transistor due to the charge and an electronic device including the transistor.
  • a substrate over which the transistor 200 is formed for example, an insulating substrate, a semiconductor substrate, or a conductive substrate may be used.
  • the insulating substrate include a glass substrate, a quartz substrate, a sapphire substrate, a stabilized zirconia substrate (such as a yttria stabilized zirconia substrate), and a resin substrate.
  • the semiconductor substrate include a semiconductor substrate made of silicon or germanium, or a compound semiconductor substrate made of silicon carbide, silicon germanium, gallium arsenide, indium phosphide, zinc oxide, or gallium oxide.
  • the transistor when the transistor is miniaturized and highly integrated, problems such as leakage current may occur due to the thinning of the gate insulating layer.
  • a high-k material for the insulating layer functioning as the gate insulating layer, the voltage during transistor operation can be reduced while maintaining the physical film thickness.
  • a parasitic capacitance generated between wirings can be reduced by using a material having a low relative dielectric constant. Therefore, the material may be selected according to the function of the insulating layer.
  • Insulating materials having a high relative dielectric constant include gallium oxide, hafnium oxide, zirconium oxide, oxides containing aluminum and hafnium, oxynitrides containing aluminum and hafnium, oxides containing silicon and hafnium, silicon and hafnium. There is an oxynitride having, or a nitride having silicon and hafnium.
  • Insulating materials having a low dielectric constant include silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, silicon oxide to which fluorine is added, silicon oxide to which carbon is added, silicon oxide to which carbon and nitrogen are added, There are silicon oxide having holes, resin, and the like.
  • a transistor including an oxide semiconductor has an insulating layer having a function of suppressing transmission of impurities such as hydrogen and oxygen (the insulating layer 214, the insulating layer 222, the insulating layer 228, the insulating layer 244, the insulating layer 274, and the like).
  • the electrical characteristics of the transistor can be stabilized by enclosing it with.
  • the insulating layer having a function of suppressing permeation of impurities such as hydrogen and oxygen include boron, carbon, nitrogen, oxygen, fluorine, magnesium, aluminum, silicon, phosphorus, chlorine, argon, gallium, germanium, yttrium, and zirconium.
  • the insulating layer containing lanthanum, neodymium, hafnium, or tantalum may be used as a single layer or a stacked layer.
  • an insulating layer having a function of suppressing permeation of impurities such as hydrogen and oxygen aluminum oxide, magnesium oxide, gallium oxide, germanium oxide, yttrium oxide, zirconium oxide, lanthanum oxide, neodymium oxide, hafnium oxide
  • a metal oxide such as tantalum oxide, or a metal nitride such as aluminum nitride, aluminum nitride titanium, titanium nitride, silicon nitride oxide, or silicon nitride can be used.
  • the insulating layer functioning as a gate insulating layer is preferably an insulating layer having a region containing oxygen that is released by heating.
  • the semiconductor layer 230 is in contact with silicon oxide or silicon oxynitride including a region containing oxygen that is released by heating, oxygen vacancies in the semiconductor layer 230 can be compensated.
  • Conductive layer aluminum, chromium, copper, silver, gold, platinum, tantalum, nickel, titanium, molybdenum, tungsten, hafnium, vanadium, niobium, manganese, magnesium, zirconium, beryllium, indium, ruthenium, iridium, strontium, lanthanum It is preferable to use a metal element selected from the above, an alloy including the above-described metal element as a component, an alloy combining the above-described metal elements, or the like.
  • tantalum nitride, titanium nitride, tungsten, nitride containing titanium and aluminum, nitride containing tantalum and aluminum, ruthenium oxide, ruthenium nitride, oxide containing strontium and ruthenium, oxide containing lanthanum and nickel, or the like is used. It is preferable. Also, tantalum nitride, titanium nitride, nitride containing titanium and aluminum, nitride containing tantalum and aluminum, ruthenium oxide, ruthenium nitride, oxide containing strontium and ruthenium, and oxide containing lanthanum and nickel are difficult to oxidize.
  • a conductive material or a material that maintains conductivity even when oxygen is absorbed is preferable.
  • a semiconductor with high electrical conductivity typified by polycrystalline silicon containing an impurity element such as phosphorus, or silicide such as nickel silicide may be used.
  • a plurality of conductive layers formed of the above materials may be stacked.
  • a stacked structure in which the above-described material containing a metal element and a conductive material containing oxygen may be combined.
  • a stacked structure in which the above-described material containing a metal element and a conductive material containing nitrogen are combined may be employed.
  • a stacked structure of a combination of the above-described material containing a metal element, a conductive material containing oxygen, and a conductive material containing nitrogen may be employed.
  • the conductive layer functioning as the gate electrode has a stacked structure in which the above-described material containing a metal element and the conductive material containing oxygen are combined. Is preferred.
  • a conductive material containing oxygen is preferably provided on the channel formation region side.
  • Metal oxide As the semiconductor layer 230, a metal oxide that functions as an oxide semiconductor is preferably used. Below, the metal oxide applicable to the semiconductor layer 230 which concerns on this invention is demonstrated.
  • the oxide semiconductor is an In-M-Zn oxide containing indium, an element M, and zinc is considered.
  • the element M is aluminum, gallium, yttrium, tin, or the like.
  • Other elements applicable to the element M include boron, silicon, titanium, iron, nickel, germanium, zirconium, molybdenum, lanthanum, cerium, neodymium, hafnium, tantalum, tungsten, and magnesium.
  • the element M a plurality of the aforementioned elements may be combined.
  • metal oxides containing nitrogen may be collectively referred to as metal oxides.
  • a metal oxide containing nitrogen can also be referred to as a metal oxynitride.
  • An oxide semiconductor is classified into a single crystal oxide semiconductor and a non-single crystal oxide semiconductor.
  • a non-single-crystal oxide semiconductor for example, a polycrystalline oxide semiconductor and an amorphous oxide semiconductor are known.
  • a thin film with high crystallinity is preferably used as the oxide semiconductor used for the semiconductor of the transistor.
  • the stability or reliability of the transistor can be improved.
  • the thin film include a single crystal oxide semiconductor thin film and a polycrystalline oxide semiconductor thin film.
  • a high temperature or laser heating step is required in order to form a single crystal oxide semiconductor thin film or a polycrystalline oxide semiconductor thin film on a substrate. Therefore, the cost of the manufacturing process increases and the throughput also decreases.
  • Non-Patent Document 1 and Non-Patent Document 2 an In—Ga—Zn oxide having a CAAC structure (referred to as CAAC-IGZO) was discovered in 2009.
  • CAAC-IGZO In—Ga—Zn oxide having a CAAC structure
  • CAAC-IGZO can be formed on a substrate at a low temperature with c-axis orientation, crystal grain boundaries are not clearly confirmed.
  • a transistor using CAAC-IGZO has excellent electrical characteristics and reliability.
  • nc-IGZO In 2013, an In—Ga—Zn oxide having an nc structure (referred to as nc-IGZO) was discovered (see Non-Patent Document 3). Here, it is reported that nc-IGZO has periodicity in atomic arrangement in a minute region (for example, a region of 1 nm or more and 3 nm or less), and regularity is not observed in crystal orientation between different regions. Yes.
  • Non-Patent Document 4 and Non-Patent Document 5 show the transition of the average crystal size due to the electron beam irradiation on the thin films of CAAC-IGZO, nc-IGZO, and IGZO having low crystallinity.
  • a CAAC-IGZO thin film or an nc-IGZO thin film is preferably used as a semiconductor of the transistor.
  • a transistor including an oxide semiconductor has a very small leakage current in a non-conducting state. Specifically, an off-current per 1 ⁇ m channel width of the transistor is on the order of yA / ⁇ m (10 ⁇ 24 A / ⁇ m).
  • yA / ⁇ m 10 ⁇ 24 A / ⁇ m.
  • Non-Patent Document 6 a low power consumption CPU (Central Processing Unit) using a characteristic in which a transistor including an oxide semiconductor has low leakage current is disclosed (see Non-Patent Document 7).
  • Non-Patent Document 8 an application of a transistor using an oxide semiconductor to a display device using a characteristic of low leakage current of the transistor has been reported (see Non-Patent Document 8).
  • the display device the displayed image is switched several tens of times per second. The number of switching of images per second is called a refresh rate.
  • the refresh rate may be referred to as a drive frequency.
  • Such high-speed screen switching that is difficult for human eyes to perceive is considered as a cause of eye fatigue.
  • it has been proposed to reduce the number of times of image rewriting by lowering the refresh rate of the display device.
  • power consumption of the display device can be reduced by driving at a reduced refresh rate.
  • Such a driving method is called idling stop (IDS) driving.
  • IDS idling stop
  • the discovery of the CAAC structure and the nc structure contributes to the improvement of the electrical characteristics and reliability of the transistor using the oxide semiconductor having the CAAC structure or the nc structure, and the cost reduction and the throughput of the manufacturing process.
  • research on application of the transistor to a display device and an LSI utilizing the characteristic that the leakage current of the transistor is low is underway.
  • composition of metal oxide A structure of a CAC (Cloud-Aligned Composite) -OS that can be used for the transistor disclosed in one embodiment of the present invention is described below.
  • CAAC c-axis aligned crystal
  • CAC Cloud-Aligned Composite
  • CAC-OS or CAC-metal oxide has a conductive function in a part of the material and an insulating function in a part of the material, and the whole material has a function as a semiconductor.
  • the conductive function is a function of flowing electrons (or holes) serving as carriers
  • the insulating function is an electron serving as carriers. It is a function that does not flow.
  • CAC-OS or CAC-metal oxide has a conductive region and an insulating region.
  • the conductive region has the above-described conductive function
  • the insulating region has the above-described insulating function.
  • the conductive region and the insulating region may be separated at the nanoparticle level.
  • the conductive region and the insulating region may be unevenly distributed in the material, respectively.
  • the conductive region may be observed with the periphery blurred and connected in a cloud shape.
  • the conductive region and the insulating region are dispersed in the material with a size of 0.5 nm to 10 nm, preferably 0.5 nm to 3 nm, respectively. There is.
  • CAC-OS or CAC-metal oxide can also be called a matrix composite material (metal matrix composite) or a metal matrix composite material (metal matrix composite).
  • An oxide semiconductor is classified into a single crystal oxide semiconductor and a non-single-crystal oxide semiconductor.
  • the non-single-crystal oxide semiconductor include a CAAC-OS (c-axis aligned crystal oxide semiconductor), a polycrystalline oxide semiconductor, an nc-OS (nanocrystalline oxide semiconductor), and a pseudo-amorphous oxide semiconductor (a-like oxide semiconductor).
  • OS amorphous-like oxide semiconductor) and amorphous oxide semiconductor.
  • the CAAC-OS has a c-axis orientation and a crystal structure in which a plurality of nanocrystals are connected in the ab plane direction and has a strain.
  • the strain refers to a portion where the orientation of the lattice arrangement changes between a region where the lattice arrangement is aligned and a region where another lattice arrangement is aligned in a region where a plurality of nanocrystals are connected.
  • Nanocrystals are based on hexagons, but are not limited to regular hexagons and may be non-regular hexagons.
  • a lattice arrangement such as a pentagon and a heptagon in the distortion.
  • a clear crystal grain boundary also referred to as a grain boundary
  • the formation of crystal grain boundaries is suppressed by the distortion of the lattice arrangement. This is because the CAAC-OS can tolerate distortion due to the fact that the arrangement of oxygen atoms is not dense in the ab plane direction and the bond distance between atoms changes due to substitution of metal elements. It is done.
  • CAAC-OS is an oxide semiconductor with high crystallinity.
  • CAAC-OS cannot confirm a clear crystal grain boundary, it can be said that a decrease in electron mobility due to the crystal grain boundary hardly occurs.
  • the CAAC-OS can be said to be an oxide semiconductor with few impurities and defects (such as oxygen vacancies). Therefore, the physical properties of the oxide semiconductor including a CAAC-OS are stable. Therefore, an oxide semiconductor including a CAAC-OS is resistant to heat and has high reliability.
  • Nc-OS has periodicity in atomic arrangement in a minute region (for example, a region of 1 nm to 10 nm, particularly a region of 1 nm to 3 nm).
  • the nc-OS has no regularity in crystal orientation between different nanocrystals. Therefore, orientation is not seen in the whole film. Therefore, the nc-OS may not be distinguished from an a-like OS or an amorphous oxide semiconductor depending on an analysis method.
  • Oxide semiconductors have various structures and have different characteristics.
  • the oxide semiconductor of one embodiment of the present invention may include two or more of an amorphous oxide semiconductor, a polycrystalline oxide semiconductor, an a-like OS, an nc-OS, and a CAAC-OS.
  • a transistor with high field-effect mobility can be realized by using the above oxide semiconductor for a transistor.
  • a highly reliable transistor can be realized.
  • an oxide semiconductor with low carrier concentration is preferably used.
  • the impurity concentration in the oxide semiconductor film may be decreased and the defect state density may be decreased.
  • a low impurity concentration and a low density of defect states are referred to as high purity intrinsic or substantially high purity intrinsic.
  • the oxide semiconductor has a carrier concentration of less than 8 ⁇ 10 11 / cm 3 , preferably less than 1 ⁇ 10 11 / cm 3 , more preferably less than 1 ⁇ 10 10 / cm 3 , and 1 ⁇ 10 ⁇ 9 / What is necessary is just to be cm 3 or more.
  • a highly purified intrinsic or substantially highly purified intrinsic oxide semiconductor film has a low defect level density and thus may have a low trap level density.
  • the charge trapped in the trap level of the oxide semiconductor takes a long time to disappear, and may behave as if it were a fixed charge. Therefore, a transistor in which a channel formation region is formed in an oxide semiconductor with a high trap state density may have unstable electrical characteristics.
  • Impurities include hydrogen, nitrogen, alkali metal, alkaline earth metal, iron, nickel, silicon, and the like.
  • the concentration of silicon or carbon in the oxide semiconductor and the concentration of silicon or carbon in the vicinity of the interface with the oxide semiconductor are 2 ⁇ 10 18 atoms / cm 3 or less, preferably 2 ⁇ 10 17 atoms / cm 3 or less.
  • the oxide semiconductor contains an alkali metal or an alkaline earth metal
  • a defect level is formed and carriers may be generated in some cases. Therefore, a transistor including an oxide semiconductor containing an alkali metal or an alkaline earth metal is likely to be normally on. Therefore, it is preferable to reduce the concentration of alkali metal or alkaline earth metal in the oxide semiconductor.
  • the concentration of alkali metal or alkaline earth metal in the oxide semiconductor obtained by SIMS is set to 1 ⁇ 10 18 atoms / cm 3 or less, preferably 2 ⁇ 10 16 atoms / cm 3 or less.
  • the nitrogen in the oxide semiconductor is preferably reduced as much as possible.
  • the nitrogen concentration in the oxide semiconductor is less than 5 ⁇ 10 19 atoms / cm 3 in SIMS, preferably 5 ⁇ 10 18. atoms / cm 3 or less, more preferably 1 ⁇ 10 18 atoms / cm 3 or less, and even more preferably 5 ⁇ 10 17 atoms / cm 3 or less.
  • the oxide semiconductor reacts with oxygen bonded to a metal atom to become water, so that an oxygen vacancy may be formed in some cases.
  • an oxygen vacancy may be formed in some cases.
  • electrons serving as carriers may be generated.
  • a part of hydrogen may be combined with oxygen bonded to a metal atom to generate electrons as carriers. Therefore, a transistor including an oxide semiconductor containing hydrogen is likely to be normally on. For this reason, it is preferable that hydrogen in the oxide semiconductor be reduced as much as possible.
  • the hydrogen concentration obtained by SIMS is less than 1 ⁇ 10 20 atoms / cm 3 , preferably less than 1 ⁇ 10 19 atoms / cm 3 , more preferably 5 ⁇ 10 18 atoms / cm 3. Less than 3 , more preferably less than 1 ⁇ 10 18 atoms / cm 3 .
  • FIGS. 5A to 15A are top views.
  • FIGS. 5B to 15B are cross-sectional views corresponding to the portions indicated by dashed-dotted lines A1-A2 in FIGS. 5A to 15A, in which the channel length of the transistor 200 is illustrated. It is also a sectional view in the direction.
  • 5C to 15C are cross-sectional views corresponding to the portions indicated by dashed-dotted lines A3-A4 in FIGS. 5A to 15A, in the channel width direction of the transistor 200.
  • a substrate (not shown) is prepared, and an insulating layer 214 is formed on the substrate.
  • the insulating layer 214 can be formed by a sputtering method, a CVD method, a molecular beam epitaxy (MBE) method, a pulsed laser deposition (PLD) method, an ALD method, or the like.
  • the CVD method can be classified into a plasma CVD (PECVD: Plasma Enhanced CVD) method using plasma, a thermal CVD (TCVD: Thermal CVD) method using heat, a photo CVD (Photo CVD) method using light, and the like.
  • PECVD Plasma Enhanced CVD
  • TCVD Thermal CVD
  • Photo CVD Photo CVD
  • MCVD Metal CVD
  • MOCVD Metal Organic CVD
  • the plasma CVD method can obtain a high-quality film at a relatively low temperature.
  • the thermal CVD method is a film formation method that can reduce plasma damage to an object to be processed because plasma is not used.
  • a wiring, an electrode, an element (a transistor, a capacitor, or the like) included in the semiconductor device may be charged up by receiving electric charge from plasma.
  • a wiring, an electrode, an element, or the like included in the semiconductor device may be destroyed by the accumulated charge.
  • plasma damage during film formation does not occur, so that a film with few defects can be obtained.
  • the ALD method makes use of self-controllability, which is the nature of atoms, so that atoms can be deposited one layer at a time, so that ultra-thin film formation is possible, film formation on structures with a high aspect ratio is possible, pinholes, etc. There are effects such as film formation with few defects, film formation with excellent coverage, and film formation at low temperature.
  • the ALD method also includes a film forming method PEALD (Plasma Enhanced ALD) method using plasma. By using plasma, film formation at a lower temperature is possible. Note that some precursors used in the ALD method contain impurities such as carbon, so that a film provided by the ALD method contains more impurities such as carbon than films provided by other film formation methods. May include. Quantification of impurities can be performed using XPS analysis.
  • the CVD method and the ALD method are film forming methods in which a film is formed by a reaction on the surface of an object to be processed, unlike a film forming method in which particles emitted from a target or the like are deposited. Therefore, it is a film forming method that is not easily affected by the shape of the object to be processed and has good step coverage.
  • the ALD method has excellent step coverage and excellent thickness uniformity, and thus is suitable for covering the surface of an opening having a high aspect ratio. Since the ALD method has a relatively low film formation rate, it can also be used in combination with other film formation methods such as a CVD method with a high film formation rate.
  • an aluminum oxide film is formed as the insulating layer 214 by a sputtering method.
  • the insulating layer 214 may have a multilayer structure.
  • an aluminum oxide film may be formed by a sputtering method, and the aluminum oxide film may be formed on the aluminum oxide by an ALD method.
  • an aluminum oxide film may be formed by an ALD method, and an aluminum oxide film may be formed on the aluminum oxide by a sputtering method.
  • a conductive film to be the conductive layer 205 is formed over the insulating layer 214.
  • the conductive film to be the conductive layer 205 can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • the conductive film to be the conductive layer 205 can be a multilayer film. In this embodiment, tungsten is formed as the conductive film to be the conductive layer 205.
  • KrF excimer laser light, ArF excimer laser light, EUV (Extreme Ultraviolet) light, or the like can be used for exposure of the resist mask.
  • an immersion technique may be used in which exposure is performed by filling a liquid (for example, water) between the substrate and the projection lens.
  • an electron beam or an ion beam may be used instead of the light described above. Note that a mask is not necessary when an electron beam or an ion beam is used.
  • the resist mask can be removed by dry etching treatment such as ashing, wet etching treatment, or a combination thereof.
  • a hard mask made of an insulating film or a conductive film may be used instead of the resist mask.
  • an insulating film or a conductive film that is a hard mask material is formed over the conductive film that is to be the conductive layer 205, a resist mask is formed thereover, and the hard mask material is etched to have a desired shape.
  • a hard mask can be formed. Etching of the conductive film to be the conductive layer 205 may be performed after removing the resist mask, or may be performed while leaving the resist mask. In the latter case, the resist mask may disappear during etching. The hard mask may be removed by etching after the conductive film to be the conductive layer 205 is etched. On the other hand, when the material of the hard mask does not affect the subsequent process or can be used in the subsequent process, it is not always necessary to remove the hard mask.
  • an insulating film to be the insulating layer 216 is formed over the insulating layer 214 and the conductive layer 205.
  • the insulating film is formed so as to be in contact with the upper surface and the side surface of the conductive layer 205.
  • the insulating film to be the insulating layer 216 can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • silicon oxide is formed by a CVD method as the insulating film to be the insulating layer 216.
  • the thickness of the insulating film to be the insulating layer 216 is preferably greater than or equal to the thickness of the conductive layer 205.
  • the thickness of the insulating film to be the insulating layer 216 is 1 to 3 inclusive.
  • a method for manufacturing the insulating layer 216 and the conductive layer 205 is not limited to the above.
  • an insulating film to be the insulating layer 216 may be formed over the insulating layer 214, an opening may be provided in the insulating film, and the conductive layer 205 may be formed to be embedded in the opening.
  • heat treatment is preferably performed.
  • the heat treatment may be performed at 250 ° C to 650 ° C, preferably 300 ° C to 500 ° C, more preferably 320 ° C to 450 ° C.
  • the heat treatment is performed in a nitrogen or inert gas atmosphere or an atmosphere containing an oxidizing gas at 10 ppm or more, 1% or more, or 10% or more.
  • the heat treatment may be performed in a reduced pressure state.
  • the heat treatment may be performed in an atmosphere containing 10 ppm or more, 1% or more, or 10% or more of an oxidizing gas in order to supplement the desorbed oxygen after heat treatment in a nitrogen or inert gas atmosphere. Good.
  • the heat treatment after the insulating layer 224 is formed, treatment is performed at a temperature of 400 ° C. for one hour in a nitrogen atmosphere.
  • impurities such as water and hydrogen contained in the insulating layer 224 can be removed.
  • the heat treatment can also be performed at a timing after the insulating layer 222 is formed.
  • plasma treatment including oxygen may be performed in a reduced pressure state.
  • an apparatus having a power source that generates high-density plasma using microwaves for example.
  • a power source for applying RF Radio Frequency
  • high-density plasma high-density oxygen radicals can be generated.
  • RF Radio Frequency
  • plasma treatment containing oxygen may be performed to supplement the desorbed oxygen.
  • impurities such as water and hydrogen contained in the insulating layer 224 can be removed by appropriately selecting the conditions for the plasma treatment. In that case, heat treatment may not be performed.
  • a metal oxide film 230A to be the semiconductor layer 230a and a metal oxide film 230B to be the semiconductor layer 230b are sequentially formed over the insulating layer 224 (see FIG. 5).
  • the metal oxide film is preferably formed continuously without being exposed to the atmospheric environment. By forming the film without opening to the atmosphere, impurities or moisture from the atmospheric environment can be prevented from adhering to the metal oxide film 230A and the metal oxide film 230B. The vicinity of the interface with the physical film 230B can be kept clean.
  • the metal oxide film 230A and the metal oxide film 230B can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • the metal oxide film 230A and the metal oxide film 230B are formed by a sputtering method
  • oxygen or a mixed gas of oxygen and a rare gas is used as a sputtering gas.
  • excess oxygen in the metal oxide film to be formed can be increased.
  • the metal oxide film is formed by a sputtering method
  • the above In-M-Zn oxide target or the like can be used.
  • a direct current (DC) power source or an alternating current (AC) power source such as a radio frequency (RF) power source is connected to the target, and necessary power can be applied according to the electric conductivity of the target.
  • DC direct current
  • AC alternating current
  • RF radio frequency
  • an oxygen-deficient oxide is formed by forming the ratio of oxygen contained in the sputtering gas from 1% to 30%, preferably from 5% to 20%.
  • a semiconductor is formed.
  • a transistor using an oxygen-deficient oxide semiconductor for a channel formation region can have a relatively high field-effect mobility. Further, by performing deposition while heating the substrate, the crystallinity of the metal oxide film can be improved. Note that one embodiment of the present invention is not limited to this.
  • the metal oxide film 230B to be the semiconductor layer 230b is formed by a sputtering method, the proportion of oxygen contained in the sputtering gas exceeds 30% and is 100% or less, preferably 70% or more and 100% or less.
  • An oxygen-excess type oxide semiconductor is formed.
  • a transistor using an oxygen-excess type oxide semiconductor for a channel formation region can have relatively high reliability.
  • the insulating layer 222, the insulating layer 224, the metal oxide film 230A, and the metal oxide film 230B are preferably formed without being exposed to the atmosphere.
  • a multi-chamber film deposition apparatus may be used.
  • heat treatment may be performed.
  • the heat treatment conditions described above can be used for the heat treatment.
  • impurities such as water and hydrogen in the metal oxide film 230A and the metal oxide film 230B can be removed.
  • the processing is continuously performed for one hour at a temperature of 400 ° C. in an oxygen atmosphere.
  • the metal oxide film 230A and the metal oxide film 230B are processed into an island shape to form the semiconductor layer 230a and the semiconductor layer 230b. Note that in this step, the thickness of a region of the insulating layer 224 that does not overlap with the semiconductor layer 230a may be reduced (see FIG. 6).
  • a curved surface is provided between the side surface of the semiconductor layer 230b and the upper surface of the semiconductor layer 230b. That is, it is preferable that the end of the side surface and the end of the upper surface are curved (also referred to as a round shape).
  • the curved surface has a radius of curvature of 3 nm to 10 nm, preferably 5 nm to 6 nm, at the end of the semiconductor layer 230b. By not having a corner at the end, the coverage of the film in the subsequent film forming process is improved.
  • impurities due to an etching gas or the like may adhere to or diffuse on the surface or inside of the semiconductor layer 230a and the semiconductor layer 230b.
  • impurities include fluorine and chlorine.
  • Cleaning is preferably performed in order to remove the impurities and the like.
  • the cleaning method include wet cleaning using a cleaning liquid, plasma processing using plasma, cleaning by heat treatment, and the like, and the above cleaning may be performed in an appropriate combination.
  • cleaning may be performed using an aqueous solution obtained by diluting oxalic acid, phosphoric acid, hydrofluoric acid, or the like with carbonated water or pure water.
  • ultrasonic cleaning using pure water or carbonated water may be performed. In this embodiment, ultrasonic cleaning using pure water or carbonated water is performed.
  • heat treatment may be performed.
  • the heat treatment conditions the above-described heat treatment conditions can be used.
  • an insulating layer 226 is formed to cover the semiconductor layer 230a, the semiconductor layer 230b, and the insulating layer 224 (see FIG. 7).
  • the insulating layer 226 can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • the insulating layer 226 can be formed by a method similar to that for the insulating layer 224.
  • the thickness of the insulating layer 226 can be set as appropriate according to the conditions of the subsequent element implantation process. For example, when a silicon oxide film or a silicon oxynitride film is used as the insulating layer 224, the thickness of the insulating layer 226 can be 3 nm to 20 nm.
  • a dummy gate film to be the dummy gate layer 262A is formed over the insulating layer 224, the semiconductor layer 230a, and the semiconductor layer 230b.
  • the dummy gate film to be the dummy gate layer 262A is processed and used as a dummy gate.
  • a dummy gate is a temporary gate electrode. That is, a dummy gate film to be the dummy gate layer 262A is processed to form a dummy gate, and the dummy gate is removed in a later process, and a gate electrode made of a conductive film or the like is formed instead. Therefore, it is preferable to use a film that can be easily processed and removed easily as the dummy gate film to be the dummy gate layer 262A.
  • the dummy gate film to be the dummy gate layer 262A can be formed by sputtering, CVD, MBE, PLD, ALD, or the like.
  • an insulating material, a semiconductor material, or a conductive material can be used.
  • silicon such as polysilicon, microcrystalline silicon, or amorphous silicon, or a metal film such as aluminum, titanium, or tungsten may be used.
  • a film containing carbon, an SOG (Spin On Glass), a resin film, or the like may be formed using a coating method.
  • photoresist, polyester, polyolefin, polyamide (nylon, aramid, etc.), polyimide, polycarbonate, acrylic, or the like can be given.
  • the dummy gate film to be the dummy gate layer 262A can be a multilayer film using different film types.
  • the dummy gate film serving as the dummy gate layer 262A can be a two-layer film including a conductive film and a resin film over the conductive film.
  • the conductive film may function as a stopper film for CMP processing in a later CMP process.
  • the end point of the CMP process may be detected, and processing variations may be reduced.
  • the dummy gate layer 262A is formed by etching the dummy gate film to be the dummy gate layer 262A by lithography (see FIG. 8).
  • the dummy gate layer 262A is formed so that at least a part thereof overlaps with the conductive layer 205 and the semiconductor layer 230.
  • the first injection process is a process of implanting (adding) dopant 256 into the semiconductor layer 230b using the dummy gate layer 262A as a mask.
  • the first implantation process is a process of implanting (adding) dopant 256 into the semiconductor layer 230b using the dummy gate layer 262A as a mask.
  • a region 252a and a region 252b including the dopant 256 are formed in a region of the semiconductor layer 230b that does not overlap with the dummy gate layer 262A.
  • the distance between the region 252a and the region 252b, that is, the channel length can be controlled by the length of the dummy gate layer 262A in the channel length direction.
  • an ion implantation method in which an ionized source gas is added by mass separation an ion doping method in which an ionized source gas is added without mass separation, a plasma immersion ion implantation method, or the like is used. be able to.
  • mass separation the ionic species to be added and the concentration thereof can be strictly controlled.
  • mass separation is not performed, high-concentration ions can be added in a short time.
  • an ion doping method in which atomic or molecular clusters are generated and ionized may be used.
  • the dopant may be referred to as an ion, a donor, an acceptor, an impurity, an element, or the like.
  • an element that forms the above-described oxygen deficiency or an element that combines with the oxygen deficiency may be used.
  • an element typically, boron or phosphorus can be given.
  • hydrogen, carbon, nitrogen, fluorine, sulfur, chlorine, titanium, rare gas, or the like may be used.
  • rare gases include helium, neon, argon, krypton, and xenon.
  • metals such as aluminum, chromium, copper, silver, gold, platinum, tantalum, nickel, titanium, molybdenum, tungsten, hafnium, vanadium, niobium, manganese, magnesium, zirconium, beryllium, indium, ruthenium, iridium, strontium, lanthanum, etc. Any one or more metal elements selected from the elements may be added.
  • the dopant 256 boron and phosphorus are preferable. When boron or phosphorus is used as the dopant 256, equipment for an amorphous silicon or low-temperature polysilicon production line can be used, so that capital investment can be suppressed.
  • an element that easily forms an oxide as the dopant 256.
  • Typical examples of such elements include boron, phosphorus, aluminum, and magnesium.
  • a gas containing the impurity element can be used as a source gas used when the dopant 256 is implanted.
  • a gas containing the impurity element can be used.
  • B 2 H 6 gas, BF 3 gas, or the like can be used.
  • phosphorus typically PH 3 gas can be used.
  • a mixed gas obtained by diluting these source gases with a rare gas may be used.
  • the source gas CH 4 , N 2 , NH 3 , AlH 3 , AlCl 3 , SiH 4 , Si 2 H 6 , F 2 , HF, H 2, rare gas, and the like can be used.
  • the ion source is not limited to gas, and an ion source obtained by vaporizing a liquid or solid may be used.
  • the addition of the dopant 256 can be controlled by setting conditions such as an acceleration voltage and a dose amount in consideration of the composition, density, thickness, and the like of the insulating layer 226 and the semiconductor layer 230.
  • the method for supplying the dopant 256 is not limited to this.
  • plasma treatment or treatment using thermal diffusion by heating may be used.
  • the impurity element can be added by performing plasma treatment by generating plasma in a gas atmosphere containing the impurity element to be added.
  • a dry etching apparatus, an ashing apparatus, a plasma CVD apparatus, a high-density plasma CVD apparatus, or the like can be used as an apparatus for generating the plasma.
  • the dopant 256 is added substantially perpendicularly to the upper surface of the insulating layer 214.
  • the present invention is not limited to this, and the dopant 256 may be added while being inclined with respect to the upper surface of the insulating layer 214.
  • the region 252a and the region 252b can be formed in part of the region overlapping with the dummy gate layer 262A.
  • an insulating layer 228 is formed to cover the insulating layer 226 and the dummy gate layer 262A (see FIG. 9).
  • the insulating layer 228 can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • the insulating layer 228 can be formed by a method similar to that for the insulating layer 222.
  • the insulating layer 228 is preferably formed using an insulating film having a function of suppressing diffusion of impurities such as hydrogen and oxygen.
  • an aluminum oxide film is preferably formed by a sputtering method.
  • Oxygen can be injected into the insulating layer 226 by forming an aluminum oxide film with a gas containing oxygen by a sputtering method. That is, the insulating layer 226 can include excess oxygen.
  • an aluminum oxide film may be formed while heating the substrate at a high temperature.
  • the substrate heating temperature at the time of forming the insulating layer 228 may be 200 ° C. or higher, preferably 250 ° C. or higher, more preferably 350 ° C. or higher.
  • the dummy gate layer 262A is deformed when the insulating layer 228 is formed at the above temperature. Can be prevented.
  • the second implantation process is a process of implanting (adding) dopant 257 into the semiconductor layer 230b using the portions of the dummy gate layer 262A and the insulating layer 228 that are in contact with the side surfaces of the dummy gate layer 262A as a mask.
  • a region 253a and a region 253b including the dopant 257 are formed in a region of the semiconductor layer 230b that does not overlap with the mask.
  • the length in the long direction can be controlled.
  • a method for adding the dopant 257 As a method for adding the dopant 257, a method similar to the method for adding the dopant 256 can be used. At this time, it is preferable to give sufficient energy to the dopant 257 so that the dopant 257 can penetrate the portion of the insulating layer 228 not in contact with the dummy gate layer 262A and the insulating layer 226. As the dopant 257, an element similar to the dopant 256 can be used.
  • the dopant 257 is preferably implanted at a higher concentration than the dopant 256.
  • a region 252b into which an element is implanted at a higher concentration than the region 252a can be formed.
  • the dopant 257 is preferably implanted at an acceleration voltage higher than that of the dopant 256.
  • a region 252b in which elements are distributed deeper than the region 252a can be formed.
  • the dopant 257 is added substantially perpendicularly to the upper surface of the insulating layer 214.
  • the present invention is not limited to this, and the dopant 257 may be added so as to be inclined with respect to the upper surface of the insulating layer 214.
  • the region 253a and the region 253b can be formed in part of a region overlapping with the portion in contact with the dummy gate layer 262A of the insulating layer 228 by adding a dopant so as to be inclined with respect to the upper surface of the insulating layer 214 There is.
  • the dopant 257 is added to the semiconductor layer 230 through the insulating layer 228 and the insulating layer 226. At this time, the dopant 257 is also added to the insulating layer 228 and the insulating layer 226. That is, the semiconductor layer 230, the insulating layer 228, and the insulating layer 226 include an element contained in the dopant 257. In addition, when the insulating layer 226 contains excess oxygen, the dopant 257 can suppress the diffusion of excess oxygen to the outside.
  • the dopant 257 is added after the formation of the insulating layer 228; however, the present invention is not limited to this.
  • the dopant 257 may be added after formation of an insulating film 244A described later.
  • the region including the dopant 257 in the region not overlapping with the dummy gate layer 262A of the semiconductor layer 230b, the portion of the insulating layer 228 extending in the substrate vertical direction, and the portion of the insulating film 244A extending in the substrate vertical direction. 253a and region 253b are formed.
  • the conductive layer 260 formed in a later step is disposed in a self-aligned manner between the region 252a and the region 253a and the region 252b and the region 253b. be able to.
  • an insulating film 244A is formed over the insulating layer 228 (see FIG. 10).
  • the insulating film 244A can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • an insulating film having a function of suppressing diffusion of impurities such as hydrogen and oxygen is preferably used as in the insulating layer 228.
  • the insulating film 244A having a uniform thickness can be formed even in the step portion formed by the dummy gate layer 262A or the like.
  • a dense thin film can be formed by using the ALD method. Since a dense thin film having excellent coverage can be formed in this manner, for example, even if a defect such as a void or a pinhole occurs in the insulating layer 228, it can be covered with the insulating film 244A.
  • the insulating film 244A may be formed as the insulating film 244A.
  • the flow rate of nitrogen gas with respect to the total flow rate of the deposition gas is preferably 30% to 100%, more preferably It is 40% or more and 100% or less, more preferably 50% or more and 100% or less.
  • excess oxygen contained in the insulating layer 224 can be prevented from diffusing outward, and impurities such as water and hydrogen can be prevented from entering the insulating layer 224 from the outside. Note that the formation of the insulating film 244A can be omitted in some cases.
  • an insulating film to be the insulating layer 280 is formed over the insulating film 244A.
  • the insulating film to be the insulating layer 280 can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • the insulating film to be the insulating layer 280, the dummy gate layer 262A, the insulating layer 228, and a part of the insulating film 244A are removed until a part of the dummy gate layer 262A is exposed, and the insulating layer 280 and the dummy gate 262 are removed. Then, an insulating layer 228 and an insulating layer 244 are formed (see FIG. 11). It is preferable to use CMP treatment for forming the insulating layer 280, the dummy gate 262, the insulating layer 228, and the insulating layer 244.
  • the dummy gate layer 262A is, for example, a film having a two-layer structure in which a conductive film and a resin film are formed over the conductive film. May function as.
  • the end point of the CMP process may be detected by the conductive film, and variation in height of the dummy gate 262 may be reduced.
  • the upper surface of the dummy gate 262 substantially coincides with the upper surfaces of the insulating layer 228, the insulating layer 244, and the insulating layer 280.
  • the dummy gate 262 and a part of the insulating layer 226 overlapping with the dummy gate 262 are removed to form an opening 263 (see FIG. 12).
  • the removal of the dummy gate 262 and the insulating layer 226 can be performed using wet etching, dry etching, ashing, or the like. Alternatively, a combination of a plurality of the above processes may be performed as appropriate. For example, a wet etching process is performed after the ashing process.
  • the portion of the insulating layer 228 that is in contact with the side surface of the dummy gate 262 is etched (see FIG. 13). Thereby, the side surface of the insulating layer 244 is exposed inside the opening 263.
  • anisotropic dry etching, isotropic dry etching, wet etching, or etching using a reactive gas can be used.
  • the protruding portion of the insulating layer 226 located in the opening 263 is slightly etched so that the surface of the portion becomes a curved surface. be able to.
  • heat treatment is preferably performed before the metal oxide film 230C is formed.
  • the heat treatment may be performed at 100 ° C. or more and 400 ° C. or less, for example, 200 ° C. Alternatively, it is preferably performed at the same temperature as the deposition temperature of the metal oxide film 230C.
  • the film formation temperature includes not only the substrate temperature during film formation but also the set temperature of the film formation apparatus.
  • the heat treatment is preferably performed at 300 ° C.
  • the heat treatment is preferably performed under reduced pressure, and may be performed in a vacuum atmosphere, for example.
  • the vacuum atmosphere is maintained by exhausting with a turbo molecular pump or the like.
  • the pressure in the processing chamber may be 1 ⁇ 10 ⁇ 2 Pa or less, preferably 1 ⁇ 10 ⁇ 3 Pa or less.
  • a metal oxide film 230 ⁇ / b> C is formed so as to be embedded in the opening 263.
  • the metal oxide film 230C be formed continuously without being exposed to the air after the heat treatment.
  • impurities such as moisture, hydrogen, and carbon adsorbed on the surfaces of the semiconductor layer 230a and the semiconductor layer 230b are removed, and the moisture concentration and hydrogen in the semiconductor layer 230a and the semiconductor layer 230b are removed. The concentration can be reduced.
  • the impurity removed by the heat treatment includes an impurity having a bond of hydrogen and carbon, an impurity having a bond of hydrogen and oxygen, and the like. Further, by performing heat treatment and film formation continuously without exposure to the outside air, impurities such as hydrogen can be prevented from re-entering the semiconductor layer 230.
  • the metal oxide film 230C can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like. If a metal oxide film to be the metal oxide film 230C is formed by using a film formation method similar to that for the metal oxide film 230A or the metal oxide film 230B in accordance with characteristics required for the metal oxide film 230C. Good.
  • As the metal oxide film 230C an In—Ga—Zn oxide or an oxide containing no In can be used.
  • As the oxide not containing In, a Ga—Zn oxide, gallium oxide, or the like can be used.
  • a stacked structure of an In—Ga—Zn oxide and an oxide containing no In may be used as the metal oxide film 230C.
  • the metal oxide film 230C may have a stacked structure including a first metal oxide film and a second metal oxide film on the first metal oxide film.
  • the first metal oxide film is formed using a target similar to the target used for forming 230B, and the second metal oxide film is formed using the same target as used for forming the metal oxide film 230A. May be formed.
  • the metal oxide film 230C is preferably formed while heating the substrate. At this time, oxygen vacancies in the semiconductor layer 230a, the semiconductor layer 230b, and the metal oxide film 230C can be reduced by setting the substrate temperature to 300 ° C. or higher. Further, for example, the film may be formed at the same temperature as that of an insulating film 250A described later. Further, by forming the film while heating the substrate in this manner, the crystallinity of the semiconductor layer 230a, the semiconductor layer 230b, and the metal oxide film 230C can be improved.
  • the proportion of oxygen contained in the sputtering gas of the metal oxide film 230C may be 70% or more, preferably 80% or more, more preferably 100%. Further, by performing deposition while heating the substrate, the crystallinity of the metal oxide film can be improved.
  • heat treatment is preferably performed before the formation of the insulating film 250A.
  • the heat treatment may be performed at 100 ° C. or more and 400 ° C. or less, for example, 200 ° C. Alternatively, it is preferably performed at the same temperature as the deposition temperature of the insulating film 250A.
  • the film formation temperature includes not only the substrate temperature during film formation but also the set temperature of the film formation apparatus.
  • the heat treatment is preferably performed at 350 ° C.
  • the heat treatment is preferably performed under reduced pressure, and may be performed in a vacuum atmosphere, for example.
  • the vacuum atmosphere is maintained by exhausting with a turbo molecular pump or the like.
  • the pressure in the processing chamber may be 1 ⁇ 10 ⁇ 2 Pa or less, preferably 1 ⁇ 10 ⁇ 3 Pa or less.
  • an insulating film 250A is formed.
  • the insulating film 250A can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • As the insulating film 250A it is preferable to form silicon oxide, hafnium oxide, gallium oxide, or the like by an ALD method.
  • a stacked film of silicon oxide and gallium oxide over silicon oxide may be used as the insulating film 250A.
  • the film formation temperature at the time of forming the insulating film 250A is 300 ° C. or higher and lower than 450 ° C., preferably 300 ° C. or higher and lower than 400 ° C., particularly preferably around 350 ° C.
  • an insulating film with few impurities can be formed.
  • oxygen can be introduced into the insulating film 250A by exciting oxygen with a microwave to generate high-density oxygen plasma and exposing the insulating film 250A to the oxygen plasma.
  • heat treatment may be performed.
  • the heat treatment conditions described above can be used for the heat treatment. Through the heat treatment, the moisture concentration and the hydrogen concentration of the insulating film 250A can be reduced.
  • a conductive film 260Aa and a conductive film 260Ab are formed.
  • the conductive films 260Aa and 260Ab can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • a CVD method it is preferable to use a CVD method.
  • the conductive film 260Aa is formed using an ALD method
  • the conductive film 260Ab is formed using a CVD method (see FIG. 14).
  • the metal oxide film 230C, the insulating film 250A, the conductive film 260Aa, and the conductive film 260Ab are polished by CMP until the insulating layer 280 is exposed, whereby the semiconductor layer 230c, the insulating layer 250, and the conductive layer 260 (conductive A layer 260a and a conductive layer 260b) are formed (see FIG. 15).
  • heat treatment may be performed.
  • the heat treatment conditions described above can be used for the heat treatment.
  • the moisture concentration and the hydrogen concentration of the insulating layer 280 can be reduced.
  • heat treatment is preferably performed before the formation of the insulating film to be the insulating layer 274.
  • the heat treatment may be performed at 100 ° C. or more and 400 ° C. or less, for example, 200 ° C. Or it is preferable to carry out at the same temperature as the film-forming temperature of this insulating film.
  • the film formation temperature includes not only the substrate temperature during film formation but also the set temperature of the film formation apparatus.
  • the heat treatment is preferably performed at 250 ° C.
  • the heat treatment is preferably performed under reduced pressure, and may be performed in a vacuum atmosphere, for example.
  • the vacuum atmosphere is maintained by exhausting with a turbo molecular pump or the like.
  • the pressure in the processing chamber may be 1 ⁇ 10 ⁇ 2 Pa or less, preferably 1 ⁇ 10 ⁇ 3 Pa or less.
  • an insulating film to be the insulating layer 274 is formed over the insulating layer 280 (see FIG. 15).
  • the insulating film to be the insulating layer 274 can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • an aluminum oxide film is preferably formed by a sputtering method, for example. In some cases, by forming an aluminum oxide film by a sputtering method, diffusion of hydrogen included in the insulating layer 280 to the semiconductor layer 230 can be suppressed.
  • heat treatment may be performed.
  • the heat treatment conditions described above can be used for the heat treatment.
  • the moisture concentration and the hydrogen concentration of the insulating layer 274 can be reduced.
  • an insulating film to be the insulating layer 281 may be formed over the insulating layer 274.
  • the insulating film to be the insulating layer 281 can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like (see FIG. 15).
  • openings reaching the regions 253a and 253b are formed in the insulating layer 226, the insulating layer 228, the insulating layer 244, the insulating layer 280, the insulating layer 274, and the insulating layer 281.
  • the opening may be formed using a lithography method.
  • an insulating film to be the insulating layer 241 is formed, and the insulating film is anisotropically etched to form the insulating layer 241.
  • the conductive film can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • an insulating film having a function of suppressing permeation of oxygen is preferably used.
  • a silicon nitride film may be formed by using an ALD method or a CVD method.
  • a precursor containing silicon and halogen or a precursor of aminosilanes can be used.
  • a precursor containing silicon and halogen SiCl 4 , SiH 2 Cl 2 , Si 2 Cl 6 , Si 3 Cl 8, or the like can be used.
  • monovalent, divalent, or trivalent aminosilanes can be used as precursors for aminosilanes.
  • ammonia or hydrazine can be used as the nitriding gas.
  • the anisotropic etching may be performed by, for example, a dry etching method.
  • the conductive film to be the conductive layer 240a and the conductive layer 240b preferably has a stacked structure including a conductive film having a function of suppressing diffusion of impurities such as water and hydrogen.
  • a stack of tantalum nitride, titanium nitride, or the like and tungsten, molybdenum, copper, or the like can be used.
  • the conductive film to be the conductive layer 240 can be formed by a sputtering method, a CVD method, an MBE method, a PLD method, an ALD method, or the like.
  • a part of the conductive film to be the conductive layer 240a and the conductive layer 240b is removed, and the insulating layer 281 is exposed.
  • the conductive layer 240a and the conductive layer 240b having a flat upper surface can be formed by leaving the conductive film only in the opening (see FIG. 1).
  • part of the insulating layer 281 may be removed by the CMP treatment.
  • a semiconductor device including the transistor 200 illustrated in FIG. 1 can be manufactured.
  • a semiconductor device with high on-state current can be provided.
  • a semiconductor device having high frequency characteristics can be provided.
  • a semiconductor device with favorable reliability can be provided.
  • a semiconductor device that can be miniaturized or highly integrated can be provided.
  • a semiconductor device having favorable electrical characteristics can be provided.
  • a semiconductor device with low off-state current can be provided.
  • a semiconductor device with reduced power consumption can be provided.
  • a highly productive semiconductor device can be provided.
  • FIG. 16 illustrates an example of a semiconductor device (memory device) using the capacitor which is one embodiment of the present invention.
  • the transistor 200 is provided above the transistor 300, and the capacitor 100 is provided above the transistor 300 and the transistor 200. Note that as the transistor 200, the transistor 200 described in the above embodiment can be used.
  • the transistor 200 is a transistor in which a channel is formed in a semiconductor layer including an oxide semiconductor. Since the transistor 200 has a low off-state current, stored data can be held for a long time by using the transistor 200 for a memory device. That is, the refresh operation is not required or the frequency of the refresh operation is extremely low, so that the power consumption of the storage device can be sufficiently reduced.
  • the wiring 1001 is electrically connected to the source of the transistor 300, and the wiring 1002 is electrically connected to the drain of the transistor 300.
  • the wiring 1003 is electrically connected to one of a source and a drain of the transistor 200, the wiring 1004 is electrically connected to the first gate of the transistor 200, and the wiring 1006 is electrically connected to the second gate of the transistor 200. It is connected to the.
  • the gate of the transistor 300 and the other of the source and the drain of the transistor 200 are electrically connected to one of the electrodes (FG) of the capacitor 100, and the wiring 1005 is electrically connected to the other of the electrodes of the capacitor 100.
  • the memory device shown in FIG. 16 can be arranged in a matrix to constitute a memory cell array.
  • the transistor 300 is provided over the substrate 311 and functions as a conductive layer 316 functioning as a gate electrode, an insulating layer 315 functioning as a gate insulating layer, a semiconductor region 313 including part of the substrate 311, and a source region or a drain region. It has a low resistance region 314a and a low resistance region 314b.
  • the transistor 300 may be either a p-channel type or an n-channel type.
  • a semiconductor region 313 (a part of the substrate 311) where a channel is formed has a convex shape.
  • a side surface and an upper surface of the semiconductor region 313 are provided so as to cover the conductive layer 316 with the insulating layer 315 interposed therebetween.
  • the conductive layer 316 may be formed using a material that adjusts a work function.
  • Such a transistor 300 is also called a FIN-type transistor because it uses a convex portion of a semiconductor substrate.
  • an insulating layer functioning as a mask for forming the convex portion may be provided in contact with the upper portion of the convex portion.
  • transistor 300 illustrated in FIGS. 16A and 16B is an example and is not limited to the structure, and an appropriate transistor may be used depending on a circuit configuration or a driving method.
  • the capacitor 100 is provided above the transistor 200.
  • the capacitor 100 includes a conductive layer 110 that functions as a first electrode, a conductive layer 120 that functions as a second electrode, and an insulating layer 130 that functions as a dielectric.
  • the conductive layer 112 provided on the conductive layer 240 and the conductive layer 110 can be formed at the same time.
  • the conductive layer 112 functions as a plug or a wiring electrically connected to the capacitor 100, the transistor 200, or the transistor 300.
  • the conductive layer 112 and the conductive layer 110 have a single-layer structure; however, the structure is not limited thereto, and a stacked structure of two or more layers may be used.
  • a conductive layer having a barrier property and a conductive layer having high adhesion to the conductive layer having high conductivity may be formed between the conductive layer having barrier property and the conductive layer having high conductivity.
  • the insulating layer 130 is formed using, for example, silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, aluminum oxide, aluminum oxynitride, aluminum nitride oxide, aluminum nitride, hafnium oxide, hafnium oxynitride, hafnium nitride oxide, or hafnium nitride. Or the like may be used, and may be provided as a stacked layer or a single layer.
  • the insulating layer 130 is preferably formed using a stacked structure of a material having a high dielectric strength such as silicon oxynitride and a high dielectric constant (high-k) material.
  • the capacitor 100 has an insulating layer with a high dielectric constant (high-k), so that sufficient capacitance can be secured, and the insulating layer with high dielectric strength can improve dielectric strength, The electrostatic breakdown of the element 100 can be suppressed.
  • a high dielectric constant (high-k) material a material with a high relative dielectric constant
  • an oxide including silicon and hafnium, an oxynitride including silicon and hafnium, a nitride including silicon and hafnium, or the like can be used.
  • silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, silicon oxide added with fluorine, silicon oxide added with carbon, carbon and nitrogen are used.
  • silicon oxide added, silicon oxide having holes, or resin examples include silicon oxide added, silicon oxide having holes, or resin.
  • a wiring layer provided with an interlayer film, a wiring, a plug, and the like may be provided. Further, a plurality of wiring layers can be provided depending on the design.
  • a conductive layer having a function as a plug or a wiring may be given a same sign by collecting a plurality of structures.
  • the wiring and the plug electrically connected to the wiring may be integrated. That is, a part of the conductive layer may function as a wiring, and a part of the conductive layer may function as a plug.
  • an insulating layer 320, an insulating layer 322, an insulating layer 324, and an insulating layer 326 are sequentially stacked as an interlayer film.
  • the insulating layer 320, the insulating layer 322, the insulating layer 324, and the insulating layer 326 are embedded with a conductive layer 328 that is electrically connected to the capacitor 100 or the transistor 200, a conductive layer 330, and the like. Note that the conductive layer 328 and the conductive layer 330 function as a plug or a wiring.
  • a conductive layer 218, a conductive layer (conductive layer 205) included in the transistor 200, and the like are embedded.
  • the conductive layer 218 functions as a plug or a wiring electrically connected to the capacitor 100 or the transistor 300.
  • an insulating layer 150 is provided over the conductive layer 120 and the insulating layer 130.
  • One or both of the insulating layer 130 and the insulating layer 150 provided over the conductive layer 112 or the conductive layer 120 has a resistivity of 1.0 ⁇ 10 12 ⁇ cm or more and 1.0 ⁇ 10 15 ⁇ cm or less, preferably The insulating layer is preferably 5.0 ⁇ 10 12 ⁇ cm or more and 1.0 ⁇ 10 14 ⁇ cm or less, more preferably 1.0 ⁇ 10 13 ⁇ cm or more and 5.0 ⁇ 10 13 ⁇ cm or less.
  • the insulating layer 130 and the insulating layer 150 maintains the insulating property, and the transistor 200, the transistor 300, and the capacitor 100 are maintained.
  • the charge accumulated between the wirings of the conductive layer 112, the conductive layer 120, and the like can be dispersed, and the characteristic failure and electrostatic breakdown of the transistor and the memory device including the transistor due to the charge can be suppressed, which is preferable.
  • silicon nitride or silicon nitride oxide can be used as such an insulating layer.
  • a transistor including an oxide semiconductor can be stabilized in electrical characteristics of the transistor by being surrounded by an insulating layer having a function of suppressing permeation of impurities such as hydrogen and oxygen. Therefore, an insulating layer having a function of suppressing permeation of impurities such as hydrogen and oxygen may be used for the insulating layer 210, the insulating layer 350, and the like.
  • Conductive layers that can be used for wiring and plugs include aluminum, chromium, copper, silver, gold, platinum, tantalum, nickel, titanium, molybdenum, tungsten, hafnium, vanadium, niobium, manganese, magnesium, zirconium, beryllium, and indium.
  • a material containing one or more metal elements selected from ruthenium and the like can be used.
  • a semiconductor with high electrical conductivity typified by polycrystalline silicon containing an impurity element such as phosphorus, or silicide such as nickel silicide may be used.
  • the insulating layer 241 is preferably in contact with the insulating layer 280 and part of the insulating layer 281. Since the insulating layer 241 extends to the insulating layer 280 and the insulating layer 281, diffusion of oxygen and impurities can be further suppressed.
  • the insulating layer 241 it is possible to suppress excess oxygen included in the insulating layer 224 from being absorbed by the conductive layer 240. In addition, with the insulating layer 241, diffusion of hydrogen as an impurity to the transistor 200 through the conductive layer 240 can be suppressed.
  • an insulating material having a function of suppressing diffusion of impurities such as water or hydrogen and oxygen is preferably used.
  • aluminum oxide or hafnium oxide is preferably used.
  • a metal oxide such as magnesium oxide, gallium oxide, germanium oxide, yttrium oxide, zirconium oxide, lanthanum oxide, neodymium oxide, or tantalum oxide, silicon nitride oxide, silicon nitride, or the like can be used.
  • FIG. 17 An example of a semiconductor device (a memory device) which is one embodiment of the present invention is illustrated in FIG.
  • the memory device illustrated in FIG. 17 is obtained by adding the transistor 400 to the memory device including the transistor 200, the transistor 300, and the capacitor 100 illustrated in FIG.
  • the transistor 400 can control the second gate voltage of the transistor 200.
  • the first gate and the second gate of the transistor 400 are diode-connected to the source, and the source of the transistor 400 and the second gate of the transistor 200 are connected.
  • the negative potential of the second gate of the transistor 200 is held with this structure, the voltage between the first gate and the source of the transistor 400 and the voltage between the second gate and the source are 0V.
  • the transistor 400 since the drain current when the second gate voltage and the first gate voltage are 0 V is very small, the power supply to the transistor 200 and the transistor 400 is not supplied. A negative potential can be maintained for a long time. Accordingly, the memory device including the transistor 200 and the transistor 400 can hold stored data for a long time.
  • the wiring 1001 is electrically connected to the source of the transistor 300, and the wiring 1002 is electrically connected to the drain of the transistor 300.
  • the wiring 1003 is electrically connected to one of the source and the drain of the transistor 200, the wiring 1004 is electrically connected to the gate of the transistor 200, and the wiring 1006 is electrically connected to the back gate of the transistor 200.
  • the gate of the transistor 300 and the other of the source and the drain of the transistor 200 are electrically connected to one of the electrodes (FG) of the capacitor 100, and the wiring 1005 is electrically connected to the other of the electrodes of the capacitor 100.
  • the wiring 1007 is electrically connected to the source of the transistor 400, the wiring 1008 is electrically connected to the gate of the transistor 400, the wiring 1009 is electrically connected to the back gate of the transistor 400, and the wiring 1010 is connected to the drain of the transistor 400. And are electrically connected.
  • the wiring 1006, the wiring 1007, the wiring 1008, and the wiring 1009 are electrically connected.
  • the memory device shown in FIG. 17 can form a memory cell array by being arranged in a matrix like the memory device shown in FIG. Note that one transistor 400 can control the second gate voltage of the plurality of transistors 200. Therefore, the transistor 400 is preferably provided in a smaller number than the transistor 200.
  • the transistor 400 is formed in the same layer as the transistor 200 and can be manufactured in parallel.
  • the transistor 400 includes a conductive layer 460 (a conductive layer 460a and a conductive layer 460b) that functions as a first gate electrode, a conductive layer 405 (a conductive layer 405a and a conductive layer 405b) that functions as a second gate electrode,
  • the insulating layer 222, the insulating layer 224, and the insulating layer 450 functioning as a gate insulating layer, the semiconductor layer 430c having a region where a channel is formed, the region 452a and the region 453a functioning as one of a source and a drain, and a semiconductor layer 431a
  • the semiconductor layer 431b, the region 452b and the region 453b functioning as the other of the source and the drain, the semiconductor layer 432a, the semiconductor layer 432b, and the conductive layer 440 (the conductive layer 440a and the conductive layer 440b).
  • the conductive layer 405 is the same layer as the conductive layer 205.
  • the semiconductor layer 431a and the semiconductor layer 432a are the same layer as the semiconductor layer 230a, and the semiconductor layer 431b and the semiconductor layer 432b are the same layer as the semiconductor layer 230b.
  • the region 452 is a region formed in the same process as the region 252.
  • the region 453 is a region formed in the same process as the region 253.
  • the semiconductor layer 430c is the same layer as the semiconductor layer 230c.
  • the insulating layer 450 is the same layer as the insulating layer 250.
  • the conductive layer 460 is the same layer as the conductive layer 260.
  • the semiconductor layer 430c can be formed by processing a metal oxide film to be the semiconductor layer 230c.
  • An OS memory device is a storage device that includes at least a capacitor and an OS transistor that controls charging and discharging of the capacitor. Since the off-state current of the OS transistor is extremely small, the OS memory device has excellent retention characteristics and can function as a nonvolatile memory.
  • FIG. 18A illustrates an example of a structure of the OS memory device.
  • the memory device 1400 includes a peripheral circuit 1411 and a memory cell array 1470.
  • the peripheral circuit 1411 includes a row circuit 1420, a column circuit 1430, an output circuit 1440, and a control logic circuit 1460.
  • the storage device 1400 is supplied with a low power supply voltage (VSS), a high power supply voltage (VDD) for the peripheral circuit 1411, and a high power supply voltage (VIL) for the memory cell array 1470 as power supply voltages from the outside.
  • control signals CE, WE, RE
  • an address signal ADDR and a data signal WDATA are input to the storage device 1400 from the outside.
  • the address signal ADDR is input to the row decoder and the column decoder, and WDATA is input to the write circuit.
  • the control logic circuit 1460 processes external input signals (CE, WE, RE) to generate control signals for the row decoder and the column decoder.
  • CE is a chip enable signal
  • WE is a write enable signal
  • RE is a read enable signal.
  • the signal processed by the control logic circuit 1460 is not limited to this, and other control signals may be input as necessary.
  • FIG. 18A shows an example in which the peripheral circuit 1411 and the memory cell array 1470 are formed on the same plane, this embodiment is not limited to this.
  • a part of the memory cell array 1470 may be provided over a part of the peripheral circuit 1411.
  • a sense amplifier may be provided so as to overlap below the memory cell array 1470.
  • [DOSRAM] 19A to 19C show circuit configuration examples of DRAM memory cells.
  • a DRAM using a memory cell of 1 OS transistor and 1 capacitor element type is sometimes referred to as DOSRAM (Dynamic Oxide Semiconductor Random Access Memory).
  • a memory cell 1471 illustrated in FIG. 19A includes a transistor M1 and a capacitor CA.
  • the transistor M1 includes a gate (sometimes referred to as a front gate) and a back gate.
  • the first terminal of the transistor M1 is connected to the first terminal of the capacitor CA, the second terminal of the transistor M1 is connected to the wiring BIL, the gate of the transistor M1 is connected to the wiring WOL, and the back gate of the transistor M1 Is connected to the wiring BGL.
  • a second terminal of the capacitor element CA is connected to the wiring CAL.
  • the memory cell MC is not limited to the memory cell 1471, and the circuit configuration can be changed.
  • the memory cell MC may have a structure in which the back gate of the transistor M1 is connected to the wiring WOL instead of the wiring BGL as in the memory cell 1472 illustrated in FIG.
  • the memory cell MC may be a memory cell including a single-gate transistor, that is, a transistor M1 having no back gate, like the memory cell 1473 illustrated in FIG. 19C.
  • the transistor 200 can be used as the transistor M1
  • the capacitor 100 can be used as the capacitor CA.
  • the leakage current of the transistor M1 can be very low. That is, since the written data can be held for a long time by the transistor M1, the frequency of the refresh operation of the memory cell can be reduced. Also, the refresh operation of the memory cell can be made unnecessary.
  • the leakage current is very low, multi-value data or analog data can be held in the memory cell 1471, the memory cell 1472, and the memory cell 1473.
  • FIGS. 19D to 19G show circuit configuration examples of a gain cell type memory cell having two transistors and one capacitor.
  • a memory cell 1474 illustrated in FIG. 19D includes a transistor M2, a transistor M3, and a capacitor CB.
  • the transistor M2 includes a gate (sometimes referred to as a front gate) and a back gate.
  • NOSRAM Nonvolatile Oxide Semiconductor RAM
  • the memory cell MC is not limited to the memory cell 1474, and the configuration of the circuit can be changed as appropriate.
  • the memory cell MC may have a structure in which the back gate of the transistor M2 is connected to the wiring WOL instead of the wiring BGL as in the memory cell 1475 illustrated in FIG.
  • the memory cell MC may be a single-gate transistor, that is, a memory cell including a transistor M2 having no back gate, like the memory cell 1476 illustrated in FIG.
  • the memory cell MC may have a structure in which the wiring WBL and the wiring RBL are combined into one wiring BIL as in the memory cell 1477 illustrated in FIG.
  • FIG. 19H shows an example of a gain cell type memory cell having three transistors and one capacitor.
  • a memory cell 1478 illustrated in FIG. 19H includes transistors M4 to M6 and a capacitor CC.
  • the capacitor element CC is provided as appropriate.
  • the memory cell 1478 is electrically connected to wirings BIL, RWL, WWL, BGL, and GNDL.
  • the wiring GNDL is a wiring that applies a low level potential. Note that the memory cell 1478 may be electrically connected to the wirings RBL and WBL instead of the wiring BIL.
  • peripheral circuit 1411 the memory cell array 1470, and the like described in this embodiment are not limited to the above.
  • the arrangement or function of these circuits, wirings connected to the circuits, circuit elements, and the like may be changed, deleted, or added as necessary.
  • FIG. 4 An example of a chip 1200 on which the semiconductor device of the present invention is mounted is shown with reference to FIG.
  • a plurality of circuits (systems) are mounted on the chip 1200.
  • SoC system on chip
  • the chip 1200 is provided with a bump (not shown), and is connected to a first surface of a printed circuit board (PCB) 1201 as shown in FIG.
  • a plurality of bumps 1202 are provided on the back surface of the first surface of the PCB 1201 and connected to the motherboard 1203.
  • the network circuit 1216 has a network circuit such as a LAN (Local Area Network).
  • a network security circuit may be included.
  • the PCB 1201 provided with the chip 1200 having the GPU 1212, the DRAM 1221, and the motherboard 1203 provided with the flash memory 1222 can be referred to as a GPU module 1204.
  • the semiconductor device described in the above embodiment is, for example, a storage device of various electronic devices (for example, an information terminal, a computer, a smartphone, an electronic book terminal, a digital camera (including a video camera), a recording / playback device, a navigation system, and the like).
  • the computer includes a tablet computer, a notebook computer, a desktop computer, and a large computer such as a server system.
  • the semiconductor device described in any of the above embodiments is applied to various types of removable storage devices such as a memory card (for example, an SD card), a USB memory, and an SSD (solid state drive).
  • FIG. 21 schematically shows some configuration examples of the removable storage device.
  • the semiconductor device described in any of the above embodiments is processed into a packaged memory chip and used for various storage devices and removable memories.
  • FIG. 21A is a schematic diagram of a USB memory.
  • the USB memory 1100 includes a housing 1101, a cap 1102, a USB connector 1103, and a substrate 1104.
  • the substrate 1104 is housed in the housing 1101.
  • a memory chip 1105 and a controller chip 1106 are attached to the substrate 1104.
  • the semiconductor device described in any of the above embodiments can be incorporated in the memory chip 1105 or the like of the substrate 1104.
  • FIG. 21B is a schematic diagram of the appearance of the SD card
  • FIG. 21C is a schematic diagram of the internal structure of the SD card.
  • the SD card 1110 includes a housing 1111, a connector 1112, and a substrate 1113.
  • the substrate 1113 is housed in the housing 1111.
  • a memory chip 1114 and a controller chip 1115 are attached to the substrate 1113.
  • a wireless chip having a wireless communication function may be provided on the substrate 1113.
  • data can be read from and written to the memory chip 1114 by wireless communication between the host device and the SD card 1110.
  • the semiconductor device described in any of the above embodiments can be incorporated in the memory chip 1114 of the substrate 1113 or the like.
  • the semiconductor device can be used for a processor such as a CPU or a GPU, or a chip.
  • FIG. 22 illustrates a specific example of an electronic device including a processor such as a CPU or a GPU or a chip according to one embodiment of the present invention.
  • the GPU or the chip according to one embodiment of the present invention can be mounted on various electronic devices.
  • electronic devices include relatively large screens such as television devices, desktop or notebook personal computers, monitors for computers, digital signage (digital signage), and large game machines such as pachinko machines.
  • a digital camera, a digital video camera, a digital photo frame, a mobile phone, a portable game machine, a portable information terminal, a sound reproduction device, and the like can be given.
  • artificial intelligence can be mounted on the electronic device.
  • the electronic device of one embodiment of the present invention may have an antenna. By receiving a signal with an antenna, video, information, and the like can be displayed on the display unit.
  • the antenna may be used for non-contact power transmission.
  • the electronic device of one embodiment of the present invention includes a sensor (force, displacement, position, velocity, acceleration, angular velocity, rotation speed, distance, light, liquid, magnetism, temperature, chemical substance, sound, time, hardness, electric field, current, It may have a function of measuring voltage, power, radiation, flow rate, humidity, gradient, vibration, odor, or infrared).
  • FIG. 22A illustrates a mobile phone (smart phone) which is a kind of information terminal.
  • the information terminal 5500 includes a housing 5510 and a display portion 5511. As an input interface, a touch panel is provided in the display portion 5511 and a button is provided in the housing 5510.
  • FIG. 22C illustrates an electric refrigerator-freezer 5800 that is an example of an electrical appliance.
  • An electric refrigerator-freezer 5800 includes a housing 5801, a refrigerator compartment door 5802, a refrigerator compartment door 5803, and the like.
  • an electric refrigerator-freezer 5800 having artificial intelligence can be realized.
  • the electric refrigerator-freezer 5800 is stored in the electric refrigerator-freezer 5800, a function for automatically generating menus based on the ingredients stored in the electric refrigerator-freezer 5800, the expiration date of the ingredients, and the like. It can have a function of automatically adjusting the temperature to the food material.
  • an electric refrigerator-freezer has been described as an electrical appliance.
  • other electrical appliances include, for example, a vacuum cleaner, microwave oven, microwave oven, rice cooker, water heater, IH cooker, water server, and air conditioner. Examples include appliances, washing machines, dryers, and audiovisual equipment.
  • FIG. 22D illustrates a portable game machine 5200 that is an example of a game machine.
  • the portable game machine includes a housing 5201, a display portion 5202, a button 5203, and the like.
  • the portable game machine 5200 By applying the GPU or chip of one embodiment of the present invention to the portable game machine 5200, the portable game machine 5200 with low power consumption can be realized. Further, since heat generation from the circuit can be reduced with low power consumption, the influence of the heat generation on the circuit itself, peripheral circuits, and modules can be reduced.
  • the portable game machine 5200 having artificial intelligence can be realized.
  • expressions such as the progress of the game, the behavior of the creatures appearing in the game, and the phenomenon occurring in the game are determined by the program of the game, but by applying artificial intelligence to the portable game machine 5200
  • Expressions that are not limited to game programs are possible. For example, it is possible to express that the content that the player asks, the progress of the game, the time, and the behavior of the person appearing on the game change.
  • a game player when a game that requires a plurality of players is played on the portable game machine 5200, a game player can be formed artificially by artificial intelligence. Therefore, even if one player is made a game player using artificial intelligence, Can play games.
  • FIG. 22D illustrates a portable game machine as an example of a game machine
  • a game machine to which the GPU or the chip of one embodiment of the present invention is applied is not limited thereto.
  • a game machine to which the GPU or the chip of one embodiment of the present invention is applied for example, a stationary game machine for home use, an arcade game machine installed in an entertainment facility (game center, amusement park, etc.), and a sports facility are installed. Pitching machine for batting practice.
  • the GPU or the chip of one embodiment of the present invention can be applied to an automobile that is a moving body and the vicinity of a driver's seat of the automobile.
  • Display panels 5701 to 5703 can provide various information by displaying speedometers, tachometers, travel distances, fuel gauges, gear states, air conditioner settings, and the like. In addition, the items, layout, and the like displayed on the display panel can be appropriately changed according to the user's preference, and the design can be improved.
  • the display panels 5701 to 5703 can also be used as lighting devices.
  • the field of view (dead angle) blocked by the pillar can be complemented. That is, by displaying an image from an imaging device provided outside the automobile 5700, the blind spot can be compensated and safety can be improved. Also, by displaying a video that complements the invisible part, it is possible to confirm the safety more naturally and without a sense of incongruity.
  • the display panel 5704 can also be used as a lighting device.
  • the GPU or chip of one embodiment of the present invention can be applied as a component of artificial intelligence, for example, the chip can be used in an automatic driving system of an automobile 5700. Moreover, the chip can be used in a system for performing road guidance, risk prediction, and the like.
  • the display panels 5701 to 5704 may be configured to display information such as road guidance and danger prediction.
  • the automobile is described as an example of the moving body, but the moving body is not limited to the automobile.
  • the moving object include a train, a monorail, a ship, and a flying object (helicopter, unmanned aerial vehicle (drone), airplane, rocket).
  • the chip of one embodiment of the present invention is applied to these moving objects.
  • a system using artificial intelligence can be provided.
  • the GPU or the chip of one embodiment of the present invention can be applied to a broadcasting system.
  • FIG. 22 (F) schematically shows data transmission in the broadcasting system. Specifically, FIG. 22F shows a route through which a radio wave (broadcast signal) transmitted from the broadcast station 5680 reaches the television receiver (TV) 5600 in each home.
  • the TV 5600 includes a receiving device (not shown), and a broadcast signal received by the antenna 5650 is transmitted to the TV 5600 through the receiving device.
  • Radio wave 5675A and radio wave 5675B are broadcast signals for terrestrial broadcasting, and radio tower 5670 amplifies received radio wave 5675A and transmits radio wave 5675B.
  • the terrestrial TV broadcast can be viewed on the TV 5600 by receiving the radio wave 5675B with the antenna 5650.
  • the broadcasting system is not limited to the terrestrial broadcasting shown in FIG. 22F, and may be satellite broadcasting using an artificial satellite, data broadcasting using an optical line, or the like.
  • the above-described broadcasting system may be a broadcasting system using artificial intelligence by applying the chip of one embodiment of the present invention.
  • the broadcast data is transmitted from the broadcast station 5680 to the TV 5600 of each home, the broadcast data is compressed by the encoder.
  • the decoder of the receiving device included in the TV 5600 stores the broadcast data. Restoration is performed.
  • artificial intelligence for example, in motion compensated prediction, which is one of encoder compression methods, a display pattern included in a display image can be recognized.
  • intra-frame prediction using artificial intelligence can also be performed. For example, when broadcast data with a low resolution is received and the broadcast data is displayed on the TV 5600 with a high resolution, an image interpolation process such as up-conversion can be performed in the restoration of the broadcast data by the decoder.
  • a TV 5600 may be provided with a recording device having artificial intelligence.
  • a recording device having artificial intelligence By adopting such a configuration, it is possible to automatically record a program that meets the user's preference by causing the recording device to learn the user's preference using artificial intelligence.
  • the electronic device described in this embodiment the function of the electronic device, the application example of artificial intelligence, the effect, and the like can be combined with the description of other electronic devices as appropriate.
  • Capacitance element 200, 300: Transistor, 110, 112, 120, 205, 218: Conductive layer, 130, 140, 150, 210, 212, 214, 216: Insulating layer, 222, 224, 226, 228: Insulating Layer, 230, 230a to c: semiconductor layer, 230A to C: metal oxide film, 231, 231a, b, 232, 232a, b, 234: region, 240, 240a, b, 260, 260a, b: conductive layer 241, 241a, b, 244, 250, 274, 280, 281: insulating layer, 244A, 250A: insulating film, 252, 252a, b, 253, 253a, b: region, 256, 257: dopant, 260Aa, Ab : Conductive film, 262: dummy gate, 262A: dummy gate layer, 263: opening

Landscapes

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Abstract

要約書 良好な電気特性を有する半導体装置を提供する。 半導体装置は、第１の領域と、当該第１の領域を挟み、リン、ホウ素、アルミニウム、またはマグネ シウムが添加された第２の領域及び第３の領域を有する第１の金属酸化物層、第１の領域と重畳する 導電層、 導電層の側面及び下面を覆う第１の絶縁層、 第１の絶縁層の側面及び下面を覆い、 且つ、 第 １の領域の上面と接する第２の金属酸化物層、 第２の領域の上面、 及び第３の領域の上面と接し、 且 つ、 第２の金属酸化物層の側面と接する第２の絶縁層、 第２の絶縁層上に位置し、 且つ、 第２の金属 酸化物層の側面と接する第３の絶縁層、 第３の絶縁層上に位置し、 且つ、 第２の金属酸化物層の側面 と接する第４の絶縁層、 導電層の上面、 第１の絶縁層の上面、 第２の金属酸化物層の上面、 及び第４ の絶縁層の上面に接する第５の絶縁層を有する構成とする。

Description

半導体装置、及び半導体装置の作製方法
　本発明の一態様は、半導体装置、ならびに半導体装置の作製方法に関する。または、本発明の一態様は、半導体ウエハ、モジュール、および電子機器に関する。
　なお、本明細書等において半導体装置とは、半導体特性を利用することで機能し得る装置全般を指す。トランジスタなどの半導体素子をはじめ、半導体回路、演算装置、記憶装置は、半導体装置の一態様である。表示装置（液晶表示装置、発光表示装置など）、投影装置、照明装置、電気光学装置、蓄電装置、記憶装置、半導体回路、撮像装置、および電子機器などは、半導体装置を有すると言える場合がある。
　トランジスタに適用可能な半導体薄膜として、シリコン系半導体材料が広く知られているが、その他の材料として酸化物半導体が注目されている。酸化物半導体としては、例えば、酸化インジウム、酸化亜鉛などの一元系金属の酸化物のみでなく、多元系金属の酸化物も知られている。多元系金属の酸化物の中でも、特に、Ｉｎ−Ｇａ−Ｚｎ酸化物（以下、ＩＧＺＯとも呼ぶ。）に関する研究が盛んに行われている。
　ＩＧＺＯに関する研究により、酸化物半導体において、単結晶でも非晶質でもない、ＣＡＡＣ（ｃ−ａｘｉｓ　ａｌｉｇｎｅｄ　ｃｒｙｓｔａｌｌｉｎｅ）構造およびｎｃ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ）構造が見出された（非特許文献１乃至非特許文献３参照。）。非特許文献１および非特許文献２では、ＣＡＡＣ構造を有する酸化物半導体を用いてトランジスタを作製する技術も開示されている。さらに、ＣＡＡＣ構造およびｎｃ構造よりも結晶性の低い酸化物半導体でさえも、微小な結晶を有することが、非特許文献４および非特許文献５に示されている。
　さらに、ＩＧＺＯを活性層として用いたトランジスタは極めて低いオフ電流を持ち（非特許文献６参照。）、その特性を利用したＬＳＩおよびディスプレイが報告されている（非特許文献７および非特許文献８参照。）。
Ｓ．Ｙａｍａｚａｋｉ　ｅｔ　ａｌ．，"ＳＩＤ　Ｓｙｍｐｏｓｉｕｍ　Ｄｉｇｅｓｔ　ｏｆ　Ｔｅｃｈｎｉｃａｌ　Ｐａｐｅｒｓ"，２０１２，ｖｏｌｕｍｅ　４３，ｉｓｓｕｅ　１，ｐ．１８３−１８６ Ｓ．Ｙａｍａｚａｋｉ　ｅｔ　ａｌ．，"Ｊａｐａｎｅｓｅ　Ｊｏｕｒｎａｌ　ｏｆ　Ａｐｐｌｉｅｄ　Ｐｈｙｓｉｃｓ"，２０１４，ｖｏｌｕｍｅ　５３，Ｎｕｍｂｅｒ　４Ｓ，ｐ．０４ＥＤ１８−１−０４ＥＤ１８−１０ Ｓ．Ｉｔｏ　ｅｔ　ａｌ．，"Ｔｈｅ　Ｐｒｏｃｅｅｄｉｎｇｓ　ｏｆ　ＡＭ−ＦＰＤ’１３　Ｄｉｇｅｓｔ　ｏｆ　Ｔｅｃｈｎｉｃａｌ　Ｐａｐｅｒｓ"，２０１３，ｐ．１５１−１５４ Ｓ．Ｙａｍａｚａｋｉ　ｅｔ　ａｌ．，"ＥＣＳ　Ｊｏｕｒｎａｌ　ｏｆ　Ｓｏｌｉｄ　Ｓｔａｔｅ　Ｓｃｉｅｎｃｅ　ａｎｄ　Ｔｅｃｈｎｏｌｏｇｙ"，２０１４，ｖｏｌｕｍｅ　３，ｉｓｓｕｅ　９，ｐ．Ｑ３０１２−Ｑ３０２２ Ｓ．Ｙａｍａｚａｋｉ，"ＥＣＳ　Ｔｒａｎｓａｃｔｉｏｎｓ"，２０１４，ｖｏｌｕｍｅ　６４，ｉｓｓｕｅ　１０，ｐ．１５５−１６４ Ｋ．Ｋａｔｏ　ｅｔ　ａｌ．，"Ｊａｐａｎｅｓｅ　Ｊｏｕｒｎａｌ　ｏｆ　Ａｐｐｌｉｅｄ　Ｐｈｙｓｉｃｓ"，２０１２，ｖｏｌｕｍｅ　５１，ｐ．０２１２０１−１−０２１２０１−７ Ｓ．Ｍａｔｓｕｄａ　ｅｔ　ａｌ．，"２０１５　Ｓｙｍｐｏｓｉｕｍ　ｏｎ　ＶＬＳＩ　Ｔｅｃｈｎｏｌｏｇｙ　Ｄｉｇｅｓｔ　ｏｆ　Ｔｅｃｈｎｉｃａｌ　Ｐａｐｅｒｓ"，２０１５，ｐ．Ｔ２１６−Ｔ２１７ Ｓ．Ａｍａｎｏ　ｅｔ　ａｌ．，"ＳＩＤ　Ｓｙｍｐｏｓｉｕｍ　Ｄｉｇｅｓｔ　ｏｆ　Ｔｅｃｈｎｉｃａｌ　Ｐａｐｅｒｓ"，２０１０，ｖｏｌｕｍｅ　４１，ｉｓｓｕｅ　１，ｐ．６２６−６２９
　本発明の一態様は、オン電流が大きい半導体装置を提供することを課題の一つとする。または、本発明の一態様は、高い周波数特性を有する半導体装置を提供することを課題の一つとする。または、本発明の一態様は、信頼性が良好な半導体装置を提供することを課題の一つとする。または、本発明の一態様は、微細化または高集積化が可能な半導体装置を提供することを課題の一つとする。または、本発明の一態様は、良好な電気特性を有する半導体装置を提供することを課題の一つとする。または、本発明の一態様は、生産性の高い半導体装置を提供することを課題の一つとする。
　本発明の一態様は、長期間においてデータの保持が可能な半導体装置を提供することを課題の一つとする。本発明の一態様は、情報の書き込み速度が速い半導体装置を提供することを課題の一つとする。本発明の一態様は、設計自由度が高い半導体装置を提供することを課題の一つとする。本発明の一態様は、消費電力を抑えることができる半導体装置を提供することを課題の一つとする。本発明の一態様は、新規な半導体装置を提供することを課題の一つとする。
　なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項などの記載から抽出することが可能である。
　本発明の一態様は、第１の金属酸化物層と、第２の金属酸化物層と、第１乃至第５の絶縁層と、第１の導電層と、を有する半導体装置である。第１の金属酸化物層は、第１の領域と、当該第１の領域を挟む第２の領域及び第３の領域と、を有する。第１の導電層は、第１の領域と重畳する部分を有する。第１の絶縁層は、第１の導電層の側面及び下面を覆う。第２の金属酸化物層は、第１の絶縁層の側面及び下面を覆い、且つ、第１の領域の上面と接する。第２の絶縁層は、第２の領域の上面と接する部分、及び第３の領域の上面と接する部分を有し、且つ、第２の金属酸化物層の側面と接する部分を有する。第３の絶縁層は、第２の絶縁層上に位置し、且つ、第２の金属酸化物層の側面と接する部分を有する。第４の絶縁層は、第３の絶縁層上に位置し、且つ、第２の金属酸化物層の側面と接する部分を有する。第５の絶縁層は、第１の導電層の上面、第１の絶縁層の上面、第２の金属酸化物層の上面、及び第４の絶縁層の上面に接する。また、第２の領域、及び第３の領域は、第１の元素を含み、当該第１の元素は、リン、ホウ素、アルミニウム、またはマグネシウムである。
　また、上記において、第１の金属酸化物層は、第１の領域と第２の領域との間に第４の領域と、第１の領域と第３の領域との間に第５の領域と、を有することが好ましい。このとき、第４の領域及び第５の領域は、第１の元素を含み、第２の領域及び第３の領域は、第４の領域または第５の領域よりも、第１の元素を多く含むことが好ましい。
　また、上記において、第２の絶縁層は、第３の絶縁層よりも第１の導電層側に突出する部分を有することが好ましい。
　また、上記において、第１の絶縁層の底部、及び第１の導電層の底部は、それぞれ丸みを帯びた形状を有することが好ましい。
　また、上記において、さらに第２の導電層と、第３の導電層とを有することが好ましい。第２の導電層は、第２の絶縁層、第３の絶縁層、第４の絶縁層、及び第５の絶縁層に設けられた第１の開口の内部に位置し、且つ、第１の開口の底部において、第２の領域と接することが好ましい。また、第３の導電層は、第２の絶縁層、第３の絶縁層、第４の絶縁層、及び第５の絶縁層に設けられた第２の開口の内部に位置し、且つ、第２の開口の底部において、第３の領域と接することが好ましい。
　また、上記において、さらに第４の導電層と、第６の絶縁層と、を有することが好ましい。このとき、第４の導電層は、第１の領域を挟んで第１の導電層と重畳する部分を有し、第６の絶縁層は、第４の導電層と、第１の領域との間に位置する部分を有することが好ましい。
　また、上記において、さらに第３の金属酸化物層を有することが好ましい。このとき、第１の金属酸化物層は、第３の金属酸化物層上に位置することが好ましい。
　また、本発明の他の一態様は、半導体装置の作製方法であって、第１の金属酸化物層を覆って第１の絶縁膜を形成し、第１の絶縁膜上に、第１の金属酸化物層と重畳する第１の層を形成し、第１の金属酸化物層の、第１の層に覆われていない部分に、第１の層をマスクとして第１の絶縁膜を介して第１の注入処理を行ない、第１の層の側面及び上面、並びに第１の絶縁膜の上面を覆う、第２の絶縁膜を形成し、第２の絶縁膜の第１の層の側面を覆う部分、及び第１の層をマスクとして、第２の絶縁膜と第１の絶縁膜を介して第２の注入処理を行ない、第１の層の上面を露出させるように、平坦化処理を行ない、第１の層を除去する、工程を有する。ここで、第１の注入処理及び第２の注入処理は、イオン注入法により第１の元素を注入する処理である。また、第２の注入処理は、第１の金属酸化物層に第１の注入処理よりも多くの第１の元素を注入する条件で行われる。また第１の元素は、リン、ホウ素、アルミニウム、またはマグネシウムである。
　本発明の一態様によれば、オン電流が大きい半導体装置を提供できる。または、高い周波数特性を有する半導体装置を提供できる。または、信頼性が良好な半導体装置を提供できる。または、微細化または高集積化が可能な半導体装置を提供できる。または、良好な電気特性を有する半導体装置を提供できる。または、生産性の高い半導体装置を提供できる。
　または、長期間においてデータの保持が可能な半導体装置を提供できる。または、データの書き込み速度が速い半導体装置を提供できる。または、設計自由度が高い半導体装置を提供できる。または、消費電力を抑えることができる半導体装置を提供できる。または、新規な半導体装置を提供できる。
　なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一態様は、必ずしも、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、図面、請求項などの記載から抽出することが可能である。
半導体装置の構成例。 半導体装置の構成例。 半導体装置の構成例。 半導体装置の構成例。 半導体装置の作製方法例を説明する図。 半導体装置の作製方法例を説明する図。 半導体装置の作製方法例を説明する図。 半導体装置の作製方法例を説明する図。 半導体装置の作製方法例を説明する図。 半導体装置の作製方法例を説明する図。 半導体装置の作製方法例を説明する図。 半導体装置の作製方法例を説明する図。 半導体装置の作製方法例を説明する図。 半導体装置の作製方法例を説明する図。 半導体装置の作製方法例を説明する図。 記憶装置の断面図。 記憶装置の断面図。 記憶装置のブロック図。 記憶装置の回路図。 半導体装置の模式図。 記憶装置の模式図。 電子機器を示す図。
　以下、実施の形態について図面を参照しながら説明する。ただし、実施の形態は多くの異なる態様で実施することが可能であり、趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。
　また、図面において、大きさ、層の厚さ、または領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。なお、図面は、理想的な例を模式的に示したものであり、図面に示す形状または値などに限定されない。例えば、実際の製造工程において、エッチングなどの処理により層やレジストマスクなどが意図せずに目減りすることがあるが、理解を容易とするために省略することがある。また、図面において、同一部分または同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する場合がある。また、同様の機能を指す場合には、ハッチパターンを同じくし、特に符号を付さない場合がある。
　また、特に上面図（「平面図」ともいう。）や斜視図などにおいて、発明の理解を容易とするため、一部の構成要素の記載を省略する場合がある。また、一部の隠れ線などの記載を省略する場合がある。
　また、本明細書等において、第１、第２等として付される序数詞は便宜上用いるものであり、工程順または積層順を示すものではない。そのため、例えば、「第１の」を「第２の」または「第３の」などと適宜置き換えて説明できる。また、本明細書等に記載されている序数詞と、本発明の一態様を特定するために用いられる序数詞は一致しない場合がある。
　また、本明細書等において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関係を、図面を参照して説明するために、便宜上用いている。また、構成同士の位置関係は、各構成を描写する方向に応じて適宜変化するものである。したがって、明細書で説明した語句に限定されず、状況に応じて適切に言い換えることができる。
　また、ソースやドレインの機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書等においては、ソースやドレインの用語は、入れ替えて用いることができる場合がある。
　なお、本明細書等において、トランジスタの構造によっては、実際にチャネルの形成される領域におけるチャネル幅（以下、「実効的なチャネル幅」ともいう。）と、トランジスタの上面図において示されるチャネル幅（以下、「見かけ上のチャネル幅」ともいう。）と、が異なる場合がある。例えば、ゲート電極が半導体の側面を覆う場合、実効的なチャネル幅が、見かけ上のチャネル幅よりも大きくなり、その影響が無視できなくなる場合がある。例えば、微細かつゲート電極が半導体の側面を覆うトランジスタでは、半導体の側面に形成されるチャネル形成領域の割合が大きくなる場合がある。その場合は、見かけ上のチャネル幅よりも、実効的なチャネル幅の方が大きくなる。
　本明細書では、単にチャネル幅と記載した場合には、見かけ上のチャネル幅、または実効的なチャネル幅を指す場合がある。なお、チャネル長、チャネル幅、実効的なチャネル幅、見かけ上のチャネル幅などは、断面ＴＥＭ像などを解析することなどによって、値を決定できる。
　なお、半導体の不純物とは、例えば、半導体を構成する主成分以外をいう。例えば、濃度が０．１原子％未満の元素は不純物と言える。不純物が含まれることにより、例えば、半導体のＤＯＳ（Ｄｅｎｓｉｔｙ　ｏｆ　Ｓｔａｔｅｓ）が高くなることや、結晶性が低下することなどが起こる場合がある。半導体が酸化物半導体である場合、半導体の特性を変化させる不純物としては、例えば、第１族元素、第２族元素、第１３族元素、第１４族元素、第１５族元素、および酸化物半導体の主成分以外の遷移金属などがあり、例えば、水素、リチウム、ナトリウム、シリコン、ホウ素、リン、炭素、窒素などがある。酸化物半導体の場合、水も不純物として機能する場合がある。また、酸化物半導体の場合、例えば不純物の混入によって酸素欠損を形成する場合がある。また、半導体がシリコンである場合、半導体の特性を変化させる不純物としては、例えば、酸素、水素を除く第１族元素、第２族元素、第１３族元素、第１５族元素などがある。
　なお、本明細書等において、酸化窒化シリコンとは、その組成として、窒素よりも酸素の含有量が多いものである。また、窒化酸化シリコンとは、その組成として、酸素よりも窒素の含有量が多いものである。
　また、本明細書等において、「絶縁体」という用語を、絶縁膜または絶縁層と言い換えることができる。また、「導電体」という用語を、導電膜または導電層と言い換えることができる。また、「半導体」という用語を、半導体膜または半導体層と言い換えることができる。
　また、本明細書等において、「平行」とは、二つの直線が−１０度以上１０度以下の角度で配置されている状態をいう。したがって、−５度以上５度以下の場合も含まれる。また、「概略平行」とは、二つの直線が−３０度以上３０度以下の角度で配置されている状態をいう。また、「垂直」とは、二つの直線が８０度以上１００度以下の角度で配置されている状態をいう。したがって、８５度以上９５度以下の場合も含まれる。また、「概略垂直」とは、二つの直線が６０度以上１２０度以下の角度で配置されている状態をいう。
　なお、本明細書において、バリア膜とは、水、水素などの不純物または酸素の透過を抑制する機能を有する膜のことであり、当該バリア膜に導電性を有する場合は、導電性バリア膜と呼ぶことがある。
　本明細書等において、金属酸化物（ｍｅｔａｌ　ｏｘｉｄｅ）とは、広い意味での金属の酸化物である。金属酸化物は、酸化物絶縁体、酸化物導電体（透明酸化物導電体を含む。）、酸化物半導体（Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒまたは単にＯＳともいう。）などに分類される。例えば、ＯＳ　ＦＥＴあるいはＯＳトランジスタと記載する場合、半導体層に酸化物または酸化物半導体を有するトランジスタと換言できる。
　また、本明細書等において、ノーマリーオフとは、ゲートに電位を印加しない、またはゲートに接地電位を与えたときに、トランジスタに流れるチャネル幅１μｍあたりの電流が、室温において１×１０−２０Ａ以下、８５℃において１×１０−１８Ａ以下、または１２５℃において１×１０−１６Ａ以下であることをいう。
（実施の形態１）
　以下では、本発明の一態様に係るトランジスタ２００を有する半導体装置の具体的な構成の一例について、図面を参照して説明する。
＜半導体装置の構成例＞
　図１（Ａ）、図１（Ｂ）、および図１（Ｃ）は、本発明の一態様に係るトランジスタ２００、およびトランジスタ２００周辺の上面図および断面図である。
　図１（Ａ）は、トランジスタ２００を有する半導体装置の上面図である。また、図１（Ｂ）、および図１（Ｃ）は、当該半導体装置の断面図である。ここで、図１（Ｂ）は、図１（Ａ）にＡ１−Ａ２の一点鎖線で示す部位の断面図であり、トランジスタ２００のチャネル長方向の断面図でもある。また、図１（Ｃ）は、図１（Ａ）にＡ３−Ａ４の一点鎖線で示す部位の断面図であり、トランジスタ２００のチャネル幅方向の断面図でもある。なお、図１（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。また、図２は、図１（Ｂ）における半導体層２３０ｂおよびその近傍の拡大図である。
　図１及び図２に示すように、トランジスタ２００は、基板（図示しない）の上に配置された半導体層２３０ａと、半導体層２３０ａの上に配置された半導体層２３０ｂと、半導体層２３０ｂ中に、互いに離間して形成された領域２５２ａ及び領域２５２ｂと、半導体層２３０ｂの上面の一部に接し、領域２５２ａと領域２５２ｂの間の領域に重畳する開口が形成された絶縁層２２６と、絶縁層２２６の上に配置され、領域２５２ａと領域２５２ｂの間の領域に重畳する開口が形成された絶縁層２２８と、半導体層２３０ｂ上に配置され、領域２５２ａと領域２５２ｂの間の領域に重畳する開口が形成された絶縁層２８０と、絶縁層２８０等の開口の中に配置された導電層２６０と、当該開口の中に配置され、導電層２６０の下面及び側面に接する絶縁層２５０と、絶縁層２５０の下面及び側面に接し、且つ、半導体層２３０ｂの上面に接する半導体層２３０ｃと、絶縁層２２８と絶縁層２８０の間に位置し、一部が半導体層２３０ｃの側面に接する絶縁層２４４と、を有する。
　ここで、図１（Ｂ）、（Ｃ）に示すように、導電層２６０の上面は、絶縁層２５０、絶縁層２４４、半導体層２３０ｃ、および絶縁層２８０の上面と略一致することが好ましい。また、領域２５２ａの、半導体層２３０ｃと接しない領域に領域２５３ａが形成されることが好ましい。また、領域２５２ｂの、半導体層２３０ｃと接しない領域に領域２５３ｂが形成されることが好ましい。
　なお、以下において、半導体層２３０ａ、半導体層２３０ｂ、および半導体層２３０ｃをまとめて半導体層２３０という場合がある。また、領域２５２ａおよび領域２５２ｂをまとめて領域２５２という場合がある。また、領域２５３ａおよび領域２５３ｂをまとめて領域２５３という場合がある。
　なお、トランジスタ２００では、チャネルが形成される領域（以下、チャネル形成領域ともいう。）と、その近傍において、半導体層２３０ａ、半導体層２３０ｂ、および半導体層２３０ｃの３層を積層する構成について示しているが、本発明はこれに限られるものではない。例えば、半導体層２３０ｂと半導体層２３０ｃの２層構造、または４層以上の積層構造を設ける構成にしてもよい。また、半導体層２３０ａ、半導体層２３０ｂ、および半導体層２３０ｃのそれぞれが２層以上の積層構造を有していてもよい。
　例えば、半導体層２３０ｃが第１の酸化物層と、第１の酸化物層上の第２の酸化物層からなる積層構造を有する場合、第１の酸化物層は、半導体層２３０ｂと同様の組成を有し、第２の酸化物層は、半導体層２３０ａと同様の組成を有することが好ましい。
　ここで、導電層２６０は、トランジスタのゲート電極として機能し、領域２５２ａおよび領域２５３ａ、ならびに領域２５２ｂおよび領域２５３ｂは、それぞれソース領域またはドレイン領域として機能する。上記のように、導電層２６０は、絶縁層２８０の開口、および領域２５２ａと領域２５２ｂに挟まれた領域に埋め込まれるように形成される。ここで、導電層２６０、領域２５２ａおよび領域２５２ｂの配置は、絶縁層２８０の開口に対して、自己整合的に選択される。つまり、トランジスタ２００において、ゲート電極を、ソース電極とドレイン電極の間に、自己整合的に配置させることができる。よって、導電層２６０を位置合わせのマージンを設けることなく形成できるので、トランジスタ２００の占有面積の縮小を図ることができる。これにより、半導体装置の微細化、高集積化を図ることができる。
　また、図１に示すように、導電層２６０は、絶縁層２５０の内側に設けられた導電層２６０ａと、導電層２６０ａの内側に埋め込まれるように設けられた導電層２６０ｂと、を有することが好ましい。なお図１では、導電層２６０を２層の積層構造として示しているが、本発明はこれに限られるものではない。例えば、導電層２６０が、単層構造であってもよいし、３層以上の積層構造であってもよい。
　また、トランジスタ２００は、基板（図示しない。）の上に配置された絶縁層２１４と、絶縁層２１４の上に配置された絶縁層２１６と、絶縁層２１６に埋め込まれるように配置された導電層２０５と、絶縁層２１６と導電層２０５の上に配置された絶縁層２２２と、絶縁層２２２の上に配置された絶縁層２２４と、を有することが好ましい。絶縁層２２４の上に半導体層２３０ａが配置されることが好ましい。
　また、トランジスタ２００の上に、層間膜として機能する絶縁層２７４、および絶縁層２８１が配置されることが好ましい。ここで、絶縁層２７４は、導電層２６０、絶縁層２５０、絶縁層２４４、半導体層２３０ｃ、および絶縁層２８０の上面に接して配置されることが好ましい。
　絶縁層２２２、絶縁層２４４、および絶縁層２７４は、水素（例えば、水素原子、水素分子など）の拡散を抑制する機能を有することが好ましい。例えば、絶縁層２２２、絶縁層２４４、および絶縁層２７４は、絶縁層２２４、絶縁層２５０、および絶縁層２８０より水素透過性が低いことが好ましい。また、絶縁層２２２、および絶縁層２４４は、酸素（例えば、酸素原子、酸素分子など）の拡散を抑制する機能を有することが好ましい。例えば、絶縁層２２２、および絶縁層２４４は、絶縁層２２４、絶縁層２５０、および絶縁層２８０より酸素透過性が低いことが好ましい。
　ここで、絶縁層２２４、半導体層２３０、および絶縁層２５０は、絶縁層２８０および絶縁層２８１から、絶縁層２４４および絶縁層２７４によって離隔されている。ゆえに、絶縁層２８０および絶縁層２８１に含まれる水素などの不純物や、過剰な酸素が、絶縁層２２４、半導体層２３０、および絶縁層２５０に、混入することを抑制できる。
　また、トランジスタ２００と電気的に接続し、プラグとして機能する導電層２４０（導電層２４０ａ、および導電層２４０ｂ）が設けられることが好ましい。なお、プラグとして機能する導電層２４０の側面に接して絶縁層２４１（絶縁層２４１ａ、および絶縁層２４１ｂ）が設けられる。つまり、絶縁層２２６、絶縁層２２８、絶縁層２４４、絶縁層２８０、絶縁層２７４、および絶縁層２８１の開口の内壁に接して絶縁層２４１が設けられる。また、絶縁層２４１の側面に接して導電層２４０の第１の導電層が設けられ、さらに内側に導電層２４０の第２の導電層が設けられる構成にしてもよい。ここで、導電層２４０の上面の高さと、絶縁層２８１の上面の高さは同程度にできる。なお、トランジスタ２００では、導電層２４０の第１の導電層および導電層２４０の第２の導電層を積層する構成について示しているが、本発明はこれに限られるものではない。例えば、導電層２４０を単層、または３層以上の積層構造として設ける構成にしてもよい。構造体が積層構造を有する場合、形成順に序数を付与し、区別する場合がある。
　また、トランジスタ２００は、チャネル形成領域を含む半導体層２３０（半導体層２３０ａ、半導体層２３０ｂ、および半導体層２３０ｃ）に、酸化物半導体として機能する金属酸化物（以下、酸化物半導体ともいう。）を用いることが好ましい。例えば、半導体層２３０のチャネル形成領域となる金属酸化物としては、バンドギャップが２ｅＶ以上、好ましくは２．５ｅＶ以上のものを用いることが好ましい。このように、バンドギャップの大きい金属酸化物を用いることで、トランジスタの非導通状態におけるリーク電流（オフ電流）を極めて小さくすることができる。このようなトランジスタを用いることで、低消費電力の半導体装置を提供できる。
　例えば、半導体層２３０として、Ｉｎ−Ｍ−Ｚｎ酸化物（元素Ｍは、アルミニウム、ガリウム、イットリウム、錫、銅、バナジウム、ベリリウム、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種）等の金属酸化物を用いるとよい。特に、元素Ｍは、アルミニウム、ガリウム、イットリウム、または錫を用いるとよい。また、半導体層２３０として、酸化インジウム、酸化亜鉛、Ｉｎ−Ｇａ酸化物、Ｉｎ−Ｚｎ酸化物、Ｇａ−Ｚｎ酸化物、または酸化ガリウムを用いてもよい。
　ここで、半導体層２３０は、酸素欠損を形成する元素、または酸素欠損と結合する元素を添加されることで、キャリア濃度が増大し、低抵抗化する場合がある。このような元素としては、代表的には、ホウ素、またはリンが挙げられる。また、水素、炭素、窒素、フッ素、硫黄、塩素、チタン、希ガス等を用いてもよい。また、希ガスの代表例としては、ヘリウム、ネオン、アルゴン、クリプトン、及びキセノン等がある。また、半導体層２３０は、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウム、ルテニウム、イリジウム、ストロンチウム、ランタンなどの金属元素の中から選ばれるいずれか一つまたは複数の金属元素を添加してもよい。上述した中でも、添加される元素は、ホウ素、及びリンが好ましい。ホウ素およびリンの添加には、アモルファスシリコン、または低温ポリシリコンの製造ラインの装置を使用できるため、設備投資を抑制できる。上記元素の濃度は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ　Ｉｏｎ　Ｍａｓｓ　Ｓｐｅｃｔｒｏｍｅｔｒｙ）などを用いて測定すればよい。
　特に、半導体層２３０中に添加する元素として、酸化物を形成しやすい元素を用いることが好ましい。このような元素としては、代表的にはホウ素、リン、アルミニウム、マグネシウム等がある。半導体層２３０中に添加された当該元素は、半導体層２３０中の酸素を奪って酸化物を形成しうる。その結果、半導体層２３０中には多くの酸素欠損が生じる。当該酸素欠損と、半導体層２３０中の水素とが結合することでキャリアが生じ、極めて低抵抗な領域が形成される。さらに、半導体層２３０中に添加された元素は安定な酸化物の状態で半導体層２３０中に存在するため、その後の工程で高い温度を要する処理が行われたとしても、半導体層２３０から脱離しにくい。すなわち、半導体層２３０に添加する元素として、酸化物を形成しやすい元素を用いることで、半導体層２３０中に高温のプロセスを経ても高抵抗化しにくい領域を形成できる。
　領域２５２は、半導体層２３０に上記の元素が添加されて形成された領域である。図１（Ｂ）および図２に示すように、領域２５２ａと領域２５２ｂとは、導電層２６０と重畳する領域を挟んで対向して形成されている。領域２５２ａと領域２５２ｂの上面は、絶縁層２２６または半導体層２３０ｃと接することが好ましい。平面視において、領域２５２ａおよび領域２５２ｂの一部が導電層２６０と重畳することが好ましい。ここで、領域２５２の上記元素の濃度は、半導体層２３０の領域２５２および領域２５３が形成されていない部分の上記元素の濃度よりも高い。また、領域２５２に含まれる酸素欠損の量は、半導体層２３０の領域２５２および領域２５３が形成されていない部分の酸素欠損の量よりも多いことが好ましい。これにより、領域２５２は、半導体層２３０の領域２５２および領域２５３が形成されていない部分と比較して、キャリア濃度が高く、抵抗が低くなる。
　領域２５３は、領域２５２の一部にさらに上記の元素が多く添加されて形成された領域である。図１（Ｂ）および図２に示すように、領域２５３は上面が絶縁層２２６と接することが好ましい。ここで、領域２５３の上記元素の濃度は、領域２５２の上記元素の濃度よりも高いことが好ましい。また、領域２５３に含まれる酸素欠損の量は、領域２５２に含まれる酸素欠損の量よりも多いことが好ましい。これにより、領域２５３は、領域２５２と比較して、キャリア濃度が高く、抵抗が低くなる。または、領域２５３に含まれる上記元素の濃度が領域２５２と同等、またはこれよりも低い場合であっても、領域２５３の上記元素が含まれる深さが、領域２５２の上記元素が含まれる深さよりも深ければよい。
　例えば、半導体層２３０中にホウ素を含む場合、ホウ素は酸素と結合した状態で存在しうる。このことは、例えばＸ線光電子分光法（ＸＰＳ：Ｘ−ｒａｙ　Ｐｈｏｔｏｅｌｅｏｔｒｏｎ　Ｓｐｅｃｔｒｏｓｃｏｐｙ）分析において、Ｂ２Ｏ３結合に起因するスペクトルピークが観測されることにより確認できる。
　また、図１（Ｂ）及び図２では、領域２５２及び領域２５３が半導体層２３０ｂ中にのみ形成されているように示しているが、領域２５２及び領域２５３は、それぞれ半導体層２３０ａにも形成されていてもよい。
　図２に示すように、半導体層２３０において、一対の領域２５２に挟まれる領域を領域２３４とする。領域２３４は、チャネル形成領域に相当する。また、領域２５２ａ、領域２５２ｂが設けられる領域を、それぞれ領域２３２ａ、領域２３２ｂ（まとめて領域２３２と呼ぶ）とする。また、領域２５３ａ、領域２５３ｂが設けられる領域を、それぞれ領域２３１ａ、領域２３１ｂ（まとめて領域２３１と呼ぶ）とする。図２に示すように、領域２３４は、領域２３１ａと領域２３１ｂの間に位置し、領域２３２ａは領域２３１ａと領域２３４の間に位置し、領域２３２ｂは領域２３１ｂと領域２３４の間に位置する。ここで、領域２３１は、領域２３４と比較して、キャリア濃度が高く、低抵抗な領域である。また、領域２３２は、領域２３４と比較して、キャリア濃度が高く、低抵抗な領域であり、領域２３１と比較して、キャリア濃度が低く、高抵抗な領域である。よって、領域２３４はトランジスタ２００のチャネル形成領域として機能し、領域２３１はソース領域またはドレイン領域として機能し、領域２３２は接合領域として機能する。接合領域である領域２３２の一部は、導電層２６０と重畳する。
　このような構成にすることで、半導体層２３０のチャネル形成領域とソース領域またはドレイン領域との間に、高抵抗なオフセット領域が形成されることを防ぎ、実効的なチャネル長が導電層２６０の幅より大きくなることを抑制できる。これにより、トランジスタ２００はオン電流が大きく、またサブスレッショルド特性が良好となるため、高い周波数特性を実現できる。
　半導体層２３０にソース領域またはドレイン領域として機能する領域２３１を形成することで、金属で形成されたソース電極およびドレイン電極を設けることなく、領域２３１にプラグとして機能する導電層２４０を接続できる。半導体層２３０に接して金属で形成されたソース電極およびドレイン電極を設けると、トランジスタ２００の作製工程または後工程において、高温の熱処理を行った場合、金属で形成されたソース電極およびドレイン電極が酸化し、トランジスタ２００のオン電流、サブスレッショルド特性、および周波数特性が劣化する場合がある。しかしながら、本実施の形態に示す半導体装置では、金属で形成されたソース電極およびドレイン電極を設ける必要がない。よって、トランジスタ２００の作製工程または後工程において、高温の熱処理を行っても、良好なオン電流、サブスレッショルド特性、および周波数特性を示す半導体装置を提供できる。例えば、本実施の形態に示す半導体装置では、トランジスタ２００の作製後に、４５０℃以上８００℃以下、代表的には６００℃以上７５０℃以下の高温がかかるプロセスを行うことができる。
　また、上記のように、領域２５２および領域２５３に酸素欠損を形成する元素を添加して、熱処理を行うことで、チャネル形成領域として機能する領域２３４に含まれる水素を、領域２５２および領域２５３に含まれる酸素欠損で捕獲できる場合がある。これにより、トランジスタ２００に安定な電気特性を与え、信頼性の向上を図ることができる。
　なお、図２では、領域２５２が、半導体層２３０ｂの膜厚方向において、半導体層２３０ｂと絶縁層２２６の界面近傍に形成されているが、これに限られない。例えば、領域２５２は、半導体層２３０ｂの膜厚と概略同じ厚さを有していてもよいし、半導体層２３０ａにも、形成されていてもよい。
　また、半導体層２３０において、各領域の境界を明確に検出することが困難な場合がある。各領域内で検出される金属元素、ならびに水素、および窒素などの不純物元素の濃度は、領域ごとの段階的な変化に限らず、各領域内でも連続的に変化（グラデーションともいう。）していてもよい。つまり、チャネル形成領域に近い領域であるほど、金属元素、ならびに水素、および窒素などの不純物元素の濃度が減少していればよい。
　ここで、絶縁層２２６は、半導体層２３０上に位置する部分において、絶縁層２２８の端部（端面、側面、または先端）よりも導電層２６０側に突出する部分（以下、突出部とも呼ぶ）を有している。また、絶縁層２２６の突出部は、丸みを帯びている。これにより、開口部に埋め込まれる半導体層２３０ｃ、絶縁層２５０、及び導電層２６０を形成する際の、当該開口部の底部に対する被覆性が向上する。また、絶縁層２５０や導電層２６０の底部の形状を、丸みを帯びた形状、すなわち曲面を有する形状とすることができる。導電層２６０や絶縁層２５０の底部が丸みを帯びることで、ゲート電極として機能する導電層２６０に電位を与える際に、電界集中を起こりにくくすることができる。これにより、信頼性の高いトランジスタを実現できる。
　図２では、絶縁層２２６の突出部の表面が凸状の曲面である例を示しているが、これに限られず、絶縁層２５０や導電層２６０の底部が丸みを帯びる形状を実現可能な形状であればよい。
　図３は、絶縁層２２６の突出部の表面が、凹状の曲面形状を有している例を示している。さらに図３では、絶縁層２２８の半導体層２３０ｃと接する面が、絶縁層２２６の表面と連続する凹状の曲面形状を有している。このような構成により、導電層２６０及び絶縁層２５０の底部の形状をより良好な形状とすることができる。
　なお、半導体層２３０ｃが被覆性の高い成膜方法で形成できる場合には、図４に示すように、絶縁層２２６に突出部を設けない構成とすることもできる。図４では、絶縁層２２６の端面と、絶縁層２２８の端面とが、平面視において概略一致する場合の例を示している。このとき、領域２５２ａ及び領域２５２ｂの上面に接して、半導体層２３０ｃが設けられる。また、図４に示すように、開口内の半導体層２３０ｃの上面が凹曲面となるように形成することで、絶縁層２５０や導電層２６０の底面を丸みを帯びた形状とすることができる。
　以上より、オン電流が大きいトランジスタを有する半導体装置を提供できる。または、高い周波数特性を有するトランジスタを有する半導体装置を提供できる。または、電気特性の変動を抑制し、安定した電気特性を有するとともに、信頼性を向上させた半導体装置を提供できる。または、オフ電流が小さいトランジスタを有する半導体装置を提供できる。
　以下では、本発明の一態様に係るトランジスタ２００を有する半導体装置の詳細な構成について説明する。
　導電層２０５は、半導体層２３０、および導電層２６０と、重なるように配置する。また、導電層２０５は、絶縁層２１６に埋め込まれて設けることが好ましい。ここで、導電層２０５の上面の平坦性を良好にすることが好ましい。例えば、導電層２０５上面の平均面粗さ（Ｒａ）を１ｎｍ以下、好ましくは０．５ｎｍ以下、より好ましくは０．３ｎｍ以下にすればよい。これにより、導電層２０５の上に形成される、絶縁層２２４の平坦性を良好にし、半導体層２３０ａ、半導体層２３０ｂおよび半導体層２３０ｃの結晶性の向上を図ることができる。
　ここで、導電層２６０は、第１のゲート（トップゲートともいう。）電極として機能し、導電層２０５は、第２のゲート（ボトムゲートともいう。）電極として機能する。その場合、導電層２０５に印加する電位を、導電層２６０に印加する電位と連動させずに独立して変化させることで、トランジスタ２００のしきい値電圧（Ｖｔｈ）を制御できる。特に、導電層２０５に負の電位を印加することにより、トランジスタ２００のしきい値電圧を０Ｖより大きくし、オフ電流を低減することが可能となる。
　また、導電層２０５は、半導体層２３０におけるチャネル形成領域を重畳するように設けることが好ましい。特に、図１（Ｃ）に示すように、チャネル幅方向において、半導体層２３０の外側に導電層２０５が延伸していることが好ましい。すなわち、半導体層２３０の外側において、導電層２０５と導電層２６０とが絶縁層を介して重畳していることが好ましい。
　上記構成を有することで、第１のゲート電極としての機能を有する導電層２６０の電界と、第２のゲート電極としての機能を有する導電層２０５の電界によって、半導体層２３０のチャネル形成領域を電気的に取り囲むことができる。
　また、導電層２０５の一部を配線として用いることができる。また導電層２０５の下に、配線として機能する導電層を設ける構成としてもよい。また導電層２０５は、複数のトランジスタで共有する構成としてもよい。
　導電層２０５は、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。なお、導電層２０５を単層で図示したが、積層構造としてもよく、例えば、チタン、窒化チタンと上記導電性材料との積層としてもよい。
　また、導電層２０５の下に水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子（Ｎ２Ｏ、ＮＯ、ＮＯ２など）、銅原子などの不純物が拡散しにくい導電層を設けてもよい。または、酸素（例えば、酸素原子、酸素分子などの少なくとも一）が拡散しにくい導電層を用いることが好ましい。
　導電層２０５の下に、酸素が拡散しにくい導電層を用いることにより、導電層２０５が酸化して導電率が低下することを抑制できる。例えば、タンタル、窒化タンタル、ルテニウムまたは酸化ルテニウムなどを用いることが好ましい。したがって、導電層２０５の下部に位置する導電層としては、上記導電性材料を単層または積層とすればよい。
　絶縁層２１４は、水または水素などの不純物が、基板側からトランジスタ２００に混入することを抑制するバリア絶縁膜として機能することが好ましい。したがって、絶縁層２１４は、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子、銅原子などの不純物が拡散しにくい絶縁性材料を用いることが好ましい。また、酸素が拡散しにくい絶縁性材料を用いることが好ましい。
　例えば、絶縁層２１４として、酸化アルミニウムまたは窒化シリコンなどを用いることが好ましい。これにより、水または水素などの不純物が絶縁層２１４よりも基板側からトランジスタ２００側に拡散することを抑制できる。または、絶縁層２２４などに含まれる酸素が、絶縁層２１４よりも基板側に拡散することを抑制できる。
　また、層間膜として機能する絶縁層２１６、絶縁層２８０、および絶縁層２８１は、絶縁層２１４よりも誘電率が低いことが好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減できる。例えば、絶縁層２１６、絶縁層２８０、および絶縁層２８１として、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、または空孔を有する酸化シリコンなどを適宜用いればよい。
　また、絶縁層２１６を積層構造にしてもよい。例えば、導電層２０５の側面と接して、絶縁層２１４と同様の絶縁層を設け、上記酸化シリコンなどと導電層２０５とが接しない構成とすることが好ましい。これにより、絶縁層２１６に含まれる酸素が導電層２０５に拡散することを防ぐことができ、導電層２０５の酸化を抑制できる。
　絶縁層２２２および絶縁層２２４は、ゲート絶縁層としての機能を有する。
　ここで、半導体層２３０と接する絶縁層２２４は、加熱により酸素を脱離することが好ましい。本明細書では、加熱により離脱する酸素を過剰酸素と呼ぶことがある。絶縁層２２４としては、酸化シリコンまたは酸化窒化シリコンなどを用いることができる。酸素を含む絶縁層を半導体層２３０に接して設けることにより、半導体層２３０中の酸素欠損を低減し、トランジスタ２００の信頼性を向上させることができる。
　具体的には、絶縁層２２４として、加熱により一部の酸素を脱離する酸化物膜を用いることが好ましい。加熱により酸素を脱離する酸化物膜とは、ＴＤＳ（Ｔｈｅｒｍａｌ　Ｄｅｓｏｒｐｔｉｏｎ　Ｓｐｅｃｔｒｏｓｃｏｐｙ）分析にて、酸素原子に換算しての酸素の脱離量が１．０×１０１８ａｔｏｍｓ／ｃｍ３以上、好ましくは１．０×１０１９ａｔｏｍｓ／ｃｍ３以上、さらに好ましくは２．０×１０１９ａｔｏｍｓ／ｃｍ３以上、または３．０×１０２０ａｔｏｍｓ／ｃｍ３以上である酸化物膜である。なお、上記ＴＤＳ分析時における膜の表面温度としては１００℃以上７００℃以下、または１００℃以上４００℃以下の範囲が好ましい。
　また、図１（Ｃ）に示すように、絶縁層２２４は、半導体層２３０ｂと重ならない領域の膜厚が、それ以外の領域の膜厚より薄くなることが好ましい。このような構成にすることで、導電層２６０の下端部をより下側に位置させることができるので、第１のゲート電極として機能する導電層２６０の電界を、半導体層２３０の側面に作用させやすくなる。よって、トランジスタ２００のオン電流を増大させ、周波数特性を向上させることができる。また、絶縁層２２４を、半導体層２３０ｂおよび半導体層２３０ａと重畳させて、島状に設ける構成にしてもよい。
　絶縁層２２２は、絶縁層２１４などと同様に、水または水素などの不純物が拡散しにくい材料を用いることが好ましい。さらに、絶縁層２２２は、酸素が拡散しにくい材料を用いることが好ましい。絶縁層２２２、絶縁層２４４、および絶縁層２７４によって、絶縁層２２４、半導体層２３０、および絶縁層２５０などを囲むことにより、外方から水または水素などの不純物がトランジスタ２００に侵入することを抑制できる。また絶縁層２２２により、半導体層２３０が有する酸素が、基板側へ拡散することを低減できる。
　特に、絶縁層２２２としては、例えば酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハフニウムを含む酸化物（ハフニウムアルミネート）などを用いることが好ましい。このような材料を用いることで、半導体層２３０からの酸素の放出や、トランジスタ２００の周辺部から半導体層２３０への水素等の不純物の混入を抑制できる。
　また、絶縁層２２２として、酸化タンタル、酸化ジルコニウム、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ストロンチウム（ＳｒＴｉＯ３）または（Ｂａ，Ｓｒ）ＴｉＯ３（ＢＳＴ）などのいわゆるｈｉｇｈ−ｋ材料を含む絶縁膜を単層または積層で用いてもよい。これにより、トランジスタの微細化、および高集積化によりゲート絶縁層を薄膜化した場合であっても、物理膜厚を厚くしてリーク電流の増大を抑制しつつ、トランジスタ動作時のゲート電位の低減が可能となる。
　なお、絶縁層２２２、および絶縁層２２４が、２層以上の積層構造を有していてもよい。その場合、同じ材料からなる積層構造に限定されず、異なる材料からなる積層構造でもよい。例えば、絶縁層２２２の下に絶縁層２２４と同様の絶縁層を設ける構成にしてもよい。
　半導体層２３０は、半導体層２３０ａと、半導体層２３０ａ上の半導体層２３０ｂと、半導体層２３０ｂ上の半導体層２３０ｃと、を有する。半導体層２３０ｂの下に半導体層２３０ａを有することで、半導体層２３０ａよりも下方に形成された構造物から半導体層２３０ｂへの、不純物の拡散を抑制できる。また、半導体層２３０ｂ上に半導体層２３０ｃを有することで、半導体層２３０ｃよりも上方に形成された構造物から半導体層２３０ｂへの、不純物の拡散を抑制できる。
　なお、半導体層２３０は、各金属原子の原子数比が異なる金属酸化物により、積層構造を有することが好ましい。具体的には、半導体層２３０ａに用いる金属酸化物において、構成元素中の元素Ｍの原子数比が、半導体層２３０ｂに用いる金属酸化物における構成元素中の元素Ｍの原子数比より大きいことが好ましい。また、半導体層２３０ａに用いる金属酸化物において、Ｉｎに対する元素Ｍの原子数比が、半導体層２３０ｂに用いる金属酸化物におけるＩｎに対する元素Ｍの原子数比より大きいことが好ましい。また、半導体層２３０ｂに用いる金属酸化物において、元素Ｍに対するＩｎの原子数比が、半導体層２３０ａに用いる金属酸化物における元素Ｍに対するＩｎの原子数比より大きいことが好ましい。また、半導体層２３０ｃは、半導体層２３０ａまたは半導体層２３０ｂに用いることができる金属酸化物を用いることができる。
　半導体層２３０ａ、半導体層２３０ｂおよび半導体層２３０ｃは、結晶性を有することが好ましく、特に、ＣＡＡＣ−ＯＳを用いることが好ましい。ＣＡＡＣ−ＯＳなどの結晶性を有する酸化物は、不純物や欠陥（酸素欠損など）が少なく、結晶性の高い、緻密な構造を有している。このような半導体層２３０を有することで、トランジスタ２００は、製造工程における高い温度（所謂サーマルバジェット）に対して安定になる。
　また、半導体層２３０ａおよび半導体層２３０ｃの伝導帯下端のエネルギーが、半導体層２３０ｂの伝導帯下端のエネルギーより高いことが好ましい。また、言い換えると、半導体層２３０ａおよび半導体層２３０ｃの電子親和力が、半導体層２３０ｂの電子親和力より小さいことが好ましい。この場合、半導体層２３０ｃは、半導体層２３０ａに用いることができる金属酸化物を用いることが好ましい。具体的には、半導体層２３０ｃに用いる金属酸化物において、構成元素中の元素Ｍの原子数比が、半導体層２３０ｂに用いる金属酸化物における、構成元素中の元素Ｍの原子数比より、大きいことが好ましい。また、半導体層２３０ｃに用いる金属酸化物において、Ｉｎに対する元素Ｍの原子数比が、半導体層２３０ｂに用いる金属酸化物における、Ｉｎに対する元素Ｍの原子数比より大きいことが好ましい。また、半導体層２３０ｂに用いる金属酸化物において、元素Ｍに対するＩｎの原子数比が、半導体層２３０ｃに用いる金属酸化物における、元素Ｍに対するＩｎの原子数比より大きいことが好ましい。
　ここで、半導体層２３０ａ、半導体層２３０ｂ、および半導体層２３０ｃの接合部において、伝導帯下端のエネルギー準位はなだらかに変化する。換言すると、半導体層２３０ａ、半導体層２３０ｂ、および半導体層２３０ｃの接合部における伝導帯下端のエネルギー準位は、連続的に変化または連続接合するともいうことができる。このようにするためには、半導体層２３０ａと半導体層２３０ｂとの界面、および半導体層２３０ｂと半導体層２３０ｃとの界面において形成される混合層の欠陥準位密度を低くするとよい。
　具体的には、半導体層２３０ａと半導体層２３０ｂ、半導体層２３０ｂと半導体層２３０ｃが、酸素以外に共通の元素を主成分として有することで、欠陥準位密度が低い混合層を形成できる。例えば、半導体層２３０ｂがＩｎ−Ｇａ−Ｚｎ酸化物の場合、半導体層２３０ａおよび半導体層２３０ｃとして、Ｉｎ−Ｇａ−Ｚｎ酸化物、Ｇａ−Ｚｎ酸化物、酸化ガリウムなどを用いてもよい。また、半導体層２３０ｃを積層構造としてもよい。例えば、Ｉｎ−Ｇａ−Ｚｎ酸化物と、当該Ｉｎ−Ｇａ−Ｚｎ酸化物上のＧａ−Ｚｎ酸化物との積層構造、またはＩｎ−Ｇａ−Ｚｎ酸化物と、当該Ｉｎ−Ｇａ−Ｚｎ酸化物上の酸化ガリウムとの積層構造を用いることができる。別言すると、Ｉｎ−Ｇａ−Ｚｎ酸化物と、Ｉｎを含まない酸化物との積層構造を、半導体層２３０ｃとして用いてもよい。
　具体的には、半導体層２３０ａとして、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４［原子数比］、または１：１：０．５［原子数比］の金属酸化物を用いればよい。また、半導体層２３０ｂとして、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］、またはＩｎ：Ｇａ：Ｚｎ＝３：１：２［原子数比］の金属酸化物を用いればよい。また、半導体層２３０ｃとして、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４［原子数比］、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］、Ｇａ：Ｚｎ＝２：１［原子数比］、またはＧａ：Ｚｎ＝２：５［原子数比］の金属酸化物を用いればよい。また、半導体層２３０ｃを積層構造とする場合の具体例としては、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］の金属酸化物と、Ｇａ：Ｚｎ＝２：１［原子数比］の金属酸化物との積層構造、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］の金属酸化物と、Ｇａ：Ｚｎ＝２：５［原子数比］の金属酸化物との積層構造、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］の金属酸化物と、酸化ガリウムとの積層構造などが挙げられる。
　このとき、キャリアの主たる経路は半導体層２３０ｂとなる。半導体層２３０ａ、半導体層２３０ｃを上述の構成とすることで、半導体層２３０ａと半導体層２３０ｂとの界面、および半導体層２３０ｂと半導体層２３０ｃとの界面における欠陥準位密度を低くできる。そのため、界面散乱によるキャリア伝導への影響が小さくなり、トランジスタ２００は高いオン電流、および高い周波数特性を得ることができる。なお、半導体層２３０ｃを積層構造とした場合、上述の半導体層２３０ｂと、半導体層２３０ｃとの界面における欠陥準位密度を低くする効果に加え、半導体層２３０ｃが有する構成元素が、絶縁層２５０側に拡散することを抑制することが期待される。より具体的には、半導体層２３０ｃを積層構造とし、積層構造の上方にＩｎを含まない金属酸化物膜を位置させるため、絶縁層２５０側に拡散しうるＩｎを抑制できる。絶縁層２５０は、ゲート絶縁層として機能するため、Ｉｎが拡散した場合、トランジスタの特性不良となる。したがって、半導体層２３０ｃを積層構造とすることで、信頼性の高い半導体装置を提供することが可能となる。
　領域２５２ａと領域２５２ｂの間の領域（領域２３４）は、絶縁層２８０の開口に重畳して形成される。これにより、領域２５２ａと領域２５２ｂの間に導電層２６０を自己整合的に配置できる。
　絶縁層２５０は、ゲート絶縁層として機能する。絶縁層２５０は、半導体層２３０ｃの上面に接して配置することが好ましい。絶縁層２５０は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコンを用いることができる。特に、酸化シリコン、および酸化窒化シリコンは熱に対し安定であるため好ましい。
　絶縁層２２４と同様に、絶縁層２５０中の水または水素などの不純物濃度が低減されていることが好ましい。絶縁層２５０の膜厚は、１ｎｍ以上２０ｎｍ以下とするのが好ましい。
　また、絶縁層２５０と導電層２６０との間に金属酸化物層を設けてもよい。当該金属酸化物層は、絶縁層２５０から導電層２６０への酸素拡散を抑制することが好ましい。これにより、絶縁層２５０の酸素による導電層２６０の酸化を抑制できる。
　また、当該金属酸化物層は、ゲート絶縁層の一部としての機能を有する場合がある。したがって、絶縁層２５０に酸化シリコンや酸化窒化シリコンなどを用いる場合、当該金属酸化物層は、比誘電率が高いｈｉｇｈ−ｋ材料である金属酸化物を用いることが好ましい。ゲート絶縁層を、絶縁層２５０と当該金属酸化物層との積層構造とすることで、熱に対して安定、かつ比誘電率の高い積層構造とすることができる。したがって、ゲート絶縁層の物理膜厚を保持したまま、トランジスタ動作時に印加するゲート電位の低減化が可能となる。また、ゲート絶縁層として機能する絶縁層の等価酸化膜厚（ＥＯＴ）の薄膜化が可能となる。
　具体的には、ハフニウム、アルミニウム、ガリウム、イットリウム、ジルコニウム、タングステン、チタン、タンタル、ニッケル、ゲルマニウム、または、マグネシウムなどから選ばれた一種、または二種以上が含まれた金属酸化物を用いることができる。特に、酸化アルミニウム、酸化ハフニウム、ハフニウムアルミネートなどを用いることが好ましい。
　導電層２６０は、図１では２層構造として示しているが、単層構造でもよいし、３層以上の積層構造であってもよい。
　導電層２６０ａは、上述の、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子（Ｎ２Ｏ、ＮＯ、ＮＯ２など）、銅原子などの不純物が拡散しにくい導電膜を用いることが好ましい。または、酸素（例えば、酸素原子、酸素分子など）が拡散しにくい導電性材料を用いることが好ましい。これにより、導電層２６０ｂの酸化を抑制できる。酸素が拡散しにくい導電性材料としては、例えば、タンタル、窒化タンタル、ルテニウム、または酸化ルテニウムなどが挙げられる。
　また、導電層２６０ｂは、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。また、導電層２６０は、配線としても機能するため、導電性が高い導電膜を用いることが好ましい。また、導電層２６０ｂは積層構造としてもよく、例えば、チタンや、窒化チタンと上記導電性材料との積層構造としてもよい。
　また、絶縁層２５０と導電層２６０ａの間に、半導体層２３０として用いることができる金属酸化物層を設けてもよい。このとき、該金属酸化物層は、導電層２６０と同様にゲート電極として機能する。金属酸化物層を設けることにより、絶縁層２５０、および半導体層２３０の少なくとも一方に酸素を供給することができ、好ましい。また、該金属酸化物層として、酸素が拡散しにくい金属酸化物を用いることにより、絶縁層２５０、または絶縁層２８０に含まれる酸素により、導電層２６０が酸化することを抑制できる。
　絶縁層２２６は、半導体層２３０ｂの上面、及び半導体層２３０ａの側面に接して設けられる。絶縁層２２６は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコンを用いることができる。特に、酸化シリコン、および酸化窒化シリコンは熱に対し安定であるため好ましい。
　絶縁層２５０等と同様に、絶縁層２２６中の水または水素などの不純物濃度が低減されていることが好ましい。絶縁層２２６の膜厚は、１ｎｍ以上２０ｎｍ以下とするのが好ましい。
　ここで、絶縁層２２６及び絶縁層２２８は、領域２５２や領域２５３に添加される元素と同一の元素を含むことが好ましい。特に、上述したホウ素、リン、アルミニウム、マグネシウム等の酸化物を形成しやすい元素を含むことが好ましい。
　特に、半導体層２３０ａと接する絶縁層２２６に、酸化物を含む絶縁膜を用いた場合には、上述したホウ素、リン、アルミニウム、マグネシウム等の酸化物を形成しやすい元素は、膜中に含まれる酸素と結合して酸化物として存在しうる。特に絶縁層２２６が過剰酸素を含む場合、当該過剰酸素と上記元素とが結合することで、半導体層２３０ａに供給しうる酸素の量を低減させることができる。これにより、工程中に高い温度を要する処理を行なった場合でも、半導体層２３０ａ内の領域２５２や領域２５３が高抵抗化することを防ぐことができる。
　例えば、絶縁層２２６中にホウ素を含む場合、ホウ素は酸素と結合した状態で存在しうる。このことは、例えばＸＰＳ分析において、Ｂ２Ｏ３結合に起因するスペクトルピークが観測されることにより確認できる。
　また、上述した元素を添加することで、酸化物を含む絶縁層２２６に、酸素を透過しにくいといった性質を付与できる。これにより、絶縁層２２６よりも上側に位置する層から絶縁層２２６を介して領域２５２や領域２５３に酸素が供給されることを防ぐことができる。
　絶縁層２２８及び絶縁層２４４は、絶縁層２１４などと同様に、水または水素などの不純物が、絶縁層２８０側からトランジスタ２００に混入することを抑制するバリア絶縁膜として機能することが好ましい。例えば、絶縁層２２８及び絶縁層２４４に、絶縁層２２４より水素透過性が低い材料を用いることができる。さらに、図１（Ｂ）（Ｃ）に示すように、絶縁層２２８は、絶縁層２２６の上面に接して設けられる。さらに絶縁層２４４は、絶縁層２２８の上面、および半導体層２３０ｃの側面に接して設けられる。このような構成にすることで、絶縁層２８０に含まれる水素が、半導体層２３０ａ、半導体層２３０ｂ、半導体層２３０ｃおよび絶縁層２２６の上面または側面から侵入することを抑制できる。
　さらに、絶縁層２２８及び絶縁層２４４には、酸素が透過しにくい材料を用いることが好ましい。例えば、絶縁層２２８及び絶縁層２４４は、絶縁層２８０または絶縁層２２４よりも酸素透過性が低いことが好ましい。
　絶縁層２２８は、スパッタリング法を用いて成膜されることが好ましい。絶縁層２２８を、酸素を含む雰囲気でスパッタリング法を用いて成膜することで、絶縁層２２６の絶縁層２２８と接する領域近傍に酸素を添加できる。これにより、当該領域から、絶縁層２２６を介して半導体層２３０中に酸素を供給できる。これにより、半導体層２３０の酸素欠損を低減し、トランジスタのノーマリーオン化を抑制できる。
　絶縁層２２８及び絶縁層２４４としては、例えば、アルミニウムおよびハフニウムの一方または双方の酸化物を含む絶縁膜を成膜するとよい。例えば酸化アルミニウム、酸化ハフニウム、ハフニウムアルミネートなどを用いることが好ましい。
　特に絶縁層２４４としては、例えば、窒化アルミニウムを含む絶縁膜を用いることもできる。例えば組成式がＡｌＮｘ（ｘは０より大きく２以下の実数、好ましくは、ｘは０．５より大きく１．５以下の実数）を満たす窒化物絶縁膜を用いることが好ましい。これにより、絶縁性に優れ、且つ熱伝導性に優れた膜とすることができるため、トランジスタ２００を駆動したときに生じる熱の放熱性を高めることができる。また、絶縁層２４４として、窒化アルミニウムチタン、窒化チタンなどを用いることもできる。この場合、スパッタリング法を用いて成膜することで、成膜ガスに酸素またはオゾンなどの酸化性の強いガスを用いずに成膜できるので、好ましい。また、窒化シリコンまたは窒化酸化シリコンなどを用いることもできる。
　また、絶縁層２４４は、ＡＬＤ（Ａｔｏｍｉｃ　Ｌａｙｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）法を用いて成膜されることが好ましい。ＡＬＤ法は、被覆性が良好な成膜法であるため、被形成面が凹凸形状を有する場合であっても、均一な厚さで成膜できる。
　絶縁層２８０は、絶縁層２４４、絶縁層２２８および絶縁層２２６を介して、絶縁層２２４、および半導体層２３０上に設けられる。例えば、絶縁層２８０として、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、または空孔を有する酸化シリコンなどを有することが好ましい。特に、酸化シリコンおよび酸化窒化シリコンは、熱的に安定であるため好ましい。特に、酸化シリコン、酸化窒化シリコン、空孔を有する酸化シリコンなどの材料は、加熱により脱離する酸素を含む領域を容易に形成できるため好ましい。
　絶縁層２８０中の水または水素などの不純物濃度が低減されていることが好ましい。また、絶縁層２８０の上面は、平坦化されていることが好ましい。
　絶縁層２７４は、絶縁層２１４などと同様に、水または水素などの不純物が、上方から絶縁層２８０に混入することを抑制するバリア絶縁膜として機能することが好ましい。絶縁層２７４としては、例えば、絶縁層２１４、絶縁層２４４等に用いることができる絶縁膜を用いればよい。
　また、絶縁層２７４の上に、層間膜として機能する絶縁層２８１を設けることが好ましい。絶縁層２８１は、絶縁層２２４などと同様に、膜中の水または水素などの不純物濃度が低減されていることが好ましい。
　また、絶縁層２８１、絶縁層２７４、絶縁層２８０、絶縁層２４４、絶縁層２２８、及び絶縁層２２６に形成された開口に、導電層２４０ａおよび導電層２４０ｂを配置する。導電層２４０ａおよび導電層２４０ｂは、導電層２６０を挟んで対向して設ける。なお、導電層２４０ａおよび導電層２４０ｂの上面は、絶縁層２８１の上面と同一平面を成すように平坦化されていることが好ましい。
　なお、絶縁層２８１、絶縁層２７４、絶縁層２８０、絶縁層２４４、絶縁層２２８、及び絶縁層２２６の開口の内壁に接して、絶縁層２４１ａまたは絶縁層２４１ｂが設けられ、その側面に接して導電層２４０ａまたは導電層２４０ｂの第１の導電層が形成されている。当該開口の底部の少なくとも一部には領域２５３ａまたは領域２５３ｂが位置しており、導電層２４０ａまたは導電層２４０ｂが領域２５３ａまたは領域２５３ｂと接する。
　導電層２４０ａおよび導電層２４０ｂは、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。また、導電層２４０ａおよび導電層２４０ｂは積層構造としてもよい。
　また、導電層２４０を積層構造とする場合、半導体層２３０ａ、半導体層２３０ｂ、絶縁層２８１、絶縁層２７４、絶縁層２８０、絶縁層２４４、絶縁層２２８、及び絶縁層２２６側に位置する導電層には、上述の、水または水素などの不純物が拡散しにくい導電膜を用いることが好ましい。例えば、タンタル、窒化タンタル、チタン、窒化チタン、ルテニウム、または酸化ルテニウムなどを用いることが好ましい。当該導電性材料を用いることで、絶縁層２８０に添加された酸素が導電層２４０ａおよび導電層２４０ｂに吸収されること、また、絶縁層２８１より上層から水または水素などの不純物が、導電層２４０ａおよび導電層２４０ｂを通じて半導体層２３０に混入することを抑制できる。
　絶縁層２４１ａおよび絶縁層２４１ｂとしては、絶縁層２１４等に用いることができる絶縁膜、例えば、酸化アルミニウムまたは窒化シリコンなどを用いることができる。絶縁層２４１ａおよび絶縁層２４１ｂは、絶縁層２２８および絶縁層２４４に接して設けられるため、絶縁層２８０などから水または水素などの不純物が、導電層２４０ａおよび導電層２４０ｂを通じて半導体層２３０に混入することや、絶縁層２８０に含まれる酸素が導電層２４０ａおよび導電層２４０ｂに吸収されることを防ぐことができる。
　絶縁層２４１ａおよび絶縁層２４１ｂの形成には、ＡＬＤ法や化学気相成長（ＣＶＤ：Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法を用いることができる。
　また、図示しないが、導電層２４０ａの上面、および導電層２４０ｂの上面に接して配線として機能する導電層を配置してもよい。配線として機能する導電層は、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。また、当該導電層は、積層構造としてもよく、例えば、チタン、窒化チタンと上記導電性材料との積層としてもよい。当該導電層は、絶縁層に設けられた開口に埋め込むように形成してもよい。
　また、図示しないが、当該導電層を覆うように、抵抗率が１．０×１０１３Ωｃｍ以上１．０×１０１５Ωｃｍ以下、好ましくは５．０×１０１３Ωｃｍ以上５．０×１０１４Ωｃｍ以下の絶縁層を設けることが好ましい。当該導電層上に上記のような抵抗率を有する絶縁層を設けることで、当該絶縁層は、絶縁性を維持しつつ、トランジスタ２００、当該導電層等の配線間に蓄積される電荷を分散し、該電荷によるトランジスタや、該トランジスタを有する電子機器の特性不良や静電破壊を抑制することができ、好ましい。
＜半導体装置の構成材料＞
　以下では、半導体装置に用いることができる構成材料について説明する。
＜＜基板＞＞
　トランジスタ２００を形成する基板としては、例えば、絶縁基板、半導体基板、または導電基板を用いればよい。絶縁基板としては、例えば、ガラス基板、石英基板、サファイア基板、安定化ジルコニア基板（イットリア安定化ジルコニア基板など）、樹脂基板などがある。また、半導体基板としては、例えば、シリコン、ゲルマニウムなどの半導体基板、または炭化シリコン、シリコンゲルマニウム、ヒ化ガリウム、リン化インジウム、酸化亜鉛、酸化ガリウムからなる化合物半導体基板などがある。さらには、前述の半導体基板内部に絶縁領域を有する半導体基板、例えば、ＳＯＩ（Ｓｉｌｉｃｏｎ　Ｏｎ　Ｉｎｓｕｌａｔｏｒ）基板などがある。導電基板としては、黒鉛基板、金属基板、合金基板、導電性樹脂基板などがある。または、金属の窒化物を有する基板、金属の酸化物を有する基板などがある。さらには、絶縁基板に導電層または半導体が設けられた基板、半導体基板に導電層または絶縁層が設けられた基板、導電基板に半導体または絶縁層が設けられた基板などがある。または、これらの基板に素子が設けられたものを用いてもよい。基板に設けられる素子としては、容量素子、抵抗素子、スイッチ素子、発光素子、記憶素子などがある。
＜＜絶縁層＞＞
　絶縁層としては、絶縁性を有する酸化物、窒化物、酸化窒化物、窒化酸化物、金属酸化物、金属酸化窒化物、金属窒化酸化物などを用いることができる。
　例えば、トランジスタの微細化、および高集積化が進むと、ゲート絶縁層の薄膜化により、リーク電流などの問題が生じる場合がある。ゲート絶縁層として機能する絶縁層に、ｈｉｇｈ−ｋ材料を用いることで、物理膜厚を保ちながら、トランジスタ動作時の低電圧化が可能となる。一方、層間膜として機能する絶縁層には、比誘電率が低い材料を用いることで、配線間に生じる寄生容量を低減できる。したがって、絶縁層の機能に応じて、材料を選択するとよい。
　また、比誘電率の高い絶縁性材料としては、酸化ガリウム、酸化ハフニウム、酸化ジルコニウム、アルミニウムおよびハフニウムを有する酸化物、アルミニウムおよびハフニウムを有する酸化窒化物、シリコンおよびハフニウムを有する酸化物、シリコンおよびハフニウムを有する酸化窒化物、またはシリコンおよびハフニウムを有する窒化物などがある。
　また、比誘電率が低い絶縁性材料としては、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコン、または樹脂などがある。
　また、酸化物半導体を用いたトランジスタは、水素などの不純物および酸素の透過を抑制する機能を有する絶縁層（絶縁層２１４、絶縁層２２２、絶縁層２２８、絶縁層２４４、および絶縁層２７４など）で囲うことによって、トランジスタの電気特性を安定にできる。水素などの不純物および酸素の透過を抑制する機能を有する絶縁層としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウム、またはタンタルを含む絶縁層を、単層で、または積層で用いればよい。具体的には、水素などの不純物および酸素の透過を抑制する機能を有する絶縁層として、酸化アルミニウム、酸化マグネシウム、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、または酸化タンタルなどの金属酸化物、窒化アルミニウム、窒化アルミニウムチタン、窒化チタン、窒化酸化シリコンまたは窒化シリコンなどの金属窒化物を用いることができる。
　また、ゲート絶縁層として機能する絶縁層は、加熱により脱離する酸素を含む領域を有する絶縁層であることが好ましい。例えば、加熱により脱離する酸素を含む領域を有する酸化シリコンまたは酸化窒化シリコンを半導体層２３０と接する構造とすることで、半導体層２３０が有する酸素欠損を補償できる。
＜＜導電層＞＞
　導電層としては、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウム、ルテニウム、イリジウム、ストロンチウム、ランタンなどから選ばれた金属元素、または上述した金属元素を成分とする合金か、上述した金属元素を組み合わせた合金等を用いることが好ましい。例えば、窒化タンタル、窒化チタン、タングステン、チタンとアルミニウムを含む窒化物、タンタルとアルミニウムを含む窒化物、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物などを用いることが好ましい。また、窒化タンタル、窒化チタン、チタンとアルミニウムを含む窒化物、タンタルとアルミニウムを含む窒化物、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物は、酸化しにくい導電性材料、または、酸素を吸収しても導電性を維持する材料であるため、好ましい。また、リン等の不純物元素を含有させた多結晶シリコンに代表される、電気伝導度が高い半導体、ニッケルシリサイドなどのシリサイドを用いてもよい。
　また、上記の材料で形成される導電層を複数積層して用いてもよい。例えば、前述した金属元素を含む材料と、酸素を含む導電性材料と、を組み合わせた積層構造としてもよい。また、前述した金属元素を含む材料と、窒素を含む導電性材料と、を組み合わせた積層構造としてもよい。また、前述した金属元素を含む材料と、酸素を含む導電性材料と、窒素を含む導電性材料と、を組み合わせた積層構造としてもよい。
　なお、トランジスタのチャネル形成領域に酸化物を用いる場合において、ゲート電極として機能する導電層には、前述した金属元素を含む材料と、酸素を含む導電性材料と、を組み合わせた積層構造を用いることが好ましい。この場合は、酸素を含む導電性材料をチャネル形成領域側に設けるとよい。酸素を含む導電性材料をチャネル形成領域側に設けることで、当該導電性材料から離脱した酸素がチャネル形成領域に供給されやすくなる。
　特に、ゲート電極として機能する導電層として、チャネルが形成される金属酸化物に含まれる金属元素および酸素を含む導電性材料を用いることが好ましい。また、前述した金属元素および窒素を含む導電性材料を用いてもよい。例えば、窒化チタン、窒化タンタルなどの窒素を含む導電性材料を用いてもよい。また、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、シリコンを添加したインジウム錫酸化物を用いてもよい。また、窒素を含むインジウムガリウム亜鉛酸化物を用いてもよい。このような材料を用いることで、チャネルが形成される金属酸化物に含まれる水素を捕獲できる場合がある。または、外方の絶縁層などから混入する水素を捕獲できる場合がある。
＜＜金属酸化物＞＞
　半導体層２３０として、酸化物半導体として機能する金属酸化物を用いることが好ましい。以下では、本発明に係る半導体層２３０に適用可能な金属酸化物について説明する。
　酸化物半導体は、少なくともインジウムまたは亜鉛を含むことが好ましい。特にインジウムおよび亜鉛を含むことが好ましい。また、それらに加えて、アルミニウム、ガリウム、イットリウムまたはスズなどが含まれていることが好ましい。また、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種が含まれていてもよい。
　ここでは、酸化物半導体がインジウム、元素Ｍおよび亜鉛を有するＩｎ−Ｍ−Ｚｎ酸化物である場合を考える。なお、元素Ｍは、アルミニウム、ガリウム、イットリウムまたはスズなどとする。そのほかの元素Ｍに適用可能な元素としては、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウムなどがある。ただし、元素Ｍとして、前述の元素を複数組み合わせてもよい。
　なお、本明細書等において、窒素を有する金属酸化物も金属酸化物（ｍｅｔａｌ　ｏｘｉｄｅ）と総称する場合がある。また、窒素を有する金属酸化物を、金属酸窒化物（ｍｅｔａｌ　ｏｘｙｎｉｔｒｉｄｅ）と呼称することもできる。
　酸化物半導体は、単結晶酸化物半導体と、非単結晶酸化物半導体と、に分けられる。非単結晶酸化物半導体としては、例えば、多結晶酸化物半導体、および非晶質酸化物半導体などが知られている。
　トランジスタの半導体に用いる酸化物半導体として、結晶性の高い薄膜を用いることが好ましい。該薄膜を用いることで、トランジスタの安定性または信頼性を向上させることができる。該薄膜として、例えば、単結晶酸化物半導体の薄膜または多結晶酸化物半導体の薄膜が挙げられる。しかしながら、単結晶酸化物半導体の薄膜または多結晶酸化物半導体の薄膜を基板上に形成するには、高温またはレーザー加熱の工程が必要とされる。よって、製造工程のコストが増加し、さらに、スループットも低下してしまう。
　２００９年に、ＣＡＡＣ構造を有するＩｎ−Ｇａ−Ｚｎ酸化物（ＣＡＡＣ−ＩＧＺＯと呼ぶ。）が発見されたことが、非特許文献１および非特許文献２で報告されている。ここでは、ＣＡＡＣ−ＩＧＺＯは、ｃ軸配向性を有する、結晶粒界が明確に確認されない、低温で基板上に形成可能である、ことが報告されている。さらに、ＣＡＡＣ−ＩＧＺＯを用いたトランジスタは、優れた電気特性および信頼性を有することが報告されている。
　また、２０１３年には、ｎｃ構造を有するＩｎ−Ｇａ−Ｚｎ酸化物（ｎｃ−ＩＧＺＯと呼ぶ。）が発見された（非特許文献３参照。）。ここでは、ｎｃ−ＩＧＺＯは、微小な領域（例えば、１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有し、異なる該領域間で結晶方位に規則性が見られないことが報告されている。
　非特許文献４および非特許文献５では、上記のＣＡＡＣ−ＩＧＺＯ、ｎｃ−ＩＧＺＯ、および結晶性の低いＩＧＺＯのそれぞれの薄膜に対する電子線の照射による平均結晶サイズの推移が示されている。結晶性の低いＩＧＺＯの薄膜において、電子線が照射される前でさえ、１ｎｍ程度の結晶性ＩＧＺＯが観察されている。よって、ここでは、ＩＧＺＯにおいて、完全な非晶質構造（ｃｏｍｐｌｅｔｅｌｙ　ａｍｏｒｐｈｏｕｓ　ｓｔｒｕｃｔｕｒｅ）の存在を確認できなかった、と報告されている。さらに、結晶性の低いＩＧＺＯの薄膜と比べて、ＣＡＡＣ−ＩＧＺＯの薄膜およびｎｃ−ＩＧＺＯの薄膜は電子線照射に対する安定性が高いことが示されている。よって、トランジスタの半導体として、ＣＡＡＣ−ＩＧＺＯの薄膜またはｎｃ−ＩＧＺＯの薄膜を用いることが好ましい。
　酸化物半導体を用いたトランジスタは、非導通状態において極めてリーク電流が小さい、具体的には、トランジスタのチャネル幅１μｍあたりのオフ電流がｙＡ／μｍ（１０−２４Ａ／μｍ）オーダである、ことが非特許文献６に示されている。例えば、酸化物半導体を用いたトランジスタのリーク電流が低いという特性を応用した低消費電力のＣＰＵ（Ｃｅｎｔｒａｌ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）などが開示されている（非特許文献７参照。）。
　また、酸化物半導体を用いたトランジスタのリーク電流が低いという特性を利用した、該トランジスタの表示装置への応用が報告されている（非特許文献８参照。）。表示装置では、表示される画像が１秒間に数十回切り換っている。１秒間あたりの画像の切り換え回数はリフレッシュレートと呼ばれている。また、リフレッシュレートを駆動周波数と呼ぶこともある。このような人の目で知覚が困難である高速の画面の切り換えが、目の疲労の原因として考えられている。そこで、表示装置のリフレッシュレートを低下させて、画像の書き換え回数を減らすことが提案されている。また、リフレッシュレートを低下させた駆動により、表示装置の消費電力を低減することが可能である。このような駆動方法を、アイドリング・ストップ（ＩＤＳ）駆動と呼ぶ。
　ＣＡＡＣ構造およびｎｃ構造の発見は、ＣＡＡＣ構造またはｎｃ構造を有する酸化物半導体を用いたトランジスタの電気特性および信頼性の向上、ならびに、製造工程のコスト低下およびスループットの向上に貢献している。また、該トランジスタのリーク電流が低いという特性を利用した、該トランジスタの表示装置およびＬＳＩへの応用研究が進められている。
［金属酸化物の構成］
　以下では、本発明の一態様で開示されるトランジスタに用いることができるＣＡＣ（Ｃｌｏｕｄ−Ａｌｉｇｎｅｄ　Ｃｏｍｐｏｓｉｔｅ）−ＯＳの構成について説明する。
　なお、本明細書等において、ＣＡＡＣ（ｃ−ａｘｉｓ　ａｌｉｇｎｅｄ　ｃｒｙｓｔａｌ）、及びＣＡＣ（Ｃｌｏｕｄ−Ａｌｉｇｎｅｄ　Ｃｏｍｐｏｓｉｔｅ）と記載する場合がある。なお、ＣＡＡＣは結晶構造の一例を表し、ＣＡＣは機能、または材料の構成の一例を表す。
　ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅとは、材料の一部では導電性の機能と、材料の一部では絶縁性の機能とを有し、材料の全体では半導体としての機能を有する。なお、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅを、トランジスタの活性層に用いる場合、導電性の機能は、キャリアとなる電子（またはホール）を流す機能であり、絶縁性の機能は、キャリアとなる電子を流さない機能である。導電性の機能と、絶縁性の機能とを、それぞれ相補的に作用させることで、スイッチングさせる機能（Ｏｎ／Ｏｆｆさせる機能）をＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅに付与できる。ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅにおいて、それぞれの機能を分離させることで、双方の機能を最大限に高めることができる。
　また、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅは、導電性領域、及び絶縁性領域を有する。導電性領域は、上述の導電性の機能を有し、絶縁性領域は、上述の絶縁性の機能を有する。また、材料中において、導電性領域と、絶縁性領域とは、ナノ粒子レベルで分離している場合がある。また、導電性領域と、絶縁性領域とは、それぞれ材料中に偏在する場合がある。また、導電性領域は、周辺がぼけてクラウド状に連結して観察される場合がある。
　また、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅにおいて、導電性領域と、絶縁性領域とは、それぞれ０．５ｎｍ以上１０ｎｍ以下、好ましくは０．５ｎｍ以上３ｎｍ以下のサイズで材料中に分散している場合がある。
　また、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅは、異なるバンドギャップを有する成分により構成される。例えば、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅは、絶縁性領域に起因するワイドギャップを有する成分と、導電性領域に起因するナローギャップを有する成分と、により構成される。当該構成の場合、キャリアを流す際に、ナローギャップを有する成分において、主にキャリアが流れる。また、ナローギャップを有する成分が、ワイドギャップを有する成分に相補的に作用し、ナローギャップを有する成分に連動してワイドギャップを有する成分にもキャリアが流れる。このため、上記ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅをトランジスタのチャネル形成領域に用いる場合、トランジスタのオン状態において高い電流駆動力、つまり大きなオン電流、及び高い電界効果移動度を得ることができる。
　すなわち、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅは、マトリックス複合材（ｍａｔｒｉｘ　ｃｏｍｐｏｓｉｔｅ）、または金属マトリックス複合材（ｍｅｔａｌ　ｍａｔｒｉｘ　ｃｏｍｐｏｓｉｔｅ）と呼称することもできる。
［金属酸化物の構造］
　酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体と、に分けられる。非単結晶酸化物半導体としては、例えば、ＣＡＡＣ−ＯＳ（ｃ−ａｘｉｓ　ａｌｉｇｎｅｄ　ｃｒｙｓｔａｌｌｉｎｅ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物半導体、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、擬似非晶質酸化物半導体（ａ−ｌｉｋｅ　ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）および非晶質酸化物半導体などがある。
　ＣＡＡＣ−ＯＳは、ｃ軸配向性を有し、かつａ−ｂ面方向において複数のナノ結晶が連結し、歪みを有した結晶構造となっている。なお、歪みとは、複数のナノ結晶が連結する領域において、格子配列の揃った領域と、別の格子配列の揃った領域と、の間で格子配列の向きが変化している箇所を指す。
　ナノ結晶は、六角形を基本とするが、正六角形状とは限らず、非正六角形状である場合がある。また、歪みにおいて、五角形、および七角形などの格子配列を有する場合がある。なお、ＣＡＡＣ−ＯＳにおいて、歪み近傍においても、明確な結晶粒界（グレインバウンダリーともいう）を確認することはできない。即ち、格子配列の歪みによって、結晶粒界の形成が抑制されていることがわかる。これは、ＣＡＡＣ−ＯＳが、ａ−ｂ面方向において酸素原子の配列が稠密でないことや、金属元素が置換することで原子間の結合距離が変化することなどによって、歪みを許容できるためと考えられる。
　また、ＣＡＡＣ−ＯＳは、インジウム、および酸素を有する層（以下、Ｉｎ層）と、元素Ｍ、亜鉛、および酸素を有する層（以下、（Ｍ，Ｚｎ）層）とが積層した、層状の結晶構造（層状構造ともいう）を有する傾向がある。なお、インジウムと元素Ｍは、互いに置換可能であり、（Ｍ，Ｚｎ）層の元素Ｍがインジウムと置換した場合、（Ｉｎ，Ｍ，Ｚｎ）層と表すこともできる。また、Ｉｎ層のインジウムが元素Ｍと置換した場合、（Ｉｎ，Ｍ）層と表すこともできる。
　ＣＡＡＣ−ＯＳは結晶性の高い酸化物半導体である。一方、ＣＡＡＣ−ＯＳは、明確な結晶粒界を確認することはできないため、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。また、酸化物半導体の結晶性は不純物の混入や欠陥の生成などによって低下する場合があるため、ＣＡＡＣ−ＯＳは不純物や欠陥（酸素欠損など）の少ない酸化物半導体ともいえる。従って、ＣＡＡＣ−ＯＳを有する酸化物半導体は、物理的性質が安定する。そのため、ＣＡＡＣ−ＯＳを有する酸化物半導体は熱に強く、信頼性が高い。
　ｎｃ−ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳは、異なるナノ結晶間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳは、分析方法によっては、ａ−ｌｉｋｅ　ＯＳや非晶質酸化物半導体と区別が付かない場合がある。
　ａ−ｌｉｋｅ　ＯＳは、ｎｃ−ＯＳと非晶質酸化物半導体との間の構造を有する酸化物半導体である。ａ−ｌｉｋｅ　ＯＳは、鬆または低密度領域を有する。即ち、ａ−ｌｉｋｅ　ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳと比べて、結晶性が低い。
　酸化物半導体は、多様な構造をとり、それぞれが異なる特性を有する。本発明の一態様の酸化物半導体は、非晶質酸化物半導体、多結晶酸化物半導体、ａ−ｌｉｋｅ　ＯＳ、ｎｃ−ＯＳ、ＣＡＡＣ−ＯＳのうち、二種以上を有していてもよい。
［酸化物半導体を有するトランジスタ］
　続いて、上記酸化物半導体をトランジスタに用いる場合について説明する。
　なお、上記酸化物半導体をトランジスタに用いることで、高い電界効果移動度のトランジスタを実現できる。また、信頼性の高いトランジスタを実現できる。
　また、トランジスタには、キャリア濃度の低い酸化物半導体を用いることが好ましい。酸化物半導体膜のキャリア濃度を低くする場合においては、酸化物半導体膜中の不純物濃度を低くし、欠陥準位密度を低くすればよい。本明細書等において、不純物濃度が低く、欠陥準位密度の低いことを高純度真性または実質的に高純度真性と言う。例えば、酸化物半導体は、キャリア濃度が８×１０１１／ｃｍ３未満、好ましくは１×１０１１／ｃｍ３未満、さらに好ましくは１×１０１０／ｃｍ３未満であり、１×１０−９／ｃｍ３以上とすればよい。
　また、高純度真性または実質的に高純度真性である酸化物半導体膜は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。
　また、酸化物半導体のトラップ準位に捕獲された電荷は、消失するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、トラップ準位密度の高い酸化物半導体にチャネル形成領域が形成されるトランジスタは、電気特性が不安定となる場合がある。
　従って、トランジスタの電気特性を安定にするためには、酸化物半導体中の不純物濃度を低減することが有効である。また、酸化物半導体中の不純物濃度を低減するためには、近接する膜中の不純物濃度も低減することが好ましい。不純物としては、水素、窒素、アルカリ金属、アルカリ土類金属、鉄、ニッケル、シリコン等がある。
［不純物］
　ここで、酸化物半導体中における各不純物の影響について説明する。
　酸化物半導体において、第１４族元素の一つであるシリコンや炭素が含まれると、酸化物半導体において欠陥準位が形成される。このため、酸化物半導体におけるシリコンや炭素の濃度と、酸化物半導体との界面近傍のシリコンや炭素の濃度（二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ　Ｉｏｎ　Ｍａｓｓ　Ｓｐｅｃｔｒｏｍｅｔｒｙ）により得られる濃度）を、２×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
　また、酸化物半導体にアルカリ金属またはアルカリ土類金属が含まれると、欠陥準位を形成し、キャリアを生成する場合がある。従って、アルカリ金属またはアルカリ土類金属が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため、酸化物半導体中のアルカリ金属またはアルカリ土類金属の濃度を低減することが好ましい。具体的には、ＳＩＭＳにより得られる酸化物半導体中のアルカリ金属またはアルカリ土類金属の濃度を、１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下にする。
　また、酸化物半導体において、窒素が含まれると、キャリアである電子が生じ、キャリア濃度が増加し、ｎ型化しやすい。この結果、窒素が含まれている酸化物半導体を半導体に用いたトランジスタはノーマリーオン特性となりやすい。従って、該酸化物半導体において、窒素はできる限り低減されていることが好ましい、例えば、酸化物半導体中の窒素濃度は、ＳＩＭＳにおいて、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
　また、酸化物半導体に含まれる水素は、金属原子と結合する酸素と反応して水になるため、酸素欠損を形成する場合がある。該酸素欠損に水素が入ることで、キャリアである電子が生成される場合がある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成することがある。従って、水素が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため、酸化物半導体中の水素はできる限り低減されていることが好ましい。具体的には、酸化物半導体において、ＳＩＭＳにより得られる水素濃度を、１×１０２０ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３未満、より好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とする。
　不純物が十分に低減された酸化物半導体をトランジスタのチャネル形成領域に用いることで、安定した電気特性を付与できる。
＜半導体装置の作製方法＞
　次に、図１に示す、本発明の一態様に係るトランジスタ２００を有する半導体装置について、作製方法を図５乃至図１５を用いて説明する。また、図５（Ａ）乃至図１５（Ａ）は上面図を示す。また、図５（Ｂ）乃至図１５（Ｂ）は、図５（Ａ）乃至図１５（Ａ）に示すＡ１−Ａ２の一点鎖線で示す部位に対応する断面図であり、トランジスタ２００のチャネル長方向の断面図でもある。また、図５（Ｃ）乃至図１５（Ｃ）は、図５（Ａ）乃至図１５（Ａ）にＡ３−Ａ４の一点鎖線で示す部位に対応する断面図であり、トランジスタ２００のチャネル幅方向の断面図でもある。なお、図５（Ａ）乃至図１５（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。
　まず、基板（図示しない。）を準備し、当該基板上に絶縁層２１４を成膜する。絶縁層２１４の成膜は、スパッタリング法、ＣＶＤ法、分子線エピタキシー（ＭＢＥ：Ｍｏｌｅｃｕｌａｒ　Ｂｅａｍ　Ｅｐｉｔａｘｙ）法、パルスレーザ堆積（ＰＬＤ：Ｐｕｌｓｅｄ　Ｌａｓｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）法、またはＡＬＤ法などを用いて行うことができる。
　なお、ＣＶＤ法は、プラズマを利用するプラズマＣＶＤ（ＰＥＣＶＤ：Ｐｌａｓｍａ　Ｅｎｈａｎｃｅｄ　ＣＶＤ）法、熱を利用する熱ＣＶＤ（ＴＣＶＤ：Ｔｈｅｒｍａｌ　ＣＶＤ）法、光を利用する光ＣＶＤ（Ｐｈｏｔｏ　ＣＶＤ）法などに分類できる。さらに用いる原料ガスによって金属ＣＶＤ（ＭＣＶＤ：Ｍｅｔａｌ　ＣＶＤ）法、有機金属ＣＶＤ（ＭＯＣＶＤ：Ｍｅｔａｌ　Ｏｒｇａｎｉｃ　ＣＶＤ）法に分けることができる。
　プラズマＣＶＤ法は、比較的低温で高品質の膜が得られる。また、熱ＣＶＤ法は、プラズマを用いないため、被処理物へのプラズマダメージを小さくすることが可能な成膜方法である。例えば、半導体装置に含まれる配線、電極、素子（トランジスタ、容量素子など）などは、プラズマから電荷を受け取ることでチャージアップする場合がある。このとき、蓄積した電荷によって、半導体装置に含まれる配線、電極、素子などが破壊される場合がある。一方、プラズマを用いない熱ＣＶＤ法の場合、こういったプラズマダメージが生じないため、半導体装置の歩留まりを高くできる。また、熱ＣＶＤ法では、成膜中のプラズマダメージが生じないため、欠陥の少ない膜が得られる。
　また、ＡＬＤ法は、原子の性質である自己制御性を利用し、一層ずつ原子を堆積できるので、極薄の成膜が可能、アスペクト比の高い構造への成膜が可能、ピンホールなどの欠陥の少ない成膜が可能、被覆性に優れた成膜が可能、および低温での成膜が可能、などの効果がある。また、ＡＬＤ法には、プラズマを利用した成膜方法ＰＥＡＬＤ（Ｐｌａｓｍａ　Ｅｎｈａｎｃｅｄ　ＡＬＤ）法も含まれる。プラズマを利用することで、より低温での成膜が可能となる。なお、ＡＬＤ法で用いるプリカーサには炭素などの不純物を含むものがあるため、ＡＬＤ法により設けられた膜は、他の成膜法により設けられた膜と比較して、炭素などの不純物を多く含む場合がある。不純物の定量は、ＸＰＳ分析を用いて行うことができる。
　ＣＶＤ法およびＡＬＤ法は、ターゲットなどから放出される粒子が堆積する成膜方法とは異なり、被処理物の表面における反応により膜が形成される成膜方法である。したがって、被処理物の形状の影響を受けにくく、良好な段差被覆性を有する成膜方法である。特に、ＡＬＤ法は、優れた段差被覆性と、優れた厚さの均一性を有するため、アスペクト比の高い開口部の表面を被覆する場合などに好適である。ＡＬＤ法は比較的成膜速度が遅いため、成膜速度の速いＣＶＤ法などの他の成膜方法と組み合わせて用いることもできる。
　ＣＶＤ法およびＡＬＤ法は、原料ガスの流量比によって、得られる膜の組成を制御できる。例えば、原料ガスの流量比によって、任意の組成の膜を成膜できる。また、例えば、成膜しながら原料ガスの流量比を変化させることによって、組成が連続的に変化した膜を成膜できる。原料ガスの流量比を変化させながら成膜する場合、複数の成膜室を用いて成膜する場合と比べて、搬送や圧力調整に掛かる時間を要さない分、成膜に掛かる時間を短くすることができ、生産性を高めることができる。
　本実施の形態では、絶縁層２１４として、スパッタリング法によって酸化アルミニウムを成膜する。また、絶縁層２１４は、多層構造としてもよい。例えば、スパッタリング法によって酸化アルミニウムを成膜し、当該酸化アルミニウム上に、ＡＬＤ法によって酸化アルミニウムを成膜する構造としてもよい。または、ＡＬＤ法によって酸化アルミニウムを成膜し、当該酸化アルミニウム上に、スパッタリング法によって酸化アルミニウムを成膜する構造としてもよい。
　次に絶縁層２１４上に、導電層２０５となる導電膜を成膜する。導電層２０５となる導電膜の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。また、導電層２０５となる導電膜は、多層膜とすることができる。本実施の形態では、導電層２０５となる導電膜としてタングステンを成膜する。
　次に、リソグラフィー法を用いて、導電層２０５となる導電膜を加工し、導電層２０５を形成する。
　なお、リソグラフィー法では、例えば、レジストマスクの露光に、ＫｒＦエキシマレーザ光、ＡｒＦエキシマレーザ光、ＥＵＶ（Ｅｘｔｒｅｍｅ　Ｕｌｔｒａｖｉｏｌｅｔ）光などを用いることができる。また、基板と投影レンズとの間に液体（例えば水）を満たして露光する、液浸技術を用いてもよい。また、前述した光に代えて、電子ビームやイオンビームを用いてもよい。なお、電子ビームやイオンビームを用いる場合には、マスクは不要となる。なお、レジストマスクの除去には、アッシングなどのドライエッチング処理、ウェットエッチング処理、またはこれらを組み合わせて行うことができる。
　また、レジストマスクの代わりに絶縁膜や導電膜からなるハードマスクを用いてもよい。ハードマスクを用いる場合、導電層２０５となる導電膜上にハードマスク材料となる絶縁膜や導電膜を形成し、その上にレジストマスクを形成し、ハードマスク材料をエッチングすることで所望の形状のハードマスクを形成できる。導電層２０５となる導電膜のエッチングは、レジストマスクを除去してから行っても良いし、レジストマスクを残したまま行っても良い。後者の場合、エッチング中にレジストマスクが消失することがある。導電層２０５となる導電膜のエッチング後にハードマスクをエッチングにより除去しても良い。一方、ハードマスクの材料が後工程に影響が無い、あるいは後工程で利用できる場合、必ずしもハードマスクを除去する必要は無い。
　ドライエッチング装置としては、平行平板型電極を有する容量結合型プラズマ（ＣＣＰ：Ｃａｐａｃｉｔｉｖｅｌｙ　Ｃｏｕｐｌｅｄ　Ｐｌａｓｍａ）エッチング装置を用いることができる。平行平板型電極を有する容量結合型プラズマエッチング装置は、一方の電極に高周波電源を印加する構成でもよい。または一方の電極に複数の異なった高周波電源を印加する構成でもよい。または電極それぞれに同じ周波数の高周波電源を印加する構成でもよい。または電極それぞれに周波数の異なる高周波電源を印加する構成でもよい。または高密度プラズマ源を有するドライエッチング装置を用いることができる。例えば、誘導結合型プラズマ（ＩＣＰ：Ｉｎｄｕｃｔｉｖｅｌｙ　Ｃｏｕｐｌｅｄ　Ｐｌａｓｍａ）エッチング装置などを用いることができる。
　次に、絶縁層２１４上、導電層２０５上に絶縁層２１６となる絶縁膜を成膜する。該絶縁膜は、導電層２０５の上面、および側面と接するように形成する。絶縁層２１６となる絶縁膜の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。本実施の形態では、絶縁層２１６となる絶縁膜として、ＣＶＤ法によって酸化シリコンを成膜する。
　ここで、絶縁層２１６となる絶縁膜の膜厚は、導電層２０５の膜厚以上とすることが好ましい。例えば、導電層２０５の膜厚を１とすると、絶縁層２１６となる絶縁膜の膜厚は、１以上３以下とする。
　次に、絶縁層２１６となる絶縁膜にＣＭＰ（Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ）処理を行うことで、絶縁層２１６となる絶縁膜の一部を除去し、導電層２０５の表面を露出させる。これにより、上面が平坦な、導電層２０５と、導電層２０５の側面と接する絶縁層２１６を形成できる（図５参照。）。絶縁層２１６と導電層２０５の上面の平坦性を向上させることにより、半導体層２３０ａ、半導体層２３０ｂ、半導体層２３０ｃを形成するＣＡＡＣ−ＯＳの結晶性を向上させることができる。
　なお、絶縁層２１６および導電層２０５の作製方法は上記に限られるものではない。例えば、絶縁層２１４の上に絶縁層２１６となる絶縁膜を成膜し、当該絶縁膜に開口を設け、当該開口に埋め込むように導電層２０５を形成してもよい。
　次に、絶縁層２１６、および導電層２０５上に絶縁層２２２を成膜する。絶縁層２２２の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、またはＡＬＤ法などを用いて行うことができる。
　次に、絶縁層２２２上に絶縁層２２４を成膜する。絶縁層２２４の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、またはＡＬＤ法などを用いて行うことができる。
　続いて、加熱処理を行うと好ましい。加熱処理は、２５０℃以上６５０℃以下、好ましくは３００℃以上５００℃以下、さらに好ましくは３２０℃以上４５０℃以下で行えばよい。なお、加熱処理は、窒素または不活性ガス雰囲気、または酸化性ガスを１０ｐｐｍ以上、１％以上、もしくは１０％以上含む雰囲気で行う。また、加熱処理は減圧状態で行ってもよい。または、加熱処理は、窒素または不活性ガス雰囲気で加熱処理した後に、脱離した酸素を補うために酸化性ガスを１０ｐｐｍ以上、１％以上、または１０％以上含む雰囲気で加熱処理を行ってもよい。
　本実施の形態では、加熱処理として、絶縁層２２４の成膜後に窒素雰囲気にて４００℃の温度で１時間の処理を行う。当該加熱処理によって、絶縁層２２４に含まれる水、水素などの不純物を除去することなどができる。また、加熱処理は、絶縁層２２２の成膜後などのタイミングで行うこともできる。
　ここで、絶縁層２２４に過剰酸素領域を形成するために、減圧状態で酸素を含むプラズマ処理を行ってもよい。酸素を含むプラズマ処理は、例えばマイクロ波を用いた高密度プラズマを発生させる電源を有する装置を用いることが好ましい。または、基板側にＲＦ（Ｒａｄｉｏ　Ｆｒｅｑｕｅｎｃｙ）を印加する電源を有してもよい。高密度プラズマを用いることより、高密度の酸素ラジカルを生成することができ、基板側にＲＦを印加することで、高密度プラズマによって生成された酸素ラジカルを効率よく絶縁層２２４内に導くことができる。または、この装置を用いて不活性ガスを含むプラズマ処理を行った後に、脱離した酸素を補うために酸素を含むプラズマ処理を行ってもよい。なお、当該プラズマ処理の条件を適宜選択することにより、絶縁層２２４に含まれる水、水素などの不純物を除去できる。その場合、加熱処理は行わなくてもよい。
　次に、絶縁層２２４上に、半導体層２３０ａとなる金属酸化物膜２３０Ａ、および半導体層２３０ｂとなる金属酸化物膜２３０Ｂを順に成膜する（図５参照。）。なお、上記金属酸化物膜は、大気環境にさらさずに連続して成膜することが好ましい。大気開放せずに成膜することで、金属酸化物膜２３０Ａ、および金属酸化物膜２３０Ｂ上に大気環境からの不純物または水分が付着することを防ぐことができ、金属酸化物膜２３０Ａと金属酸化物膜２３０Ｂとの界面近傍を清浄に保つことができる。
　金属酸化物膜２３０Ａ、および金属酸化物膜２３０Ｂの成膜はスパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、またはＡＬＤ法などを用いて行うことができる。
　例えば、金属酸化物膜２３０Ａ、および金属酸化物膜２３０Ｂをスパッタリング法によって成膜する場合は、スパッタリングガスとして酸素、または、酸素と希ガスの混合ガスを用いる。スパッタリングガスに含まれる酸素の割合を高めることで、成膜される金属酸化物膜中の過剰酸素を増やすことができる。また、上記の金属酸化物膜をスパッタリング法によって成膜する場合は、上記のＩｎ−Ｍ−Ｚｎ酸化物ターゲットなどを用いることができる。また、ターゲットには、直流（ＤＣ）電源または、高周波（ＲＦ）電源などの交流（ＡＣ）電源が接続され、ターゲットの電気伝導度に応じて、必要な電力を印加できる。
　特に、金属酸化物膜２３０Ａの成膜時に、スパッタリングガスに含まれる酸素の一部が絶縁層２２４に供給される場合がある。したがって、金属酸化物膜２３０Ａのスパッタリングガスに含まれる酸素の割合は７０％以上、好ましくは８０％以上、より好ましくは１００％とすればよい。
　また、金属酸化物膜２３０Ｂをスパッタリング法で形成する場合、スパッタリングガスに含まれる酸素の割合を１％以上３０％以下、好ましくは５％以上２０％以下として成膜すると、酸素欠乏型の酸化物半導体が形成される。酸素欠乏型の酸化物半導体をチャネル形成領域に用いたトランジスタは、比較的高い電界効果移動度が得られる。また、基板を加熱しながら成膜を行うことによって、当該金属酸化物膜の結晶性を向上させることができる。ただし、本発明の一態様はこれに限定されない。半導体層２３０ｂとなる金属酸化物膜２３０Ｂをスパッタリング法で形成する場合、スパッタリングガスに含まれる酸素の割合を、３０％を超えて１００％以下、好ましくは７０％以上１００％以下として成膜すると、酸素過剰型の酸化物半導体が形成される。酸素過剰型の酸化物半導体をチャネル形成領域に用いたトランジスタは、比較的高い信頼性が得られる。
　本実施の形態では、金属酸化物膜２３０Ａとして、スパッタリング法によって、Ｉｎ：Ｇａ：Ｚｎ＝２：２：１［原子数比］、あるいは１：３：４［原子数比］のターゲットを用いて成膜する。また、金属酸化物膜２３０Ｂとして、スパッタリング法によって、Ｉｎ：Ｇａ：Ｚｎ＝４：２：４．１［原子数比］のターゲットを用いて成膜する。なお、各金属酸化物膜は、成膜条件、および原子数比を適宜選択することで、半導体層２３０に求める特性に合わせて形成するとよい。
　ここで、絶縁層２２２、絶縁層２２４、金属酸化物膜２３０Ａ、および金属酸化物膜２３０Ｂを、大気に暴露することなく成膜することが好ましい。例えば、マルチチャンバー方式の成膜装置を用いればよい。
　次に、加熱処理を行ってもよい。加熱処理は、上述した加熱処理条件を用いることができる。加熱処理によって、金属酸化物膜２３０Ａ、および金属酸化物膜２３０Ｂ中の水、水素などの不純物を除去することなどができる。本実施の形態では、窒素雰囲気にて４００℃の温度で１時間の処理を行った後に、連続して酸素雰囲気にて４００℃の温度で１時間の処理を行う。
　次に、金属酸化物膜２３０Ａ、および金属酸化物膜２３０Ｂを島状に加工して、半導体層２３０ａ、および半導体層２３０ｂを形成する。なお、当該工程において、絶縁層２２４の半導体層２３０ａと重ならない領域の膜厚が薄くなることがある（図６参照。）。
　ここで、半導体層２３０ａ、および半導体層２３０ｂは、少なくとも一部が導電層２０５と重なるように形成する。また、半導体層２３０ａ、および半導体層２３０ｂの側面がテーパー形状である構成にしてもよい。その場合、半導体層２３０ａ、および半導体層２３０ｂの側面と絶縁層２２２の上面のなす角は６０°以上７０°未満が好ましい。この様な形状とすることで、これより後の工程において、絶縁層２２６などの被覆性が向上し、鬆などの欠陥を低減できる。または、半導体層２３０ｂの側面は、絶縁層２２２の上面に対し、概略垂直にしてもよい。半導体層２３０ａ、および半導体層２３０ｂの側面が、絶縁層２２２の上面に対し、概略垂直であることで、複数のトランジスタ２００を設ける際に、小面積化、高密度化が可能となる。
　また、半導体層２３０ｂの側面と半導体層２３０ｂの上面との間に、湾曲面を有する。つまり、側面の端部と上面の端部は、湾曲していることが好ましい（ラウンド状ともいう）。湾曲面は、例えば、半導体層２３０ｂの端部において、曲率半径が、３ｎｍ以上１０ｎｍ以下、好ましくは、５ｎｍ以上６ｎｍ以下とする。端部に角を有さないことで、以降の成膜工程における膜の被覆性が向上する。
　なお、金属酸化物膜２３０Ａ、および金属酸化物膜２３０Ｂの加工はリソグラフィー法を用いて行えばよい。また、当該加工はドライエッチング法やウェットエッチング法を用いることができる。ドライエッチング法は微細加工に適している。
　また、ドライエッチングなどの処理を行うことによって、エッチングガスなどに起因した不純物が半導体層２３０ａ、および半導体層２３０ｂなどの表面または内部に付着または拡散することがある。不純物としては、例えば、フッ素または塩素などがある。当該不純物などを除去するために、洗浄を行うことが好ましい。洗浄方法としては、洗浄液など用いたウェット洗浄、プラズマを用いたプラズマ処理、または熱処理による洗浄などがあり、上記洗浄を適宜組み合わせて行ってもよい。ウェット洗浄としては、シュウ酸、リン酸、またはフッ化水素酸などを炭酸水または純水で希釈した水溶液を用いて洗浄処理を行ってもよい。または、純水または炭酸水を用いた超音波洗浄を行ってもよい。本実施の形態では、純水または炭酸水を用いた超音波洗浄を行う。
　続いて、加熱処理を行ってもよい。加熱処理の条件は、前述の加熱処理の条件を用いることができる。
　続いて、半導体層２３０ａ、半導体層２３０ｂ、及び絶縁層２２４を覆って絶縁層２２６を成膜する（図７参照）。絶縁層２２６の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、またはＡＬＤ法などを用いて行うことができる。絶縁層２２６は、絶縁層２２４と同様の方法により成膜できる。
　絶縁層２２６の厚さは、後の元素の注入処理の条件に応じて適宜設定することができる。例えば絶縁層２２４として酸化シリコン膜や酸化窒化シリコン膜を用いた場合には、絶縁層２２６の厚さを３ｎｍ以上２０ｎｍ以下の厚さとすることができる。
　次に、絶縁層２２４、半導体層２３０ａ、および半導体層２３０ｂの上に、ダミーゲート層２６２Ａとなるダミーゲート膜を成膜する。
　ダミーゲート層２６２Ａとなるダミーゲート膜は、加工してダミーゲートとして使用する。ダミーゲートとは、仮のゲート電極のことである。つまり、ダミーゲート層２６２Ａとなるダミーゲート膜を加工することで、ダミーゲートを形成し、後の工程において該ダミーゲートを除去し、代わりに導電膜等によるゲート電極を形成する。従って、ダミーゲート層２６２Ａとなるダミーゲート膜は微細加工が容易であり、かつ、除去も容易な膜を用いることが好ましい。
　ダミーゲート層２６２Ａとなるダミーゲート膜の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。例えば、絶縁性材料、半導体材料、または導電性材料を用いることができる。具体的には、ポリシリコン、微結晶シリコン、アモルファスシリコンなどのシリコン、アルミニウム、チタン、タングステンなどの金属膜などを用いればよい。または、塗布法を用いて、炭素を含む膜、ＳＯＧ（Ｓｐｉｎ　Ｏｎ　Ｇｌａｓｓ）、樹脂膜などを形成してもよい。例えば、フォトレジスト、ポリエステル、ポリオレフィン、ポリアミド（ナイロン、アラミドなど）、ポリイミド、ポリカーボネートまたはアクリルなどがある。ＳＯＧ、樹脂膜を塗布法によって形成することで、ダミーゲート膜の表面を平坦にすることができる。このように、ダミーゲート膜の表面を平坦にすることで、微細加工が容易となり、さらに、除去も容易である。
　また、ダミーゲート層２６２Ａとなるダミーゲート膜は、異なる膜種を用いて多層膜とすることもできる。例えば、ダミーゲート層２６２Ａとなるダミーゲート膜を導電膜と該導電膜上の樹脂膜の２層構造の膜とすることができる。ダミーゲート膜をこのような構造とすることで、例えば、後のＣＭＰ工程において、該導電膜がＣＭＰ処理のストッパ膜として機能する場合がある。または、ＣＭＰ処理の終点検出が可能となる場合があり、加工ばらつきの低減が可能となる場合がある。
　次に、リソグラフィー法によって、ダミーゲート層２６２Ａとなるダミーゲート膜をエッチングし、ダミーゲート層２６２Ａを形成する（図８参照。）。ダミーゲート層２６２Ａは、少なくとも一部が、導電層２０５および半導体層２３０と重なるように形成する。
　次に、第１の注入処理を行なう（図８参照）。第１の注入処理は、ダミーゲート層２６２Ａをマスクとして、半導体層２３０ｂにドーパント２５６を注入（添加）する処理である。これにより、半導体層２３０ｂのダミーゲート層２６２Ａと重畳していない領域に、ドーパント２５６を含む、領域２５２ａおよび領域２５２ｂが形成される。このように、ダミーゲート層２６２Ａのチャネル長方向の長さによって、領域２５２ａと領域２５２ｂの間の距離、つまりチャネル長を制御することができる。
　ドーパント２５６の添加方法としては、イオン化された原料ガスを質量分離して添加するイオン注入法、イオン化された原料ガスを質量分離せずに添加するイオンドーピング法、プラズマイマージョンイオンインプランテーション法などを用いることができる。質量分離を行う場合、添加するイオン種およびその濃度を厳密に制御することができる。一方、質量分離を行わない場合、短時間で高濃度のイオンを添加することができる。また、原子または分子のクラスターを生成してイオン化するイオンドーピング法を用いてもよい。なお、ドーパントを、イオン、ドナー、アクセプター、不純物または元素などと言い換えてもよい。
　ドーパント２５６としては、上述の酸素欠損を形成する元素、または酸素欠損と結合する元素などを用いればよい。このような元素としては、代表的には、ホウ素、またはリンが挙げられる。また、水素、炭素、窒素、フッ素、硫黄、塩素、チタン、希ガス等を用いてもよい。また、希ガスの代表例としては、ヘリウム、ネオン、アルゴン、クリプトン、及びキセノン等がある。また、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウム、ルテニウム、イリジウム、ストロンチウム、ランタンなどの金属元素の中から選ばれるいずれか一つまたは複数の金属元素を添加してもよい。上述した中でもドーパント２５６としては、ホウ素、及びリンが好ましい。ホウ素、リンをドーパント２５６として用いる場合、アモルファスシリコン、または低温ポリシリコンの製造ラインの装置を使用することができるため、設備投資を抑制することができる。
　特に、ドーパント２５６として、酸化物を形成しやすい元素を用いることが好ましい。このような元素としては、代表的にはホウ素、リン、アルミニウム、マグネシウム等がある。
　ドーパント２５６を注入する際に用いる原料ガスとしては、上記不純物元素を含むガスを用いることができる。ホウ素を供給する場合、代表的にはＢ２Ｈ６ガスやＢＦ３ガスなどを用いることができる。またリンを供給する場合には、代表的にはＰＨ３ガスを用いることができる。また、これらの原料ガスを希ガスで希釈した混合ガスを用いてもよい。
　その他、原料ガスとして、ＣＨ４、Ｎ２、ＮＨ３、ＡｌＨ３、ＡｌＣｌ３、ＳｉＨ４、Ｓｉ２Ｈ６、Ｆ２、ＨＦ、Ｈ２及び希ガス等を用いることができる。また、イオン源はガスに限られず、液体または固体を気化させたものをイオン源としてもよい。
　ドーパント２５６の添加は、絶縁層２２６及び半導体層２３０の組成や密度、厚さなどを考慮して、加速電圧やドーズ量などの条件を設定することで制御することができる。
　なお、ドーパント２５６の供給方法としてはこれに限られず、例えばプラズマ処理や、加熱による熱拡散を利用した処理などを用いてもよい。プラズマ処理法の場合、添加する不純物元素を含むガス雰囲気にてプラズマを発生させて、プラズマ処理を行うことによって、不純物元素を添加することができる。上記プラズマを発生させる装置としては、ドライエッチング装置、アッシング装置、プラズマＣＶＤ装置、高密度プラズマＣＶＤ装置等を用いることができる。
　なお、図８では、ドーパント２５６を絶縁層２１４の上面に略垂直に添加しているが、これに限られず、ドーパント２５６の添加を絶縁層２１４の上面に対して傾斜させて行ってもよい。絶縁層２１４の上面に対して傾斜させてドーパントを添加させることにより、ダミーゲート層２６２Ａと重畳する領域の一部にも領域２５２ａおよび領域２５２ｂを形成することができる。
　続いて、絶縁層２２６及びダミーゲート層２６２Ａを覆って、絶縁層２２８を成膜する（図９参照）。絶縁層２２８の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、またはＡＬＤ法などを用いて行うことができる。絶縁層２２８は、絶縁層２２２と同様の方法により成膜できる。
　絶縁層２２８は、水素などの不純物や、酸素の拡散を抑制する機能を有する絶縁膜を用いることが好ましい。例えば、スパッタリング法によって、酸化アルミニウム膜、を成膜することが好ましい。スパッタリング法によって、酸素を含むガスを用いて酸化アルミニウム膜を成膜することによって、絶縁層２２６中へ酸素を注入することができる。つまり、絶縁層２２６は過剰酸素を有することができる。
　また、絶縁層２２８として、高温で基板加熱を行いながら、酸化アルミニウムを成膜してもよい。絶縁層２２８の成膜時の基板加熱温度は、２００℃以上、好ましくは２５０℃以上、より好ましくは３５０℃以上にすればよい。このとき、絶縁層２２８を成膜する前に、ＡＬＤ法を用いて酸化アルミニウムを成膜しておくことにより、上記の温度で絶縁層２２８を成膜したときに、ダミーゲート層２６２Ａが変形することを防ぐことができる。
　次に、第２の注入処理を行なう（図９参照）。第２の注入処理は、ダミーゲート層２６２Ａおよび絶縁層２２８のダミーゲート層２６２Ａの側面に接する部分をマスクとして、半導体層２３０ｂにドーパント２５７を注入（添加）する処理である。これにより、半導体層２３０ｂの該マスクと重畳していない領域に、ドーパント２５７を含む、領域２５３ａおよび領域２５３ｂが形成される。このように、ダミーゲート層２６２Ａの側面を覆う絶縁層２２８の厚さによって、領域２５２の中で領域２５３が形成されていない部分（図２に示す領域２３２ａおよび領域２３２ｂに相当する。）のチャネル長方向の長さを制御することができる。
　ドーパント２５７の添加方法は、上記のドーパント２５６の添加方法と同様の方法を用いることができる。このとき、ドーパント２５７が、絶縁層２２８のダミーゲート層２６２Ａと接していない部分、及び絶縁層２２６を貫通できるように、ドーパント２５７に十分なエネルギーを与えることが好ましい。また、ドーパント２５７としては、ドーパント２５６と同様の元素を用いることができる。
　ドーパント２５７は、ドーパント２５６よりも高い濃度で注入することが好ましい。これにより、領域２５２ａよりも高濃度に元素が注入された領域２５２ｂを形成することができる。また、ドーパント２５７の注入は、ドーパント２５６よりも高い加速電圧で行うことが好ましい。これにより、領域２５２ａよりも深くまで元素が分布した領域２５２ｂを形成することができる。
　また、図９では、ドーパント２５７を絶縁層２１４の上面に略垂直に添加しているが、これに限られず、ドーパント２５７の添加を絶縁層２１４の上面に対して傾斜させて行ってもよい。絶縁層２１４の上面に対して傾斜させてドーパントを添加させることにより、絶縁層２２８のダミーゲート層２６２Ａと接する部分と重畳する領域の一部にも領域２５３ａおよび領域２５３ｂを形成することができる場合がある。
　また、本実施の形態では、ドーパント２５７は、絶縁層２２８及び絶縁層２２６を介して半導体層２３０に添加される。このとき、絶縁層２２８及び絶縁層２２６にもドーパント２５７が添加される。すなわち、半導体層２３０、絶縁層２２８及び絶縁層２２６は、ドーパント２５７に含まれる元素を有する。また、絶縁層２２６が過剰酸素を有する場合、ドーパント２５７によって、外部への過剰酸素の拡散を抑制できる。
　なお、本実施の形態においては、ドーパント２５７の添加を絶縁層２２８の成膜後に行ったが、これに限られるものではない。例えば、後述する絶縁膜２４４Ａの成膜後にドーパント２５７の添加を行ってもよい。これにより、半導体層２３０ｂのダミーゲート層２６２Ａ、絶縁層２２８の基板垂直方向に延伸する部分、および絶縁膜２４４Ａの基板垂直方向に延伸する部分と重畳していない領域に、ドーパント２５７を含む、領域２５３ａおよび領域２５３ｂが形成される。
　以上のように、領域２５２および領域２５３を形成することにより、後の工程で形成する導電層２６０を、領域２５２ａおよび領域２５３ａと、領域２５２ｂおよび領域２５３ｂと、の間に自己整合的に配置することができる。
　次に、絶縁層２２８の上に絶縁膜２４４Ａを成膜する（図１０参照）。絶縁膜２４４Ａの成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、またはＡＬＤ法などを用いて行うことができる。
　絶縁膜２４４Ａは、絶縁層２２８と同様に、水素などの不純物や、酸素の拡散を抑制する機能を有する絶縁膜を用いることが好ましい。例えば、ＡＬＤ法によって、酸化アルミニウム膜を成膜することが好ましい。被覆性に優れたＡＬＤ法を用いることで、ダミーゲート層２６２Ａなどにより形成された段差部においても、均一な厚さを有する絶縁膜２４４Ａを形成することができる。また、ＡＬＤ法を用いることで、緻密な薄膜を成膜することができる。このように被覆性に優れ、緻密な薄膜を成膜することが出来るので、例えば、絶縁層２２８にボイドやピンホールなどの欠陥が生じても、絶縁膜２４４Ａによって覆うことができる。
　また、絶縁膜２４４Ａとして、窒化アルミニウム、窒化シリコン、窒化酸化シリコンなどを、成膜してもよい。例えば、絶縁膜２４４Ａとして、アルミニウムターゲットを用いた反応性スパッタリングで、窒化アルミニウム膜を成膜する場合、成膜ガスの全流量に対する窒素ガスの流量を好ましくは３０％以上１００％以下、より好ましくは４０％以上１００％以下、さらに好ましくは５０％以上１００％以下とする。
　以上により、絶縁層２２４に含まれる過剰酸素が外方へ拡散することを防止し、また外方から水や水素のような不純物の絶縁層２２４への侵入を防止することができる。尚、絶縁膜２４４Ａの成膜は省略することができる場合がある。
　次に、絶縁膜２４４Ａ上に、絶縁層２８０となる絶縁膜を成膜する。絶縁層２８０となる絶縁膜の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。
　次に、絶縁層２８０となる絶縁膜、ダミーゲート層２６２Ａ、絶縁層２２８、および絶縁膜２４４Ａの一部を、ダミーゲート層２６２Ａの一部が露出するまで除去し、絶縁層２８０、ダミーゲート２６２、絶縁層２２８および絶縁層２４４を形成する（図１１参照。）。絶縁層２８０、ダミーゲート２６２、絶縁層２２８および絶縁層２４４の形成にはＣＭＰ処理を用いることが好ましい。
　また、上述のようにダミーゲート層２６２Ａを、例えば、導電膜と該導電膜上に樹脂膜を形成する２層構造の膜とすることで、ＣＭＰ工程において、該導電膜がＣＭＰ処理のストッパ膜として機能する場合がある。または、該導電膜によりＣＭＰ処理の終点検出が可能となる場合があり、ダミーゲート２６２の高さのばらつきの低減が可能となる場合がある。図１１（Ｂ）に示すように、ダミーゲート２６２の上面と、絶縁層２２８、絶縁層２４４および絶縁層２８０の上面が略一致する。
　次に、ダミーゲート２６２と、ダミーゲート２６２と重畳する絶縁層２２６の一部を除去し、開口２６３を形成する（図１２参照。）。ダミーゲート２６２及び絶縁層２２６の除去は、ウェットエッチング、ドライエッチング、またはアッシングなどを用いて行うことができる。または、適宜、上記の処理を複数組み合わせて行ってもよい。例えば、アッシング処理の後に、ウェットエッチング処理を行うなどがある。ダミーゲート２６２及び絶縁層２２６の一部を除去することにより、開口２６３において半導体層２３０ｂの表面の一部が露出する。
　続いて、絶縁層２２８のダミーゲート２６２の側面に接していた部分をエッチングする（図１３参照）。これにより、開口２６３の内部において、絶縁層２４４の側面が露出した状態となる。
　絶縁層２２８の一部のエッチングは、異方性のドライエッチング、等方性のドライエッチング、ウェットエッチング、または反応性ガスを用いたエッチングを用いることができる。またこのとき、絶縁層２８０、絶縁層２４４、半導体層２３０がエッチングされない条件でエッチングすることが好ましい。
　また、絶縁層２２８のエッチング時、または絶縁層２２８のエッチング後に、開口２６３内に位置する絶縁層２２６の突出した部分をわずかにエッチングすることにより、当該部分の表面が曲面となるように加工することができる。
　次に、金属酸化物膜２３０Ｃの成膜前に加熱処理を行うことが好ましい。加熱処理は、１００℃以上４００℃以下で行えばよく、例えば２００℃で行えばよい。あるいは、金属酸化物膜２３０Ｃの成膜温度と同じ温度で行うことが好ましい。ここで、成膜温度とは、成膜中の基板温度に限らず、成膜装置の設定温度を含む。例えば、金属酸化物膜２３０Ｃを３００℃で成膜する場合、当該加熱処理は３００℃とすることが好ましい。当該加熱処理は、減圧下で行うことが好ましく、例えば、真空雰囲気で行ってもよい。真空雰囲気は、ターボ分子ポンプ等で排気を行うことで維持される。真空雰囲気では、処理室の圧力は、１×１０−２Ｐａ以下、好ましくは１×１０−３Ｐａ以下とすればよい。
　次に、開口２６３に埋め込むように、金属酸化物膜２３０Ｃを成膜する。また、上記加熱処理後、大気に暴露することなく、連続して金属酸化物膜２３０Ｃの成膜を行うことが好ましい。例えば、後述するマルチチャンバー方式の成膜装置などを用いて、加熱処理と成膜処理を異なるチャンバーで、連続して行うことが好ましい。このような処理を行うことによって、半導体層２３０ａおよび半導体層２３０ｂの表面などに吸着している水分、水素、炭素などの不純物を除去し、さらに半導体層２３０ａおよび半導体層２３０ｂ中の水分濃度および水素濃度を低減させることができる。当該加熱処理により除去される不純物には、水素と炭素の結合を有する不純物や、水素と酸素の結合を有する不純物なども含まれる。さらに、外気に曝さず連続で加熱処理と成膜を行うことで、水素などの不純物が半導体層２３０に再侵入することを防ぐことができる。
　金属酸化物膜２３０Ｃの成膜はスパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、またはＡＬＤ法などを用いて行うことができる。金属酸化物膜２３０Ｃに求める特性に合わせて、金属酸化物膜２３０Ａ、または金属酸化物膜２３０Ｂと同様の成膜方法を用いて、金属酸化物膜２３０Ｃとなる金属酸化物膜を成膜すればよい。金属酸化物膜２３０Ｃとして、Ｉｎ−Ｇａ−Ｚｎ酸化物や、Ｉｎを含まない酸化物を用いることができる。Ｉｎを含まない酸化物として、Ｇａ−Ｚｎ酸化物や、酸化ガリウムなどを用いることができる。また、金属酸化物膜２３０Ｃとして、Ｉｎ−Ｇａ−Ｚｎ酸化物とＩｎを含まない酸化物の積層構造を用いてもよい。金属酸化物膜２３０Ｃとして、スパッタリング法によって、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４［原子数比］、Ｉｎ：Ｇａ：Ｚｎ＝４：２：４．１［原子数比］、Ｇａ：Ｚｎ＝２：１［原子数比］、あるいはＧａ：Ｚｎ＝２：５［原子数比］のターゲットを用いて成膜する。本実施の形態では、金属酸化物膜２３０Ｃとして、スパッタリング法によって、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４［原子数比］のターゲットを用いて半導体層２３０ｃとなる金属酸化物膜を成膜する。
　また、金属酸化物膜２３０Ｃは、第１の金属酸化物膜と、第１の金属酸化物膜上の第２の金属酸化物膜からなる積層構造を有していてもよく、金属酸化物膜２３０Ｂの形成に用いたターゲットと同様のターゲットを用いて第１の金属酸化物膜を形成し、金属酸化物膜２３０Ａの形成に用いたターゲットと同様のターゲットを用いて第２の金属酸化物膜を形成してもよい。
　金属酸化物膜２３０Ｃの成膜は、基板を加熱しながら行うことが好ましい。このとき、基板温度を３００℃以上にすることで、半導体層２３０ａ、半導体層２３０ｂ、および金属酸化物膜２３０Ｃ中の酸素欠損を低減することができる。また、例えば、後述する絶縁膜２５０Ａの成膜温度と同じ温度で成膜してもよい。また、このように基板を加熱しながら成膜することで、半導体層２３０ａ、半導体層２３０ｂ、および金属酸化物膜２３０Ｃの結晶性の向上を図ることもできる。
　特に、金属酸化物膜２３０Ｃの成膜時に、スパッタリングガスに含まれる酸素の一部が半導体層２３０ａおよび半導体層２３０ｂに供給される場合がある。したがって、金属酸化物膜２３０Ｃのスパッタリングガスに含まれる酸素の割合は７０％以上、好ましくは８０％以上、より好ましくは１００％とすればよい。また、基板を加熱しながら成膜を行うことによって、当該金属酸化物膜の結晶性を向上させることができる。
　次に、絶縁膜２５０Ａの成膜前に加熱処理を行うことが好ましい。加熱処理は、１００℃以上４００℃以下で行えばよく、例えば２００℃で行えばよい。あるいは、絶縁膜２５０Ａの成膜温度と同じ温度で行うことが好ましい。ここで、成膜温度とは、成膜中の基板温度に限らず、成膜装置の設定温度を含む。例えば、絶縁膜２５０Ａを３５０℃で成膜する場合、当該加熱処理は３５０℃とすることが好ましい。当該加熱処理は、減圧下で行うことが好ましく、例えば、真空雰囲気で行ってもよい。真空雰囲気は、ターボ分子ポンプ等で排気を行うことで維持される。真空雰囲気では、処理室の圧力は、１×１０−２Ｐａ以下、好ましくは１×１０−３Ｐａ以下とすればよい。
　次に、絶縁膜２５０Ａを成膜する。絶縁膜２５０Ａは、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、またはＡＬＤ法などを用いて成膜することができる。絶縁膜２５０Ａとしては、ＡＬＤ法を用いて、酸化シリコン、酸化ハフニウム、または酸化ガリウムなどを成膜することが好ましい。例えば、絶縁膜２５０Ａとして、酸化シリコンと、酸化シリコン上の酸化ガリウムの積層膜を用いればよい。なお、絶縁膜２５０Ａを成膜する際の成膜温度は、３００℃以上４５０℃未満、好ましくは３００℃以上４００℃未満、特に３５０℃前後とすることが好ましい。例えば、絶縁膜２５０Ａを、３５０℃で成膜することで、不純物が少ない絶縁膜を成膜することができる。
　なお、マイクロ波で酸素を励起し、高密度な酸素プラズマを発生させ、当該酸素プラズマに絶縁膜２５０Ａを曝すことで、絶縁膜２５０Ａへ酸素を導入することができる。
　また、加熱処理を行ってもよい。加熱処理は、前述の加熱処理条件を用いることができる。当該加熱処理によって、絶縁膜２５０Ａの水分濃度および水素濃度を低減させることができる。
　次に、導電膜２６０Ａａおよび導電膜２６０Ａｂを成膜する。導電膜２６０Ａａおよび導電膜２６０Ａｂの成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。例えば、ＣＶＤ法を用いることが好ましい。本実施の形態では、ＡＬＤ法を用いて、導電膜２６０Ａａを成膜し、ＣＶＤ法を用いて導電膜２６０Ａｂを成膜する（図１４参照。）。
　次に、ＣＭＰ処理によって、金属酸化物膜２３０Ｃ、絶縁膜２５０Ａ、導電膜２６０Ａａおよび導電膜２６０Ａｂを絶縁層２８０が露出するまで研磨することによって、半導体層２３０ｃ、絶縁層２５０および導電層２６０（導電層２６０ａおよび導電層２６０ｂ）を形成する（図１５参照。）。
　次に加熱処理を行ってもよい。加熱処理は、前述の加熱処理条件を用いることができる。当該加熱処理によって、絶縁層２８０の水分濃度および水素濃度を低減させることができる。または、絶縁層２７４となる絶縁膜の成膜前に加熱処理を行うことが好ましい。加熱処理は、１００℃以上４００℃以下で行えばよく、例えば２００℃で行えばよい。あるいは、該絶縁膜の成膜温度と同じ温度で行うことが好ましい。ここで、成膜温度とは、成膜中の基板温度に限らず、成膜装置の設定温度を含む。例えば、該絶縁膜を２５０℃で成膜する場合、当該加熱処理は２５０℃とすることが好ましい。当該加熱処理は、減圧下で行うことが好ましく、例えば、真空雰囲気で行ってもよい。真空雰囲気は、ターボ分子ポンプ等で排気を行うことで維持される。真空雰囲気では、処理室の圧力は、１×１０−２Ｐａ以下、好ましくは１×１０−３Ｐａ以下とすればよい。
　次に、絶縁層２８０上に、絶縁層２７４となる絶縁膜を形成する（図１５参照。）。絶縁層２７４となる絶縁膜の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、またはＡＬＤ法などを用いて行うことができる。絶縁層２７４となる絶縁膜としては、例えば、スパッタリング法によって、酸化アルミニウム膜を成膜することが好ましい。スパッタリング法によって、酸化アルミニウム膜を成膜することによって、絶縁層２８０が有する水素を半導体層２３０へ拡散することを抑制することができる場合がある。
　次に加熱処理を行ってもよい。加熱処理は、前述の加熱処理条件を用いることができる。当該加熱処理によって、絶縁層２７４の水分濃度および水素濃度を低減させることができる。
　次に絶縁層２７４上に、絶縁層２８１となる絶縁膜を成膜してもよい。絶縁層２８１となる絶縁膜の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、またはＡＬＤ法などを用いて行うことができる（図１５参照。）。
　次に、絶縁層２２６、絶縁層２２８、絶縁層２４４、絶縁層２８０、絶縁層２７４および絶縁層２８１に、領域２５３ａおよび領域２５３ｂに達する開口を形成する。当該開口の形成は、リソグラフィー法を用いて行えばよい。
　次に、絶縁層２４１となる絶縁膜を成膜し、当該絶縁膜を異方性エッチングして絶縁層２４１を形成する。当該導電膜の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法、またはＡＬＤ法などを用いて行うことができる。絶縁層２４１となる絶縁膜としては、酸素の透過を抑制する機能を有する絶縁膜を用いることが好ましい。例えば、ＡＬＤ法によって、酸化アルミニウム膜を成膜することが好ましい。また、ＡＬＤ法やＣＶＤ法を用いて、窒化シリコン膜を成膜してもよい。ＡＬＤ法を用いて窒化シリコン膜を成膜する場合、シリコンおよびハロゲンを含むプリカーサや、アミノシラン類のプリカーサを用いることができる。シリコンおよびハロゲンを含むプリカーサとして、ＳｉＣｌ４、ＳｉＨ２Ｃｌ２、Ｓｉ２Ｃｌ６、Ｓｉ３Ｃｌ８等を用いることができる。また、アミノシラン類のプリカーサとして、１価、２価、または３価のアミノシラン類を用いることができる。また、窒化ガスとしてアンモニアや、ヒドラジンを用いることができる。また、異方性エッチングは、例えばドライエッチング法などを行えばよい。開口の側壁部をこのような構成とすることで、外方からの酸素の透過を抑制し、次に形成する導電層２４０ａおよび導電層２４０ｂの酸化を防止することができる。また、導電層２４０ａおよび導電層２４０ｂから、水、水素などの不純物が外部に拡散することを防ぐことができる。
　次に、導電層２４０ａおよび導電層２４０ｂとなる導電膜を成膜する。導電層２４０ａおよび導電層２４０ｂとなる導電膜は、水、水素など不純物の拡散を抑制する機能を有する導電膜を含む積層構造とすることが望ましい。たとえば、窒化タンタル、窒化チタンなどと、タングステン、モリブデン、銅など、と、の積層とすることができる。導電層２４０となる導電膜の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＰＬＤ法またはＡＬＤ法などを用いて行うことができる。
　次に、ＣＭＰ処理を行うことで、導電層２４０ａおよび導電層２４０ｂとなる導電膜の一部を除去し、絶縁層２８１を露出する。その結果、上記開口のみに、当該導電膜が残存することで上面が平坦な導電層２４０ａおよび導電層２４０ｂを形成することができる（図１参照）。なお、当該ＣＭＰ処理により、絶縁層２８１の一部が除去される場合がある。
　以上により、図１に示すトランジスタ２００を有する半導体装置を作製することができる。
　本発明の一態様により、オン電流の大きい半導体装置を提供することができる。または、本発明の一態様により、高い周波数特性を有する半導体装置を提供することができる。または、本発明の一態様により、信頼性が良好な半導体装置を提供することができる。または、本発明の一態様により、微細化または高集積化が可能な半導体装置を提供することができる。または、本発明の一態様により、良好な電気特性を有する半導体装置を提供することができる。または、本発明の一態様により、オフ電流の小さい半導体装置を提供することができる。または、本発明の一態様により、消費電力が低減された半導体装置を提供することができる。または、本発明の一態様により、生産性の高い半導体装置を提供することができる。
　本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態２）
　本実施の形態では、本発明の一態様の半導体装置の一形態を、図１６および図１７を用いて説明する。
［記憶装置１］
　本発明の一態様である容量素子を使用した、半導体装置（記憶装置）の一例を図１６に示す。図１６に示す記憶装置は、トランジスタ２００はトランジスタ３００の上方に設けられ、容量素子１００はトランジスタ３００、およびトランジスタ２００の上方に設けられている。なお、トランジスタ２００として、先の実施の形態で説明したトランジスタ２００などを用いることができる。
　トランジスタ２００は、酸化物半導体を有する半導体層にチャネルが形成されるトランジスタである。トランジスタ２００は、オフ電流が小さいため、これを記憶装置に用いることにより長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作を必要としない、あるいは、リフレッシュ動作の頻度が極めて少ないため、記憶装置の消費電力を十分に低減することができる。
　図１６に示す記憶装置において、配線１００１はトランジスタ３００のソースと電気的に接続され、配線１００２はトランジスタ３００のドレインと電気的に接続されている。また、配線１００３はトランジスタ２００のソースおよびドレインの一方と電気的に接続され、配線１００４はトランジスタ２００の第１のゲートと電気的に接続され、配線１００６はトランジスタ２００の第２のゲートと電気的に接続されている。そして、トランジスタ３００のゲート、およびトランジスタ２００のソースおよびドレインの他方は、容量素子１００の電極の一方（ＦＧ）と電気的に接続され、配線１００５は容量素子１００の電極の他方と電気的に接続されている。
　また、図１６に示す記憶装置は、マトリクス状に配置することで、メモリセルアレイを構成することができる。
＜トランジスタ３００＞
　トランジスタ３００は、基板３１１上に設けられ、ゲート電極として機能する導電層３１６、ゲート絶縁層として機能する絶縁層３１５、基板３１１の一部からなる半導体領域３１３、およびソース領域またはドレイン領域として機能する低抵抗領域３１４ａ、および低抵抗領域３１４ｂを有する。トランジスタ３００は、ｐチャネル型、あるいはｎチャネル型のいずれでもよい。
　ここで、図１６に示すトランジスタ３００はチャネルが形成される半導体領域３１３（基板３１１の一部）が凸形状を有する。また、半導体領域３１３の側面および上面を、絶縁層３１５を介して、導電層３１６が覆うように設けられている。なお、導電層３１６は仕事関数を調整する材料を用いてもよい。このようなトランジスタ３００は半導体基板の凸部を利用していることからＦＩＮ型トランジスタとも呼ばれる。なお、凸部の上部に接して、凸部を形成するためのマスクとして機能する絶縁層を有していてもよい。また、ここでは半導体基板の一部を加工して凸部を形成する場合を示したが、ＳＯＩ基板を加工して凸形状を有する半導体膜を形成してもよい。
　なお、図１６に示すトランジスタ３００は一例であり、その構造に限定されず、回路構成や駆動方法に応じて適切なトランジスタを用いればよい。
＜容量素子１００＞
　容量素子１００は、トランジスタ２００の上方に設けられる。容量素子１００は、第１の電極として機能する導電層１１０と、第２の電極として機能する導電層１２０、および誘電体として機能する絶縁層１３０とを有する。
　また、例えば、導電層２４０上に設けた導電層１１２と、導電層１１０は、同時に形成することができる。なお、導電層１１２は、容量素子１００、トランジスタ２００、またはトランジスタ３００と電気的に接続するプラグ、または配線としての機能を有する。
　図１６では、導電層１１２、および導電層１１０は単層構造を示したが、当該構成に限定されず、２層以上の積層構造でもよい。例えば、バリア性を有する導電層と導電性が高い導電層との間に、バリア性を有する導電層、および導電性が高い導電層に対して密着性が高い導電層を形成してもよい。
　また、絶縁層１３０は、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウム、酸化ハフニウム、酸化窒化ハフニウム、窒化酸化ハフニウム、窒化ハフニウムなどを用いればよく、積層または単層で設けることができる。
　例えば、絶縁層１３０には、酸化窒化シリコンなどの絶縁耐力が大きい材料と、高誘電率（ｈｉｇｈ−ｋ）材料との積層構造を用いることが好ましい。当該構成により、容量素子１００は、高誘電率（ｈｉｇｈ−ｋ）の絶縁層を有することで、十分な容量を確保でき、絶縁耐力が大きい絶縁層を有することで、絶縁耐力が向上し、容量素子１００の静電破壊を抑制することができる。
　なお、高誘電率（ｈｉｇｈ−ｋ）材料（高い比誘電率の材料）の絶縁層としては、酸化ガリウム、酸化ハフニウム、酸化ジルコニウム、アルミニウムおよびハフニウムを有する酸化物、アルミニウムおよびハフニウムを有する酸化窒化物、シリコンおよびハフニウムを有する酸化物、シリコンおよびハフニウムを有する酸化窒化物またはシリコンおよびハフニウムを有する窒化物などを用いることができる。
　一方、絶縁耐力が大きい材料（低い比誘電率の材料）としては、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコンまたは樹脂などがある。
＜配線層＞
　各構造体の間には、層間膜、配線、およびプラグ等が設けられた配線層が設けられていてもよい。また、配線層は、設計に応じて複数層設けることができる。ここで、プラグまたは配線としての機能を有する導電層は、複数の構造をまとめて同一の符号を付与する場合がある。また、本明細書等において、配線と、配線と電気的に接続するプラグとが一体物であってもよい。すなわち、導電層の一部が配線として機能する場合、および導電層の一部がプラグとして機能する場合もある。
　例えば、トランジスタ３００上には、層間膜として、絶縁層３２０、絶縁層３２２、絶縁層３２４、および絶縁層３２６が順に積層して設けられている。また、絶縁層３２０、絶縁層３２２、絶縁層３２４、および絶縁層３２６には容量素子１００、またはトランジスタ２００と電気的に接続する導電層３２８、および導電層３３０等が埋め込まれている。なお、導電層３２８、および導電層３３０はプラグ、または配線として機能する。
　また、層間膜として機能する絶縁層は、その下方の凹凸形状を被覆する平坦化膜として機能してもよい。例えば、絶縁層３２２の上面は、平坦性を高めるために化学機械研磨（ＣＭＰ）法等を用いた平坦化処理により平坦化されていてもよい。
　絶縁層３２６、および導電層３３０上に、配線層を設けてもよい。例えば、図１６において、絶縁層３５０、絶縁層３５２、及び絶縁層３５４が順に積層して設けられている。また、絶縁層３５０、絶縁層３５２、及び絶縁層３５４には、導電層３５６が形成されている。導電層３５６は、プラグ、または配線として機能する。
　同様に、絶縁層２１０、絶縁層２１２、絶縁層２１４、および絶縁層２１６には、導電層２１８、及びトランジスタ２００を構成する導電層（導電層２０５）等が埋め込まれている。なお、導電層２１８は、容量素子１００、またはトランジスタ３００と電気的に接続するプラグ、または配線としての機能を有する。さらに、導電層１２０、および絶縁層１３０上には、絶縁層１５０が設けられている。
　層間膜として用いることができる絶縁性材料としては、絶縁性を有する酸化物、窒化物、酸化窒化物、窒化酸化物、金属酸化物、金属酸化窒化物、金属窒化酸化物などがある。
　例えば、層間膜として機能する絶縁層には、比誘電率が低い材料を用いることで、配線間に生じる寄生容量を低減することができる。したがって、絶縁層の機能に応じて、材料を選択するとよい。
　例えば、絶縁層１５０、絶縁層２１２、絶縁層３５２、および絶縁層３５４等には、比誘電率の低い絶縁層を用いることが好ましい。例えば、当該絶縁層は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコンまたは樹脂などを有することが好ましい。または、当該絶縁層は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコンまたは空孔を有する酸化シリコンと、樹脂と、の積層構造を有することが好ましい。酸化シリコンおよび酸化窒化シリコンは、熱的に安定であるため、樹脂と組み合わせることで、熱的に安定かつ比誘電率の低い積層構造とすることができる。樹脂としては、例えば、ポリエステル、ポリオレフィン、ポリアミド（ナイロン、アラミドなど）、ポリイミド、ポリカーボネートまたはアクリルなどがある。
　また、導電層１１２、または導電層１２０上に設けられる絶縁層１３０、および絶縁層１５０の一方、または両方を抵抗率が１．０×１０１２Ωｃｍ以上１．０×１０１５Ωｃｍ以下、好ましくは５．０×１０１２Ωｃｍ以上１．０×１０１４Ωｃｍ以下、より好ましくは１．０×１０１３Ωｃｍ以上５．０×１０１３Ωｃｍ以下の絶縁層とすることが好ましい。絶縁層１３０、および絶縁層１５０の一方、または両方を上記のような抵抗率を有する絶縁層とすることで、当該絶縁層は、絶縁性を維持しつつ、トランジスタ２００、トランジスタ３００、容量素子１００、および導電層１１２や導電層１２０等の配線間に蓄積される電荷を分散し、該電荷によるトランジスタ、該トランジスタを有する記憶装置の特性不良や静電破壊を抑制することができ、好ましい。このような絶縁層として、窒化シリコン、または窒化酸化シリコンを用いることができる。
　また、上記のような抵抗率を有する絶縁層として、絶縁層１４０を導電層１１２の下層に設けてもよい。この場合、絶縁層２８１上に絶縁層１４０を形成し、絶縁層１４０、絶縁層２８１、絶縁層２７４、絶縁層２８０、絶縁層２４４、絶縁層２２８、絶縁層２２６などに開口部を形成し、当該開口部内に絶縁層２４１の形成や、トランジスタ２００、導電層２１８などと電気的に接続する導電層２４０の形成を行えばよい。絶縁層１４０は、絶縁層１３０、または絶縁層１５０と同様の材料を用いることができる。
　また、酸化物半導体を用いたトランジスタは、水素などの不純物および酸素の透過を抑制する機能を有する絶縁層で囲うことによって、トランジスタの電気特性を安定にすることができる。従って、絶縁層２１０、および絶縁層３５０等には、水素などの不純物および酸素の透過を抑制する機能を有する絶縁層を用いればよい。
　水素などの不純物および酸素の透過を抑制する機能を有する絶縁層としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウムまたはタンタルを含む絶縁層を、単層で、または積層で用いればよい。具体的には、水素などの不純物および酸素の透過を抑制する機能を有する絶縁層として、酸化アルミニウム、酸化マグネシウム、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムまたは酸化タンタルなどの金属酸化物、窒化酸化シリコンまたは窒化シリコンなどを用いることができる。
　配線、プラグに用いることができる導電層としては、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウム、ルテニウムなどから選ばれた金属元素を１種以上含む材料を用いることができる。また、リン等の不純物元素を含有させた多結晶シリコンに代表される、電気伝導度が高い半導体、ニッケルシリサイドなどのシリサイドを用いてもよい。
　例えば、導電層３２８、導電層３３０、導電層３５６、導電層２１８、および導電層１１２等としては、上記の材料で形成される金属材料、合金材料、金属窒化物材料、または金属酸化物材料などの導電性材料を、単層または積層して用いることができる。耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましく、タングステンを用いることが好ましい。または、アルミニウムや銅などの低抵抗導電性材料で形成することが好ましい。低抵抗導電性材料を用いることで配線抵抗を低くすることができる。
＜＜酸化物半導体が設けられた層の配線、またはプラグ＞＞
　なお、トランジスタ２００に、酸化物半導体を用いる場合、酸化物半導体の近傍に過剰酸素領域を有する絶縁層を設けることがある。その場合、該過剰酸素領域を有する絶縁層と、該過剰酸素領域を有する絶縁層の開口に設ける導電層との間に、バリア性を有する絶縁層を設けることが好ましい。
　例えば、図１６では、絶縁層２２４と、導電層２４０との間に、絶縁層２４１を設けるとよい。特に、絶縁層２４１は、過剰酸素領域を有する絶縁層２２４を挟む絶縁層２２２、絶縁層２２６、絶縁層２２８および絶縁層２４４と、接して設けられることが好ましい。絶縁層２４１と、絶縁層２２２、絶縁層２２６、絶縁層２２８および絶縁層２４４とが接して設けられることで、絶縁層２２４、およびトランジスタ２００は、バリア性を有する絶縁層により、封止する構造とすることができる。さらに、絶縁層２４１は、絶縁層２８０、および絶縁層２８１の一部とも接することが好ましい。絶縁層２４１が、絶縁層２８０、および絶縁層２８１まで延在していることで、酸素や不純物の拡散を、より抑制することができる。
　つまり、絶縁層２４１を設けることで、絶縁層２２４が有する過剰酸素が、導電層２４０に吸収されることを抑制することができる。また、絶縁層２４１を有することで、不純物である水素が、導電層２４０を介して、トランジスタ２００へ拡散することを抑制することができる。
　なお、絶縁層２４１としては、水または水素などの不純物、および酸素の拡散を抑制する機能を有する絶縁性材料を用いるとよい。例えば、酸化アルミニウムまたは酸化ハフニウムなどを用いることが好ましい。また、他にも、例えば、酸化マグネシウム、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジムまたは酸化タンタルなどの金属酸化物、窒化酸化シリコンまたは窒化シリコンなどを用いることができる。
　以上が構成例についての説明である。本構成を用いることで、酸化物半導体を有するトランジスタを用いた半導体装置において、電気特性の変動を抑制すると共に、信頼性を向上させることができる。または、オン電流が大きい酸化物半導体を有するトランジスタを提供することができる。または、オフ電流が小さい酸化物半導体を有するトランジスタを提供することができる。または、消費電力が低減された半導体装置を提供することができる。
［記憶装置２］
　本発明の一態様である半導体装置（記憶装置）の一例を図１７に示す。図１７に示す記憶装置は、図１６で示したトランジスタ２００、トランジスタ３００、および容量素子１００を有する記憶装置に、トランジスタ４００を加えたものである。
　トランジスタ４００は、トランジスタ２００の第２のゲート電圧を制御することができる。例えば、トランジスタ４００の第１のゲート及び第２のゲートをソースとダイオード接続し、トランジスタ４００のソースと、トランジスタ２００の第２のゲートを接続する構成とする。当該構成でトランジスタ２００の第２のゲートの負電位を保持するとき、トランジスタ４００の第１のゲート−ソース間の電圧および、第２のゲート−ソース間の電圧は、０Ｖになる。トランジスタ４００において、第２のゲート電圧及び第１のゲート電圧が０Ｖのときのドレイン電流が非常に小さいため、トランジスタ２００およびトランジスタ４００に電源供給をしなくても、トランジスタ２００の第２のゲートの負電位を長時間保持することができる。これにより、トランジスタ２００、およびトランジスタ４００を有する記憶装置は、長期にわたり記憶内容を保持することが可能である。
　従って、図１７において、配線１００１はトランジスタ３００のソースと電気的に接続され、配線１００２はトランジスタ３００のドレインと電気的に接続されている。また、配線１００３はトランジスタ２００のソースおよびドレインの一方と電気的に接続され、配線１００４はトランジスタ２００のゲートと電気的に接続され、配線１００６はトランジスタ２００のバックゲートと電気的に接続されている。そして、トランジスタ３００のゲート、およびトランジスタ２００のソースおよびドレインの他方は、容量素子１００の電極の一方（ＦＧ）と電気的に接続され、配線１００５は容量素子１００の電極の他方と電気的に接続されている。配線１００７はトランジスタ４００のソースと電気的に接続され、配線１００８はトランジスタ４００のゲートと電気的に接続され、配線１００９はトランジスタ４００のバックゲートと電気的に接続され、配線１０１０はトランジスタ４００のドレインと電気的に接続されている。ここで、配線１００６、配線１００７、配線１００８、及び配線１００９が電気的に接続されている。
　また、図１７に示す記憶装置は、図１６に示す記憶装置と同様に、マトリクス状に配置することで、メモリセルアレイを構成することができる。なお、１個のトランジスタ４００は、複数のトランジスタ２００の第２のゲート電圧を制御することができる。そのため、トランジスタ４００は、トランジスタ２００よりも、少ない個数を設けるとよい。
＜トランジスタ４００＞
　トランジスタ４００は、トランジスタ２００と、同じ層に形成されており、並行して作製することができるトランジスタである。トランジスタ４００は、第１のゲート電極として機能する導電層４６０（導電層４６０ａ、および導電層４６０ｂ）と、第２のゲート電極として機能する導電層４０５（導電層４０５ａ、および導電層４０５ｂ）と、ゲート絶縁層として機能する絶縁層２２２、絶縁層２２４、および絶縁層４５０と、チャネルが形成される領域を有する半導体層４３０ｃと、ソースまたはドレインの一方として機能する領域４５２ａおよび領域４５３ａ、半導体層４３１ａ、および半導体層４３１ｂと、ソースまたはドレインの他方として機能する領域４５２ｂおよび領域４５３ｂ、半導体層４３２ａ、および半導体層４３２ｂと、導電層４４０（導電層４４０ａ、および導電層４４０ｂ）と、を有する。
　トランジスタ４００において、導電層４０５は、導電層２０５と、同じ層である。半導体層４３１ａ、および半導体層４３２ａは、半導体層２３０ａと、同じ層であり、半導体層４３１ｂ、および半導体層４３２ｂは、半導体層２３０ｂと、同じ層である。領域４５２は、領域２５２と、同じ工程で形成される領域である。領域４５３は、領域２５３と、同じ工程で形成される領域である。半導体層４３０ｃは、半導体層２３０ｃと、同じ層である。絶縁層４５０は、絶縁層２５０と、同じ層である。導電層４６０は、導電層２６０と、同じ層である。
　なお、同じ層に形成された構造体は、同時に形成することができる。例えば、半導体層４３０ｃは、半導体層２３０ｃとなる金属酸化物膜を加工することで、形成することができる。
　トランジスタ４００の活性層として機能する半導体層４３０ｃは、半導体層２３０などと同様に、酸素欠損が低減され、水素または水などの不純物が低減されている。これにより、トランジスタ４００のしきい値電圧を０Ｖより大きくし、オフ電流を低減し、第２のゲート電圧及び第１のゲート電圧が０Ｖのときのドレイン電流を非常に小さくすることができる。
　本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態３）
　本実施の形態では、図１８および図１９を用いて、本発明の一態様に係る、酸化物半導体を半導体に用いたトランジスタ（以下、ＯＳトランジスタと呼ぶ場合がある。）、および容量素子が適用されている記憶装置（以下、ＯＳメモリ装置と呼ぶ場合がある。）について説明する。ＯＳメモリ装置は、少なくとも容量素子と、容量素子の充放電を制御するＯＳトランジスタを有する記憶装置である。ＯＳトランジスタのオフ電流は極めて小さいので、ＯＳメモリ装置は優れた保持特性をもち、不揮発性メモリとして機能させることができる。
＜記憶装置の構成例＞
　図１８（Ａ）にＯＳメモリ装置の構成の一例を示す。記憶装置１４００は、周辺回路１４１１、およびメモリセルアレイ１４７０を有する。周辺回路１４１１は、行回路１４２０、列回路１４３０、出力回路１４４０、コントロールロジック回路１４６０を有する。
　列回路１４３０は、例えば、列デコーダ、プリチャージ回路、センスアンプ、および書き込み回路等を有する。プリチャージ回路は、配線をプリチャージする機能を有する。センスアンプは、メモリセルから読み出されたデータ信号を増幅する機能を有する。なお、上記配線は、メモリセルアレイ１４７０が有するメモリセルに接続されている配線であり、詳しくは後述する。増幅されたデータ信号は、出力回路１４４０を介して、データ信号ＲＤＡＴＡとして記憶装置１４００の外部に出力される。また、行回路１４２０は、例えば、行デコーダ、ワード線ドライバ回路等を有し、アクセスする行を選択することができる。
　記憶装置１４００には、外部から電源電圧として低電源電圧（ＶＳＳ）、周辺回路１４１１用の高電源電圧（ＶＤＤ）、メモリセルアレイ１４７０用の高電源電圧（ＶＩＬ）が供給される。また、記憶装置１４００には、制御信号（ＣＥ、ＷＥ、ＲＥ）、アドレス信号ＡＤＤＲ、データ信号ＷＤＡＴＡが外部から入力される。アドレス信号ＡＤＤＲは、行デコーダおよび列デコーダに入力され、ＷＤＡＴＡは書き込み回路に入力される。
　コントロールロジック回路１４６０は、外部からの入力信号（ＣＥ、ＷＥ、ＲＥ）を処理して、行デコーダ、列デコーダの制御信号を生成する。ＣＥは、チップイネーブル信号であり、ＷＥは、書き込みイネーブル信号であり、ＲＥは、読み出しイネーブル信号である。コントロールロジック回路１４６０が処理する信号は、これに限定されるものではなく、必要に応じて、他の制御信号を入力すればよい。
　メモリセルアレイ１４７０は、行列状に配置された複数個のメモリセルＭＣと、複数の配線を有する。なお、メモリセルアレイ１４７０と行回路１４２０とを接続している配線の数は、メモリセルＭＣの構成、一列に有するメモリセルＭＣの数などによって決まる。また、メモリセルアレイ１４７０と列回路１４３０とを接続している配線の数は、メモリセルＭＣの構成、一行に有するメモリセルＭＣの数などによって決まる。
　なお、図１８（Ａ）において、周辺回路１４１１とメモリセルアレイ１４７０を同一平面上に形成する例について示したが、本実施の形態はこれに限られるものではない。例えば、図１８（Ｂ）に示すように、周辺回路１４１１の一部の上に、メモリセルアレイ１４７０の一部が重なるように設けられてもよい。例えば、メモリセルアレイ１４７０の下に重なるように、センスアンプを設ける構成にしてもよい。
　図１９に上述のメモリセルＭＣに適用できるメモリセルの構成例について説明する。
［ＤＯＳＲＡＭ］
　図１９（Ａ）乃至（Ｃ）に、ＤＲＡＭのメモリセルの回路構成例を示す。本明細書等において、１ＯＳトランジスタ１容量素子型のメモリセルを用いたＤＲＡＭを、ＤＯＳＲＡＭ（Ｄｙｎａｍｉｃ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）と呼ぶ場合がある。図１９（Ａ）に示す、メモリセル１４７１は、トランジスタＭ１と、容量素子ＣＡと、を有する。なお、トランジスタＭ１は、ゲート（フロントゲートと呼ぶ場合がある。）、及びバックゲートを有する。
　トランジスタＭ１の第１端子は、容量素子ＣＡの第１端子と接続され、トランジスタＭ１の第２端子は、配線ＢＩＬと接続され、トランジスタＭ１のゲートは、配線ＷＯＬと接続され、トランジスタＭ１のバックゲートは、配線ＢＧＬと接続されている。容量素子ＣＡの第２端子は、配線ＣＡＬと接続されている。
　配線ＢＩＬは、ビット線として機能し、配線ＷＯＬは、ワード線として機能する。配線ＣＡＬは、容量素子ＣＡの第２端子に所定の電位を印加するための配線として機能する。データの書き込み時、及び読み出し時において、配線ＣＡＬには、低レベル電位を印加するのが好ましい。配線ＢＧＬは、トランジスタＭ１のバックゲートに電位を印加するための配線として機能する。配線ＢＧＬに任意の電位を印加することによって、トランジスタＭ１のしきい値電圧を増減することができる。
　また、メモリセルＭＣは、メモリセル１４７１に限定されず、回路構成の変更を行うことができる。例えば、メモリセルＭＣは、図１９（Ｂ）に示すメモリセル１４７２のように、トランジスタＭ１のバックゲートが、配線ＢＧＬでなく、配線ＷＯＬと接続される構成にしてもよい。また、例えば、メモリセルＭＣは、図１９（Ｃ）に示すメモリセル１４７３のように、シングルゲート構造のトランジスタ、つまりバックゲートを有さないトランジスタＭ１で構成されたメモリセルとしてもよい。
　上記実施の形態に示す半導体装置をメモリセル１４７１等に用いる場合、トランジスタＭ１としてトランジスタ２００を用い、容量素子ＣＡとして容量素子１００を用いることができる。トランジスタＭ１としてＯＳトランジスタを用いることによって、トランジスタＭ１のリーク電流を非常に低くすることができる。つまり、書き込んだデータをトランジスタＭ１によって長時間保持することができるため、メモリセルのリフレッシュ動作の頻度を少なくすることができる。また、メモリセルのリフレッシュ動作を不要にすることができる。また、リーク電流が非常に低いため、メモリセル１４７１、メモリセル１４７２、メモリセル１４７３に対して多値データ、又はアナログデータを保持することができる。
　また、ＤＯＳＲＡＭにおいて、上記のように、メモリセルアレイ１４７０の下に重なるように、センスアンプを設ける構成にすると、ビット線を短くすることができる。これにより、ビット線容量が小さくなり、メモリセルの保持容量を低減することができる。
［ＮＯＳＲＡＭ］
　図１９（Ｄ）乃至（Ｇ）に、２トランジスタ１容量素子のゲインセル型のメモリセルの回路構成例を示す。図１９（Ｄ）に示す、メモリセル１４７４は、トランジスタＭ２と、トランジスタＭ３と、容量素子ＣＢと、を有する。なお、トランジスタＭ２は、ゲート（フロントゲートと呼ぶ場合もある。）、及びバックゲートを有する。本明細書等において、トランジスタＭ２にＯＳトランジスタを用いたゲインセル型のメモリセルを有する記憶装置を、ＮＯＳＲＡＭ（Ｎｏｎｖｏｌａｔｉｌｅ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　ＲＡＭ）と呼ぶ場合がある。
　トランジスタＭ２の第１端子は、容量素子ＣＢの第１端子と接続され、トランジスタＭ２の第２端子は、配線ＷＢＬと接続され、トランジスタＭ２のゲートは、配線ＷＯＬと接続され、トランジスタＭ２のバックゲートは、配線ＢＧＬと接続されている。容量素子ＣＢの第２端子は、配線ＣＡＬと接続されている。トランジスタＭ３の第１端子は、配線ＲＢＬと接続され、トランジスタＭ３の第２端子は、配線ＳＬと接続され、トランジスタＭ３のゲートは、容量素子ＣＢの第１端子と接続されている。
　配線ＷＢＬは、書き込みビット線として機能し、配線ＲＢＬは、読み出しビット線として機能し、配線ＷＯＬは、ワード線として機能する。配線ＣＡＬは、容量素子ＣＢの第２端子に所定の電位を印加するための配線として機能する。データの書き込み時、データ保持の最中、データの読み出し時において、配線ＣＡＬには、低レベル電位を印加するのが好ましい。配線ＢＧＬは、トランジスタＭ２のバックゲートに電位を印加するための配線として機能する。配線ＢＧＬに任意の電位を印加することによって、トランジスタＭ２のしきい値電圧を増減することができる。
　また、メモリセルＭＣは、メモリセル１４７４に限定されず、回路の構成を適宜変更することができる。例えば、メモリセルＭＣは、図１９（Ｅ）に示すメモリセル１４７５のように、トランジスタＭ２のバックゲートが、配線ＢＧＬでなく、配線ＷＯＬと接続される構成にしてもよい。また、例えば、メモリセルＭＣは、図１９（Ｆ）に示すメモリセル１４７６のように、シングルゲート構造のトランジスタ、つまりバックゲートを有さないトランジスタＭ２で構成されたメモリセルとしてもよい。また、例えば、メモリセルＭＣは、図１９（Ｇ）に示すメモリセル１４７７のように、配線ＷＢＬと配線ＲＢＬを一本の配線ＢＩＬとしてまとめた構成であってもよい。
　上記実施の形態に示す半導体装置をメモリセル１４７４等に用いる場合、トランジスタＭ２としてトランジスタ２００を用い、トランジスタＭ３としてトランジスタ３００を用い、容量素子ＣＢとして容量素子１００を用いることができる。トランジスタＭ２としてＯＳトランジスタを用いることによって、トランジスタＭ２のリーク電流を非常に低くすることができる。これにより、書き込んだデータをトランジスタＭ２によって長時間保持することができるため、メモリセルのリフレッシュ動作の頻度を少なくすることができる。また、メモリセルのリフレッシュ動作を不要にすることができる。また、リーク電流が非常に低いため、メモリセル１４７４に多値データ、又はアナログデータを保持することができる。メモリセル１４７５乃至１４７７も同様である。
　なお、トランジスタＭ３は、チャネル形成領域にシリコンを有するトランジスタ（以下、Ｓｉトランジスタと呼ぶ場合がある）であってもよい。Ｓｉトランジスタの導電型は、ｎチャネル型としてもよいし、ｐチャネル型としてもよい。Ｓｉトランジスタは、ＯＳトランジスタよりも電界効果移動度が高くなる場合がある。よって、読み出しトランジスタとして機能するトランジスタＭ３として、Ｓｉトランジスタを用いてもよい。また、トランジスタＭ３にＳｉトランジスタを用いることで、トランジスタＭ３の上に積層してトランジスタＭ２を設けることができるので、メモリセルの占有面積を低減し、記憶装置の高集積化を図ることができる。
　また、トランジスタＭ３はＯＳトランジスタであってもよい。トランジスタＭ２、Ｍ３にＯＳトランジスタを用いた場合、メモリセルアレイ１４７０の回路をｎ型トランジスタのみを用いて構成することができる。
　また、図１９（Ｈ）に３トランジスタ１容量素子のゲインセル型のメモリセルの一例を示す。図１９（Ｈ）に示すメモリセル１４７８は、トランジスタＭ４乃至Ｍ６、および容量素子ＣＣを有する。容量素子ＣＣは適宜設けられる。メモリセル１４７８は、配線ＢＩＬ、ＲＷＬ、ＷＷＬ、ＢＧＬ、およびＧＮＤＬに電気的に接続されている。配線ＧＮＤＬは低レベル電位を与える配線である。なお、メモリセル１４７８を、配線ＢＩＬに代えて、配線ＲＢＬ、ＷＢＬに電気的に接続してもよい。
　トランジスタＭ４は、バックゲートを有するＯＳトランジスタであり、バックゲートは配線ＢＧＬに電気的に接続されている。なお、トランジスタＭ４のバックゲートとゲートとを互いに電気的に接続してもよい。あるいは、トランジスタＭ４はバックゲートを有さなくてもよい。
　なお、トランジスタＭ５、Ｍ６はそれぞれ、ｎチャネル型Ｓｉトランジスタまたはｐチャネル型Ｓｉトランジスタでもよい。或いは、トランジスタＭ４乃至Ｍ６がＯＳトランジスタでもよい、この場合、メモリセルアレイ１４７０をｎ型トランジスタのみを用いて回路を構成することができる。
　上記実施の形態に示す半導体装置をメモリセル１４７８に用いる場合、トランジスタＭ４としてトランジスタ２００を用い、トランジスタＭ５、Ｍ６としてトランジスタ３００を用い、容量素子ＣＣとして容量素子１００を用いることができる。トランジスタＭ４としてＯＳトランジスタを用いることによって、トランジスタＭ４のリーク電流を非常に低くすることができる。
　なお、本実施の形態に示す、周辺回路１４１１、およびメモリセルアレイ１４７０等の構成は、上記に限定されるものではない。これらの回路、および当該回路に接続される配線、回路素子等の、配置または機能は、必要に応じて、変更、削除、または追加してもよい。
　本実施の形態に示す構成は、他の実施の形態などに示す構成と適宜組み合わせて用いることができる。
（実施の形態４）
　本実施の形態では、図２０を用いて、本発明の半導体装置が実装されたチップ１２００の一例を示す。チップ１２００には、複数の回路（システム）が実装されている。このように、複数の回路（システム）を一つのチップに集積する技術を、システムオンチップ（Ｓｙｓｔｅｍ　ｏｎ　Ｃｈｉｐ：ＳｏＣ）技術と呼ぶ場合がある。
　図２０（Ａ）に示すように、チップ１２００は、ＣＰＵ１２１１、ＧＰＵ（Ｇｒａｐｈｉｃｓ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）１２１２、一または複数のアナログ演算部１２１３、一または複数のメモリコントローラ１２１４、一または複数のインターフェース１２１５、一または複数のネットワーク回路１２１６等を有する。
　チップ１２００には、バンプ（図示しない）が設けられ、図２０（Ｂ）に示すように、プリント基板（Ｐｒｉｎｔｅｄ　Ｃｉｒｃｕｉｔ　Ｂｏａｒｄ：ＰＣＢ）１２０１の第１の面と接続する。また、ＰＣＢ１２０１の第１の面の裏面には、複数のバンプ１２０２が設けられており、マザーボード１２０３と接続する。
　マザーボード１２０３には、ＤＲＡＭ１２２１、フラッシュメモリ１２２２等の記憶装置が設けられていてもよい。例えば、ＤＲＡＭ１２２１に先の実施の形態に示すＤＯＳＲＡＭを用いることができる。また、例えば、フラッシュメモリ１２２２に先の実施の形態に示すＮＯＳＲＡＭを用いることができる。
　ＣＰＵ１２１１は、複数のＣＰＵコアを有することが好ましい。また、ＧＰＵ１２１２は、複数のＧＰＵコアを有することが好ましい。また、ＣＰＵ１２１１、およびＧＰＵ１２１２は、それぞれ一時的にデータを格納するメモリを有していてもよい。または、ＣＰＵ１２１１、およびＧＰＵ１２１２に共通のメモリが、チップ１２００に設けられていてもよい。該メモリには、前述したＮＯＳＲＡＭや、ＤＯＳＲＡＭを用いることができる。また、ＧＰＵ１２１２は、多数のデータの並列計算に適しており、画像処理や積和演算に用いることができる。ＧＰＵ１２１２に、本発明の酸化物半導体を用いた画像処理回路や、積和演算回路を設けることで、画像処理、および積和演算を低消費電力で実行することが可能になる。
　また、ＣＰＵ１２１１、およびＧＰＵ１２１２が同一チップに設けられていることで、ＣＰＵ１２１１およびＧＰＵ１２１２間の配線を短くすることができ、ＣＰＵ１２１１からＧＰＵ１２１２へのデータ転送、ＣＰＵ１２１１、およびＧＰＵ１２１２が有するメモリ間のデータ転送、およびＧＰＵ１２１２での演算後に、ＧＰＵ１２１２からＣＰＵ１２１１への演算結果の転送を高速に行うことができる。
　アナログ演算部１２１３はＡ／Ｄ（アナログ／デジタル）変換回路、およびＤ／Ａ（デジタル／アナログ）変換回路の一、または両方を有する。また、アナログ演算部１２１３に上記積和演算回路を設けてもよい。
　メモリコントローラ１２１４は、ＤＲＡＭ１２２１のコントローラとして機能する回路、およびフラッシュメモリ１２２２のインターフェースとして機能する回路を有する。
　インターフェース１２１５は、表示装置、スピーカー、マイクロフォン、カメラ、コントローラなどの外部接続機器とのインターフェース回路を有する。コントローラとは、マウス、キーボード、ゲーム用コントローラなどを含む。このようなインターフェースとして、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ　Ｓｅｒｉａｌ　Ｂｕｓ）、ＨＤＭＩ（登録商標）（Ｈｉｇｈ−Ｄｅｆｉｎｉｔｉｏｎ　Ｍｕｌｔｉｍｅｄｉａ　Ｉｎｔｅｒｆａｃｅ）などを用いることができる。
　ネットワーク回路１２１６は、ＬＡＮ（Ｌｏｃａｌ　Ａｒｅａ　Ｎｅｔｗｏｒｋ）などのネットワーク回路を有する。また、ネットワークセキュリティー用の回路を有してもよい。
　チップ１２００には、上記回路（システム）を同一の製造プロセスで形成することが可能である。そのため、チップ１２００に必要な回路（システム）の数が増えても、製造プロセスを増やす必要が無く、チップ１２００を低コストで作製することができる。
　ＧＰＵ１２１２を有するチップ１２００が設けられたＰＣＢ１２０１、ＤＲＡＭ１２２１、およびフラッシュメモリ１２２２が設けられたマザーボード１２０３は、ＧＰＵモジュール１２０４と呼ぶことができる。
　ＧＰＵモジュール１２０４は、ＳｏＣ技術を用いたチップ１２００を有しているため、そのサイズを小さくすることができる。また、画像処理に優れていることから、スマートフォン、タブレット端末、ラップトップＰＣ、携帯型（持ち出し可能な）ゲーム機などの携帯型電子機器に用いることが好適である。また、ＧＰＵ１２１２を用いた積和演算回路により、ディープニューラルネットワーク（ＤＮＮ）、畳み込みニューラルネットワーク（ＣＮＮ）、再帰型ニューラルネットワーク（ＲＮＮ）、自己符号化器、深層ボルツマンマシン（ＤＢＭ）、深層信念ネットワーク（ＤＢＮ）などの演算を実行することができるため、チップ１２００をＡＩチップ、またはＧＰＵモジュール１２０４をＡＩシステムモジュールとして用いることができる。
　本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態５）
　本実施の形態では、先の実施の形態に示す半導体装置を用いた記憶装置の応用例について説明する。先の実施の形態に示す半導体装置は、例えば、各種電子機器（例えば、情報端末、コンピュータ、スマートフォン、電子書籍端末、デジタルカメラ（ビデオカメラも含む）、録画再生装置、ナビゲーションシステムなど）の記憶装置に適用できる。なお、ここで、コンピュータとは、タブレット型のコンピュータや、ノート型のコンピュータや、デスクトップ型のコンピュータの他、サーバシステムのような大型のコンピュータを含むものである。または、先の実施の形態に示す半導体装置は、メモリカード（例えば、ＳＤカード）、ＵＳＢメモリ、ＳＳＤ（ソリッド・ステート・ドライブ）等の各種のリムーバブル記憶装置に適用される。図２１にリムーバブル記憶装置の幾つかの構成例を模式的に示す。例えば、先の実施の形態に示す半導体装置は、パッケージングされたメモリチップに加工され、様々なストレージ装置、リムーバブルメモリに用いられる。
　図２１（Ａ）はＵＳＢメモリの模式図である。ＵＳＢメモリ１１００は、筐体１１０１、キャップ１１０２、ＵＳＢコネクタ１１０３および基板１１０４を有する。基板１１０４は、筐体１１０１に収納されている。例えば、基板１１０４には、メモリチップ１１０５、コントローラチップ１１０６が取り付けられている。基板１１０４のメモリチップ１１０５などに先の実施の形態に示す半導体装置を組み込むことができる。
　図２１（Ｂ）はＳＤカードの外観の模式図であり、図２１（Ｃ）は、ＳＤカードの内部構造の模式図である。ＳＤカード１１１０は、筐体１１１１、コネクタ１１１２および基板１１１３を有する。基板１１１３は筐体１１１１に収納されている。例えば、基板１１１３には、メモリチップ１１１４、コントローラチップ１１１５が取り付けられている。基板１１１３の裏面側にもメモリチップ１１１４を設けることで、ＳＤカード１１１０の容量を増やすことができる。また、無線通信機能を備えた無線チップを基板１１１３に設けてもよい。これによって、ホスト装置とＳＤカード１１１０間の無線通信によって、メモリチップ１１１４のデータの読み出し、書き込みが可能となる。基板１１１３のメモリチップ１１１４などに先の実施の形態に示す半導体装置を組み込むことができる。
　図２１（Ｄ）はＳＳＤの外観の模式図であり、図２１（Ｅ）は、ＳＳＤの内部構造の模式図である。ＳＳＤ１１５０は、筐体１１５１、コネクタ１１５２および基板１１５３を有する。基板１１５３は筐体１１５１に収納されている。例えば、基板１１５３には、メモリチップ１１５４、メモリチップ１１５５、コントローラチップ１１５６が取り付けられている。メモリチップ１１５５はコントローラチップ１１５６のワークメモリであり、例えばＤＯＳＲＡＭチップを用いればよい。基板１１５３の裏面側にもメモリチップ１１５４を設けることで、ＳＳＤ１１５０の容量を増やすことができる。基板１１５３のメモリチップ１１５４などに先の実施の形態に示す半導体装置を組み込むことができる。
　本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態６）
　本発明の一態様に係る半導体装置は、ＣＰＵやＧＰＵなどのプロセッサ、またはチップに用いることができる。図２２に、本発明の一態様に係るＣＰＵやＧＰＵなどのプロセッサ、またはチップを備えた電子機器の具体例を示す。
＜電子機器・システム＞
　本発明の一態様に係るＧＰＵ又はチップは、様々な電子機器に搭載することができる。電子機器としては、例えば、テレビジョン装置、デスクトップ型もしくはノート型のパーソナルコンピュータ、コンピュータ用などのモニタ、デジタルサイネージ（Ｄｉｇｉｔａｌ　Ｓｉｇｎａｇｅ：電子看板）、パチンコ機などの大型ゲーム機などの比較的大きな画面を備える電子機器の他、デジタルカメラ、デジタルビデオカメラ、デジタルフォトフレーム、携帯電話機、携帯型ゲーム機、携帯情報端末、音響再生装置、などが挙げられる。また、本発明の一態様に係る集積回路又はチップを電子機器に設けることにより、電子機器に人工知能を搭載することができる。
　本発明の一態様の電子機器は、アンテナを有していてもよい。アンテナで信号を受信することで、表示部で映像や情報等の表示を行うことができる。また、電子機器がアンテナ及び二次電池を有する場合、アンテナを、非接触電力伝送に用いてもよい。
　本発明の一態様の電子機器は、センサ（力、変位、位置、速度、加速度、角速度、回転数、距離、光、液、磁気、温度、化学物質、音声、時間、硬度、電場、電流、電圧、電力、放射線、流量、湿度、傾度、振動、においまたは赤外線を測定する機能を含むもの）を有していてもよい。
　本発明の一態様の電子機器は、様々な機能を有することができる。例えば、様々な情報（静止画、動画、テキスト画像など）を表示部に表示する機能、タッチパネル機能、カレンダー、日付または時刻などを表示する機能、様々なソフトウェア（プログラム）を実行する機能、無線通信機能、記録媒体に記録されているプログラムまたはデータを読み出す機能等を有することができる。図２２に、電子機器の例を示す。
［携帯電話］
　図２２（Ａ）には、情報端末の一種である携帯電話（スマートフォン）が図示されている。情報端末５５００は、筐体５５１０と、表示部５５１１と、を有しており、入力用インターフェースとして、タッチパネルが表示部５５１１に備えられ、ボタンが筐体５５１０に備えられている。
　情報端末５５００は、本発明の一態様のチップを適用することで、人工知能を利用したアプリケーションを実行することができる。人工知能を利用したアプリケーションとしては、例えば、会話を認識してその会話内容を表示部５５１１に表示するアプリケーション、表示部５５１１に備えるタッチパネルに対してユーザが入力した文字、図形などを認識して、表示部５５１１に表示するアプリケーション、指紋や声紋などの生体認証を行うアプリケーションなどが挙げられる。
［情報端末］
　図２２（Ｂ）には、デスクトップ型情報端末５３００が図示されている。デスクトップ型情報端末５３００は、情報端末の本体５３０１と、ディスプレイ５３０２と、キーボード５３０３と、を有する。
　デスクトップ型情報端末５３００は、先述した情報端末５５００と同様に、本発明の一態様のチップを適用することで、人工知能を利用したアプリケーションを実行することができる。人工知能を利用したアプリケーションとしては、例えば、設計支援ソフトウェア、文章添削ソフトウェア、献立自動生成ソフトウェアなどが挙げられる。また、デスクトップ型情報端末５３００を用いることで、新規の人工知能の開発を行うことができる。
　なお、上述では、電子機器としてスマートフォン、及びデスクトップ用情報端末を例として、それぞれ図２２（Ａ）、（Ｂ）に図示したが、スマートフォン、及びデスクトップ用情報端末以外の情報端末を適用することができる。スマートフォン、及びデスクトップ用情報端末以外の情報端末としては、例えば、ＰＤＡ（Ｐｅｒｓｏｎａｌ　Ｄｉｇｉｔａｌ　Ａｓｓｉｓｔａｎｔ）、ノート型情報端末、ワークステーションなどが挙げられる。
［電化製品］
　図２２（Ｃ）は、電化製品の一例である電気冷凍冷蔵庫５８００を示している。電気冷凍冷蔵庫５８００は、筐体５８０１、冷蔵室用扉５８０２、冷凍室用扉５８０３等を有する。
　電気冷凍冷蔵庫５８００に本発明の一態様のチップを適用することによって、人工知能を有する電気冷凍冷蔵庫５８００を実現することができる。人工知能を利用することによって電気冷凍冷蔵庫５８００は、電気冷凍冷蔵庫５８００に保存されている食材、その食材の消費期限などを基に献立を自動生成する機能や、電気冷凍冷蔵庫５８００に保存されている食材に合わせた温度に自動的に調節する機能などを有することができる。
　本一例では、電化製品として電気冷凍冷蔵庫について説明したが、その他の電化製品としては、例えば、掃除機、電子レンジ、電子オーブン、炊飯器、湯沸かし器、ＩＨ調理器、ウォーターサーバ、エアーコンディショナーを含む冷暖房器具、洗濯機、乾燥機、オーディオビジュアル機器などが挙げられる。
［ゲーム機］
　図２２（Ｄ）は、ゲーム機の一例である携帯ゲーム機５２００を示している。携帯ゲーム機は、筐体５２０１、表示部５２０２、ボタン５２０３等を有する。
　携帯ゲーム機５２００に本発明の一態様のＧＰＵ又はチップを適用することによって、低消費電力の携帯ゲーム機５２００を実現することができる。また、低消費電力により、回路からの発熱を低減することができるため、発熱によるその回路自体、周辺回路、及びモジュールへの影響を少なくすることができる。
　更に、携帯ゲーム機５２００に本発明の一態様のＧＰＵ又はチップを適用することによって、人工知能を有する携帯ゲーム機５２００を実現することができる。
　本来、ゲームの進行、ゲーム上に登場する生物の言動、ゲーム上で発生する現象などの表現は、そのゲームが有するプログラムによって定められているが、携帯ゲーム機５２００に人工知能を適用することにより、ゲームのプログラムに限定されない表現が可能になる。例えば、プレイヤーが問いかける内容、ゲームの進行状況、時刻、ゲーム上に登場する人物の言動が変化するといった表現が可能となる。
　また、携帯ゲーム機５２００で複数のプレイヤーが必要なゲームを行う場合、人工知能によって擬人的にゲームプレイヤーを構成することができるため、対戦相手を人工知能によるゲームプレイヤーとすることによって、１人でもゲームを行うことができる。
　図２２（Ｄ）では、ゲーム機の一例として携帯ゲーム機を図示しているが、本発明の一態様のＧＰＵ又はチップを適用するゲーム機はこれに限定されない。本発明の一態様のＧＰＵ又はチップを適用するゲーム機としては、例えば、家庭用の据え置き型ゲーム機、娯楽施設（ゲームセンター、遊園地など）に設置されるアーケードゲーム機、スポーツ施設に設置されるバッティング練習用の投球マシンなどが挙げられる。
［移動体］
　本発明の一態様のＧＰＵ又はチップは、移動体である自動車、及び自動車の運転席周辺に適用することができる。
　図２２（Ｅ１）は移動体の一例である自動車５７００を示し、図２２（Ｅ２）は、自動車の室内におけるフロントガラス周辺を示す図である。図２２（Ｅ２）では、ダッシュボードに取り付けられた表示パネル５７０１、表示パネル５７０２、表示パネル５７０３の他、ピラーに取り付けられた表示パネル５７０４を図示している。
　表示パネル５７０１乃至表示パネル５７０３は、スピードメーターやタコメーター、走行距離、燃料計、ギア状態、エアコンの設定などを表示することで、様々な情報を提供することができる。また、表示パネルに表示される項目やレイアウトなどは、ユーザの好みに合わせて適宜変更することができ、デザイン性を高めることが可能である。表示パネル５７０１乃至表示パネル５７０３は、照明装置として用いることも可能である。
　表示パネル５７０４には、自動車５７００に設けられた撮像装置（図示しない。）からの映像を映し出すことによって、ピラーで遮られた視界（死角）を補完することができる。すなわち、自動車５７００の外側に設けられた撮像装置からの映像を表示することによって、死角を補い、安全性を高めることができる。また、見えない部分を補完する映像を映すことによって、より自然に違和感なく安全確認を行うことができる。表示パネル５７０４は、照明装置として用いることもできる。
　本発明の一態様のＧＰＵ又はチップは人工知能の構成要素として適用できるため、例えば、当該チップを自動車５７００の自動運転システムに用いることができる。また、当該チップを道路案内、危険予測などを行うシステムに用いることができる。表示パネル５７０１乃至表示パネル５７０４には、道路案内、危険予測などの情報を表示する構成としてもよい。
　なお、上述では、移動体の一例として自動車について説明しているが、移動体は自動車に限定されない。例えば、移動体としては、電車、モノレール、船、飛行体（ヘリコプター、無人航空機（ドローン）、飛行機、ロケット）なども挙げることができ、これらの移動体に本発明の一態様のチップを適用して、人工知能を利用したシステムを付与することができる。
［放送システム］
　本発明の一態様のＧＰＵ又はチップは、放送システムに適用することができる。
　図２２（Ｆ）は、放送システムにおけるデータ伝送を模式的に示している。具体的には、図２２（Ｆ）は、放送局５６８０から送信された電波（放送信号）が、各家庭のテレビジョン受信装置（ＴＶ）５６００に届くまでの経路を示している。ＴＶ５６００は、受信装置を備え（図示しない。）、アンテナ５６５０で受信された放送信号は、当該受信装置を介して、ＴＶ５６００に送信される。
　図２２（Ｆ）では、アンテナ５６５０は、ＵＨＦ（Ｕｌｔｒａ　Ｈｉｇｈ　Ｆｒｅｑｕｅｎｃｙ）アンテナを図示しているが、アンテナ５６５０としては、ＢＳ・１１０°ＣＳアンテナ、ＣＳアンテナなども適用できる。
　電波５６７５Ａ、電波５６７５Ｂは地上波放送用の放送信号であり、電波塔５６７０は受信した電波５６７５Ａを増幅して、電波５６７５Ｂの送信を行う。各家庭では、アンテナ５６５０で電波５６７５Ｂを受信することで、ＴＶ５６００で地上波ＴＶ放送を視聴することができる。なお、放送システムは、図２２（Ｆ）に示す地上波放送に限定せず、人工衛星を用いた衛星放送、光回線によるデータ放送などとしてもよい。
　上述した放送システムは、本発明の一態様のチップを適用して、人工知能を利用した放送システムとしてもよい。放送局５６８０から各家庭のＴＶ５６００に放送データを送信するとき、エンコーダによって放送データの圧縮が行われ、アンテナ５６５０が当該放送データを受信したとき、ＴＶ５６００に含まれる受信装置のデコーダによって当該放送データの復元が行われる。人工知能を利用することによって、例えば、エンコーダの圧縮方法の一である動き補償予測において、表示画像に含まれる表示パターンの認識を行うことができる。また、人工知能を利用したフレーム内予測などを行うこともできる。また、例えば、解像度の低い放送データを受信して、解像度の高いＴＶ５６００で当該放送データの表示を行うとき、デコーダによる放送データの復元において、アップコンバートなどの画像の補間処理を行うことができる。
　上述した人工知能を利用した放送システムは、放送データの量が増大する超高精細度テレビジョン（ＵＨＤＴＶ：４Ｋ、８Ｋ）放送に対して好適である。
　また、ＴＶ５６００側における人工知能の応用として、例えば、ＴＶ５６００に人工知能を有する録画装置を設けてもよい。このような構成にすることによって、当該録画装置にユーザの好みを人工知能に学習させることで、ユーザの好みにあった番組を自動的に録画することができる。
　本実施の形態で説明した電子機器、その電子機器の機能、人工知能の応用例、その効果などは、他の電子機器の記載と適宜組み合わせることができる。
　本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
１００：容量素子、２００、３００：トランジスタ、１１０、１１２、１２０、２０５、２１８：導電層、１３０、１４０、１５０、２１０、２１２、２１４、２１６：絶縁層、２２２、２２４、２２６、２２８：絶縁層、２３０、２３０ａ~ｃ：半導体層、２３０Ａ~Ｃ：金属酸化物膜、２３１、２３１ａ、ｂ、２３２、２３２ａ、ｂ、２３４：領域、２４０、２４０ａ、ｂ、２６０、２６０ａ、ｂ：導電層、２４１、２４１ａ、ｂ、２４４、２５０、２７４、２８０、２８１：絶縁層、２４４Ａ、２５０Ａ：絶縁膜、２５２、２５２ａ、ｂ、２５３、２５３ａ、ｂ：領域、２５６、２５７：ドーパント、２６０Ａａ、Ａｂ：導電膜、２６２：ダミーゲート、２６２Ａ：ダミーゲート層、２６３：開口

Claims (8)

  1. 　第１の金属酸化物層と、第２の金属酸化物層と、第１乃至第５の絶縁層と、第１の導電層と、を有し、
    　前記第１の金属酸化物層は、第１の領域と、当該第１の領域を挟む第２の領域及び第３の領域と、を有し、
    　前記第１の導電層は、前記第１の領域と重畳する部分を有し、
    　前記第１の絶縁層は、前記第１の導電層の側面及び下面を覆い、
    　前記第２の金属酸化物層は、前記第１の絶縁層の側面及び下面を覆い、且つ、前記第１の領域の上面と接し、
    　前記第２の絶縁層は、前記第２の領域の上面と接する部分、及び前記第３の領域の上面と接する部分を有し、且つ、前記第２の金属酸化物層の側面と接する部分を有し、
    　前記第３の絶縁層は、前記第２の絶縁層上に位置し、且つ、前記第２の金属酸化物層の側面と接する部分を有し、
    　前記第４の絶縁層は、前記第３の絶縁層上に位置し、且つ、前記第２の金属酸化物層の側面と接する部分を有し、
    　前記第５の絶縁層は、前記第１の導電層の上面、前記第１の絶縁層の上面、前記第２の金属酸化物層の上面、及び前記第４の絶縁層の上面に接し、
    　前記第２の領域、及び前記第３の領域は、第１の元素を含み、
    　前記第１の元素は、リン、ホウ素、アルミニウム、またはマグネシウムである、
    　半導体装置。
  2. 　請求項１において、
    　前記第１の金属酸化物層は、前記第１の領域と前記第２の領域との間に第４の領域と、前記第１の領域と前記第３の領域との間に第５の領域と、を有し、
    　前記第４の領域及び前記第５の領域は、前記第１の元素を含み、
    　前記第２の領域及び前記第３の領域は、前記第４の領域または前記第５の領域よりも、前記第１の元素を多く含む、
    　半導体装置。
  3. 　請求項１または請求項２において、
    　前記第２の絶縁層は、前記第３の絶縁層よりも前記第１の導電層側に突出する部分を有する、
    　半導体装置。
  4. 　請求項１乃至請求項３のいずれか一において、
    　前記第１の絶縁層の底部、及び前記第１の導電層の底部は、それぞれ丸みを帯びた形状を有する、
    　半導体装置。
  5. 　請求項１乃至請求項４のいずれか一において、
    　第２の導電層と、第３の導電層とを有し、
    　前記第２の導電層は、前記第２の絶縁層、前記第３の絶縁層、前記第４の絶縁層、及び前記第５の絶縁層に設けられた第１の開口の内部に位置し、且つ、前記第１の開口の底部において、前記第２の領域と接し、
    　前記第３の導電層は、前記第２の絶縁層、前記第３の絶縁層、前記第４の絶縁層、及び前記第５の絶縁層に設けられた第２の開口の内部に位置し、且つ、前記第２の開口の底部において、前記第３の領域と接する、
    　半導体装置。
  6. 　請求項１乃至請求項５のいずれか一において、
    　第４の導電層と、第６の絶縁層と、を有し、
    　前記第４の導電層は、前記第１の領域を挟んで前記第１の導電層と重畳する部分を有し、
    　前記第６の絶縁層は、前記第４の導電層と、前記第１の領域との間に位置する部分を有する、
    　半導体装置。
  7. 　請求項１乃至請求項６のいずれか一において、
    　第３の金属酸化物層を有し、
    　前記第１の金属酸化物層は、前記第３の金属酸化物層上に位置する、
    　半導体装置。
  8. 　第１の金属酸化物層を覆って第１の絶縁膜を形成し、
    　前記第１の絶縁膜上に、前記第１の金属酸化物層と重畳する第１の層を形成し、
    　前記第１の金属酸化物層の、前記第１の層に覆われていない部分に、前記第１の層をマスクとして前記第１の絶縁膜を介して第１の注入処理を行ない、
    　前記第１の層の側面及び上面、並びに前記第１の絶縁膜の上面を覆う、第２の絶縁膜を形成し、
    　前記第２の絶縁膜の前記第１の層の側面を覆う部分、及び前記第１の層をマスクとして、前記第２の絶縁膜と前記第１の絶縁膜を介して第２の注入処理を行ない、
    　前記第１の層の上面を露出させるように、平坦化処理を行ない、
    　前記第１の層を除去する、工程を有し、
    　前記第１の注入処理及び前記第２の注入処理は、イオン注入法により第１の元素を注入する処理であり、
    　前記第２の注入処理は、前記第１の金属酸化物層に前記第１の注入処理よりも多くの前記第１の元素を注入する条件で行われ、
    　前記第１の元素は、リン、ホウ素、アルミニウム、またはマグネシウムである、
    　半導体装置の作製方法。
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