WO2019088563A1 - 연성 회로기판 및 이를 포함하는 칩 패키지 - Google Patents

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임준영
윤형규
채성민
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LG Innotek Co Ltd
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Definitions

  • Embodiments relate to a flexible circuit board for an all-in-one chip-on film and a chip package including the same.
  • the embodiment can be a flexible circuit board on which different kinds of chips can be mounted on one substrate and a chip package including the same.
  • a COF (Chip On Film) method uses a flexible substrate, it can be applied to both a flat panel display and a flexible display. That is, the COF method is attracting attention because it can be applied to various wearable electronic devices. Further, since the COF method can realize a fine pitch, it can be used to realize a display of high resolution (QHD) as the number of pixels increases.
  • QHD high resolution
  • COF Chip On Film
  • IC integrated circuit
  • LSI large scale integrated circuit
  • An embodiment provides a flexible circuit board for an all-in-one chip-on-film capable of mounting a plurality of chips on one substrate, a chip package including the same, and an electronic device including the same.
  • An embodiment provides a flexible circuit board for all-in-one chip-on-film capable of removing pin-holes generated during solder resist printing, a chip package including the same, and an electronic device including the same.
  • An embodiment provides a flexible circuit board for an all-in-one chip-on-film capable of designing a product design considering a printing process of a solder resist, a chip package including the same, and an electronic device including the same.
  • a flexible circuit board includes a substrate; A first wiring pattern layer disposed on a first surface of the substrate; A second wiring pattern layer disposed on a second surface opposite to the first surface of the substrate; A first dummy pattern portion disposed on the second surface of the substrate on which the second wiring pattern layer is not disposed; A first protective layer disposed on the first wiring pattern layer; And a second protective layer disposed on the second wiring pattern layer and the first dummy pattern portion, wherein at least a portion of the first dummy pattern portion overlaps with the first wiring pattern layer in the vertical direction.
  • the semiconductor device further includes a second dummy pattern portion disposed on the first surface of the substrate on which the first wiring pattern layer is not disposed and at least a part of which overlaps with the second wiring pattern layer in the vertical direction.
  • the first dummy pattern portion has the same width as that of the first wiring pattern layer and has one end arranged on the same vertical line as one end of the first wiring pattern layer.
  • the first dummy pattern portion has a width wider than the first wiring pattern layer and has one end closer to the end of the substrate than one end of the first wiring pattern layer.
  • the first dummy pattern portion may include a first wiring pattern layer disposed on the leftmost side of the first wiring pattern layer and a second wiring pattern layer disposed on the left side of the first wiring pattern layer, As shown in Fig.
  • the second dummy pattern portion is disposed on the right side of the second wiring pattern layer disposed on the rightmost side of the second wiring pattern layer.
  • the flexible circuit board for an all-in-one chip-on film includes a substrate; A conductive pattern portion disposed on the substrate; A dummy pattern portion disposed on the substrate; And a protective portion disposed on one portion of the conductive pattern portion and on the dummy pattern portion, wherein the conductive pattern portion includes: a first wiring pattern layer disposed on a first surface of the substrate; A second wiring pattern layer disposed on a second surface opposite to the first surface of the substrate and a second plating layer disposed on the second wiring pattern layer; , The content of tin (Sn) in the plating layer in the first open region of the protective layer is greater than the content of tin (Sn) in the plating layer in the second open region of the protective layer, And a second chip disposed in the second open region, wherein the dummy pattern portion is disposed on the second surface of the substrate on which the second wiring pattern layer is not disposed, The first wiring pattern layer and the first wiring pattern layer And a second
  • the first dummy pattern portion may include a first wiring pattern layer disposed on the leftmost side of the first wiring pattern layer and a second wiring pattern layer disposed on the left side of the first wiring pattern layer, And the second dummy pattern portion is disposed on the right side of the second wiring pattern layer disposed on the rightmost side of the second wiring pattern layer.
  • the first chip is a drive IC chip
  • the second chip is at least one of a diode chip, a power IC chip, a touch sensor IC chip, an MLCC chip, a BGA chip, and a chip capacitor. And a flexible circuit board for chip-on film.
  • an electronic device includes: a substrate; A conductive pattern portion disposed on the substrate; A dummy pattern portion disposed on the substrate; And a protective portion partially disposed on one region of the conductive pattern portion, wherein the conductive pattern portion includes a first wiring pattern layer disposed on a first surface of the substrate, and a second wiring pattern layer disposed on the first wiring pattern layer A second wiring pattern layer disposed on a second surface opposite to the first surface of the substrate and a second plating layer disposed on the second wiring pattern layer, Wherein the content of tin (Sn) in the plated layer in the first open region of the protective layer is greater than the content of tin (Sn) in the plated layer in the second open region of the protective layer.
  • a display panel connected to one end of the all-in-one flexible circuit board; And a main board connected to the other end opposite to the one end of the all-in-one flexible circuit board, wherein the dummy pattern portion is disposed on the second surface of the substrate on which the second wiring pattern layer is not disposed, A first dummy pattern portion at least partially overlapped with the first wiring pattern layer in the vertical direction and a second dummy pattern portion disposed on the first surface of the substrate on which the first wiring pattern layer is not disposed, And a second dummy pattern portion overlapping in the vertical direction with the wiring pattern layer.
  • a first connecting portion and a second connecting portion may be respectively disposed on the conductive pattern portion and on a region different from the one region, the first chip may be disposed on the first connecting portion, and the second chip may be disposed on the second connecting portion.
  • the display panel and the main board are disposed facing each other, and the all-in-one flexible circuit board is bent and disposed between the display panel and the main board.
  • a flexible circuit board for one all-in-one chip-on film is directly connected to a display panel and a main board, and a size of a flexible circuit board for transmitting signals generated from the display panel to a main board And the thickness of the battery, and thus the space and / or the battery space of other parts can be expanded.
  • connection of a plurality of printed circuit boards is not required, convenience of the process and reliability of electrical connection can be improved, and accordingly, an all- A flexible circuit board for on-film can be provided.
  • a dummy pattern is disposed on the second surface of the substrate corresponding to the circuit pattern disposed on the first surface of the substrate, and a dummy pattern corresponding to the circuit pattern disposed on the second surface of the substrate
  • a dummy pattern is disposed on the first surface of the substrate to solve a solder resist non-application problem and a pinhole problem that occurs when the solder resist on the first surface or the second surface of the substrate is printed .
  • 1A is a cross-sectional view of an electronic device having a display portion including a conventional printed circuit board.
  • FIG. 1B is a cross-sectional view of the printed circuit board according to FIG. 1A in a bent form.
  • FIG. 1B is a cross-sectional view of the printed circuit board according to FIG. 1A in a bent form.
  • FIG. 1C is a plan view of the printed circuit board according to FIG. 1A in a bent form.
  • 2A is a cross-sectional view of an electronic device having a display portion including a flexible circuit board for an all-in-one chip-on film according to an embodiment.
  • FIG. 2B is a cross-sectional view of the flexible circuit board for all-in-one chip-on-film according to FIG.
  • FIG. 2C is a plan view of the flexible circuit board for an all-in-one chip-on-film according to FIG.
  • 3A is a cross-sectional view of a chip package including a flexible circuit board for a both-side all-in-one chip-on film according to an embodiment.
  • 3B is another cross-sectional view of a chip package including a flexible circuit board for a both-side all-in-one chip-on film according to an embodiment.
  • FIG. 4A is a cross-sectional view of a flexible circuit board which does not include a dummy pattern portion according to a comparative example.
  • 4B is a cross-sectional view of a flexible circuit board including a lower dummy pattern portion DP1 according to an embodiment of the present invention.
  • 5A to 5D are views showing various modifications of the lower dummy pattern portion DP1 shown in FIG. 4B.
  • FIG. 6 is a view showing an upper dummy pattern portion DP2 according to an embodiment of the present invention.
  • 7A is another cross-sectional view of a flexible circuit board for a both-side all-in-one chip-on film according to an embodiment.
  • FIG. 7B is a cross-sectional view of a chip package including a flexible circuit board for a both-side all-in-one chip-on film according to FIG. 7A.
  • FIG. 8 is another cross-sectional view of a chip package including a flexible circuit board for a both-side all-in-one chip-on film according to an embodiment.
  • Fig. 9 is an enlarged cross-sectional view of one region of a flexible circuit board for a both-side all-in-one chip-on film according to an embodiment.
  • FIG. 10 is a plan view of a flexible circuit board for a both-side all-in-one chip-on film shown in Fig. 7A.
  • FIG. 11 is a bottom view of the flexible circuit board for a both-side all-in-one chip-on film shown in Fig. 7A.
  • FIG. 12 is a schematic plan view of a chip package including a flexible circuit board for a both-side all-in-one chip-on film according to Fig. 7B.
  • FIGS. 13 to 15 are views showing a process for manufacturing a flexible circuit board for a both-side all-in-one chip-on-film according to FIG. 7A into a chip package including a flexible circuit board for a both-
  • FIG. 16 is a cross-sectional view of a chip package including a flexible circuit board for a both-side all-in-one chip-on film shown in Fig.
  • 17 to 21 are views of various electronic devices including a flexible circuit board for an all-in-one chip-on film.
  • each layer (film), area, pattern or structure may be referred to as being "on” or “under / under” Quot; includes all that is formed directly or through another layer.
  • the criteria for top / bottom or bottom / bottom of each layer are described with reference to the drawings.
  • each layer (film), region, pattern or structure in the drawings may be modified for clarity and convenience of explanation, and thus does not entirely reflect the actual size.
  • a printed circuit board according to a comparative example will be described with reference to Figs. 1A to 1C.
  • An electronic device having a display portion requires at least two printed circuit boards in order to transmit signals of the display panel to the main board.
  • the electronic device including the display unit according to the comparative example may have at least two printed circuit boards.
  • the electronic device including the display unit according to the comparative example may include the first printed circuit board 10 and the second printed circuit board 20.
  • the first printed circuit board 10 may be a flexible printed circuit board.
  • the first printed circuit board 10 may be a flexible printed circuit board for a chip on film (COF).
  • the first printed circuit board 10 may be a COF flexible printed circuit board on which the first chip C1 is mounted. More specifically, the first printed circuit board 10 may be a flexible printed circuit board for a COF for disposing a drive IC chip.
  • the second printed circuit board 20 may be a flexible printed circuit board.
  • the second printed circuit board 20 may be a flexible printed circuit board (FPCB) for disposing a second chip C2 of a different kind from the first chip C1.
  • the second chip C2 may be electrically connected to a flexible printed circuit board such as a chip, a semiconductor device, or a socket other than a drive IC chip, other than a drive IC chip. May refer to various chips that are deployed.
  • the second printed circuit board 20 may be a flexible printed circuit board (FPCB) for arranging the plurality of second chips C2.
  • the second printed circuit board 20 may be a flexible printed circuit board for disposing a plurality of second chips C2a and C2b of different kinds.
  • the first printed circuit board 10 and the second printed circuit board 20 may have different thicknesses.
  • the thickness of the second printed circuit board (20) may be smaller than the thickness of the first printed circuit board (10).
  • the first printed circuit board 10 may have a thickness of about 20 [mu] m to 100 [mu] m.
  • the second printed circuit board 20 may have a thickness of about 100 [mu] m to 200 [mu] m.
  • the total thickness t1 of the first printed circuit board 10 and the second printed circuit board may be 200 [mu] m to 250 [mu] m.
  • the electronic device having the display unit according to the comparative example can increase the overall thickness of the electronic device.
  • the electronic device having the display portion according to the comparative example requires the first and second printed circuit boards stacked on and under, the overall thickness of the electronic device can be increased.
  • the first printed circuit board 10 and the second printed circuit board 20 may be formed in different processes.
  • the first printed circuit board 10 may be manufactured by a roll-to-roll process.
  • the second printed circuit board 20 may be manufactured by a sheet method.
  • Different types of chips may be disposed on the first printed circuit board 10 and the second printed circuit board 20 and pitches of the conductive pattern portions to be connected to the respective chips may be different from each other.
  • the pitch of the conductive pattern portions disposed on the second printed circuit board 20 may be greater than the pitch of the conductive pattern portions disposed on the first printed circuit board 10.
  • the pitch of the conductive pattern portions disposed on the second printed circuit board 20 is 100 ⁇ or more, the pitch of the conductive pattern portions disposed on the first printed circuit board 10, May be less than 100 mu m.
  • the first printed circuit board 10 having a conductive pattern portion arranged at a fine pitch can be manufactured through a roll-to-roll process in a process-efficient manner, and the process cost can be reduced.
  • the second printed circuit board 20 having a conductive pattern portion arranged at an interval of 100 mu m or more in the roll-to-roll process it is common to use a sheet process.
  • the process efficiency may be lowered.
  • the chip package including the flexible circuit board according to the comparative example has a difficulty in arranging different types of chips on one substrate, separate first and second printed circuit boards are required.
  • the chip package including the flexible circuit board according to the comparative example has a problem that it is difficult to connect different kinds of chips on one substrate.
  • the upper circuit pattern and the lower circuit pattern are designed in consideration of signal transmission characteristics only.
  • the reliability of the printing process of the protection layer (for example, solder resist) disposed in the outermost layer of the substrate is not taken into consideration, Design the pattern. Therefore, in the flexible circuit board according to the comparative example, pin-holes are generated in the protective layer due to the difference in position between the upper circuit pattern and the lower circuit pattern in the printing process.
  • first and second printed circuit boards may be disposed between the display panel and the main board.
  • the first printed circuit board 10 is connected to the display panel 30 to control, process, or transfer the R, G, and B signals generated from the display panel 30, And the second printed circuit board 20 may be connected to the main board 40.
  • the second printed circuit board 20 may be connected to the second printed circuit board 20,
  • One end of the first printed circuit board 10 may be connected to the display panel 30.
  • the display panel 30 may be connected to the first printed circuit board 10 by an adhesive layer 50.
  • the other end opposite to the one end of the first printed circuit board 10 may be connected to the second printed circuit board 20.
  • the first printed circuit board 10 may be connected to the second printed circuit board 20 by the adhesive layer 50.
  • the second printed circuit board 20 is connected to the first printed circuit board 10 and the other end opposite to the one end of the second printed circuit board 20 is connected to the main board 40 have.
  • the second printed circuit board (20) may be connected to the main board (40) by the adhesive layer (50).
  • the electronic device having the display unit according to the comparative example is disposed between the display panel 30 and the first printed circuit board 10 and between the first printed circuit board 10 and the second printed circuit board 20 A separate adhesive layer 50 may be required between the second printed circuit board 20 and the main board 40, respectively. That is, since the electronic device having the display unit according to the comparative example requires a plurality of adhesive layers, the reliability of the electronic device may deteriorate due to poor connection of the adhesive layer. In addition, the adhesive layer disposed between the first printed circuit board 10 and the second printed circuit board 20 connected in an up-and-down direction can increase the thickness of the electronic device.
  • a first printed circuit board 10 a second printed circuit board 20 a display panel 30, and a main board 40 housed in an electronic device according to a comparative example Explain.
  • FIG. 1B is a cross-sectional view of the printed circuit board according to FIG. 1A in a bent form
  • FIG. 1C is a plan view of the lower surface of FIG. 1B.
  • the display panel 30 and the main board 40 may be disposed to face each other.
  • a first printed circuit board 10 including a bending area may be disposed between the display panel 30 and the main board 40 which are disposed facing each other.
  • the first printed circuit board 10 is bent in one area, and the first chip C1 may be disposed in a region where the first printed circuit board 10 is not bent.
  • the second printed circuit board 20 may be disposed facing the display panel 30. And the second chip C2 may be disposed in an unbending region of the second printed circuit board 20.
  • the length L1 in one direction is the sum of the lengths of the first printed circuit board 10 and the second printed circuit board 20 .
  • the length L1 of the first printed circuit board 10 and the second printed circuit board 20 in one direction is determined by the length of the short side of the first printed circuit board 10 and the length of the first printed circuit board 10 20). ≪ / RTI >
  • the length L1 of the first printed circuit board 10 and the second printed circuit board 20 in one direction may be 30 mm to 40 mm.
  • the length L1 of the first printed circuit board 10 and the second printed circuit board 20 in one direction may vary according to the type of chip to be mounted and the type of the electronic device.
  • the space for mounting other components or the space for arranging the battery 60 can be reduced.
  • a plurality of camera modules may be mounted on an electronic device such as a smart phone or a smart watch, or a component having various functions such as an iris recognition function and a virtual reality (VR) Has been added. Accordingly, it is important to secure a space for mounting additional components.
  • various electronic devices including a wearable device are required to have an expanded battery space for the convenience of the user.
  • the first chip and the second chip of different kinds may be disposed on the first printed circuit board 10 and the second printed circuit board 30, respectively.
  • the thickness of the adhesive layer 50 between the first printed circuit board 10 and the second printed circuit board 30 and the thickness of the second printed circuit board 30 increase the thickness of the electronic device .
  • the embodiment can provide a flexible circuit board for an all-in-one chip-on-film having a novel structure capable of mounting a plurality of chips on a single board, a chip package including the same, and an electronic device including the same have.
  • the same reference numerals in the embodiment and the comparative example denote the same components, and the description overlapping with the comparative example described above is excluded.
  • the electronic device may use one printed circuit board to transmit signals of the display panel to the main board.
  • the printed circuit board included in the electronic device including the display unit according to the embodiment may be one flexible printed circuit board. Accordingly, the flexible circuit board 100 for the all-in-one chip on film according to the embodiment is bended between the display unit and the main board facing each other to connect the display unit and the main board have.
  • the flexible circuit board 100 for an all-in-one chip on film may be a single substrate for arranging a plurality of chips of different kinds.
  • the flexible circuit board 100 for an all-in-one chip on film may be a substrate for disposing the first chip c1 and the second chip c2 of different kinds.
  • the thickness t2 of the flexible circuit board 100 for an all-in-one chip on film according to the embodiment may be 20 ⁇ to 100 ⁇ .
  • the thickness t2 of the flexible circuit board 100 for an all-in-one chip on film according to the embodiment may be 30 ⁇ to 80 ⁇ .
  • the thickness t2 of the flexible circuit board 100 for an all-in-one chip on film according to the embodiment may be 50 ⁇ to 75 ⁇ .
  • the thickness of the flexible circuit board 100 for an all-in-one chip on film according to the embodiment may be designed in various sizes depending on the type of the chip to be mounted and the type of the electronic device.
  • the thickness t2 of the flexible circuit board 100 is less than 20 ⁇ ⁇ , there may arise a problem that the flexible circuit board 100 breaks (or bends) when it is bent, It is possible to cause breakage due to heat or the like.
  • the thickness t2 of the all-in-one chip on film flexible printed circuit board 100 according to the embodiment is equal to the thickness t1 of the plurality of first and second printed circuit boards according to the comparative example, / 5 to 1/2 level. That is, the thickness t2 of the all-in-one chip on film flexible printed circuit board 100 according to the embodiment is smaller than the thickness t1 of the first and second printed circuit boards according to the comparative example, To about 20% to about 50% of the thickness.
  • the thickness t2 of the flexible circuit board 100 for an all-in-one chip on film according to the embodiment is determined by the thickness t2 of the plurality of first and second printed circuit boards 0.0 > tl) < / RTI >
  • the electronic device having the display unit according to the embodiment requires the flexible circuit board 100 for only one all-in-one chip on film between the display panel and the main board, the overall thickness of the electronic device Can be reduced.
  • the electronic device having the display portion according to the embodiment requires a single-layer printed circuit board, the overall thickness of the electronic device can be reduced.
  • the embodiment can omit the adhesive layer 50 between the first printed circuit board and the second printed circuit board included in the comparative example, and can be applied to a chip package including a flexible circuit board for all-in- The overall thickness of the electronic device can be reduced.
  • the embodiment can omit the adhesive layer 50 between the first printed circuit board and the second printed circuit board, thereby solving the problem caused by poor adhesion, thereby improving the reliability of the electronic device.
  • the step of adhering a plurality of printed circuit boards can be omitted, the process efficiency can be increased and the process cost can be reduced.
  • the flexible circuit board 100 for an all-in-one chip on film according to the embodiment may include a bent region and a non-bent region.
  • the flexible circuit board 100 for an all-in-one chip on film according to the embodiment includes the display panel 30 and the main board 40, which are disposed to face each other, They can be connected to each other.
  • the non-bending region of the flexible circuit board 100 for the all-in-one chip on film according to the embodiment can be disposed facing the display panel 30 with respect to each other.
  • the first chip C1 and the second chip C2 may be disposed on the non-bent region of the flexible circuit board 100 for the all-in-one chip on film. Accordingly, the flexible circuit board 100 for an all-in-one chip on film according to the embodiment can be stably mounted on the first chip c1 and the second chip c2.
  • FIG. 2C is a plan view of the bottom of FIG. 2B.
  • the length L2 in one direction may be the length of one substrate.
  • the length L2 in one direction of the flexible circuit board 100 for the all-in-one chip on film according to the embodiment may be set to be less than the length L2 of the all-in-one chip on film May be the length of the short side of the flexible circuit board 100.
  • the length L2 in one direction of the flexible circuit board 100 for an all-in-one chip on film may be 10 mm to 50 mm.
  • the length L2 in one direction of the flexible circuit board 100 for an all-in-one chip on film according to the embodiment may be 10 mm to 30 mm.
  • the length L2 in one direction of the flexible circuit board 100 for an all-in-one chip on film according to the embodiment may be 15 mm to 25 mm.
  • the embodiment is not limited thereto, and it is of course possible to design various sizes according to the type and / or number of chips to be arranged and the type of electronic device.
  • the plurality of chips are mounted on one substrate as in the embodiment, so that the length of the flexible circuit board can be reduced to 50 mm or less. If the length of the flexible circuit board is 10 mm or less, the degree of design freedom of a plurality of chips to be mounted is low, and the spacing between the chips is small, which may affect the electrical characteristics.
  • the length L2 in one direction of the flexible circuit board 100 for an all-in-one chip on film according to the embodiment is equal to the length L2 in one direction of the plurality of first and second printed circuit boards according to the comparative example And may have a length of about 50% to about 70% of the length L1 at the center.
  • the length L2 in one direction of the flexible circuit board 100 for an all-in-one chip on film according to the embodiment is smaller than the length L2 of the first and second printed circuits And may have a length on the order of 55% to 70% of the length L1 in one direction of the substrate.
  • the length L2 in one direction of the flexible circuit board 100 for an all-in-one chip on film according to the embodiment is equal to the length L2 in one direction of the plurality of first and second printed circuit boards according to the comparative example Of the length L1 in the first direction.
  • the embodiment can reduce the size of the chip package including the flexible circuit board 100 for the all-in-one chip on film in the electronic device, so that the space for arranging the battery 60 Can be enlarged.
  • the chip package including the flexible circuit board 100 for all-in-one chip on film according to the embodiment can be reduced in planarity, and space for mounting other components can be secured .
  • FIG. 3A is a cross-sectional view of a flexible circuit board according to a first embodiment of the present invention
  • FIG. 3B is a modification of the flexible circuit board shown in FIG. 3A
  • FIG. 4A is a perspective view of a flexible circuit board 4B is a cross-sectional view of a flexible circuit board including a lower dummy pattern portion DP1 according to an embodiment of the present invention
  • Figs. 5A to 5D are views showing various examples of the lower dummy pattern portion DP1 shown in Fig. 6A and 6B are diagrams showing an upper dummy pattern portion DP2 according to an embodiment of the present invention
  • FIG. 7A is another cross-sectional view of a flexible circuit board for a both-side all-in-
  • FIG. 7B is a cross-sectional view of a chip package including a flexible circuit board for a both-side all-in-one chip-on film according to FIG. 7A
  • FIG. 8 is another cross- The.
  • the flexible circuit board 100 for one chip on film may be a flexible circuit board for a both-side all-in-one chip-on-film having electrode pattern portions on both sides.
  • the flexible circuit board 100 for an all-in-one chip on film includes a substrate 110, a wiring pattern layer 120 disposed on the substrate 110, a plating layer 130, An upper dummy pattern portion DP2, a lower dummy pattern portion DP1, and a protective layer 140.
  • the wiring pattern layer 120, the plating layer 130, the upper dummy pattern portion DP2 and the protective layer 140 are disposed on one surface of the substrate 110 according to the embodiment,
  • the wiring pattern layer 120, the plating layer 130, the lower dummy pattern portion DP1, and the protective layer 140 can be disposed.
  • the upper wiring pattern layer, the upper plating layer, the upper dummy pattern portion DP2, and the upper protective layer may be disposed on one surface of the substrate 110 according to the embodiment, A lower plating layer, a lower dummy pattern portion DP1, and a lower protective layer may be disposed.
  • the upper wiring pattern layer may include a metal material corresponding to the lower wiring pattern layer.
  • the process efficiency can be improved.
  • the embodiments are not limited thereto and may include other conductive materials.
  • the thickness of the upper wiring pattern layer may correspond to the thickness of the lower wiring pattern layer.
  • the process efficiency can be improved.
  • the upper plating layer may include a metal material corresponding to the lower plating layer.
  • the process efficiency can be improved.
  • the embodiments are not limited thereto and may include other conductive materials.
  • the thickness of the upper plating layer may correspond to the thickness of the lower plating layer.
  • the process efficiency can be improved.
  • the upper dummy pattern portion DP2 is disposed at a position corresponding to the lower wiring pattern layer disposed on the lower surface of the substrate 110 in the upper surface of the substrate 110,
  • the upper surface of the substrate 110 may be located at a position corresponding to the upper wiring pattern layer disposed on the upper surface of the substrate 110. Accordingly, in the present invention, it is possible to solve the pin-hole problem caused by the height difference between the upper and lower portions of the substrate 110 in the printing process of the upper protective layer or the lower protective layer, thereby improving the reliability of the printed circuit board .
  • the substrate 110 may be a supporting substrate for supporting the wiring pattern layer 120, the plating layer 130, and the protective layer 140.
  • the substrate 110 may include regions other than the bending region and the bending region. That is, the substrate 110 may include a bending region where bending is performed and a non-bending region other than the bending region.
  • the substrate 110 may be a flexible substrate. Accordingly, the substrate 110 may be partially bendable. That is, the substrate 110 may include a soft plastic.
  • the substrate 110 may be a polyimide (PI) substrate.
  • the present invention is not limited thereto, and the substrate may be a substrate made of a polymer material such as polyethylene terephthalate (PET) or polyethylene naphthalate (PEN).
  • PET polyethylene terephthalate
  • PEN polyethylene naphthalate
  • the flexible circuit board including the substrate 110 can be used in various electronic devices having a curved display device.
  • the flexible circuit board including the substrate 110 may be suitable for mounting a semiconductor chip of a wearable electronic device because of its excellent flexibility characteristics.
  • embodiments may be suitable for electronic devices including a curved display.
  • the substrate 110 may be an insulating substrate. That is, the substrate 110 may be an insulating substrate supporting various wiring patterns.
  • the substrate 110 may have a thickness of 20 ⁇ to 100 ⁇ .
  • the substrate 110 may have a thickness of 25 [mu] m to 50 [mu] m.
  • the substrate 100 may have a thickness of 30 [mu] m to 40 [mu] m.
  • the thickness of the substrate 100 is more than 100 mu m, the thickness of the entire flexible circuit board may increase.
  • the thickness of the substrate 100 is less than 20 mu m, it may be difficult to arrange the first chip C1 and the second chip C2 at the same time.
  • the substrate 110 may be vulnerable to heat / pressure during a process of mounting a plurality of chips, and it may be difficult to arrange a plurality of chips at the same time.
  • 110 may be arranged with wirings.
  • the wiring may be a plurality of patterned wirings.
  • the plurality of wirings on the substrate 110 may be disposed apart from each other. That is, the wiring pattern layer 120 may be disposed on one surface of the substrate 110.
  • the area of the substrate 110 may be larger than the area of the wiring pattern layer 120.
  • the planar area of the substrate 110 may be larger than the planar area of the wiring pattern layer 120. That is, the wiring pattern layer 120 may be partially disposed on the substrate 110.
  • the lower surface of the wiring pattern layer 120 may be in contact with the substrate 110, and the substrate 110 may be exposed between the plurality of wirings.
  • the wiring pattern layer 120 may include a conductive material.
  • the substrate 110 may include through holes.
  • the substrate 110 may include a plurality of through holes.
  • the plurality of through holes of the substrate 110 may be formed individually or simultaneously by a mechanical process or a chemical process.
  • the plurality of through holes of the substrate 110 may be formed by a drilling process or an etching process.
  • the through-holes of the substrate may be formed through laser punching and desmearing processes.
  • the desmearing step may be a step of removing the polyimide smear attached to the inner surface of the through hole. By the desmearing process, the inner surface of the polyimide substrate may have a slope similar to a straight line.
  • the wiring pattern layer 120, the plating layer 130, the dummy pattern portions DP1 and DP2, and the protective layer 140 may be disposed on the substrate 110.
  • the wiring pattern layer 120, the plating layer 130, the dummy pattern portions DP1 and DP2, and the protective layer 140 may be sequentially arranged on both surfaces of the substrate 110.
  • the dummy pattern portions DP1 and DP2 have heights corresponding to the wiring pattern layer 120 and the plating layer 130.
  • the dummy pattern portions DP1 and DP2 in the first embodiment of the present invention may be formed of the same metal material as the wiring pattern layer 120 and may have a larger thickness than the wiring pattern layer 120 have.
  • the dummy pattern portions DP1 and DP2 may have a thickness that is a sum of the thickness of the wiring pattern layer 120 and the thickness of the plating layer 130.
  • the wiring pattern layer 120 may be formed by at least one of evaporation, plating, and sputtering.
  • a wiring layer for forming a circuit can be formed by electrolytic plating after sputtering.
  • the wiring layer for forming the circuit may be a copper plated layer formed by electroless plating.
  • the wiring layer may be a copper-plated layer formed by electroless plating and electrolytic plating.
  • a patterned wiring layer can be formed on both sides of the flexible circuit board, that is, on the upper and lower surfaces of the flexible circuit board through lamination of a dry film on the wiring layer, and exposure, development and etching.
  • the wiring pattern layer 120 can be formed.
  • the wiring pattern layer 120 may include a metal material having excellent electrical conductivity. More specifically, the wiring pattern layer 120 may include copper (Cu). However, the embodiment is not limited thereto, and copper, aluminum, chromium, nickel, silver and molybdenum may be used. And may include at least one of gold (Au), titanium (Ti), and alloys thereof.
  • the wiring pattern layer 120 may be arranged to have a thickness of 1 ⁇ to 15 ⁇ .
  • the wiring pattern layer 120 may be arranged to have a thickness of 1 ⁇ to 10 ⁇ .
  • the wiring pattern layer 120 may be arranged to have a thickness of 2 ⁇ to 10 ⁇ .
  • the thickness of the wiring pattern layer 120 is less than 1 ⁇ ⁇ , the resistance of the wiring pattern layer may increase. If the thickness of the wiring pattern layer 120 is more than 10 mu m, it may be difficult to realize a fine pattern.
  • Conductive materials may be filled in the via holes V1, V2, and V3 passing through the substrate 110.
  • the conductive material filled in the via hole may be a conductive material corresponding to or different from the wiring pattern layer 120.
  • the conductive material filled in the via hole is copper (Cu), aluminum (Al), chromium (Cr), nickel (Ni), silver (Ag), molybdenum (Mo). Gold (Au), titanium (Ti), and alloys thereof.
  • the electrical signal of the conductive pattern CP on the upper surface of the substrate 110 may be transmitted to the conductive pattern CP of the lower surface of the substrate 110 through the conductive material filled in the via hole.
  • the plating layer 130 may include a first plating layer 131 and a second plating layer 132.
  • a first plating layer 131 may be disposed on the wiring pattern layer 120 and the second plating layer 132 may be disposed on the first plating layer 131.
  • the first plating layer 131 and the second plating layer 132 may be formed in two layers on the wiring pattern layer 120 in order to prevent formation of a whisker (kr00000374075b1).
  • a whisker kr00000374075b1
  • the two plating layers are disposed on the wiring pattern layer 120, the bonding characteristics with the chip can be improved.
  • the wiring pattern layer contains copper (Cu)
  • the wiring pattern layer can not be directly bonded to the first chip (C1), and separate bonding processing may be required.
  • the surface of the plating layer may be a pure tin layer, so that bonding with the first chip (C1) can be facilitated.
  • the wire connected to the first chip (C1) can be easily connected to the pure tin layer only by heat and pressure, so that the accuracy of the chip wire bonding and the convenience of the manufacturing process can be improved.
  • the region where the first plating layer 131 is disposed may correspond to the region where the second plating layer 132 is disposed. That is, the area where the first plating layer 131 is disposed may correspond to the area where the second plating layer 132 is disposed.
  • the plating layer 130 may include tin (Sn).
  • the first plating layer 131 and the second plating layer 132 may include tin (Sn).
  • the wiring pattern layer 120 may be formed of copper (Cu), and the first plating layer 131 and the second plating layer 132 may be formed of tin (Sn).
  • the plating layer 130 contains tin, oxidation of the wiring pattern layer 120 can be prevented because tin (Sn) has excellent corrosion resistance.
  • the material of the plating layer 130 may be lower in electrical conductivity than the material of the wiring electrode layer 120.
  • the plating layer 130 may be electrically connected to the wiring electrode layer 120.
  • the first plating layer 131 and the second plating layer 132 are formed of the same tin (Sn), but they may be formed by a separate process.
  • the manufacturing process of the flexible circuit board according to the embodiment includes a heat treatment process such as thermal curing
  • the diffusion action of copper (Cu) of the wiring pattern layer 120 or tin (Sn) of the plating layer 130 Can happen.
  • diffusion of copper (Cu) of the wiring pattern layer 120 or tin (Sn) of the plating layer 130 may occur through the curing of the protective layer 140.
  • the uppermost portion of the plating layer 130 may include pure tin.
  • the plating layer 130 may be an alloy of tin and copper due to a chemical action at the lamination interface of the wiring pattern layer 120 and the plating layer 130.
  • the protective layer 140 is cured on the plating layer 130 to a thickness of the tin and copper alloy after the plating layer 130 is formed on the wiring pattern layer 120, The thickness can be increased.
  • the alloy of tin and copper contained in at least a part of the plating layer 130 has a chemical formula of Cu x Sn y , and 0 ⁇ x + y ⁇
  • the sum of x and y may be 4? X + y? 11.
  • the tin and copper alloy contained in the plating layer 130 may include at least one of Cu 3 Sn and Cu 6 Sn 5 .
  • the first plating layer 131 may be an alloy layer of tin and copper.
  • the content of tin and copper in the first plating layer 131 and the second plating layer 132 may be different from each other.
  • the first plating layer 131 directly contacting the copper wiring pattern layer may have a copper content greater than that of the second plating layer 132.
  • the second plating layer 132 may have a tin content greater than that of the first plating layer 131.
  • the second plating layer 132 may include pure tin.
  • pure tin may mean that the content of tin (Sn) is 50 atomic% or more, 70 atomic% or more, and 90 atomic% or more.
  • the element other than tin may be copper.
  • the content of tin (Sn) in the second plating layer 132 may be 50 atomic% or more.
  • the second plating layer 132 may have a tin (Sn) content of 70 atomic% or more.
  • the content of tin (Sn) in the second plating layer 132 may be 90 atomic% or more.
  • the content of tin (Sn) in the second plating layer 132 may be 95 atomic% or more.
  • the second plating layer 132 may have a tin (Sn) content of 98 atomic% or more.
  • the plating layer according to the embodiment can prevent electrochemical migration resistance due to the diffusion phenomenon of Cu / Sn, and can prevent short-circuit defects due to metal growth.
  • the plating layer 130 may be formed of Ni / Au alloy, Au, electroless nickel immersion gold (ENIG), Ni / Pd alloy, Solderability Preservative, OSP).
  • the first plating layer 131 may have a thickness corresponding to the second plating layer 132 or may have different thicknesses.
  • the total thickness of the first plating layer 131 and the second plating layer 132 may be 0.3 ⁇ to 1 ⁇ .
  • the total thickness of the first plating layer 131 and the second plating layer 132 may be 0.3 ⁇ to 0.7 ⁇ .
  • the total thickness of the first plating layer 131 and the second plating layer 132 may be 0.3 ⁇ to 0.5 ⁇ .
  • the plating layer of any one of the first plating layer 131 and the second plating layer 132 may have a thickness of 0.05 ⁇ to 0.15 ⁇ or less.
  • the plating layer of any one of the first plating layer 131 and the second plating layer 132 may have a thickness of 0.07 ⁇ m to 0.13 ⁇ m or less.
  • the protective portion PP can be screen printed on the conductive pattern portion CP.
  • the protective layer 140 may be partially disposed on the wiring pattern layer 120.
  • the protective layer 140 may be disposed on the plating layer 130 on the wiring pattern layer 120.
  • the protective layer 140 may cover the plating layer 130 to prevent damage or de-filming due to oxidation of the wiring pattern layer 120 and the plating layer 130.
  • the protective layer 140 may be partially overlapped with the wiring pattern layer 120 and / or the plating layer 130.
  • the area of the protective layer 140 may be smaller than the area of the substrate 110.
  • the protective layer 140 may be disposed in a region other than an end of the substrate, and may include a plurality of open regions.
  • the passivation layer 140 may include a first open region OA1 having the same shape as a hole.
  • the first open area OA1 may be a non-disposition region of the protection layer 140 in which the wiring pattern layer 120 and / or the plating layer 130 are electrically connected to the first chip C1.
  • the passivation layer 140 may include a second open region OA2 having the same shape as a hole.
  • the second open region OA2 may be a non-disposition region of the protection layer 140 for electrically connecting the wiring pattern layer 120 and / or the plating layer 130 to the second chip C2 . Accordingly, in the second open area OA2, the plating layer 130 may be exposed to the outside.
  • the content of copper in the plating layer 130 may be 50 atomic% or more.
  • the content of copper in the plating layer 130 may be 60 atomic% or more.
  • the content of copper in the plating layer 130 may be 60 atom% to 80 atom%.
  • the content of copper in the first plating layer 131 measured in the second open area OA2 may be 60 atom% to 80 atom%.
  • the protective layer 140 may not be disposed on the conductive pattern portion to be electrically connected to the main board 40 or the display panel 30.
  • the embodiment may include a third open area OA3 that is a non-layout area of the protection layer 140 on the main board 40 or the conductive pattern part to be electrically connected to the display panel 30.
  • the plating layer 130 may be exposed to the outside.
  • the content of copper in the plating layer 130 may be 50 atomic% or more. Alternatively, in the third open area OA3, the content of copper in the plating layer 130 may be less than 50 atomic%.
  • the third open area OA3 may be located outside the first open area OA1. Also, the third open area OA3 may be located on the outer side of the substrate than the second open area OA2.
  • the first open area OA1 and the second open area OA2 may be located in a central area of the substrate than the third open area OA3.
  • the protective layer 140 may be disposed in the bending region. Accordingly, the protective layer 140 can disperse stress that may occur during bending. Therefore, the reliability of the all-in-one chip-on-film flexible circuit board according to the embodiment can be improved.
  • the passivation layer 140 may include an insulating material.
  • the protective layer 140 may include various materials that can be applied to protect the surface of the conductive pattern portion and then cured by heating.
  • the protective layer 140 may be a resist layer.
  • the protective layer 140 may be a solder resist layer containing an organic polymer material.
  • the protective layer 140 may include an epoxy acrylate resin.
  • the protective layer 140 may include a resin, a curing agent, a photoinitiator, a pigment, a solvent, a filler, an additive, an acrylic based monomer, or the like.
  • the present invention is not limited thereto, and the protective layer 140 may be a photo-solder resist layer, a cover-lay, or a polymer material.
  • the thickness of the protective layer 140 may be in the range of 1 ⁇ to 20 ⁇ .
  • the thickness of the protective layer 140 may be between 1 ⁇ and 15 ⁇ .
  • the thickness of the protective layer 140 may be 5 to 20 ⁇ ⁇ . If the thickness of the protective layer 140 is more than 20 ⁇ ⁇ , the thickness of the all-in-one chip-on-film flexible circuit board may increase. If the thickness of the protective layer 140 is less than 1 ⁇ , the reliability of the conductive pattern portion included in the all-in-one chip-on-film flexible circuit board may be reduced.
  • the flexible circuit board 100 for a cross-sectional all-in-one chip-on film includes a substrate 110, a conductive pattern portion CP disposed on one surface of the substrate, dummy pattern portions DP1 and DP2, And a protective portion PP formed by disposing a pattern portion DP1 or DP2 and a protective layer 140 partially on one region of the conductive pattern portion CP.
  • the conductive pattern part CP may include the wiring pattern layer 120 and the plating layer 130.
  • the protective portion PP may not be disposed on a region other than one region on the conductive pattern portion CP.
  • the protection unit PP may be disposed on the dummy pattern units DP1 and DP2.
  • the substrate 110 between the conductive pattern CP and the conductive pattern CP spaced apart from the conductive pattern CP may be exposed on a region other than the one region on the conductive pattern CP.
  • the first connection part 70 and the second connection part 80 may be respectively disposed on a region other than the one region on the conductive pattern CP.
  • the first connection part 70 and the second connection part 80 may be respectively disposed on the upper surface of the conductive pattern part CP in which the protection part PP is not disposed.
  • the first connection part 70 and the second connection part 80 may have different shapes.
  • the first connection part 70 may have a hexahedral shape.
  • the cross-section of the first connection portion 70 may include a rectangular shape. More specifically, the cross section of the first connection portion 70 may include a rectangular or square shape.
  • the second connection portion 80 may include a spherical shape.
  • the cross section of the second connection portion 80 may include a circular shape.
  • the second connection portion 80 may include a partially or entirely rounded shape.
  • the cross-sectional shape of the second connection portion 80 may be a flat surface on one side and a curved surface on the other side opposite to the one side surface.
  • the first connection part 70 and the second connection part 80 may have different sizes.
  • the first connection part 70 may be smaller than the second connection part 80.
  • the widths of the first connection portion 70 and the second connection portion 80 may be different from each other.
  • the width D1 between both sides of one first connection portion 70 may be smaller than the width D2 between both sides of one second connection portion 80.
  • the first chip C1 may be disposed on the first connection part 70.
  • the first connection portion 70 may include a conductive material.
  • the first connection part 70 includes the first chip C1 disposed on the upper surface of the first connection part 70 and the conductive pattern part CP disposed on the lower surface of the first connection part 70, Can be electrically connected.
  • the second connection portion 80 may include a conductive material.
  • the second connection part 80 is electrically connected to the conductive pattern part CP disposed on the lower surface of the second chip C2 and the second connection part 80 disposed on the upper surface of the second connection part 80, Can be electrically connected.
  • the first chip C1 and the second chip C2 of different types may be disposed on the same surface of the flexible circuit board 100 for a cross-sectional all-in-one chip-on-film according to the embodiment.
  • one of the first chip C1 and the plurality of second chips C2 may be disposed on the same surface of the flexible circuit board 100 for a cross-sectional all-in-one chip-on-film according to the embodiment.
  • the efficiency of the chip packaging process can be improved.
  • the first chip C1 may include a drive IC chip.
  • the second chip C2 may refer to a chip other than a drive IC chip.
  • the second chip C2 may refer to various chips including a socket or a device other than a drive IC chip.
  • the second chip C2 may include at least one of a diode chip, a power IC chip, a touch sensor IC chip, an MLCC chip, a BGA chip, and a chip capacitor.
  • the plurality of second chips (C2) disposed on the all-in-one chip-on-film flexible circuit board (100) may include at least one of a diode chip, a power IC chip, a touch sensor IC chip, an MLCC chip, a BGA chip, Can be placed.
  • a plurality of MLCC chips may be disposed on a flexible circuit board 100 for an all-in-one chip-on film.
  • the second chip C2 may include at least two of a diode chip, a power IC chip, a touch sensor IC chip, an MLCC chip, a BGA chip, and a chip capacitor. That is, a plurality of second chips C2a and C2b of different kinds may be disposed on the flexible circuit board 100 for an all-in-one chip-on-film.
  • a plurality of second chips (C2a) of a diode chip, a power IC chip, a touch sensor IC chip, an MLCC chip, a BGA chip, and a chip capacitor can be arranged on the all-in-one chip- And a plurality of second chips (C2b) different from any one of the diode chip, the power IC chip, the touch sensor IC chip, the MLCC chip, the BGA chip, and the chip capacitor may be disposed.
  • the MLCC chip C2a and the plurality of power IC chips C2b may be provided on the all-in-one chip-on-film flexible circuit board 100.
  • a plurality of MLCC chips C2a and a plurality of diode chips C2b may be formed on a flexible circuit board 100 for an all-in-one chip-on-film.
  • the flexible circuit board 100 for an all-in-one chip-on-film may include a plurality of MLCC chips C2a and a plurality of BGA chips C2b.
  • the second chip is not limited to two types in the embodiment, and various chips other than the driving IC chip may be included in the second chip.
  • One end of the flexible circuit board 100 for the all-in-one chip-on-film may be connected to the display panel 30.
  • One end of the all-in-one chip-on-film flexible circuit board 100 may be connected to the display panel 30 by an adhesive layer 50.
  • the display panel 30 is disposed on the upper surface of the adhesive layer 50 and the flexible circuit board 100 for the all-in-one chip on film may be disposed on the lower surface of the adhesive layer 50. Accordingly, the display panel 30 and the flexible circuit board 100 for the all-in-one chip-on-film can be adhered upward and downward with the adhesive layer 50 interposed therebetween.
  • the other end opposite to the one end of the all-in-one chip-on-film flexible circuit board 100 may be connected to the main board 40.
  • the other end opposite to the one end of the all-in-one chip-on-film flexible circuit board 100 may be connected to the main board 40 by an adhesive layer 50.
  • the main board 40 is disposed on the upper surface of the adhesive layer 50 and the flexible circuit board 100 for the all-in-one chip on film may be disposed on the lower surface of the adhesive layer 50. Accordingly, the main board 40 and the flexible circuit board 100 for the all-in-one chip-on-film can be adhered up and down with the adhesive layer 50 interposed therebetween.
  • the adhesive layer 50 may include a conductive material.
  • the adhesive layer 50 may be one in which the conductive particles are dispersed in the adhesive material.
  • the adhesive layer 50 may be an anisotropic conductive film (ACF).
  • the adhesive layer 50 transmits electric signals between the display panel 30, the flexible circuit board 100 for the all-in-one chip-on-film and the main board 40, You can connect.
  • the dummy pattern units DP1 and DP2 are arranged on the substrate 110 as described above. That is, the upper dummy pattern portion DP2 is disposed on the upper surface of the substrate 110, and the lower dummy pattern portion DP1 is disposed on the lower surface of the substrate 110.
  • the upper dummy pattern portion DP2 may be disposed on an upper surface of the substrate 110 in a region where the upper wiring pattern layer is not disposed.
  • the upper dummy pattern portion DP2 may be disposed on a region of the upper surface of the substrate that is vertically overlapped with the lower wiring pattern layer disposed on the lower surface of the substrate 110, have.
  • the lower dummy pattern portion DP1 may be disposed in an area of the lower surface of the substrate 110 where the lower wiring pattern layer is not disposed.
  • the lower dummy pattern portion DP1 may be disposed on a region of the lower surface of the substrate vertically overlapped with the upper wiring pattern layer disposed on the upper surface of the substrate 110, have.
  • the positions of the upper wiring pattern layer and the lower wiring pattern layer disposed on the substrate 110 do not correspond to each other, but are designed according to the functions and the number of signal wiring lines, As shown in FIG.
  • the lower wiring pattern layer and the lower plating layer may not be disposed on the lower surface of the substrate 110, which is vertically overlapped with the region where the upper wiring pattern layer and the upper plating layer are disposed.
  • the upper wiring pattern layer and the upper plating layer may not be disposed on the upper surface of the substrate 110 which is vertically overlapped with the lower wiring pattern layer and the region where the lower plating layer is disposed.
  • the protective layer 140 is disposed on the substrate 110 by a printing process.
  • the protective layer 140 is preferentially printed on one side of the substrate 110 and the printing process on the other side of the substrate 110 proceeds after the printing process on the one side is completed.
  • the surface on which the protective layer 140 is first printed on one side and the other side of the substrate has a region where the wiring pattern layer / plating layer is not disposed on the opposite side and a region where the wiring pattern layer / As the coexistence occurs, a step is generated. In this case, if the step is present on the opposite side of the protective layer 140 from the side on which the protective layer 140 is printed, the protective layer 140 may not be disposed in the printing process of the protective layer 140, Which greatly affects the reliability of the printed circuit board.
  • the present invention forms the dummy pattern portions DP1 and DP2 on the opposite side of the surface on which the protective layer 140 is printed so that the step does not exist.
  • the dummy pattern portions DP1 and DP2 may include only the lower dummy pattern portion DP1 when the printing process of the protective layer 140 is preferentially performed on the upper surface of the both surfaces of the substrate 110. [ have. That is, when the protective layer 140 is printed on the upper surface of the substrate 110, the pattern step is resolved by the lower dummy pattern portion DP1 disposed on the lower surface of the substrate 110, A protective layer 140 having a uniform height may be disposed on the upper surface of the substrate 110.
  • the protective layer 140 formed on the upper surface of the upper wiring pattern layer / the upper plating layer is solved so that a uniform protective layer 140 can be formed on the lower surface of the substrate 110.
  • an upper dummy pattern portion DP2 is formed on the upper surface of the substrate 110 at a position corresponding to the lower wiring pattern layer and the lower plating layer, in consideration of the manufacturing environment of the printed circuit board as described above
  • a lower dummy pattern portion DP1 is formed on a lower surface of the substrate 110 at positions corresponding to the upper wiring pattern layer and the upper plating layer.
  • the corresponding position means a position on the other surface of the wiring pattern layer disposed on one surface of the substrate 110 and the substrate vertically overlapping the plating layer.
  • the dummy pattern units DP1 and DP2 may be formed as a single layer.
  • the dummy pattern portions DP1 and DP2 may include only a dummy pattern layer.
  • the dummy pattern layer may include the same metal material as the wiring pattern layer.
  • the present invention is not limited to this, and the dummy pattern layer may include a material different from the wiring pattern layer.
  • the dummy pattern layer may comprise a non-metallic material.
  • the dummy pattern portions DP1 and DP2 include a first dummy pattern layer 151, a second dummy pattern layer 152, and a third dummy pattern layer 153 can do.
  • the first dummy pattern layer 151 corresponds to the wiring pattern layer 120.
  • the first dummy pattern layer 151 includes the same metal material as the wiring pattern layer 120.
  • the first dummy pattern layer 151 may be a part of the wiring pattern layer 120.
  • a wiring pattern layer 120 for signal transmission is disposed on the surface of the substrate 110, which is electrically connected to the chip.
  • the first dummy pattern layer 151 may be formed together with the wiring pattern layer 120. That is, a pattern layer is formed on the substrate 110 to include the wiring pattern layer 120 for the electrical signal transmission and the first dummy pattern layer 151.
  • the first dummy pattern layer 151 does not transmit an electrical signal and is not electrically connected to the wiring pattern layer 120. That is, the first dummy pattern layer 151 is not connected to the wiring pattern layer 120 on the surface of the substrate 110 on which the wiring pattern layer 120 is not disposed, .
  • the second dummy pattern layer 152 is disposed on the first dummy pattern layer 151.
  • the second dummy pattern layer 152 may be a part of the first plating layer 131.
  • the third dummy pattern layer 152 is disposed on the second dummy pattern layer 152.
  • the third dummy pattern layer 153 may be a part of the second plating layer 132.
  • the dummy pattern portions DP1 and DP2 in the present invention may be formed as a single layer different from the layer structure of the conductive pattern portion CP.
  • the dummy pattern units DP1 and DP2 may have a three-layer structure similar to the layer structure of the conductive pattern unit CP.
  • the protective layer 140 is disposed on the dummy pattern units DP1 and DP2. That is, the protective layer 140 exposes a part of the surface of the conductive pattern portion CP to be opened.
  • the dummy pattern units DP1 and DP2 may not be exposed to the outside, and the protective layer 140 is disposed on the dummy pattern units DP1 and DP2.
  • the area of the wiring pattern layer 120 may correspond to the plating layer 130.
  • the area of the first plating layer 131 may correspond to the area of the second plating layer 132.
  • an area of the wiring pattern layer 120 may be different from that of the plating layer 130.
  • the area of the wiring pattern layer 120 may correspond to the area of the first plating layer 131.
  • the area of the first plating layer 131 may be different from the area of the second plating layer 132.
  • the area of the first plating layer 131 may be larger than the area of the second plating layer 132.
  • the area of the wiring pattern layer 120 may be different from that of the plating layer 130.
  • an area of the wiring pattern layer 120 on one surface of the substrate 110 is different from that of the plating layer 130, and an area of the wiring pattern layer 120 on the other surface of the substrate 110 May correspond to the plating layer (130).
  • the protective layer 140 may be disposed in direct contact with the substrate 110 or in direct contact with the wiring pattern layer 120 or in direct contact with the first plating layer 131, And may be disposed in direct contact with the second plating layer 132. In addition, the protective layer 140 may be disposed in direct contact with the dummy pattern portions DP1 and DP2.
  • the first plating layer 131 is disposed on the wiring pattern layer 120
  • the second plating layer 132 is formed on the first plating layer 131
  • the protective layer 140 may be partially disposed on the second plating layer 132. Also, the protective layer 140 may be disposed entirely on the dummy pattern units DP1 and DP2.
  • the first plating layer 131 is disposed on the wiring pattern layer 120 and the protective layer 140 is partially disposed on the first plating layer 131 have.
  • the second plating layer 132 may be disposed in a region other than the region where the protective layer 140 is disposed on the plating layer 131.
  • the first plating layer 131 contacting the lower surface of the protective layer 140 may be an alloy layer of copper and tin.
  • the second plating layer 132 contacting the side surface of the protective layer 140 may include pure tin. Accordingly, it is possible to prevent the formation of a whisker from the protective layer due to the formation of the cavity between the protective layer 140 and the first plating layer 131, to increase the adhesion of the protective layer have. Therefore, the embodiment can include a two-layer plated layer, thereby providing an electronic device with high reliability.
  • the plating layer 130 When a single tin plating layer 131 is disposed on the wiring pattern layer 120 and the protective layer 140 is disposed on one tin plating layer 131, The copper may be diffused into the tin plating layer 131 as the tin plating layer 131 is heated. Accordingly, since the tin plating layer 131 can be an alloy layer of tin and copper, the first chip having gold bumps can not be mounted firmly. Therefore, the plating layer 130 according to the embodiment requires a first plating layer 131 and a second plating layer 132 which can increase the concentration of tin continuously as the distance from the substrate increases.
  • the dummy pattern units DP1 and DP2 may include a dummy pattern layer of a single layer corresponding to the wiring pattern layer 120 and the first plating layer 131. In this case,
  • the dummy pattern portions DP1 and DP2 may include a first dummy pattern layer 151 corresponding to the wiring pattern layer 120, a second dummy pattern layer 151 corresponding to the first plating layer 131, A pattern layer 152 and a third dummy pattern layer 153 corresponding to the second plating layer 132.
  • the first plating layer 131 may be disposed on the wiring pattern layer 120 and the protective layer 140 may be partially disposed on the first plating layer 131 .
  • the second plating layer 132 may be disposed in a region other than the region where the protective layer 140 is disposed on the plating layer 131.
  • the wiring pattern layer 120 may include a first wiring pattern layer 121 and a second wiring pattern layer 122. That is, a plurality of wiring pattern layers may be disposed on the substrate.
  • a metal seed layer for improving the adhesion between the substrate 110 and the first wiring pattern layer 121 is formed between the substrate 110 and the first wiring pattern layer 121, .
  • the metal seed layer can be formed by sputtering.
  • the metal seed layer may comprise copper.
  • the first wiring pattern layer 121 and the second wiring pattern layer 122 may correspond to each other or may be formed in different processes.
  • the first wiring pattern layer 121 may be formed by sputtering copper to a thickness of 0.1 ⁇ to 0.5 ⁇ .
  • the first wiring pattern layer 121 may be disposed on the top, bottom, and inner surfaces of the through holes. At this time, since the thickness of the first wiring pattern layer 121 is thin, the inner surfaces of the through holes can be spaced apart from each other.
  • the second wiring pattern layer 122 may be disposed on the first wiring pattern layer 121.
  • the second wiring pattern layer 122 may be entirely filled in the through hole by plating.
  • the first wiring pattern layer 121 Since the first wiring pattern layer 121 is formed by sputtering, the first wiring pattern layer 121 has an excellent adhesion to the substrate 110 or the metal seed layer. However, since the manufacturing cost is high, The second wiring pattern layer 122 by plating is formed on the second wiring pattern layer 121, thereby reducing the manufacturing cost. Since the second wiring pattern layer 122 can be disposed on the first wiring pattern layer 121 and copper can be filled in the via hole without filling the through hole of the substrate separately with the conductive material, Can be improved. In addition, it is possible to prevent formation of voids in the via hole, thereby providing a highly reliable all-in-one flexible circuit board for chip-on-film and an electronic device including the same.
  • the dummy pattern portions DP1 and DP2 are formed on the first dummy pattern layer 151 corresponding to the first wiring pattern layer 121 and the second dummy pattern layer 151 corresponding to the second wiring pattern layer 122, A third dummy pattern layer 153 corresponding to the first plating layer 131 and a fourth dummy pattern layer 154 corresponding to the second plating layer 132.
  • a plurality of protective layers 140 may be disposed on one surface of the substrate.
  • the protective layer may include a first protective layer 141 and a second protective layer 142.
  • the first passivation layer 141 may be partially disposed on one side of the substrate, and the wiring pattern layer 120 may be disposed on a region other than the region where the passivation layer 141 is disposed .
  • the second passivation layer 142 may be disposed on the passivation layer 141.
  • the second passivation layer 142 covers the first passivation layer 141 and the wiring pattern layer 120 and may be disposed in a region larger than the first passivation layer 141.
  • the protective layer 142 may be disposed on a region corresponding to the protective layer 141 while covering an upper surface of the first protective layer 141.
  • the width of the second protective layer 142 may be greater than the protective layer 141. Accordingly, the lower surface of the second passivation layer 142 may contact the wiring pattern layer 120 and the first passivation layer 141. Accordingly, the second protective layer 142 can relieve stress concentration at the interface between the first passivation layer 141 and the wiring pattern layer 120. Therefore, it is possible to reduce the occurrence of a film or crack that may occur when the flexible circuit board for an all-in-one chip-on-film according to the embodiment is bent.
  • the plating layer 130 may be disposed in a region other than a region where the second protective layer 142 is disposed.
  • the first plating layer 131 is disposed on the wiring pattern layer 120 in a region other than the region where the second protective layer 142 is disposed and the first plating layer 131 is formed on the first plating layer 131
  • the second plating layer 132 may be disposed in order.
  • the wiring pattern layer 120 may be disposed on the other surface opposite to the one surface of the substrate.
  • the plating layer 130 may be disposed on the wiring pattern layer 120.
  • a protective layer 140 may be partially disposed on the plating layer 130.
  • the widths of the protective layer disposed on one side of the substrate and the protective layer disposed on the other side of the substrate may correspond to each other or may be different from each other.
  • the embodiments are not limited thereto and may include a plurality of protection layers on both sides of the substrate. It goes without saying that a plurality of or only one protective layer may be disposed on only one side of the substrate.
  • the structure of one side or both sides of the substrate may be variously arranged by combining the structures of the conductive pattern part and the protection part according to at least one of FIGS. 3A, 3B, 7A, 7B, 8, and 9 Of course.
  • a flexible circuit board includes an upper conductive pattern CP disposed on a top surface of a substrate 110, a lower conductive pattern CP disposed on a lower surface of the substrate 110, .
  • the upper conductive pattern CP and the lower conductive pattern CP are designed in a state in which the printing process of the protective layer 140 is not considered. Therefore, the upper conductive pattern CP may be present on the upper surface of the substrate 110, but may not include the lower conductive pattern CP on the lower surface of the substrate 110. In other words, a region where the lower conductive pattern CP is not disposed is present on a lower surface of the substrate 110 which is vertically overlapped with the surface on which the upper conductive pattern CP is disposed.
  • the lowermost conductive pattern part CP is the lower surface of the lower conductive pattern part CP in a region where the lower conductive pattern part CP exists, And the lower surface of the substrate 110 in a non-existent region.
  • the uppermost surface of the substrate 110 overlaps with the region where the lower conductive pattern CP is not disposed, ), So that the pinhole phenomenon does not occur.
  • the lower conductive pattern part CP suddenly appears in a state where the protective layer 140 is printed on an area where the lower conductive pattern part CP does not exist, A sudden step difference occurs in the upper region of the substrate 110, which is vertically overlapped with the end of the substrate 110.
  • FIG. Accordingly, the peeling phenomenon occurs in the end region where the lower dummy pattern portion DP1 is initially disposed, and thus the pin-hole problem in which the protective layer 140 is not disposed occurs.
  • the lower dummy pattern portion DP1 is disposed on the lower surface of the substrate 110 which is vertically overlapped with the region where the upper conductive pattern CP is disposed, It is possible to eliminate the occurrence of the step and to form the uniform protective layer 140 accordingly.
  • the lower dummy pattern portion DP1 may be disposed corresponding to each of the upper conductive pattern portions CP.
  • FIG. 4B it is confirmed that three upper conductive patterns CP are disposed on the upper surface of the substrate 110, which is vertically overlapped with the region where the lower conductive pattern CP is not disposed.
  • the first lower conductive pattern part DP1, the second lower conductive dummy pattern part DP1, and the third lower conductive pattern part CP1 are formed on the lower surface of the substrate 110, And the pattern unit DP1 may be disposed, respectively.
  • the pin-hole phenomenon of the protective layer 140 may be caused by a position where the first upper conductive pattern CP starts on the top surface of the substrate 110 to be printed of the protective layer 140, Since the positions at which the first lower conductive pattern unit CP starts are different from each other. Preferably, the position at which the lower conductive pattern portion CP starts is longer than the position at which the first upper conductive pattern portion CP starts with respect to the left end of the substrate.
  • the pin-hole phenomenon can be solved by making the position where the first upper conductive pattern CP starts and the position where the lower conductive pattern CP start.
  • FIG. 5A when the area A of FIG. 3A is enlarged, it can be seen that four upper conductive pattern units CP are disposed on the upper surface of the substrate 110 with the left end as the center.
  • two lower conductive pattern units CP are arranged on the lower surface of the substrate 110 with the left end as the center. That is, it can be confirmed that the lower conductive pattern unit CP is initially started at a position of the upper conductive pattern unit CP located third from the four upper conductive pattern units CP.
  • the lower dummy pattern portion DP1 is disposed on a region of the lower surface of the substrate 110 which is vertically overlapped with the first upper conductive pattern portion CP.
  • the left end of the first upper conductive pattern part and the left end of the lower dummy pattern part DP1 may be positioned on the same vertical line. That is, the starting position of the first upper conductive pattern CP and the starting position of the lower dummy pattern portion DP1 are the same on the upper surface and the lower surface of the substrate 110.
  • the lower conductive pattern portion CP or the lower dummy pattern portion DP1 may not be disposed on a region vertically overlapping the second upper conductive pattern portion CP.
  • the width of the lower dummy pattern portion DP1 may be set to a width of the first upper conductive pattern portion CP It is preferable to make it larger.
  • the lower dummy pattern portion DP1 is disposed on a region of the lower surface of the substrate 110 that is perpendicular to the first upper conductive pattern portion CP.
  • the left end of the first upper conductive pattern part and the left end of the lower dummy pattern part DP1 are not located on the same vertical line. That is, the starting position of the first upper conductive pattern CP and the starting position of the lower dummy pattern DP1 may not be the same on the upper surface and the lower surface of the substrate 110.
  • the pattern (including the conductive pattern portion CP and the dummy pattern portions DP1 and DP2) originally disposed on the surface on which the protective layer 140 is printed,
  • the starting position of the pattern initially disposed on the opposite side of the printed side must be faster than the starting position of the pattern.
  • the first upper conductive pattern CP is formed so that the starting position of the lower dummy pattern portion DP1 disposed on the lower surface of the substrate 110 is faster than the starting position of the first upper conductive pattern CP.
  • the lower dummy pattern portion DP1 is formed on the lower surface of the substrate 110 which is vertically overlapped with the CP.
  • the distance from the left end of the substrate 110 to the left end of the lower dummy pattern portion DP1 is greater than the distance from the left end of the substrate 110 to the left end of the first upper conductive pattern portion CP As shown in FIG.
  • the distance from the left end of the first upper conductive pattern CP to the left end of the lower dummy pattern portion DP1 may be different by the first distance a.
  • the width of the first upper conductive pattern portion CP has a first width b and the width of the lower dummy pattern portion DP1 is greater than the first width b. .
  • the pin-hole phenomenon can be solved by forming a minimum dummy pattern portion.
  • the lower dummy pattern portion DP1 may have a third width d.
  • the third width d is determined by the width of the first upper conductive pattern CP, the width of the second upper conductive pattern CP, and the width of the first upper conductive pattern CP, Th upper conductive pattern portions CP of the first conductive pattern portion CP.
  • a first lower dummy pattern portion DP1 having the same width as that of the first upper conductive pattern CP is formed under the first upper conductive pattern CP
  • a second lower dummy pattern portion DP1 having the same width as the second upper conductive pattern portion CP is formed under the conductive pattern portion CP.
  • a conductive pattern may be formed on the lower surface of the substrate 110 corresponding to the end position of the second upper conductive pattern CP from the start position of the first upper conductive pattern CP, Only the portion CP can be formed.
  • the dummy pattern units DP1 and DP2 in the present invention may have various shapes. That is, since the dummy pattern units DP1 and DP2 are disposed to remove the step on the lower surface of the protective layer 140, the thickness of the pattern unit is maintained equal to the thickness of the conductive pattern unit CP You just have to. Therefore, the dummy pattern units DP1 and DP2 may have a bar shape extending horizontally as shown in (a) of FIG. 5d, and may have a bar shape extending vertically as shown in (b) And may have a circular shape as shown in (c), and may have a circular shape (annular shape) having an open center as shown in (d), and may have a rectangular shape Shape).
  • the shape of the dummy pattern units DP1 and DP2 in the present invention is not limited to this, and can be changed into various shapes such as an elliptical shape, a fan shape, a polygonal shape, and a triangular shape.
  • an upper dummy pattern part DP2 is disposed on the upper surface of the substrate 110.
  • FIG. The forming position and condition of the upper dummy pattern portion DP2 are the same as the forming position and condition of the lower dummy pattern portion DP1. That is, when the starting position of the upper conductive pattern CP is later than the starting position of the first lower conductive pattern CP located at the right end of the substrate 110, The upper dummy pattern portion DP2 is formed on the upper surface of the substrate 110 which is vertically overlapped with the start of the CP.
  • a plurality of the upper dummy pattern portions DP2 may be arranged to correspond to the respective lower conductive pattern portions CP.
  • the upper dummy pattern portions DP2 may be formed as a single unit corresponding to the lower conductive pattern portions CP starting at the beginning It is possible.
  • a first chip C1 mounted on a flexible circuit board 100 for a both- The display panel 30, and the main board 40 will be described.
  • the flexible circuit board 100 for a both-side all-in-one chip-on-film includes a substrate 100 including through-holes; A wiring pattern layer 120 disposed on both surfaces of the substrate including the through holes; A first plating layer 131 disposed on the wiring pattern layer 120; A second plating layer 132 disposed on the first plating layer 131; And a protective layer 140 partially disposed on the wiring pattern layer.
  • the protection layer 140 may be formed of a protection layer (PP).
  • the conductive pattern CP may be exposed to the outside in a region other than the protective portion PP where the protective layer is not formed. That is, in a region where the protective portion is not disposed on the open region or the conductive pattern portion of the protective layer, the conductive pattern portion CP is electrically connected to the first chip C1, the display panel 30, And can be electrically connected.
  • the lead pattern portion and the test pattern portion of the all-in-one chip-on-film flexible circuit board according to the embodiment may not overlap with the protection portion. That is, the lead pattern portion and the test pattern portion may refer to a conductive pattern portion located in an open region that is not covered by the protective layer, and may be distinguished as a lead pattern portion and a test pattern portion according to functions.
  • the lead pattern part may mean a conductive pattern part for connecting with the first chip, the second chip, the display panel, or the main board.
  • the test pattern unit may refer to a conductive circuit board for all-in-one chip-on-film and a conductive pattern unit for checking whether a product of the chip package including the same is defective or not.
  • the lead pattern portion can be distinguished as an inner lead pattern portion and an outer lead pattern portion depending on the position.
  • One region of the conductive pattern portion lying relatively close to the first chip (C1) and not overlapped by the protective layer can be expressed as the inner lead pattern portion.
  • One region of the conductive pattern portion that is relatively far from the first chip C1 and is not overlapped by the protective layer may be represented by an outer lead pattern portion.
  • the all-in-one chip-on-film flexible printed circuit board 100 includes a first inner lead pattern portion I1, The second inner lead pattern portion I2, the third inner lead pattern portion I3, and the fourth inner lead pattern portion I4.
  • the flexible printed circuit board 100 for an all-in-one chip-on-film includes a first outer lead pattern portion O1, a second outer lead pattern portion O2, a third outer lead pattern portion O3, And a pattern unit O4.
  • the flexible circuit board 100 for an all-in-one chip-on-film may include a first test pattern portion T1 and a second test pattern portion T2.
  • the first inner lead pattern portion I1, the second inner lead pattern portion I2, the third inner lead pattern portion I3, and the third inner lead pattern portion I3 are formed on one surface of the all- The first outer lead pattern portion O1, and the second outer lead pattern portion O2 may be disposed.
  • the fourth inner lead pattern portion I4, the third outer lead pattern portion O3, the fourth outer lead pattern O3, and the third outer lead pattern portion O3 are formed on the other surface of the flexible circuit board 100 for all- The pattern portion O4, the first test pattern portion T1, and the second test pattern portion T2.
  • the first chip C1 disposed on one surface of the all-in-one chip-on-film flexible circuit board 100 according to the embodiment is connected to the first inner lead pattern portion I1 through the first connection portion 70, The second inner lead pattern portion I2 or the third inner lead pattern portion I3.
  • the first connection part 70 may include a first sub second connection part 71, a second sub first connection part 72 and a third sub first connection part 73 depending on the position and / .
  • the first chip C1 disposed on one surface of the all-in-one chip-on-film flexible circuit board 100 according to the embodiment is connected to the first inner lead pattern portion I1 As shown in FIG.
  • the first inner lead pattern portion I1 may transmit an electrical signal to the first outer lead pattern portion O1 adjacent to the second via hole V2 along the upper surface of the substrate 110. [ The second via hole V2 and the first outer lead pattern portion O1 may be electrically connected. That is, the first inner lead pattern portion I1 and the first outer lead pattern portion O1 may have one end and one end of the conductive pattern portion extending in one direction.
  • the main board 40 may be connected to the first outer lead pattern portion O1 through an adhesive layer 50.
  • a signal transmitted from the first chip can be transmitted to the main board 40 through the first inner lead pattern portion I1 and the first outer lead pattern portion O1.
  • the first inner lead pattern portion I1 is electrically connected to the second via hole V2 along the upper surface of the substrate 110 and electrically connected to the substrate via the conductive material filled in the second via hole V2.
  • the third outer lead pattern portion O3 adjacent to the second via hole V2 along the lower surface of the second via hole 110 may transmit an electrical signal.
  • the second via hole V2 may be electrically connected to the third outer lead pattern part O3. Accordingly, although not shown in the drawings, it is needless to say that the main board 40 may be electrically connected to the third outer lead pattern portion O3 through the adhesive layer 50.
  • the first chip C1 disposed on one surface of the all-in-one chip-on-film flexible printed circuit board 100 according to the embodiment is connected to the second inner lead pattern portion I2 via the second sub first connection portion 72 As shown in FIG.
  • the second inner lead pattern portion I2 disposed on the upper surface of the substrate 110 is electrically connected to the substrate via the conductive material filled in the first via hole V1 located below the second inner lead pattern portion 12, It is possible to transmit an electrical signal to the fourth inner lead pattern portion I4 and the first test pattern portion T1 adjacent to the first via hole V1 along the lower surface of the first via hole 110.
  • the first via hole V1, the first test pattern portion T1, and the fourth inner lead pattern portion I4 may be electrically connected to each other on the lower surface of the substrate.
  • the display panel 30 may be attached to the fourth inner lead pattern portion 14 and the fourth outer lead pattern portion 04.
  • the first test pattern portion T1 can confirm the failure of an electrical signal that can be transmitted through the first via hole V1. For example, the accuracy of a signal transmitted to the fourth inner lead pattern portion I4 through the first test pattern portion T1 can be confirmed.
  • the voltage or current in the first test pattern portion (T1) it is possible to determine whether a short circuit or a short circuit occurs or a position where the conductive pattern portion located between the first chip and the display panel occurs, It is possible to improve the reliability.
  • the first chip C1 disposed on one surface of the all-in-one chip-on-film flexible circuit board 100 according to the embodiment is connected to the third inner lead pattern portion I3 via the third sub first connection portion 73, As shown in FIG.
  • the third inner lead pattern portion I3 may transmit an electrical signal to the second outer lead pattern portion O2 adjacent to the third via hole V3 along the upper surface of the substrate 110.
  • the third via hole (V3) and the second outer lead pattern portion (O2) may be electrically connected. That is, the third inner lead pattern portion I3 and the second outer lead pattern portion O2 may have one end and one end of the conductive pattern portion extending in one direction.
  • the third inner lead pattern portion I3 is electrically connected to the third via hole V3 along the upper surface of the substrate 110 and electrically connected to the substrate via the conductive material filled in the third via hole V3.
  • An electrical signal can be transmitted to the fourth outer lead pattern portion O4 and the second test pattern portion T2 adjacent to the third via hole V3 along the lower surface of the first via hole 110.
  • the second via hole (V2), the fourth outer lead pattern portion (O4), and the second test pattern portion (T2) may be electrically connected at the lower surface of the substrate.
  • the display panel 30 may be attached to the fourth inner lead pattern portion I4 and the fourth outer lead pattern portion 04 through the adhesive layer 50 as described above.
  • the second test pattern portion T2 can confirm the failure of an electrical signal that can be transmitted through the third via hole V3. For example, the accuracy of a signal transmitted to the fourth outer lead pattern portion (O4) can be confirmed through the second test pattern portion (T2). In detail, by measuring the voltage or current in the second test pattern portion T2, it is possible to determine whether a short circuit or a short circuit occurs or a position where the conductive pattern portion located between the first chip and the display panel occurs, It is possible to improve the reliability.
  • the display panel 30 can be disposed on the other surface opposite to the one surface on which the first chip C1 is disposed, thereby improving the degree of freedom in designing. Further, by disposing the display panel on the other surface opposite to the surface on which the plurality of chips are mounted, effective heat dissipation can be achieved. Thus, the reliability of the all-in-one chip-on-film flexible circuit board according to the embodiment can be improved.
  • Fig. 10 is a plan view of Fig. 7a
  • Fig. 11 is a bottom view of Fig. 7a.
  • the flexible circuit board 100 for an all-in-one chip-on-film of the embodiment may have sprocket holes on both sides in the longitudinal direction for convenience of fabrication or processing. Therefore, the flexible circuit board 100 for an all-in-one chip-on-film can be rolled or unwound by a sprocket hole in a roll-to-roll manner.
  • the flexible circuit board 100 for an all-in-one chip-on-film can be defined as an inner region IR and an outer region OR with reference to a cut portion indicated by a dotted line.
  • a conductive pattern portion for connecting one chip, a second chip, a display panel, and a main board may be disposed in the inner region IR of the all-in-one chip-on-film flexible circuit board 100.
  • the chip package including the all-in-one chip-on-film flexible circuit board 100 and the chip package including the all-in-one chip-on-film flexible circuit board 100 are cut off, It can be processed into an electronic device.
  • the first open area OA1 of the protective layer 140, the first open area OA1 of the conductive pattern CP, The inner lead pattern portion I1, the second inner lead pattern portion I2, and the third inner lead pattern portion I3 may be exposed to the outside.
  • the first outer lead pattern portion 110 which is one region of the conductive pattern portion CP, is formed through the third open area OA3 of the protective layer 140, (O1) may be exposed to the outside.
  • the first inner lead pattern portion I1 and the third inner lead pattern portion I3 may be a conductive pattern portion connected to the chip through the first connection portion.
  • the end of the first inner lead pattern portion I1 and the end of the third inner lead pattern portion I3 may be arranged in a line.
  • the plurality of first inner lead pattern portions I1 may be spaced apart from each other in the lateral direction (x-axis direction) of the substrate, and the ends of the first inner lead pattern portion I1 may be arranged in a line .
  • the plurality of third inner lead pattern portions I3 may be spaced apart from each other in the lateral direction (x-axis direction) of the substrate, and the ends of the third inner lead pattern portion I3 may be arranged in a line . Accordingly, the bonding of the first inner lead pattern portion I1 and the third inner lead pattern portion I3 to the first connection portion and the first chip can be excellent.
  • the plurality of second via holes V2 may be spaced apart from each other in a horizontal direction (x-axis direction) of the substrate, and may be arranged in a line.
  • the plurality of third via holes V3 may be spaced apart from each other in a horizontal direction (x-axis direction) of the substrate, and may be arranged in a line.
  • the ends of the first inner lead pattern portion I1 may be spaced apart from the ends of the second inner lead pattern portion I2.
  • the second inner lead pattern portion 12 may be a conductive pattern that is not bonded to the first chip. At least one end of one end and the other end of the second inner lead pattern portion 12 may not be arranged in a row.
  • the plurality of second inner lead pattern portions I2 may be spaced apart from each other in the lateral direction (x-axis direction) of the substrate. At least one end of the one end and the other end of the second inner lead pattern part I2 is spaced apart from the end of the first inner lead pattern part I1 in the lateral direction (x-axis direction) of the substrate . At least one end of the one end and the other end of the second inner lead pattern portion I2 is spaced apart from the end of the first inner lead pattern portion I1 in the lateral direction (x-axis direction) of the substrate .
  • the plurality of first via holes V1 may be spaced apart from each other and arranged in different rows in the lateral direction (x-axis direction) of the substrate.
  • the length between the one end and the other end of the second inner lead pattern portion I2 may include a first set portion of the second inner lead pattern portions 12 gradually decreasing in the lateral direction (x-axis direction) have.
  • a plurality of first sets may be disposed on the substrate 110. Accordingly, on the substrate 110, the second inner lead pattern portions 12 may be gradually reduced in length from the first length to the second length.
  • the second inner lead pattern portion I2 adjacent to the second inner lead pattern portion I2 having the second length may have a first length again. Accordingly, the first set of the second inner lead pattern portions I2 whose length is gradually reduced from the first length to the second length in the lateral direction (x-axis direction) of the substrate; And the first set portion of the second inner lead pattern portions 12 gradually decreasing in length from the first length to the second length may be repeatedly arranged.
  • At least one end of the one end and the other end of the second inner lead pattern portion I2 is spaced apart from the end of the first inner lead pattern portion I1 in the lateral direction (x-axis direction) of the substrate .
  • the plurality of first inner lead pattern portions I1 may be spaced apart from each other by a first distance.
  • One end of the second inner lead pattern portion I2 may be positioned in an area between two adjacent first inner lead pattern portions I1 which are spaced apart from each other.
  • an end of the first inner lead pattern portion I1 and a first end of the second inner lead pattern portion 12 may be alternately arranged.
  • the fourth open region OA3 of the protective layer 140, The inner lead pattern portion 14 and the fourth outer lead pattern portion 04 may be exposed to the outside.
  • a chip package including a first chip C1 and a second chip C2 on a flexible circuit board 100 for a both-side all-in-one chip-on-film according to the embodiment is described in detail with reference to Figs. 7B and 12 to 16 .
  • FIG. 12 is a schematic plan view of a chip package including a flexible circuit board 100 for a both-side all-in-one chip-on film according to an embodiment.
  • the flexible circuit board 100 for a both-side all-in-one chip-on-film may include a first chip C1 and a second chip C2 disposed on the same surface .
  • the length of the flexible circuit board 100 for a both-side all-in-one chip-on-film according to the embodiment may be larger in the lateral direction (x-axis direction) than in the longitudinal direction (y-axis direction). That is, the flexible circuit board 100 for a both-side all-in-one chip-on-film according to the embodiment can include two long sides in the lateral direction and two short sides in the longitudinal direction.
  • the lengths of the first chip C1 and the second chip C2 in the lateral direction may be greater than those in the longitudinal direction (y-axis direction), respectively. That is, the first chip C1 and the second chip C2 may include two long sides in the horizontal direction and two short sides in the vertical direction.
  • the long side of the flexible circuit board 100 for the both-side all-in-one chip-on-film can be arranged parallel to the long side of the first chip C1 and the long side of the second chip C2, Can be efficiently arranged on the flexible circuit board 100 for a single-sided all-chip chip-on-film.
  • the longitudinal length (long side) of the first chip C1 may be greater than the length (long side) of the second chip C2 in the horizontal direction.
  • the length (short side) of the first chip C1 in the vertical direction may be smaller than the length (short side) of the second chip C2 in the vertical direction.
  • the second chip C2 may be disposed below the first chip C1.
  • the long side of the first chip C1 and the long side of the second chip C2 may overlap each other.
  • the second chip C2 may be disposed on the side of the first chip C1.
  • the long side of the first chip C1 and the long side of the second chip C2 may not overlap with each other.
  • the first chip C1 is a driving IC chip and the second chip C2 is a second chip C2a of any one of a diode chip, a power IC chip, a touch sensor IC chip, an MLCC chip, a BGA chip, And a second chip C2b different from any one of the diode chip, the power IC chip, the touch sensor IC chip, the MLCC chip, the BGA chip, and the chip capacitor.
  • FIG. 13 is a plan view of a flexible circuit board 100 for a both-side all-in-one chip-on film according to an embodiment.
  • the protective layer 140 located on one side of the flexible circuit board 100 for a both-side all-in-one chip-on-film according to the embodiment may include a plurality of holes. That is, the protective layer 140 may include a plurality of open regions.
  • the first open area OA1 of the protection layer may be exposed to be connected to the first connection part 70.
  • the conductive pattern CP exposed in the first open area OA1 of the protective layer may include pure plating on the surface facing the first connection part. That is, the content of tin in the second plating layer included in the conductive pattern portion CP in the first open region OA1 of the protective layer may be 50 atomic% or more.
  • the second open area OA2 of the protective layer may be exposed to connect with the second connection part 80.
  • the conductive pattern portion CP exposed in the second open region OA2 of the protective layer may include an alloy layer of copper and tin on the surface facing the second connection portion. That is, the content of tin in the second plating layer included in the conductive pattern portion CP in the second open region OA2 of the protective layer may be less than 50 atomic%.
  • the first open area OA1 may be an area for connecting the first chip.
  • the first inner lead pattern portions I1 extending from the first outer lead pattern portion O1 located in the third open area OA3 and directed toward the inside of the first open area OA1 may be connected to each other Width.
  • the width W1 of the first outer lead pattern portion O1 may correspond to the width W2 of the first inner lead pattern portion I1.
  • the width W1 of the first outer lead pattern portion O1 may be greater than the width W2 of the first inner lead pattern portion I1.
  • the width W1 of the first outer lead pattern part O1 may be less than 20% of the width W2 of the first inner lead pattern part I1.
  • the first inner lead pattern portion I1 and the third inner lead pattern portion I3 extending toward the inside of the first open area OA1 may have a width corresponding to each other.
  • the first outer lead pattern portion O1 and the second outer lead pattern portion O2 extending from the first open area OA1 toward the outer periphery of the substrate may have widths corresponding to each other.
  • the first chip having a fine line width, requiring a large number of first connection parts
  • the second chip having a large line width and requiring a small number of second connection parts, (Not shown).
  • the fine line width is set so that the line width of any one of the first outer lead pattern portion O1 and the second outer lead pattern portion O2 is equal to the line width of the fifth outer lead pattern portion O5 and the sixth outer lead pattern portion O6
  • the line width is smaller than any one of the line widths.
  • any of the outer lead pattern portion O5 and the sixth outer lead pattern portion O6 is larger than the line width of the first outer lead pattern portion O1 and the second outer lead pattern portion O2 It may mean that any one of the line widths is relatively larger than the line width of any one of the fifth outer lead pattern portion O5 and the sixth outer lead pattern portion O6.
  • the flexible circuit board 100 for an all-in-one chip-on-film of the embodiment may include a plurality of the second open areas OA2 for connecting second chips C2a and C2b of different kinds.
  • One of the second open areas OA2 may be an area for connecting one second chip C2a.
  • the fifth outer lead pattern portion O5 extending from the fifth inner lead pattern portion I5 located in the second open region OA2 toward the outer periphery of the substrate may have different widths.
  • the width W3 of the fifth inner lead pattern portion I5 may be greater than the width W4 of the fifth outer lead pattern portion O5.
  • the width W3 of the fifth inner lead pattern portion I5 may be 1.5 times larger than the width W4 of the fifth outer lead pattern portion O5.
  • the second open area OA2 may be an area for connecting the other second chip C2b.
  • the sixth outer lead pattern portion O6 extending from the sixth inner lead pattern portion I6 located in the second open area OA2 toward the outer periphery of the substrate may have a different width.
  • the width W5 of the sixth inner lead pattern portion I6 may be greater than the width W6 of the sixth outer lead pattern portion O6.
  • the width W5 of the sixth inner lead pattern portion I6 may be 1.5 times larger than the width W6 of the sixth outer lead pattern portion O6.
  • a width W3 of the fifth inner lead pattern portion I5 exposed through the second open region and a width W5 of the sixth inner lead pattern portion I6 may be equal to a width And the width W2 of the first inner lead pattern portion I1 exposed through the first inner lead pattern portion I1.
  • the lead pattern portion corresponding to the first and second connecting portions of various sizes / shapes can be formed, and the degree of design freedom can be improved. That is, the embodiment can include inner lead pattern portions of various sizes suitable for the first chip and the second chip of different kinds, and inner lead pattern portions of various shapes, so that an optimum chip package can be realized.
  • the shape of the lead pattern portion located below the first chip may be different from the shape of the lead pattern portion located below the second chip. Accordingly, the embodiment can include the lead pattern portions of different shapes, which can have excellent adhesion characteristics with the first and second chips of different kinds, respectively. Therefore, in the flexible circuit board for an all-in-one chip-on film according to the embodiment, the bonding characteristics of the first chip and the second chip can be excellent.
  • the lead pattern portions having different shapes may be an optimal pattern design in which first and second chips of different kinds are mounted on one substrate to secure a certain bonding topology.
  • the shape of the first inner lead pattern portion I1 in the plane may be a rectangular stripe pattern.
  • the shape of the first inner lead pattern portion I1 in the plane may be a rectangular stripe pattern having a uniform width and extending in one direction.
  • the widths of one end and the other end of the first inner lead pattern portion I1 may be equal to each other.
  • the shape of the fifth inner lead pattern portion I5 or the sixth inner lead pattern portion I6 may be various shapes such as a polygonal shape, a circular shape, an elliptical shape, a hammer shape, a T shape, As shown in Fig.
  • the shape of the fifth inner lead pattern portion (I5) or the sixth inner lead pattern portion (I6) in the plane is a polygonal shape having a varying width and extending in a direction different from the one direction, Shape, a T shape, a random shape, or the like.
  • the inner lead pattern portion of at least one of the fifth inner lead pattern portion I5 and the sixth inner lead pattern portion I6 may have different widths at one end and the other end.
  • the width of the other end of the fifth inner lead pattern portion I5 and the sixth inner lead pattern portion I6 which is far from the protective layer may be larger than the width of the other end portion near the protective layer.
  • the width of the other end of the fifth inner lead pattern portion I5 and the sixth inner lead pattern portion I6, which is an end portion far from the protective layer can be small.
  • the inner lead pattern portion may have a T-shape like the fifth inner lead pattern portion I5 of FIG. 13B.
  • the inner lead pattern portion may have the same circular shape as the sixth inner lead pattern portion I6 of FIG. 13A.
  • the inner lead pattern portion may have a semicircular shape like the sixth inner lead pattern portion I6 of FIG. 13B or a rounded shape at the end.
  • the shape of the first inner lead pattern portion and the first connecting portion may be the same.
  • the top view of the first inner lead pattern portion and the first connection portion may have a rectangular shape.
  • the same shape of the first inner lead pattern portion and the first connecting portion means that the planar shape is the same polygon, and may include a different size.
  • the shape of the fifth inner lead pattern portion and the second connecting portion may be the same or different from each other.
  • the shape of the sixth inner lead pattern portion and the second connection portion may be the same or different from each other.
  • the planar shape of the fifth inner lead pattern portion I5 may be polygonal, and the planar shape of the second connection portion may be circular.
  • the planar shape of the sixth inner lead pattern portion I6 may have a circular shape, and the second connection portion may have a circular shape.
  • the planar shape of the fifth inner lead pattern portion I5 may be a polygonal shape, and the second connection portion may have a rectangular shape or an elliptical shape having rounded corners.
  • the plane shape of the sixth inner lead pattern portion I6 may be a long semicircular shape, and the second connecting portion may have a circular shape.
  • the planar shape of the first connection part 70 may correspond to or differ from each other in the transverse length and the longitudinal length (aspect ratio).
  • the planar shape of the first connection part 70 may be a square shape having a width and a length (aspect ratio) corresponding to each other, or a rectangular shape having a width and a length (aspect ratio) different from each other.
  • the planar shape of the second connection portion 80 may correspond to or differ from each other in the transverse length and the longitudinal length (aspect ratio).
  • the planar shape of the second connection part 80 may be a circular shape corresponding to a transverse length and a longitudinal length (aspect ratio), or an elliptical shape having a transverse length and a longitudinal length (aspect ratio) different from each other.
  • One pitch which is an interval between the adjacent first outer lead pattern portions O1 is equal to a pitch between at least one of the fifth outer lead pattern portion O5 and the sixth outer lead pattern portion O6, May be smaller than a second pitch (pitch) between the pattern portions.
  • the first interval and the second interval may mean an average spacing distance between adjacent two conductive pattern portions.
  • the first spacing (P1) may be less than 100 mu m.
  • the first spacing may be less than 30 ⁇ ⁇ .
  • the first spacing may be between 1 [mu] m and 25 [mu] m.
  • the second interval P2 may be equal to or greater than 100 mu m.
  • the second spacing may be between 100 ⁇ m and 500 ⁇ m.
  • the second spacing may be between 100 ⁇ m and 300 ⁇ m.
  • the planar area of the first inner lead pattern part I1 in the first open area OA1 may correspond to or be different from that of the first connection part 70.
  • the width of the first inner lead pattern portion I1 and the width of the first connection portion 70 may be the same or less than 20%. Accordingly, the first inner lead pattern portion I1 and the first connection portion 70 can be stably mounted. Also, the adhesion characteristics between the first inner lead pattern portion I1 and the first connection portion 70 can be improved.
  • planar portion of the inner lead pattern portion of any one of the fifth inner lead pattern portion I5 and the sixth inner lead pattern portion I6 in the second open area OA2 corresponds to the second connective portion 80, May be different.
  • the width of the second connection portion 80 may be 1.5 times or more larger than the width of the inner lead pattern portion of any one of the fifth inner lead pattern portion I5 and the sixth inner lead pattern portion I6 . Accordingly, the width of the second connection portion 80 can be improved by improving adhesion characteristics between any one of the fifth inner lead pattern portion I5 and the sixth inner lead pattern portion I6 and the second connection portion 80 .
  • the first connection portions 70 may be disposed on the first inner lead pattern portion I1 and the third inner lead pattern portion I3 exposed through the first open region OA1.
  • the first connecting portion 70 may cover the upper surfaces of the first inner lead pattern portion I1 and the third inner lead pattern portion 13 in whole or in part.
  • the total number of the plurality of first inner lead pattern portions I1 spaced apart from each other and the plurality of third inner lead pattern portions I3 spaced from each other corresponds to the number of the first connecting portions 70 .
  • the number of the plurality of first inner lead pattern portions I1 spaced apart from each other is nine, and the plurality of third inner lead pattern portions
  • the number of the first inner lead pattern portions I1 is nine and the number of the first connection portions 70 is nine in the first inner lead pattern portions I1 and a plurality of the third inner lead pattern portions I3 )
  • the second connection portion 80 may be disposed on the fifth inner lead pattern portion I5 and the sixth inner lead pattern portion I6 exposed through the second open region OA2.
  • the second connecting portion 80 may cover the upper surfaces of the fifth inner lead pattern portion I5 and the sixth inner lead pattern portion I6 in whole or in part.
  • the number of the plurality of fifth inner lead pattern portions I5 spaced apart from each other may correspond to the number of the second connection portions 80 disposed on the fifth inner lead pattern portion I5.
  • the number of the plurality of fifth inner lead pattern portions I5 spaced apart from each other is two, and arranged on the fifth inner lead pattern portion I5
  • the number of the second connection portions 80 may be two.
  • the number of the plurality of sixth inner lead pattern portions I6 spaced apart from each other may correspond to the number of the second connection portions 80 disposed on the sixth inner lead pattern portion I6.
  • the number of the sixth inner lead pattern portions I6 spaced apart from each other is three, and the number of the sixth inner lead pattern portions I6 disposed on the sixth inner lead pattern portion I6
  • the number of the second connecting portions 80 may be three.
  • the second connection unit 80 may be larger than the first connection unit 70.
  • the width of the fifth inner lead pattern portion I5 or the sixth inner lead pattern portion I6 exposed through the second open region is greater than the width of the first inner lead pattern portion I1
  • the second connection portion 80 may be larger than the first connection portion 70.
  • the first chip C1 may be disposed on the first connection portion 70.
  • the first chip C2 may be disposed on the second connection unit 80.
  • the first chip C1 and the second chip C2 may be spaced apart from each other by a predetermined distance to prevent problems such as signal interference, disconnection, and the like.
  • FIG. 16 is a cross-sectional view of a chip package including a flexible circuit board for a both-side all-in-one chip-on film according to Figs. 15A and 15B.
  • the first chip (C1) and the second chip (C2) may be arranged in different sizes on the same surface.
  • the second chip C2 may be larger than the first chip C1.
  • a via hole may be disposed under the first chip (C1) and the second chip (C2). That is, the substrate 110 corresponding to the first open area OA1 and the second open area OA2 may include a via hole.
  • the electrical signal of the second chip C2 can be transmitted from the upper surface to the lower surface of the substrate through the conductive material disposed in the fourth via hole V4. Accordingly, the embodiment can include a large number of conductive pattern portions on one substrate.
  • the flexible circuit board 100 for an all-in-one chip-on-film can realize a conductive pattern portion with a minute pitch on both sides, and can be suitable for an electronic device having a display portion of high resolution.
  • the flexible circuit board 100 for an all-in-one chip-on-film according to the embodiment is flexible, small in size, and thin in thickness, and thus can be used in various electronic devices.
  • the flexible circuit board 100 for an all-in-one chip-on film according to the embodiment can be used in an edge display since the bezel can be reduced.
  • a flexible circuit board 100 for an all-in-one chip-on film may be included in a flexible electronic device that is bent.
  • the touch device device including the same may be a flexible touch device device. Therefore, the user can bend or bend by hand.
  • a flexible touch window can be applied to a wearable touch or the like.
  • the flexible circuit board 100 for an all-in-one chip-on film according to the embodiment can be applied to various electronic devices to which a foldable display device is applied.
  • the foldable display device can fold the folder cover window.
  • Foldable display devices can be included in a variety of portable electronic products.
  • the folder-type display device can be included in a mobile terminal (mobile phone), a notebook (portable computer), and the like. Accordingly, while the display area of the portable electronic product is large, it is possible to reduce the size of the device when storing or moving the portable electronic device, thereby increasing the portability. Therefore, the convenience of the user of the portable electronic device can be improved.
  • the embodiment is not limited thereto, and it goes without saying that the folder-type display device can be used for various electronic products.
  • the foldable display device may include one folded area in the screen area.
  • the foldable display device may have a C-shape in a folded configuration. That is, the folder-type display device may have one end and the other end opposite to the end. At this time, the one end and the other end may be disposed close to each other. For example, the one end and the other end may be disposed facing each other.
  • the foldable display device may include two folding regions in the screen region.
  • the foldable display device may have a G shape in a folded form. That is, the foldable display device can be superposed on each other as the one end and the other end opposite to the one end are folded in the directions corresponding to each other. At this time, the one end and the other end may be spaced apart from each other. For example, the one end and the other end may be arranged parallel to each other.
  • the foldable display device may include two folding regions in the screen region.
  • the foldable display device may have an S-shaped configuration in a folded configuration. That is, the folder-type display device can be folded at one end and the other end opposite to the one end in different directions. At this time, the one end and the other end may be spaced apart from each other. For example, the one end and the other end may be arranged parallel to each other.
  • the flexible circuit board 100 for all-in-one chip-on-film according to the embodiment can be applied to rollerable displays.
  • the flexible circuit board 100 for an all-in-one chip-on film according to the embodiment may be included in various wearable touch devices including a curved display. Therefore, the electronic device including the flexible circuit board 100 for an all-in-one chip-on-film according to the embodiment can be made slimmer, smaller, or lighter.
  • the flexible circuit board 100 for an all-in-one chip-on-film can be used in various electronic devices having a display portion such as a TV, a monitor, and a notebook.
  • the embodiment is not limited thereto, and it goes without saying that the flexible circuit board 100 for an all-in-one chip-on film according to the embodiment can be used for various electronic devices having a flat or curved display portion.
  • a flexible circuit board for one all-in-one chip-on film is directly connected to a display panel and a main board, and a size of a flexible circuit board for transmitting signals generated from the display panel to a main board And the thickness of the battery, and thus the space and / or the battery space of other parts can be expanded.
  • connection of a plurality of printed circuit boards is not required, convenience of the process and reliability of electrical connection can be improved, and accordingly, an all- A flexible circuit board for on-film can be provided.
  • a dummy pattern is disposed on the second surface of the substrate corresponding to the circuit pattern disposed on the first surface of the substrate, and a dummy pattern corresponding to the circuit pattern disposed on the second surface of the substrate
  • a dummy pattern is disposed on the first surface of the substrate to solve a solder resist non-application problem and a pinhole problem that occurs when the solder resist on the first surface or the second surface of the substrate is printed .

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Abstract

본 발명의 실시 예에 따른 연성 회로기판은 기판; 상기 기판의 제 1 면 상에 배치되는 제 1 배선 패턴층; 상기 기판의 상기 제 1면과 반대되는 제 2 면 상에 배치되는 제 2 배선 패턴층; 상기 제 2 배선 패턴층이 배치되지 않은 상기 기판의 상기 제 2 면 상에 배치되는 제 1 더미 패턴부; 상기 제 1 배선 패턴층 상에 배치되는 제 1 보호층; 및 상기 제 2 배선 패턴층 및 상기 제 1 더미 패턴부 상에 배치되는 제 2 보호층을 포함하고, 상기 제 1 더미 패턴부의 적어도 일부는, 상기 제 1 배선 패턴층과 수직 방향으로 중첩된다.

Description

연성 회로기판 및 이를 포함하는 칩 패키지
실시 예는 올인원 칩 온 필름용 연성 회로기판 및 이를 포함하는 칩 패키지에 관한 것이다.
자세하게, 실시 예는 서로 다른 종류의 칩을 하나의 기판상에 실장할 수 있는 연성 회로기판 및 이를 포함하는 칩 패키지일 수 있다.
최근 다양한 전자 제품이 얇고, 소형화, 경량화되고 있다. 이에 따라, 전자 디바이스의 좁은 영역에 고밀도로 반도체 칩을 실장하기 위한 다양한 연구가 진행되고 있다.
그 중에서도, COF(Chip On Film) 방식은 플렉서블 기판을 사용하기 때문에, 평판 디스플레이 및 플렉서블 디스플레이에 모두 적용될 수 있다. 즉, COF 방식은 다양한 웨어러블 전자기기에 적용될 수 있다는 점에서 각광받고 있다. 또한, COF 방식은 미세한 피치를 구현할 수 있기 때문에, 화소수의 증가에 따른 고해상도(QHD)의 디스플레이를 구현하는데 사용될 수 있다.
COF(Chip On Film)는 반도체 칩을 얇은 필름 형태의 연성 회로기판에 장착하는 방식이다. 예를 들어, 반도체 칩은 직접회로(Integrated Circuit, IC) 칩 또는 대규모 직접회로(Large Scale Integrated circuit, LSI) 칩일 수 있다.
한편, 최근 전자 제품의 소형화, 박형화 및 경량화 추세에 대응하기 위하여, 고밀도 반도체 칩 실장 기술로서, 플렉서블 기판을 이용한 다양한 칩 온 필름 패키지 기술들이 제안되고 있다.
실시 예는, 복수의 칩을 하나의 기판에 실장할 수 있는 올인원 칩 온 필름용 연성 회로기판 및 이를 포함하는 칩 패키지, 및 이를 포함하는 전자 디바이스를 제공하고자 한다.
실시 예는, 솔더 레지스트 인쇄시에 발생하는 핀-홀을 제거할 수 있는 올인원 칩 온 필름용 연성 회로기판 및 이를 포함하는 칩 패키지, 및 이를 포함하는 전자 디바이스를 제공하고자 한다.
실시 예는, 솔더 레지스트의 인쇄 공정을 고려하여 제품 디자인을 설계할 수 있는 올인원 칩 온 필름용 연성 회로기판 및 이를 포함하는 칩 패키지, 및 이를 포함하는 전자 디바이스를 제공하고자 한다.
제안되는 실시 예에서 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 제안되는 실시 예가 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
본 발명의 실시 예에 따른 연성 회로기판은 기판; 상기 기판의 제 1 면 상에 배치되는 제 1 배선 패턴층; 상기 기판의 상기 제 1면과 반대되는 제 2 면 상에 배치되는 제 2 배선 패턴층; 상기 제 2 배선 패턴층이 배치되지 않은 상기 기판의 상기 제 2 면 상에 배치되는 제 1 더미 패턴부; 상기 제 1 배선 패턴층 상에 배치되는 제 1 보호층; 및 상기 제 2 배선 패턴층 및 상기 제 1 더미 패턴부 상에 배치되는 제 2 보호층을 포함하고, 상기 제 1 더미 패턴부의 적어도 일부는, 상기 제 1 배선 패턴층과 수직 방향으로 중첩된다.
또한, 상기 제 1 배선 패턴층이 배치되지 않은 상기 기판의 상기 제 1 면 상에 배치되며, 적어도 일부가 상기 제 2 배선 패턴층과 수직 방향으로 중첩되는 제 2 더미 패턴부를 더 포함한다.
또한, 상기 제 1 더미 패턴부는, 상기 제 1 배선 패턴층과 동일한 폭을 가지고, 일단이 상기 제 1 배선 패턴층의 일단과 동일 수직 선상에 배치된다.
또한, 상기 제 1 더미 패턴부는, 상기 제 1 배선 패턴층보다 넓은 폭을 가지며, 일단이 상기 제 1 배선 패턴층의 일단보다 상기 기판의 단부로부터 가깝다.
또한, 상기 제 1 면은, 상기 기판의 상면이고, 상기 제 2 면은, 상기 기판의 하면이며, 상기 제 1 더미 패턴부는, 상기 제1 배선 패턴층 중 최좌측에 배치된 제 1 배선 패턴층보다 더 좌측에 배치된다.
또한, 상기 제 2 더미 패턴부는, 상기 제2 배선 패턴층 중 최우측에 배치된 제 2 배선 패턴층보다 더 우측에 배치된다.
또한, 상기 제 1 배선 패턴층 상에 배치되는 주석(Sn)을 포함하는 제 1 도금층; 및 상기 제 2 배선 패턴층 상에 배치되는 주석(Sn)을 포함하는 제 2 도금층을 더 포함하고, 상기 제 1 더미 패턴부는, 상기 제 2 배선 패턴층에 대응하는 제 1 더미 패턴층과, 상기 제 2 도금층에 대응하는 제 2 더미 패턴층을 포함하고, 상기 제 2 더미 패턴부는, 상기 제 1 배선 패턴층에 대응하는 제 3 더미 패턴층과, 상기 제 1 도금층에 대응하는 제 4 더미 패턴층을 포함한다.
한편, 실시 예에 따른 패키지는, 올인원 칩 온 필름용 연성 회로기판은, 기판; 상기 기판 상에 배치되는 전도성 패턴부; 상기 기판 상에 배치되는 더미 패턴부; 및 상기 전도성 패턴부 상의 일 영역 및 상기 더미 패턴부 상에 배치되는 보호부;를 포함하고, 상기 전도성 패턴부는 상기 기판의 제 1 면 상에 배치되는 제 1 배선 패턴층과, 상기 제 1 배선 패턴층 상에 배치되는 제 1 도금층과, 상기 기판의 상기 제 1면과 반대되는 제 2 면 상에 배치되는 제 2 배선 패턴층과, 상기 제 2 배선 패턴층 상에 배치되는 제 2 도금층을 포함하고, 상기 보호층의 제 1 오픈 영역에서 상기 도금층의 주석(Sn)의 함량은 상기 보호층의 제 2 오픈 영역에서 상기 도금층의 주석(Sn)의 함량보다 많고, 상기 제 1 오픈 영역에 배치되는 제 1 칩과, 상기 제 2 오픈 영역에 배치되는 제 2 칩을 포함하며, 상기 더미 패턴부는, 상기 제 2 배선 패턴층이 배치되지 않은 상기 기판의 상기 제 2 면 상에 배치되고, 적어도 일부가 상기 제 1 배선 패턴층과 수직 방향으로 중첩되는 제 1 더미 패턴부와, 상기 제 1 배선 패턴층이 배치되지 않은 상기 기판의 상기 제 1 면 상에 배치되며, 적어도 일부가 상기 제 2 배선 패턴층과 수직 방향으로 중첩되는 제 2 더미 패턴부를 포함한다.
또한, 상기 제 1 면은, 상기 기판의 상면이고, 상기 제 2 면은, 상기 기판의 하면이며, 상기 제 1 더미 패턴부는, 상기 제1 배선 패턴층 중 최좌측에 배치된 제 1 배선 패턴층보다 더 좌측에 배치되고, 상기 제 2 더미 패턴부는, 상기 제2 배선 패턴층 중 최우측에 배치된 제 2 배선 패턴층보다 더 우측에 배치된다.
또한, 상기 제 1 칩은 구동 IC 칩(Drive IC chip)이고, 상기 제 2 칩은 다이오드 칩, 전원 IC 칩, 터치센서 IC 칩, MLCC 칩, BGA 칩, 칩 콘덴서 중 적어도 하나인 것을 포함하는 올인원 칩 온 필름용 연성회로기판을 포함한다.
한편, 본 발명의 실시 예에 따른 전자 디바이스는, 기판; 상기 기판 상에 배치되는 전도성 패턴부; 상기 기판 상에 배치되는 더미 패턴부; 및 상기 전도성 패턴부 상의 일 영역에 부분적으로 배치되는 보호부;를 포함하고, 상기 전도성 패턴부는 상기 기판의 제 1 면 상에 배치되는 제 1 배선 패턴층과, 상기 제 1 배선 패턴층 상에 배치되는 제 1 도금층과, 상기 기판의 상기 제 1면과 반대되는 제 2 면 상에 배치되는 제 2 배선 패턴층과, 상기 제 2 배선 패턴층 상에 배치되는 제 2 도금층을 포함하고, 상기 보호층의 제 1 오픈 영역에서 상기 도금층의 주석(Sn)의 함량은 상기 보호층의 제 2 오픈 영역에서 상기 도금층의 주석(Sn)의 함량보다 많은 것을 포함하는 올인원 칩 온 필름용 연성회로기판; 상기 올인원 연성 회로기판의 일단과 연결되는 디스플레이 패널; 및 상기 올인원 연성 회로기판의 상기 일단과 반대되는 타단과 연결되는 메인보드;를 포함하며, 상기 더미 패턴부는, 상기 제 2 배선 패턴층이 배치되지 않은 상기 기판의 상기 제 2 면 상에 배치되고, 적어도 일부가 상기 제 1 배선 패턴층과 수직 방향으로 중첩되는 제 1 더미 패턴부와, 상기 제 1 배선 패턴층이 배치되지 않은 상기 기판의 상기 제 1 면 상에 배치되며, 적어도 일부가 상기 제 2 배선 패턴층과 수직 방향으로 중첩되는 제 2 더미 패턴부를 포함한다.
또한, 상기 전도성 패턴부 상의 상기 일 영역과 다른 영역 상에 각각 제 1 접속부 및 제 2 접속부가 배치되고, 상기 제 1 접속부 상에 제 1 칩이 배치되고, 상기 제 2 접속부 상에 제 2 칩이 배치된다.
또한, 상기 디스플레이 패널 및 상기 메인보드는 서로 마주보며 배치되고, 상기 올인원 연성 회로기판은 상기 디스플레이 패널과 상기 메인보드의 사이에서 절곡되며 배치되는 것을 포함한다.
본 발명에 따른 실시 예에 의하면, 서로 다른 종류의 제 1 칩 및 제 2 칩을 하나의 연성회로기판에 실장할 수 있어, 향상된 신뢰성을 가지는 올인원 칩 온 필름용 연성 회로기판 칩 패키지를 제공할 수 있다.
또한, 본 발명에 따른 실시 예에 의하면, 하나의 올인원 칩 온 필름용 연성 회로기판으로 디스플레이 패널과 메인보드를 직접 연결하여, 디스플레이 패널로부터 발생하는 신호를 메인보드까지 전달하기 위한 연성 회로기판의 크기 및 두께를 감소할 수 있으며, 이에 따른 다른 부품의 공간 및/또는 배터리 공간을 확장시킬 수 있다.
또한, 본 발명에 따른 실시 예에 의하면 복수의 인쇄회로기판의 연결이 요구되지 않으므로, 공정의 편의성 및 전기적인 연결의 신뢰성이 향상될 수 있으며, 이에 따른 고해상도의 디스플레이부 가지는 전자디바이스에 적합한 올인원 칩 온 필름용 연성 회로기판을 제공할 수 있다.
또한, 본 발명에 따른 실시 예에 의하면, 기판의 제 1 면에 배치된 회로 패턴에 대응하게 상기 기판의 제 2 면에 더미 패턴을 배치하고, 상기 기판의 제 2 면에 배치된 회로 패턴에 대응하게 상기 기판의 제 1 면에 더미 패턴을 배치함으로써, 상기 기판의 상기 제 1 면 또는 상기 제 2 면의 솔더 레지스트의 인쇄시에 발생하는 솔더 레지스트 미도포 문제나 핀-홀(pinhole) 문제를 해결할 수 있다.
도 1a는 기존의 인쇄회로기판을 포함하는 디스플레이부를 구비한 전자디바이스의 단면도이다.
도 1b는 도 1a에 따른 인쇄회로기판이 절곡된 형태에서의 단면도이다.
도 1c는 도 1a에 따른 인쇄회로기판이 절곡된 형태에서의 평면도이다.
도 2a는 실시예에 따른 올인원 칩 온 필름용 연성 회로기판을 포함하는 디스플레이부를 구비한 전자디바이스의 단면도이다.
도 2b는 도 2a에 따른 올인원 칩 온 필름용 연성 회로기판이 절곡된 형태에서의 단면도이다.
도 2c는 도 2a에 따른 올인원 칩 온 필름용 연성 회로기판이 절곡된 형태에서의 평면도이다.
도 3a은 실시 예에 따른 양면 올인원 칩 온 필름용 연성 회로기판을 포함하는 칩 패키지의 단면도이다.
도 3b는 실시 예에 따른 양면 올인원 칩 온 필름용 연성 회로기판을 포함하는 칩 패키지의 다른 단면도이다.
4a는 비교 예에 따른 더미 패턴부를 포함하지 않는 연성 회로 기판의 단면도이다.
도 4b는 본 발명의 실시 예에 따른 하부 더미 패턴부(DP1)를 포함하는 연성회로기판의 단면도이다.
도 5a 내지 도 5d는 도 4b에 도시된 하부 더미 패턴부(DP1)의 다양한 변형 예를 나타낸 도면이다.
도 6은 본 발명의 실시 예에 따른 상부 더미 패턴부(DP2)를 나타낸 도면이다.
도 7a는 실시예에 따른 양면 올인원 칩 온 필름용 연성 회로기판의 다른 단면도이다.
도 7b는 도 7a에 따른 양면 올인원 칩 온 필름용 연성 회로기판을 포함하는 칩 패키지의 단면도이다.
도 8은 실시예에 따른 양면 올인원 칩 온 필름용 연성 회로기판을 포함하는 칩 패키지의 또 다른 단면도이다.
도 9는 실시예에 따른 양면 올인원 칩 온 필름용 연성 회로기판의 일 영역을 확대한 단면도이다.
도 10은 도 7a에 따른 양면 올인원 칩 온 필름용 연성 회로기판의 평면도이다.
도 11은 도 7a에 따른 양면 올인원 칩 온 필름용 연성 회로기판의 저면도이다.
도 12는 도 7b에 따른 양면 올인원 칩 온 필름용 연성 회로기판을 포함하는 칩 패키지의 개략적인 평면도이다.
도 13 내지 도 15는 도 7a에 따른 양면 올인원 칩 온 필름용 연성 회로기판을 도 7b에 따른 양면 올인원 칩 온 필름용 연성 회로기판을 포함하는 칩 패키지로 제조하는 공정을 나타내는 도면들이다.
도 16은 도 15에 따른 양면 올인원 칩 온 필름용 연성 회로기판을 포함하는 칩 패키지의 단면도이다.
도 17 내지 도 21은 올인원 칩 온 필름용 연성 회로기판을 포함하는 다양한 전자 디바이스의 도면들이다.
실시예들의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 “상/위(on)”에 또는 “하/아래(under)”에 형성된다는 기재는, 직접(directly) 또는 다른 층을 개재하여 형성되는 것을 모두 포함한다. 각 층의 상/위 또는 하/아래에 대한 기준은 도면을 기준으로 설명한다.
또한, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 부재를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 또한 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 구비할 수 있다는 것을 의미한다.
도면에서 각 층(막), 영역, 패턴 또는 구조물들의 두께나 크기는 설명의 명확성 및 편의를 위하여 변형될 수 있으므로, 실제 크기를 전적으로 반영하는 것은 아니다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예를 상세하게 설명하면 다음과 같다.
도 1a 내지 도 1c를 참조하여, 비교 예에 따른 인쇄회로기판을 설명한다.
디스플레이부를 가지는 전자 디바이스는 디스플레이 패널의 신호를 메인보드까지 전달하기 위해서 적어도 2개의 인쇄회로기판이 요구된다.
비교 예에 따른 디스플레이부를 포함하는 전자디바이스에 포함되는 인쇄회로 기판은 적어도 2개일 수 있다.
비교 예에 따른 디스플레이부를 포함하는 전자디바이스는 제 1 인쇄회로기판(10) 및 제 2 인쇄회로기판(20)을 포함할 수 있다.
상기 제 1 인쇄회로기판(10)은 연성 인쇄회로기판일 수 있다. 자세하게, 상기 제 1 인쇄회로기판(10)은 칩 온 필름(COF, Chip on Film)용 연성 인쇄회로기판일 수 있다. 상기 제 1 인쇄회로기판(10)은 제 1 칩(C1)이 실장되는 COF용 연성 인쇄회로기판일 수 있다. 더 자세하게, 상기 제 1 인쇄회로기판(10)은 구동 IC 칩(Drive IC chip)을 배치하기 위한 COF용 연성 인쇄회로기판일 수 있다.
상기 제 2 인쇄회로기판(20)은 연성 인쇄회로기판일 수 있다. 자세하게, 상기 제 2 인쇄회로기판(20)은 상기 제 1 칩(C1)과 서로 다른 종류의 제 2 칩(C2)을 배치하기 위한 연성 인쇄회로기판(FPCB, Flexible Printed Circuit Board)일 수 있다. 여기에서, 상기 제 2 칩(C2)은 구동 IC 칩(Drive IC chip) 이외의 것으로서, 구동 IC 칩(Drive IC chip)을 제외한 다른 칩, 반도체 소자, 소켓 등 연성 인쇄회로기판 상에 전기적 연결을 위해 배치되는 다양한 칩을 의미할 수 있다. 상기 제 2 인쇄회로기판(20)은 복수 개의 제 2 칩(C2)을 배치하기 위한 연성 인쇄회로기판(FPCB, Flexible Printed Circuit Board)일 수 있다. 예를 들어, 상기 제 2 인쇄회로기판(20)은 서로 다른 종류의 복수 개의 제 2 칩(C2a, C2b)을 배치하기 위한 연성 인쇄회로기판일 수 있다.
상기 제 1 인쇄회로기판(10) 및 상기 제 2 인쇄회로기판(20)은 서로 다른 두께를 가질 수 있다. 상기 제 2 인쇄회로기판(20)의 두께는 상기 제 1 인쇄회로기판(10)의 두께보다 작을 수 있다. 예를 들어, 상기 제 1 인쇄회로기판(10)은 약 20㎛ 내지 100㎛의 두께일 수 있다. 상기 제 2 인쇄회로기판(20)은 약 100㎛ 내지 200㎛의 두께일 수 있다. 예를 들어, 상기 제 1 인쇄회로기판(10) 및 상기 제 2 인쇄회로기판의 총 두께(t1)는 200㎛ 내지 250㎛일 수 있다.
비교 예에 따른 디스플레이부를 구비한 전자 디바이스는 디스플레이 패널과 메인보드 사이에 제 1 및 제 2 인쇄회로기판이 요구되기 때문에, 전자 디바이스의 전체적인 두께가 증가할 수 있다. 자세하게, 비교예에 따른 디스플레이부를 구비한 전자 디바이스는 상, 하로 적층되는 제 1 및 제 2 인쇄회로기판이 요구되기 때문에, 전자 디바이스의 전체적인 두께가 증가할 수 있다.
상기 제 1 인쇄회로기판(10) 및 상기 제 2 인쇄회로기판(20)은 서로 다른 공정으로 형성될 수 있다. 예를 들어, 상기 제 1 인쇄회로기판(10)은 롤-투-롤(roll to roll) 공정에 의해서 제조될 수 있다. 상기 제 2 인쇄회로기판(20)은 시트(sheet) 방식으로 제조될 수 있다.
상기 제 1 인쇄회로기판(10) 및 상기 제 2 인쇄회로기판(20) 상에는 각각 서로 다른 종류의 칩이 배치되며, 각각의 칩과 연결되기 위한 전도성 패턴부의 간격(pitch)이 서로 다를 수 있다. 예를 들어, 상기 제 2 인쇄회로기판(20) 상에 배치되는 전도성 패턴부의 간격(pitch)은 상기 제 1 인쇄회로기판(10) 상에 배치되는 전도성 패턴부의 간격(pitch)보다 클 수 있다. 예를 들어, 상기 제 2 인쇄회로기판(20) 상에 배치되는 전도성 패턴부의 간격(pitch)은 100㎛ 이상이고, 상기 제 1 인쇄회로기판(10) 상에 배치되는 전도성 패턴부의 간격(pitch)은 100㎛ 미만일 수 있다.
자세하게, 미세한 간격(fine pitch)으로 배치되는 전도성 패턴부를 가지는 상기 제 1 인쇄회로기판(10)은 롤투롤 공정을 통해 제조하는 것이 공정 효율적이며 공정 비용을 저감시킬 수 있다. 한편, 100㎛ 이상의 간격으로 배치되는 전도성 패턴부를 가지는 상기 제 2 인쇄회로기판(20)은 롤투롤 공정으로 다루는 것이 어렵기 때문에, 시트 공정을 사용하는 것이 일반적이었다.
비교 예에 따른 제 1, 제 2 인쇄회로기판은 각각 서로 다른 공정으로 형성되므로, 공정 효율이 저하될 수 있다.
또한, 비교 예에 따른 연성회로기판을 포함하는 칩 패키지는 서로 다른 종류의 칩을 하나의 기판 상에 배치하는 공정의 난이성이 있으므로, 별도의 제 1 및 제 2 인쇄회로기판이 요구된다.
또한, 비교 예에 따른 연성회로기판을 포함하는 칩 패키지는 서로 다른 종류의 칩을 하나의 기판 상에서 접속시키기 어려운 문제점이 있다.
또한, 비교 예에 따른 연성 회로 기판은, 상부 회로 패턴이나 하부 회로 패턴이 각각의 신호 전달 특성만을 고려하여 디자인된다. 다시 말해서, 상기 비교 예에 따른 연성 회로 기판은, 기판의 최외곽층에 배치되는 보호층(예를 들어, 솔더레지스트)의 인쇄 공정에 대한 신뢰성을 고려하지 않은 상태에서 상기 상부 회로 패턴이나 하부 회로 패턴을 디자인한다. 따라서, 비교 예에 따른 연성 회로 기판은 상기 보호층은 인쇄 공정에서 상기 상부 회로 패턴과 상기 하부 회로 패턴 사이의 위치 차이에 의한 핀-홀이 발생하는 문제점이 있다.
한편, 기존의 디스플레이 패널과 메인보드 사이에는 제 1 및 제 2 인쇄회로기판이 배치될 수 있다.
디스플레이 패널(30)로부터 발생하는 R,G,B 신호를 제어, 처리 또는 전달하기 위하여 제 1 인쇄회로기판(10)은 디스플레이 패널(30)과 연결되고, 제 1 인쇄회로기판(10)은 다시 제 2 인쇄회로기판(20)과 연결되고, 제 2 인쇄회로기판(20)은 메인보드(40)에 연결될 수 있다.
상기 제 1 인쇄회로기판(10)의 일단은 디스플레이 패널(30)과 연결될 수 있다. 디스플레이 패널(30)은 접착층(50)에 의해서 상기 제 1 인쇄회로기판(10)과 연결될 수 있다.
상기 제 1 인쇄회로기판(10)의 상기 일단과 반대되는 타단은 제 2 인쇄회로기판(20)과 연결될 수 있다. 상기 제 1 인쇄회로기판(10)은 상기 접착층(50)에 의해서 상기 제 2 인쇄회로기판(20)과 연결될 수 있다.
상기 제 2 인쇄회로기판(20)의 일단은 상기 제 1 인쇄회로기판(10)과 연결되고, 상기 제 2 인쇄회로기판(20)의 상기 일단과 반대되는 타단은 메인보드(40)와 연결될 수 있다. 상기 제 2 인쇄회로기판(20)은 상기 접착층(50)에 의해서 메인보드(40)와 연결될 수 있다.
비교예 에 따른 디스플레이부를 구비한 전자 디바이스는 상기 디스플레이 패널(30)과 상기 제 1 인쇄회로기판(10)의 사이, 상기 제 1 인쇄회로기판(10)과 상기 제 2 인쇄회로기판(20)의 사이, 상기 제 2 인쇄회로기판(20)과 상기 메인보드(40)의 사이에 각각 별도의 접착층(50)이 요구될 수 있다. 즉, 비교예에 따른 디스플레이부를 구비한 전자 디바이스는 다수 개의 접착층이 요구되므로, 접착층의 연결불량으로 인하여 전자 디바이스의 신뢰성이 저하될 수 있는 문제점을 가진다. 또한, 상, 하로 연결되는 상기 제 1 인쇄회로기판(10) 및 상기 제 2 인쇄회로기판(20)의 사이에 배치되는 접착층은 전자 디바이스의 두께를 증가시킬 수 있다.
도 1 b 및 도 1c를 참조하여, 비교예에 따른 전자 디바이스 내에 하우징되는 제 1 인쇄회로기판(10), 제 2 인쇄회로기판(20), 디스플레이 패널(30), 및 메인보드(40)를 설명한다.
도 1b는 도 1a에 따른 인쇄회로기판이 절곡된 형태에서의 단면도이며, 도 1c는 도 1b의 하면에서의 평면도이다.
상기 디스플레이 패널(30) 및 상기 메인보드(40)는 대향되어 배치될 수 있다. 서로 마주보며 배치되는 상기 디스플레이 패널(30) 및 상기 메인보드(40)의 사이에는 절곡(bending) 영역을 포함하는 제 1 인쇄회로기판(10)이 배치될 수 있다.
상기 제 1 인쇄회로기판(10)은 일 영역이 절곡되고, 절곡되지 않는 영역에 상기 제 1 칩(C1)이 배치될 수 있다.
또한, 상기 제 2 인쇄회로기판(20)은 상기 디스플레이 패널(30)과 마주보며 배치될 수 있다. 상기 제 2 인쇄회로기판(20)의 절곡되지 않는 영역에 상기 제 2 칩(C2)이 배치될 수 있다.
도 1c를 참조하면, 비교예는 복수의 기판이 요구되므로, 일 방향에서의 길이(L1)는 각각의 상기 제 1 인쇄회로기판(10) 및 상기 제 2 인쇄회로기판(20)의 길이의 합일 수 있다. 상기 제 1 인쇄회로기판(10) 및 상기 제 2 인쇄회로기판(20)의 일 방향에서의 길이(L1)는 상기 제 1 인쇄회로기판(10)의 단변의 길이 및 상기 제 2 인쇄회로기판(20)의 단변의 길이의 합일 수 있다. 일례로, 상기 제 1 인쇄회로기판(10) 및 상기 제 2 인쇄회로기판(20)의 일 방향에서의 길이(L1)는 30㎜ 내지 40㎜일 수 있다. 다만, 실장하기 위한 칩의 종류, 전자 디바이스의 종류에 따라 상기 제 1 인쇄회로기판(10) 및 상기 제 2 인쇄회로기판(20)의 일 방향에서의 길이(L1)는 다양한 크기일 수 있다.
비교예에 따른 전자 디바이스는 복수의 인쇄회로기판이 요구됨에 따라, 다른 부품을 실장하기 위한 공간 또는 배터리(60)를 배치하기 위한 공간이 축소될 수 있다.
최근 스마트 폰과 같은 전자 디바이스는 사용자의 편의성 내지 보안을 강화하기 위하여 다양한 기능을 가지는 부품이 추가되고 있다. 예를 들어, 스마트 폰, 스마트 워치 등의 전자 디바이스에는 여러 개의 카메라 모듈(듀얼 카메라 모듈, dual camera module)이 탑재되거나, 홍체 인식, 가상 현실(VR, Virtual Reality)과 같은 다양한 기능을 가지는 부품이 추가되고 있다. 이에 따라, 추가되는 부품을 실장하기 위한 공간의 확보가 중요하다.
또한, 웨어러블 디바이스를 비롯한 다양한 전자 디바이스는 사용자의 편의성 향상을 위해서, 배터리 공간의 확대가 요구된다.
따라서, 기존의 전자 디바이스에 사용된 복수의 인쇄회로기판을 하나의 인쇄회로기판으로 대체함에 따라, 새로운 부품을 실장하기 위한 공간 확보 또는 배터리 크기의 확대를 위한 공간 확보의 중요성이 대두된다.
비교 예에 따른 전자 디바이스는 서로 다른 종류의 제 1 칩 및 제 2 칩이 각각 별도의 제 1 인쇄회로기판(10) 및 제 2 인쇄회로기판(30)에 배치될 수 있다. 이에 따라, 제 1 인쇄회로기판(10) 및 제 2 인쇄회로기판(30)의 사이의 접착층(50)의 두께 및 상기 제 2 인쇄회로기판(30)의 두께는 전자 디바이스의 두께를 증가시키는 문제점이 있었다.
또한, 상기 제 2 인쇄회로기판(30)의 크기만큼 배터리 공간 내지 다른 부품을 실장하기 위한 공간이 축소되는 문제점이 있었다.
또한, 제 1 및 제 2 인쇄회로기판의 접합불량은 전자 디바이스의 신뢰성을 저하시키는 문제점이 있었다.
실시 예는 이러한 문제점을 해소하기 위해서, 복수의 칩을 하나의 기판에 실장할 수 있는 새로운 구조의 올인원 칩 온 필름용 연성 회로기판 및 이를 포함하는 칩 패키지, 및 이를 포함하는 전자 디바이스를 제공할 수 있다. 실시 예와 비교 예의 동일한 도면 부호는 동일한 구성요소를 나타내며, 앞서 설명한 비교 예와 중복되는 설명은 제외한다.
도 2a 내지 도 2c를 참조하여, 실시예에 따른 올인원 칩 온 필름용 연성 회로기판을 포함하는 전자 디바이스를 설명한다.
실시예에 따른 전자 디바이스는 디스플레이 패널의 신호를 메인보드까지 전달하기 위해서 하나의 인쇄회로기판을 사용할 수 있다. 실시예에 따른 디스플레이부를 포함하는 전자디바이스에 포함되는 인쇄회로 기판은 하나의 연성 인쇄회로기판일 수 있다. 이에 따라, 실시예에 따른 올인원 칩 온 필름(All in one chip on film)용 연성 회로기판(100)은 서로 대향되는 디스플레이부와 메인보드 사이에서 절곡(bending)되어 디스플레이부 및 메인보드를 연결할 수 있다.
자세하게, 실시예에 따른 올인원 칩 온 필름(All in one chip on film)용 연성 회로기판(100)은 서로 다른 종류의 복수 개의 칩을 배치하기 위한 하나의 기판일 수 있다.
실시예에 따른 올인원 칩 온 필름(All in one chip on film)용 연성 회로기판(100)은 서로 다른 종류의 제 1 칩(c1) 및 제 2 칩(c2)을 배치하기 위한 기판일 수 있다.
실시예에 따른 올인원 칩 온 필름(All in one chip on film)용 연성 회로기판(100)의 두께(t2)는 20㎛ 내지 100㎛일 수 있다. 예를 들어, 실시예에 따른 올인원 칩 온 필름(All in one chip on film)용 연성 회로기판(100)의 두께(t2)는 30㎛ 내지 80㎛일 수 있다. 예를 들어, 실시예에 따른 올인원 칩 온 필름(All in one chip on film)용 연성 회로기판(100)의 두께(t2)는 50㎛ 내지 75㎛일 수 있다. 다만, 실장하기 위한 칩의 종류, 전자 디바이스의 종류에 따라 실시예에 따른 올인원 칩 온 필름(All in one chip on film)용 연성 회로기판(100)의 두께는 다양한 크기로 설계될 수 있다.
여기에서, 연성 회로기판(100)의 두께(t2)가 20㎛ 미만인 경우, 연성 회로기판(100)이 굽혀질 때(또는 벤딩될 때) 끊어지는 문제가 발생할 수 있고, 실장되는 칩(Chip)에서 발생하는 열 등으로 인한 파손이 발생할 수 있다.
실시예에 따른 올인원 칩 온 필름(All in one chip on film)용 연성 회로기판(100)의 두께(t2)는 비교예에 따른 복수의 제 1 및 제 2 인쇄회로기판의 두께(t1)의 1/5 내지 1/2 수준의 두께를 가질 수 있다. 즉, 실시예에 따른 올인원 칩 온 필름(All in one chip on film)용 연성 회로기판(100)의 두께(t2)는 비교예에 따른 복수의 제 1 및 제 2 인쇄회로기판의 두께(t1)의 20% 내지 50%의 수준의 두께를 가질 수 있다. 예를 들어, 실시예에 따른 올인원 칩 온 필름(All in one chip on film)용 연성 회로기판(100)의 두께(t2)는 비교예에 따른 복수의 제 1 및 제 2 인쇄회로기판의 두께(t1)의 25% 내지 40%의 수준의 두께를 가질 수 있다. 예를 들어, 실시예에 따른 올인원 칩 온 필름(All in one chip on film)용 연성 회로기판(100)의 두께(t2)는 비교예에 따른 복수의 제 1 및 제 2 인쇄회로기판의 두께(t1)의 25% 내지 35%의 수준의 두께를 가질 수 있다.
실시예에 따른 디스플레이부를 구비한 전자 디바이스는 디스플레이 패널과 메인보드 사이에 오직 하나의 올인원 칩 온 필름(All in one chip on film)용 연성 회로기판(100)이 요구되기 때문에, 전자 디바이스의 전체적인 두께를 감소시킬 수 있다. 자세하게, 실시예에 따른 디스플레이부를 구비한 전자 디바이스는 단층의 인쇄회로기판이 요구되기 때문에, 전자 디바이스의 전체적인 두께가 감소할 수 있다.
또한, 실시예는 비교예에 포함된 제 1 인쇄회로기판 및 제 2 인쇄회로기판 사이의 접착층(50)을 생략할 수 있어, 올인원 칩 온 필름용 연성회로기판을 포함하는 칩 패키지 및 이를 포함하는 전자 디바이스의 전체적인 두께를 감소시킬 수 있다.
또한, 실시예는 제 1 인쇄회로기판과 제 2 인쇄회로기판 사이의 접착층(50)을 생략할 수 있어, 접착 불량에 의한 문제점을 해소할 수 있으므로, 전자 디바이스의 신뢰성을 향상시킬 수 있다.
또한, 복수 개의 인쇄회로기판의 접착 공정을 생략할 수 있어, 공정 효율이 증가되고, 공정 비용이 저감될 수 있다.
또한, 별도의 공정으로 관리되었던 기판을 하나의 공정으로 대체함에 따라, 공정 효율 및 제품 수율을 향상시킬 수 있다.
실시예에 따른 올인원 칩 온 필름(All in one chip on film)용 연성 회로기판(100)은 절곡 영역 및 비절곡 영역을 포함할 수 있다. 실시예에 따른 올인원 칩 온 필름(All in one chip on film)용 연성 회로기판(100)은 절곡 영역을 포함함에 따라, 서로 마주보며 배치되는 상기 디스플레이 패널(30) 및 상기 메인보드(40)을 서로 연결할 수 있다.
실시예에 따른 올인원 칩 온 필름(All in one chip on film)용 연성 회로기판(100)의 비절곡(non-bending) 영역은 디스플레이 패널(30)과 서로 마주보며 배치될 수 있다. 실시예에 따른 올인원 칩 온 필름(All in one chip on film)용 연성 회로기판(100)의 비절곡 영역 상에는 제 1 칩(C1) 및 제 2 칩(C2)이 배치될 수 있다. 이에 따라, 실시예에 따른 올인원 칩 온 필름(All in one chip on film)용 연성 회로기판(100)은 상기 제 1 칩(c1) 및 상기 제 2 칩(c2)의 안정적인 실장이 가능할 수 있다.
도 2c는 도 2b의 하면에서의 평면도이다.
도 2c를 참조하면, 실시 예는 하나의 기판이 요구되므로, 일 방향에서의 길이(L2)는 하나의 기판의 길이일 수 있다. 실시 예에 따른 올인원 칩 온 필름(All in one chip on film)용 연성 회로기판(100)의 일 방향에서의 길이(L2)는 실시예에 따른 올인원 칩 온 필름(All in one chip on film)용 연성 회로기판(100)의 단변의 길이일 수 있다. 일례로, 실시 예에 따른 올인원 칩 온 필름(All in one chip on film)용 연성 회로기판(100)의 일 방향에서의 길이(L2)는 10㎜ 내지 50㎜일 수 있다. 예를 들어, 실시 예에 따른 올인원 칩 온 필름(All in one chip on film)용 연성 회로기판(100)의 일 방향에서의 길이(L2)는 10㎜ 내지 30㎜ 일 수 있다. 예를 들어, 실시 예에 따른 올인원 칩 온 필름(All in one chip on film)용 연성 회로기판(100)의 일 방향에서의 길이(L2)는 15㎜ 내지 25㎜일 수 있다. 다만, 실시 예가 이에 제한되는 것은 아니며, 배치하기 위한 칩의 종류 및/또는 개수, 전자 디바이스의 종류에 따라 다양한 크기로 설계될 수 있음은 물론이다. 실시예와 같이 하나의 기판에 다수의 칩을 실장함으로 인해 연성회로기판의 길이를 50mm이하로 줄일 수 있는 것이다. 연성회로기판의 길이가 10mm이하로 할 경우 실장되는 다수의 칩의 디자인 자유도가 떨어지며, 칩간의 간격이 좁아 상호 전기적인 특성에 영향을 줄 수 있다.
실시 예에 따른 올인원 칩 온 필름(All in one chip on film)용 연성 회로기판(100)의 일 방향에서의 길이(L2)는 비교 예에 따른 복수의 제 1 및 제 2 인쇄회로기판의 일 방향에서의 길이(L1)의 50% 내지 70% 수준의 길이를 가질 수 있다. 예를 들어, 실시 예에 따른 올인원 칩 온 필름(All in one chip on film)용 연성 회로기판(100)의 일 방향에서의 길이(L2)는 비교 예에 따른 복수의 제 1 및 제 2 인쇄회로기판의 일 방향에서의 길이(L1)의 55% 내지 70% 수준의 길이를 가질 수 있다. 실시예에 따른 올인원 칩 온 필름(All in one chip on film)용 연성 회로기판(100)의 일 방향에서의 길이(L2)는 비교예에 따른 복수의 제 1 및 제 2 인쇄회로기판의 일 방향에서의 길이(L1)의 60% 내지 70% 수준의 길이를 가질 수 있다.
이에 따라, 실시 예는 전자 디바이스 내의 올인원 칩 온 필름(All in one chip on film)용 연성 회로기판(100)을 포함하는 칩 패키지의 크기가 감소될 수 있어, 배터리(60)를 배치하기 위한 공간이 확대될 수 있다. 또한, 실시 예에 따른 올인원 칩 온 필름(All in one chip on film)용 연성 회로기판(100)을 포함하는 칩 패키지는 평면적이 감소될 수 있어, 다른 부품을 탑재시키기 위한 공간 확보가 가능할 수 있다.
이하에서는, 도면을 참조하여 실시 예에 따른 올인원 칩 온 필름(All in one chip on film)용 연성 회로기판(100) 및 이의 칩 패키지를 설명한다.
도 3a는 본 발명의 제 1 실시 예에 따른 연성 회로기판의 단면도이고, 도 3b는 도 3a의 연성 회로기판의 변형 예이며, 도 4a는 비교 예에 따른 더미 패턴부를 포함하지 않는 연성 회로 기판의 단면도이고, 도 4b는 본 발명의 실시 예에 따른 하부 더미 패턴부(DP1)를 포함하는 연성회로기판의 단면도이며, 도 5a 내지 도 5d는 도 4b에 도시된 하부 더미 패턴부(DP1)의 다양한 변형 예를 나타낸 도면이고, 도 6은 본 발명의 실시 예에 따른 상부 더미 패턴부(DP2)를 나타낸 도면이고, 도 7a는 실시예에 따른 양면 올인원 칩 온 필름용 연성 회로기판의 다른 단면도이며, 도 7b는 도 7a에 따른 양면 올인원 칩 온 필름용 연성 회로기판을 포함하는 칩 패키지의 단면도이고, 도 8은 실시예에 따른 양면 올인원 칩 온 필름용 연성 회로기판을 포함하는 칩 패키지의 또다른 단면도이다.
도 3a, 도 3b, 도 4a, 도 4b, 도 5a, 도 5b, 도 5c, 도 5d, 도 6, 도 7a, 도 7b, 도 8을 참조하면, 실시 예에 따른 올인원 칩 온 필름(All in one chip on film)용 연성 회로기판(100)은 양면 상에 전극 패턴부를 가지는 양면 올인원 칩 온 필름용 연성 회로기판일 수 있다.
실시 예에 따른 올인원 칩 온 필름(All in one chip on film)용 연성 회로기판(100)은 기판(110), 상기 기판(110) 상에 배치되는 배선 패턴층(120), 도금층(130), 상부 더미 패턴부(DP2), 하부 더미 패턴부(DP1) 및 보호층(140)을 포함할 수 있다.
실시 예에 따른 기판(110)의 일면 상에 배선 패턴층(120), 도금층(130), 상부 더미 패턴부(DP2) 및 보호층(140)을 배치한 후, 상기 일면과 반대되는 타면 상에 배선 패턴층(120), 도금층(130), 하부 더미 패턴부(DP1) 및 보호층(140)을 배치할 수 있다.
즉, 실시 예에 따른 기판(110)의 일면 상에 상부 배선 패턴층, 상부 도금층, 상부 더미 패턴부(DP2) 및 상부 보호층이 배치될 수 있고, 상기 일면과 반대되는 타면 상에 하부 배선 패턴층, 하부 도금층, 하부 더미 패턴부(DP1) 및 하부 보호층이 배치될 수 있다.
상부 배선 패턴층은 하부 배선 패턴층과 서로 대응되는 금속 물질을 포함할 수 있다. 이에 따라, 공정 효율이 향상될 수 있다. 다만, 실시예는 이에 제한되지 않고, 다른 전도성 물질을 포함할 수 있음은 물론이다.
상부 배선 패턴층의 두께는 하부 배선 패턴층의 두께와 서로 대응될 수 있다. 이에 따라, 공정 효율이 향상될 수 있다.
상부 도금층은 하부 도금층과 서로 대응되는 금속 물질을 포함할 수 있다. 이에 따라, 공정 효율이 향상될 수 있다. 다만, 실시예는 이에 제한되지 않고, 다른 전도성 물질을 포함할 수 있음은 물론이다.
상부 도금층의 두께는 하부 도금층의 두께와 서로 대응될 수 있다. 이에 따라, 공정 효율이 향상될 수 있다.
상부 더미 패턴부(DP2)는, 상기 기판(110)의 상면 중 상기 기판(110)의 하면에 배치된 하부 배선 패턴층에 대응하는 위치에 배치되고, 하부 더미 패턴부(DP1)는 상기 기판의 하면 중 상기 기판(110)의 상면에 배치된 상부 배선 패턴층에 대응하는 위치에 대치될 수 있다. 이에 따라, 본 발명에서는 상부 보호층 또는 하부 보호층의 인쇄 공정에서 상기 기판(110)의 상하부의 높이 차이로 인해 발생하는 핀-홀 문제를 해결할 수 있으며, 이에 따른 인쇄회로기판의 신뢰성을 향상시킬 수 있다.
상기 기판(110)은 상기 배선 패턴층(120), 도금층(130) 및 보호층(140)을 지지하는 지지기판일 수 있다.
상기 기판(110)은 절곡 영역 및 절곡 영역 이외의 영역을 포함할 수 있다. 즉, 상기 기판(110)은 절곡이 이루어지는 절곡 영역 및 절곡 영역 이외의 비절곡 영역을 포함할 수 있다.
상기 기판(110)은 연성 기판일 수 있다. 이에 따라, 상기 기판(110)은 부분적인 절곡이 가능할 수 있다. 즉, 상기 기판(110)은 연성 플라스틱을 포함할 수 있다. 예를 들어, 상기 기판(110)은 폴리이미드(polyimide, PI) 기판일 수 있다. 다만, 실시예는 이에 재한되지 않고, 폴리에틸렌 테레프탈레이트(polyethylene terephthalate, PET), 폴리에틸렌 나프탈레이트(polyethylene naphthalate, PEN)과 같은 고분자 물질로 구성된 기판일 수 있다. 이에 따라, 상기 기판(110)을 포함하는 연성 회로기판은 곡선의 디스플레이 장치가 구비된 다양한 전자디바이스에 사용될 수 있다. 예를 들어, 상기 기판(110)을 포함하는 연성 회로기판은 플렉서블 특성이 우수함에 따라, 웨어러블 전자디바이스의 반도체 칩을 실장하는데 적합할 수 있다. 자세하게, 실시예는 곡면 디스플레이를 포함하는 전자 디바이스에 적합할 수 있다.
상기 기판(110)은 절연 기판일 수 있다. 즉, 상기 기판(110)은 다양한 배선 패턴들을 지지하는 절연 기판일 수 있다.
상기 기판(110)은 20㎛ 내지 100㎛의 두께를 가질 수 있다. 예를 들어, 상기 기판(110)은 25㎛ 내지 50㎛의 두께를 가질 수 있다. 예를 들어, 상기 기판(100)은 30㎛ 내지 40㎛의 두께를 가질 수 있다. 상기 기판(100)의 두께가 100㎛ 초과인 경우에는 전체적인 연성 회로기판의 두께가 증가할 수 있다. 상기 기판(100)의 두께가 20㎛ 미만인 경우에는 제 1 칩(C1) 및 제 2 칩(C2)을 동시에 배치하기 어려울 수 있다. 상기 기판(110)의 두께가 20um 미만인 경우에는, 다수의 칩을 실장 하는 공정에서 상기 기판(110)이 열/압력 등에 취약할 수 있어, 다수의 칩을 동시에 배치하기 어려울 수 있다.상기 기판(110) 상에는 배선이 배치될 수 있다. 상기 배선은 패턴화된 복수 개의 배선일 수 있다. 예를 들어, 상기 기판(110) 상에서 상기 복수 개의 배선들은 서로 이격되어 배치될 수 있다. 즉, 상기 기판(110)의 일면 상에는 배선 패턴층(120)이 배치될 수 있다.
상기 기판(110)의 면적은 상기 배선 패턴층(120)의 면적보다 클 수 있다. 자세하게, 상기 기판(110)의 평면적은 상기 배선 패턴층(120)의 평면적보다 클 수 있다. 즉, 상기 기판(110) 상에는 상기 배선 패턴층(120)이 부분적으로 배치될 수 있다. 예를 들어, 상기 배선 패턴층(120)의 하면은 상기 기판(110)과 접촉하고, 상기 복수 개의 배선들 사이에는 상기 기판(110)이 노출될 수 있다. 상기 배선 패턴층(120)은 전도성 물질을 포함할 수 있다.
상기 기판(110)은 관통홀을 포함할 수 있다. 상기 기판(110)은 복수 개의 관통 홀을 포함할 수 있다. 상기 기판(110)의 복수 개의 관통 홀은 기계적인 공정 또는 화학적인 공정에 의해서 각각 또는 동시에 형성될 수 있다. 예를 들어, 상기 기판(110)의 복수 개의 관통 홀은 드릴 공정 또는 식각 공정에 의해서 형성될 수 있다. 일례로, 상기 기판의 관통 홀은 레이저를 통한 펀칭 및 디스미어 공정을 통해 형성될 수 있다. 상기 디스미어 공정은 상기 관통 홀의 내측면에 부착된 폴리이미드 스미어를 제거하는 공정일 수 있다. 상기 디스미어 공정에 의해, 상기 폴리이미드 기판의 내측면은 직선과 유사한 경사면을 가질 수 있다.
상기 기판(110) 상에는 배선 패턴층(120), 도금층(130), 더미 패턴부(DP1, DP2) 및 보호층(140)이 배치될 수 있다. 자세하게, 상기 기판(110)의 양면 상에는 배선 패턴층(120), 도금층(130), 더미 패턴부(DP1, DP2) 및 보호층(140)이 각각 차례대로 배치될 수 있다. 이때, 상기 더미 패턴부(DP1, DP2)는 상기 배선 패턴층(120) 및 상기 도금층(130)에 대응되는 높이를 가진다. 바람직하게, 본 발명의 제 1 실시 예에서의 상기 더미 패턴부(DP1, DP2)는 상기 배선 패턴층(120)과 동일한 금속 물질로 형성되며, 상기 배선 패턴층(120)보다 큰 두께를 가질 수 있다. 바람직하게, 상기 더미 패턴부(DP1, DP2)는 상기 배선 패턴층(120)의 두께와 상기 도금층(130)의 두께를 합한 두께를 가질 수 있다.
상기 배선 패턴층(120)은 증착(evaporation), 도금(plating), 스퍼터링(sputtering) 중 적어도 하나의 방법으로 형성될 수 있다.
일례로, 회로를 형성하기 위한 배선층은 스퍼터링 후 전해도금에 의하여 형성될 수 있다. 일례로, 회로를 형성하기 위한 배선층은 무전해 도금에 의해 형성된 구리 도금층일 수 있다. 또는, 상기 배선층은 무전해 도금에 및 전해 도금에 의해 형성된 구리 도금층일 수 있다.
다음으로, 상기 배선층 상에 드라이필름을 라미네이션한 다음, 노광, 현상 및 에칭 공정을 통해, 연성회로기판의 양면, 즉 상면과 하면에 패턴화된 배선층을 형성할 수 있다. 이에 따라, 상기 배선 패턴층(120)을 형성할 수 있다.
예를 들어, 상기 배선 패턴층(120)은 전기 전도성이 우수한 금속 물질을 포함할 수 있다. 더 자세하게, 상기 배선 패턴층(120)은 구리(Cu)를 포함할 수 있다. 다만, 실시예가 이에 제한되는 것은 아니고, 구리(Cu), 알루미늄(Al), 크롬(Cr), 니켈(Ni), 은(Ag), 몰리브덴(Mo). 금(Au), 티타튬(Ti) 및 이들의 합금 중 적어도 하나의 금속을 포함할 수 있음은 물론이다.
상기 배선 패턴층(120)은 1㎛ 내지 15㎛의 두께로 배치될 수 있다. 예를 들어, 상기 배선 패턴층(120)은 1㎛ 내지 10㎛의 두께로 배치될 수 있다. 예를 들어, 상기 배선 패턴층(120)은 2㎛ 내지 10㎛의 두께로 배치될 수 있다.
상기 배선 패턴층(120)의 두께가 1㎛ 미만인 경우에는 상기 배선 패턴층의 저항이 증가할 수 있다. 상기 배선 패턴층(120)의 두께가 10㎛ 초과인 경우에는 미세패턴을 구현하기 어려울 수 있다.
상기 기판(110)을 관통하는 비아홀(V1, V2, V3)의 내부에는 전도성 물질이 채워질 수 있다. 비아홀의 내부에 채워지는 전도성 물질은 상기 배선 패턴층(120)과 서로 대응되거나 서로 다른 전도성 물질일 수 있다. 예를 들어, 비아홀의 내부에 채워지는 전도성 물질은 구리(Cu), 알루미늄(Al), 크롬(Cr), 니켈(Ni), 은(Ag), 몰리브덴(Mo). 금(Au), 티타튬(Ti) 및 이들의 합금 중 적어도 하나의 금속을 포함할 수 있다. 상기 기판(110)의 상면의 전도성 패턴부(CP)의 전기적인 신호는 상기 비아홀에 채워진 전도성 물질을 통해서 상기 기판(110)의 하면의 전도성 패턴부(CP)에 전달될 수 있다.
그 다음으로, 상기 배선 패턴층(120) 상에는 도금층(130)이 형성될 수 있다. 상기 도금층(130)은 제 1 도금층(131) 및 제 2 도금층(132)을 포함할 수 있다.
상기 배선 패턴층(120) 상에는 제 1 도금층(131)이 배치되고, 상기 제 1 도금층(131) 상에는 상기 제 2 도금층(132)이 배치될 수 있다. 상기 제 1 도금층(131) 및 상기 제 2 도금층(132)은 위스커(whisker - kr00000374075b1) 형성의 방지를 위해, 상기 배선 패턴층(120) 상에 2 층으로 형성될 수 있다. 이에 따라, 상기 배선 패턴층(120)의 패턴들 사이의 단락을 방지할 수 있다. 또한, 상기 배선 패턴층(120) 상에는 두 층의 도금층이 배치됨에 따라, 칩과의 본딩 특성이 향상될 수 있다. 상기 배선 패턴층이 구리(Cu)를 포함하는 경우에는, 상기 배선 패턴층이 제 1 칩(C1)과 직접 본딩될 수 없고, 별도로 접착을 위한 처리가 요구될 수 있다. 반면, 상기 배선 패턴층 상에 배치되는 상기 도금층이 주석(Sn)을 포함하는 경우에는, 상기 도금층의 표면이 순수 주석층일 수 있어, 제 1 칩(C1)과 본딩이 용이할 수 있다. 이때, 제 1 칩(C1)과 연결되는 와이어는 순수 주석층과 열과 압력만으로 쉽게 연결될 수 있어, 칩 와이어 본딩의 정확성 및 제조 공정의 편의성을 향상시킬 수 있다.
상기 제 1 도금층(131)이 배치되는 영역은 상기 제 2 도금층(132)이 배치되는 영역과 대응될 수 있다. 즉, 상기 제 1 도금층(131)이 배치되는 면적은 상기 제 2 도금층(132)이 배치되는 면적과 대응될 수 있다.
상기 도금층(130)은 주석(Sn)을 포함할 수 있다. 예를 들어, 상기 제 1 도금층(131) 및 상기 제 2 도금층(132)은 주석(Sn)을 포함할 수 있다.
일례로, 상기 배선 패턴층(120)을 구리(Cu)로 배치하고, 상기 제 1 도금층(131) 및 상기 제 2 도금층(132)을 주석(Sn)으로 배치할 수 있다. 상기 도금층(130)이 주석을 포함하는 경우에는, 주석(Sn)의 내식성이 우수하기 때문에, 상기 배선 패턴층(120)의 산화를 방지할 수 있다.
한편, 상기 도금층(130)의 물질은 상기 배선 전극층(120)의 물질보다 전기 전도도가 낮을 수 있다. 상기 도금층(130)은 상기 배선 전극층(120)과 전기적인 접속이 가능할 수 있다.
상기 제 1 도금층(131) 및 상기 제 2 도금층(132)은 동일한 주석(Sn)으로 형성되나, 별도의 공정으로 형성될 수 있다.
실시예에 따른 연성 회로기판의 제조 공정에 열경화와 같은 열처리 공정이 포함되는 경우에는, 상기 배선 패턴층(120)의 구리(Cu) 또는 상기 도금층(130)의 주석(Sn)의 확산 작용이 일어날 수 있다. 자세하게, 상기 보호층(140)의 경화를 통해, 상기 배선 패턴층(120)의 구리(Cu) 또는 상기 도금층(130)의 주석(Sn)의 확산 작용이 일어날 수 있다.
이에 따라, 상기 제 1 도금층(131)에서 상기 제 2 도금층(132)의 표면으로 갈수록 구리(Cu)의 확산 농도가 낮아짐에 따라, 구리(Cu)의 함량이 연속적으로 작아질 수 있다. 한편, 상기 제 1 도금층(131)에서 상기 제 2 도금층(132)의 표면으로 갈수록 주석(Sn)의 함량은 연속적으로 커질 수 있다. 이에 따라, 상기 도금층(130)의 최상부는 순수한 주석을 포함할 수 있다.
즉, 상기 배선 패턴층(120) 및 상기 도금층(130)은 적층 계면에서의 화학작용에 의해, 상기 도금층(130)의 적어도 일부는 주석 및 구리의 합금일 수 있다. 상기 배선 패턴층(120) 상에 상기 도금층(130)을 형성한 후의 주석 및 구리의 합금의 두께보다, 상기 도금층(130) 상에 상기 보호층(140)을 경화시킨 후에 주석 및 구리의 합금의 두께는 증가할 수 있다.
상기 도금층(130)의 적어도 일부에 포함된 주석 및 구리의 합금은 CuxSny의 화학식을 가지고, 0<x+y<12일 수 있다. 예를 들어, 상기 화학식에서, x와 y의 합은 4≤x+y≤11일 수 있다. 예를 들어, 상기 도금층(130)에 포함된 주석 및 구리의 합금은 Cu3Sn 및 Cu6Sn5 중 적어도 하나를 포함할 수 있다. 자세하게, 상기 제 1 도금층(131)은 주석 및 구리의 합금층일 수 있다.
또한, 상기 제 1 도금층(131) 및 상기 제 2 도금층(132)은 주석 및 구리의 함량이 서로 다를 수 있다. 상기 구리 배선 패턴층과 직접 접촉하는 상기 제 1 도금층(131)은 상기 제 2 도금층(132)보다 구리의 함량이 클 수 있다.
상기 제 2 도금층(132)은 상기 제 1 도금층(131)보다 주석의 함량이 클 수 있다. 상기 제 2 도금층(132)은 순수 주석을 포함할 수 있다. 여기에서, 순수 주석이란 주석(Sn)의 함량이 50 원자% 이상인 것, 70 원자% 이상인 것, 90 원자% 이상인 것을 의미할 수 있다. 이때, 주석 이외의 원소는 구리일 수 있다. 예를 들어, 상기 제 2 도금층(132)은 주석(Sn)의 함량이 50 원자% 이상일 수 있다. 예를 들어, 상기 제 2 도금층(132)은 주석(Sn)의 함량이 70 원자% 이상일 수 있다. 예를 들어, 상기 제 2 도금층(132)은 주석(Sn)의 함량이 90 원자% 이상일 수 있다. 예를 들어, 상기 제 2 도금층(132)은 주석(Sn)의 함량이 95 원자% 이상일 수 있다. 예를 들어, 상기 제 2 도금층(132)은 주석(Sn)의 함량이 98 원자% 이상일 수 있다.
실시예에 따른 도금층은 Cu/Sn의 확산현상으로 인해, 전기화학적 마이그레이션(Electrochemical Migration Resistance)을 방지하여, 금속 성장으로 인한 합선 불량을 차단할 수 있다.
다만, 실시예는 이에 제한되지 않고, 상기 도금층(130)은 Ni/Au 합금, 금(Au), 무전해 니켈 금 도금(electroless nickel immersion gold, ENIG), Ni/Pd 합금, 유기화합물 도금(Organic Solderability Preservative, OSP) 중 어느 하나를 포함할 수 있음은 물론이다.
상기 제 1 도금층(131)은 상기 제 2 도금층(132)은 서로 대응되거나, 서로 다른 두께를 가질 수 있다. 상기 제 1 도금층(131) 및 상기 제 2 도금층(132)의 전체 두께는 0.3㎛ 내지 1㎛일 수 있다. 상기 제 1 도금층(131) 및 상기 제 2 도금층(132)의 전체 두께는 0.3㎛ 내지 0.7㎛일 수 있다. 상기 제 1 도금층(131) 및 상기 제 2 도금층(132)의 전체 두께는 0.3㎛ 내지 0.5㎛일 수 있다. 상기 제 1 도금층(131) 및 상기 제 2 도금층(132) 중 어느 하나의 도금층은 0.05㎛ 내지 0.15㎛ 이하의 두께일 수 있다. 예를 들어, 상기 제 1 도금층(131) 및 상기 제 2 도금층(132) 중 어느 하나의 도금층은 0.07㎛ 내지 0.13㎛ 이하의 두께일 수 있다.
그 이후에는, 전도성 패턴부(CP) 상에 보호부(PP)을 스크린 인쇄할 수 있다.
상기 보호층(140)은 상기 배선 패턴층(120) 상에 부분적으로 배치될 수 있다. 예를 들어, 상기 보호층(140)은 상기 배선 패턴층(120) 상의 상기 도금층(130) 상에 배치될 수 있다. 상기 보호층(140)은 상기 도금층(130)을 덮을 수 있어, 상기 배선 패턴층(120) 및 상기 도금층(130)의 산화에 의한 손상 또는 탈막을 방지할 수 있다.
상기 보호층(140)은 상기 배선 패턴층(120) 및/또는 상기 도금층(130)이 디스플레이 패널(30), 메인보드(40), 제 1 칩(C1) 또는 제 2 칩(C2)과 전기적으로 연결되기 위한 영역을 제외한 영역에 부분적으로 배치될 수 있다.
이에 따라, 상기 보호층(140)은 상기 배선 패턴층(120) 및/또는 상기 도금층(130)와 부분적으로 중첩될 수 있다.
상기 보호층(140)의 면적은 기판(110)의 면적보다 작을 수 있다. 상기 보호층(140)은 기판의 끝단을 제외한 영역에 배치되며, 복수 개의 오픈 영역을 포함할 수 있다.
상기 보호층(140)은 홀과 같은 형상의 제 1 오픈 영역(OA1)을 포함할 수 있다. 상기 제 1 오픈 영역(OA1)은 상기 배선 패턴층(120) 및/또는 상기 도금층(130)이 제 1 칩(C1)과 전기적으로 연결되기 상기 보호층(140)의 비배치 영역일 수 있다.
상기 보호층(140)은 홀과 같은 형상의 제 2 오픈 영역(OA2)을 포함할 수 있다. 상기 제 2 오픈 영역(OA2)은 상기 배선 패턴층(120) 및/또는 상기 도금층(130)이 제 2 칩(C2)과 전기적으로 연결되기 위한 상기 보호층(140)의 비배치 영역일 수 있다. 이에 따라, 상기 제 2 오픈 영역(OA2)에서, 상기 도금층(130)은 외부로 노출될 수 있다.
상기 제 2 오픈 영역(OA2)에서, 상기 도금층(130)의 구리의 함량은 50 원자% 이상일 수 있다. 예를 들어, 상기 도금층(130)에서의 구리의 함량은 60 원자% 이상일 수 있다. 예를 들어, 상기 도금층(130)에서의 구리의 함량은 60 원자% 내지 80 원자% 일 수 있다. 자세하게, 상기 제 2 오픈 영역(OA2)에서 측정된 상기 제 1 도금층(131)의 구리의 함량은 60 원자% 내지 80 원자% 일 수 있다.
상기 보호층(140)은 상기 메인보드(40) 또는 상기 디스플레이 패널(30)과 전기적으로 연결되기 위한 전도성 패턴부 상에 배치되지 않을 수 있다. 실시예는 상기 메인보드(40) 또는 상기 디스플레이 패널(30)과 전기적으로 연결되기 위한 전도성 패턴부 상의 상기 보호층(140)의 비배치 영역인 제 3 오픈 영역(OA3)을 포함할 수 있다. 이에 따라, 상기 제 3 오픈 영역(OA3)에서, 상기 도금층(130)은 외부로 노출될 수 있다.
상기 제 3 오픈 영역(OA3)에서, 상기 도금층(130)의 구리의 함량은 50 원자% 이상일 수 있다. 또는, 상기 제 3 오픈 영역(OA3)에서, 상기 도금층(130)의 구리의 함량은 50 원자% 미만일 수 있다. 상기 제 3 오픈 영역(OA3)은 상기 제 1 오픈 영역(OA1)보다 기판의 외곽에 위치할 수 있다. 또한, 상기 제 3 오픈 영역(OA3)은 상기 제 2 오픈 영역(OA2)보다 기판의 외곽에 위치할 수 있다.
상기 제 1 오픈 영역(OA1) 및 상기 제 2 오픈 영역(OA2)은 상기 제 3 오픈 영역(OA3)보다 기판의 중앙 영역에 위치할 수 있다.
상기 보호층(140)은 절곡 영역에 배치될 수 있다. 이에 따라, 상기 보호층(140)은 절곡시 발생할 수 있는 응력을 분산시킬 수 있다. 따라서, 실시예에 따른 올인원 칩 온 필름용 연성 회로기판의 신뢰성을 향상시킬 수 있다.
상기 보호층(140)은 절연성 물질을 포함할 수 있다. 상기 보호층(140)은 전도성 패턴부의 표면을 보호하기 위해 도포된 후 가열하여 경화될 수 있는 다양한 물질을 포함할 수 있다. 상기 보호층(140)은 레지스트(resist)층일 수 있다. 예를 들어, 상기 보호층(140)은 유기고분자 물질을 포함하는 솔더 레지스트층일 수 있다. 일례로, 상기 보호층(140)은 에폭시 아크릴레이트 계열의 수지를 포함할 수 있다. 자세하게, 상기 보호층(140)은 수지, 경화제, 광개시제, 안료, 용매, 필러, 첨가제, 아크릴 계열의 모노머 등을 포함할 수 있다. 다만, 실시예는 이에 제한되지 않고, 상기 보호층(140)은 포토솔더 레지스트층, 커버레이(cover-lay) 및 고분자 물질 중 어느 하나일 수 있음은 물론이다.
상기 보호층(140)의 두께는 1㎛ 내지 20㎛일 수 있다. 상기 보호층(140)의 두께는 1㎛ 내지 15㎛일 수 있다. 예를 들어, 상기 보호층(140)의 두께는 5㎛ 내지 20㎛일 수 있다. 상기 보호층(140)의 두께가 20㎛ 초과인 경우에는 올인원 칩 온 필름용 연성 회로기판의 두께가 증가할 수 있다. 상기 보호층(140)의 두께가 1㎛ 미만인 경우에는 올인원 칩 온 필름용 연성 회로기판에 포함된 전도성 패턴부의 신뢰성이 저하될 수 있다.
다시 말해서, 실시 예에 따른 단면 올인원 칩 온 필름용 연성 회로기판(100)은 기판(110), 기판의 일면 상에 배치되는 전도성 패턴부(CP), 더미 패턴부(DP1, DP2) 및 상기 더미 패턴부(DP1, DP2)와 상기 전도성 패턴부(CP) 상의 일 영역에 부분적으로 보호층(140)이 배치되어 형성되는 보호부(PP)를 포함할 수 있다.
상기 전도성 패턴부(CP)는 상기 배선 패턴층(120) 및 상기 도금층(130)을 포함할 수 있다.
상기 전도성 패턴부(CP) 상의 일 영역과 다른 영역 상에는 상기 보호부(PP)가 배치되지 않을 수 있다.
그리고, 상기 더미 패턴부(DP1, DP2) 상에는 상기 보호부(PP)가 배치될 수 있다.
이에 따라, 상기 전도성 패턴부(CP) 상의 일 영역과 다른 영역 상에는 상기 전도성 패턴부(CP) 및 이격된 상기 전도성 패턴부(CP)사이의 기판(110)이 노출될 수 있다. 상기 전도성 패턴부(CP) 상의 일 영역과 다른 영역 상에는 제 1 접속부(70) 및 제 2 접속부(80)가 각각 배치될 수 있다. 자세하게, 상기 보호부(PP)가 배치되지 않는 상기 전도성 패턴부(CP)의 상면에는 제 1 접속부(70) 및 제 2 접속부(80)가 각각 배치될 수 있다.
상기 제 1 접속부(70) 및 상기 제 2 접속부(80)는 서로 다른 형상을 가질 수 있다. 예를 들어, 상기 제 1 접속부(70)는 육면체 형상일 수 있다. 자세하게, 상기 제 1 접속부(70)의 단면은 사각형 형상을 포함할 수 있다. 더 자세하게, 상기 제 1 접속부(70)의 단면은 직사각형 또는 정사각형 형상을 포함할 수 있다. 예를 들어, 상기 제 2 접속부(80)는 구형 형상을 포함할 수 있다. 상기 제 2 접속부(80)의 단면은 원형 형상을 포함할 수 있다. 또는, 상기 제 2 접속부(80)는 부분적으로, 또는 전체적으로 라운드진 형상을 포함할 수 있다. 일례로, 상기 제 2 접속부(80)의 단면 형상은 일 측면에서 평면이고, 상기 일 측면과 반대되는 타 측면에서 곡면인 것을 포함할 수 있다.
상기 제 1 접속부(70) 및 상기 제 2 접속부(80)는 서로 다른 크기를 가질 수 있다. 상기 제 1 접속부(70)는 상기 제 2 접속부(80)보다 작을 수 있다.
상기 제 1 접속부(70) 및 상기 제 2 접속부(80)의 폭은 서로 다를 수 잇다. 예를 들어, 하나의 제 1 접속부(70)의 양 측면 사이의 폭(D1)은 하나의 제 2 접속부(80)의 양 측면 사이의 폭(D2)보다 작을 수 있다.
상기 제 1 접속부(70) 상에는 상기 제 1 칩(C1)이 배치될 수 있다. 상기 제 1 접속부(70)는 전도성 물질을 포함할 수 있다. 이에 따라, 상기 제 1 접속부(70)는 상기 제 1 접속부(70)의 상면에 배치되는 상기 제 1 칩(C1) 및 상기 제 1 접속부(70)의 하면에 배치되는 상기 전도성 패턴부(CP)를 전기적으로 연결할 수 있다.
상기 제 2 접속부(80) 상에는 상기 제 2 칩(C2)이 배치될 수 있다. 상기 제 2 접속부(80)는 전도성 물질을 포함할 수 있다. 이에 따라, 상기 제 2 접속부(80)는 상기 제 2 접속부(80)의 상면에 배치되는 상기 제 2 칩(C2) 및 상기 제 2 접속부(80)의 하면에 배치되는 상기 전도성 패턴부(CP)를 전기적으로 연결할 수 있다.
실시예에 따른 단면 올인원 칩 온 필름용 연성 회로기판(100)의 동일한 일면 상에는 서로 다른 종류의 제 1 칩(C1) 및 제 2 칩(C2)이 배치될 수 있다. 자세하게, 실시예에 따른 단면 올인원 칩 온 필름용 연성 회로기판(100)의 동일한 일면 상에는 하나의 상기 제 1 칩(C1) 및 복수 개의 제 2 칩(C2)이 배치될 수 있다. 이에 따라, 칩 패키징 공정의 효율을 향상시킬 수 있다.
상기 제 1 칩(C1)은 구동 IC 칩(Drive IC chip)을 포함할 수 있다.
상기 제 2 칩(C2)은 구동 IC 칩(Drive IC chip)이외의 칩을 의미할 수 있다. 상기 제 2 칩(C2)은 구동 IC 칩(Drive IC chip) 이외의 소켓 또는 소자를 포함하는 다양한 칩을 의미할 수 있다. 예를 들어, 상기 제 2 칩(C2)은 다이오드 칩, 전원 IC 칩, 터치센서 IC 칩, MLCC 칩, BGA 칩, 칩 콘덴서 중 적어도 하나인 것을 포함할 수 있다.
올인원 칩 온 필름용 연성 회로기판(100) 상에 배치되는 복수 개의 제 2 칩(C2)은 다이오드 칩, 전원 IC 칩, 터치센서 IC 칩, MLCC 칩, BGA 칩, 칩 콘덴서 중 적어도 하나가 여러 개 배치되는 것을 의미할 수 있다. 일례로, 올인원 칩 온 필름용 연성 회로기판(100) 상에는 여러 개의 MLCC 칩이 배치될 수 있다.
또한, 상기 제 2 칩(C2)은 다이오드 칩, 전원 IC 칩, 터치센서 IC 칩, MLCC 칩, BGA 칩, 칩 콘덴서 중 적어도 둘을 포함할 수 있다. 즉, 올인원 칩 온 필름용 연성 회로기판(100) 상에는 서로 다른 종류의 복수 개의 제 2 칩(C2a, C2b)이 배치될 수 있다. 예를 들어, 올인원 칩 온 필름용 연성 회로기판(100) 상에는 다이오드 칩, 전원 IC 칩, 터치센서 IC 칩, MLCC 칩, BGA 칩, 칩 콘덴서 중 어느 하나의 제 2 칩(C2a) 및 다이오드 칩, 전원 IC 칩, 터치센서 IC 칩, MLCC 칩, BGA 칩, 칩 콘덴서 중 상기 어느 하나와 다른 하나의 제 2 칩(C2b)을 포함할 수 있다.
자세하게, 올인원 칩 온 필름용 연성 회로기판(100) 상에는 다이오드 칩, 전원 IC 칩, 터치센서 IC 칩, MLCC 칩, BGA 칩, 칩 콘덴서 중 어느 하나의 제 2 칩(C2a)이 복수 개로 배치될 수 있고, 다이오드 칩, 전원 IC 칩, 터치센서 IC 칩, MLCC 칩, BGA 칩, 칩 콘덴서 중 상기 어느 하나와 다른 하나의 제 2 칩(C2b)이 복수 개로 배치되는 것을 포함할 수 있다. 일례로, 올인원 칩 온 필름용 연성 회로기판(100) 상에는 복수 개의 MLCC 칩(C2a) 및 복수 개의 전원 IC 칩(C2b)을 포함할 수 있다. 일례로, 올인원 칩 온 필름용 연성 회로기판(100) 상에는 복수 개의 MLCC 칩(C2a) 및 복수 개의 다이오드 칩(C2b)을 포함할 수 있다. 일례로, 올인원 칩 온 필름용 연성 회로기판(100) 상에는 복수 개의 MLCC 칩(C2a) 및 복수 개의 BGA 칩(C2b)을 포함할 수 있다.
실시 예에서 상기 제 2 칩의 종류가 2개로 제한되는 것은 아니며, 구동 IC 칩을 제외한 다양한 칩이 모두 제 2 칩에 포함될 수 있음은 물론이다.
상기 올인원 칩 온 필름용 연성 회로기판(100)의 일단은 디스플레이 패널(30)과 연결될 수 있다. 상기 올인원 칩 온 필름용 연성 회로기판(100)의 일단은 디스플레이 패널(30)과 접착층(50)에 의해서 연결될 수 있다. 자세하게, 상기 접착층(50)의 상면에는 상기 디스플레이 패널(30)이 배치되고, 상기 접착층(50)의 하면에는 상기 올인원 칩 온 필름용 연성 회로기판(100)이 배치될 수 있다. 이에 따라, 상기 디스플레이 패널(30) 및 상기 올인원 칩 온 필름용 연성 회로기판(100)은 상기 접착층(50)을 사이에 두고 상, 하로 합착될 수 있다.
상기 올인원 칩 온 필름용 연성 회로기판(100)의 상기 일단과 반대되는 타단은 메인보드(40)와 연결될 수 있다. 상기 올인원 칩 온 필름용 연성 회로기판(100)의 상기 일단과 반대되는 타단은 메인보드(40)와 접착층(50)에 의해서 연결될 수 있다. 자세하게, 상기 접착층(50)의 상면에는 메인보드(40)가 배치되고, 상기 접착층(50)의 하면에는 상기 올인원 칩 온 필름용 연성 회로기판(100)이 배치될 수 있다. 이에 따라, 상기 메인보드(40) 및 상기 올인원 칩 온 필름용 연성 회로기판(100)은 상기 접착층(50)을 사이에 두고 상, 하로 합착될 수 있다.
상기 접착층(50)은 전도성 물질을 포함할 수 있다. 상기 접착층(50)은 전도성 입자가 접착 물질 내에 분산된 것일 수 있다. 예를 들어, 상기 접착층(50)은 이방성 전도성 필름(ACF)일 수 있다.
이에 따라, 상기 접착층(50)은 디스플레이 패널(30), 상기 올인원 칩 온 필름용 연성 회로기판(100) 및 상기 메인보드(40) 사이의 전기적인 신호를 전달함과 별도의 구성요소를 안정적으로 연결할 수 있다.
한편, 상기 기판(110) 상에는 상기 설명한 바와 같은 더미 패턴부(DP1, DP2)가 배치된다. 즉, 상부 더미 패턴부(DP2)는 상기 기판(110)의 상면에 배치되고, 상기 하부 더미 패턴부(DP1)는 상기 기판(110)의 하면에 배치된다.
상기 상부 더미 패턴부(DP2)는 상기 기판(110)의 상면 중 상기 상부 배선 패턴층이 배치되지 않은 영역에 배치될 수 있다. 바람직하게, 상부 더미 패턴부(DP2)는 상기 기판(110)의 하면에 배치된 하부 배선 패턴층과 수직으로 중첩된 상기 기판의 상면 중 상기 상부 배선 패턴층이 배치되지 않은 영역 상에 배치될 수 있다.
상기 하부 더미 패턴부(DP1)는 상기 기판(110)의 하면 중 상기 하부 배선 패턴층이 배치되지 않은 영역에 배치될 수 있다. 바람직하게, 하부 더미 패턴부(DP1)는 상기 기판(110)의 상면에 배치된 상부 배선 패턴층과 수직으로 중첩된 상기 기판의 하면 중 상기 상부 배선 패턴층이 배치되지 않은 영역 상에 배치될 수 있다.
즉, 상기 기판(110)에 배치되는 상기 상부 배선 패턴층과 상기 하부 배선 패턴층의 위치는 상호 대응되지 않고, 각각이 가지는 기능 및 신호 배선 라인의 수에 따라 디자인되어 상기 기판(110)의 각각의 표면 상에 배치된다.
따라서, 상기 상부 배선 패턴층 및 상기 상부 도금층이 배치된 영역과 수직으로 중첩된 상기 기판(110)의 하면에는 상기 하부 배선 패턴층과 하부 도금층이 배치되지 않을 수 있다. 또한, 상기 하부 배선 패턴층 및 상기 하부 도금층이 배치된 영역과 수직으로 중첩된 상기 기판(110)의 상면에는 상기 상부 배선 패턴층 및 상기 상부 도금층이 배치되지 않을 수 있다.
이때, 상기 기판(110) 상에는 인쇄 공정에 의해 상기 보호층(140)이 배치된다. 상기 보호층(140)은 기판(110)의 일면에 대해 우선적으로 인쇄되고, 상기 일면에 대한 인쇄 공정이 종료된 후에 상기 기판(110)의 타면에 대한 인쇄 공정이 진행된다.
여기에서, 상기 기판의 일면 및 타면 중 상기 보호층(140)이 먼저 인쇄되는 면에 대해서는, 그의 반대 면에 배선 패턴층/도금층이 배치되지 않은 영역과, 배선 패턴층/도금층이 배치된 영역이 공존함에 따라 단차가 발생하게 된다. 이때, 상기 보호층(140)이 인쇄되는 면과 반대되는 반대면에 상기 단차가 존재하게 되면, 상기 보호층(140)의 인쇄 공정에서 보호층(140)이 배치되지 않는 문제나 핀-홀 문제가 발생하게 되며, 이는 인쇄회로기판의 신뢰성에 큰 영향을 준다.
따라서, 본 발명에서는 상기와 같은 문제를 해결하기 위하여, 상기 단차가 존재하지 않도록, 상기 보호층(140)이 인쇄되는 면의 반대면에 상기와 같은 더미 패턴부(DP1, DP2)를 형성한다.
이때, 상기 기판(110)의 양면 중 상면에 대해 우선적으로 상기 보호층(140)의 인쇄 공정이 진행되는 경우, 상기 더미 패턴부(DP1, DP2)는 하부 더미 패턴부(DP1)만을 포함할 수 있다. 즉, 상기 기판(110)의 상면에서 상기 보호층(140)이 인쇄되는 경우, 상기 기판(110)의 하면에 배치된 상기 하부 더미 패턴부(DP1)에 의해 패턴 단차가 해결되며, 이에 따라 상기 기판(110)의 상면에는 균일한 높이를 가지는 보호층(140)이 배치될 수 있다.
그리고, 상기 기판(110)의 상면에 대한 보호층(140)의 인쇄 공정이 종료된 후에 상기 기판(110)의 하면에 대한 보호층(140)의 인쇄 공정이 진행되는 경우, 상기 기판(110)의 상면에 형성된 상기 보호층(140)이 상기 상부 배선 패턴층/상부 도금층 간의 단차가 해결되며, 이에 따라 상기 기판(110)의 하면에 대해서는 균일한 보호층(140)이 형성될 수 있다.
다만, 상기 기판(110)의 일면 및 타면 중 상기 보호층(140)이 먼저 인쇄되는 면은 상기 인쇄회로기판의 제조 환경에 따라 수시로 변하게 된다. 따라서, 본 발명에서는 상기와 같은 인쇄회로기판의 제조 환경을 고려하여, 상기 기판(110)의 상면에는 상기 하부 배선 패턴층과 상기 하부 도금층에 대응하는 위치에 상부 더미 패턴부(DP2)를 형성하고, 상기 기판(110)의 하면에는 상기 상부 배선 패턴층과 상기 상부 도금층에 대응하는 위치에 하부 더미 패턴부(DP1)를 형성한다. 여기에서, 상기 대응하는 위치는, 기판(110)의 일면 상에 배치된 배선 패턴층 및 도금층과 수직으로 중첩되는 기판의 타면 상의 위치를 의미한다.
상기 더미 패턴부(DP1, DP2)는 단일층으로 구성될 수 있다. 바람직하게, 상기 더미 패턴부(DP1, DP2)는 더미 패턴층만을 포함할 수 있다. 상기 더미 패턴층은 상기 배선 패턴층과 동일한 금속 물질을 포함할 수 있다. 그러나, 본 발명은 이에 한정되지 않고, 상기 더미 패턴층은 상기 배선 패턴층과 다른 물질을 포함할 수 있다. 예를 들어, 상기 더미 패턴층은 비금속 물질을 포함할 수 있다.
또한, 이와 다르게 도 3b에 도시된 바와 같이, 상기 더미 패턴부(DP1, DP2)는 제 1 더미 패턴층(151), 제 2 더미 패턴층(152) 및 제 3 더미 패턴층(153)을 포함할 수 있다.
상기 제 1 더미 패턴층(151)은 상기 배선 패턴층(120)에 대응한다. 상기 제 1 더미 패턴층(151)은 상기 배선 패턴층(120)과 동일한 금속 물질을 포함한다. 상기 제 1 더미 패턴층(151)은 상기 배선 패턴층(120)의 일부일 수 있다. 다시 말해서, 상기 기판(110)의 표면에는 칩과 전기적으로 연결되며 신호 전달을 위한 배선 패턴층(120)이 배치된다. 이때, 상기 배선 패턴층(120)과 함께 상기 제 1 더미 패턴층(151)을 형성할 수 있다. 즉, 상기 기판(110) 상에는 패턴층이 형성되며, 이는 상기 전기적 신호 전달을 위한 배선 패턴층(120)과 상기 제 1 더미 패턴층(151)을 포함하게 된다. 상기 제 1 더미 패턴층(151)은 상기 배선 패턴층(120)과는 다르게 전기적 신호를 전달하지 않으며, 이에 따라 상기 배선 패턴층(120)과 전기적으로 연결되지 않는다. 즉, 상기 제 1 더미 패턴층(151)은 상기 기판(110)의 표면 중에서 상기 배선 패턴층(120)이 배치되지 않은 영역 상에, 상기 배선 패턴층(120)과 연결되지 않으며 독립적으로 배치될 수 있다.
상기 제 2 더미 패턴층(152)은 상기 제 1 더미 패턴층(151) 위에 배치된다. 상기 제 2 더미 패턴층(152)은 상기 제 1 도금층(131)의 일부일 수 있다. 상기 제 3 더미 패턴층(152)은 상기 제 2 더미 패턴층(152) 위에 배치된다. 상기 제 3 더미 패턴층(153)은 상기 제 2 도금층(132)의 일부일 수 있다.
다시 말해서, 본 발명에서의 더미 패턴부(DP1, DP2)는 상기 전도성 패턴부(CP)가 가지는 층 구조와는 다르게 단일층으로 형성될 수 있다. 또한, 상기 더미 패턴부(DP1, DP2)는 상기 전도성 패턴부(CP)가 가지는 층 구조와 동일하게 3층으로 구성될 수 있다.
한편, 상기 더미 패턴부(DP1, DP2) 상에는 상기 보호층(140)이 배치된다. 즉, 상기 보호층(140)은 오픈되어야 하는 상기 전도성 패턴부(CP)의 일부 표면을 노출한다. 그리고, 상기 더미 패턴부(DP1, DP2)는 외부로 노출되지 않아도 되며, 이에 따라 상기 더미 패턴부(DP1, DP2) 위에는 상기 보호층(140)이 배치된다.
한편, 도 3a을 참조하면, 상기 배선 패턴층(120)의 면적은 상기 도금층(130)과 서로 대응될 수 있다. 상기 제 1 도금층(131)의 면적은 상기 제 2 도금층(132)의 면적과 서로 대응될 수 있다.
도 7을 참조하면, 상기 배선 패턴층(120)의 면적은 상기 도금층(130)과 서로 다를 수 있다. 상기 배선 패턴층(120)의 면적은 상기 제 1 도금층(131)의 면적과 대응될 수 있다. 상기 제 1 도금층(131)의 면적은 상기 제 2 도금층(132)의 면적과 서로 다를 수 있다. 예를 들어, 상기 제 1 도금층(131)의 면적은 상기 제 2 도금층(132)의 면적보다 클 수 있다.
도 8를 참조하면, 상기 배선 패턴층(120)의 면적은 상기 도금층(130)과 서로 다를 수 있다.
도 9을 참조하면, 상기 기판(110)의 일면에서 상기 배선 패턴층(120)의 면적은 상기 도금층(130)과 서로 다르고, 상기 기판(110)의 타면에서 상기 배선 패턴층(120)의 면적은 상기 도금층(130)과 서로 대응될 수 있다.
상기 보호층(140)은 상기 기판(110) 상에 직접 접촉하며 배치되거나, 상기 배선 패턴층(120) 상에 직접 접촉하며 배치되거나, 상기 제 1 도금층(131) 상에 직접 접촉하며 배치되거나, 상기 제 2 도금층(132) 상에 직접 접촉하며 배치될 수 있다. 또한, 상기 보호층(140)은 상기 더미 패턴부(DP1, DP2)와 직접 접촉하며 배치될 수 있다.
도 3a 및 도 3b를 참조하면, 상기 배선 패턴층(120) 상에 상기 제 1 도금층(131)이 배치되고, 상기 제 1 도금층(131) 상에 상기 제 2 도금층(132)이 형성되고, 상기 제 2 도금층(132) 상에 부분적으로 상기 보호층(140)이 배치될 수 있다. 또한, 상기 더미 패턴부(DP1, DP2) 상에 전체적으로 상기 보호층(140)이 배치될 수 있다.
도 7a, 도 7b를 참조하면, 상기 배선 패턴층(120) 상에 상기 제 1 도금층(131)이 배치되고, 상기 제 1 도금층(131) 상에 부분적으로 상기 보호층(140)이 배치될 수 있다. 상기 제 2 도금층(132)은 상기 도금층(131) 상의 상기 보호층(140)이 배치된 영역 이외의 영역에 배치될 수 있다.
상기 보호층(140)의 하면이 접촉하는 상기 제 1 도금층(131)은 구리 및 주석의 합금층일 수 있다. 상기 보호층(140)의 측면과 접촉하는 상기 제 2 도금층(132)은 순수 주석을 포함할 수 있다. 이에 따라, 상기 보호층(140)과 상기 제 1 도금층(131) 사이에 공동부가 형성됨에 따른 보호층의 탈막을 방지할 수 있고, 위스커의 형성을 방지할 수 있어, 보호층의 밀착력을 높일 수 있다. 따라서, 실시 예는 2층의 도금층을 포함할 수 있어, 신뢰성이 높은 전자 디바이스를 제공할 수 있다.
또한, 상기 배선 패턴층(120) 상에 단일층의 주석 도금층(131)만을 배치하고, 하나의 주석 도금층(131) 상에 보호층(140)을 배치하는 경우에는 보호층(140)의 열 경화시에 상기 주석 도금층(131)이 가열됨에 따라, 상기 주석 도금층(131) 내에 구리가 확산될 수 있다. 이에 따라, 상기 주석 도금층(131)은 주석 및 구리의 합금층이 될 수 있으므로, 골드 범프를 가지는 제 1 칩의 실장이 견고하게 이루어질 수 없는 문제점이 있다. 따라서, 실시 예에 따른 도금층(130)은 기판으로부터 멀어질수록 주석의 농도가 연속적으로 증가할 수 있는 제 1 도금층(131) 및 제 2 도금층(132)이 요구된다.
그리고, 도 7a에서와 같이, 상기 더미 패턴부(DP1, DP2)는 상기 배선 패턴층(120)과 상기 제 1 도금층(131)에 대응하는 단일층의 더미 패턴층을 포함할 수 있다.
또한, 도 7b에서와 같이, 상기 더미 패턴부(DP1, DP2)는 상기 배선 패턴층(120)에 대응하는 제 1 더미 패턴층(151), 상기 제 1 도금층(131)에 대응하는 제 2 더미 패턴층(152), 그리고 상기 제 2 도금층(132)에 대응하는 제 3 더미 패턴층(153)을 포함할 수 있다.
도 8을 참조하면, 상기 배선 패턴층(120) 상에 상기 제 1 도금층(131)이 배치되고, 상에 상기 제 1 도금층(131) 상에 부분적으로 상기 보호층(140)이 배치될 수 있다. 상기 제 2 도금층(132)은 상기 도금층(131) 상의 상기 보호층(140)이 배치된 영역 이외의 영역에 배치될 수 있다.
이때, 상기 배선 패턴층(120)은 제 1 배선 패턴층(121) 및 제 2 배선 패턴층(122)을 포함할 수 있다. 즉, 상기 기판 상에는 복수 개의 배선 패턴층이 배치될 수 있다.
또한, 도면에는 도시하지 않았으나, 상기 기판(110)과 상기 제 1 배선 패턴층(121) 사이에는 상기 기판(110)과 상기 제 1 배선 패턴층(121)의 밀착력을 향상하기 위한 금속 시드층을 더 포함할 수 있다. 이때, 금속 시드층은 스퍼터링에 의해 형성할 수 있다. 금속 시드층은 구리를 포함할 수 있다.
상기 제 1 배선 배턴층(121) 및 상기 제 2 배선 패턴층(122)은 서로 대응되거나 서로 다른 공정으로 형성될 수 있다.
상기 제 1 배선 배턴층(121)은 0.1㎛ 내지 0.5㎛ 두께로 구리를 스퍼터링하여 형성될 수 있다. 상기 제 1 배선 배턴층(121)은 기판의 상부, 하부 및 관통홀의 내측면에 배치될 수 있다. 이때, 상기 제 1 배선 배턴층(121)의 두께가 얇기 때문에, 관통홀의 내측면은 서로 이격될 수 있다.
다음으로, 상기 제 2 배선 패턴층(122)은 상기 제 1 배선 패턴층(121) 상에 배치될 수 있다. 또한, 상기 제 2 배선 패턴층(122)은 도금에 의하여 관통홀의 내부에 전체적으로 채워질 수 있다.
상기 제 1 배선 패턴층(121)은 스퍼터링에 의하여 형성되기 때문에, 상기 기재(110) 또는 상기 금속 시드층과의 밀착력이 우수한 장점을 가지지만, 제조 비용이 높기 때문에, 상기 제 1 배선 패턴층(121) 상에 다시, 도금에 의한 상기 제 2 배선 패턴층(122)을 형성함으로써, 제조 비용을 저감시킬 수 있다. 또한, 별도로 기판의 관통홀에 전도성 물질을 채우지 않고, 상기 제 1 배선 패턴층(121) 상에 상기 제 2 배선 패턴층(122)을 배치함과 동시에 비아홀 내에 구리가 충진될 수 있으므로, 공정 효율이 향상될 수 있다. 또한, 비아홀 내에 보이드가 형성되는 것을 방지할 수 있어, 신뢰성이 높은 올인원 칩 온 필름용 연성 회로기판 및 이를 포함하는 전자 디바이스를 제공할 수 있다.
그리고, 더미 패턴부(DP1, DP2)는 상기 제 1 배선 패턴층(121)에 대응하는 제 1 더미 패턴층(151)과, 상기 제 2 배선 패턴층(122)에 대응하는 제 2 더미 패턴층(152)과, 상기 제 1 도금층(131)에 대응하는 제 3 더미 패턴층(153)과, 상기 제 2 도금층(132)에 대응하는 제 4 더미 패턴층(154)을 포함할 수 있다.
도 9를 참조하면, 상기 기판의 일면에는 복수 개의 보호층(140)이 배치될 수 있다. 상기 보호층은 제 1 보호층(141) 및 제 2 보호층(142)을 포함할 수 있다.
예를 들어, 상기 기판의 일면 상에 제 1 보호층(141)이 부분적으로 배치되고, 상기 보호층(141)이 배치되는 영역 이외의 영역 상에 상기 배선 패턴층(120)이 배치될 수 있다.
상기 보호층(141) 상에는 상기 제 2 보호층(142)이 배치될 수 있다. 상기 제 2 보호층(142)은 상기 제 1 보호층(141) 및 상기 배선 패턴층(120)을 덮으며, 상기 제 1 보호층(141)보다 큰 영역에 배치될 수 있다.
상기 보호층(142)은 상기 제 1 보호층(141)의 상면을 감싸면서 상기 보호층(141)과 대응되는 영역 상에 배치될 수 있다. 상기 제 2 보호층(142)의 폭은 상기 보호층(141)보다 클 수 있다. 이에 따라, 상기 제 2 보호층(142)의 하면은 상기 배선 패턴층(120) 및 상기 제 1 보호층(141)과 접촉할 수 있다. 이에 따라, 상기 제 2 보호층(142)은 상기 제 1 보호층(141)과 상기 배선 패턴층(120)의 계면에서 응력이 집중되는 것을 완화할 수 있다. 따라서, 실시예에 따른 올인원 칩 온 필름용 연성 회로기판의 벤딩시 발생할 수 있는 탈막 또는 크랙의 발생을 낮출 수 있다.
상기 제 2 보호층(142)이 배치되는 영역 이외의 영역에는 상기 도금층(130)이 배치될 수 있다. 자세하게, 상기 제 2 보호층(142)이 배치되는 영역 이외의 영역에서, 상기 배선 패턴층(120) 상에 상기 제 1 도금층(131)이 배치되고, 상에 상기 제 1 도금층(131) 상에 상기 제 2 도금층(132)이 차례대로 배치될 수 있다.
상기 기판의 상기 일면과 반대되는 타면 상에는 배선 패턴층(120)이 배치될 수 있다. 배선 패턴층(120) 상에는 상기 도금층(130)이 배치될 수 있다. 상기 도금층(130) 상에는 부분적으로 보호층(140)이 배치될 수 있다.
상기 기판의 일면에 배치되는 보호층과 상기 기판의 타면에 배치되는 보호층의 폭은 서로 대응되거나 서로 다를 수 있다.
도면에서는 기판의 일면에만 복수 개의 보호층이 배치되는 것을 도시하였으나, 실시예는 이에 제한되지 않고, 상기 기판의 양면에 각각 복수 개의 보호층을 포함할 수 있음은 물론이다. 또한, 기판의 일면에만 복수 개 또는 하나의 보호층이 배치될 수 있음은 물론이다.
또한, 상기 기판의 일면 또는 양면의 구조는 도 3a, 도 3b, 도 7a, 도 7b, 도 8, 도 9 중 적어도 하나에 따른 전도성 패턴부, 보호부의 구조를 조합하여 다양하게 배치할 수 있음은 물론이다.
도 4a 및 도 4b를 참조하면, 비교 예에 따른 연성 회로 기판은, 기판(110)의 상면에 상부 전도성 패턴부(CP)가 배치되고, 상기 기판(110)의 하면에 하부 전도성 패턴부(CP)가 배치된다. 이때, 상기 상부 전도성 패턴부(CP) 및 상기 하부 전도성 패턴부(CP)는 보호층(140)의 인쇄 공정이 고려되지 않은 상태에서 설계가 된다. 따라서, 상기 기판(110)의 상면에는 상기 상부 전도성 패턴부(CP)가 존재하지만, 상기 기판(110)의 하면에는 하부 전도성 패턴부(CP)가 존재하지 않는 영역을 포함할 수 있다. 다시 말해서, 상기 상부 전도성 패턴부(CP)가 배치된 면과 수직으로 중첩된 기판(110)의 하면에는 상기 하부 전도성 패턴부(CP)가 배치되지 않는 영역이 존재한다.
이때, 상기 비교 예에 따른 연성 회로 기판은, 최 하면이 상기 하부 전도성 패턴부(CP)가 존재하는 영역에서는 상기 하부 전도성 패턴부(CP)의 하면이 되고, 상기 하부 전도성 패턴부(CP)가 존재하지 않는 영역에서는 상기 기판(110)의 하면이 된다.
그리고, 상기 기판(110)의 상면에 보호층(140)을 인쇄하는 공정에서, 상기 하부 전도성 패턴부(CP)가 배치되지 않는 영역과 수직으로 중첩되는 영역에 대해서는 상기 최하면이 상기 기판(110)의 하면으로 동일하며, 이에 따른 핀 홀 현상이 발생하지 않는다. 이때, 상기 하부 전도성 패턴부(CP)가 존재하지 않는 영역에 대해 상기 보호층(140)을 인쇄하는 상태에서, 상기 하부 전도성 패턴부(CP)가 갑자기 나타나게 되면, 상기 하부 전도성 패턴부(CP)의 단부와 수직으로 중첩된 상기 기판(110)의 상부 영역에서 갑작스런 단차 발생에 따른 튐 현상이 발생하게 된다. 이에 따라, 종래에서는 상기 하부 더미 패턴부(DP1)가 처음으로 배치되는 단부 영역에서 상기 튐 현상이 발생하게 되며, 이에 따라 상기 보호층(140)이 미배치되는 핀-홀 문제가 발생하게 된다.
한편, 도 4b에 도시된 바와 같이, 본 발명에서는 상기 상부 전도성 패턴부(CP)가 배치된 영역과 수직으로 중첩된 상기 기판(110)의 하면에 상기 하부 더미 패턴부(DP1)를 배치함으로써, 상기 단차 발생을 제거하였으며, 이에 따른 균일한 보호층(140)을 형성할 수 있다.
그리고, 상기 하부 더미 패턴부(DP1)는 상기 상부 전도성 패턴부(CP)의 각각에 대응하게 배치될 수 있다. 다시 말해서, 도 4b에서와 같이, 상기 하부 전도성 패턴부(CP)가 배치되지 않은 영역과 수직으로 중첩되는 상기 기판(110)의 상면에는 3개의 상부 전도성 패턴부(CP)가 배치되어 있음을 확인할 수 있다. 이에 따라, 상기 기판(110)의 하면에는 상기 3개의 상부 전도성 패턴부(CP)의 각각에 대응하게 제 1 하부 더미 패턴부(DP1), 제 2 하부 더미 패턴부(DP1) 및 제 3 하부 더미 패턴부(DP1)가 각각 배치될 수 있다.
한편, 상기와 같은 보호층(140)의 핀-홀 현상은, 보호층(140)의 인쇄되는 기판(110)의 상면 상에서 최초의 상부 전도성 패턴부(CP)가 시작되는 위치와, 상기 기판의 하면 상에서 최초의 하부 전도성 패턴부(CP)가 시작되는 위치가 서로 다르기 때문이다. 바람직하게, 기판의 좌측단을 기준으로 상기 최초의 상부 전도성 패턴부(CP)가 시작되는 위치보다 상기 하부 전도성 패턴부(CP)가 시작되는 위치가 더 멀기 때문이다.
따라서, 핀-홀 현상은 상기 최초의 상부 전도성 패턴부(CP)가 시작되는 위치와 상기 하부 전도성 패턴부(CP)가 시작되는 위치를 동일하게 하여 해결할 수도 있다.
즉, 도 5a에 도시된 바와 같이, 도 3a의 A 영역을 확대하면, 상기 기판(110)의 상면에는 좌측단을 중심으로 4개의 상부 전도성 패턴부(CP)가 배치되어 있음을 확인할 수 있다. 그리고, 상기 기판(110)의 하면에는 좌측단을 중심으로 2개의 하부 전도성 패턴부(CP)가 배치되어 있음을 확인할 수 있다. 즉, 상기 4개의 상부 전도성 패턴부(CP) 중 세 번째 위치한 상부 전도성 패턴부(CP)의 위치에서 상기 하부 전도성 패턴부(CP)가 최초 시작됨을 확인할 수 있다.
따라서, 본 발명에서는 상기 기판(110)의 하면 중 상기 첫 번째 상부 전도성 패턴부(CP)와 수직으로 중첩되는 영역 상에 하부 더미 패턴부(DP1)를 배치한다. 이때, 상기 첫 번째 상부 전도성 패턴부의 좌측단과, 상기 하부 더미 패턴부(DP1)의 좌측단은 서로 동일 수직 선상에 위치할 수 있다. 즉, 상기 기판(110)의 상면 및 하면 상에서, 상기 첫 번째 상부 전도성 패턴부(CP)의 시작 위치와 상기 하부 더미 패턴부(DP1)의 시작 위치를 동일하게 하였다. 그리고, 두 번째 상부 전도성 패턴부(CP)와 수직으로 중첩되는 영역 상에는 상기 하부 전도성 패턴부(CP)나 상기 하부 더미 패턴부(DP1)가 배치되지 않을 수 있다.
즉, 상기 첫 번째 상부 전도성 패턴부(CP)의 시작 위치와 중첩되는 상기 기판(110)의 하면 상에 하부 전도성 패턴부(CP)가 배치되지 않은 경우, 상기 첫 번째 상부 전도성 패턴부(CP)의 시작 위치와 중첩되는 상기 기판(110)의 하면 상에만 상기 하부 더미 패턴부(DP1)를 배치하여 상기 핀-홀 현상을 해결할 수 있다.
다만, 상기 하나의 하부 더미 패턴부(DP1)를 이용하여 상기 핀-홀 현상을 완벽하게 해결하기 위해서, 상기 하부 더미 패턴부(DP1)의 폭을 상기 첫 번째 상부 전도성 패턴부(CP)의 폭보다 크게 하는 것이 바람직하다.
이와 다르게, 도 5b에서와 같이, 상기 기판(110)의 하면 중 상기 첫 번째 상부 전도성 패턴부(CP)와 수직으로 중첩되는 영역 상에 하부 더미 패턴부(DP1)를 배치한다. 이때, 상기 첫 번째 상부 전도성 패턴부의 좌측단과, 상기 하부 더미 패턴부(DP1)의 좌측단은 서로 동일 수직 선상에 위치하지 않는다. 즉, 상기 기판(110)의 상면 및 하면 상에서, 상기 첫 번째 상부 전도성 패턴부(CP)의 시작 위치와 상기 하부 더미 패턴부(DP1)의 시작 위치가 동일하지 않을 수 있다. 이때, 상기와 같은 조건 상에서, 상기 핀-홀 현상을 해결하기 위해서는 상기 보호층(140)이 인쇄되는 면에서 최초 배치된 패턴(전도성 패턴부(CP) 및 더미 패턴부(DP1, DP2) 포함)의 시작 위치보다, 상기 인쇄되는 면의 반대면에 최초 배치된 패턴의 시작 위치가 빨라야 한다.
따라서 본 발명에서는, 상기 첫 번째 상부 전도성 패턴부(CP)의 시작 위치보다 상기 기판(110)의 하면 상에 배치된 하부 더미 패턴부(DP1)의 시작 위치가 더 빠르도록 상기 첫 번째 상부 전도성 패턴부(CP)와 수직으로 중첩되는 상기 기판(110)의 하면 상에 상기 하부 더미 패턴부(DP1)를 형성한다.
다시 말해서, 상기 기판(110)의 좌측단에서 상기 하부 더미 패턴부(DP1)의 좌측단까지의 거리가 상기 기판(110)의 좌측단에서 상기 첫 번째 상부 전도성 패턴부(CP)의 좌측단까지의 거리보다 가깝도록 한다.
결론적으로, 상기 첫 번째 상부 전도성 패턴부(CP)의 좌측단으로부터 상기 하부 더미 패턴부(DP1)의 좌측단까지는 제 1 간격(a)만큼 차이가 날 수 있다. 그리고, 상기 첫 번째 상부 전도성 패턴부(CP)의 폭은 제 1 폭(b)을 가지며, 상기 하부 더미 패턴부(DP1)의 폭은 상기 제 1 폭(b)보다 넓은 제 2 폭(c)을 가지도록 한다.
이에 따르면, 본 발명에서는 최소한의 더미 패턴부를 형성하는 것으로 상기 핀-홀 현상을 해결할 수 있다.
또한, 도 5c에서와 같이, 상기 하부 더미 패턴부(DP1)는 제 3 폭(d)을 가질 수 있다. 이때, 상기 제 3 폭(d)은 상기 첫 번째 상부 전도성 패턴부(CP)의 폭, 상기 두 번째 상부 전도성 패턴부(CP)의 폭, 그리고 상기 첫 번째 상부 전도성 패턴부(CP)와 상기 두 번째 상부 전도성 패턴부(CP) 사이의 이격 폭을 모두 합한 폭에 대응될 수 있다.
다시 말해서, 도 4b에서는 상기 첫 번째 상부 전도성 패턴부(CP)의 하부에 상기 첫 번째 상부 전도성 패턴부(CP)와 동일 폭을 가지는 제 1 하부 더미 패턴부(DP1)를 형성하였고, 두 번째 상부 전도성 패턴부(CP)의 하부에 상기 두 번째 상부 전도성 패턴부(CP)와 동일 폭을 가지는 제 2 하부 더미 패턴부(DP1)를 형성하였다.
이와 다르게, 도 5c에서와 같이, 상기 첫 번째 상부 전도성 패턴부(CP)의 시작위치부터 상기 두 번째 상부 전도성 패턴부(CP)의 종료 위치에 대응하는 기판(110)의 하면에 하나의 전도성 패턴부(CP)만을 형성할 수 있다.
한편, 본 발명에서의 상기 더미 패턴부(DP1, DP2)는 다양한 형상을 가질 수 있다. 즉, 상기 더미 패턴부(DP1, DP2)는 상기 보호층(140)의 인쇄면의 하부에서 단차를 없애주기 위해 배치되는 것이기 때문에, 패턴부의 두께를 전도성 패턴부(CP)의 두께와 동일하게 유지해주기만 하면 된다. 따라서, 상기 더미 패턴부(DP1, DP2)는 도 5d의 (a)에서와 같이 수평으로 연장되는 바(bar) 형상을 가질 수 있고, (b)에서와 같이 수직으로 연장되는 바 형상을 가질 수 있으며, (c)에서와 같이 원형 형상을 가질 수 있고, (d)에서와 같이 중앙이 개방된 원형 형상(고리 형상)을 가질 수 있으며, (e)에서와 같이 중앙이 개방된 사각 형상(사다리 형상)을 가질 수 있다. 또한, 본 발명에서의 더미 패턴부(DP1, DP2)의 형상은 이에 한정되지 않고, 타원 형상, 부채꼴 형상, 다각 형상, 삼각 형상과 같이 다양한 형상으로 변형 가능하다.
또한, 도 6에서와 같이, 도 3a의 B 영역을 확대하면, 상기 기판(110)의 상면에는 상부 더미 패턴부(DP2)가 배치된다. 상기 상부 더미 패턴부(DP2)의 형성 위치 및 조건은 상기 하부 더미 패턴부(DP1)의 형성 위치 및 조건과 동일하다. 즉, 상기 기판(110)의 우측단을 중심으로, 최초 위치한 하부 전도성 패턴부(CP)의 시작 위치보다 상기 상부 전도성 패턴부(CP)의 시작 위치가 늦은 경우, 상기 최초 위치한 하부 전도성 패턴부(CP)의 시작와 수직으로 중첩되는 상기 기판(110)의 상면에 상부 더미 패턴부(DP2)를 형성한다. 이때, 상기 상부 더미 패턴부(DP2)는 각각의 하부 전도성 패턴부(CP)에 대응되게 복수 개 배치될 수 있으며, 이와 다르게 최초 시작하는 하부 전도성 패턴부(CP)에 대응하게만 단일 개로 형성될 수도 있다.
도 3a, 도 3b, 도 7a, 도 7b, 도 8, 도 10 및 도 11을 참조하여, 실시 예에 따른 양면 올인원 칩 온 필름용 연성 회로기판(100) 상에 실장되는 제 1 칩(C1), 디스플레이 패널(30) 및 메인보드(40)와의 연결관계를 설명한다.
실시예에 따른 양면 올인원 칩 온 필름용 연성 회로기판(100)은 관통홀을 포함하는 기판(100); 상기 관통홀을 포함하는 기판의 양면 상에 각각 배치되는 배선 패턴층(120); 상기 배선 패턴층(120) 상에 배치되는 제 1 도금층(131); 상기 제 1 도금층(131) 상에 배치되는 제 2 도금층(132); 및 상기 배선 패턴층 상에 부분적으로 배치되는 보호층(140)을 포함할 수 있다.
상기 보호층(140)이 형성되는 상기 보호층(140)의 배치 영역은 상기 보호부(PP)일 수 있다. 상기 보호층이 형성되지 않는 상기 보호부(PP) 이외의 영역에서 상기 전도성 패턴부(CP)는 외부로 노출될 수 있다. 즉, 보호층의 오픈 영역 내지 전도성 패턴부 상에 보호부가 배치되지 않는 영역에서 상기 전도성 패턴부(CP)는 상기 제 1 칩(C1), 상기 디스플레이 패널(30) 및 상기 메인보드(40)와 전기적으로 연결될 수 있다.
실시예에 따른 올인원 칩 온 필름용 연성 회로기판의 리드 패턴부 및 테스트 패턴부는 보호부와 중첩되지 않을 수 있다. 즉, 상기 리드 패턴부 및 상기 테스트 패턴부는 보호층에 의해 덮여있지 않은 오픈 영역에 위치한 전도성 패턴부를 의미할 수 있고, 기능에 따라서 리드 패턴부 및 테스트 패턴부로 구별될 수 있다.
상기 리드 패턴부는 상기 제 1 칩, 상기 제 2 칩, 상기 디스플레이 패널 또는 상기 메인보드와 연결되기 위한 전도성 패턴부를 의미할 수 있다.
상기 테스트 패턴부는 실시예에 따른 올인원 칩 온 필름용 연성 회로기판 및 이를 포함하는 칩 패지의 제품의 불량여부를 확인하기 위한 전도성 패턴부를 의미할 수 있다.
상기 리드 패턴부는 위치에 따라서 이너 리드 패턴부 및 아우터 리드 패턴부로 구별될 수 있다. 상기 제 1 칩(C1)과 상대적으로 가까이 놓여있고, 보호층에 의해 중첩되지 않는 전도성 패턴부의 일 영역은 이너 리드 패턴부로 표현될 수 있다. 상기 제 1 칩(C1)과 상대적으로 멀리 놓여있고, 보호층에 의해 중첩되지 않는 전도성 패턴부의 일 영역은 아우터 리드 패턴부로 표현될 수 있다.
도 3a, 도 3b, 도 7a, 도 7b, 도 8, 도 10 및 도 11을 참조하면, 실시예에 따른 올인원 칩 온 필름용 연성 회로기판(100)은 제 1 이너 리드 패턴부(I1), 제 2 이너 리드 패턴부(I2), 제 3 이너 리드 패턴부(I3) 및 제 4 이너 리드 패턴부(I4)를 포함할 수 있다.
실시예에 따른 올인원 칩 온 필름용 연성 회로기판(100)은 제 1 아우터 리드 패턴부(O1), 제 2 아우터 리드 패턴부(O2), 제 3 아우터 리드 패턴부(O3) 및 제 4 아우터 리드 패턴부(O4)를 포함할 수 있다.
실시예에 따른 올인원 칩 온 필름용 연성 회로기판(100)은 제 1 테스트 패턴부 (T1) 및 제 2 테스트 패턴부 (T2)를 포함할 수 있다.
실시예에 따른 올인원 칩 온 필름용 연성 회로기판(100)의 일면 상에는 상기 제 1 이너 리드 패턴부(I1), 상기 제 2 이너 리드 패턴부(I2), 상기 제 3 이너 리드 패턴부(I3), 상기 제 1 아우터 리드 패턴부(O1), 및 상기 제 2 아우터 리드 패턴부(O2)가 배치될 수 있다.
실시예에 따른 올인원 칩 온 필름용 연성 회로기판(100)의 상기 일면과 반대되는 타면 상에는 상기 제 4 이너 리드 패턴부(I4), 상기 제 3 아우터 리드 패턴부(O3), 상기 제 4 아우터 리드 패턴부(O4), 상기 제 1 테스트 패턴부(T1) 및 상기 제 2 테스트 패턴부(T2)를 포함할 수 있다.
실시예에 따른 올인원 칩 온 필름용 연성 회로기판(100)의 일면 상에 배치되는 상기 제 1 칩(C1)은 제 1 접속부(70)를 통해, 상기 제 1 이너 리드 패턴부(I1), 상기 제 2 이너 리드 패턴부(I2) 또는 상기 제 3 이너 리드 패턴부(I3)와 연결될 수 있다.
상기 제 1 접속부(70)는 위치 및/또는 기능에 따라, 제 1 서브 제 2 접속부(71), 제 2 서브 제 1 접속부(72) 및 제 3 서브 제 1 접속부(73)를 포함할 수 있다.
실시예에 따른 올인원 칩 온 필름용 연성 회로기판(100)의 일면 상에 배치되는 상기 제 1 칩(C1)은 상기 제 1 서브 제 1 접속부(71)를 통해 상기 제 1 이너 리드 패턴부(I1)와 전기적으로 연결될 수 있다.
상기 제 1 이너 리드 패턴부(I1)는 상기 기판(110)의 상면을 따라 제 2 비아홀(V2)과 인접한 제 1 아우터 리드 패턴부(O1)까지 전기적인 신호를 전달할 수 있다. 상기 제 2 비아홀(V2) 및 상기 제 1 아우터 리드 패턴부(O1)는 전기적으로 연결될 수 있다. 즉, 상기 제 1 이너 리드 패턴부(I1) 및 상기 제 1 아우터 리드 패턴부(O1)는 일 방향으로 연장되는 전도성 패턴부의 일단 및 타단일 수 있다.
예를 들어, 상기 제 1 아우터 리드 패턴부(O1) 상에는 상기 메인보드(40)가 접착층(50)을 통해 연결될 수 있다. 이에 따라, 상기 제 1 칩으로부터 전달되는 신호는 상기 제 1 이너 리드 패턴부(I1) 및 상기 제 1 아우터 리드 패턴부(O1)를 거쳐 상기 메인보드(40)에 까지 전달될 수 있다.
또한, 상기 제 1 이너 리드 패턴부(I1)는 상기 기판(110)의 상면을 따라 제 2 비아홀(V2)까지 전기적으로 연결되고, 상기 제 2 비아홀(V2)에 충진된 전도성 물질을 통해 상기 기판(110)의 하면을 따라 상기 제 2 비아홀(V2)에 인접한 제 3 아우터 리드 패턴부(O3)까지 전기적인 신호를 전달 할 수 있다. 상기 제 2 비아홀(V2)은 상기 제 3 아우터 리드 패턴부(O3)와 전기적으로 연결될 수 있다. 따라서, 도면에는 도시하지 않았으나, 상기 제 3 아우터 리드 패턴부(O3) 상에 상기 메인보드(40)가 접착층(50)을 통해 전기적으로 연결될 수 있음은 물론이다.
실시예에 따른 올인원 칩 온 필름용 연성 회로기판(100)의 일면 상에 배치되는 상기 제 1 칩(C1)은 상기 제 2 서브 제 1 접속부(72)를 통해 상기 제 2 이너 리드 패턴부(I2)와 전기적으로 연결될 수 있다.
상기 기판(110)의 상면에 배치되는 상기 제 2 이너 리드 패턴부(I2)는 상기 제 2 이너 리드 패턴부(I2)의 하부에 위치한 제 1 비아홀(V1)에 충진된 전도성 물질을 통해 상기 기판(110)의 하면을 따라 상기 제 1 비아홀(V1)과 인접한 제 4 이너 리드 패턴부(I4) 및 상기 제 1 테스트 패턴부(T1)에 전기적인 신호를 전달할 수 있다. 상기 제 1 비아홀(V1), 상기 제 1 테스트 패턴부(T1) 및 상기 제 4 이너 리드 패턴부(I4)는 기판의 하면에서 전기적으로 연결될 수 있다.
상기 제 4 이너 리드 패턴부(I4) 및 제 4 아우터 리드 패턴부(O4)에는 디스플레이 패널(30)이 부착될 수 있다.
상기 제 1 테스트 패턴부(T1)는 상기 제 1 비아홀(V1)을 통해 전달될 수 있는 전기적인 신호의 불량을 확인할 수 있다. 예를 들어, 상기 제 1 테스트 패턴부(T1)를 통해, 상기 제 4 이너 리드 패턴부(I4)에 전달되는 신호의 정확성을 확인할 수 있다. 자세하게, 상기 제 1 테스트 패턴부(T1)에서 전압 또는 전류를 측정함에 따라, 상기 제 1 칩과 상기 디스플레이 패널 사이에 위치하는 전도성 패턴부의 단락이나 쇼트의 발생여부 내지 발생 위치를 확인할 수 있어, 제품의 신뢰성을 향상시킬 수 있다.
실시예에 따른 올인원 칩 온 필름용 연성 회로기판(100)의 일면 상에 배치되는 상기 제 1 칩(C1)은 상기 제 3 서브 제 1 접속부(73)를 통해 상기 제 3 이너 리드 패턴부(I3)와 전기적으로 연결될 수 있다.
상기 제 3 이너 리드 패턴부(I3)는 상기 기판(110)의 상면을 따라 제 3 비아홀(V3)과 인접한 제 2 아우터 리드 패턴부(O2)까지 전기적인 신호를 전달할 수 있다. 상기 제 3 비아홀(V3) 및 상기 제 2 아우터 리드 패턴부(O2)는 전기적으로 연결될 수 있다. 즉, 상기 제 3 이너 리드 패턴부(I3) 및 상기 제 2 아우터 리드 패턴부(O2)는 일 방향으로 연장되는 전도성 패턴부의 일단 및 타단일 수 있다.
또한, 상기 제 3 이너 리드 패턴부(I3)는 상기 기판(110)의 상면을 따라 제 3 비아홀(V3)까지 전기적으로 연결되고, 상기 제 3 비아홀(V3)에 충진된 전도성 물질을 통해 상기 기판(110)의 하면을 따라 상기 제 3 비아홀(V3)에 인접한 제 4 아우터 리드 패턴부(O4) 및 상기 제 2 테스트 패턴부(T2)에 전기적인 신호를 전달 할 수 있다.
상기 제 2 비아홀(V2), 상기 제 4 아우터 리드 패턴부(O4) 및 상기 제 2 테스트 패턴부(T2)는 기판의 하면에서 전기적으로 연결될 수 있다.
앞서 설명한 바와 같이, 상기 제 4 이너 리드 패턴부(I4) 및 제 4 아우터 리드 패턴부(O4) 상에는 상기 디스플레이 패널(30)이 접착층(50)을 통해 부착될 수 있다.
상기 제 2 테스트 패턴부(T2)는 상기 제 3 비아홀(V3)을 통해 전달될 수 있는 전기적인 신호의 불량을 확인할 수 있다. 예를 들어, 상기 제 2 테스트 패턴부(T2)를 통해, 상기 제 4 아우터 리드 패턴부(O4)에 전달되는 신호의 정확성을 확인할 수 있다. 자세하게, 상기 제 2 테스트 패턴부(T2)에서 전압 또는 전류를 측정함에 따라, 상기 제 1 칩과 상기 디스플레이 패널 사이에 위치하는 전도성 패턴부의 단락이나 쇼트의 발생여부 내지 발생 위치를 확인할 수 있어, 제품의 신뢰성을 향상시킬 수 있다.
실시 예에 따른 올인원 칩 온 필름용 연성 회로기판은 상기 제 1 칩(C1)이 배치되는 일면과 반대되는 타면에 상기 디스플레이 패널(30)을 배치할 수 있어, 설계의 자유도를 향상시킬 수 있다. 또한, 복수 개의 칩이 실장되는 일면과 반대되는 타면에 디스플레이 패널을 배치함에 따라, 효과적인 방열이 가능할 수 있다. 이에 따라, 실시예에 따른 올인원 칩 온 필름용 연성 회로기판의 신뢰성이 향상될 수 있다.
도 10은 도 7a의 평면도, 도 11은 도 7a의 저면도이다.
도 10 및 도 11을 참조하면, 실시예의 올인원 칩 온 필름용 연성 회로기판(100)은 제작 또는 가공의 편의성을 위하여 길이방향의 양 쪽 외부에 스프로킷 홀을 구비할 수 있다. 따라서, 올인원 칩 온 필름용 연성 회로기판(100)은 롤투롤(Roll to Roll) 방식으로 스프로킷 홀에 의하여 감기거나 풀어질 수 있다.
올인원 칩 온 필름용 연성 회로기판(100)은 점선으로 도시한 절단부를 기준으로 내부영역(IR) 및 외부영역(OR)으로 정의할 수 있다.
올인원 칩 온 필름용 연성 회로기판(100)의 내부영역(IR)에는 1 칩, 제 2 칩, 디스플레이 패널 및 메인보드를 각각 연결하기 위한 전도성 패턴부가 배치될 수 있다.
올인원 칩 온 필름용 연성 회로기판(100)의 스프로킷 홀이 형성된 부분을 절단하고, 기판 상에 칩을 배치함에 따라, 올인원 칩 온 필름용 연성 회로기판(100)을 포함하는 칩 패키지 및 이를 포함하는 전자 디바이스로 가공할 수 있다.
도 11을 참조하면, 상기 올인원 칩 온 필름용 연성 회로기판(100)의 상면에서는 상기 보호층(140)의 제 1 오픈 영역(OA1)을 통해 전도성 패턴부(CP)의 일 영역인 상기 제 1 이너 리드 패턴부(I1), 상기 제 2 이너 리드 패턴부(I2) 및 상기 제 3 이너 리드 패턴부(I3)가 외부로 노출될 수 있다.
또한, 상기 올인원 칩 온 필름용 연성 회로기판(100)의 상면에서는 상기 보호층(140)의 제 3 오픈 영역(OA3)을 통해 전도성 패턴부(CP)의 일 영역인 상기 제 1 아우터 리드 패턴부(O1)가 외부로 노출될 수 있다.
상기 제 1 이너 리드 패턴부(I1) 및 상기 제 3 이너 리드 패턴부(I3)는 제 1 접속부를 통해 칩과 연결되기 위한 전도성 패턴부일 수 있다.
상기 제 1 이너 리드 패턴부(I1)의 단부 및 상기 제 3 이너 리드 패턴부(I3)의 단부는 일렬로 배치될 수 있다. 예를 들어, 기판의 가로 방향(x축 방향)에서 복수 개의 상기 제 1 이너 리드 패턴부(I1)들은 서로 이격하고, 상기 제 1 이너 리드 패턴부(I1)의 단부들은 일렬로 배치될 수 있다. 예를 들어, 기판의 가로 방향(x축 방향)에서 복수 개의 상기 제 3 이너 리드 패턴부(I3)들은 서로 이격하고, 상기 제 3 이너 리드 패턴부(I3)의 단부들은 일렬로 배치될 수 있다. 이에 따라, 상기 제 1 이너 리드 패턴부(I1) 및 상기 제 3 이너 리드 패턴부(I3)는 제 1 접속부, 제 1 칩과의 본딩이 우수할 수 있다.
기판의 가로 방향(x축 방향)에서 복수 개의 상기 제 2 비아홀(V2)들은 서로 이격하고, 일렬로 배치될 수 있다. 기판의 가로 방향(x축 방향)에서 복수 개의 상기 제 3 비아홀(V3)들은 서로 이격하고, 일렬로 배치될 수 있다.
상기 제 1 이너 리드 패턴부(I1)의 단부는 상기 제 2 이너 리드 패턴부(I2)의 단부와 서로 이격될 수 있다.
상기 제 2 이너 리드 패턴부(I2)는 제 1 칩과 본딩되지 않는 전도성 패턴일 수 있다. 상기 제 2 이너 리드 패턴부(I2)의 일단 및 타단 중 적어도 하나의 단부는 일렬로 배치되지 않을 수 있다.
예를 들어, 기판의 가로 방향(x축 방향)에서 복수 개의 상기 제 2 이너 리드 패턴부(I2)들은 서로 이격할 수 있다. 또한, 상기 제 2 이너 리드 패턴부(I2)의 일단 및 타단 중 적어도 하나의 단부는 기판의 가로 방향(x축 방향)으로 갈수록 상기 제 1 이너 리드 패턴부(I1)의 단부와의 이격거리가 감소할 수 있다. 상기 제 2 이너 리드 패턴부(I2)의 일단 및 타단 중 적어도 하나의 단부는 기판의 가로 방향(x축 방향)으로 갈수록 상기 제 1 이너 리드 패턴부(I1)의 단부와의 이격거리가 증가할 수 있다.
기판의 가로 방향(x축 방향)에서 복수 개의 상기 제 1 비아홀(V1)들은 서로 이격하고, 서로 다른 열로 배치될 수 있다.
상기 제 2 이너 리드 패턴부(I2)의 일단 및 타단 사이의 길이는 기판의 가로 방향(x축 방향)으로 갈수록 점차 감소되는 상기 제 2 이너 리드 패턴부(I2)들의 제 1 세트부를 포함할 수 있다. 자세하게, 상기 제 2 이너 리드 패턴부(I2)의 일단 및 타단 사이의 길이는 제 1 길이로부터 기판의 가로 방향(x축 방향)으로 갈수록 점차 감소되어 제 2 길이가되는 상기 제 2 이너 리드 패턴부(I2)들의 제 1 세트부를 포함할 수 있다. 이때, 제 1 길이는 제 2 길이보다 클 수 있다. 상기 기판(110) 상에는 복수 개의 제 1 세트들이 배치될 수 있다. 따라서, 상기 기판(110) 상에는 제 1 길이로부터 제 2 길이까지 점차적으로 길이가 감소되는 상기 제 2 이너 리드 패턴부(I2)들을 포함할 수 있다. 상기 제 2 길이를 가지는 상기 제 2 이너 리드 패턴부(I2)와 인접한 제 2 이너 리드 패턴부(I2)는 다시 제 1 길이를 가질 수 있다. 이에 따라, 기판의 가로 방향(x축 방향)으로 갈수록 제 1 길이로부터 제 2 길이까지 점차적으로 길이가 감소되는 상기 제 2 이너 리드 패턴부(I2)들의 제 1 세트부; 및 제 1 길이로부터 제 2 길이까지 점차적으로 길이가 감소되는 상기 제 2 이너 리드 패턴부(I2)들의 제 1 세트부가 반복적으로 배치될 수 있다.
상기 제 2 이너 리드 패턴부(I2)의 일단 및 타단 중 적어도 하나의 단부는 기판의 가로 방향(x축 방향)으로 갈수록 상기 제 1 이너 리드 패턴부(I1)의 단부와의 이격거리가 감소할 수 있다.
복수 개의 상기 제 1 이너 리드 패턴부(I1)들은 제 1 간격으로 이격할 수 있다. 서로 이격하는 인접한 두 개의 상기 제 1 이너 리드 패턴부(I1)들 사이의 영역에는 상기 제 2 이너 리드 패턴부(I2)의 일단이 위치할 수 있다.
상기 기판의 가로 방향에서, 상기 제 1 이너 리드 패턴부(I1)의 단부와 상기 제 2 이너 리드 패턴부(I2)의 일단은 교대로 배치될 수 있다.
도 11을 참조하면, 상기 올인원 칩 온 필름용 연성 회로기판(100)의 하면에서는 상기 보호층(140)의 제 3 오픈 영역(OA3)을 통해 전도성 패턴부(CP)의 일 영역인 상기 제 4 이너 리드 패턴부(I4), 제 4 아우터 리드 패턴부(O4)가 외부로 노출될 수 있다.
도 7b, 도 12 내지 도 16을 참조하여, 실시예에 따른 양면 올인원 칩 온 필름용 연성 회로기판(100) 상에 제 1 칩(C1) 및 제 2 칩(C2)을 포함하는 칩 패키지를 상세하게 설명한다.
도 12는 실시예예 따른 양면 올인원 칩 온 필름용 연성 회로기판(100)을 포함하는 칩 패키지의 개략적인 평면도이다.
도 12a, b를 참조하면, 실시예에 따른 양면 올인원 칩 온 필름용 연성 회로기판(100)은 동일한 일면 상에 제 1 칩(C1) 및 제 2 칩(C2)이 배치되는 것을 포함할 수 있다.
실시예에 따른 양면 올인원 칩 온 필름용 연성 회로기판(100)은 가로 방향(x축 방향)의 길이가 세로 방향(y축 방향)의 길이보다 클 수 있다. 즉, 실시예에 따른 양면 올인원 칩 온 필름용 연성 회로기판(100)은 가로 방향의 2개의 장변과, 세로 방향의 2개의 단변을 포함할 수 있다.
상기 제 1 칩(C1) 및 상기 제 2 칩(C2)은 각각 가로 방향(x축 방향)의 길이가 세로 방향(y축 방향)의 길이보다 클 수 있다. 즉, 상기 제 1 칩(C1) 및 상기 제 2 칩(C2)은 가로 방향의 2개의 장변과, 세로 방향의 2개의 단변을 포함할 수 있다.
실시예에 따른 양면 올인원 칩 온 필름용 연성 회로기판(100)의 장변은 상기 제 1 칩(C1)의 장변 및 상기 제 2 칩(C2)의 장변과 각각 평행하게 배치될 수 있어, 복수 개의 칩들을 하나의 양면 올인원 칩 온 필름용 연성 회로기판(100) 상에 효율적으로 배치할 수 있다.
상기 제 1 칩(C1)의 가로 방향의 길이(장변)은 상기 제 2 칩(C2)의 가로 방향의 길이(장변)보다 클 수 있다. 상기 제 1 칩(C1)의 세로 방향의 길이(단변)은 상기 제 2 칩(C2)의 세로 방향의 길이(단변)보다 작을 수 있다. 도 13a를 참조하면, 상기 제 1 칩(C1)의 하부에 상기 제 2 칩(C2)이 배치될 수 있다. 상기 제 1 칩(C1)의 장변과 상기 제 2 칩(C2)의 장변은 상, 하로 중첩될 수 있다.
도 13b를 참조하면, 상기 제 1 칩(C1)의 측부에 상기 제 2 칩(C2)이 배치될 수 있다. 상기 제 1 칩(C1)의 장변과 상기 제 2 칩(C2)의 장변은 상, 하로 중첩되지 않을 수 있다.
상기 제 1 칩(C1)은 구동 IC칩이고, 상기 제 2 칩(C2)은 다이오드 칩, 전원 IC 칩, 터치센서 IC 칩, MLCC 칩, BGA 칩, 칩 콘덴서 중 어느 하나의 제 2 칩(C2a) 및 다이오드 칩, 전원 IC 칩, 터치센서 IC 칩, MLCC 칩, BGA 칩, 칩 콘덴서 중 상기 어느 하나와 다른 하나의 제 2 칩(C2b)을 포함할 수 있다.
도 13 내지 도 16을 참조하여, 실시예에 따른 양면 올인원 칩 온 필름용 연성 회로기판을 포함하는 칩 패키지의 제조단계를 설명한다.
도 13은 실시예에 따른 양면 올인원 칩 온 필름용 연성 회로기판(100)의 평면도이다.
도 13a 및 도 13b를 참조하면, 실시예에 따른 양면 올인원 칩 온 필름용 연성 회로기판(100)의 일면에 위치한 상기 보호층(140)은 복수 개의 홀을 포함할 수 있다. 즉, 상기 보호층(140)은 복수 개의 오픈 영역을 포함할 수 있다.
상기 보호층의 제 1 오픈 영역(OA1)은 제 1 접속부(70)와 연결되기 위하여 노출되는 영역일 수 있다. 상기 보호층의 제 1 오픈 영역(OA1)에서 노출되는 전도성 패턴부(CP)는 제 1 접속부를 향한 표면이 순수 도금을 포함할 수 있다. 즉, 상기 보호층의 제 1 오픈 영역(OA1)에서 상기 전도성 패턴부(CP)에 포함되는 상기 제 2 도금층의 주석의 함량은 50 원자% 이상일 수 있다.
상기 보호층의 제 2 오픈 영역(OA2)은 제 2 접속부(80)와 연결하기 위하여 노출되는 영역일 수 있다. 상기 보호층의 제 2 오픈 영역(OA2)에서 노출되는 전도성 패턴부(CP)는 제 2 접속부를 향한 표면이 구리 및 주석의 합금층을 포함할 수 있다. 즉, 상기 보호층의 제 2 오픈 영역(OA2)에서 상기 전도성 패턴부(CP)에 포함되는 상기 제 2 도금층의 주석의 함량은 50 원자% 미만일 수 있다.
상기 제 1 오픈 영역(OA1)은 제 1 칩을 연결하기 위한 영역일 수 있다. 상기 제 3 오픈 영역(OA3)에 위치한 제 1 아우터 리드 패턴부(O1)로부터 연장되어 상기 제 1 오픈 영역(OA1)의 내부를 향하는 상기 제 1 이너 리드 패턴부(I1)는 서로 대응되거나 서로 다른 폭을 가질 수 있다. 예를 들어, 상기 제 1 아우터 리드 패턴부(O1)의 폭(W1)은 상기 제 1 이너 리드 패턴부(I1)의 폭(W2)과 서로 대응될 수 있다. 예를 들어, 상기 제 1 아우터 리드 패턴부(O1)의 폭(W1)은 상기 제 1 이너 리드 패턴부(I1)의 폭(W2)보다 클 수 있다. 자세하게, 상기 제 1 아우터 리드 패턴부(O1)의 폭(W1)은 상기 제 1 이너 리드 패턴부(I1)의 폭(W2)의 차이는 20% 이내일 수 있다.
상기 제 1 오픈 영역(OA1)의 내부를 향해 연장되는 상기 제 1 이너 리드 패턴부(I1) 및 상기 제 3 이너 리드 패턴부(I3)는 서로 대응되는 폭을 가질 수 있다.
상기 제 1 오픈 영역(OA1)으로부터 기판의 외곽을 향해 연장되는 상기 제 1 아우터 리드 패턴부(O1) 및 상기 제 2 아우터 리드 패턴부(O2)는 서로 대응되는 폭을 가질 수 있다. 이에 따라, 미세한 선폭을 가지며, 많은 개수의 제 1 접속부가 요구되는 제 1 칩과, 큰 선폭을 가지며, 작은 개수의 제 2 접속부가 요구되는 제 2 칩을 하나의 올인원 칩 온 필름용 연성회로기판(100)상에 모두 실장할 수 있다. 이때, 미세한 선폭은 상기 제 1 아우터 리드 패턴부(O1) 및 상기 제 2 아우터 리드 패턴부(O2) 중 어느 하나의 선폭이 제 5 아우터 리드 패턴부(O5) 및 제 6 아우터 리드 패턴부(O6) 중 어느 하나의 선폭보다 작은 것을 의미할 수 있다. 한편, 큰 선폭은 아우터 리드 패턴부(O5) 및 제 6 아우터 리드 패턴부(O6) 중 어느 하나의 선폭이 상기 제 1 아우터 리드 패턴부(O1) 및 상기 제 2 아우터 리드 패턴부(O2) 중 어느 하나의 선폭이 제 5 아우터 리드 패턴부(O5) 및 제 6 아우터 리드 패턴부(O6) 중 어느 하나의 선폭보다 상대적으로 큰 것을 의미할 수 있다.
실시예의 올인원 칩 온 필름용 연성 회로기판(100)은 서로 다른 종류의 제 2 칩(C2a, C2b)을 각각 연결하기 위한 복수 개의 상기 제 2 오픈 영역(OA2)을 포함할 수 있다.
하나의 상기 제 2 오픈 영역(OA2)은 하나의 제 2 칩(C2a)을 연결하기 위한 영역일 수 있다. 상기 제 2 오픈 영역(OA2) 내에 위치한 제 5 이너 리드 패턴부(I5)로부터 기판의 외곽을 향해 연장되는 제 5 아우터 리드 패턴부(O5)는 서로 다른 폭을 가질 수 있다. 예를 들어, 상기 제 5 이너 리드 패턴부(I5)의 폭(W3)은 상기 제 5 아우터 리드 패턴부(O5)의 폭(W4)보다 클 수 있다. 자세하게, 상기 제 5 이너 리드 패턴부(I5)의 폭(W3)은 상기 제 5 아우터 리드 패턴부(O5)의 폭(W4)보다 1.5배 이상 클 수 있다.
다른 하나의 상기 제 2 오픈 영역(OA2)은 다른 하나의 제 2 칩(C2b)을 연결하기 위한 영역일 수 있다. 상기 제 2 오픈 영역(OA2) 내에 위치한 제 6 이너 리드 패턴부(I6)로부터 기판의 외곽을 향해 연장되는 제 6 아우터 리드 패턴부(O6)는 서로 다른 폭을 가질 수 있다. 예를 들어, 상기 제 6 이너 리드 패턴부(I6)의 폭(W5)은 상기 제 6 아우터 리드 패턴부(O6)의 폭(W6)보다 클 수 있다. 자세하게, 상기 제 6 이너 리드 패턴부(I6)의 폭(W5)은 상기 제 6 아우터 리드 패턴부(O6)의 폭(W6)보다 1.5배 이상 클 수 있다.
상기 제 2 오픈 영역을 통해 노출되는 제 5 이너 리드 패턴부(I5)의 폭(W3) 및 상기 제 6 이너 리드 패턴부(I6)의 폭(W5) 중 어느 하나의 폭은 상기 제 1 오픈 영역을 통해 노출되는 상기 제 1 이너 리드 패턴부(I1)의 폭(W2)보다 클 수 있다. 이에 따라, 다양한 크기/형상의 제 1, 제 2 접속부에 대응하는 리드 패턴부를 형성할 수 있어, 디자인 자유도를 향상 시킬 수 있다. 즉, 실시예는 서로 다른 종류의 제 1 칩, 제 2 칩에 적합한 다양한 크기의 이너 리드 패턴부, 다양한 형상의 이너 리드 패턴부를 포함할 수 있어, 최적의 칩 패키지가 가능할 수 있다.
제 1 칩의 하부에 위치한 인 리드 패턴부의 형상은 제 2 칩의 하부에 위치한 인 리드 패턴부의 형상과 서로 다를 수 있다. 이에 따라, 실시예는 서로 다른 종류의 제 1 칩, 제 2 칩과 각각 우수한 밀착특성을 가질 수 있는 서로 다른 형상의 인 리드 패턴부를 포함할 수 있다. 따라서, 실시예에 따른 올인원 칩 온 필름용 연성회로기판은 제 1 칩 및 제 2 칩의 본딩 특성이 우수할 수 있다.
즉, 서로 다른 형상의 인 리드 패턴부는 하나의 기판 상에 서로 다른 종류의 제 1 칩, 제 2 칩이 실장되어 일정한 접합상도를 확보하기 위한 최적의 패턴 설계일 수 있다.
상기 제 1 이너 리드 패턴부(I1)의 평면에서의 형상은 사각 형상의 스트라이프 패턴일 수 있다. 자세하게, 상기 제 1 이너 리드 패턴부(I1)의 평면에서의 형상은 균일한 폭을 가지며 일 방향으로 연장되는 사각 형상의 스트라이프 패턴일 수 있다. 일례로, 상기 제 1 이너 리드 패턴부(I1)의 일단 및 타단의 폭은 서로 동일할 수 있다.
예를 들어, 상기 제 5 이너 리드 패턴부(I5) 또는 상기 제 6 이너 리드 패턴부(I6)의 평면에서의 형상은 다각형, 원형, 타원형, 망치형상, T자 형상, 랜덤 형상 등의 다양한 형상의 돌출 패턴일 수 있다. 자세하게, 상기 제 5 이너 리드 패턴부(I5) 또는 상기 제 6 이너 리드 패턴부(I6)의 평면에서의 형상은 변동되는 폭을 가지며 상기 일 방향과 다른 방향으로 연장되는 다각형, 원형, 타원형, 망치형상, T자 형상, 랜덤 형상 등의 돌출 패턴일 수 있다. 일례로, 상기 제 5 이너 리드 패턴부(I5) 및 상기 제 6 이너 리드 패턴부(I6) 중 적어도 하나의 이너 리드 패턴부는 일단과 타단의 폭이 서로 다를 수 있다. 상기 제 5 이너 리드 패턴부(I5) 및 상기 제 6 이너 리드 패턴부(I6)의 보호층와 가까운 일단에서의 폭보다 보호층과 멀리 떨어진 단부인 타단의 폭이 클 수 있다. 다만, 실시예는 이에 제한되지 않고, 상기 제 5 이너 리드 패턴부(I5) 및 상기 제 6 이너 리드 패턴부(I6)의 보호층와 가까운 일단에서의 폭보다 보호층과 멀리 떨어진 단부인 타단의 폭이 작을 수 있음은 물론이다.
일례로, 제 2 칩이 MLCC칩인 경우에 이너 리드 패턴부는 도 13b의 제 5 이너 리드 패턴부(I5)와 같은 T자 형상일 수 있다.
일례로, 제 2 칩이 BGA 칩인 경우에 이너 리드 패턴부는 도 13a의 제 6 이너 리드 패턴부(I6)과 같은 원형 형상일 수 있다. 또는, 제 2 칩이 BGA 칩인 경우에 이너 리드 패턴부는 도 13b의 제 6 이너 리드 패턴부(I6)와 같은 반원 형상 또는 끝단이 라운드진 형상일 수 있다.
상기 제 1 이너 리드 패턴부와 상기 제 1 접속부의 형상은 동일할 수 있다. 예를 들어, 상기 제 1 이너 리드 패턴부 및 상기 제 1 접속부의 평면 형상(top view)은 사각형 형상일 수 있다. 여기에서, 상기 제 1 이너 리드 패턴부와 상기 제 1 접속부의 형상이 동일하다는 것은 평면 형상이 동일한 다각형인 것을 의미하는 것이며, 크기가 다른 것을 포함할 수 있다.
상기 제 5 이너 리드 패턴부와 상기 제 2 접속부의 형상은 서로 동일하거나 서로 다를 수 있다. 상기 제 6 이너 리드 패턴부와 상기 제 2 접속부의 형상은 서로 동일하거나 서로 다를 수 있다.
도 13a 및 도 14a를 참조하면, 상기 제 5 이너 리드 패턴부(I5)의 평면 형상은 다각형 형상이고, 상기 제 2 접속부의 평면 형상은 원형 형상일 수 있다. 상기 제 6 이너 리드 패턴부(I6)의 평면 형상은 원형 형상이고, 상기 제 2 접속부는 원형 형상일 수 있다.
도 13b 및 도 14b를 참조하면, 상기 제 5 이너 리드 패턴부(I5)의 평면 형상은 다각형 형상이고, 상기 제 2 접속부는 둥근 모서리를 가지는 사각형 형상 또는 타원형 형상일 수 있다. 상기 제 6 이너 리드 패턴부(I6)의 평면 형상은 긴 반원 형상이고, 상기 제 2 접속부는 원형 형상일 수 있다.
상기 제 1 접속부(70)의 평면 형상은 가로 길이와 세로길이(종횡비)가 서로 대응되거나 서로 다를 수 있다. 예를 들어, 상기 제 1 접속부(70)의 평면 형상은 가로 길이와 세로길이(종횡비)가 서로 대응되는 정사각형 형상이거나, 가로 길이와 세로길이(종횡비)가 서로 다른 직사각형 형상일 수 있다.
상기 제 2 접속부(80)의 평면 형상은 가로 길이와 세로길이(종횡비)가 서로 대응되거나 서로 다를 수 있다. 예를 들어, 상기 제 2 접속부(80)의 평면 형상은 가로 길이와 세로길이(종횡비)가 서로 대응되는 원형 형상이거나, 가로 길이와 세로길이(종횡비)가 서로 다른 타원형 형상일 수 있다.
인접한 상기 제 1 아우터 리드 패턴부(O1)들 사이의 간격인 1 간격(pitch)은 인접한 상기 제 5 아우터 리드 패턴부(O5) 및 상기 제 6 아우터 리드 패턴부(O6) 중 적어도 하나의 아우터 리드 패턴부들 사이의 간격인 제 2 간격(pitch)보다 작을 수 있다. 이때, 상기 제 1 간격, 제 2 간격은 인접한 두 전도성 패턴부 사이의 평균 이격 간격을 의미할 수 있다.
상기 제 1 간격(P1)은 100㎛ 미만일 수 있다. 예를 들어, 상기 제 1 간격은 30㎛ 미만일 수 있다. 예를 들어, 상기 제 1 간격은 1㎛ 내지 25㎛일 수 있다.
상기 제 2 간격(P2)은 100㎛ 이상일 수 있다. 예를 들어, 상기 제 2 간격은 100㎛ 내지 500㎛일 수 있다. 예를 들어, 상기 제 2 간격은 100㎛ 내지 300㎛일 수 있다.
이에 따라, 제 1 칩, 제 2 칩에 각각 연결되는 전도성 패턴부들 사이의 신호의 간섭을 방지할 수 있고, 신호의 정확성을 향상시킬 수 있다.
상기 제 1 오픈 영역(OA1)에서 상기 제 1 이너 리드 패턴부(I1)의 평면적은 제 1 접속부(70)과 서로 대응되거나, 서로 다를 수 있다.
상기 제 1 이너 리드 패턴부(I1)의 폭과 상기 제 1 접속부(70)의 폭은 서로 동일하거나 20% 이내의 차이를 가질 수 있다. 이에 따라, 상기 제 1 이너 리드 패턴부(I1) 및 상기 제 1 접속부(70)는 안정적인 실장이 가능할 수 있다. 또한, 상기 제 1 이너 리드 패턴부(I1) 및 상기 제 1 접속부(70) 사이의 밀착특성이 향상될 수 있다.
상기 제 2 오픈 영역(OA2)에서 상기 제 5 이너 리드 패턴부(I5) 및 상기 제 6 이너 리드 패턴부(I6) 중 어느 하나의 이너 리드 패턴부의 평면적은 제 2 접속부(80)와 대응되거나, 서로 다를 수 있다.
일례로, 상기 제 2 접속부(80)의 폭은 상기 제 5 이너 리드 패턴부(I5) 및 상기 제 6 이너 리드 패턴부(I6) 중 어느 하나의 이너 리드 패턴부의 폭보다 1.5배 이상 클 수 있다. 이에 따라, 상기 제 2 접속부(80)의 폭은 상기 제 5 이너 리드 패턴부(I5) 및 상기 제 6 이너 리드 패턴부(I6) 중 어느 하나와 상기 제 2 접속부(80)는 밀착특성이 향상될 수 있다.
도 14a, b를 참조하여, 실시예의 올인원 칩 온 필름용 연성 회로기판(100) 상에 제 1 접속부(70) 및 제 2 접속부(80)를 배치하는 단계를 설명한다.
상기 제 1 오픈 영역(OA1)을 통해 노출되는 상기 제 1 이너 리드 패턴부(I1) 및 상기 제 3 이너 리드 패턴부(I3) 상에는 각각 제 1 접속부(70)가 배치될 수 있다. 예를 들어, 상기 제 1 접속부(70)는 상기 제 1 이너 리드 패턴부(I1) 및 상기 제 3 이너 리드 패턴부(I3)의 상면을 전체적으로 또는 부분적으로 덮을 수 있다.
서로 이격되어 배치되는 복수 개의 상기 제 1 이너 리드 패턴부(I1) 및 서로 이격되어 배치되는 복수 개의 상기 제 3 이너 리드 패턴부(I3)의 총 개수는 상기 제 1 접속부(70)의 수와 대응될 수 있다.
예를 들어, 도 15 a 및 도 15b를 참조하면, 서로 이격되어 배치되는 복수 개의 상기 제 1 이너 리드 패턴부(I1)의 수는 9개이고, 서로 이격되어 배치되는 복수 개의 상기 제 3 이너 리드 패턴부(I3)의 수는 9개이고, 상기 제 1 접속부(70)의 수는 상기 제 1 이너 리드 패턴부(I1)의 수 9 및 서로 이격되어 배치되는 복수 개의 상기 제 3 이너 리드 패턴부(I3)의 수는 9의 총 합인 18개 일 수 있다.
상기 제 2 오픈 영역(OA2)을 통해 노출되는 상기 제 5 이너 리드 패턴부(I5) 및 상기 제 6 이너 리드 패턴부(I6) 상에는 각각 제 2 접속부(80)가 배치될 수 있다. 예를 들어, 상기 제 2 접속부(80)는 상기 제 5 이너 리드 패턴부(I5) 및 상기 제 6 이너 리드 패턴부(I6)의 상면을 전체적으로 또는 부분적으로 덮을 수 있다.
서로 이격되어 배치되는 복수 개의 상기 제 5 이너 리드 패턴부(I5)의 수는 상기 제 5 이너 리드 패턴부(I5) 상에 배치되는 상기 제 2 접속부(80)의 수와 대응될 수 있다.
예를 들어, 도 15 a 및 도 15b를 참조하면, 서로 이격되어 배치되는 복수 개의 상기 제 5 이너 리드 패턴부(I5)의 수는 2개이고, 상기 제 5 이너 리드 패턴부(I5) 상에 배치되는 상기 제 2 접속부(80)의 수는 2개 일 수 있다.
서로 이격되어 배치되는 복수 개의 상기 제 6 이너 리드 패턴부(I6)의 수는 상기 제 6 이너 리드 패턴부(I6) 상에 배치되는 상기 제 2 접속부(80)의 수와 대응될 수 있다.
예를 들어, 도 15a 및 15b를 참조하면, 서로 이격되어 배치되는 복수 개의 상기 제 6 이너 리드 패턴부(I6)의 수는 3개이고, 상기 제 6 이너 리드 패턴부(I6) 상에 배치되는 상기 제 2 접속부(80)의 수는 3개 일 수 있다.
상기 제 2 접속부(80)는 상기 제 1 접속부(70)보다 클 수 있다. 상기 제 2 오픈 영역을 통해 노출되는 제 5 이너 리드 패턴부(I5) 또는 상기 제 6 이너 리드 패턴부(I6)의 폭이 상기 제 1 오픈 영역을 통해 노출되는 상기 제 1 이너 리드 패턴부(I1)의 폭보다 크기 때문에, 상기 제 2 접속부(80)는 상기 제 1 접속부(70)보다 클 수 있다.
도 15a 및 15b를 참조하여, 실시예의 올인원 칩 온 필름용 연성 회로기판(100) 상에 제 1 칩(C1), 제 2 칩(C2a, C2b)을 배치하는 단계를 설명한다.
상기 제 1 접속부(70) 상에는 제 1 칩(C1)이 배치될 수 있다.
상기 제 2 접속부(80) 상에는 제 1 칩(C2)이 배치될 수 있다.
상기 제 1 칩(C1) 및 상기 제 2 칩(C2)은 신호의 간섭, 또는 단선 등의 불량, 열에 의한 불량 등의 문제를 방지하기 위해서 일정한 거리로 이격하여 배치될 수 있다.
도 16은 도 15a 및 15b에 따른 양면 올인원 칩 온 필름용 연성 회로기판을 포함하는 칩 패키지의 단면도이다.
상기 제 1 칩(C1) 및 상기 제 2 칩(C2)은 동일한 일면 상에 서로 다른 크기로 배치될 수 있다. 예를 들어, 상기 제 2 칩(C2)은 상기 제 1 칩(C1)보다 클 수 있다.
상기 제 1 칩(C1) 및 상기 제 2 칩(C2)의 하부에는 비아 홀이 배치될 수 있다. 즉, 상기 제 1 오픈 영역(OA1) 및 상기 제 2 오픈 영역(OA2)과 대응되는 영역의 기판(110)은 비아홀을 포함할 수 있다.
상기 제 2 칩(C2)의 전기적인 신호는 제 4 비아홀(V4)에 배치되는 전도성 물질을 통해 기판의 상면에서 하면으로 전달될 수 있다. 이에 따라, 실시예는 많은 수의 전도성 패턴부를 하나의 기판 상에 포함할 수 있다.
실시예에 따른 올인원 칩 온 필름용 연성 회로기판(100)은 양면에 미세한 피치의 전도성 패턴부를 구현할 수 있어, 고해상도의 디스플레이부를 가지는 전자 디바이스에 적합할 수 있다.
또한, 실시예에 따른 올인원 칩 온 필름용 연성 회로기판(100)은 플렉서블 하며, 크기가 작고, 두께가 얇기 때문에, 다양한 전자 디바이스에 사용될 수 있다.
예를 들어, 도 17을 참조하면, 실시예에 따른 올인원 칩 온 필름용 연성 회로기판(100)은 베젤을 축소할 수 있으므로, 에지 디스플레이에 사용될 수 있다.
예를 들어, 도 18을 참조하면, 실시예에 따른 올인원 칩 온 필름용 연성 회로기판(100)은 휘어지는 플렉서블(flexible) 전자 디바이스에 포함될 수 있다. 따라서, 이를 포함하는 터치 디바이스 장치는 플렉서블 터치 디바이스 장치일 수 있다. 따라서, 사용자가 손으로 휘거나 구부릴 수 있다. 이러한 플렉서블 터치 윈도우는 웨어러블 터치 등에 적용될 수 있다.
예를 들어, 도 19를 참조하면, 실시예에 따른 올인원 칩 온 필름용 연성 회로기판(100)은 폴더블 디스플레이 장치가 적용되는 다양한 전자 디바이스에 적용될 수 있다. 도 19a 내지 도 19c를 참조하면, 폴더블 디스플레이 장치는 폴더블 커버 윈도우가 접힐 수 있다. 폴더블 디스플레이 장치는 다양한 휴대용 전자제품에 포함될 수 있다. 자세하게, 폴더블 디스플레이 장치는 이동식 단말기(휴대폰), 노트북(휴대용 컴퓨터) 등에 포함될 수 있다. 이에 따라, 휴대용 전자제품의 디스플레이 영역은 크게 하면서도, 보관이나 이동시에는 장치의 크기를 줄일 수 있어, 휴대성을 높일 수 있다. 따라서, 휴대용 전자제품 사용자의 편의를 향상시킬 수 있다. 그러나, 실시예가 이에 제한되는 것은 아니고, 폴더블 디스플레이 장치는 다양한 전자 제품에 사용될 수 있음은 물론이다.
도 19a를 참조하면, 폴더블 디스플레이 장치는 화면 영역에서 하나의 접힘 영역을 포함할 수 있다. 예를 들어, 폴더블 디스플레이 장치는 접힌 형태에서 C형 형상을 가질 수 있다. 즉, 폴더블 디스플레이 장치는 일단 및 상기 일단과 반대되는 타단이 서로 포개어질 수 있다. 이때, 상기 일단과 상기 타단은 서로 가까이 배치될 수 있다. 예를 들어, 상기 일단과 상기 타단은 서로 마주보며 배치될 수 있다.
도 19b를 참조하면, 폴더블 디스플레이 장치는 화면 영역에서 두 개의 접힘 영역을 포함할 수 있다. 예를 들어, 폴더블 디스플레이 장치는 접힌 형태에서 G형 형상을 가질 수 있다. 즉, 폴더블 디스플레이 장치는 일단 및 상기 일단과 반대되는 타단이 서로 대응되는 방향으로 접힘에 따라, 서로 포개어질 수 있다. 이때, 상기 일단과 상기 타단은 서로 이격하여 배치될 수 있다. 예를 들어, 상기 일단과 상기 타단은 서로 평행하게 배치될 수 있다.
도 19c를 참조하면, 폴더블 디스플레이 장치는 화면 영역에서 두 개의 접힘 영역을 포함할 수 있다. 예를 들어, 폴더블 디스플레이 장치는 접힌 형태에서 S형 형상을 가질 수 있다. 즉, 폴더블 디스플레이 장치는 일단 및 상기 일단과 반대되는 타단이 서로 다른 방향으로 접힐 수 있다. 이때, 상기 일단과 상기 타단은 서로 이격하여 배치될 수 있다. 예를 들어, 상기 일단과 상기 타단은 서로 평행하게 배치될 수 있다.
또한, 도면에는 도시하지 않았으나, 실시예에 따른 올인원 칩 온 필름용 연성 회로기판(100)은 롤러블 디스플레이에 적용될 수 있음은 물론이다.
도 20을 참조하면, 실시예에 따른 올인원 칩 온 필름용 연성 회로기판(100)은 곡면 디스플레이를 포함하는 다양한 웨어러블 터치 디바이스에 포함될 수 있다. 따라서, 실시예에 따른 올인원 칩 온 필름용 연성 회로기판(100)을 포함하는 전자 디바이스는 슬림화, 소형화 또는 경량화될 수 있다.
도 21을 참조하면, 실시예에 따른 올인원 칩 온 필름용 연성 회로기판(100)은 TV, 모니터, 노트북과 같은 디스플레이 부분을 가지는 다양한 전자 디바이스에 사용될 수 있다.
그러나, 실시예가 이에 한정되는 것은 아니고, 실시예에 따른 올인원 칩 온 필름용 연성 회로기판(100)은 평판 또는 곡선 형상의 디스플레이 부분을 가지는 다양한 전자 디바이스에 사용될 수 있음은 물론이다.
본 발명에 따른 실시 예에 의하면, 서로 다른 종류의 제 1 칩 및 제 2 칩을 하나의 연성회로기판에 실장할 수 있어, 향상된 신뢰성을 가지는 올인원 칩 온 필름용 연성 회로기판 칩 패키지를 제공할 수 있다.
또한, 본 발명에 따른 실시 예에 의하면, 하나의 올인원 칩 온 필름용 연성 회로기판으로 디스플레이 패널과 메인보드를 직접 연결하여, 디스플레이 패널로부터 발생하는 신호를 메인보드까지 전달하기 위한 연성 회로기판의 크기 및 두께를 감소할 수 있으며, 이에 따른 다른 부품의 공간 및/또는 배터리 공간을 확장시킬 수 있다.
또한, 본 발명에 따른 실시 예에 의하면 복수의 인쇄회로기판의 연결이 요구되지 않으므로, 공정의 편의성 및 전기적인 연결의 신뢰성이 향상될 수 있으며, 이에 따른 고해상도의 디스플레이부 가지는 전자디바이스에 적합한 올인원 칩 온 필름용 연성 회로기판을 제공할 수 있다.
또한, 본 발명에 따른 실시 예에 의하면, 기판의 제 1 면에 배치된 회로 패턴에 대응하게 상기 기판의 제 2 면에 더미 패턴을 배치하고, 상기 기판의 제 2 면에 배치된 회로 패턴에 대응하게 상기 기판의 제 1 면에 더미 패턴을 배치함으로써, 상기 기판의 상기 제 1 면 또는 상기 제 2 면의 솔더 레지스트의 인쇄시에 발생하는 솔더 레지스트 미도포 문제나 핀-홀(pinhole) 문제를 해결할 수 있다.
상술한 실시예에 설명된 특징, 구조, 효과 등은 본 발명의 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의하여 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
또한, 이상에서 실시예들을 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예들에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부한 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (10)

  1. 기판;
    상기 기판의 제 1 면에 배치되는 제 1 배선 패턴층;
    상기 기판의 상기 제 1면과 반대되는 제 2 면에 배치되는 제 2 배선 패턴층;
    상기 기판의 상기 제2면 중 상기 제 2 배선 패턴층이 배치되지 않은 영역에 배치되는 제 1 더미 패턴부;
    상기 제 1 배선 패턴층 상에 배치되는 제 1 보호층; 및
    상기 제 2 배선 패턴층 및 상기 제 1 더미 패턴부 상에 배치되는 제 2 보호층을 포함하고,
    상기 제 1 더미 패턴부의 적어도 일부는,
    수직 방향 내에서 상기 제 1 배선 패턴층과 중첩되는
    연성 회로기판.
  2. 제 1항에 있어서,
    상기 기판의 상기 제1면 중 상기 제 1 배선 패턴층이 배치되지 않은 영역에 배치되며, 적어도 일부가 상기 제 2 배선 패턴층과 수직 방향 내에서 중첩되는 제 2 더미 패턴부를 더 포함하는
    연성 회로기판.
  3. 제 1항에 있어서,
    상기 제 1 더미 패턴부는,
    상기 제 1 배선 패턴층과 동일한 폭을 가지고, 일단이 상기 제 1 배선 패턴층의 일단과 동일 수직 선상에 배치되는
    연성 회로기판.
  4. 제 1항에 있어서,
    상기 제 1 더미 패턴부는,
    상기 제 1 배선 패턴층보다 넓은 폭을 가지며,
    일단이 상기 제 1 배선 패턴층의 일단보다 상기 기판의 단부로부터 가까운
    연성 회로기판.
  5. 제 2항에 있어서,
    상기 제 1 면은, 상기 기판의 상면이고,
    상기 제 2 면은, 상기 기판의 하면이며,
    상기 제 1 더미 패턴부는,
    상기 제1 배선 패턴층 중 최좌측에 배치된 제 1 배선 패턴층보다 더 좌측에 배치되는
    연성 회로기판.
  6. 제 2항에 있어서,
    상기 제 2 더미 패턴부는,
    상기 제2 배선 패턴층 중 최우측에 배치된 제 2 배선 패턴층보다 더 우측에 배치되는
  7. 제 2항에 있어서,
    상기 제 1 배선 패턴층 상에 배치되는 주석(Sn)을 포함하는 제 1 도금층; 및
    상기 제 2 배선 패턴층 상에 배치되는 주석(Sn)을 포함하는 제 2 도금층을 더 포함하고,
    상기 제 1 더미 패턴부는,
    상기 제 2 배선 패턴층에 대응하는 제 1 더미 패턴층과,
    상기 제 2 도금층에 대응하는 제 2 더미 패턴층을 포함하고,
    상기 제 2 더미 패턴부는,
    상기 제 1 배선 패턴층에 대응하는 제 3 더미 패턴층과,
    상기 제 1 도금층에 대응하는 제 4 더미 패턴층을 포함하는
    연성 회로 기판.
  8. 올인원 칩 온 필름용 연성 회로기판은,
    기판;
    상기 기판 상에 배치되는 전도성 패턴부;
    상기 기판 상에 배치되는 더미 패턴부; 및
    상기 전도성 패턴부 상의 일 영역 및 상기 더미 패턴부 상에 배치되는 보호부;를 포함하고,
    상기 전도성 패턴부는
    상기 기판의 제 1 면 상에 배치되는 제 1 배선 패턴층과,
    상기 제 1 배선 패턴층 상에 배치되는 제 1 도금층과,
    상기 기판의 상기 제 1면과 반대되는 제 2 면 상에 배치되는 제 2 배선 패턴층과,
    상기 제 2 배선 패턴층 상에 배치되는 제 2 도금층을 포함하고,
    상기 보호층의 제 1 오픈 영역에서 상기 도금층의 주석(Sn)의 함량은 상기 보호층의 제 2 오픈 영역에서 상기 도금층의 주석(Sn)의 함량보다 많고,
    상기 제 1 오픈 영역에 배치되는 제 1 칩과,
    상기 제 2 오픈 영역에 배치되는 제 2 칩을 포함하며,
    상기 더미 패턴부는,
    상기 제 2 배선 패턴층이 배치되지 않은 상기 기판의 상기 제 2 면 상에 배치되고, 적어도 일부가 상기 제 1 배선 패턴층과 수직 방향으로 중첩되는 제 1 더미 패턴부와,
    상기 제 1 배선 패턴층이 배치되지 않은 상기 기판의 상기 제 1 면 상에 배치되며, 적어도 일부가 상기 제 2 배선 패턴층과 수직 방향으로 중첩되는 제 2 더미 패턴부를 포함하는
    칩 패키지.
  9. 제 8항에 있어서,
    상기 제 1 면은, 상기 기판의 상면이고,
    상기 제 2 면은, 상기 기판의 하면이며,
    상기 제 1 더미 패턴부는,
    상기 제1 배선 패턴층 중 최좌측에 배치된 제 1 배선 패턴층보다 더 좌측에 배치되고,
    상기 제 2 더미 패턴부는,
    상기 제2 배선 패턴층 중 최우측에 배치된 제 2 배선 패턴층보다 더 우측에 배치되는
    칩 패키지.
  10. 제 9항에 있어서,
    상기 제 1 칩은 구동 IC 칩(Drive IC chip)이고,
    상기 제 2 칩은 다이오드 칩, 전원 IC 칩, 터치센서 IC 칩, MLCC 칩, BGA 칩, 칩 콘덴서 중 적어도 하나인 것을 포함하는 올인원 칩 온 필름용 연성회로기판을 포함하는
    칩 패키지.
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