WO2018029971A1 - デバイス検査回路、デバイス検査装置及びプローブカード - Google Patents

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Definitions

  • the present invention relates to a device inspection circuit, a device inspection apparatus, and a probe card for inspecting a semiconductor device formed on a substrate.
  • a device for inspecting a semiconductor device formed on a semiconductor wafer as a substrate (hereinafter simply referred to as “wafer”) without cutting out from the wafer in order to find defects or the like at an early stage in the manufacturing process of the semiconductor device.
  • a prober an inspection device, has been developed.
  • the prober includes a probe card having a large number of pin-shaped probes, and a stage on which a wafer is placed and moves freely up and down, left and right.
  • Each probe of the probe card is a semiconductor device to be inspected (Device Under Test, hereinafter
  • the DUT is contacted with an electrode pad or a solder bump, and a signal from the DUT is transmitted to an LSI tester provided on the prober to inspect the electrical characteristics of the DUT (see, for example, Patent Document 1). .
  • a prober for simultaneously inspecting electrical characteristics of a plurality of DUTs formed on a wafer has been developed.
  • a power source 101 that supplies power to the DUT 100 is provided corresponding to each DUT 100.
  • the number of DUTs formed on a wafer has increased significantly from the viewpoint of increasing the diameter of the wafer and improving the production efficiency of semiconductor devices. For example, it may exceed 1000.
  • the power supply 101 is provided in the LSI tester. Even in this case, it is difficult to provide the power supply 101 in the LSI tester corresponding to each of the DUTs 100 due to layout restrictions in the LSI tester. Increase the cost of LSI testers.
  • the power supply circuit 102 includes an operational amplifier for amplifying the power supplied from the power supply 101.
  • the current flowing through the DUT 100 (hereinafter referred to as “device current”) has the same value as the current flowing through the power supply 101. Therefore, the current flowing through the power supply 101 using the current measurement function of the power supply 101 is used as the device current.
  • the power supply circuit 102 when the power supply circuit 102 is provided, an operational amplifier is interposed between the power supply 101 and the DUT 100, so that the device current and the current flowing through the power supply 101 are not the same value. Accordingly, in the power supply circuit 102, as shown in FIG. 12, the sense amplifier 104 and the AD converter 105 are arranged between the operational amplifier 103 and the DUT 100, and the operational amplifier 103 and the DUT 100 are used to move from the operational amplifier 103 to the DUT 100. It is necessary to directly measure the flowing current.
  • An object of the present invention is to provide a device inspection circuit, a device inspection apparatus, and a probe card that can measure currents flowing through a large number of devices without increasing costs.
  • a power supply having a current measurement function, an operational amplifier, and a first resistor are provided, and the power supply, the operational amplifier, the first resistance, and a device are connected in series in this order.
  • a device inspection circuit for connecting the power supply to a non-inverting input terminal of the operational amplifier, wherein a first feedback flow path for applying a voltage between the first resistor and the device to the inverting input terminal of the operational amplifier.
  • a second feedback flow path for connecting a point between the operational amplifier and the first resistor and a non-inverting input terminal of the operational amplifier, and the second feedback flow path has a second resistance.
  • a device inspection circuit is provided.
  • the negative feedback operation of the operational amplifier causes the potential of the non-inverting input terminal of the operational amplifier to be the first resistor and device. Is equal to the potential between.
  • the second feedback flow path connects the point between the operational amplifier and the first resistor and the non-inverting input terminal of the operational amplifier, the voltage drop margin in the second feedback flow path is the voltage drop margin in the first resistance. Is equal to Furthermore, the current flowing through the second return channel can be measured using a current measurement function of the power supply.
  • the current flowing through the first resistor can be calculated based on the first resistor, the second resistor, and the current flowing through the second feedback flow path.
  • the current flowing from the first resistor toward the device can be calculated without providing a sense amplifier or an AD converter corresponding to each device. That is, current flowing through a large number of devices can be measured without increasing costs.
  • FIG. 1 It is a perspective view for demonstrating roughly the structure of the prober as a device inspection apparatus which concerns on the 1st Embodiment of this invention.
  • FIG. 1 It is a front view for demonstrating schematically the structure of the prober of FIG. It is an enlarged front view which shows the structure of the probe card in FIG.
  • FIG. 5 is a circuit diagram for explaining a correspondence relationship between a power supply and each DUT when power is supplied from one power supply to a plurality of DUTs. It is a circuit diagram which shows the structure of the normal electric power supply circuit in the case of supplying electric power from one power supply to several DUT.
  • FIG. 1 is a perspective view for schematically explaining the configuration of a prober as a device inspection apparatus according to the present embodiment
  • FIG. 2 is a front view thereof.
  • FIG. 2 is partially drawn as a cross-sectional view and shows components incorporated in a main body 12, a loader 13 and a test box 14 to be described later.
  • the prober 10 includes a main body 12 containing a stage 11 on which a wafer W is placed, a loader 13 arranged adjacent to the main body 12, and a test arranged so as to cover the main body 12.
  • the main body 12 has a hollow casing shape, and in addition to the stage 11 described above, a probe card 15 is disposed so as to face the stage 11, and the probe card 15 faces the wafer W.
  • the probe card 15 includes a plate-shaped card board 16 and a probe head 17 disposed on the lower surface of the card board 16 facing the wafer W. As shown in FIG. 3, the probe head 17 has a large number of needle-like probes 18 corresponding to the electrode pads and solder bumps of each DUT formed on the wafer W.
  • the wafer W is fixed to the stage 11 so that the relative position with respect to the stage 11 does not shift.
  • the stage 11 is movable in the horizontal direction and the vertical direction, and adjusts the relative positions of the probe card 15 and the wafer W to accurately bring the electrode pads and solder bumps of each DUT into contact with the probes 18 of the probe head 17.
  • the loader 13 takes out a wafer W on which a large number of DUTs are formed from a FOUP (not shown) as a transfer container and places the wafer W on the stage 11 inside the main body 12.
  • a card-side inspection circuit 19 is formed on the card board 16 of the probe card 15 (see FIG. 3), and the card-side inspection circuit 19 is connected to the probe head 17.
  • the test box 14 has a wiring harness 20 and a test board 22 on which a box side inspection circuit 21 (device inspection circuit) is formed.
  • the harness 20 connects the test board 22 of the test box 14 and the card board 16 of the probe card 15.
  • the card side inspection circuit 19 and the box side inspection circuit 21 reproduce a part of the circuit configuration of the motherboard on which the semiconductor device is mounted.
  • the loader 13 includes a base unit 23 including a power source, a controller, and a simple measurement module.
  • the base unit 23 is connected to the box side inspection circuit 21 by the wiring 24, and the controller instructs the box side inspection circuit 21 to start inspection of the electrical characteristics of the DUT.
  • the box side inspection circuit 21 When inspecting the electrical characteristics of the DUT, the box side inspection circuit 21 supplies power to each DUT via the card side inspection circuit 19 and the probe card 15 and transmits data to the card side inspection circuit 19. Further, the box side inspection circuit 21 determines whether or not the transmitted data has been correctly processed by the card side inspection circuit 19 connected to each DUT based on the electrical signal from the card side inspection circuit 19.
  • FIG. 4 is a circuit diagram showing a configuration of the box side inspection circuit in FIG. In FIG. 4, only components related to power supply are shown.
  • the box side inspection circuit 21 includes a power supply 25 having a current measurement function, a plurality of power supply circuits 27 connected to each DUT 26 formed on the wafer W on a one-to-one basis, and a switch control unit 28. .
  • the power supply 25 is branched and connected to a plurality of power supply circuits 27, and the power from the power supply 25 is divided and supplied to each power supply circuit 27.
  • Each power supply circuit 27 includes an operational amplifier 29 and a sense resistor 30 (first resistor). In the box-side inspection circuit 21, the power supply 25, the operational amplifier 29, the sense resistor 30, the probe 18 and the DUT 26 are arranged in this order.
  • each power supply circuit 27 includes a negative feedback channel 32 (first feedback channel) that connects a downstream sense point 31 existing between the sense resistor 30 and the DUT 26 and the inverting input terminal of the operational amplifier 29, and an operational amplifier 29. And an upstream sense point 33 existing between the sense resistor 30 and a positive feedback flow path 34 (second feedback flow path) connecting the non-inverting input terminal of the operational amplifier 29.
  • the negative feedback flow path 32 applies the voltage at the downstream sense point 31, that is, the voltage between the sense resistor 30 and the DUT 26 to the inverting input terminal of the operational amplifier 29.
  • the positive feedback flow path 34 includes a feedback resistor 35 (second resistance) and a switch 36 that can cut off the positive feedback flow path 34 by an on / off operation.
  • the switch 36 is connected to the switch control unit 28 to perform switch control.
  • the unit 28 controls the on / off operation of the switch 36.
  • the switch 36 is normally turned off.
  • the voltage drop margin in the positive feedback flow path 34 is the same as the difference between the potential at the upstream sense point 33 and the potential at the downstream sense point 31, that is, the voltage drop margin at the sense resistor 30.
  • the resistance value of the sense resistor 30 is R 1 ( ⁇ )
  • the current flowing through the sense resistor 30 is I 1 (A)
  • the resistance value of the feedback resistor 35 is R 2 ( ⁇ )
  • the box-side inspection circuit 21 can calculate the device current flowing through the sense resistor 30 without providing a sense amplifier or an AD converter corresponding to each DUT 26. That is, it is possible to measure the current flowing through the multiple DUTs 26 formed on the wafer W without increasing the cost of the prober.
  • one power supply 25 is connected to the non-inverting input terminal of the operational amplifier 29 of the plurality of power supply circuits 27, and the plurality of power supply circuits 27 are connected to the plurality of DUTs 26 on a one-to-one basis. Electric power can be supplied from a single power supply 25 to a plurality of DUTs 26. Thus, the number of power supplies 25 can be reduced to further reduce costs.
  • the feedback current I 2 in the positive feedback flow path 34 of each power supply circuit 27 is measured by the current measurement function of the power supply 25, but one power supply 25 is connected to a plurality of power supply circuits 27. Therefore, there is a possibility that the power supply 25 measures a plurality of feedback currents I 2 at the same time.
  • the positive feedback flow path 34 has a switch 36. by controlling the operation of the switch 36, only one of positive feedback channel 34 can flow a feedback current I 2, preventing the result, that the power supply 25 will be measured a plurality of feedback current I 2 at the same time can do. Further, by sequentially turning on each switch 36 of the positive feedback channel 34 in each of the power supply circuit 27, it is possible to successively measure the feedback current I 2 in all of the power supply circuit 27, as a result, all The device current of the DUT 26 can be calculated.
  • one power source 25 is shown in the box side inspection circuit 21, but the number of power sources 25 included in the box side inspection circuit 21 is not limited to one.
  • three power supply circuits 27 are connected to the power supply 25, but the number of power supply circuits 27 connected to the power supply 25 is not limited to three.
  • FIG. 5 is a circuit diagram showing the configuration of the power supply circuit in the device inspection circuit according to the second embodiment of the present invention.
  • the power supply circuit 37 has a bypass flow path 38 (avoidance flow path) that avoids the sense resistor 30 and directly connects the operational amplifier 29 and the DUT 26.
  • the bypass flow path 38 has a diode 39, and the diode 39 is connected in parallel with the sense resistor 30.
  • the diode 39 rapidly allows current to pass when the voltage drop in the sense resistor 30, that is, the potential difference between the voltages applied to the diode 39 exceeds a predetermined value.
  • FIG. 6 is a circuit diagram showing the configuration of the power supply circuit in the device inspection circuit according to the third embodiment of the present invention.
  • the power supply circuit 40 includes a transistor 41 made of a bipolar transistor and an additional power supply (other power supply) (not shown) that supplies a relatively large amount of power.
  • the base of the transistor 41 is connected between the operational amplifier 29 and the sense resistor 30, and the emitter of the transistor 41 is connected between the sense resistor 30 and the DUT 26. That is, the transistor 41 is arranged in parallel with the sense resistor 30.
  • a potential difference corresponding to the voltage drop in the sense resistor 30 is generated between the base and emitter of the transistor 41 and a base current flows.
  • An additional power source is connected to the collector of the transistor 41 via a limiter circuit 42 (current limiting circuit).
  • a limiter circuit 42 current limiting circuit
  • the limiter circuit 42 is interposed between the additional power source and the transistor 41, it is possible to prevent a large current from flowing from the additional power source to the DUT 26 even when the DUT 26 is short-circuited. , The DUT 26 can be prevented from being destroyed.
  • a bipolar transistor is used as the transistor 41.
  • a field effect transistor may be used.
  • the gate of the transistor 41 is connected between the operational amplifier 29 and the sense resistor 30, and the source of the transistor 41 is connected between the sense resistor 30 and the DUT 26.
  • an additional power source is connected to the drain of the transistor 41 via a limiter circuit 42.
  • FIG. 7 is a circuit diagram showing the configuration of the power supply circuit in the device inspection circuit according to the fourth embodiment of the present invention.
  • one power supply 25 divides and supplies power to a plurality of DUTs 26, but when a failure occurs in one DUT 26 of the plurality of DUTs 26, power is supplied to the DUT 26. If the DUT 26 continues to be supplied, the DUT 26 may be destroyed. Therefore, the power supply 25 needs to stop supplying power to the DUT 26 in which a problem has occurred. However, if the supply of power from the power source 25 is stopped, the supply of power to the other DUTs 26 is also stopped. Therefore, the electrical characteristics of the other DUTs 26 that are not defective cannot be inspected, and the inspection efficiency of each DUT 26 is reduced. There is a risk of degrading.
  • the power supply circuit 43 has an additional switch 44 (another switch) interposed between the operational amplifier 29 and the sense resistor 30.
  • an additional switch 44 another switch
  • the power supply circuit 43 has an auxiliary resistor 45 (third resistor) interposed between the additional switch 44 and the sense resistor 30, and the upstream sense point 33 is arranged between the auxiliary resistor 45 and the sense resistor 30. Is done.
  • the voltage drop margin in the positive feedback flow path 34 is the difference between the potential lowered by the auxiliary resistor 45 and the potential of the non-inverting input terminal of the operational amplifier 29. That is, the voltage drop margin in the positive feedback flow path 34 can be reduced, and for example, it is possible to prevent an excessive current from flowing in the positive feedback flow path 34 and the feedback resistor 35 from abnormally generating heat.
  • an auxiliary resistor 45 is connected in series to the operational amplifier 29 in addition to the sense resistor 30. As a result, the current flowing to the operational amplifier 29 can be limited, thereby preventing an excessive current from flowing through the operational amplifier 29 and causing the operational amplifier 29 to generate abnormal heat.
  • the operational amplifier 29, the additional switch 44, the auxiliary resistor 45, and the sense resistor 30 are connected in series in this order, but the upstream sense point 33 is disposed between the auxiliary resistor 45 and the sense resistor 30.
  • the order of the additional switch 44 and the auxiliary resistor 45 may be changed as long as possible.
  • the fifth embodiment is basically the same in configuration and operation as the first embodiment described above, the description of the duplicated configuration and operation is omitted, and the different configuration and operation are described below. Give an explanation.
  • FIG. 8 is a circuit diagram showing the configuration of the power supply circuit in the device inspection circuit according to the fifth embodiment of the present invention.
  • one power supply 25 divides and supplies power to a plurality of DUTs 26, but when the number of DUTs 26 to which one power supply 25 supplies power increases, the standby of each DUT 26 Sometimes, even if sufficient power can be supplied to each DUT 26, there is a possibility that sufficient power cannot be supplied to each DUT 26 when each DUT 26 operates.
  • the power supply circuit 46 includes a transistor 47 made of a bipolar transistor and another additional power source (not shown) that supplies a relatively large amount of power.
  • the transistor 47 is interposed between the operational amplifier 29 and the sense resistor 30, the base of the transistor 47 is connected to the operational amplifier 29, and the emitter of the transistor 47 is connected to the sense resistor 30. Accordingly, a base current flows between the base and emitter of the transistor 41 due to the potential difference between the operational amplifier 29 and the sense resistor 30.
  • another additional power source is connected to the collector of the transistor 47 via a limiter circuit 48.
  • a bipolar transistor is used as the transistor 47, but a field effect transistor may be used.
  • the gate of the transistor 47 is connected to the operational amplifier 29 and the source of the transistor 47 is connected to the sense resistor 30.
  • another additional power source is connected to the drain of the transistor 47 via a limiter circuit 48.
  • the power supply may be amplified using the operational amplifier 29 when the power supplied to the power supply 25 is small.
  • the power supply circuit 49 having substantially the same configuration as that of the power supply circuit 40 is used.
  • the power supply 25 has no possibility of simultaneously measuring a plurality of feedback currents I 2 , As shown in FIG. 9, it is not necessary to provide the switch 36 in the positive feedback flow path 34, and further, it is not necessary to provide the switch control unit 28. Thereby, the configuration of the power supply circuit 49 can be simplified as compared with the power supply circuit 40.
  • the power supply circuit 27 (37, 40, 43, 46, 49) is formed in the box side inspection circuit 21 of the test box 14, but the power supply circuit 27 (37, 40, 49) is formed. 43, 46, 49) may be formed in the card side inspection circuit 19 of the probe card 15.

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Abstract

コストを上昇させること無く、多数のデバイスを流れる電流を測定することができるデバイス検査回路を提供する。ボックス側検査回路２１の電力供給回路２７は、オペアンプ２９及びセンス抵抗３０を備え、電流測定機能を有する電源２５、オペアンプ２９、センス抵抗３０及びＤＵＴ２６をこの順で直列に接続し、電源２５をオペアンプ２９の非反転入力端子に接続し、さらに、電力供給回路２７は、センス抵抗３０及びＤＵＴ２６の間の電圧をオペアンプ２９の反転入力端子に印加する負帰還流路３２と、オペアンプ２９及びセンス抵抗３０の間の上流センスポイント３３並びにオペアンプ２９の非反転入力端子を接続する正帰還流路３４とを備え、正帰還流路３４は帰還抵抗３５を有する。

Description

デバイス検査回路、デバイス検査装置及びプローブカード
　本発明は、基板に形成された半導体デバイスを検査するためのデバイス検査回路、デバイス検査装置及びプローブカードに関する。
　半導体デバイスの製造工程における早い段階で欠陥等を発見するために、基板としての半導体ウエハ（以下、単に「ウエハ」という。）に形成された半導体デバイスを当該ウエハから切り出すこと無く検査するためのデバイス検査装置であるプローバが開発されている。
　プローバは、多数のピン状のプローブを有するプローブカードと、ウエハを載置して上下左右に自在に移動するステージとを備え、プローブカードの各プローブを検査対象の半導体デバイス（Ｄｅｖｉｃｅ　Ｕｎｄｅｒ　Ｔｅｓｔ、以下「ＤＵＴ」という。）が有する電極パッドや半田バンプに接触させ、ＤＵＴからの信号をプローバ上に設けられるＬＳＩテスタへ伝達させてＤＵＴの電気的特性を検査する（例えば、特許文献１参照。）。
　特に、検査効率を向上させてスループットを向上させる観点から、ウエハに形成された複数のＤＵＴの電気的特性を同時に検査するプローバが開発されている。このようなプローバでは、通常、図１０に示すように、ＤＵＴ１００の１つ１つに対応して当該ＤＵＴ１００へ電力を供給する電源１０１が設けられている。
　近年、ウエハの大口径化や半導体デバイスの生産効率向上の観点からウエハに形成されるＤＵＴの数は大幅に増加し、例えば、１０００個を超えることがある。このとき、ＤＵＴ１００の１つ１つに対応してプローバに電源１０１を設けることは、プローバ内におけるレイアウト上の制約から困難であり、プローバのコストを上昇させる。また、電源１０１をＬＳＩテスタに設ける場合もあるが、この場合でも、ＤＵＴ１００の１つ１つに対応してＬＳＩテスタに電源１０１を設けることは、ＬＳＩテスタ内におけるレイアウト上の制約から困難であり、ＬＳＩテスタのコストを上昇させる。
　そこで、図１１に示すように、１つの電源１０１から複数のＤＵＴ１００へ電力を供給することが検討されている。この場合、各ＤＵＴ１００へ供給される電力を制御するために各ＤＵＴ１００に対応して電力供給回路１０２が設けられるが、各ＤＵＴ１００へ供給される電力が不足し、各ＤＵＴ１００の印加電圧が低下する可能性があるため、電力供給回路１０２は電源１０１から供給される電力を増幅するためのオペアンプを有する。
　ところで、従来、ＤＵＴ１００を流れる電流（以下、「デバイス電流」という。）は電源１０１を流れる電流と同値であることから、電源１０１が有する電流測定機能を用いて電源１０１を流れる電流をデバイス電流として測定していたが、電力供給回路１０２が設けられる場合、電源１０１及びＤＵＴ１００の間にオペアンプが介在することになるため、デバイス電流と電源１０１を流れる電流は同値とならない。したがって、電力供給回路１０２において、図１２に示すように、オペアンプ１０３及びＤＵＴ１００の間にセンスアンプ１０４やＡＤコンバータ１０５を配置し、センスアンプ１０４やＡＤコンバータ１０５を用いてオペアンプ１０３からＤＵＴ１００へ向けて流れる電流を直接測定する必要がある。
特開平７−２９７２４２号公報
　しかしながら、センスアンプ１０４やＡＤコンバータ１０５は１つのＤＵＴ１００に対応して１つずつ設ける必要があるところ、上述したような、ウエハに形成されるＤＵＴの数が１０００個を超える場合、ＤＵＴの数に対応して同数のセンスアンプ１０４やＡＤコンバータ１０５を設けることは、プローバ内におけるレイアウト上の制約から困難であり、結果として、多数のＤＵＴを流れる電流の測定は困難となる。また、多数のセンスアンプ１０４やＡＤコンバータ１０５の存在がプローバのコストを上昇させるという問題が生じる。
　本発明の目的は、コストを上昇させること無く、多数のデバイスを流れる電流を測定することができるデバイス検査回路、デバイス検査装置及びプローブカードを提供することにある。
　上記目的を達成するために、本発明によれば、電流測定機能を有する電源、オペアンプ及び第１の抵抗を備え、前記電源、前記オペアンプ、前記第１の抵抗及びデバイスをこの順で直列に接続し、前記電源を前記オペアンプの非反転入力端子に接続するデバイス検査回路であって、前記第１の抵抗及び前記デバイスの間の電圧を前記オペアンプの反転入力端子に印加する第１の帰還流路と、前記オペアンプ及び前記第１の抵抗の間のポイント並びに前記オペアンプの非反転入力端子を接続する第２の帰還流路とをさらに備え、前記第２の帰還流路は第２の抵抗を有するデバイス検査回路が提供される。
　本発明によれば、第１の抵抗及びデバイスの間の電圧がオペアンプの反転入力端子に印加されるため、オペアンプの負帰還動作により、オペアンプの非反転入力端子の電位が第１の抵抗及びデバイスの間の電位と等しくなる。また、第２の帰還流路はオペアンプ及び第１の抵抗の間のポイント並びにオペアンプの非反転入力端子を接続するため、第２の帰還流路における電圧降下代は第１の抵抗における電圧降下代と等しくなる。さらに、第２の帰還流路を流れる電流は電源が有する電流測定機能を用いて測定することができる。したがって、オームの法則により、第１の抵抗、第２の抵抗及び第２の帰還流路を流れる電流に基づいて第１の抵抗を流れる電流を算出することができる。その結果、各デバイスに対応してセンスアンプやＡＤコンバータを設けること無く、第１の抵抗からデバイスへ向けて流れる電流を算出することができる。すなわち、コストを上昇させること無く、多数のデバイスを流れる電流を測定することができる。
本発明の第１の実施の形態に係るデバイス検査装置としてのプローバの構成を概略的に説明するための斜視図である。 図１のプローバの構成を概略的に説明するための正面図である。 図２におけるプローブカードの構成を示す拡大正面図である。 図２におけるボックス側検査回路の構成を示す回路図である。 本発明の第２の実施の形態に係るデバイス検査回路における電力供給回路の構成を示す回路図である。 本発明の第３の実施の形態に係るデバイス検査回路における電力供給回路の構成を示す回路図である。 本発明の第４の実施の形態に係るデバイス検査回路における電力供給回路の構成を示す回路図である。 本発明の第５の実施の形態に係るデバイス検査回路における電力供給回路の構成を示す回路図である。 １つの電源から１つのＤＵＴのみへ電力を供給する場合の電力供給回路の構成を示す回路図である。 従来のプローバにおける電源及びＤＵＴの対応関係を説明するための回路図である。 １つの電源から複数のＤＵＴへ電力を供給する場合における電源及び各ＤＵＴの対応関係を説明するための回路図である。 １つの電源から複数のＤＵＴへ電力を供給する場合における通常の電力供給回路の構成を示す回路図である。
　以下、本発明の実施の形態について図面を参照しながら説明する。
　まず、本発明の第１の実施の形態について説明する。
　図１は、本実施の形態に係るデバイス検査装置としてのプローバの構成を概略的に説明するための斜視図であり、図２は、同正面図である。図２は部分的に断面図として描かれ、後述する本体１２、ローダ１３及びテストボックス１４に内蔵される構成要素が示される。
　図１及び図２において、プローバ１０は、ウエハＷを載置するステージ１１を内蔵する本体１２と、該本体１２に隣接して配置されるローダ１３と、本体１２を覆うように配置されるテストボックス１４とを備え、ウエハＷに形成された多数のＤＵＴの電気的特性の検査を同時に行う。本体１２は内部が空洞の筐体形状を呈し、当該内部には上述したステージ１１の他に、該ステージ１１に対向するようにプローブカード１５が配置され、プローブカード１５はウエハＷと対向する。プローブカード１５は、板状のカードボード１６と、カードボード１６におけるウエハＷと対向する下面に配置されるプローブヘッド１７とを有する。図３に示すように、プローブヘッド１７はウエハＷに形成された各ＤＵＴの電極パッドや半田バンプに対応する多数の針状のプローブ１８を有する。
　ウエハＷはステージ１１に対する相対位置がずれないように該ステージ１１へ固定される。ステージ１１は水平方向及び上下方向に関して移動可能であり、プローブカード１５及びウエハＷの相対位置を調整して各ＤＵＴの電極パッドや半田バンプをプローブヘッド１７の各プローブ１８へ正確に接触させる。ローダ１３は、搬送容器であるＦＯＵＰ（図示しない）から多数のＤＵＴが形成されたウエハＷを取り出して本体１２の内部のステージ１１へ載置する。プローブカード１５のカードボード１６にはカード側検査回路１９が形成され（図３参照）、該カード側検査回路１９はプローブヘッド１７へ接続される。
　テストボックス１４は、配線であるハーネス２０と、ボックス側検査回路２１（デバイス検査回路）が形成されるテストボード２２とを有する。ハーネス２０は、テストボックス１４のテストボード２２とプローブカード１５のカードボード１６とを接続する。プローバ１０では、カード側検査回路１９やボックス側検査回路２１により、半導体デバイスが実装されるマザーボードの回路構成の一部が再現される。ローダ１３は、電源、コントローラや簡素な測定モジュールからなるベースユニット２３を内蔵する。ベースユニット２３は配線２４によってボックス側検査回路２１へ接続され、コントローラはボックス側検査回路２１へＤＵＴの電気的特性の検査開始を指示する。
　ＤＵＴの電気的特性の検査を行う際、ボックス側検査回路２１は、カード側検査回路１９やプローブカード１５を介して各ＤＵＴへ電力を供給するとともにカード側検査回路１９へデータを送信する。さらに、ボックス側検査回路２１は、送信されたデータが各ＤＵＴと接続されたカード側検査回路１９によって正しく処理されたか否かをカード側検査回路１９からの電気信号に基づいて判定する。
　図４は、図２におけるボックス側検査回路の構成を示す回路図である。なお、図４では、電力の供給に関わる構成要素のみが示される。
　図４において、ボックス側検査回路２１は、電流測定機能を有する電源２５と、ウエハＷに形成された各ＤＵＴ２６へ一対一で接続される複数の電力供給回路２７と、スイッチ制御部２８とを有する。電源２５は複数の電力供給回路２７へ分岐して接続され、電源２５からの電力が各電力供給回路２７へ分割して供給される。各電力供給回路２７は、オペアンプ２９と、センス抵抗３０（第１の抵抗）とを有し、ボックス側検査回路２１では、電源２５、オペアンプ２９、センス抵抗３０、プローブ１８及びＤＵＴ２６がこの順で直列に接続され、電源２５はオペアンプ２９の非反転入力端子に接続され、オペアンプ２９は当該電力供給回路２７へ分割して供給される電源２５からの電力を増幅してＤＵＴ２６へ供給する。さらに、各電力供給回路２７は、センス抵抗３０及びＤＵＴ２６の間に存在する下流センスポイント３１及びオペアンプ２９の反転入力端子を接続する負帰還流路３２（第１の帰還流路）と、オペアンプ２９及びセンス抵抗３０の間に存在する上流センスポイント３３並びにオペアンプ２９の非反転入力端子を接続する正帰還流路３４（第２の帰還流路）とを有する。
　負帰還流路３２は下流センスポイント３１における電圧、すなわち、センス抵抗３０及びＤＵＴ２６の間の電圧をオペアンプ２９の反転入力端子に印加する。正帰還流路３４は、帰還抵抗３５（第２の抵抗）と、オンオフ動作によって正帰還流路３４を遮断可能なスイッチ３６とを有し、スイッチ３６はスイッチ制御部２８に接続され、スイッチ制御部２８はスイッチ３６のオンオフ動作を制御する。なお、スイッチ３６は通常、オフとされている。
　ボックス側検査回路２１において、オペアンプ２９の反転入力端子には、上述したように、下流センスポイント３１における電圧が印加されるため、負帰還動作により、オペアンプ２９の非反転入力端子の電位は、オペアンプ２９の反転入力端子の電位、すなわち、下流センスポイント３１における電位と等しくなる。
　一方、ボックス側検査回路２１において、スイッチ３６がオンにされると、上流センスポイント３３及びオペアンプ２９の非反転入力端子が接続されるが、オペアンプ２９の非反転入力端子の電位は下流センスポイント３１における電位と等しいため、正帰還流路３４における電圧降下代は上流センスポイント３３における電位及び下流センスポイント３１における電位の差、すなわち、センス抵抗３０における電圧降下代と同じとなる。ここで、センス抵抗３０の抵抗値をＲ１（Ω）とし、センス抵抗３０を流れる電流をＩ１（Ａ）とし、帰還抵抗３５の抵抗値をＲ２（Ω）とし、帰還抵抗３５を流れる電流をＩ２（Ａ）とすると、オームの法則により、センス抵抗３０における電圧降下代はＩ１×Ｒ１（Ｖ）となり、正帰還流路３４における電圧降下代はＩ２×Ｒ２（Ｖ）となるために下記式（１）が成立する。
Ｉ１×Ｒ１　＝　Ｉ２×Ｒ２　…（１）
　ここで、センス抵抗３０の抵抗値Ｒ１、帰還抵抗３５の抵抗値Ｒ２は既知であり、正帰還流路３４を流れる電流（以下、「帰還電流」という。）Ｉ２は電源２５が有する電流測定機能を用いて計測可能である。したがって、センス抵抗３０を流れる電流、すなわち、ＤＵＴ２６を流れる電流（以下、「デバイス電流」という。）Ｉ１は下記式（２）に基づいて算出することができる。
Ｉ１　＝　Ｉ２×Ｒ２／Ｒ１　…（２）
　以上より、ボックス側検査回路２１では、各ＤＵＴ２６に対応してセンスアンプやＡＤコンバータを設けること無く、センス抵抗３０を流れるデバイス電流を算出することができる。すなわち、プローバのコストを上昇させること無く、ウエハＷに形成された多数のＤＵＴ２６を流れる電流を測定することができる。
　また、ボックス側検査回路２１では、１つの電源２５が複数の電力供給回路２７のオペアンプ２９の非反転入力端子に接続され、複数の電力供給回路２７は複数のＤＵＴ２６へ一対一で接続されるので、１つの電源２５から複数のＤＵＴ２６へ電力を供給することができ、もって、電源２５の数を削減してよりコストを削減することができる。
　さらに、ボックス側検査回路２１では、電源２５の電流測定機能によって各電力供給回路２７の正帰還流路３４における帰還電流Ｉ２を計測するが、１つの電源２５は複数の電力供給回路２７へ接続されるため、電源２５が複数の帰還電流Ｉ２を同時に計測してしまう可能性があるが、各電力供給回路２７において正帰還流路３４はスイッチ３６を有するので、各正帰還流路３４におけるスイッチ３６の動作を制御することにより、１つの正帰還流路３４にのみ帰還電流Ｉ２を流すことができ、その結果、電源２５が複数の帰還電流Ｉ２を同時に計測してしまうのを防止することができる。また、各電力供給回路２７における正帰還流路３４のスイッチ３６の各々を順次オンにすることにより、全ての電力供給回路２７における帰還電流Ｉ２を順次計測することができ、結果として、全てのＤＵＴ２６のデバイス電流を算出することができる。
　なお、図４では、ボックス側検査回路２１において１つの電源２５が示されるが、ボックス側検査回路２１が有する電源２５の数は１つに限られない。また、図４では、電源２５に３つの電力供給回路２７が接続されるが、電源２５に接続される電力供給回路２７の数は３つに限られない。
　次に、本発明の第２の実施の形態について説明する。
　第２の実施の形態は、その構成、作用が上述した第１の実施の形態と基本的に同じであるので、重複した構成、作用については説明を省略し、以下に異なる構成、作用についての説明を行う。
　図５は、本発明の第２の実施の形態に係るデバイス検査回路における電力供給回路の構成を示す回路図である。
　ＤＵＴ２６のスタンバイ時におけるデバイス電流Ｉ１を算出する際、スタンバイ時におけるデバイス電流Ｉ１は微弱であるため、センス抵抗３０における電圧降下代、すなわち、正帰還流路３４における電圧降下代が小さくなり、帰還電流Ｉ２も小さくなることが考えられる。この場合、帰還電流Ｉ２の計測精度が低下し、結果としてデバイス電流Ｉ１の算出精度が低下するおそれがある。これに対応して、センス抵抗３０の抵抗値Ｒ１を極力大きく設定することが考えられる。ところで、ＤＵＴ２６の作動時にはスタンバイ時よりも大きいデバイス電流Ｉ１が流れるが、センス抵抗３０の抵抗値Ｒ１を極力大きく設定すると、デバイス電流Ｉ１がセンス抵抗３０を流れにくくなり、ＤＵＴ２６へ十分な電力が供給されなくなるおそれがある。
　本実施の形態では、これに対応して、電力供給回路３７が、センス抵抗３０を回避してオペアンプ２９及びＤＵＴ２６を直接接続するバイパス流路３８（回避流路）を有する。該バイパス流路３８はダイオード３９を有し、該ダイオード３９はセンス抵抗３０と並列に接続される。また、ダイオード３９はセンス抵抗３０における電圧降下代、すなわち、ダイオード３９に印加される電圧の電位差が所定値以上となると、電流を急激に通過させる。これにより、ＤＵＴ２６の作動時に比較的大きいデバイス電流Ｉ１がセンス抵抗３０を通過しようとしてセンス抵抗３０における電圧降下代が大きくなると、デバイス電流Ｉ１はセンス抵抗３０を迂回してバイパス流路３８を流れ、そのままＤＵＴ２６へ到達する。その結果、センス抵抗３０の抵抗値Ｒ１を極力大きく設定しても、ＤＵＴ２６の作動時に比較的大きいデバイス電流Ｉ１をバイパス流路３８を介してＤＵＴ２６へ向けて流すことができ、もって、作動するＤＵＴ２６へ十分な電力を供給することができる。
　次に、本発明の第３の実施の形態について説明する。
　第３の実施の形態は、その構成、作用が上述した第２の実施の形態と基本的に同じであるので、重複した構成、作用については説明を省略し、以下に異なる構成、作用についての説明を行う。
　図６は、本発明の第３の実施の形態に係るデバイス検査回路における電力供給回路の構成を示す回路図である。
　第２の実施の形態で述べたように、ＤＵＴ２６のスタンバイ時におけるデバイス電流Ｉ１の算出精度の低下を抑制するために、センス抵抗３０の抵抗値Ｒ１を極力大きく設定すると、ＤＵＴ２６へ十分な電力が供給されなくなるおそれがある。本実施の形態では、これに対応して、電力供給回路４０が、バイポーラトランジスタからなるトランジスタ４１と、比較的大きな電力を供給する、図示しない追加電源（他の電源）とを有する。トランジスタ４１のベースはオペアンプ２９及びセンス抵抗３０の間に接続されるとともに、トランジスタ４１のエミッタはセンス抵抗３０及びＤＵＴ２６の間に接続される。すなわち、トランジスタ４１がセンス抵抗３０と並列に配置される。したがって、トランジスタ４１のベース及びエミッタの間にはセンス抵抗３０における電圧降下代相当の電位差が生じてベース電流が流れる。また、トランジスタ４１のコレクタには追加電源がリミッタ回路４２（電流制限回路）を介して接続される。これにより、ＤＵＴ２６の作動時に比較的大きいデバイス電流Ｉ１がセンス抵抗３０を通過しようとしてセンス抵抗３０における電圧降下代が大きくなると、トランジスタ４１にベース電流が流れてトランジスタ４１がオンとなり、トランジスタ４１を介して追加電源からＤＵＴ２６へ比較的大きな電力が供給される。その結果、センス抵抗３０の抵抗値Ｒ１を極力大きく設定しても、作動時のＤＵＴ２６へ十分な電力を供給することができる。
　また、追加電源及びトランジスタ４１の間にはリミッタ回路４２が介在するので、ＤＵＴ２６が短絡していても、追加電源からＤＵＴ２６へ向けて追加電源から大電流が流れるのを防止することができ、もって、ＤＵＴ２６が破壊されるのを防止することができる。
　なお、電力供給回路４０では、トランジスタ４１としてバイポーラトランジスタを用いたが、電界効果トランジスタを用いてもよい。この場合、トランジスタ４１のゲートはオペアンプ２９及びセンス抵抗３０の間に接続されるとともに、トランジスタ４１のソースはセンス抵抗３０及びＤＵＴ２６の間に接続される。さらに、トランジスタ４１のドレインには追加電源がリミッタ回路４２を介して接続される。
　次に、本発明の第４の実施の形態について説明する。
　第４の実施の形態は、その構成、作用が上述した第１の実施の形態と基本的に同じであるので、重複した構成、作用については説明を省略し、以下に異なる構成、作用についての説明を行う。
　図７は、本発明の第４の実施の形態に係るデバイス検査回路における電力供給回路の構成を示す回路図である。
　上述したように、ボックス側検査回路２１では、１つの電源２５が複数のＤＵＴ２６へ電力を分割して供給するが、複数のＤＵＴ２６のうちの１つのＤＵＴ２６に不具合が生じた場合、当該ＤＵＴ２６へ電力を供給し続けると当該ＤＵＴ２６が破壊されるおそれがあるため、電源２５は電力の供給を中止して不具合が生じたＤＵＴ２６への電力の供給を中止する必要がある。しかしながら、電源２５からの電力の供給を中止すると他のＤＵＴ２６への電力の供給も中止されてしまうため、不具合が生じていない他のＤＵＴ２６の電気的特性を検査できず、各ＤＵＴ２６の検査効率の低下を招くというおそれがある。
　本実施の形態では、これに対応して、電力供給回路４３が、オペアンプ２９及びセンス抵抗３０の間に介在する追加スイッチ４４（他のスイッチ）を有する。これにより、ＤＵＴ２６に不具合が生じた場合、電源２５からの電力の供給を中止すること無く、追加スイッチ４４をオフにするだけで不具合が生じたＤＵＴ２６へ電力が供給されるのを防止することができる。これにより、不具合が生じていない他のＤＵＴ２６の電気的特性が検査できなくなるのを防止することができ、各ＤＵＴ２６の検査効率の低下を防止することができる。
　また、電力供給回路４３は、該追加スイッチ４４及びセンス抵抗３０の間に介在する補助抵抗４５（第３の抵抗）を有し、上流センスポイント３３は補助抵抗４５及びセンス抵抗３０の間に配置される。これにより、正帰還流路３４における電圧降下代は、補助抵抗４５によって低下された電位とオペアンプ２９の非反転入力端子の電位との差となる。すなわち、正帰還流路３４における電圧降下代を小さくすることができ、例えば、正帰還流路３４に過大な電流が流れて帰還抵抗３５が異常発熱するのを防止することができる。さらに、電力供給回路４３では、センス抵抗３０に加えて補助抵抗４５がオペアンプ２９へ直列に接続される。これにより、オペアンプ２９へ流れる電流を制限することができ、もって、オペアンプ２９に過大な電流が流れてオペアンプ２９が異常発熱するのを防止することができる。
　なお、電力供給回路４３では、オペアンプ２９、追加スイッチ４４、補助抵抗４５及びセンス抵抗３０がこの順で直列に接続されたが、上流センスポイント３３が補助抵抗４５及びセンス抵抗３０の間に配置される限り、追加スイッチ４４及び補助抵抗４５の順序を入れ替えてもよい。
　次に、本発明の第５の実施の形態について説明する。
　第５の実施の形態は、その構成、作用が上述した第１の実施の形態と基本的に同じであるので、重複した構成、作用については説明を省略し、以下に異なる構成、作用についての説明を行う。
　図８は、本発明の第５の実施の形態に係るデバイス検査回路における電力供給回路の構成を示す回路図である。
　上述したように、ボックス側検査回路２１では、１つの電源２５が複数のＤＵＴ２６へ電力を分割して供給するが、１つの電源２５が電力を供給するＤＵＴ２６の数が増えると、各ＤＵＴ２６のスタンバイ時には十分な電力を各ＤＵＴ２６へ供給できても、各ＤＵＴ２６の作動時には十分な電力を各ＤＵＴ２６へ供給できないおそれがある。
　本実施の形態では、これに対応して、電力供給回路４６が、バイポーラトランジスタからなるトランジスタ４７と、比較的大きな電力を供給する、図示しない他の追加電源とを有する。トランジスタ４７はオペアンプ２９及びセンス抵抗３０の間に介在し、トランジスタ４７のベースがオペアンプ２９に接続されるとともに、トランジスタ４７のエミッタがセンス抵抗３０に接続される。したがって、トランジスタ４１のベース及びエミッタの間にはオペアンプ２９及びセンス抵抗３０の電位差に起因してベース電流が流れる。また、トランジスタ４７のコレクタには他の追加電源がリミッタ回路４８を介して接続される。これにより、ＤＵＴ２６の作動時に比較的大きいデバイス電流Ｉ１を流すために、オペアンプ２９及びセンス抵抗３０の電位差が大きくなると、トランジスタ４７にベース電流が流れてトランジスタ４７がオンとなり、トランジスタ４７を介して他の追加電源からＤＵＴ２６へ比較的大きな電力が供給される。その結果、１つの電源２５が数多くのＤＵＴ２６へ電力を分割して供給する場合であっても、作動時のＤＵＴ２６へ十分な電力を供給することができる。
　なお、電力供給回路４６では、トランジスタ４７としてバイポーラトランジスタを用いたが、電界効果トランジスタを用いてもよい。この場合、トランジスタ４７のゲートはオペアンプ２９に接続されるとともに、トランジスタ４７のソースはセンス抵抗３０に接続される。また、トランジスタ４７のドレインには他の追加電源がリミッタ回路４８を介して接続される。
　以上、本発明について、上記各実施の形態を用いて説明したが、本発明は上記各実施の形態に限定されるものではない。
　例えば、１つの電源２５から１つのＤＵＴ２６のみへ電力を供給する場合であっても、電源２５の供給電力が小さいとき、オペアンプ２９を用いて供給電力を増幅することがある。このときも、電力供給回路４０とほぼ同様の構成を有する電力供給回路４９を用いるが、電源２５は複数の帰還電流Ｉ２を同時に計測してしまう可能性が無いため、電力供給回路４９では、図９に示すように、正帰還流路３４においてスイッチ３６を設ける必要が無く、さらに、スイッチ制御部２８も設ける必要がない。これにより、電力供給回路４９の構成を電力供給回路４０に比して簡素化することができる。
　また、上述した各実施の形態では、電力供給回路２７（３７，４０，４３，４６，４９）がテストボックス１４のボックス側検査回路２１において形成されたが、電力供給回路２７（３７，４０，４３，４６，４９）をプローブカード１５のカード側検査回路１９に形成してもよい。
　本出願は、２０１６年８月１２日に出願された日本出願第２０１６−１５８９０６号に基づく優先権を主張するものであり、当該日本出願に記載された全内容を本出願に援用する。
Ｗ　ウエハ
１０　プローバ
１４　テストボックス
１５　プローブカード
１９　カード側検査回路
２１　ボックス側検査回路
２５　電源
２６　ＤＵＴ
２７，３７，４０，４３，４６，４９　電力供給回路
２９　オペアンプ
３０　センス抵抗
３２　負帰還流路
３３　上流センスポイント
３４　正帰還流路
３５　帰還抵抗
３６　スイッチ
３８　バイパス流路
４１，４７　トランジスタ
４２，４８　リミッタ回路
４４　追加スイッチ
４５　補助抵抗

Claims (10)

  1. 　電流測定機能を有する電源、オペアンプ及び第１の抵抗を備え、前記電源、前記オペアンプ、前記第１の抵抗及びデバイスをこの順で直列に接続し、前記電源を前記オペアンプの非反転入力端子に接続するデバイス検査回路であって、
    　前記第１の抵抗及び前記デバイスの間の電圧を前記オペアンプの反転入力端子に印加する第１の帰還流路と、
    　前記オペアンプ及び前記第１の抵抗の間のポイント並びに前記オペアンプの非反転入力端子を接続する第２の帰還流路とをさらに備え、
    　前記第２の帰還流路は第２の抵抗を有することを特徴とするデバイス検査回路。
  2. 　前記オペアンプ、前記第１の抵抗、前記第１の帰還流路及び前記第２の帰還流路が電力供給回路を構成し、１つの前記電源が複数の前記電力供給回路の前記オペアンプの非反転入力端子に接続され、複数の前記電力供給回路は複数の前記デバイスへ一対一で接続されることを特徴とする請求項１記載のデバイス検査回路。
  3. 　各前記電力供給回路において前記第２の帰還流路はスイッチを有することを特徴とする請求項２記載のデバイス検査回路。
  4. 　前記オペアンプ及び前記デバイスを、前記第１の抵抗を回避して直接接続する回避流路を有することを特徴とする請求項１乃至３のいずれか１項に記載のデバイス検査回路。
  5. 　他の電源とトランジスタをさらに備え、前記他の電源は前記トランジスタを介して前記デバイスへ接続され、前記トランジスタは前記第１の抵抗と並列に配置されることを特徴とする請求項１乃至４のいずれか１項に記載のデバイス検査回路。
  6. 　前記他の電源及び前記トランジスタの間には電流制限回路が介在することを特徴とする請求項５記載のデバイス検査回路。
  7. 　前記オペアンプ及び前記第１の抵抗の間には他のスイッチが介在することを特徴とする請求項１乃至６のいずれか１項に記載のデバイス検査回路。
  8. 　前記オペアンプ及び前記第１の抵抗の間には第３の抵抗が介在し、前記第２の帰還流路は、前記第３の抵抗及び前記第１の抵抗の間のポイント並びに前記オペアンプの非反転入力端子を接続することを特徴とする請求項１乃至７のいずれか１項に記載のデバイス検査回路。
  9. 　デバイスの電気的特性を検査するデバイス検査装置であって、
    　電流測定機能を有する電源、オペアンプ及び第１の抵抗を有し、前記電源、前記オペアンプ、前記第１の抵抗及びデバイスをこの順で直列に接続し、前記電源を前記オペアンプの非反転入力端子に接続するデバイス検査回路を備え、
    　前記デバイス検査回路は、前記第１の抵抗及び前記デバイスの間の電圧を前記オペアンプの反転入力端子に印加する第１の帰還流路と、前記オペアンプ及び前記第１の抵抗の間のポイント並びに前記オペアンプの非反転入力端子を接続する第２の帰還流路とをさらに有し、
    　前記第２の帰還流路は第２の抵抗を有することを特徴とするデバイス検査装置。
  10. 　オペアンプ、第１の抵抗及びプローブを備え、該プローブとデバイスを接触させて前記デバイスの電気的特性を検査するプローブカードであって、
    　電流測定機能を有する電源、前記オペアンプ、前記第１の抵抗、前記プローブ及び前記デバイスをこの順で直列に接続し、前記電源を前記オペアンプの非反転入力端子に接続し、
    　前記第１の抵抗及び前記デバイスの間の電圧を前記オペアンプの反転入力端子に印加する第１の帰還流路と、前記オペアンプ及び前記第１の抵抗の間のポイント並びに前記オペアンプの非反転入力端子を接続する第２の帰還流路とをさらに備え、
    　前記第２の帰還流路は第２の抵抗を有することを特徴とするプローブカード。
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