WO2017152445A1 - 薄膜晶体管阵列面板及其制作方法 - Google Patents

薄膜晶体管阵列面板及其制作方法 Download PDF

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吕晓文
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    • H10K59/121—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements
    • H10K59/1213—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements the pixel elements being TFTs

Definitions

  • the present invention relates to the field of display technologies, and in particular, to a thin film transistor array panel and a method of fabricating the same.
  • TFT Thin Film Transistor
  • LDD Lightly Doped The Drain, lightly doped drain structure is the mainstream structure of current TFTs, and the LDD structure can effectively suppress the hot carrier effect.
  • the leakage current of the TFT of the conventional LDD structure is large, resulting in a drop in the output current of the TFT.
  • a thin film transistor array panel comprising: a substrate; a buffer layer; a first insulating layer; a thin film transistor, the thin film transistor comprising: a polysilicon layer, the polysilicon layer being disposed on the buffer layer and the Between the first insulating layers; a gate, the gate is disposed on the first insulating layer; a source; and a drain; a second insulating layer; a display device layer; wherein the polysilicon layer includes the first region a second area and a third area, the first area being located between the second area and the third area; the second area comprising a fourth area, a fifth area, and a sixth area, the a fifth region between the fourth region and the sixth region, the fourth region being located between the first region and the fifth region, the sixth region being doped with a first ion, The fourth region is doped with a second ion; the third region includes a seventh region, an eighth region, and a ninth region, the eighth region being located between the seventh region and the ninth region, The
  • a doping concentration of the first ions in the sixth region of the polysilicon layer and a doping concentration of the second ions in the fourth region of the polysilicon layer are formed a concentration distribution of a first gradient, a doping concentration of the third ion in the ninth region of the polysilicon layer and a doping concentration of the fourth ion in the seventh region of the polysilicon layer A concentration profile of the second gradient is formed.
  • a doping concentration of the first ions in the sixth region of the polysilicon layer is greater than a doping concentration of the second ions in the fourth region of the polysilicon layer
  • a doping concentration of the third ions in the ninth region of the polysilicon layer is greater than a doping concentration of the fourth ions in the seventh region of the polysilicon layer.
  • the first ions, the second ions, the third ions, and the fourth ions are all P ions.
  • a thin film transistor array panel comprising: a substrate; a buffer layer; a first insulating layer; a thin film transistor, the thin film transistor comprising: a polysilicon layer, the polysilicon layer being disposed on the buffer layer and the Between the first insulating layers; a gate, the gate is disposed on the first insulating layer; a source; and a drain; a second insulating layer; a display device layer; wherein the polysilicon layer includes the first region a second area and a third area, the first area being located between the second area and the third area; the second area comprising a fourth area, a fifth area, and a sixth area, the a fifth region between the fourth region and the sixth region, the fourth region being located between the first region and the fifth region, the sixth region being doped with a first ion, The fourth region is doped with a second ion; the third region includes a seventh region, an eighth region, and a ninth region, the eighth region being located between the seventh region and the ninth region, The
  • a portion of the polysilicon layer located in the second region and/or a portion of the polysilicon layer located in the third region serves to reduce leakage current of the thin film transistor.
  • a doping concentration of the first ions in the sixth region of the polysilicon layer and a doping concentration of the second ions in the fourth region of the polysilicon layer are formed a concentration distribution of a first gradient, a doping concentration of the third ion in the ninth region of the polysilicon layer and a doping concentration of the fourth ion in the seventh region of the polysilicon layer A concentration profile of the second gradient is formed.
  • a doping concentration of the first ions in the sixth region of the polysilicon layer is greater than a doping concentration of the second ions in the fourth region of the polysilicon layer
  • a doping concentration of the third ions in the ninth region of the polysilicon layer is greater than a doping concentration of the fourth ions in the seventh region of the polysilicon layer.
  • the first ions, the second ions, the third ions, and the fourth ions are all P ions.
  • a portion of the polysilicon layer located in the fifth region separates a portion of the polysilicon layer located in the sixth region from a portion of the polysilicon layer located in the fourth region
  • the portion of the polysilicon layer located in the eighth region separates a portion of the polysilicon layer located in the seventh region from a portion of the polysilicon layer located in the ninth region.
  • the first ions have a constant concentration distribution inside a portion of the polysilicon layer located in the sixth region; and the second ions are located in the fourth region in the polysilicon layer
  • the inside of the portion has a constant concentration distribution;
  • the third ion has a constant concentration distribution inside the portion of the polysilicon layer located in the ninth region; the fourth ion is located in the polysilicon layer
  • the interior of the portion of the seven regions has a constant concentration distribution.
  • the first ions have a third gradient concentration distribution inside a portion of the polysilicon layer located in the sixth region; the second ions are located in the polysilicon layer
  • the inside of the portion of the four region has a concentration distribution of a fourth gradient; the third ion has a concentration distribution of a fifth gradient inside the portion of the polysilicon layer located in the first region; the fourth ion is in the
  • the polysilicon layer has a concentration distribution of a sixth gradient inside the portion of the seventh region.
  • a method of fabricating a thin film transistor array panel as described above comprising the steps of: A, forming a first panel, wherein the first panel comprises the substrate, the buffer layer, the polysilicon layer, the a first insulating layer and the gate, wherein the polysilicon layer includes a first region, a second region, and a third region, the first region being located between the second region and the third region, Positioning the gate corresponding to the first region; B, doping the first polysilicon layer through the portion of the first insulating layer located in the second region and the third region An ion, the second ion, the third ion, and the fourth ion to dope the sixth region in the second region and the ninth region in the third region, respectively Having the first ion and the third ion, and causing the fourth region in the second region and the seventh region in the third region to be doped with the second ion and The fourth ion; C, forming the same on the first panel a drain, the drain, the second insulating layer
  • a portion of the polysilicon layer located in the second region and/or a portion of the polysilicon layer located in the third region is used to reduce leakage current of the thin film transistor .
  • the doping concentration of the first ions in the sixth region of the polysilicon layer and the doping concentration of the second ions in the fourth region of the polysilicon layer The impurity concentration forms a concentration profile of the first gradient, the doping concentration of the third ion in the ninth region of the polysilicon layer and the fourth ion of the polysilicon layer in the seventh region
  • the doping concentration forms a concentration profile of the second gradient.
  • a doping concentration of the first ions in the sixth region of the polysilicon layer is greater than a doping concentration of the second ions in the fourth region of the polysilicon layer a doping concentration
  • a doping concentration of the third ions in the ninth region of the polysilicon layer is greater than a doping concentration of the fourth ions in the seventh region of the polysilicon layer.
  • the first ions, the second ions, the third ions, and the fourth ions are both P ions.
  • a portion of the polysilicon layer located in the fifth region separates a portion of the polysilicon layer located in the sixth region and a portion of the polysilicon layer located in the fourth region
  • the portion of the polysilicon layer located in the eighth region separates a portion of the polysilicon layer located in the seventh region from a portion of the polysilicon layer located in the ninth region.
  • the first ions have a constant concentration distribution inside a portion of the polysilicon layer located in the sixth region; the second ions are located in the polysilicon layer
  • the inside of the portion of the fourth region has a constant concentration distribution;
  • the third ion has a constant concentration distribution inside the portion of the polysilicon layer located in the ninth region; the fourth ion is located in the polysilicon layer
  • the inside of the portion of the seventh region has a constant concentration distribution.
  • the first ions have a concentration distribution of a third gradient inside a portion of the polysilicon layer located in the sixth region; the second ions are located in the polysilicon layer a portion of the fourth region has a concentration distribution of a fourth gradient; the third ion has a concentration gradient of a fifth gradient inside a portion of the polysilicon layer located in the first region; the fourth ion A concentration distribution of a sixth gradient is provided inside the portion of the polysilicon layer located in the seventh region.
  • the present invention can reduce the leakage current of the thin film transistor in the thin film transistor array panel.
  • FIG. 5 are schematic diagrams showing a method of fabricating a thin film transistor array panel of the present invention.
  • FIG. 5 is a schematic view of a thin film transistor array panel of the present invention.
  • FIG. 6 is a flow chart of a method of fabricating a thin film transistor array panel of the present invention.
  • the thin film transistor array panel of the present invention can be applied to a TFT-LCD (Thin Film Transistor) Liquid Crystal Display, thin film transistor liquid crystal display panel) or OLED (Organic Light Emitting) Diode, OLED display panel).
  • TFT-LCD Thin Film Transistor
  • LCD Thin Film Transistor
  • OLED Organic Light Emitting Diode
  • FIG. 5 is a schematic diagram of a thin film transistor array panel of the present invention.
  • the thin film transistor array panel of the present invention includes a substrate 101, a buffer layer 102, a first insulating layer 104, a thin film transistor, a second insulating layer 503, and a display device layer 504.
  • the thin film transistor includes a polysilicon layer 103, a gate electrode 105, a source electrode 501, and a drain electrode 502.
  • the polysilicon layer 103 is disposed between the buffer layer 102 and the first insulating layer 104.
  • the gate electrode 105 is disposed on the first insulating layer 104.
  • the polysilicon layer 103 includes a first region 106, a second region 107, and a third region 108, and the first region 106 is located between the second region 107 and the third region 108.
  • the second region 107 includes a fourth region 1073, a fifth region 1072, and a sixth region 1071, the fifth region 1072 being located between the fourth region 1073 and the sixth region 1071, the fourth region 1073 is located between the first region 106 and the fifth region 1072, the sixth region 1071 is doped with a first ion, and the fourth region 1073 is doped with a second ion.
  • the third region 108 includes a seventh region 1081, an eighth region 1082, and a ninth region 1083, the eighth region 1082 being located between the seventh region 1081 and the ninth region 1083, the seventh region 1081 is located between the first region 106 and the eighth region 1082, the ninth region 1083 is doped with a third ion, and the seventh region 1081 is doped with a fourth ion.
  • the gate 105 is located at a position corresponding to the first region 106, and the source 501 is in contact with a portion 201 of the polysilicon layer 103 at the sixth region 1071, and the drain 502 and the polysilicon A portion 202 of the layer 103 located in the ninth region 1083 is in contact.
  • a portion 406 of the polysilicon layer 103 located in the second region 107 and/or a portion 406 of the polysilicon layer 103 located in the third region 108 is used to reduce the The leakage current of the thin film transistor.
  • the doping concentration of the first ions of the polysilicon layer 103 in the sixth region 1071 and the second concentration of the polysilicon layer 103 in the fourth region 1073 The doping concentration of the ions forms a concentration profile of the first gradient, the doping concentration of the third ions in the ninth region 1083 of the polysilicon layer 103 and the polysilicon layer 103 are located in the seventh region 1081 The doping concentration of the fourth ion forms a concentration profile of the second gradient.
  • the doping concentration of the first ions of the polysilicon layer 103 in the sixth region 1071 is greater than the second concentration of the polysilicon layer 103 in the fourth region 1073.
  • a doping concentration of ions, a doping concentration of the third ions in the ninth region 1083 of the polysilicon layer 103 is greater than a fourth ion of the polysilicon layer 103 in the seventh region 1081 Doping concentration.
  • the portion 402 of the polysilicon layer 103 located in the fifth region 1072 is separated from the portion 201 of the polysilicon layer 103 at the sixth region 1071 and the portion 401 of the polysilicon layer 103 at the fourth region 1073.
  • a portion 404 of the polysilicon layer 103 at the eighth region 1082 separates a portion 403 of the polysilicon layer 103 at the seventh region 1081 from a portion 202 of the polysilicon layer 103 at the ninth region 1083.
  • the doping concentration of the first ions located at the sixth region 1071 is greater than the doping concentration of the second ions at the fourth region 1073 in the polysilicon layer 103
  • the doping concentration of the third ion at the ninth region 1083 is greater than the doping concentration of the fourth ion at the seventh region 1081, so that the energy barrier can be lowered, thereby reducing leakage current of the thin film transistor,
  • the first ions, the second ions, the third ions, and the fourth ions are all P ions.
  • the first ion and the third ion are implanted into the portion 201 of the sixth region 1071 and the ninth region 1083 of the polysilicon layer 103 in the same first ion mask process 109.
  • the second ions and the fourth ions are implanted into the portion 401 of the fourth region 1073 and the portion of the seventh region 1081 by the polysilicon layer 103 in the same second ion mask process 301. 403.
  • the first ions have a constant (uniform) concentration distribution inside the portion 201 of the polysilicon layer 103 located in the sixth region 1071.
  • the second ions have a constant (uniform) concentration distribution inside the portion 401 of the polysilicon layer 103 located in the fourth region 1073.
  • the third ion has a constant (uniform) concentration distribution inside the portion 202 of the polysilicon layer 103 located in the ninth region 1083.
  • the fourth ion has a constant (uniform) concentration distribution inside the portion 403 of the polysilicon layer 103 located in the seventh region 1081.
  • the first ions have a third gradient (linear or non-linear) concentration distribution inside the portion 201 of the polysilicon layer 103 located in the sixth region 1071.
  • the second ion has a fourth gradient (linear or non-linear) concentration distribution inside the portion 401 of the polysilicon layer 103 located in the fourth region 1073.
  • the third ion has a fifth gradient (linear or non-linear) concentration distribution inside the portion 202 of the polysilicon layer 103 located in the first region 1083.
  • the fourth ion has a sixth gradient (linear or non-linear) concentration distribution inside the portion 403 of the polysilicon layer 103 located in the seventh region 1081.
  • FIG. 1 to FIG. 5 are schematic diagrams showing a method of fabricating a thin film transistor array panel according to the present invention
  • FIG. 6 is a flow chart of a method for fabricating a thin film transistor array panel of the present invention.
  • the manufacturing method of the thin film transistor array panel of the present invention comprises the following steps:
  • A (step 601), forming a first panel, wherein the first panel includes the substrate 101, the buffer layer 102, the polysilicon layer 103, the first insulating layer 104, and the gate electrode 105,
  • the polysilicon layer 103 includes a first region 106, a second region 107, and a third region 108, the first region 106 being located between the second region 107 and the third region 108, the gate The location where 105 is located corresponds to the first region 106.
  • step 602 doping the polysilicon layer 103 with the first ion through portions (405, 406) of the first insulating layer 104 located at the second region 107 and the third region 108
  • the second ion, the third ion, and the fourth ion such that the sixth region 1071 in the second region 107 and the ninth region 1083 in the third region 108
  • step 603 forming the source 501, the drain 502, the second insulating layer 503, and the display device layer 504 on the first panel, wherein the source 501 and the A portion 201 of the polysilicon layer 103 located at the sixth region 1071 is in contact, and the drain 502 is in contact with a portion 202 of the polysilicon layer 103 located at the ninth region 1083.
  • a portion 406 of the polysilicon layer 103 located in the second region 107 and/or a portion 406 of the polysilicon layer 103 located in the third region 108 is used.
  • the leakage current of the thin film transistor is reduced.
  • the doping concentration of the first ions in the sixth region 1071 and the polysilicon layer 103 in the fourth region 1073 are located in the fourth region 1073.
  • the doping concentration of the second ion forms a concentration distribution of the first gradient
  • the doping concentration of the third ion in the ninth region 1083 of the polysilicon layer 103 and the polysilicon layer 103 are located in the seventh
  • the doping concentration of the fourth ions in the region 1081 forms a concentration profile of the second gradient.
  • the doping concentration of the first ions of the polysilicon layer 103 in the sixth region 1071 is greater than the location of the polysilicon layer 103 in the fourth region 1073.
  • the portion 402 of the polysilicon layer 103 located in the fifth region 1072 is separated from the portion 201 of the polysilicon layer 103 at the sixth region 1071 and the portion 401 of the polysilicon layer 103 at the fourth region 1073.
  • a portion 404 of the polysilicon layer 103 at the eighth region 1082 separates a portion 403 of the polysilicon layer 103 at the seventh region 1081 from a portion 202 of the polysilicon layer 103 at the ninth region 1083.
  • the doping concentration of the first ions located at the sixth region 1071 is greater than the doping concentration of the second ions at the fourth region 1073 in the polysilicon layer 103
  • the doping concentration of the third ion at the ninth region 1083 is greater than the doping concentration of the fourth ion at the seventh region 1081, so that the energy barrier can be lowered, thereby reducing leakage current of the thin film transistor,
  • the first ions, the second ions, the third ions, and the fourth ions are both P ions.
  • first ions and the third ions are implanted into the portion 201 of the sixth region 1071 and the portion of the ninth region 1083 of the polysilicon layer 103 in the same first ion mask process 202.
  • the second ions and the fourth ions are implanted into the portion 401 of the fourth region 1073 and the portion 403 of the seventh region 1081 of the polysilicon layer 103 in the same second ion mask process. of.
  • the first ions have a constant (uniform) concentration distribution inside the portion 201 of the polysilicon layer 103 located in the sixth region 1071.
  • the second ions have a constant (uniform) concentration distribution inside the portion 401 of the polysilicon layer 103 located in the fourth region 1073.
  • the third ion has a constant (uniform) concentration distribution inside the portion 202 of the polysilicon layer 103 located in the ninth region 1083.
  • the fourth ion has a constant (uniform) concentration distribution inside the portion 403 of the polysilicon layer 103 located in the seventh region 1081.
  • the first ions have a third gradient (linear or non-linear) concentration distribution inside the portion 201 of the polysilicon layer 103 located in the sixth region 1071.
  • the second ion has a fourth gradient (linear or non-linear) concentration distribution inside the portion 401 of the polysilicon layer 103 located in the fourth region 1073.
  • the third ion has a fifth gradient (linear or non-linear) concentration distribution inside the portion 202 of the polysilicon layer 103 located in the first region 1083.
  • the fourth ion has a sixth gradient (linear or non-linear) concentration distribution inside the portion 403 of the polysilicon layer 103 located in the seventh region 1081.
  • the present invention can reduce the leakage current of the thin film transistor in the thin film transistor array panel.

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Abstract

一种薄膜晶体管阵列面板及其制作方法。多晶硅层(103)包括第一、第二和第三区域(106,107,108)；第二区域(107)包括第四、第五和第六区域(1073,1072,1071)；第三区域(108)包括第七、第八和第九区域(1081,1082,1083)；第六、第四、第九、第七区域(1071,1073,1083,1081)分别掺杂有第一、第二、第三、第四离子；栅极(105)、源极(501)、漏极(502)分别与第一、第六、第九区域(106,1071,1083)对应。所述的薄膜晶体管阵列面板能降低薄膜晶体管的漏电流。

Description

薄膜晶体管阵列面板及其制作方法 技术领域
本发明涉及显示技术领域，特别涉及一种薄膜晶体管阵列面板及其制作方法。
 背景技术
传统的显示面板一般采用TFT（Thin Film Transistor，薄膜晶体管）来作为开关器件。
其中，LDD（Lightly Doped Drain，轻掺杂漏）结构是目前的TFT的主流结构，LDD结构能有效抑制热载流子效应。
在实践中，发明人发现现有技术至少存在以下问题：
传统的LDD结构的TFT的漏电流较大，导致了所述TFT的输出电流下降。
故，有必要提出一种新的技术方案，以解决上述技术问题。
 技术问题
本发明的目的在于提供一种薄膜晶体管阵列面板及其制作方法，其能降低薄膜晶体管阵列面板中的薄膜晶体管的漏电流。
 技术解决方案
为解决上述问题，本发明的技术方案如下：
一种薄膜晶体管阵列面板，所述薄膜晶体管阵列面板包括：基板；缓冲层；第一绝缘层；薄膜晶体管，所述薄膜晶体管包括：多晶硅层，所述多晶硅层设置于所述缓冲层和所述第一绝缘层之间；栅极，所述栅极设置在所述第一绝缘层上；源极；以及漏极；第二绝缘层；显示器件层；其中，所述多晶硅层包括第一区域、第二区域和第三区域，所述第一区域位于所述第二区域和所述第三区域之间；所述第二区域包括第四区域、第五区域和第六区域，所述第五区域位于所述第四区域和所述第六区域之间，所述第四区域位于所述第一区域和所述第五区域之间，所述第六区域掺杂有第一离子，所述第四区域掺杂有第二离子；所述第三区域包括第七区域、第八区域和第九区域，所述第八区域位于所述第七区域和所述第九区域之间，所述第七区域位于所述第一区域和所述第八区域之间，所述第九区域掺杂有第三离子，所述第七区域掺杂有第四离子；所述栅极所在的位置与所述第一区域对应，所述源极与所述多晶硅层中位于所述第六区域的部分接触，所述漏极与所述多晶硅层中位于所述第九区域的部分接触；所述多晶硅层中位于所述第二区域的部分和/或所述多晶硅层中位于所述第三区域的部分用于减少所述薄膜晶体管的漏电流；所述多晶硅层位于所述第五区域的部分将所述多晶硅层位于所述第六区域的部分和所述多晶硅层位于所述第四区域的部分隔开，所述多晶硅层位于所述第八区域的部分将所述多晶硅层位于所述第七区域的部分和所述多晶硅层位于所述第九区域的部分隔开。
在上述薄膜晶体管阵列面板中，所述多晶硅层位于所述第六区域中的第一离子的掺杂浓度与所述多晶硅层位于所述第四区域中的所述第二离子的掺杂浓度形成第一梯度的浓度分布，所述多晶硅层位于所述第九区域中的所述第三离子的掺杂浓度与所述多晶硅层位于所述第七区域中的所述第四离子的掺杂浓度形成第二梯度的浓度分布。
在上述薄膜晶体管阵列面板中，所述多晶硅层位于所述第六区域中的第一离子的掺杂浓度大于所述多晶硅层位于所述第四区域中的所述第二离子的掺杂浓度，所述多晶硅层位于所述第九区域中的所述第三离子的掺杂浓度大于所述多晶硅层位于所述第七区域中的所述第四离子的掺杂浓度。
在上述薄膜晶体管阵列面板中，所述第一离子、所述第二离子、所述第三离子和所述第四离子均为P离子。
一种薄膜晶体管阵列面板，所述薄膜晶体管阵列面板包括：基板；缓冲层；第一绝缘层；薄膜晶体管，所述薄膜晶体管包括：多晶硅层，所述多晶硅层设置于所述缓冲层和所述第一绝缘层之间；栅极，所述栅极设置在所述第一绝缘层上；源极；以及漏极；第二绝缘层；显示器件层；其中，所述多晶硅层包括第一区域、第二区域和第三区域，所述第一区域位于所述第二区域和所述第三区域之间；所述第二区域包括第四区域、第五区域和第六区域，所述第五区域位于所述第四区域和所述第六区域之间，所述第四区域位于所述第一区域和所述第五区域之间，所述第六区域掺杂有第一离子，所述第四区域掺杂有第二离子；所述第三区域包括第七区域、第八区域和第九区域，所述第八区域位于所述第七区域和所述第九区域之间，所述第七区域位于所述第一区域和所述第八区域之间，所述第九区域掺杂有第三离子，所述第七区域掺杂有第四离子；所述栅极所在的位置与所述第一区域对应，所述源极与所述多晶硅层中位于所述第六区域的部分接触，所述漏极与所述多晶硅层中位于所述第九区域的部分接触。
在上述薄膜晶体管阵列面板中，所述多晶硅层中位于所述第二区域的部分和/或所述多晶硅层中位于所述第三区域的部分用于减少所述薄膜晶体管的漏电流。
在上述薄膜晶体管阵列面板中，所述多晶硅层位于所述第六区域中的第一离子的掺杂浓度与所述多晶硅层位于所述第四区域中的所述第二离子的掺杂浓度形成第一梯度的浓度分布，所述多晶硅层位于所述第九区域中的所述第三离子的掺杂浓度与所述多晶硅层位于所述第七区域中的所述第四离子的掺杂浓度形成第二梯度的浓度分布。
在上述薄膜晶体管阵列面板中，所述多晶硅层位于所述第六区域中的第一离子的掺杂浓度大于所述多晶硅层位于所述第四区域中的所述第二离子的掺杂浓度，所述多晶硅层位于所述第九区域中的所述第三离子的掺杂浓度大于所述多晶硅层位于所述第七区域中的所述第四离子的掺杂浓度。
在上述薄膜晶体管阵列面板中，所述第一离子、所述第二离子、所述第三离子和所述第四离子均为P离子。
在上述薄膜晶体管阵列面板中，所述多晶硅层位于所述第五区域的部分将所述多晶硅层位于所述第六区域的部分和所述多晶硅层位于所述第四区域的部分隔开，所述多晶硅层位于所述第八区域的部分将所述多晶硅层位于所述第七区域的部分和所述多晶硅层位于所述第九区域的部分隔开。
在上述薄膜晶体管阵列面板中，所述第一离子在所述多晶硅层位于所述第六区域的部分的内部具有恒定的浓度分布；所述第二离子在所述多晶硅层位于所述第四区域的部分的内部具有恒定的浓度分布；所述第三离子在所述多晶硅层位于所述第九区域的部分的内部具有恒定的浓度分布；所述第四离子在所述多晶硅层位于所述第七区域的部分的内部具有恒定的浓度分布。
在上述薄膜晶体管阵列面板中，所述第一离子在所述多晶硅层位于所述第六区域的部分的内部具有第三梯度的浓度分布；所述第二离子在所述多晶硅层位于所述第四区域的部分的内部具有第四梯度的浓度分布；所述第三离子在所述多晶硅层位于所述第就区域的部分的内部具有第五梯度的浓度分布；所述第四离子在所述多晶硅层位于所述第七区域的部分的内部具有第六梯度的浓度分布。
一种如上述薄膜晶体管阵列面板的制作方法，所述方法包括以下步骤：A、形成第一面板，其中，所述第一面板包括所述基板、所述缓冲层、所述多晶硅层、所述第一绝缘层和所述栅极，其中，所述多晶硅层包括第一区域、第二区域和第三区域，所述第一区域位于所述第二区域和所述第三区域之间，所述栅极所在的位置与所述第一区域对应；B、透过所述第一绝缘层中位于所述第二区域和所述第三区域的部分向所述多晶硅层掺杂所述第一离子、所述第二离子、所述第三离子和所述第四离子，以使得所述第二区域中的所述第六区域和所述第三区域中的所述第九区域分别掺杂有所述第一离子和所述第三离子，以及使得所述第二区域中的所述第四区域和所述第三区域中的所述第七区域分别掺杂有所述第二离子和所述第四离子；C、在所述第一面板上形成所述源极、所述漏极、所述第二绝缘层以及所述显示器件层，其中，所述源极与所述多晶硅层中位于所述第六区域的部分接触，所述漏极与所述多晶硅层中位于所述第九区域的部分接触。
在上述薄膜晶体管阵列面板的制作方法中，所述多晶硅层中位于所述第二区域的部分和/或所述多晶硅层中位于所述第三区域的部分用于减少所述薄膜晶体管的漏电流。
在上述薄膜晶体管阵列面板的制作方法中，所述多晶硅层位于所述第六区域中的第一离子的掺杂浓度与所述多晶硅层位于所述第四区域中的所述第二离子的掺杂浓度形成第一梯度的浓度分布，所述多晶硅层位于所述第九区域中的所述第三离子的掺杂浓度与所述多晶硅层位于所述第七区域中的所述第四离子的掺杂浓度形成第二梯度的浓度分布。
在上述薄膜晶体管阵列面板的制作方法中，所述多晶硅层位于所述第六区域中的第一离子的掺杂浓度大于所述多晶硅层位于所述第四区域中的所述第二离子的掺杂浓度，所述多晶硅层位于所述第九区域中的所述第三离子的掺杂浓度大于所述多晶硅层位于所述第七区域中的所述第四离子的掺杂浓度。
在上述薄膜晶体管阵列面板的制作方法中，所述第一离子、所述第二离子、所述第三离子和所述第四离子均为P离子。
在上述薄膜晶体管阵列面板的制作方法中，所述多晶硅层位于所述第五区域的部分将所述多晶硅层位于所述第六区域的部分和所述多晶硅层位于所述第四区域的部分隔开，所述多晶硅层位于所述第八区域的部分将所述多晶硅层位于所述第七区域的部分和所述多晶硅层位于所述第九区域的部分隔开。
在上述薄膜晶体管阵列面板的制作方法中，所述第一离子在所述多晶硅层位于所述第六区域的部分的内部具有恒定的浓度分布；所述第二离子在所述多晶硅层位于所述第四区域的部分的内部具有恒定的浓度分布；所述第三离子在所述多晶硅层位于所述第九区域的部分的内部具有恒定的浓度分布；所述第四离子在所述多晶硅层位于所述第七区域的部分的内部具有恒定的浓度分布。
在上述薄膜晶体管阵列面板的制作方法中，所述第一离子在所述多晶硅层位于所述第六区域的部分的内部具有第三梯度的浓度分布；所述第二离子在所述多晶硅层位于所述第四区域的部分的内部具有第四梯度的浓度分布；所述第三离子在所述多晶硅层位于所述第就区域的部分的内部具有第五梯度的浓度分布；所述第四离子在所述多晶硅层位于所述第七区域的部分的内部具有第六梯度的浓度分布。
 有益效果
相对现有技术，本发明能降低薄膜晶体管阵列面板中的薄膜晶体管的漏电流。
 附图说明
图1至图5为本发明的薄膜晶体管阵列面板的制作方法的示意图；
图5为本发明的薄膜晶体管阵列面板的示意图；
图6为本发明的薄膜晶体管阵列面板的制作方法的流程图。
 本发明的最佳实施方式
本说明书所使用的词语“实施例”意指实例、示例或例证。此外，本说明书和所附权利要求中所使用的冠词“一”一般地可以被解释为“一个或多个”，除非另外指定或从上下文可以清楚确定单数形式。
本发明的薄膜晶体管阵列面板可以应用于TFT-LCD（Thin Film Transistor Liquid Crystal Display，薄膜晶体管液晶显示面板）或OLED（Organic Light Emitting Diode，有机发光二极管显示面板）中。
参考图5，图5为本发明的薄膜晶体管阵列面板的示意图。
本发明的薄膜晶体管阵列面板包括基板101、缓冲层102、第一绝缘层104、薄膜晶体管、第二绝缘层503、显示器件层504。
所述薄膜晶体管包括多晶硅层103、栅极105、源极501、漏极502。所述多晶硅层103设置于所述缓冲层102和所述第一绝缘层104之间。所述栅极105设置在所述第一绝缘层104上。
其中，所述多晶硅层103包括第一区域106、第二区域107和第三区域108，所述第一区域106位于所述第二区域107和所述第三区域108之间。所述第二区域107包括第四区域1073、第五区域1072和第六区域1071，所述第五区域1072位于所述第四区域1073和所述第六区域1071之间，所述第四区域1073位于所述第一区域106和所述第五区域1072之间，所述第六区域1071掺杂有第一离子，所述第四区域1073掺杂有第二离子。所述第三区域108包括第七区域1081、第八区域1082和第九区域1083，所述第八区域1082位于所述第七区域1081和所述第九区域1083之间，所述第七区域1081位于所述第一区域106和所述第八区域1082之间，所述第九区域1083掺杂有第三离子，所述第七区域1081掺杂有第四离子。
所述栅极105所在的位置与所述第一区域106对应，所述源极501与所述多晶硅层103中位于所述第六区域1071的部分201接触，所述漏极502与所述多晶硅层103中位于所述第九区域1083的部分202接触。
在本发明的薄膜晶体管阵列面板中，所述多晶硅层103中位于所述第二区域107的部分405和/或所述多晶硅层103中位于所述第三区域108的部分406用于减少所述薄膜晶体管的漏电流。
在本发明的薄膜晶体管阵列面板中，所述多晶硅层103位于所述第六区域1071中的第一离子的掺杂浓度与所述多晶硅层103位于所述第四区域1073中的所述第二离子的掺杂浓度形成第一梯度的浓度分布，所述多晶硅层103位于所述第九区域1083中的所述第三离子的掺杂浓度与所述多晶硅层103位于所述第七区域1081中的所述第四离子的掺杂浓度形成第二梯度的浓度分布。
在本发明的薄膜晶体管阵列面板中，所述多晶硅层103位于所述第六区域1071中的第一离子的掺杂浓度大于所述多晶硅层103位于所述第四区域1073中的所述第二离子的掺杂浓度，所述多晶硅层103位于所述第九区域1083中的所述第三离子的掺杂浓度大于所述多晶硅层103位于所述第七区域1081中的所述第四离子的掺杂浓度。
所述多晶硅层103位于所述第五区域1072的部分402将所述多晶硅层103位于所述第六区域1071的部分201和所述多晶硅层103位于所述第四区域1073的部分401隔开，所述多晶硅层103位于所述第八区域1082的部分404将所述多晶硅层103位于所述第七区域1081的部分403和所述多晶硅层103位于所述第九区域1083的部分202隔开。
在本技术方案中，由于在所述多晶硅层103中，位于所述第六区域1071处的第一离子的掺杂浓度大于位于所述第四区域1073处的第二离子的掺杂浓度，位于所述第九区域1083处的第三离子的掺杂浓度大于位于所述第七区域1081处的第四离子的掺杂浓度，因此可以降低能量势垒，从而减少所述薄膜晶体管的漏电流，此外，还可以减少因为所述薄膜晶体管的LDD（Lightly Doped Drain，轻掺杂漏）结构所产生寄生电容和电阻。
在本发明的薄膜晶体管阵列面板中，所述第一离子、所述第二离子、所述第三离子和所述第四离子均为P离子。
其中，所述第一离子和所述第三离子是在同一道第一离子光罩制程109中注入到所述多晶硅层103位于所述第六区域1071的部分201和所述第九区域1083的部分202的。所述第二离子和所述第四离子是通过在同一道第二离子光罩制程301中注入到所述多晶硅层103位于所述第四区域1073的部分401和所述第七区域1081的部分403的。
所述第一离子在所述多晶硅层103位于所述第六区域1071的部分201的内部具有恒定（均匀）的浓度分布。所述第二离子在所述多晶硅层103位于所述第四区域1073的部分401的内部具有恒定（均匀）的浓度分布。所述第三离子在所述多晶硅层103位于所述第九区域1083的部分202的内部具有恒定（均匀）的浓度分布。所述第四离子在所述多晶硅层103位于所述第七区域1081的部分403的内部具有恒定（均匀）的浓度分布。
作为一种改进，所述第一离子在所述多晶硅层103位于所述第六区域1071的部分201的内部具有第三梯度（线性或非线性）的浓度分布。所述第二离子在所述多晶硅层103位于所述第四区域1073的部分401的内部具有第四梯度（线性或非线性）的浓度分布。所述第三离子在所述多晶硅层103位于所述第就区域1083的部分202的内部具有第五梯度（线性或非线性）的浓度分布。所述第四离子在所述多晶硅层103位于所述第七区域1081的部分403的内部具有第六梯度（线性或非线性）的浓度分布。
参考图1至图6，图1至图5为本发明的薄膜晶体管阵列面板的制作方法的示意图，图6为本发明的薄膜晶体管阵列面板的制作方法的流程图。
本发明的薄膜晶体管阵列面板的制作方法包括以下步骤：
A（步骤601）、形成第一面板，其中，所述第一面板包括所述基板101、所述缓冲层102、所述多晶硅层103、所述第一绝缘层104和所述栅极105，其中，所述多晶硅层103包括第一区域106、第二区域107和第三区域108，所述第一区域106位于所述第二区域107和所述第三区域108之间，所述栅极105所在的位置与所述第一区域106对应。
B（步骤602）、透过所述第一绝缘层104中位于所述第二区域107和所述第三区域108的部分（405，406）向所述多晶硅层103掺杂所述第一离子、所述第二离子、所述第三离子和所述第四离子，以使得所述第二区域107中的所述第六区域1071和所述第三区域108中的所述第九区域1083分别掺杂有所述第一离子和所述第三离子，以及使得所述第二区域107中的所述第四区域1073和所述第三区域108中的所述第七区域1081分别掺杂有所述第二离子和所述第四离子。
C（步骤603）、在所述第一面板上形成所述源极501、所述漏极502、所述第二绝缘层503以及所述显示器件层504，其中，所述源极501与所述多晶硅层103中位于所述第六区域1071的部分201接触，所述漏极502与所述多晶硅层103中位于所述第九区域1083的部分202接触。
在本发明的薄膜晶体管阵列面板的制作方法中，所述多晶硅层103中位于所述第二区域107的部分405和/或所述多晶硅层103中位于所述第三区域108的部分406用于减少所述薄膜晶体管的漏电流。
在本发明的薄膜晶体管阵列面板的制作方法中，所述多晶硅层103位于所述第六区域1071中的第一离子的掺杂浓度与所述多晶硅层103位于所述第四区域1073中的所述第二离子的掺杂浓度形成第一梯度的浓度分布，所述多晶硅层103位于所述第九区域1083中的所述第三离子的掺杂浓度与所述多晶硅层103位于所述第七区域1081中的所述第四离子的掺杂浓度形成第二梯度的浓度分布。
在本发明的薄膜晶体管阵列面板的制作方法中，所述多晶硅层103位于所述第六区域1071中的第一离子的掺杂浓度大于所述多晶硅层103位于所述第四区域1073中的所述第二离子的掺杂浓度，所述多晶硅层103位于所述第九区域1083中的所述第三离子的掺杂浓度大于所述多晶硅层103位于所述第七区域1081中的所述第四离子的掺杂浓度。
所述多晶硅层103位于所述第五区域1072的部分402将所述多晶硅层103位于所述第六区域1071的部分201和所述多晶硅层103位于所述第四区域1073的部分401隔开，所述多晶硅层103位于所述第八区域1082的部分404将所述多晶硅层103位于所述第七区域1081的部分403和所述多晶硅层103位于所述第九区域1083的部分202隔开。
在本技术方案中，由于在所述多晶硅层103中，位于所述第六区域1071处的第一离子的掺杂浓度大于位于所述第四区域1073处的第二离子的掺杂浓度，位于所述第九区域1083处的第三离子的掺杂浓度大于位于所述第七区域1081处的第四离子的掺杂浓度，因此可以降低能量势垒，从而减少所述薄膜晶体管的漏电流，此外，还可以减少因为所述薄膜晶体管的LDD（Lightly Doped Drain，轻掺杂漏）结构所产生寄生电容和电阻。
在本发明的薄膜晶体管阵列面板的制作方法中，所述第一离子、所述第二离子、所述第三离子和所述第四离子均为P离子。
其中，所述第一离子和所述第三离子是在同一道第一离子光罩制程中注入到所述多晶硅层103位于所述第六区域1071的部分201和所述第九区域1083的部分202的。所述第二离子和所述第四离子是通过在同一道第二离子光罩制程中注入到所述多晶硅层103位于所述第四区域1073的部分401和所述第七区域1081的部分403的。
所述第一离子在所述多晶硅层103位于所述第六区域1071的部分201的内部具有恒定（均匀）的浓度分布。所述第二离子在所述多晶硅层103位于所述第四区域1073的部分401的内部具有恒定（均匀）的浓度分布。所述第三离子在所述多晶硅层103位于所述第九区域1083的部分202的内部具有恒定（均匀）的浓度分布。所述第四离子在所述多晶硅层103位于所述第七区域1081的部分403的内部具有恒定（均匀）的浓度分布。
作为一种改进，所述第一离子在所述多晶硅层103位于所述第六区域1071的部分201的内部具有第三梯度（线性或非线性）的浓度分布。所述第二离子在所述多晶硅层103位于所述第四区域1073的部分401的内部具有第四梯度（线性或非线性）的浓度分布。所述第三离子在所述多晶硅层103位于所述第就区域1083的部分202的内部具有第五梯度（线性或非线性）的浓度分布。所述第四离子在所述多晶硅层103位于所述第七区域1081的部分403的内部具有第六梯度（线性或非线性）的浓度分布。
通过上述技术方案，本发明能降低薄膜晶体管阵列面板中的薄膜晶体管的漏电流。
尽管已经相对于一个或多个实现方式示出并描述了本发明，但是本领域技术人员基于对本说明书和附图的阅读和理解将会想到等价变型和修改。本发明包括所有这样的修改和变型，并且仅由所附权利要求的范围限制。特别地关于由上述组件执行的各种功能，用于描述这样的组件的术语旨在对应于执行所述组件的指定功能（例如其在功能上是等价的）的任意组件（除非另外指示），即使在结构上与执行本文所示的本说明书的示范性实现方式中的功能的公开结构不等同。此外，尽管本说明书的特定特征已经相对于若干实现方式中的仅一个被公开，但是这种特征可以与如可以对给定或特定应用而言是期望和有利的其他实现方式的一个或多个其他特征组合。而且，就术语“包括”、“具有”、“含有”或其变形被用在具体实施方式或权利要求中而言，这样的术语旨在以与术语“包含”相似的方式包括。
综上所述，虽然本发明已以优选实施例揭露如上，但上述优选实施例并非用以限制本发明，本领域的普通技术人员，在不脱离本发明的精神和范围内，均可作各种更动与润饰，因此本发明的保护范围以权利要求界定的范围为准。

Claims (20)

  1. 一种薄膜晶体管阵列面板，其中，所述薄膜晶体管阵列面板包括：
    基板；
    缓冲层；
    第一绝缘层；
    薄膜晶体管，所述薄膜晶体管包括：
    多晶硅层，所述多晶硅层设置于所述缓冲层和所述第一绝缘层之间；
    栅极，所述栅极设置在所述第一绝缘层上；
    源极；以及
    漏极；
    第二绝缘层；
    显示器件层；
    其中，所述多晶硅层包括第一区域、第二区域和第三区域，所述第一区域位于所述第二区域和所述第三区域之间；
    所述第二区域包括第四区域、第五区域和第六区域，所述第五区域位于所述第四区域和所述第六区域之间，所述第四区域位于所述第一区域和所述第五区域之间，所述第六区域掺杂有第一离子，所述第四区域掺杂有第二离子；
    所述第三区域包括第七区域、第八区域和第九区域，所述第八区域位于所述第七区域和所述第九区域之间，所述第七区域位于所述第一区域和所述第八区域之间，所述第九区域掺杂有第三离子，所述第七区域掺杂有第四离子；
    所述栅极所在的位置与所述第一区域对应，所述源极与所述多晶硅层中位于所述第六区域的部分接触，所述漏极与所述多晶硅层中位于所述第九区域的部分接触；
    所述多晶硅层中位于所述第二区域的部分和/或所述多晶硅层中位于所述第三区域的部分用于减少所述薄膜晶体管的漏电流；
    所述多晶硅层位于所述第五区域的部分将所述多晶硅层位于所述第六区域的部分和所述多晶硅层位于所述第四区域的部分隔开，所述多晶硅层位于所述第八区域的部分将所述多晶硅层位于所述第七区域的部分和所述多晶硅层位于所述第九区域的部分隔开。
  2. 根据权利要求1所述的薄膜晶体管阵列面板，其中，所述多晶硅层位于所述第六区域中的第一离子的掺杂浓度与所述多晶硅层位于所述第四区域中的所述第二离子的掺杂浓度形成第一梯度的浓度分布，所述多晶硅层位于所述第九区域中的所述第三离子的掺杂浓度与所述多晶硅层位于所述第七区域中的所述第四离子的掺杂浓度形成第二梯度的浓度分布。
  3. 根据权利要求2所述的薄膜晶体管阵列面板，其中，所述多晶硅层位于所述第六区域中的第一离子的掺杂浓度大于所述多晶硅层位于所述第四区域中的所述第二离子的掺杂浓度，所述多晶硅层位于所述第九区域中的所述第三离子的掺杂浓度大于所述多晶硅层位于所述第七区域中的所述第四离子的掺杂浓度。
  4. 根据权利要求3所述的薄膜晶体管阵列面板，其中，所述第一离子、所述第二离子、所述第三离子和所述第四离子均为P离子。
  5. 一种薄膜晶体管阵列面板，其中，所述薄膜晶体管阵列面板包括：
    基板；
    缓冲层；
    第一绝缘层；
    薄膜晶体管，所述薄膜晶体管包括：
    多晶硅层，所述多晶硅层设置于所述缓冲层和所述第一绝缘层之间；
    栅极，所述栅极设置在所述第一绝缘层上；
    源极；以及
    漏极；
    第二绝缘层；
    显示器件层；
    其中，所述多晶硅层包括第一区域、第二区域和第三区域，所述第一区域位于所述第二区域和所述第三区域之间；
    所述第二区域包括第四区域、第五区域和第六区域，所述第五区域位于所述第四区域和所述第六区域之间，所述第四区域位于所述第一区域和所述第五区域之间，所述第六区域掺杂有第一离子，所述第四区域掺杂有第二离子；
    所述第三区域包括第七区域、第八区域和第九区域，所述第八区域位于所述第七区域和所述第九区域之间，所述第七区域位于所述第一区域和所述第八区域之间，所述第九区域掺杂有第三离子，所述第七区域掺杂有第四离子；
    所述栅极所在的位置与所述第一区域对应，所述源极与所述多晶硅层中位于所述第六区域的部分接触，所述漏极与所述多晶硅层中位于所述第九区域的部分接触。
  6. 根据权利要求5所述的薄膜晶体管阵列面板，其中，所述多晶硅层中位于所述第二区域的部分和/或所述多晶硅层中位于所述第三区域的部分用于减少所述薄膜晶体管的漏电流。
  7. 根据权利要求6所述的薄膜晶体管阵列面板，其中，所述多晶硅层位于所述第六区域中的第一离子的掺杂浓度与所述多晶硅层位于所述第四区域中的所述第二离子的掺杂浓度形成第一梯度的浓度分布，所述多晶硅层位于所述第九区域中的所述第三离子的掺杂浓度与所述多晶硅层位于所述第七区域中的所述第四离子的掺杂浓度形成第二梯度的浓度分布。
  8. 根据权利要求7所述的薄膜晶体管阵列面板，其中，所述多晶硅层位于所述第六区域中的第一离子的掺杂浓度大于所述多晶硅层位于所述第四区域中的所述第二离子的掺杂浓度，所述多晶硅层位于所述第九区域中的所述第三离子的掺杂浓度大于所述多晶硅层位于所述第七区域中的所述第四离子的掺杂浓度。
  9. 根据权利要求8所述的薄膜晶体管阵列面板，其中，所述第一离子、所述第二离子、所述第三离子和所述第四离子均为P离子。
  10. 根据权利要求5所述的薄膜晶体管阵列面板，其中，所述多晶硅层位于所述第五区域的部分将所述多晶硅层位于所述第六区域的部分和所述多晶硅层位于所述第四区域的部分隔开，所述多晶硅层位于所述第八区域的部分将所述多晶硅层位于所述第七区域的部分和所述多晶硅层位于所述第九区域的部分隔开。
  11. 根据权利要求5所述的薄膜晶体管阵列面板，其中，所述第一离子在所述多晶硅层位于所述第六区域的部分的内部具有恒定的浓度分布；
    所述第二离子在所述多晶硅层位于所述第四区域的部分的内部具有恒定的浓度分布；
    所述第三离子在所述多晶硅层位于所述第九区域的部分的内部具有恒定的浓度分布；
    所述第四离子在所述多晶硅层位于所述第七区域的部分的内部具有恒定的浓度分布。
  12. 根据权利要求5所述的薄膜晶体管阵列面板，其中，所述第一离子在所述多晶硅层位于所述第六区域的部分的内部具有第三梯度的浓度分布；
    所述第二离子在所述多晶硅层位于所述第四区域的部分的内部具有第四梯度的浓度分布；
    所述第三离子在所述多晶硅层位于所述第就区域的部分的内部具有第五梯度的浓度分布；
    所述第四离子在所述多晶硅层位于所述第七区域的部分的内部具有第六梯度的浓度分布。
  13. 一种如权利要求5所述的薄膜晶体管阵列面板的制作方法，其中，所述方法包括以下步骤：
    A、形成第一面板，其中，所述第一面板包括所述基板、所述缓冲层、所述多晶硅层、所述第一绝缘层和所述栅极，其中，所述多晶硅层包括第一区域、第二区域和第三区域，所述第一区域位于所述第二区域和所述第三区域之间，所述栅极所在的位置与所述第一区域对应；
    B、透过所述第一绝缘层中位于所述第二区域和所述第三区域的部分向所述多晶硅层掺杂所述第一离子、所述第二离子、所述第三离子和所述第四离子，以使得所述第二区域中的所述第六区域和所述第三区域中的所述第九区域分别掺杂有所述第一离子和所述第三离子，以及使得所述第二区域中的所述第四区域和所述第三区域中的所述第七区域分别掺杂有所述第二离子和所述第四离子；
    C、在所述第一面板上形成所述源极、所述漏极、所述第二绝缘层以及所述显示器件层，其中，所述源极与所述多晶硅层中位于所述第六区域的部分接触，所述漏极与所述多晶硅层中位于所述第九区域的部分接触。
  14. 根据权利要求13所述的薄膜晶体管阵列面板的制作方法，其中，所述多晶硅层中位于所述第二区域的部分和/或所述多晶硅层中位于所述第三区域的部分用于减少所述薄膜晶体管的漏电流。
  15. 根据权利要求14所述的薄膜晶体管阵列面板的制作方法，其中，所述多晶硅层位于所述第六区域中的第一离子的掺杂浓度与所述多晶硅层位于所述第四区域中的所述第二离子的掺杂浓度形成第一梯度的浓度分布，所述多晶硅层位于所述第九区域中的所述第三离子的掺杂浓度与所述多晶硅层位于所述第七区域中的所述第四离子的掺杂浓度形成第二梯度的浓度分布。
  16. 根据权利要求15所述的薄膜晶体管阵列面板的制作方法，其中，所述多晶硅层位于所述第六区域中的第一离子的掺杂浓度大于所述多晶硅层位于所述第四区域中的所述第二离子的掺杂浓度，所述多晶硅层位于所述第九区域中的所述第三离子的掺杂浓度大于所述多晶硅层位于所述第七区域中的所述第四离子的掺杂浓度。
  17. 根据权利要求16所述的薄膜晶体管阵列面板的制作方法，其中，所述第一离子、所述第二离子、所述第三离子和所述第四离子均为P离子。
  18. 根据权利要求13所述的薄膜晶体管阵列面板的制作方法，其中，所述多晶硅层位于所述第五区域的部分将所述多晶硅层位于所述第六区域的部分和所述多晶硅层位于所述第四区域的部分隔开，所述多晶硅层位于所述第八区域的部分将所述多晶硅层位于所述第七区域的部分和所述多晶硅层位于所述第九区域的部分隔开。
  19. 根据权利要求13所述的薄膜晶体管阵列面板的制作方法，其中，所述第一离子在所述多晶硅层位于所述第六区域的部分的内部具有恒定的浓度分布；
    所述第二离子在所述多晶硅层位于所述第四区域的部分的内部具有恒定的浓度分布；
    所述第三离子在所述多晶硅层位于所述第九区域的部分的内部具有恒定的浓度分布；
    所述第四离子在所述多晶硅层位于所述第七区域的部分的内部具有恒定的浓度分布。
  20. 根据权利要求13所述的薄膜晶体管阵列面板的制作方法，其中，所述第一离子在所述多晶硅层位于所述第六区域的部分的内部具有第三梯度的浓度分布；
    所述第二离子在所述多晶硅层位于所述第四区域的部分的内部具有第四梯度的浓度分布；
    所述第三离子在所述多晶硅层位于所述第就区域的部分的内部具有第五梯度的浓度分布；
    所述第四离子在所述多晶硅层位于所述第七区域的部分的内部具有第六梯度的浓度分布。
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