WO2017149966A1 - 電子回路モジュール及び電子回路モジュールの試験方法 - Google Patents

電子回路モジュール及び電子回路モジュールの試験方法 Download PDF

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WO2017149966A1
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circuit module
electronic circuit
layer
test
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孝司 丸山
茂 須田
正己 宮崎
大輔 井口
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アルプス電気株式会社
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    • H01L2924/181—Encapsulation

Definitions

  • the present invention relates to an electronic circuit module, and more particularly, to an electronic circuit module provided with a test electrode and a test method for the electronic circuit module.
  • test electrode is provided to identify an electronic component that causes a failure during failure analysis. For example, when an electronic component is covered with a sealing resin, the test probe cannot be brought into direct contact with the electronic component. Therefore, an electronic component is connected via a via hole to the bottom layer of the multilayer substrate on which the electronic component is mounted. A plurality of test electrodes connected to the component are provided, and a test probe is brought into contact with the test electrodes to check continuity and the like.
  • a multilayer printed wiring board 900 which is such an electronic circuit module is disclosed in Patent Document 1.
  • the multilayer printed wiring board 900 will be described with reference to FIG.
  • the multilayer printed wiring board 900 is required to check the continuity between the electronic circuits of each layer before mounting the electronic component or the input / output function test between the circuits of each layer after mounting the electronic component.
  • the copper foil 904 in the portion is removed by etching, and the insulating layer 902 exposed in the portion is dissolved and removed with an alkaline aqueous solution to expose the lands 906, 908, and 909 of the inner layer circuit.
  • the lands 906, 908, and 909 are used as check lands 916, 917, and 918 for checking continuity between the electronic circuits of each layer or for function tests.
  • the multilayer printed wiring board 900 areas for exposing the check lands 916, 917, and 918 are required on the uppermost layer and the lowermost layer of the substrate 901. Further, when a part of the electronic circuit such as the wiring pattern is on the uppermost layer and the lowermost layer, it is necessary to avoid the regions and expose the check lands 916, 917, and 918. Therefore, it is necessary to make the area of the substrate 901 larger than the conventional area. As a result, there is a problem that the electronic circuit module cannot be reduced in size.
  • the present invention has been made in view of such a state of the art, and an electronic circuit module that has a test electrode on the inner layer of a multilayer substrate and can be reduced in size, and prior work for performing failure analysis is facilitated.
  • An electronic circuit module test method is provided.
  • an electronic circuit module includes a multilayer board and a plurality of electronic components mounted on the uppermost layer of the multilayer board, and the lowermost layer of the multilayer board has a normal operation.
  • a plurality of necessary land electrodes are provided, and an inner layer of the multilayer substrate is provided with a test electrode connected to the electronic component, and the test electrode and the land electrode are connected to each other.
  • the test electrode is provided at a position overlapping the land electrode in plan view.
  • the test electrode for failure analysis is provided at a position overlapping the land electrode in plan view in the inner layer of the multilayer substrate, so that the test electrode is exposed in the lowermost layer of the multilayer substrate. No area is required to make it happen. Therefore, it is not necessary to increase the area of the lowermost layer of the multilayer substrate, and the electronic circuit module itself can be reduced in size.
  • the test electrode is characterized by being formed by a non-through via hole made of a conductive material.
  • the test electrode since the test electrode is formed by the non-through via hole, the test electrode has a thickness in the thickness direction and the lateral direction of the multilayer substrate. Therefore, the test electrode can be easily exposed even if the precision of the depth to be cut when the insulating layer of the multilayer substrate is cut is poor.
  • At least one of the test electrodes is a first test electrode having a lower end surface provided in a layer one layer above the lowermost layer of the multilayer substrate, The wiring board is not provided in the lowermost layer of the multilayer substrate.
  • the lower end surface of the first test electrode is provided in a layer one layer above the lowermost layer of the multilayer substrate. Therefore, when the test electrode is exposed for failure analysis, It is only necessary to remove the lowermost insulating layer of the multilayer substrate. Moreover, since the wiring pattern is not provided in the lowermost layer of the multilayer substrate, the wiring pattern is not cut.
  • At least one of the test electrodes is a second test electrode provided in the vicinity of the side end portion of the multilayer substrate, and The wiring pattern is not provided at least in the vicinity of the second test electrode.
  • the second test electrode since the second test electrode is provided in the vicinity of the side end portion of the multilayer substrate, the side end portion of the multilayer substrate is exposed when the test electrode is exposed for failure analysis. Just shaving. Further, since the wiring pattern is not provided at least in the vicinity of the second test electrode in the side end portion of the multilayer substrate, the wiring pattern is not cut.
  • the non-through via hole is a stacked via hole formed in a straight line in a direction perpendicular to the uppermost layer of the multilayer substrate.
  • the electronic circuit module configured in this way can minimize the length of the non-through via hole forming the test electrode, it can make it difficult to affect the performance of the electronic circuit module itself.
  • the uppermost layer of the multilayer substrate is provided with a component pad for the electronic component, and the connection land of the uppermost layer of the non-through via hole is shared with the component pad. It has the characteristics.
  • the electronic circuit module configured as described above can improve the space efficiency of wiring by using a pad-on-via in which a connection land on the uppermost layer of a non-through via hole and a component pad are used in common.
  • the electronic component is characterized by being resin-sealed.
  • the electronic circuit module configured as described above does not require the sealing resin to be scraped to expose the test electrode even if the electronic component is sealed with the sealing resin.
  • a first test method for an electronic circuit module includes a multilayer board and a plurality of electronic components mounted on the uppermost layer of the multilayer board, and the lowermost layer of the multilayer board.
  • a test method for an electronic circuit module in which a plurality of land electrodes necessary for normal operation are provided and a test electrode connected to the electronic component is provided on an inner layer of the multilayer substrate.
  • the test electrode is provided at a position overlapping with the land electrode in plan view, and at least one of the test electrodes is a layer whose lower end surface is one layer above the lowest layer of the multilayer substrate.
  • the first test electrode and the land electrode are not connected to each other, the wiring layer is not provided on the lowermost layer of the multilayer substrate, and the lowermost layer of the multilayer substrate is used for analysis. Before shaving To expose the first test electrode, it has the feature that.
  • the lower end surface of the first test electrode is provided in a layer one layer above the lowermost layer of the multilayer substrate.
  • the electrodes it is only necessary to scrape the lowermost insulating layer of the multilayer substrate.
  • the wiring pattern is not provided in the lowermost layer of the multilayer substrate, the wiring pattern is not cut. Therefore, the preliminary work for performing the failure analysis is facilitated.
  • a second test method for an electronic circuit module comprises a multilayer board and a plurality of electronic components mounted on the uppermost layer of the multilayer board, and the lowermost layer of the multilayer board.
  • a test method for an electronic circuit module in which a plurality of land electrodes necessary for normal operation are provided and a test electrode connected to the electronic component is provided on an inner layer of the multilayer substrate.
  • the test electrode is provided at a position overlapping the land electrode in plan view, and at least one of the test electrodes is provided in the vicinity of a side end of the multilayer substrate.
  • the second test electrode is provided in the vicinity of the side end portion of the multilayer substrate, when the test electrode is exposed for failure analysis, It is only necessary to cut the side edge of the multilayer substrate. Further, since the wiring pattern is not provided at least in the vicinity of the second test electrode in the side end portion of the multilayer substrate, the wiring pattern is not cut. Therefore, the preliminary work for performing the failure analysis is facilitated.
  • the test electrode for failure analysis is provided at a position overlapping the land electrode in plan view in the inner layer of the multilayer substrate, so that the test electrode is exposed in the lowermost layer of the multilayer substrate. Does not require space. Therefore, it is not necessary to increase the area of the lowermost layer of the multilayer substrate, and the electronic circuit module itself can be reduced in size.
  • the lower end surface of the first test electrode is provided in a layer one layer above the lowermost layer of the multilayer substrate. It is only necessary to scrape the lowermost insulating layer of the multilayer substrate when exposing the substrate. Moreover, since the wiring pattern is not provided in the lowermost layer of the multilayer substrate, the wiring pattern is not cut.
  • the preliminary work for performing the failure analysis is facilitated. Furthermore, in the second test method for the electronic circuit module of the present invention, since the second test electrode is provided in the vicinity of the side end portion of the multilayer substrate, the multilayer is used when exposing the test electrode for failure analysis. It is only necessary to cut the side edge of the substrate. Further, since the wiring pattern is not provided at least in the vicinity of the second test electrode in the side end portion of the multilayer substrate, the wiring pattern is not cut. Therefore, the preliminary work for performing the failure analysis is facilitated.
  • the electronic circuit module of the present invention is a small electronic circuit module having a high-frequency circuit used in, for example, a wireless LAN (Local Area Network) or Bluetooth (registered trademark), and is mounted on an electronic device such as a smartphone. Used.
  • the use of the electronic circuit module of the present invention is not limited to the embodiments described below, and can be appropriately changed. In the description of each drawing, when it is described as right side, left side, upper side, and lower side, these indicate + X side, -X side, + Z side, and -Z side in each drawing, respectively. .
  • FIG. 1 is a perspective view showing an external appearance of the electronic circuit module 100
  • FIG. 2 is a plan view of the electronic circuit module 100 as viewed from above
  • FIG. 3 is a plan view of the electronic circuit module 100 as viewed from below.
  • It is. 4 is a cross-sectional view of the electronic circuit module 100 as viewed from the line AA shown in FIG. 2
  • FIG. 5 is a partially enlarged schematic view of the electronic circuit module 100.
  • FIG. 5 shows a state before the electronic component 31 is resin-sealed.
  • the electronic circuit module 100 includes a rectangular multilayer substrate 10 and a plurality of electronic components 31 mounted on the uppermost layer 10a of the multilayer substrate 10 as shown in FIGS.
  • the multilayer substrate 10 is a six-layer multilayer substrate having an uppermost layer 10a, a lowermost layer 10b, and four inner layers 10c.
  • a wiring pattern 17 is formed on the uppermost layer 10 a of the multilayer substrate 10 and the inner layer 10 c of the multilayer substrate 10, and an electronic circuit 30 is formed by the wiring pattern 17 and a plurality of electronic components 31.
  • the plurality of electronic components 31 are resin-sealed with a sealing resin 35 that covers almost the entire area of the multilayer substrate 10.
  • the sealing resin 35 is a thermosetting molding material in which an epoxy resin is a main component and a silica filler is added, and is used for the purpose of protecting the electronic component 31 on the multilayer substrate 10 from an environment such as heat and humidity. It is done.
  • the lowermost layer 10b of the multilayer substrate 10 is provided with a plurality of land electrodes 11 necessary for normal operation, as shown in FIG.
  • the land electrode 11 includes a plurality of first land electrodes 11a and one second land electrode 11b.
  • the plurality of first land electrodes 11 a are used as, for example, a power supply terminal that supplies power to the electronic circuit 30 described above, an input terminal or an output terminal of the electronic circuit 30, and the like.
  • these first land electrodes 11 a are provided along the periphery of the surface of the lowermost layer 10 b of the multilayer substrate 10.
  • the second land electrode 11b is formed in the center of the lowermost layer 10b of the multilayer substrate 10 so as to have a larger area than the first land electrode 11a.
  • the second land electrode 11 b is used as a ground terminal of the electronic circuit 30.
  • the second land electrode 11b is formed by one large land pattern, but a plurality of small land patterns may be formed side by side.
  • the plurality of land electrodes 11 provided on the lowermost layer 10b of the multilayer substrate 10 are attached to an electronic device such as a smartphone on which the electronic circuit module 100 is mounted by solder or the like, and the electronic circuit 30 is electrically connected to a circuit in the electronic device. Connected to.
  • the electronic circuit module 100 has a test electrode 13 for identifying an electronic component 31 that causes a failure during failure analysis.
  • the test probe cannot be brought into direct contact with the terminal of the electronic component 31. Therefore, it is necessary to provide the test electrode 13 on the side of the multilayer substrate 10 on which the electronic component 31 is mounted.
  • the test electrode 13 is provided on the inner layer 10 c of the multilayer substrate 10 as shown in FIG. 4.
  • the electronic circuit module 100 has a plurality of test electrodes 13. Further, since it is not necessary to provide a test electrode for inspecting the land electrode 11 itself for failure analysis, the test electrode 13 and the land electrode 11 are not connected.
  • the test electrode 13 is connected to an electronic component 31 to be subjected to defect analysis or to a location in the middle of the wiring pattern 17 connecting the plurality of electronic components 31. As shown in FIG. 4, the test electrode 13 is formed by a non-through via hole 20 made of a conductive material. The connection land 20 a of the non-through via hole 20 formed in the uppermost layer 10 a of the multilayer substrate 10 is connected to the electronic component 31.
  • the non-penetrating via hole 20 is not a via hole connected from the uppermost layer 10a to the lowermost layer 10b in the multilayer substrate 10, but is a via hole formed from the uppermost layer 10a or the lowermost layer 10b to the inner layer 10c.
  • the non-through via hole 20 is formed from the uppermost layer 10a to the inner layer 10c.
  • At least one test electrode 13 among the plurality of test electrodes 13 is a first test electrode 13 a, and the lower end surface 14 of the first test electrode 13 a is the lowermost layer 10 b of the multilayer substrate 10. It is provided in a layer one layer above. Accordingly, the test electrode 13 does not exist in the insulating layer 10d between the lowermost layer 10b of the multilayer substrate 10 and the layer above it. Further, the wiring pattern 17 is not provided on the lowermost layer 10 b of the multilayer substrate 10.
  • At least one test electrode 13 among the plurality of test electrodes 13 is a second test electrode 13 b, and the second test electrode 13 b is in the vicinity of the side end portion 10 e of the multilayer substrate 10. Is provided. Further, the wiring pattern 17 is not provided at a position at least in the vicinity of the second test electrode 13 b in the side end portion 10 e of the multilayer substrate 10.
  • the second test electrode 13 b in the electronic circuit module 100 has a lower end surface 14 provided in a layer one layer lower than the uppermost layer 10 a of the multilayer substrate 10. That is, the length of the second test electrode 13b is the length of one layer of the insulating layer 10d.
  • the non-penetrating via hole 20 constituting the test electrode 13 is a stacked via hole 21 formed in a straight line in the vertical direction (downward) with respect to the uppermost layer 10a of the multilayer substrate 10.
  • the stacked via hole 21 is a via hole in which all the vias formed in each layer in the inner layer 10c of the multilayer substrate 10 are at the same position in plan view.
  • the test electrode 13 (the first test electrode 13a and the second test electrode 13b) is formed in a substantially cylindrical shape by extending in the direction ( ⁇ Z direction) directly below the connection land 20a on the uppermost layer 10a. Is done. Therefore, when the non-penetrating via hole 20, that is, the test electrode 13 is viewed from above or below in plan view, the non-penetrating via hole 20, that is, the test electrode 13 is formed in a circular shape as shown in FIG. It will be. By forming the stacked via hole 21, the length of the non-penetrating via hole 20 forming the test electrode 13 can be minimized, so that it is difficult to affect the performance of the electronic circuit module 100 itself.
  • the stacked via hole 21 is used as the non-penetrating via hole 20 constituting the test electrode 13.
  • a stacker via having upper and lower vias not located at the same position in plan view is used as the non-penetrating via hole 20. May be used.
  • the via hole 21 is already formed instead of forming the stacked via hole 21 after the layers of the multilayer substrate 10 are stacked.
  • the stacked via holes 21 are formed by laminating each layer vertically.
  • Resin is filled in the opening in the uppermost layer 10a of the non-through via hole 20, and this resin is subjected to metal plating, so that a connection land 20a having no hole in the center is formed on the multilayer substrate 10 as shown in FIG. It is formed on the top layer 10a.
  • the uppermost layer 10a is provided with a component pad 15 for the electronic component 31, and the electronic component 31 is attached to the component pad 15 with solder or the like.
  • connection land 20 a provided in the uppermost layer 10 a of the non-penetrating via hole 20 is shared with the component pad 15. That is, the pad-on-via 23 of the non-through via hole 20 is formed in the uppermost layer 10 a in the multilayer substrate 10.
  • the pad-on-via 23 in the uppermost layer 10a of the multilayer substrate 10 the space efficiency of the wiring in the uppermost layer 10a can be improved.
  • the wiring pattern 17 that connects the plurality of electronic components 31 or between the plurality of electronic components 31 and the land electrode 11 is provided on the uppermost layer 10 a and the inner layer 10 c of the multilayer substrate 10.
  • the lowermost layer 10b of the multilayer substrate 10 is not formed. Accordingly, nothing is formed on the lowermost layer 10b of the multilayer substrate 10 except for the plurality of land electrodes 11 (first land electrode 11a and second land electrode 11b).
  • the test electrode 13 is provided at a position overlapping the land electrode 11 in plan view.
  • test electrodes 13 provided on the left and right sides of the electronic component 31 arranged on the right side in FIG. 4 are respectively provided at positions overlapping the second land electrode 11b in plan view.
  • test electrodes 13 provided on the left and right sides of the electronic component 31 arranged on the left side in FIG. 4 are provided at positions overlapping the first land electrode 11a or the second land electrode 11b in plan view.
  • FIG. 6 is a cross-sectional view of the electronic circuit module 100 as seen from the line AA in FIG. 2, showing the first test method.
  • At least one test electrode 13 among the test electrodes 13 is a first test electrode 13a.
  • the first test method of the electronic circuit module is for the first test connected to the electronic component 31 when analyzing the failure of the electronic circuit module 100, for example, when analyzing the failure of the electronic component 31 on the right side in FIG.
  • a grinding part 19 is formed on the multilayer substrate 10 directly below the electrode 13a.
  • the grinding part 19 just below the first test electrode 13a is a drilling hole 19a, and the drilling hole 19a can be formed by drilling the land electrode 11 and the insulating layer 10d formed on the lowermost layer 10b. .
  • the first test method of the electronic circuit module is a test method in which the lowermost layer 10b of the multilayer substrate 10 is scraped to expose the first test electrode 13a during analysis.
  • a drill may be used, or laser light may be applied from below the lowermost layer 10b ( ⁇ Z side) of the multilayer substrate 10.
  • the lower end surface 14 of the first test electrode 13a is exposed by forming the excavation hole 19a in the multilayer substrate 10. As described above, since the lower end surface 14 of the first test electrode 13a is provided in a layer one layer above the lowermost layer 10b of the multilayer substrate 10, the lowermost surface 10b is exposed from the lowermost layer 10b. Only the upper one insulating layer 10d needs to be excavated, and the preliminary work for analysis is facilitated.
  • the lower end surface 14 of the first test electrode 13a is provided in a layer one layer above the lowermost layer 10b of the multilayer substrate 10, but may be provided in other layers. Further, as described above, since the first test electrode 13a is formed by the non-through via hole 20 having a thickness in the thickness direction of the multilayer substrate 10, the lower end surface 14 of the first test electrode 13a is in which layer. Even if the first test electrode 13a is provided, the first test electrode 13a can be easily exposed regardless of the precision of the depth when the insulating layer 10d of the multilayer substrate 10 is cut.
  • the wiring pattern 17 is not formed on the lowermost layer 10b of the multilayer substrate 10, the wiring pattern 17 is not cut when the grinding part 19 (the excavation hole 19a) is formed on the multilayer substrate 10. Therefore, the result is not affected during failure analysis.
  • an inspection probe is applied to the lower end surface 14 of the first test electrode 13a to perform an inspection for failure analysis of the electronic component 31 on the right side. it can.
  • the inspection probe is applied to the lower end surface 14 of the first test electrode 13a through the excavation hole 19a formed in the lowermost layer 10b of the multilayer substrate 10, the electronic component 31 is sealed with the sealing resin 35. Even if it is resin-sealed, it is not necessary to scrape the sealing resin 35 in order to expose the first test electrode 13a.
  • FIG. 7 is a cross-sectional view of the electronic circuit module 100 as viewed from the line AA in FIG. 2, showing the second test method.
  • At least one test electrode 13 among the test electrodes 13 is a second test electrode 13b.
  • a grinding part 19 (excavation hole 19a) is formed in the multilayer substrate 10 on the left side. That is, the second test method for the electronic circuit module is a test method in which the side end portion 10e of the multilayer substrate 10 is shaved to expose the second test electrode 13b during analysis.
  • the left side surface of the second test electrode 13b is exposed by forming an excavation hole 19a in the multilayer substrate 10.
  • the second test electrode 13 b is provided in the vicinity of the side end portion 10 e of the multilayer substrate 10. Therefore, only the insulating layer 10d at the side end portion 10e of the multilayer substrate 10 needs to be excavated, and the preliminary work for analysis is facilitated.
  • the wiring pattern 17 is not provided at least in the vicinity of the second test electrode 13b in the side end portion 10e of the multilayer substrate 10, when the excavation hole 19a is formed in the multilayer substrate 10, The wiring pattern 17 is not cut. Therefore, the result is not affected during failure analysis.
  • FIG. 8 is a cross-sectional view of the electronic circuit module 110 of the second test method / first modification as seen from the line AA shown in FIG. 2, and FIG. 9 shows the second test method / first modification. It is the partial expansion schematic diagram of the electronic circuit module 110 of. 1 to 3 are common to the electronic circuit module 100.
  • FIG. 8 is a cross-sectional view of the electronic circuit module 110 of the second test method / first modification as seen from the line AA shown in FIG. 2, and FIG. 9 shows the second test method / first modification.
  • It is the partial expansion schematic diagram of the electronic circuit module 110 of. 1 to 3 are common to the electronic circuit module 100.
  • the difference between the electronic circuit module 110 and the electronic circuit module 100 described above is that the length of the second test electrode 13c of the electronic circuit module 110 is different from the length of the second test electrode 13b of the electronic circuit module 100. Others are the same as those of the electronic circuit module 100. Therefore, the description of the same parts as those of the electronic circuit module 100 is omitted.
  • the electronic circuit module 110 is provided with a second test electrode 13c for the electronic component 31 on the left side in FIG.
  • the second test electrode 13c is provided in the vicinity of the side end portion 10e of the multilayer substrate 10, and at least a position in the vicinity of the second test electrode 13c in the side end portion 10e of the multilayer substrate 10 is provided.
  • the wiring pattern 17 is not provided.
  • the second test electrode 13 c in the electronic circuit module 110 has a lower end surface 14 provided in a layer three layers below the uppermost layer 10 a of the multilayer substrate 10. That is, the length of the second test electrode 13c is the length of three layers of the insulating layer 10d.
  • the length of the second test electrode 13c is not limited to the length of three layers, but may be a length corresponding to a plurality of layers.
  • a grinding part 19 is formed at the side end part 10e of the multilayer substrate 10 just beside (left side) of the connected test electrode 13, that is, the second test electrode 13c.
  • the length of the second test electrode 13b is only one layer of the insulating layer 10d. Therefore, when the shape of the electronic circuit module 100 is small, it is extremely necessary to form the excavation hole 19a. It was difficult. However, in the electronic circuit module 110, since the length of the second test electrode 13c is the length of a plurality of layers of the insulating layer 10d (the length of three layers in FIG. 8), the shape of the electronic circuit module 110 is Even if it is small, it becomes easy to form the excavation hole 19a.
  • the excavation hole 19a can be formed in the insulating layer 10d of the side end portion 10e in the multilayer substrate 10 with a drill or the like. Further, a laser beam may be applied from the left side ( ⁇ X side) of the multilayer substrate 10 in order to form the excavation hole 19a.
  • the second test electrode 13c has a length corresponding to a plurality of layers of the insulating layer 10d. However, by appropriately setting the length of the second test electrode 13c, an open stub, a short stub, etc.
  • the stub circuit can be formed. Therefore, a filter circuit such as an impedance matching circuit or a trap circuit can be configured in the electronic circuit 30 using the stub circuit.
  • FIG. 10 is a partially enlarged schematic diagram of the electronic circuit module 110 in the second test method / second modification
  • FIG. 11 is a partially enlarged schematic diagram of the electronic circuit module 110 in the second test method / third modification.
  • the structure of the electronic circuit module 110 in the second test method / second modification and the third modification of the electronic circuit module is the same as that of the electronic circuit module 110 in the second test method / first modification of the electronic circuit module. is there. Therefore, the description of the structure of the electronic circuit module 110 is omitted.
  • the test method is to form the grinding part 19 across the multilayer substrate 10 and the sealing resin 35 of the electronic circuit module 110.
  • the grinding part 19 in the second test method / second modification is a partial grinding part 19b.
  • the partial grinding portion 19b is sharpened with respect to the side end portion 10e of the multilayer substrate 10 on the side where the electronic component 31 is present and the left side surface (the ⁇ X side surface) of the sealing resin 35, for example, in a half plan view. It is formed in a circle.
  • the partially ground portion 19b By forming the partially ground portion 19b, the non-through via hole 20 for testing the electronic component 31, that is, the second test electrode 13c can be exposed.
  • the partial grinding part 19b does not necessarily have a semicircular shape in plan view but may have a rectangular shape in plan view.
  • the partial grinding part 19b can be formed of a semicircular or rectangular file or the like.
  • the grinding portion 19b can be more easily formed compared to the second test method and the first modification of the electronic circuit module regardless of the position of the second test electrode 13c in the vertical direction. Can be formed.
  • the grinding unit 19 extends over the entire left surface of the multilayer substrate 10 and the sealing resin 35 of the electronic circuit module 110. This is a test method for forming.
  • the grinding part 19 in the second test method and the third modification is a whole surface grinding part 19c.
  • the whole surface grinding portion 19c scrapes the entire surface of the side end portion 10e of the multilayer substrate 10 and the left side surface of the sealing resin 35 (the surface on the -X side), thereby left side of the multilayer substrate 10 and the sealing resin 35. This is formed by cutting the surface.
  • the entire ground portion 19c By forming the entire ground portion 19c, the non-through via hole 20 for testing the electronic component 31, that is, the second test electrode 13c can be exposed.
  • the partial grinding part 19c can be formed with a flat file or the like.
  • the grinding part 19c is formed, compared with the second test method, the first modification, and the second modification of the electronic circuit module, regardless of the position of the second test electrode 13c in the Z direction and the Y direction. Further, the grinding part 19 can be formed more easily.
  • the test electrode 13 for failure analysis is provided at a position overlapping the land electrode 11 in plan view in the inner layer 10 c of the multilayer substrate 10, so that the test electrode 13 is provided on the lowermost layer 10 b of the multilayer substrate 10. There is no need for an area to expose the film. Therefore, it is not necessary to increase the area of the lowermost layer 10b of the multilayer substrate 10, and the electronic circuit module 100 itself can be downsized.
  • the test electrode 13 since the test electrode 13 is formed by the non-penetrating via hole 20, the test electrode 13 has a thickness in the thickness direction and the lateral direction of the multilayer substrate 10. Therefore, the test electrode 13 can be easily exposed even if the precision of the depth to be cut when the insulating layer 10d of the multilayer substrate 10 is cut is poor.
  • the lower end surface 14 of the first test electrode 13a is provided in a layer one layer higher than the lowermost layer 10b of the multilayer substrate 10, when the test electrode 13 is exposed for failure analysis, It is only necessary to scrape the insulating layer 10d of the lowermost layer 10b. Further, since the wiring pattern 17 is not provided in the lowermost layer 10b of the multilayer substrate 10, the wiring pattern 17 is not cut.
  • the second test electrode 13b is provided in the vicinity of the side end portion 10e of the multilayer substrate 10, only the side end portion 10e of the multilayer substrate 10 is shaved when exposing the test electrode 13 for failure analysis. Good. Further, since the wiring pattern 17 is not provided at least in the vicinity of the second test electrode 13b in the side end portion 10e of the multilayer substrate 10, the wiring pattern 17 is not cut.
  • the length of the non-through via hole 20 forming the test electrode 13 can be minimized by the stacked via hole 21, it is possible to make it difficult to affect the performance of the electronic circuit module 100 itself.
  • the space efficiency of the wiring can be improved.
  • the first test method for the electronic circuit module is such that the lower end surface 14 of the first test electrode 13a is provided in a layer one layer above the lowermost layer 10b of the multilayer substrate 10, so that it is used for testing for failure analysis.
  • the insulating layer 10d of the lowermost layer 10b of the multilayer substrate 10 need only be shaved.
  • the wiring pattern 17 is not provided in the lowermost layer 10b of the multilayer substrate 10, the wiring pattern 17 is not cut. Therefore, the preliminary work for performing the failure analysis is facilitated.
  • the second test electrode 13b is provided in the vicinity of the side end portion 10e of the multilayer substrate 10, when the test electrode 13 is exposed for failure analysis, It is only necessary to scrape the side end portion 10e of the multilayer substrate 10. Further, since the wiring pattern 17 is not provided at least in the vicinity of the second test electrode 13b in the side end portion 10e of the multilayer substrate 10, the wiring pattern 17 is not cut. Therefore, the preliminary work for performing the failure analysis is facilitated.
  • the test electrode for failure analysis is provided at the position overlapping the land electrode in plan view in the inner layer of the multilayer substrate, so that the test electrode is provided on the lowermost layer of the multilayer substrate.
  • An area for exposing the electrode is not required. Therefore, it is not necessary to increase the area of the lowermost layer of the multilayer substrate, and the electronic circuit module itself can be reduced in size.
  • the lower end surface of the first test electrode is provided in a layer one layer above the lowermost layer of the multilayer substrate. It is only necessary to scrape the lowermost insulating layer of the multilayer substrate when exposing the substrate.
  • the wiring pattern is not provided in the lowermost layer of the multilayer substrate, the wiring pattern is not cut. Therefore, the preliminary work for performing the failure analysis is facilitated. Furthermore, in the second test method for an electronic circuit module according to the present invention, the second test electrode is provided in the vicinity of the side end portion of the multilayer substrate. It is only necessary to cut the side edge of the substrate. Further, since the wiring pattern is not provided at least in the vicinity of the second test electrode in the side end portion of the multilayer substrate, the wiring pattern is not cut. Therefore, the preliminary work for performing the failure analysis is facilitated.

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Abstract

【課題】テスト用電極を多層基板の内層に有すると共に小型化が可能な電子回路モジュール、及び不良解析を行なうための事前作業が容易になる電子回路モジュールの試験方法を提供する。 【解決手段】多層基板１０と、多層基板１０の最上層１０ａに実装された複数の電子部品３１と、を備えた電子回路モジュール１００であって、多層基板１０の最下層１０ｂには、通常動作に必要な複数のランド電極１１が設けられていると共に、多層基板１０の内層１０ｃには、電子部品３１に接続されたテスト用電極１３が設けられており、テスト用電極１３とランド電極１１とが接続されておらず、テスト用電極１３が、平面視でランド電極１１と重なる位置に設けられている。

Description

電子回路モジュール及び電子回路モジュールの試験方法
　本発明は、電子回路モジュールに関し、特に、テスト用電極が設けられた電子回路モジュール及び当該電子回路モジュールの試験方法に関する。
　近年、テスト用電極が設けられた電子回路モジュールが開発されている。テスト用電極は、不良解析時に不良の原因となる電子部品の特定を行なうために設けられるものである。例えば、電子部品が封止樹脂で覆われている場合、当該電子部品に直接テスト用プローブを接触させることができないため、電子部品の搭載されている多層基板の最下層に、ビアホールを介して電子部品に接続された複数のテスト用電極を設け、そのテスト用電極にテスト用プローブを接触させて、導通等のチェックを行う。
　しかし、電子回路モジュールを動作させるために必要な複数のランド電極以外に、複数のテスト用電極を多層基板の最下層に設けなければならないため、多層基板の面積を大きくせざるを得ず、電子回路モジュールの大型化に繋がってしまっていた。そこで、テスト用電極を多層基板の最下層に設けないで済むようにした電子回路モジュールが開発されている。このような電子回路モジュールである多層プリント配線板９００が特許文献１に開示されている。以下、多層プリント配線板９００について図１２を用いて説明する。
　多層プリント配線板９００は、電子部品搭載前における各層の電子回路間の導通チェック又は、電子部品搭載後における各層の回路間の入出力機能試験をするために、基板９０１の片面又は両面の所要の部分の銅箔９０４をエッチング除去すると共にその部分に露出した絶縁層９０２をアルカリ性水溶液にて溶解除去して内層回路のランド９０６、９０８、及び９０９を露出させる。そして、各ランド９０６、９０８、及び９０９を各層の電子回路間の導通チェック用又は機能試験用のチェックランド９１６、９１７、及び９１８とした。
　このような構成によって、内層回路のランドを利用して各層の電子回路間の導通チェック用又は機能試験用のチェックランドを設けることができる。
特開平０７－００７２７２号公報
　しかしながら、多層プリント配線板９００では、チェックランド９１６、９１７、及び９１８を露出させるための領域が基板９０１の最上層及び最下層に必要とされる。また、配線パターン等の電子回路の一部が最上層及び最下層にあると、その領域を避けてチェックランド９１６、９１７、及び９１８を露出させるようにする必要がある。そのため、基板９０１の面積を従来の面積より大きくする必要があった。その結果、電子回路モジュールを小型化することができないという問題があった。
　本発明はこのような従来技術の実情に鑑みてなされたもので、テスト用電極を多層基板の内層に有すると共に小型化が可能な電子回路モジュール、及び不良解析を行なうための事前作業が容易になる電子回路モジュールの試験方法を提供する。
　上記課題を解決するために本発明の電子回路モジュールは、多層基板と、前記多層基板の最上層に実装された複数の電子部品と、を備え、前記多層基板の最下層には、通常動作に必要な複数のランド電極が設けられていると共に、前記多層基板の内層には、前記電子部品に接続されたテスト用電極が設けられており、前記テスト用電極と前記ランド電極とが接続されておらず、前記テスト用電極が、平面視で前記ランド電極と重なる位置に設けられている、という特徴を有する。
　このように構成された電子回路モジュールは、不良解析のためのテスト用電極を、多層基板の内層における平面視でランド電極と重なる位置に設けたので、多層基板の最下層にテスト用電極を露出させるための領域を必要としない。そのため、多層基板の最下層の面積を大きくする必要がなく、電子回路モジュール自身を小型化することが可能となる。
　また、上記の構成において、前記テスト用電極は、導電性材料からなる非貫通ビアホールによって形成されている、という特徴を有する。
　このように構成された電子回路モジュールは、テスト用電極が非貫通ビアホールによって形成されているため、テスト用電極が多層基板の厚さ方向及び横方向に厚みを有する。そのため、多層基板の絶縁層を削る際の削る深さの精度が悪くても、テスト用電極を容易に露出させることができる。
　また、上記の構成において、前記テスト用電極のうちの少なくとも１つのテスト用電極は、その下端面が前記多層基板の最下層より１層上の層に設けられた第１テスト用電極となり、前記多層基板の最下層には配線パターンが設けられていない、という特徴を有する。
　このように構成された電子回路モジュールは、第１テスト用電極の下端面が多層基板の最下層より１層上の層に設けられているので、不良解析のためテスト用電極を露出させる際に多層基板の最下層の絶縁層を削るだけで良い。また、多層基板の最下層に配線パターンが設けられていないので、配線パターンを切断してしまうことがない。
　また、上記の構成において、前記テスト用電極のうちの少なくとも１つのテスト用電極は、前記多層基板の側端部の近傍に設けられた第２テスト用電極となり、前記多層基板の側端部のうちの少なくとも前記第２テスト用電極の近傍となる位置には配線パターンが設けられていない、という特徴を有する。
　このように構成された電子回路モジュールは、第２テスト用電極が多層基板の側端部の近傍に設けられているので、不良解析のためテスト用電極を露出させる際に多層基板の側端部を削るだけで良い。また、多層基板の側端部のうちの少なくとも第２テスト用電極の近傍となる位置には配線パターンが設けられていないので、配線パターンを切断してしまうことがない。
　また、上記の構成において、前記非貫通ビアホールは、前記多層基板の最上層に対して垂直方向に一直線状に形成されるスタックト・ビアホールである、という特徴を有する。
　このように構成された電子回路モジュールは、テスト用電極を形成する非貫通ビアホールの長さを必要最小限にできるので、電子回路モジュール自身の性能への影響を出にくくすることができる。
　また、上記の構成において、前記多層基板の最上層には、前記電子部品用の部品パッドが設けられており、前記非貫通ビアホールの最上層の接続ランドが前記部品パッドと共通化されている、という特徴を有する。
　このように構成された電子回路モジュールは、非貫通ビアホールの最上層の接続ランドと部品パッドとが共通化されたパッド・オン・ビアを用いることにより、配線のスペース効率を良くすることができる。
　また、上記の構成において、前記電子部品が樹脂封止されている、という特徴を有する。
　このように構成された電子回路モジュールは、電子部品が封止樹脂によって樹脂封止されていても、テスト用電極を露出させるために封止樹脂を削る必要が無い。
　上記課題を解決するために本発明の電子回路モジュールの第１の試験方法は、多層基板と、前記多層基板の最上層に実装された複数の電子部品と、を備え、前記多層基板の最下層には、通常動作に必要な複数のランド電極が設けられていると共に、前記多層基板の内層には、前記電子部品に接続されたテスト用電極が設けられた電子回路モジュールの試験方法であって、前記テスト用電極を、平面視で前記ランド電極と重なる位置に設け、前記テスト用電極のうちの少なくとも１つのテスト用電極を、その下端面が前記多層基板の最下層より１層上の層に設けられた第１テスト用電極とし、前記第１テスト用電極と前記ランド電極とを接続せず、前記多層基板の最下層には配線パターンを設けず、解析時に前記多層基板の最下層を削って前記第１テスト用電極を露出させる、という特徴を有する。
　このように構成された電子回路モジュールの第１の試験方法は、第１テスト用電極の下端面が多層基板の最下層より１層上の層に設けられているので、不良解析のためテスト用電極を露出させる際に多層基板の最下層の絶縁層を削るだけで良い。また、多層基板の最下層に配線パターンが設けられていないので、配線パターンを切断してしまうことがない。そのため、不良解析を行なうための事前作業が容易になる。
　上記課題を解決するために本発明の電子回路モジュールの第２の試験方法は、多層基板と、前記多層基板の最上層に実装された複数の電子部品と、を備え、前記多層基板の最下層には、通常動作に必要な複数のランド電極が設けられていると共に、前記多層基板の内層には、前記電子部品に接続されたテスト用電極が設けられた電子回路モジュールの試験方法であって、前記テスト用電極を、平面視で前記ランド電極と重なる位置に設け、前記テスト用電極のうちの少なくとも１つのテスト用電極を、前記多層基板の側端部の近傍に設けられた第２テスト用電極とし、前記第２テスト用電極と前記ランド電極とを接続せず、前記多層基板の側端部のうちの少なくとも前記第２テスト用電極の近傍となる位置には配線パターンを設けず、解析時に前記多層基板の側端部を削って前記第２テスト用電極を露出させる、という特徴を有する。
　このように構成された電子回路モジュールの第２の試験方法は、第２テスト用電極が多層基板の側端部の近傍に設けられているので、不良解析のためテスト用電極を露出させる際に多層基板の側端部を削るだけで良い。また、多層基板の側端部のうちの少なくとも第２テスト用電極の近傍となる位置には配線パターンが設けられていないので、配線パターンを切断してしまうことがない。そのため、不良解析を行なうための事前作業が容易になる。
　本発明の電子回路モジュールは、不良解析のためのテスト用電極を、多層基板の内層における平面視でランド電極と重なる位置に設けたので、多層基板の最下層にテスト用電極を露出させるための領域を必要としない。そのため、多層基板の最下層の面積を大きくする必要がなく、電子回路モジュール自身を小型化することが可能となる。また、本発明の電子回路モジュールの第１の試験方法は、第１テスト用電極の下端面が多層基板の最下層より１層上の層に設けられているので、不良解析のためテスト用電極を露出させる際に多層基板の最下層の絶縁層を削るだけで良い。また、多層基板の最下層に配線パターンが設けられていないので、配線パターンを切断してしまうことがない。そのため、不良解析を行なうための事前作業が容易になる。更に、本発明の電子回路モジュールの第２の試験方法は、第２テスト用電極が多層基板の側端部の近傍に設けられているので、不良解析のためテスト用電極を露出させる際に多層基板の側端部を削るだけで良い。また、多層基板の側端部のうちの少なくとも第２テスト用電極の近傍となる位置には配線パターンが設けられていないので、配線パターンを切断してしまうことがない。そのため、不良解析を行なうための事前作業が容易になる。
本発明の電子回路モジュールの外観を示す斜視図である。 電子回路モジュールを上方から見た平面図である。 電子回路モジュールを下方から見た平面図である。 電子回路モジュールの断面図である。 電子回路モジュールの部分拡大模式図である。 電子回路モジュールの第１の試験方法を示す断面図である。 電子回路モジュールの第２の試験方法を示す断面図である。 上記第２の試験方法の第１変形例を示す断面図である。 上記第２の試験方法の第１変形例を示す部分拡大模式図である。 上記第２の試験方法の第２変形例を示す部分拡大模式図である。 上記第２の試験方法の第３変形例を示す部分拡大模式図である。 従来例に関わる多層プリント配線板の断面図である。
　以下、本発明の電子回路モジュール及び電子回路モジュールの試験方法について図面を参照しながら説明する。本発明の電子回路モジュールは、例えば、無線ＬＡＮ（Local Area Network）やブルートゥース(登録商標)等に使用される、高周波回路を有する小型の電子回路モジュールであり、スマートフォン等の電子機器に搭載されて用いられる。本発明の電子回路モジュールの用途については、以下説明する実施形態に限定されるものではなく適宜変更が可能である。尚、各図面に対する説明の中で、右側、左側、上側、下側と記載している場合、これらは、それぞれ各図面内で＋Ｘ側、－Ｘ側、＋Ｚ側、－Ｚ側を示している。
　［実施形態］
　最初に、図１乃至図５を参照して、本発明の実施形態に係る電子回路モジュール１００の構造について説明する。図１は、電子回路モジュール１００の外観を示す斜視図であり、図２は、電子回路モジュール１００を上方から見た平面図であり、図３は、電子回路モジュール１００を下方から見た平面図である。また、図４は、図２に示すＡ－Ａ線から見た電子回路モジュール１００の断面図であり、図５は、電子回路モジュール１００の部分拡大模式図である。尚、図５は、電子部品３１が樹脂封止される前の状態を示している。
　電子回路モジュール１００は、図１及び図２に示すように、矩形形状をした多層基板１０と、多層基板１０の最上層１０ａに実装された複数の電子部品３１と、を備えている。多層基板１０は、図４に示すように、最上層１０ａ、最下層１０ｂ、及び４層の内層１０ｃを有する６層の多層基板となっている。多層基板１０の最上層１０ａ上及び多層基板１０の内層１０ｃには、配線パターン１７が形成されており、これら配線パターン１７と複数の電子部品３１とによって電子回路３０が形成されている。
　複数の電子部品３１は、多層基板１０のほぼ全域を覆う封止樹脂３５によって樹脂封止されている。封止樹脂３５は、エポキシ樹脂を主成分に、シリカ充填材等を加えた熱硬化性成形材料で、多層基板１０上の電子部品３１を熱や湿度などの環境から保護することを目的として用いられる。
　多層基板１０の最下層１０ｂには、図３に示すように、通常動作に必要な複数のランド電極１１が設けられている。ランド電極１１は、複数の第１ランド電極１１ａと１つの第２ランド電極１１ｂとで構成されている。複数の第１ランド電極１１ａは、例えば、上述した電子回路３０に電源を供給する電源端子や電子回路３０の入力端子や出力端子等として用いられる。電子回路モジュール１００では、これらの第１ランド電極１１ａは、多層基板１０の最下層１０ｂの面の周辺に沿って設けられている。
　第２ランド電極１１ｂは、多層基板１０の最下層１０ｂの中央に、第１ランド電極１１ａよりも大きな面積を有して形成されている。第２ランド電極１１ｂは、電子回路３０のグランド端子として用いられる。尚、第２ランド電極１１ｂは、電子回路モジュール１００では、１つの大きなランドパターンによって形成されているが、小さなランドパターンが複数並べられて形成されていても良い。
　多層基板１０の最下層１０ｂに設けられた複数のランド電極１１は電子回路モジュール１００が搭載されるスマートフォン等の電子機器に半田等によって取り付けられ、電子回路３０が、電子機器内の回路に電気的に接続される。
　電子回路モジュール１００は、不良解析時に不良の原因となる電子部品３１の特定を行なうためのテスト用電極１３を有している。電子回路モジュール１００の場合、電子部品３１が封止樹脂３５で覆われているため、当該電子部品３１の有する端子に直接テスト用プローブを接触させることができない。そのため、テスト用電極１３を電子部品３１の搭載されている多層基板１０の側に設ける必要がある。電子回路モジュール１００では、図４に示すように、テスト用電極１３を多層基板１０の内層１０ｃに設けた。尚、電子回路モジュール１００では、テスト用電極１３を複数有している。また、不良解析のためにランド電極１１自体を検査するためのテスト用の電極を設ける必要がないため、テスト用電極１３とランド電極１１とは接続されていない。
　テスト用電極１３は、不良解析の対象となる電子部品３１に、又は複数の電子部品３１を結んでいる配線パターン１７の途中の個所に接続されている。テスト用電極１３は、図４に示すように、導電性材料からなる非貫通ビアホール２０によって形成されている。また、多層基板１０の最上層１０ａに形成される非貫通ビアホール２０の接続ランド２０ａは電子部品３１に接続されている。
　非貫通ビアホール２０は、多層基板１０において最上層１０ａから最下層１０ｂまで繋がっているビアホールではなく、最上層１０ａ又は最下層１０ｂから内層１０ｃまでに形成されたビアホールである。電子回路モジュール１００では、最上層１０ａから内層１０ｃまでに形成された非貫通ビアホール２０である。
　複数のテスト用電極１３のうちの少なくとも１つのテスト用電極１３は、第１テスト用電極１３ａとなっており、この第１テスト用電極１３ａは、その下端面１４が多層基板１０の最下層１０ｂより１層上の層に設けられている。従って、多層基板１０の最下層１０ｂとその上の層の間の絶縁層１０ｄには、テスト用電極１３が存在しない。また、多層基板１０の最下層１０ｂには、配線パターン１７が設けられていない。
　また、複数のテスト用電極１３のうちの少なくとも１つのテスト用電極１３は、第２テスト用電極１３ｂとなっており、この第２テスト用電極１３ｂは、多層基板１０の側端部１０ｅの近傍に設けられている。また、多層基板１０の側端部１０ｅのうちの少なくとも第２テスト用電極１３ｂの近傍となる位置には配線パターン１７が設けられていない。尚、電子回路モジュール１００における第２テスト用電極１３ｂは、その下端面１４が多層基板１０の最上層１０ａより１層下の層に設けられている。即ち、第２テスト用電極１３ｂの長さは、絶縁層１０ｄの１層分の長さを有している。
　電子回路モジュール１００では、テスト用電極１３を構成する非貫通ビアホール２０は、多層基板１０の最上層１０ａに対して垂直方向（下方向）に一直線状に形成されるスタックト・ビアホール２１である。スタックト・ビアホール２１は、多層基板１０の内層１０ｃにおいて、各層に形成されているビアが、全て平面視で同一の位置にあるビアホールである。
　従って、テスト用電極１３（第１テスト用電極１３ａ及び第２テスト用電極１３ｂ）は、最上層１０ａ上の接続ランド２０ａから真下の方向（－Ｚ方向）に延伸して、略円柱形状に形成される。そのため、非貫通ビアホール２０即ちテスト用電極１３を平面視で上方向又は下方向から見ると、図２又は図３に示すように、非貫通ビアホール２０即ちテスト用電極１３が円形状に形成されることになる。スタックト・ビアホール２１を形成させることによって、テスト用電極１３を形成する非貫通ビアホール２０の長さを必要最小限にできるので、電子回路モジュール１００自身の性能への影響を出にくくすることができる。
　尚、電子回路モジュール１００では、テスト用電極１３を構成する非貫通ビアホール２０としてスタックト・ビアホール２１を使用したが、非貫通ビアホール２０として上下のビアが平面視で同一位置にないスタッカード・ビアを使用しても良い。また、電子回路モジュール１００では、多層基板１０にスタックト・ビアホール２１を形成する際に、多層基板１０の各層が積層された後にスタックト・ビアホール２１を形成させるのではなく、既にビアホールが形成されている各層を上下に積層させてスタックト・ビアホール２１を形成させる形態としている。
　非貫通ビアホール２０の最上層１０ａにおける開口部には樹脂が埋められ、この樹脂に金属メッキが施されて、図５に示すように、中央に穴を有さない接続ランド２０ａが多層基板１０の最上層１０ａ上に形成される。また、最上層１０ａには、電子部品３１用の部品パッド１５が設けられており、電子部品３１が半田等によって部品パッド１５に取り付けられる。
　電子回路モジュール１００では、非貫通ビアホール２０の最上層１０ａに設けられている接続ランド２０ａが当該部品パッド１５と共通化されている。即ち、多層基板１０における最上層１０ａに非貫通ビアホール２０のパッド・オン・ビア２３が形成されている。多層基板１０の最上層１０ａにパッド・オン・ビア２３を形成させることにより、最上層１０ａにおける配線のスペース効率を良くすることができる。
　また、図４に示すように、複数の電子部品３１同士又は、複数の電子部品３１とランド電極１１とを繋ぐ配線パターン１７は、多層基板１０の最上層１０ａ及び内層１０ｃに設けられているが、前述したように、多層基板１０の最下層１０ｂには形成されていない。従って、多層基板１０の最下層１０ｂには、複数のランド電極１１（第１ランド電極１１ａ及び第２ランド電極１１ｂ）以外何も形成されていない。更に、テスト用電極１３は、平面視でランド電極１１と重なる位置に設けられている。
　例えば、図４における右側に配置された電子部品３１の左右に設けられたテスト用電極１３はそれぞれ、平面視で第２ランド電極１１ｂと重なる位置に設けられている。また、図４における左側に配置された電子部品３１の左右に設けられたテスト用電極１３はそれぞれ、平面視で第１ランド電極１１ａ又は第２ランド電極１１ｂと重なる位置に設けられている。
　次に、図６を参照して、本発明の電子回路モジュールの第１の試験方法における電子回路モジュール１００の状態、即ち不良解析を行なうための事前作業時における電子回路モジュール１００の状態について説明する。図６は、上記第１の試験方法を示す、電子回路モジュール１００の図２のＡ－Ａ線から見た断面図である。
　図６に示すように、テスト用電極１３のうちの少なくとも１つのテスト用電極１３は、第１テスト用電極１３ａとなっている。電子回路モジュールの第１の試験方法は、電子回路モジュール１００を不良解析する場合、例えば、図６における右側の電子部品３１に対して不良解析する場合、電子部品３１に接続された第１テスト用電極１３ａの真下の多層基板１０に研削部１９を形成させる。第１テスト用電極１３ａの真下における研削部１９は掘削穴１９ａであり、掘削穴１９ａは、最下層１０ｂ上に形成されているランド電極１１及び絶縁層１０ｄを掘削することによって形成させることができる。
　即ち、電子回路モジュールの第１の試験方法は、解析時に多層基板１０の最下層１０ｂを削って第１テスト用電極１３ａを露出させる試験方法である。尚、掘削穴１９ａを形成させるために、ドリルを使用するようにしても良いし、多層基板１０の最下層１０ｂの下側（－Ｚ側）からレーザ光を当てるようにしても良い。
　多層基板１０に掘削穴１９ａを形成させることによって第１テスト用電極１３ａの下端面１４を露出させる。前述したように、第１テスト用電極１３ａの下端面１４は、多層基板１０の最下層１０ｂより１層上の層に設けられているため、下端面１４を露出させるために、最下層１０ｂより上の１層分の絶縁層１０ｄだけを掘削すれば良く、解析を行なうための事前作業が容易になる。
　尚、第１テスト用電極１３ａの下端面１４の真下における最下層１０ｂ及び絶縁層１０ｄだけでなく、多層基板１０の最下層１０ｂ全て及び最下層１０ｂより上の１層分の絶縁層１０ｄ全てを掘削することで、テスト用電極１３の下端面１４を露出させるようにしても良い。
　また、電子回路モジュール１００では、第１テスト用電極１３ａの下端面１４を多層基板１０の最下層１０ｂより１層上の層に設けたが、それ以外の層に設けても良い。また、前述したように、第１テスト用電極１３ａが多層基板１０の厚さ方向に厚みを有する非貫通ビアホール２０で形成されているため、第１テスト用電極１３ａの下端面１４がどの層に設けられていても、多層基板１０の絶縁層１０ｄを削る際の削る深さの精度に関わらず、第１テスト用電極１３ａを容易に露出させることができる。
　また、多層基板１０の最下層１０ｂに配線パターン１７が形成されていないため、多層基板１０に研削部１９（掘削穴１９ａ）を形成させる際に、配線パターン１７を切断してしまうことがない。従って、不良解析時、その結果に影響を与えることがない。
　多層基板１０に掘削穴１９ａを形成させた後に、第１テスト用電極１３ａの下端面１４に検査用のプローブを当てることによって、右側にある電子部品３１に対する不良解析のための検査を行なうことができる。他の電子部品３１に形成された第１テスト用電極１３ａについても同様である。このように、多層基板１０の最下層１０ｂに形成させた掘削穴１９ａを介して第１テスト用電極１３ａの下端面１４に検査用のプローブを当てるようにしたため、電子部品３１が封止樹脂３５によって樹脂封止されていても、第１テスト用電極１３ａを露出させるために封止樹脂３５を削る必要がない。
　次に、図７を参照して、本発明の電子回路モジュールの第２の試験方法における電子回路モジュール１００の状態、即ち不良解析を行なうための事前作業時における電子回路モジュール１００の状態について説明する。図７は、第２の試験方法を示す、電子回路モジュール１００の図２のＡ－Ａ線から見た断面図である。
　図７に示すように、テスト用電極１３のうちの少なくとも１つのテスト用電極１３は、第２テスト用電極１３ｂとなっている。電子回路モジュール１００の、例えば、図７における左側の電子部品３１の左側部分に対して不良解析する場合、電子部品３１の左側に接続されたテスト用電極１３、即ち第２テスト用電極１３ｂの真横（左側）の多層基板１０に研削部１９（掘削穴１９ａ）を形成させる。即ち、電子回路モジュールの第２の試験方法は、解析時に多層基板１０の側端部１０ｅを削って第２テスト用電極１３ｂを露出させる試験方法である。
　多層基板１０に掘削穴１９ａを形成させることによって第２テスト用電極１３ｂの左側の面を露出させる。前述したように、第２テスト用電極１３ｂは、多層基板１０の側端部１０ｅの近傍に設けられている。従って、多層基板１０の側端部１０ｅの絶縁層１０ｄだけを掘削すれば良く、解析を行なうための事前作業が容易になる。
　また、多層基板１０の側端部１０ｅのうちの少なくとも第２テスト用電極１３ｂの近傍となる位置には配線パターン１７が設けられていないため、多層基板１０に掘削穴１９ａを形成させる際に、配線パターン１７を切断してしまうことがない。従って、不良解析時、その結果に影響を与えることがない。
　第２テスト用電極１３ｂまで達する研削部１９（掘削穴１９ａ）を多層基板１０に形成させた後に、第２テスト用電極１３ｂの左側の面に検査用のプローブを当てることによって、図７における左側にある電子部品３１に対する不良解析のための検査を行なうことができる。
　次に、図８及び図９を参照して、本発明の電子回路モジュールの第２の試験方法における電子回路モジュール１１０の状態、即ち不良解析を行なうための事前作業時における電子回路モジュール１１０の状態について説明する。図８は、第２の試験方法・第１変形例の電子回路モジュール１１０の図２に示すＡ－Ａ線から見た断面図であり、図９は、第２の試験方法・第１変形例の電子回路モジュール１１０の部分拡大模式図である。尚、図１乃至図３は、電子回路モジュール１００と共通である。
　電子回路モジュール１１０と前述した電子回路モジュール１００との相違点は、電子回路モジュール１１０の第２テスト用電極１３ｃの長さが、電子回路モジュール１００の第２テスト用電極１３ｂの長さと異なるだけであり、その他については、電子回路モジュール１００と同様である。従って、電子回路モジュール１００と同様の部分については、その説明を省略する。
　図８及び図９に示すように、電子回路モジュール１１０には、図８における左側の電子部品３１に対し、第２テスト用電極１３ｃが形成されている。この第２テスト用電極１３ｃは、多層基板１０の側端部１０ｅの近傍に設けられており、多層基板１０の側端部１０ｅのうちの少なくとも第２テスト用電極１３ｃの近傍となる位置には配線パターン１７が設けられていない。電子回路モジュール１１０における第２テスト用電極１３ｃは、図８に示すように、その下端面１４が多層基板１０の最上層１０ａより３層下の層に設けられている。即ち、第２テスト用電極１３ｃの長さは、絶縁層１０ｄの３層分の長さを有している。尚、第２テスト用電極１３ｃの長さは、３層分の長さに限らず複数層分の長さを有していれば良い。
　電子回路モジュール１１０の、図８における左側の電子部品３１の左側部分に対して不良解析する場合、電子回路モジュール１００の場合と同様、図８及び図９に示すように、電子部品３１の左側に接続されたテスト用電極１３即ち第２テスト用電極１３ｃの真横（左側）における多層基板１０の側端部１０ｅに研削部１９（掘削穴１９ａ）を形成させる。
　電子回路モジュール１００の場合、第２テスト用電極１３ｂの長さが絶縁層１０ｄの１層分の長さしかなかったため、電子回路モジュール１００の形状が小さいときには、掘削穴１９ａを形成させることが非常に困難であった。しかし、電子回路モジュール１１０では、第２テスト用電極１３ｃの長さが絶縁層１０ｄの複数層分の長さ（図８では３層分の長さ）があるため、電子回路モジュール１１０の形状が小さくても、掘削穴１９ａを形成させることが容易になる。
　掘削穴１９ａは、多層基板１０における側端部１０ｅの絶縁層１０ｄにドリル等で形成させることができる。また、掘削穴１９ａを形成させるために、多層基板１０の左側（－Ｘ側）からレーザ光を当てるようにしても良い。
　尚、第２テスト用電極１３ｃは、絶縁層１０ｄの複数層分の長さを有しているが、第２テスト用電極１３ｃの長さを適切に設定することにより、オープンスタブやショートスタブ等のスタブ回路を形成させることができる。そのため、当該スタブ回路を利用して、電子回路３０内にインピーダンス整合回路やトラップ回路等のフィルタ回路を構成させることが可能となる。
　次に、図１０及び図１１を参照して、本発明の電子回路モジュールの第２の試験方法・第２変形例及び第３変形例の電子回路モジュール１１０の状態、即ち不良解析を行なうための事前作業時における電子回路モジュール１１０の状態について説明する。図１０は、第２の試験方法・第２変形例における電子回路モジュール１１０の部分拡大模式図であり、図１１は、第２の試験方法・第３変形例における電子回路モジュール１１０の部分拡大模式図である。
　電子回路モジュールの第２の試験方法・第２変形例及び第３変形例における電子回路モジュール１１０の構造は、電子回路モジュールの第２の試験方法・第１変形例における電子回路モジュール１１０と同一である。従って、電子回路モジュール１１０の構造については、その説明を省略する。
　電子回路モジュールの第２の試験方法・第２変形例においては、図１０に示すように、電子回路モジュール１１０の多層基板１０及び封止樹脂３５に亘って研削部１９を形成させる試験方法である。上記第２の試験方法・第２変形例における研削部１９は、部分研削部１９ｂである。
　部分研削部１９ｂは、電子部品３１が存在する側の多層基板１０の側端部１０ｅ及び封止樹脂３５の左側の面（－Ｘ側の面）に対して削り進めることによって、例えば平面視半円形に形成される。部分研削部１９ｂを形成することによって、電子部品３１の試験用のための非貫通ビアホール２０、即ち第２テスト用電極１３ｃを露出させることができる。
尚、部分研削部１９ｂは、必ずしも平面視半円形ではなく、平面視矩形状であっても良い。部分研削部１９ｂは、半円形状又は矩形状のヤスリ等で形成させることができる。
　電子回路モジュールの第２の試験方法・第２変形例においては、電子回路モジュール１１０の形状が小さい場合であっても、電子回路モジュール１１０の左側（－Ｘ側）における外形の上下に亘って部分研削部１９ｂを形成させているので、第２テスト用電極１３ｃの上下方向における位置に関わらず、電子回路モジュールの第２の試験方法・第１変形例に比べて、より容易に研削部１９を形成させることができる。
　電子回路モジュールの第２の試験方法・第３変形例においては、図１１に示すように、電子回路モジュール１１０の、多層基板１０及び封止樹脂３５の左側の面の全面に亘って研削部１９を形成させる試験方法である。上記第２の試験方法・第３変形例における研削部１９は、全面研削部１９ｃである。
　全面研削部１９ｃは、多層基板１０の側端部１０ｅ及び封止樹脂３５の左側の面（－Ｘ側の面）の全面に対して削り進めることによって、多層基板１０及び封止樹脂３５の左側の面が削られて形成される。全面研削部１９ｃを形成することによって、電子部品３１の試験用のための非貫通ビアホール２０、即ち第２テスト用電極１３ｃを露出させることができる。部分研削部１９ｃは、平面状のヤスリ等で形成させることができる。
　電子回路モジュールの第２の試験方法・第３変形例においては、電子回路モジュール１１０の形状が非常に小さい場合であっても、電子回路モジュール１１０の－Ｘ側における外形面の全面に亘って全面研削部１９ｃを形成させているので、第２テスト用電極１３ｃのＺ方向及びＹ方向における位置に関わらず、電子回路モジュールの第２の試験方法・第１変形例及び第２変形例に比べて、更に容易に研削部１９を形成させることができる。
　以下、本実施形態としたことによる効果について説明する。
　電子回路モジュール１００は、不良解析のためのテスト用電極１３を、多層基板１０の内層１０ｃにおける平面視でランド電極１１と重なる位置に設けたので、多層基板１０の最下層１０ｂにテスト用電極１３を露出させるための領域を必要としない。そのため、多層基板１０の最下層１０ｂの面積を大きくする必要がなく、電子回路モジュール１００自身を小型化することが可能となる。
　また、テスト用電極１３が非貫通ビアホール２０によって形成されているため、テスト用電極１３が多層基板１０の厚さ方向及び横方向に厚みを有する。そのため、多層基板１０の絶縁層１０ｄを削る際の削る深さの精度が悪くても、テスト用電極１３を容易に露出させることができる。
　また、第１テスト用電極１３ａの下端面１４が多層基板１０の最下層１０ｂより１層上の層に設けられているので、不良解析のためテスト用電極１３を露出させる際に多層基板１０の最下層１０ｂの絶縁層１０ｄを削るだけで良い。また、多層基板１０の最下層１０ｂに配線パターン１７が設けられていないので、配線パターン１７を切断してしまうことがない。
　また、第２テスト用電極１３ｂが多層基板１０の側端部１０ｅの近傍に設けられているので、不良解析のためテスト用電極１３を露出させる際に多層基板１０の側端部１０ｅを削るだけで良い。また、多層基板１０の側端部１０ｅのうちの少なくとも第２テスト用電極１３ｂの近傍となる位置には配線パターン１７が設けられていないので、配線パターン１７を切断してしまうことがない。
　また、スタックト・ビアホール２１によって、テスト用電極１３を形成する非貫通ビアホール２０の長さを必要最小限にできるので、電子回路モジュール１００自身の性能への影響を出にくくすることができる。
　また、非貫通ビアホール２０の最上層１０ａの接続ランド２０ａと部品パッド１５とが共通化されたパッド・オン・ビア２３を用いることにより、配線のスペース効率を良くすることができる。
　また、電子部品３１が封止樹脂３５によって樹脂封止されていても、テスト用電極１３を露出させるために封止樹脂３５を削る必要が無い。
　また、電子回路モジュールの第１の試験方法は、第１テスト用電極１３ａの下端面１４が多層基板１０の最下層１０ｂより１層上の層に設けられているので、不良解析のためテスト用電極１３を露出させる際に多層基板１０の最下層１０ｂの絶縁層１０ｄを削るだけで良い。また、多層基板１０の最下層１０ｂに配線パターン１７が設けられていないので、配線パターン１７を切断してしまうことがない。そのため、不良解析を行なうための事前作業が容易になる。
　また、電子回路モジュールの第２の試験方法は、第２テスト用電極１３ｂが多層基板１０の側端部１０ｅの近傍に設けられているので、不良解析のためテスト用電極１３を露出させる際に多層基板１０の側端部１０ｅを削るだけで良い。また、多層基板１０の側端部１０ｅのうちの少なくとも第２テスト用電極１３ｂの近傍となる位置には配線パターン１７が設けられていないので、配線パターン１７を切断してしまうことがない。そのため、不良解析を行なうための事前作業が容易になる。
　以上説明したように、本発明の電子回路モジュールは、不良解析のためのテスト用電極を、多層基板の内層における平面視でランド電極と重なる位置に設けたので、多層基板の最下層にテスト用電極を露出させるための領域を必要としない。そのため、多層基板の最下層の面積を大きくする必要がなく、電子回路モジュール自身を小型化することが可能となる。また、本発明の電子回路モジュールの第１の試験方法は、第１テスト用電極の下端面が多層基板の最下層より１層上の層に設けられているので、不良解析のためテスト用電極を露出させる際に多層基板の最下層の絶縁層を削るだけで良い。また、多層基板の最下層に配線パターンが設けられていないので、配線パターンを切断してしまうことがない。そのため、不良解析を行なうための事前作業が容易になる。更に、本発明の電子回路モジュールの第２の試験方法は、第２テスト用電極が多層基板の側端部の近傍に設けられているので、不良解析のためテスト用電極を露出させる際に多層基板の側端部を削るだけで良い。また、多層基板の側端部のうちの少なくとも第２テスト用電極の近傍となる位置には配線パターンが設けられていないので、配線パターンを切断してしまうことがない。そのため、不良解析を行なうための事前作業が容易になる。
　本発明は上記の実施形態に限定されるものではなく、要旨を逸脱しない範囲で種々変更して実施することが可能である。
　１０　　　　多層基板
　１０ａ　　　最上層
　１０ｂ　　　最下層
　１０ｃ　　　内層
　１０ｄ　　　絶縁層
　１０ｅ　　　側端部
　１１　　　　ランド電極
　１１ａ　　　第１ランド電極
　１１ｂ　　　第２ランド電極
　１３　　　　テスト用電極
　１３ａ　　　第１テスト用電極
　１３ｂ　　　第２テスト用電極
　１３ｃ　　　第２テスト用電極
　１４　　　　下端面
　１５　　　　部品パッド
　１７　　　　配線パターン
　１９　　　　研削部
　１９ａ　　　掘削穴
　１９ｂ　　　部分研削部
　１９ｃ　　　全面研削部
　２０　　　　非貫通ビアホール
　２０ａ　　　接続ランド
　２１　　　　スタックト・ビアホール
　２３　　　　パッド・オン・ビア
　３０　　　　電子回路
　３１　　　　電子部品
　３５　　　　封止樹脂
　１００　　　電子回路モジュール
　１１０　　　電子回路モジュール
 

Claims (9)

  1. 　多層基板と、前記多層基板の最上層に実装された複数の電子部品と、を備え、
    　前記多層基板の最下層には、通常動作に必要な複数のランド電極が設けられていると共に、前記多層基板の内層には、前記電子部品に接続されたテスト用電極が設けられており、
    　前記テスト用電極と前記ランド電極とが接続されておらず、
    　前記テスト用電極が、平面視で前記ランド電極と重なる位置に設けられている、
    ことを特徴とする電子回路モジュール。
  2. 　前記テスト用電極は、導電性材料からなる非貫通ビアホールによって形成されている、ことを特徴とする請求項１に記載の電子回路モジュール。
  3. 　前記テスト用電極のうちの少なくとも１つのテスト用電極は、その下端面が前記多層基板の最下層より１層上の層に設けられた第１テスト用電極となり、
    　前記多層基板の最下層には配線パターンが設けられていない、
    ことを特徴とする請求項２に記載の電子回路モジュール。
  4. 　前記テスト用電極のうちの少なくとも１つのテスト用電極は、前記多層基板の側端部の近傍に設けられた第２テスト用電極となり、
    　前記多層基板の側端部のうちの少なくとも前記第２テスト用電極の近傍となる位置には配線パターンが設けられていない、
    ことを特徴とする請求項２に記載の電子回路モジュール。
  5. 　前記非貫通ビアホールは、前記多層基板の最上層に対して垂直方向に一直線状に形成されるスタックト・ビアホールである、
    ことを特徴とする請求項２乃至請求項４の何れかに記載の電子回路モジュール。
  6. 　前記多層基板の最上層には、前記電子部品用の部品パッドが設けられており、前記非貫通ビアホールの最上層の接続ランドが前記部品パッドと共通化されている、
    ことを特徴とする請求項２乃至請求項５の何れかに記載の電子回路モジュール。
  7. 　前記電子部品が樹脂封止されている、
    ことを特徴とする請求項１乃至請求項６の何れかに記載の電子回路モジュール。
  8. 　多層基板と、前記多層基板の最上層に実装された複数の電子部品と、を備え、
    　前記多層基板の最下層には、通常動作に必要な複数のランド電極が設けられていると共に、前記多層基板の内層には、前記電子部品に接続されたテスト用電極が設けられた電子回路モジュールの試験方法であって、
    　前記テスト用電極を、平面視で前記ランド電極と重なる位置に設け、
    　前記テスト用電極のうちの少なくとも１つのテスト用電極を、その下端面が前記多層基板の最下層より１層上の層に設けられた第１テスト用電極とし、
    　前記第１テスト用電極と前記ランド電極とを接続せず、
    　前記多層基板の最下層には配線パターンを設けず、
    　解析時に前記多層基板の最下層を削って前記第１テスト用電極を露出させる、
    ことを特徴とする電子回路モジュールの試験方法。
  9. 　多層基板と、前記多層基板の最上層に実装された複数の電子部品と、を備え、
    　前記多層基板の最下層には、通常動作に必要な複数のランド電極が設けられていると共に、前記多層基板の内層には、前記電子部品に接続されたテスト用電極が設けられた電子回路モジュールの試験方法であって、
    　前記テスト用電極を、平面視で前記ランド電極と重なる位置に設け、
    　前記テスト用電極のうちの少なくとも１つのテスト用電極を、前記多層基板の側端部の近傍に設けられた第２テスト用電極とし、
    　前記第２テスト用電極と前記ランド電極とを接続せず、
    　前記多層基板の側端部のうちの少なくとも前記第２テスト用電極の近傍となる位置には配線パターンを設けず、
    　解析時に前記多層基板の側端部を削って前記第２テスト用電極を露出させる、
    ことを特徴とする電子回路モジュールの試験方法。
     
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