WO2017130778A1 - パワー半導体装置及びパワー半導体装置の製造方法 - Google Patents

パワー半導体装置及びパワー半導体装置の製造方法 Download PDF

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浅田　毅
武司 山口
鈴木　教章
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Definitions

  • the present invention relates to a power semiconductor device and a method for manufacturing the power semiconductor device.
  • a power MOSFET that electrically connects a source electrode and a source region via a metal plug can be considered (see Power MOSFET 900 according to Background Art, FIG. 22). (For example, refer to Patent Document 1 as a semiconductor device).
  • a power MOSFET 900 includes a low-resistance semiconductor layer 912, a drift layer 914 formed on the low-resistance semiconductor layer 912, a p-type base region 918 formed on the surface of the drift layer 914, and a base region
  • a semiconductor substrate 910 having a source region 920 formed on the surface of 918, and a depth position reaching the drift layer 914 through the base region 918, and a part of the source region 920 is exposed to the inner peripheral surface
  • a plurality of trenches 922 formed in such a manner, a gate insulating film 924 formed on the inner peripheral surface of the trench 922, a gate electrode 926 embedded in the trench 922 through the gate insulating film 924, a base
  • An interlayer insulating film 928 covering the region 918, the source region 920, the gate insulating film 924, and the gate electrode 926 is adjacent to each other.
  • Semiconductor body 910 is in contact with the bottom surface of the metal plug 932, and is electrically connected to the source electrode 936 via the metal plug 932, and a high p + -type high concentration impurity concentration than the base region 918 It further has a diffusion region 934.
  • the power MOSFET 900 according to the background art is a power MOSFET that meets the demand for cost reduction and miniaturization of electronic devices.
  • one metal plug 932 having a relatively small diameter is formed between two trenches 922 adjacent to each other. Therefore, the distance d2 between the trench 922 and the p + -type high concentration diffusion region 934 is relatively long when viewed in plan (see FIG. 23).
  • the holes generated at the bottom of the trench 922 (which is a place where holes are relatively easily generated) Since a long distance is moved and a high potential difference is easily generated between the base region 918 and the metal plug 932, the source region 920 (n-type), the base region 918 (p-type), and the drift layer 914 (n-type) ) Is easily turned on (see FIG. 23). Further, (2) since the area of the “interface between the source region 920 and the base region 918” is increased and the holes of the base region 918 easily enter the source region 920, the parasitic npn transistor described above is also turned on from this viewpoint. (See FIG. 23).
  • the present invention has been made to solve the above-described problems, and an object of the present invention is to provide a power semiconductor device that satisfies the demand for cost reduction and downsizing of electronic devices and has a high breakdown resistance. To do. Moreover, it aims at providing the manufacturing method of such a power semiconductor device.
  • a power semiconductor device includes a low-resistance semiconductor layer, a plurality of first conductivity type column regions formed on the low-resistance semiconductor layer, and alternately formed along a predetermined direction, and a plurality of first semiconductor regions.
  • Conductive type high concentration diffusion region A plurality of trenches that are partially exposed on the inner peripheral surface, a gate insulating film formed on the inner peripheral surface of the trench, and embedded in the trench through the gate insulating film Two or more gate electrodes, two or more interlayer insulating films covering the base region, the first conductivity type high concentration diffusion region, the gate insulating film and the gate electrode, and two trenches adjacent
  • an electrode electrically connected to the base region and the first conductivity type high concentration diffusion region, and the semiconductor substrate is in contact with a bottom surface of the metal plug.
  • a second conductivity type high concentration diffusion region that is electrically connected to the electrode through the metal plug and has an impurity concentration higher than that of the base region.
  • the one-conductivity type high-concentration diffusion region is formed between the two adjacent trenches and only between the trench and the metal plug closest to the trench.
  • two trenches adjacent to each other is a concept including not only the case where the trenches are viewed as a whole but also the case where the trenches are adjacent to each other when viewed from a predetermined cross section. For example, even when the trenches are in a lattice shape and the trenches are connected to each other, when adjacent to each other when viewed from a predetermined cut surface, the two adjacent trenches Shall be included. Further, in this specification, “between two adjacent trenches” includes not only a straight line between trenches in a plan view but also a case where the position is slightly deviated from the straight line. .
  • the position where the metal plug closest to the trench and the first conductive type high concentration diffusion region are in contact between the two adjacent trenches is planar. In view of this, it is preferable to be outside the region where the second conductivity type column region is formed.
  • the metal plug closest to the trench is formed with the second conductivity type column region in plan view. It is preferable that it is formed outside the region.
  • the metal is preferably tungsten.
  • the interval between the two adjacent gate electrodes is preferably 2.5 ⁇ m or more.
  • the interval between the two adjacent gate electrodes is not less than 5 times the width of the metal plug.
  • the contact hole is formed to a deeper position than a bottom surface of the first conductivity type high concentration diffusion region.
  • the depth position of the deepest portion of the base region is preferably in the range of 0.5 ⁇ m to 2.0 ⁇ m.
  • a method for manufacturing a power semiconductor device according to the present invention is a method for manufacturing a power semiconductor device according to any one of the above [1] to [8], wherein the low resistance semiconductor layer And a plurality of first conductivity type column regions and a plurality of second conductivity type column regions formed on the low-resistance semiconductor layer and alternately formed along a predetermined direction.
  • a first conductivity type high concentration diffusion region in which a first conductivity type high concentration diffusion region is formed in a predetermined region of the surface of the base region so as to be exposed at least partially on the inner peripheral surface of the trench
  • an interlayer insulating film forming step of forming an interlayer insulating film covering the base region, the first conductivity type high concentration diffusion region, the gate insulating film and the gate electrode, and between the two adjacent trenches
  • the semiconductor substrate preparation step includes a low-resistance semiconductor layer and a first impurity layer formed on the low-resistance semiconductor layer and having a lower impurity concentration than the low-resistance semiconductor layer.
  • a first step of preparing a semiconductor substrate on which a conductive semiconductor layer is laminated, and etching using an insulating film as a mask so as to be arranged along a predetermined direction on the surface of the first conductive semiconductor layer A second step of forming a plurality of second conductivity type column trenches having a predetermined depth by the second step, and a second step inside the second conductivity type column trenches to a height position exceeding the surface height of the insulating film.
  • the power semiconductor device and the method for manufacturing the power semiconductor device according to the present invention include two or more contact holes formed between two adjacent trenches so as to pass through the interlayer insulating film and reach at least the base region, And a metal plug in which a metal is filled in the contact hole.
  • the distance d1 between the trench and the second conductivity type high-concentration diffusion region in plan view is shorter than the distance d2 in the power MOSFET 900 according to the background art (see FIG. 8). . Therefore, (1) during the avalanche breakdown and the reverse recovery of the body diode, comparison is made between the carriers generated at the bottom of the trench (where carriers (for example, holes) are relatively likely to be generated) until they are extracted by the electrode.
  • the first conductivity type high-concentration diffusion region for example, n-type
  • the base region for example, p-type
  • the first region A parasitic transistor (parasitic npn transistor) composed of one conductivity type column region (for example, n-type) is difficult to turn on (see FIG. 8).
  • the area of the “boundary surface between the first conductivity type high concentration diffusion region and the base region” is narrowed, and carriers in the base region are difficult to enter the first conductivity type high concentration diffusion region.
  • the parasitic transistor (parasitic npn transistor) described above is difficult to turn on (see FIG. 8). As a result, avalanche breakdown or di / dt breakdown is unlikely to occur, and a power semiconductor device having a large breakdown resistance can be obtained.
  • the power semiconductor device and the method for manufacturing the power semiconductor device according to the present invention satisfy the demand for cost reduction and downsizing of the electronic equipment and have a large breakdown resistance.
  • two or more contact holes are formed between two adjacent trenches, and the inside of the contact hole is filled with metal. Therefore, contact resistance is reduced as compared with a case where a contact hole formed between two adjacent trenches and a metal plug filled with metal inside the contact hole are provided. It becomes possible to do.
  • the first conductivity type high concentration diffusion region is formed between the trench adjacent to each other and the metal plug closest to the trench.
  • the area of the “interface between the first conductivity type high-concentration diffusion region and the base region” is narrowed, and carriers generated near the bottom of the trench in the first conductivity type column region ( Hole) is less likely to enter the first conductivity type high-concentration diffusion region, and the above-described parasitic npn transistor is more difficult to turn on more reliably.
  • the semiconductor substrate having the super junction structure is formed in the n-type column region and the p-type column region, the low on-resistance and the high It becomes a withstand voltage switching element.
  • the semiconductor substrate having the super junction structure is formed in the n-type column region and the p-type column region, such a high breakdown voltage is provided. Even a power semiconductor device can satisfy a demand for cost reduction and miniaturization of an electronic device and can be a power semiconductor device having a large breakdown resistance.
  • the second semiconductor device at the time of avalanche breakdown and reverse recovery of the body diode.
  • a large amount of carriers (holes) are generated in the conductive column region.
  • carriers (holes) generated in the second conductivity type column region move toward the electrode (for example, source electrode) side, and pass through the second conductivity type high concentration diffusion region and the metal plug (for example, source). Electrode).
  • the first conductivity type high concentration diffusion region is formed between two adjacent metal plugs between two adjacent trenches, the first conductivity type high concentration diffusion region occurs in the second conductivity type column region.
  • the semiconductor substrate having a super junction structure in the first conductivity type column region and the second conductivity type column region is provided.
  • the one-conductivity type high-concentration diffusion region is formed between two adjacent trenches only between the trench and the metal plug closest to the trench, carriers generated in the second-conductivity type column region ( Hole) does not move near the first conductivity type high concentration diffusion region, and carriers (holes) do not enter the first conductivity type high concentration diffusion region. Therefore, a parasitic element composed of a first conductivity type high-concentration diffusion region (for example, n-type), a base region (for example, p-type) and a first conductivity type column region (for example, n-type) between two adjacent metal plugs. The transistor (parasitic npn transistor) is not turned on.
  • FIG. 1 is a cross-sectional view of a power semiconductor device 100 according to Embodiment 1.
  • FIG. FIG. 6 is a cross-sectional view for explaining the method for manufacturing the power semiconductor device according to the first embodiment.
  • 2A to 2D are process diagrams.
  • FIG. 6 is a cross-sectional view for explaining the method for manufacturing the power semiconductor device according to the first embodiment.
  • 3A to 3D are process diagrams.
  • FIG. 6 is a cross-sectional view for explaining the method for manufacturing the power semiconductor device according to the first embodiment.
  • FIGS. 5A to 5C are process diagrams.
  • FIG. 6 is a cross-sectional view for explaining the method for manufacturing the power semiconductor device according to the first embodiment.
  • FIG. 6A to FIG. 6C are process diagrams.
  • FIG. 6 is a cross-sectional view for explaining the method for manufacturing the power semiconductor device according to the first embodiment.
  • FIG. 7A to FIG. 7C are process diagrams.
  • FIG. 8 corresponds to the area surrounded by the broken line A in FIG. 1 (the same applies to FIGS. 8 and 10). In FIG. 8, white circles indicate holes.
  • the power semiconductor device 700 according to the comparative example 1 is the power semiconductor according to the first embodiment except that the semiconductor substrate having the n-type drift layer 714 is provided instead of the semiconductor substrate having the super junction structure. This is a power semiconductor device having the same configuration as the device 100.
  • FIG. 4 is an enlarged cross-sectional view of a main part shown for explaining the effect of the power semiconductor device 100 according to the first embodiment.
  • 11A is a diagram showing the state of the surface of the semiconductor substrate immediately before the source region forming step when the source region is formed also in the region where the p-type column region is formed in plan view.
  • 11B the source region when the metal plug closest to the trench is formed inside the region where the p-type column region is formed between two trenches adjacent to each other in plan view.
  • FIG. 11C is a diagram illustrating a state of the surface of the semiconductor substrate after the formation step is performed
  • FIG. 11C is a diagram illustrating a state of the surface of the semiconductor substrate after the metal plug formation step is performed in the first embodiment.
  • 11A to 11C are diagrams corresponding to the area surrounded by the broken line B in FIG. 5B.
  • FIG. 11B also shows a metal plug 132 formed in the metal plug forming step. Furthermore, in FIG. 11, the symbol G indicates a particle.
  • FIG. 6 is a cross-sectional view of a power semiconductor device 102 according to a second embodiment.
  • FIG. 5 is a cross-sectional view of a power semiconductor device 104 according to a third embodiment.
  • FIG. 3 is an enlarged plan view of a main part of the power semiconductor device 100 according to the first embodiment.
  • the trench 122 and the metal plug 132 are both striped when viewed in plan.
  • the source electrode and the interlayer insulating film are not shown (the same applies to FIGS. 15 to 19).
  • 10 is an enlarged plan view of a main part of a power semiconductor device according to Modification 1.
  • the trench 122 has a lattice shape when viewed in plan
  • the metal plug 132 has a circular shape when viewed in plan (column shape when viewed in three dimensions).
  • 10 is an enlarged plan view of a main part of a power semiconductor device according to Modification 2.
  • the trench 122 has a lattice shape when viewed in plan, and the metal plug 132 has a rectangular frame shape when viewed in plan.
  • 10 is an enlarged plan view of a main part of a power semiconductor device according to Modification 3.
  • FIG. 11 is an enlarged plan view of a main part of a power semiconductor device according to Modification 4.
  • the trench 122 has a quadrangular shape (columnar shape when viewed three-dimensionally) as viewed in a plan view, and the metal plug 132 has a lattice shape when viewed in plan view.
  • FIG. 10 is an enlarged plan view of a main part of a power semiconductor device 106 according to Modification 5.
  • the trench 122 has a quadrangular shape (a columnar shape when viewed three-dimensionally) when viewed in plan, and the metal plug 132 is a circular shape (when viewed three-dimensionally). It is columnar to see).
  • FIG. 10 is a cross-sectional view of a power semiconductor device 106 according to Modification 6.
  • FIG. 11 is a cross-sectional view of a power semiconductor device 200 according to Modification 7.
  • Reference numeral 210 indicates a semiconductor substrate
  • reference numeral 212 indicates a low-resistance semiconductor layer
  • reference numeral 213 indicates a buffer layer
  • reference numeral 214 indicates an n-type column region
  • reference numeral 215 indicates an n-type semiconductor layer
  • reference numeral 216 indicates an n-type semiconductor layer
  • reference numeral 218 indicates a base region
  • reference numeral 220 indicates a source region
  • reference numeral 224 indicates a gate insulating film
  • reference numeral 226 indicates a gate electrode
  • reference numeral 228 indicates an interlayer insulating film
  • Reference numeral 230 indicates a contact hole
  • reference numeral 232 indicates a metal plug
  • reference numeral 234 indicates a p + -type diffusion region
  • reference numeral 236 indicates a source electrode
  • reference numeral 238 indicates a drain electrode
  • reference numeral 240 indicates a high-concentration surface diffusion. Indicates the area. It is sectional drawing of power MOSFET900 which concerns on background art.
  • FIG. 23 corresponds to the area surrounded by the broken line C in FIG.
  • white circles indicate holes and black circles indicate electrons.
  • Embodiment 1 Configuration of Power Semiconductor Device 100 According to Embodiment 1
  • the power semiconductor device 100 according to Embodiment 1 is a trench gate power MOSFET used for various power supply devices such as a DC-DC converter.
  • the breakdown voltage of the power semiconductor device 100 according to the first embodiment is 300V or more, for example, 600V.
  • the power semiconductor device 100 includes a semiconductor substrate 110, a plurality of trenches 122, a gate insulating film 124, a gate electrode 126, an interlayer insulating film 128, and a contact hole 130.
  • the semiconductor substrate 110 includes a low-resistance semiconductor layer 112, a buffer layer 113 formed on the low-resistance semiconductor layer 112, and a plurality of n formed alternately on the buffer layer 113 along a predetermined direction. Formed on the surfaces of the type column region 114 (first conductivity type column region) and the plurality of p type column regions 116 (second conductivity type column region), and the plurality of n type column regions 114 and the plurality of p type column regions 116 The p-type base region 118, the source region 120 (first conductivity type high concentration diffusion region) disposed on the surface of the base region 118, the bottom surface of the metal plug 132, and the metal plug 132 The p + -type diffusion region 134 (second conductivity type high-concentration extension) is electrically connected to the base region 118 and the source region 120 via the gate electrode and has a higher impurity concentration than the base region 118 A plurality of n-type column regions 114 and a plurality of p-type
  • the total amount of impurities in the n-type column region 114 is equal to the total amount of impurities in the p-type column region 116 (impurity of impurities in the p-type column region). It is formed to be equal to the total amount). That is, the n-type column region 114 and the p-type column region 116 are in charge balance.
  • a recess is formed on the surface of the semiconductor substrate 110 in the entire region where the p-type column region 116 is formed and a part of the region where the n-type column region 114 is formed as viewed in a plan view.
  • the source region 120 is formed only between the trench 122 and the metal plug 132 closest to the trench 122 between two adjacent trenches 122.
  • the source region 120 is formed only in the n-type column region, and one end portion is in contact with the trench 122 and the other end portion is in contact with the metal plug 132.
  • each of the p-type column region 116 and the source region 120 has a stripe shape when seen in a plan view, but has a circular shape (a columnar shape when seen in a three-dimensional view). ), A rectangular frame shape, a circular frame shape, a lattice shape, or the like.
  • the thickness of the low resistance semiconductor layer 112 is, for example, in the range of 100 ⁇ m to 400 ⁇ m, and the impurity concentration of the low resistance semiconductor layer 112 is, for example, in the range of 1 ⁇ 10 19 cm ⁇ 3 to 1 ⁇ 10 20 cm ⁇ 3. is there.
  • the thickness of the n-type semiconductor layer 115 is, for example, in the range of 5 ⁇ m to 120 ⁇ m, and the impurity concentration of the n-type semiconductor layer 115 is, for example, in the range of 5 ⁇ 10 13 cm ⁇ 3 to 1 ⁇ 10 16 cm ⁇ 3. .
  • the depth position of the deepest part of the base region 118 is within a range of 0.5 ⁇ m to 2.0 ⁇ m, for example, and the impurity concentration of the base region 118 is, for example, 5 ⁇ 10 16 cm ⁇ 3 to 1 ⁇ 10 18 cm ⁇ 3. It is in the range.
  • the depth position of the deepest part of the source region 120 is in the range of 0.1 ⁇ m to 0.4 ⁇ m, for example, and the impurity concentration of the source region 120 is, for example, 5 ⁇ 10 19 cm ⁇ 3 to 2 ⁇ 10 20 cm ⁇ 3. It is in the range.
  • the impurity concentration of the p + -type diffusion region 134 is higher than the impurity concentration of the base region 118 and is, for example, in the range of 5 ⁇ 10 18 cm ⁇ 3 to 1 ⁇ 10 20 cm ⁇ 3 .
  • the plurality of trenches 122 are formed in a region where the n-type column region 114 is formed in a plan view up to a depth that passes through the base region 118 and reaches the n-type column region 114, and the source region 120. Is partly exposed on the inner peripheral surface.
  • the depth of the trench 122 is, for example, 3 ⁇ m.
  • the gate insulating film 124 is formed on the inner peripheral surface of the trench 122.
  • the gate electrode 126 is embedded in the trench 122 through the gate insulating film 124.
  • the interlayer insulating film 128 covers the base region 118, the source region 120, the gate insulating film 124, and the gate electrode 126.
  • the gate insulating film 124 is made of a silicon dioxide film formed by a thermal oxidation method and has a thickness of 100 nm, for example.
  • the gate electrode 126 is made of low resistance polysilicon formed by a CVD method and an ion implantation method.
  • the interlayer insulating film 128 includes a thermal oxide film and a PSG film formed by a CVD method, and has a thickness of, for example, 1000 nm.
  • Two or more contact holes 130 are formed between the two adjacent trenches 122 (two in the first embodiment) so as to penetrate through the interlayer insulating film 128 and reach at least the base region 118.
  • the metal plug 132 is formed by filling the contact hole 130 with metal.
  • the contact hole 130 and the metal plug 132 are formed to reach a depth position deeper than the depth position of the bottom of the source region 120 from the depth position of the surface of the base region 118.
  • the stripe width of the contact hole 130 and the metal plug 132 is, for example, 0.5 ⁇ m.
  • a barrier metal (not shown) is formed on the inner surface of the contact hole 130, and the metal plug 132 is filled with metal inside the contact hole 130 through the barrier metal.
  • the metal filling the contact hole 130 is, for example, tungsten.
  • the trench 122, the gate electrode 126, the contact hole 130, and the metal plug 132 are all formed in a stripe shape when seen in a plan view.
  • the interval between two gate electrodes 126 adjacent to each other is 5 times or more the width (stripe width) of the metal plug 132.
  • the interval (pitch width) between two gate electrodes 126 adjacent to each other is, for example, 2.5 ⁇ m or more, for example, 10 ⁇ m.
  • the metal plugs 132 are formed at equal intervals, and the interval between any one of the two trenches 122 and the metal plug 132 closest to the trench is as follows. , Equal to the interval between two metal plugs 132 adjacent to each other. With such a configuration, there is an effect that it is easy to alleviate the concentration of the electric field at the bottom of each trench 122 during reverse bias.
  • the interval between the metal plugs 132 is equal to or longer than the stripe width of the metal plugs 132, and is, for example, 0.5 ⁇ m or more.
  • the metal plug 132 closest to the trench 122 (gate electrode 126) is formed outside the region where the p-type column region 116 is formed in plan view. Therefore, the position where the metal plug 132 closest to the trench 122 and the source region 120 are in contact with each other between the two adjacent trenches 122 is outside the region where the p-type column region 116 is formed in plan view. It is.
  • the source electrode 136 is formed on the interlayer insulating film 128 and is electrically connected to the base region 118 and the source region 120 through the metal plug 132.
  • the drain electrode 138 is formed on the surface of the low resistance semiconductor layer 112.
  • the source electrode 136 is made of an aluminum-based metal (for example, an Al—Cu alloy) having a thickness of, for example, 4 ⁇ m formed by sputtering.
  • the drain electrode 138 is formed of a multilayer metal film such as Ti—Ni—Au, and has a thickness of, for example, 0.5 ⁇ m over the entire multilayer metal film.
  • the power semiconductor device 100 according to Embodiment 1 is manufactured by a manufacturing method (a manufacturing method of a power semiconductor device according to Embodiment 1) having manufacturing steps shown below. be able to.
  • the method for manufacturing a power semiconductor device according to the first embodiment includes a semiconductor substrate preparation step, a trench formation step, a gate electrode formation step, a base region formation step, and a source region formation step (first conductivity type high concentration diffusion region formation). Step), interlayer insulating film forming step, contact hole forming step, p + type diffusion region forming step (second conductivity type high concentration diffusion region forming step), metal plug filling step, and electrode forming step. Include in order.
  • a semiconductor substrate 110 having a region 116 and having a super junction structure constituted by a plurality of n-type column regions 114 and a plurality of p-type column regions 116 is prepared. Specifically, the semiconductor substrate 110 is prepared by performing the following steps.
  • a low-resistance semiconductor layer 112 and an n-type semiconductor layer 115 formed on the low-resistance semiconductor layer 112 and having an impurity concentration lower than that of the low-resistance semiconductor layer 112 (first conductive semiconductor layer) ) Is prepared (see FIG. 2A).
  • the semiconductor substrate 110 an appropriate semiconductor substrate can be used.
  • a semiconductor substrate in which an n ⁇ type n-type semiconductor layer 115 is formed on an n + type low-resistance semiconductor layer 112 by epitaxial growth is used. be able to.
  • a plurality of p-type columns having a predetermined depth are etched by using the insulating film M1 as a mask so as to be arranged in a predetermined direction on the surface of the n-type semiconductor layer 115.
  • a trench 117 (second conductivity type column trench) is formed (see FIG. 2B).
  • the thickness of the insulating film M1 can be set to an appropriate thickness.
  • a buffer layer 113 is formed from the depth position of the p-type column trench 117 to the depth position of the boundary surface between the low-resistance semiconductor layer 112 and the n-type semiconductor layer 115.
  • the p-type semiconductor material (second conductivity type semiconductor material) is epitaxially grown inside the p-type column trench 117 to a height position exceeding the surface height of the insulating film M1.
  • a p-type buried layer 116 '(second conductivity type buried layer) is formed (see FIG. 2C).
  • the surface of the p-type buried layer 116 ′ is etched so as to be deeper than the depth position of the bottom surface of the insulating film M1 (see FIG. 3A).
  • the etching method may be isotropic etching or anisotropic etching (isotropic etching in the first embodiment).
  • the p-type buried layer 116 ′ thus filled in the p-type column trench 117 becomes the p-type column region 116.
  • the insulating film M1 is removed (see FIG. 3B). In this way, the semiconductor substrate 110 is prepared.
  • a plurality of trenches 122 are formed in the region where the n-type column region 114 is formed. Specifically, a mask (not shown) having an opening corresponding to the trench 122 is formed on a part of the n-type column region 114 and the entire surface of the p-type column region 116, and etching is performed using the mask. To form a plurality of trenches 122 (see FIG. 3C). Next, after etching, the mask is removed, and the surface of the trench 122 is prepared by sacrificial oxidation.
  • a thermal oxide film 124 ′ is formed by thermal oxidation on the surface of the semiconductor substrate 110 including the inner peripheral surface of the trench 122 (see FIG. 3D). At this time, the thermal oxide film on the inner peripheral surface of the trench 122 becomes the gate insulating film 124. Thereafter, polysilicon 126 ′ is deposited on the thermal oxide film 124 ′. Next, n-type impurities (for example, phosphorus) are ion-implanted into the entire surface of the polysilicon 126 ′ (see FIG. 4A) and thermally diffused. Next, the polysilicon is removed except for the inside of the trench 122. Thus, the gate electrode 126 is formed inside the trench 122 via the gate insulating film 124 (see FIG. 4B).
  • p-type impurities for example, boron
  • the p-type impurity is thermally diffused to form a base region 118 from the surface of the semiconductor substrate 110 to a depth position shallower than the bottom of the trench 122 (see FIG. 5A).
  • Source region forming step (first conductivity type high concentration diffusion region forming step)
  • a mask M2 having openings corresponding to the source region 120, the gate insulating film 124, and the gate electrode 126 is formed on the thermal oxide film 124 ′, and n-type impurities (for example, arsenic) are ion-implanted through the mask M2.
  • n-type impurities for example, arsenic
  • the mask M2 is removed.
  • the source region 120 is formed in a predetermined region of the surface of the base region 118 so that a part is exposed on the inner peripheral surface of the trench 122 (FIG. 5). (See (c).)
  • an interlayer insulating film 128 that covers the base region 118, the source region 120, the gate insulating film 124, and the gate electrode 126 is formed (see FIG. 6A). Specifically, a PSG film is formed on the thermal oxide film 124 ′ and the gate electrode 126 by a CVD method. Thus, an interlayer insulating film 128 composed of the thermal oxide film 124 ′ and the PSG film is formed.
  • a mask (not shown) having two openings corresponding to the contact holes 130 is formed between the two adjacent trenches 122 on the surface of the interlayer insulating film 128.
  • the trench 122 is formed so that the source region 120 is formed only between the trench 122 and the metal plug 132 closest to the trench between two adjacent trenches 122.
  • the closest contact hole 130 is formed.
  • the contact hole 130 closest to the trench 122 is formed at a position where the side wall on the trench 122 side contacts the source region 120 and the side wall opposite to the trench 122 side contacts the base region 118.
  • the contact hole 130 is formed by performing etching using the mask so as to penetrate the interlayer insulating film 128 and reach the base region 118. After the etching, the mask is removed (see FIG. 6B).
  • p + type diffusion region forming step (second conductivity type high concentration diffusion region forming step)
  • p-type impurities for example, boron
  • the p + -type impurity is thermally diffused to form a p + -type diffusion region 134 in contact with the bottom surface of the contact hole 130 (see FIG. 7A).
  • a barrier metal (not shown) is formed on the inner surface of the contact hole 130 by sputtering, and the barrier metal is annealed.
  • a tungsten film is formed on the barrier metal by a CVD method, thereby filling the contact hole 130 with tungsten through the barrier metal.
  • the tungsten on the interlayer insulating film 128 is removed by CMP to leave tungsten only in the contact hole 130 and form the metal plug 132 (see FIG. 7B).
  • TiN titanium nitride
  • TiW titanium tungsten
  • MoSi molybdenum silicon
  • Electrode formation step 10 an Al—Cu-based metal is formed on the interlayer insulating film 128 and the metal plug 132 by sputtering, and the base region 118, the source region 120, and the p + -type diffusion through the metal plug 132.
  • a source electrode 136 that is electrically connected to the region 134 is formed.
  • a multilayer metal film such as Ti—Ni—Au is formed on the low-resistance semiconductor layer 112 to form the drain electrode 138 (see FIG. 7C).
  • the power semiconductor device 100 according to the first embodiment can be manufactured.
  • the power semiconductor device 100 and the method for manufacturing the power semiconductor device according to the first embodiment can be a power semiconductor device and a method for manufacturing the power semiconductor device that meet the demand for cost reduction and downsizing of electronic devices.
  • the power semiconductor device 100 and the method for manufacturing the power semiconductor device according to the first embodiment are formed so as to penetrate at least the base region 118 through two interlayer insulating films 128 between two trenches 122 adjacent to each other.
  • the distance d1 (see FIG. 8) between the trench 122 and the p + -type diffusion region 134 in plan view is the distance d2 (see FIG. 23) in the power MOSFET 900 according to the background art. ).
  • the holes generated at the bottom of the trench 122 Since a short distance is moved and a high potential difference is hardly generated between the base region 118 and the metal plug 132, the source region 120 (n-type), the base region 118 (p-type), and the n-type column region 114 ( It becomes difficult to turn on a parasitic npn transistor composed of n-type (see FIG. 8). Further, (2) since the area of “the boundary surface between the source region 120 and the base region 118” becomes narrow and the holes of the base region 118 do not easily enter the source region 120, the parasitic npn transistor described above is also turned on from this viewpoint.
  • the power semiconductor device 100 and the method for manufacturing the power semiconductor device according to the first embodiment are less likely to cause avalanche breakdown or di / dt breakdown, and have a high breakdown tolerance and a method for manufacturing the power semiconductor device. Can do.
  • the power semiconductor device 100 and the method for manufacturing the power semiconductor device according to the first embodiment can satisfy the demand for cost reduction and downsizing of the electronic device and can be a power semiconductor device having a large breakdown resistance.
  • two contact holes 130 are formed between two adjacent trenches 122, and a metal is formed inside the contact hole 130.
  • a contact hole formed between each of two adjacent trenches 122 (for example, as in the case of a power semiconductor device according to the background art), and a contact. The contact resistance can be reduced as compared with a case where a metal plug in which metal is filled in the hole is provided.
  • the source region 120 is formed only between the trench 122 adjacent to each other and between the trench 122 and the metal plug 132 closest to the trench. Therefore, the area of the “boundary surface between the source region 120 and the base region 118” is narrowed and holes are less likely to enter the source region 120, so that the parasitic npn transistor is hardly reliably turned on.
  • the semiconductor substrate 110 in which the super junction structure is configured by the plurality of n-type column regions 114 and the plurality of p-type column regions 116 is provided, a high breakdown voltage is maintained. On-state resistance can be lowered.
  • the semiconductor substrate 110 includes the semiconductor substrate 110 in which a super junction structure is configured by the plurality of n-type column regions 114 and the plurality of p-type column regions 116. Even in such a power semiconductor device having a high breakdown voltage, a power semiconductor device satisfying the demand for cost reduction and downsizing of electronic equipment and having a large breakdown resistance can be obtained.
  • Carriers (holes) are generated. Then, carriers (holes) generated in the p-type column region 816 move toward the source electrode side and are extracted to the source electrode through the p + -type diffusion region 834 and the metal plug 832 (see FIG. 10). .) However, when the source region 820 is also formed between the two adjacent metal plugs 832 between the two adjacent trenches 822 (see the power semiconductor device 800 according to the comparative example 2, see FIG. 10). ), Carriers (holes) generated in the p-type column region 816 move near the source region 820 formed between the two metal plugs 832 adjacent to each other.
  • the semiconductor substrate 110 in which the n-type column region 114 and the p-type column region 116 form a super junction structure is provided.
  • the source region 120 is formed between two trenches 122 adjacent to each other only between the trench 122 and the metal plug 132 closest to the trench. Therefore, carriers generated in the p-type column region 116 are It does not move near the source region 120, and thus carriers (holes) do not enter the source region 120. Therefore, a parasitic transistor (parasitic npn) including a source region 120 (for example, n-type), a base region 118 (for example, p-type), and an n-type column region 114 (for example, n-type) between two metal plugs 132 adjacent to each other. The transistor is not turned on.
  • n-type column region 114 and the p-type column region 116 include the semiconductor substrate 110 having a super junction structure, avalanche breakdown or di / dt breakdown does not easily occur, and the breakdown resistance is large. It becomes a power semiconductor device.
  • the surface of the semiconductor substrate is a recess in all of the region in which the p-type column region 116 is formed and part of the region in which the n-type column region 114 is formed in plan view. Since the particles G easily adhere to the side wall portions of the recesses, the introduction of n-type impurities by the particles G may prevent the source regions 120 from being separated (FIG. 11A). ) And (b)).
  • n-type impurities are introduced by ion implantation, the ions are implanted obliquely at a shallow angle with respect to the side wall of the recess, so that the impurities are difficult to be introduced and the source region 120 may be cut off. There is.
  • the metal plug 132 closest to the trench 122 is formed inside the region where the p-type column region 116 is formed in plan view, Since the source region 120 may be formed in a separated state, or a so-called disconnection may occur, there may be a problem that the source electrode 136 and the source region 120 cannot be connected.
  • the metal plug 132 closest to the trench 122 between the two adjacent trenches 122 has the p-type column region 116 in plan view. Since it is formed outside the formed region, the contact portion between the source region 120 and the metal plug 132 is formed outside the side wall of the recess.
  • the source region 120 is not formed in a separated state (see FIG. 11C). Even in the case of ion implantation, since the source region 120 is not formed on the sidewall of the recess, the source region 120 does not break so-called. Therefore, there is no problem that the source electrode 136 and the source region 120 cannot be connected due to this.
  • the metal is tungsten, it is easy to fill the contact hole 130 with a small diameter, and the metal plug 132 with a small diameter can be formed. It can be set as the power semiconductor device made.
  • the gate electrode between the region with the interlayer insulating film and the region without the interlayer insulating film (contact region).
  • stress due to ultrasonic waves may concentrate on the step portion (particularly, the corner portion of the side surface of the interlayer insulating film (the boundary portion of the contact hole)), and the power semiconductor device may be destroyed.
  • the metal is tungsten, and the contact hole 130 having a small diameter can be easily filled. Therefore, when the inside of the contact hole 130 is filled with tungsten, the interlayer is formed.
  • the gate capacitance can be reduced.
  • the amount of electric charge that the gate drive circuit (connected to the power semiconductor device 100) takes in and out of the gate electrode 126 during switching can be reduced, and drive loss can be reduced. That is, (1) at the time of turn-on, the gate drive circuit applies a positive bias to the gate electrode 126 to flow a gate current.
  • the gate charge amount is obtained by multiplying the gate current amount by the energization time.
  • the gate drive circuit applies a negative bias or 0 bias to the gate electrode 126 and draws out the gate current.
  • the gate current amount is maintained at the same level as before and the energization time is shortened, the product of the gate current and the energization time can be reduced.
  • the amount of electric charge that the drive circuit takes in and out of the gate electrode can be reduced. As a result, drive loss can be reduced.
  • a large external gate resistor is inserted between the gate electrode 126 and the gate drive circuit in order to intentionally slow down the switching speed of the MOSFET and avoid ringing and noise in the circuit.
  • the external gate resistor has an effect of reducing the gate current amount, and can increase the energization time and extend the switching time. Therefore, the gate charge amount that is the product of the gate current amount and the energization time remains small. As a result, drive loss can be reduced. Therefore, as described in the above (1) and (2), the amount of charge that the gate drive circuit takes in and out of the gate electrode 126 during switching can be reduced, and as a result, drive loss can be reduced.
  • the power semiconductor device 100 by reducing the gate capacitance, it is possible to widen the adjustment speed of the switching speed without losing the effect of reducing the drive loss, and as a result, from the application circuit. Can answer a wide range of requests.
  • the interval between the two adjacent gate electrodes 126 is not less than five times the width of the metal plug 132, and the interval between the two adjacent gate electrodes 126 is equal to Since it becomes wider with respect to the metal plug 132 and the volume of the gate electrode 126 can be made relatively small, this also makes it possible to reduce the gate capacitance. As a result, the amount of charge that the gate drive circuit takes in and out of the gate electrode 126 during switching can be reduced, and drive loss can be reduced.
  • the distance between the two adjacent gate electrodes 126 is 5 times or more the width of the metal plug 132, which also reduces the gate capacitance. As a result, it is possible to widen the adjustment speed of the switching speed without losing the effect of reducing the drive loss, and as a result, it is possible to respond widely to requests from the application circuit.
  • the contact hole 130 is formed to a deeper position than the bottom surface of the source region 120, the p + type diffusion formed at the bottom of the contact hole 130.
  • the region 134 and the source region 120 are in contact with each other, it is possible to prevent the impurity concentration and the area of the source region 120 from being changed from the design time, and to prevent a problem that the characteristics of the power semiconductor device are changed.
  • the power semiconductor device 100 since the depth of the base region 118 is in the range of 0.5 ⁇ m to 2.0 ⁇ m, it is necessary to diffuse impurities at a high temperature for a long time in the manufacturing process. There is no. Therefore, the power semiconductor device is suitable when it is difficult to diffuse impurities for a long time in order to obtain a miniaturized structure.
  • the power semiconductor device 102 according to the second embodiment basically has the same configuration as that of the power semiconductor device 100 according to the first embodiment, but the number of metal plugs is different from that of the power semiconductor device 100 according to the first embodiment. Different. That is, in the power semiconductor device 102 according to the second embodiment, as shown in FIG. 12, four contact holes 130 are formed between two adjacent trenches 122, and the inside of each contact hole 130 is Is filled with metal, and four metal plugs 132 are formed.
  • the source region 120 is not formed between the two adjacent metal plugs 132 between the two adjacent trenches 122. That is, between the two adjacent trenches 122, when the metal plug closest to the trench is the metal plug 132A and the other metal plug is the metal plug 132B, the metal plug 132B is not in contact with the source region 120. .
  • the metal plug 132A and the metal plug 132B may have the same depth, but in the entire region where the p-type column region 116 is formed and a part of the region where the n-type column region 114 is formed in plan view. Since the recess is formed on the surface of the semiconductor substrate 110, the length of the metal plug 132B (depth of the contact hole) is longer (deeper) than the length of the metal plug 132A (depth of the contact hole). Is preferred.
  • the power semiconductor device 102 according to the second embodiment is different from the power semiconductor device 100 according to the first embodiment in the number of metal plugs, but is similar to the power semiconductor device 100 according to the first embodiment. Since the contact hole 130 formed so as to penetrate at least the base region 118 through the interlayer insulating film 128 and the metal plug 132 filled with metal in the contact hole 130 is provided, the cost of the electronic device is reduced. The power semiconductor device satisfies the demands for downsizing and miniaturization and has a large breakdown resistance.
  • each contact hole 130 is filled with metal. Since the metal plug 132 is formed, the depletion layer generated from the pn junction between the base region 118 and the p-type column region 116 and the n-type column region 114 is reversed between the two trenches adjacent to each other at the time of reverse bias. It can be reliably spread throughout.
  • the power semiconductor device 102 according to the second embodiment has the same configuration as that of the power semiconductor device 100 according to the first embodiment except for the number of metal plugs. Therefore, the power semiconductor device 100 according to the first embodiment includes the power semiconductor device 102 according to the first embodiment. It has a corresponding effect among the effects.
  • the power semiconductor device 104 according to the third embodiment basically has the same configuration as the power semiconductor device 100 according to the first embodiment, but the position of the metal plug closest to the trench is between two adjacent trenches. This is different from the case of the power semiconductor device 100 according to the first embodiment. That is, in the power semiconductor device 104 according to the third embodiment, as shown in FIG. 13, the position where the metal plug 132 closest to the trench 122 and the source region 120 are in contact with each other between the two adjacent trenches 122. , Outside the region where the p-type column region 116 is formed in plan view.
  • the metal plug 132 closest to the trench 122 is formed with a region in which the n-type column region 114 is formed and a p-type column region 116 in plan view. It is formed on the boundary line with the region that has been formed.
  • the power semiconductor device 104 according to the third embodiment is different from the power semiconductor device 100 according to the first embodiment in that it has a super junction structure, but the power semiconductor device 104 according to the first embodiment is different from the power semiconductor device 100 according to the first embodiment.
  • a plurality of contact holes 130 formed so as to pass through the interlayer insulating film 128 and reach at least the base region 118, each formed between two adjacent trenches 122.
  • the metal plug 132 filled in the contact hole 130 is provided, the power semiconductor device satisfies the demand for cost reduction and downsizing of the electronic device and has a large breakdown resistance.
  • the position where the metal plug 132 closest to the trench 122 and the source region 120 are in contact with each other between the two adjacent trenches 122 is viewed in a plan view. Since the p-type column region 116 is outside the region where the p-type column region 116 is formed, the source region 120 is not formed in a separated state even with such a configuration. However, since the source region 120 is not formed on the sidewall of the recess, the source region 120 does not cause a so-called disconnection.
  • the power semiconductor device 104 according to the third embodiment has the same configuration as that of the power semiconductor device 100 according to the first embodiment except that the power semiconductor device 104 has a super junction structure, and thus the power semiconductor device 100 according to the first embodiment. Has the corresponding effect among the effects of
  • the metal plug 132 is formed in a stripe shape in plan view (see FIG. 14), but the present invention is not limited to this.
  • the metal plug is viewed in plan, it is circular (three-dimensionally columnar, see FIGS. 15 and 19), square frame (see FIG. 16), circular frame (see FIG. 17), or lattice. (See FIG. 18) or the like.
  • the trench 122 is formed in a stripe shape in plan view (see FIG. 14), but the present invention is not limited to this.
  • the trench may be formed in a quadrangular shape (columnar shape, see FIGS. 18 and 19) or a lattice shape (see FIGS. 15 to 17) or the like when viewed in plan.
  • the present invention is applied to the MOSFET, but the present invention is not limited to this.
  • the present invention may be applied to an appropriate power semiconductor device such as an IGBT, a thyristor, a triac, or a diode.
  • the contact hole 130 is formed so as to reach the base region 118, but the present invention is not limited to this.
  • the contact hole 130 may be formed so as to reach the n-type column region 114 or the p-type column region 116. In this case, there is an effect that holes can be easily extracted to the source electrode 136 at the time of avalanche breakdown and reverse recovery of the body diode.
  • the p + -type diffusion region 134 is formed only at the bottom of the contact hole 130, but the present invention is not limited to this.
  • the p + -type diffusion region 134 may be formed in a part of the side part (a part of the side part on the bottom side) in addition to the bottom part of the contact hole 130. In this case, it is possible to prevent the power semiconductor device from being destroyed by contact of the depletion layer with the contact plug at the time of avalanche breakdown and reverse recovery of the body diode.
  • two metal plugs 132 are formed between two adjacent trenches 122.
  • two adjacent trenches are formed.
  • four metal plugs 132 are formed between the two 122, the present invention is not limited to this.
  • Three or more metal plugs 132 may be formed between two adjacent trenches 122, respectively.
  • the contact hole 130 is formed up to a depth position deeper than the bottom surface of the source region 120, but the present invention is not limited to this.
  • the contact hole 130 may be formed to a depth shallower than the bottom surface of the source region 120 (see the power semiconductor device 106 according to the modified example 6, FIG. 20).
  • the p-type column region is formed in plan view at the position where the metal plug closest to the trench (gate electrode) and the source region are in contact with each other.
  • the present invention is not limited to this.
  • the position where the metal plug closest to the gate electrode contacts the source region may be outside the region where the p-type column region is formed in plan view (for example, deformation) (See power semiconductor device 200 according to Example 7, FIG. 21.)
  • the source region 220 is formed only between the gate electrode 226 and the metal plug 232 closest to the gate electrode 226 between the two adjacent gate electrodes 226. Has been.

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Abstract

本発明のパワー半導体装置１００は、複数の第１導電型コラム領域及び複数の第２導電型コラム領域でスーパージャンクション構造が構成された半導体基体１１０と、複数のトレンチ１２２と、ゲート絶縁膜１２４と、ゲート電極１２６と、層間絶縁膜１２８と、互いに隣接する２つのトレンチ１２２の間にそれぞれ２本以上形成されたコンタクトホール１３０と、コンタクトホールの内部に金属が充填されてなる金属プラグ１３２と、電極１３６とを備え、第１導電型高濃度拡散領域１２０は、互いに隣接する２つのトレンチ１２２の間において、トレンチ１２２とトレンチに最も近い金属プラグ１３２との間のみに形成されていることを特徴とする。　本発明のパワー半導体装置によれば、電子機器の低コスト化及び小型化の要請を満たし、かつ、破壊耐量の大きなパワー半導体装置を提供することができる。

Description

パワー半導体装置及びパワー半導体装置の製造方法
　本発明は、パワー半導体装置及びパワー半導体装置の製造方法に関する。
　近年、電子機器の低コスト化及び小型化の要請に伴い、微細化されたパワーＭＯＳＦＥＴが求められている。そして、このようなパワーＭＯＳＦＥＴとしては、金属プラグを介してソース電極とソース領域との間を電気的に接続するパワーＭＯＳＦＥＴが考えられる（背景技術に係るパワーＭＯＳＦＥＴ９００、図２２参照。金属プラグを用いた半導体装置としては、例えば、特許文献１参照。）。
　背景技術に係るパワーＭＯＳＦＥＴ９００は、低抵抗半導体層９１２と、低抵抗半導体層９１２上に形成されたドリフト層９１４と、ドリフト層９１４の表面上に形成されたｐ型のベース領域９１８と、ベース領域９１８の表面に形成されたソース領域９２０とを有する半導体基体９１０と、ベース領域９１８を貫通しドリフト層９１４に達する深さ位置まで形成され、かつ、ソース領域９２０の一部が内周面に露出するように形成された複数のトレンチ９２２と、トレンチ９２２の内周面に形成されたゲート絶縁膜９２４と、ゲート絶縁膜９２４を介してトレンチ９２２の内部に埋め込まれてなるゲート電極９２６と、ベース領域９１８、ソース領域９２０、ゲート絶縁膜９２４及びゲート電極９２６を覆う層間絶縁膜９２８と、互いに隣接する２つのトレンチ９２２の間にそれぞれ１本、層間絶縁膜９２８を貫通して少なくともベース領域９１８に達するように形成されたコンタクトホール９３０と、コンタクトホール９３０の内部に金属が充填されてなる金属プラグ９３２と、層間絶縁膜９２８上に形成され、金属プラグ９３２を介してベース領域９１８及びソース領域９２０と電気的に接続されたソース電極９３６と、低抵抗半導体層９１２の表面の形成されたドレイン電極９３８とを備える。
　半導体基体９１０は、金属プラグ９３２の底面に接触しており、かつ、金属プラグ９３２を介してソース電極９３６と電気的に接続され、かつ、ベース領域９１８よりも不純物濃度が高いｐ＋型高濃度拡散領域９３４をさらに有する。
　背景技術に係るパワーＭＯＳＦＥＴ９００によれば、層間絶縁膜９２８を貫通して少なくともベース領域９１８に達するように形成されたコンタクトホール９３０と、コンタクトホール９３０の内部に金属が充填されてなる金属プラグ９３２とを備えるため、ソース電極９３６がソース領域９２０と直接コンタクトされたパワー半導体装置の場合のように径が大きいコンタクトホールを形成しなくても済み、微細化されたパワーＭＯＳＦＥＴとすることができる。その結果、背景技術に係るパワーＭＯＳＦＥＴ９００は、電子機器の低コスト化及び小型化の要請に適うパワーＭＯＳＦＥＴとなる。
特開平６－２５２０９０号公報
　しかしながら、背景技術に係るパワーＭＯＳＦＥＴ９００においては、比較的径が小さい金属プラグ９３２が、互いに隣接する２つのトレンチ９２２の間にそれぞれ１本形成されている。
　従って、平面的に見てトレンチ９２２とｐ＋型高濃度拡散領域９３４との間隔ｄ２が比較的長くなる（図２３参照。）。よって、（１）アバランシェ降伏時及びボディダイオードの逆回復時において、（ホールが比較的発生しやすい場所である）トレンチ９２２の底部で発生したホールがソース電極９３６に引き抜かれるまでの間に比較的長い距離を移動することとなり、ベース領域９１８と金属プラグ９３２との間に高い電位差が発生しやすくなるため、ソース領域９２０（ｎ型）、ベース領域９１８（ｐ型）及びドリフト層９１４（ｎ型）で構成される寄生ｎｐｎトランジスタがオンしやすくなる（図２３参照。）。また、（２）「ソース領域９２０とベース領域９１８との境界面」の面積が広くなりベース領域９１８のホールがソース領域９２０に入り込みやすくなるため、この観点においても、上記した寄生ｎｐｎトランジスタがオンしやすくなる（図２３参照。）。
　その結果、アバランシェ破壊又はｄｉ／ｄｔ破壊が起こりやすくなり、破壊耐量の大きなパワーＭＯＳＦＥＴを提供することが困難となるという問題がある。なお、このような問題はパワーＭＯＳＦＥＴの場合だけに発生し得る問題ではなく、パワー半導体装置全般に発生し得る問題である。
　そこで、本発明は、上記した問題を解決するためになされたものであり、電子機器の低コスト化及び小型化の要請を満たし、かつ、破壊耐量の大きなパワー半導体装置を提供することを目的とする。また、そのようなパワー半導体装置の製造方法を提供することを目的とする。
［１］本発明のパワー半導体装置は、低抵抗半導体層と、前記低抵抗半導体層上に形成され、所定の方向に沿って交互に形成された複数の第１導電型コラム領域及び複数の第２導電型コラム領域と、前記複数の第１導電型コラム領域及び前記複数の第２導電型コラム領域の表面上に形成された第２導電型のベース領域と、前記ベース領域の表面のうちの所定の位置に形成された第１導電型高濃度拡散領域とを有し、前記複数の第１導電型コラム領域及び前記複数の第２導電型コラム領域でスーパージャンクション構造が構成されている半導体基体と、平面的に見て前記第１導電型コラム領域が形成されている領域内に、前記ベース領域を貫通し前記第１導電型コラム領域に達する深さ位置まで形成され、かつ、前記第１導電型高濃度拡散領域の一部が内周面に露出するように形成された複数のトレンチと、前記トレンチの内周面に形成されたゲート絶縁膜と、前記ゲート絶縁膜を介して前記トレンチの内部に埋め込まれてなるゲート電極と、前記ベース領域、前記第１導電型高濃度拡散領域、前記ゲート絶縁膜及び前記ゲート電極を覆う層間絶縁膜と、互いに隣接する２つの前記トレンチの間にそれぞれ２本以上、前記層間絶縁膜を貫通して少なくとも前記ベース領域に達するように形成されたコンタクトホールと、前記コンタクトホールの内部に金属が充填されてなる金属プラグと、前記層間絶縁膜上に形成され、前記金属プラグを介して前記ベース領域及び前記第１導電型高濃度拡散領域と電気的に接続された電極とを備え、前記半導体基体は、前記金属プラグの底面に接触しており、かつ、前記金属プラグを介して前記電極と電気的に接続され、かつ、前記ベース領域よりも不純物濃度が高い第２導電型高濃度拡散領域をさらに有し、前記半導体基体において、前記第１導電型高濃度拡散領域は、互いに隣接する２つの前記トレンチの間において、前記トレンチと当該トレンチに最も近い前記金属プラグとの間のみに形成されていることを特徴とする。
　なお、本明細書中において、「互いに隣接する２つのトレンチ」とは、全体的に見ている場合のみならず、所定の断面から見てトレンチが隣り合っている場合を含む概念である。例えば、トレンチが格子状になっており、トレンチ同士が互いに連結されている場合であっても、所定の切断面で見たときに隣り合っている場合には「互いに隣接する２つのトレンチ」に含まれるものとする。また、本明細書中において「互いに隣接する２つのトレンチの間」には、平面的に見てトレンチ同士の間の直線上だけではなく、当該直線上から多少ずれた位置にある場合も含むものとする。
［２］本発明のパワー半導体装置においては、互いに隣接する２つの前記トレンチの間において、前記トレンチに最も近い前記金属プラグと前記第１導電型高濃度拡散領域とが接触する位置は、平面的に見て前記第２導電型コラム領域が形成されている領域の外側であることが好ましい。
［３］本発明のパワー半導体装置においては、互いに隣接する２つの前記トレンチの間において、前記トレンチに最も近い前記金属プラグは、平面的に見て前記第２導電型コラム領域が形成されている領域の外側に形成されていることが好ましい。
［４］本発明のパワー半導体装置においては、前記金属は、タングステンであることが好ましい。
［５］本発明のパワー半導体装置においては、互いに隣接する２つの前記ゲート電極の間隔は、２．５μｍ以上であることが好ましい。
［６］本発明のパワー半導体装置においては、互いに隣接する２つの前記ゲート電極の間隔は、前記金属プラグの幅の５倍以上であることが好ましい。
［７］本発明のパワー半導体装置においては、前記コンタクトホールは、前記第１導電型高濃度拡散領域の底面よりも深い深さ位置まで形成されていることが好ましい。
［８］本発明のパワー半導体装置においては、前記ベース領域の最深部の深さ位置は、０．５μｍ～２．０μｍの範囲内にあることが好ましい。
［９］本発明のパワー半導体装置の製造方法は、上記［１］～［８］のいずれかに記載のパワー半導体装置を製造するためのパワー半導体装置の製造方法であって、低抵抗半導体層と、前記低抵抗半導体層上に形成され、所定の方向に沿って交互に形成された複数の第１導電型コラム領域及び複数の第２導電型コラム領域とを有し、前記複数の第１導電型コラム領域及び前記複数の第２導電型コラム領域でスーパージャンクション構造が構成されている半導体基体を準備する半導体基体準備工程と、前記第１導電型コラム領域が形成されている領域内に複数のトレンチを形成するトレンチ形成工程と、前記トレンチの内周面にゲート絶縁膜を形成した後、前記ゲート絶縁膜を介して前記トレンチの内部にゲート電極を形成するゲート電極形成工程と、前記複数の第１導電型コラム領域及び前記複数の第２導電型コラム領域の表面から前記トレンチの最底部よりも浅い深さ位置まで第２導電型のベース領域を形成するベース領域形成工程と、前記ベース領域の表面のうちの所定の領域に、少なくとも一部が前記トレンチの内周面に露出するように第１導電型高濃度拡散領域を形成する第１導電型高濃度拡散領域形成工程と、前記ベース領域、前記第１導電型高濃度拡散領域、前記ゲート絶縁膜及び前記ゲート電極を覆う層間絶縁膜を形成する層間絶縁膜形成工程と、互いに隣接する２つの前記トレンチ間にそれぞれ２本以上、前記層間絶縁膜を貫通して少なくとも前記ベース領域に達する前記コンタクトホールを形成するコンタクトホール形成工程と、前記コンタクトホールの底面に接触してなる、前記ベース領域よりも不純物濃度が高い第２導電型高濃度拡散領域を形成する第２導電型高濃度拡散領域形成工程と、前記コンタクトホールの内部に金属を充填することによって金属プラグを形成する金属プラグ形成工程と、前記層間絶縁膜上に、前記金属プラグを介して前記ベース領域、前記第１導電型高濃度拡散領域及び前記第２導電型高濃度拡散領域と電気的に接続された電極を形成する電極形成工程とをこの順序で含み、前記コンタクトホール形成工程においては、互いに隣接する２つの前記トレンチの間において、前記第１導電型高濃度拡散領域が前記トレンチと当該トレンチに最も近い前記金属プラグとの間のみに形成された状態となるように、前記トレンチに最も近い前記コンタクトホールを形成することを特徴とする。
［１０］本発明のパワー半導体装置の製造方法において、前記半導体基体準備工程は、低抵抗半導体層と、前記低抵抗半導体層上に形成され、前記低抵抗半導体層よりも不純物濃度が低い第１導電型半導体層とが積層された半導体基体を準備する第１工程と、前記第１導電型半導体層の表面に所定の方向に沿って配列した状態となるように、絶縁膜をマスクとするエッチングによって所定の深さの複数の第２導電型コラム用トレンチを形成する第２工程と、前記第２導電型コラム用トレンチの内部に、前記絶縁膜の表面高さを超える高さ位置まで第２導電型半導体材料をエピタキシャル成長させることによって第２導電型埋込層を形成する第３工程と、前記第２導電型埋込層における前記絶縁膜の表面高さを超える部分を除去する第４工程と、前記第２導電型埋込層の表面を前記絶縁膜の底面の深さ位置よりも深くなるようにエッチングして第２導電型コラム領域を形成する第５工程とをこの順序で含むことが好ましい。
　本発明のパワー半導体装置及びパワー半導体装置の製造方法によれば、層間絶縁膜を貫通して少なくともベース領域に達するように形成されたコンタクトホールと、コンタクトホールの内部に金属が充填されてなる金属プラグとを備えるため、背景技術に係るパワーＭＯＳＦＥＴ９００の場合と同様に、ソース電極がソース領域と直接コンタクトしているパワー半導体装置の場合のように径が大きいコンタクトホールを形成しなくても済み、微細化されたパワー半導体装置とすることができる。その結果、電子機器の低コスト化及び小型化の要請に適うパワー半導体装置となる。
　本発明のパワー半導体装置及びパワー半導体装置の製造方法は、互いに隣接する２つのトレンチの間にそれぞれ２本以上、層間絶縁膜を貫通して少なくともベース領域に達するように形成されたコンタクトホールと、コンタクトホールの内部に金属が充填されてなる金属プラグとを備える。
　このような構成としたことにより、平面的に見てトレンチと第２導電型高濃度拡散領域との間隔ｄ１が、背景技術に係るパワーＭＯＳＦＥＴ９００における当該間隔ｄ２よりも短くなる（図８参照。）。従って、（１）アバランシェ降伏時及びボディダイオードの逆回復時において、（キャリア（例えばホール）が比較的発生しやすい場所である）トレンチの底部で発生したキャリアが電極に引き抜かれるまでの間に比較的短い距離を移動することとなり、ベース領域と金属プラグとの間に高い電位差が発生し難くなるため、第１導電型高濃度拡散領域（例えばｎ型）、ベース領域（例えばｐ型）及び第１導電型コラム領域（例えばｎ型）で構成される寄生トランジスタ（寄生ｎｐｎトランジスタ）がオンし難くなる（図８参照。）。また、（２）「第１導電型高濃度拡散領域とベース領域との境界面」の面積が狭くなりベース領域のキャリアが第１導電型高濃度拡散領域に入り込み難くなるため、この観点においても、上記した寄生トランジスタ（寄生ｎｐｎトランジスタ）がオンし難くなる（図８参照。）。
　その結果、アバランシェ破壊又はｄｉ／ｄｔ破壊が起こり難くなり、破壊耐量の大きなパワー半導体装置となる。
　従って、本発明のパワー半導体装置及びパワー半導体装置の製造方法は、電子機器の低コスト化及び小型化の要請を満たし、かつ、破壊耐量の大きなパワー半導体装置となる。
　また、本発明のパワー半導体装置及びパワー半導体装置の製造方法によれば、互いに隣接する２つのトレンチの間にそれぞれ２本以上形成されたコンタクトホールと、当該コンタクトホールの内部に金属が充填されてなる金属プラグとを備えるため、互いに隣接する２つのトレンチの間にそれぞれ１本形成されたコンタクトホールと、コンタクトホールの内部に金属が充填されてなる金属プラグとを備える場合よりもコンタクト抵抗を低減することが可能となる。
　また、本発明のパワー半導体装置及びパワー半導体装置の製造方法によれば、第１導電型高濃度拡散領域は、互いに隣接する２つのトレンチの間において、トレンチと当該トレンチに最も近い金属プラグとの間のみに形成されているため、「第１導電型高濃度拡散領域とベース領域との境界面」の面積が狭くなり、第１導電型コラム領域のうちのトレンチの底部付近で発生したキャリア（ホール）が第１導電型高濃度拡散領域により一層入り込み難くなるため、上記した寄生ｎｐｎトランジスタがより確実にオンし難くなる。
　また、本発明のパワー半導体装置及びパワー半導体装置の製造方法によれば、ｎ型コラム領域及びｐ型コラム領域でスーパージャンクション構造が構成されている半導体基体を備えるため、低オン抵抗、かつ、高耐圧のスイッチング素子となる。
　また、本発明のパワー半導体装置及びパワー半導体装置の製造方法によれば、ｎ型コラム領域及びｐ型コラム領域でスーパージャンクション構造が構成されている半導体基体を備えるため、このように高い耐圧を有するパワー半導体装置であっても、電子機器の低コスト化及び小型化の要請を満たし、かつ、破壊耐量の大きなパワー半導体装置とすることができる。
　ところで、第１導電型コラム領域及び第２導電型コラム領域でスーパージャンクション構造が構成されている半導体基体を備えるパワー半導体装置の場合には、アバランシェ降伏時及びボディダイオードの逆回復時において、第２導電型コラム領域に大量のキャリア（ホール）が発生する。そして、第２導電型コラム領域で発生したキャリア（ホール）は、電極（例えば、ソース電極）側に向かって移動し、第２導電型高濃度拡散領域、金属プラグを介して電極（例えば、ソース電極）に引き抜かれることとなる。
　しかしながら、第１導電型高濃度拡散領域が、互いに隣接する２つのトレンチの間において、互いに隣接する２つの金属プラグの間にも形成されている場合には、第２導電型コラム領域で発生したキャリア（ホール）が、互いに隣接する２つの金属プラグの間に形成された第１導電型高濃度拡散領域の近くを移動することとなるため、第２導電型コラム領域で発生したキャリア（ホール）が当該第１導電型高濃度拡散領域に入り込み易くなり、互いに隣接する２つの金属プラグの間の第１導電型高濃度拡散領域（例えばｎ型）、ベース領域（例えばｐ型）及び第１導電型コラム領域（例えばｎ型）で構成される寄生トランジスタ（寄生ｎｐｎトランジスタ）がオンし易くなる。
　これに対して、本発明のパワー半導体装置及びパワー半導体装置の製造方法によれば、第１導電型コラム領域及び第２導電型コラム領域でスーパージャンクション構造が構成されている半導体基体を備え、第１導電型高濃度拡散領域は、互いに隣接する２つのトレンチの間において、トレンチと当該トレンチに最も近い金属プラグとの間のみに形成されているため、第２導電型コラム領域で発生したキャリア（ホール）が、第１導電型高濃度拡散領域の近くを移動することがなく、キャリア（ホール）が第１導電型高濃度拡散領域に入り込むことがない。従って、互いに隣接する２つの金属プラグの間の第１導電型高濃度拡散領域（例えばｎ型）、ベース領域（例えばｐ型）及び第１導電型コラム領域（例えばｎ型）で構成される寄生トランジスタ（寄生ｎｐｎトランジスタ）がオンするということもない。よって、第１導電型コラム領域及び第２導電型コラム領域でスーパージャンクション構造が構成されている半導体基体を備える場合であっても、アバランシェ破壊又はｄｉ／ｄｔ破壊が起こり難くなり、破壊耐量の大きなパワー半導体装置となる。
実施形態１に係るパワー半導体装置１００の断面図である。 実施形態１に係るパワー半導体装置の製造方法を説明するために示す断面図である。図２（ａ）～図２（ｄ）は各工程図である。 実施形態１に係るパワー半導体装置の製造方法を説明するために示す断面図である。図３（ａ）～図３（ｄ）は各工程図である。 実施形態１に係るパワー半導体装置の製造方法を説明するために示す断面図である。図４（ａ）～図４（ｃ）は各工程図である。 実施形態１に係るパワー半導体装置の製造方法を説明するために示す断面図である。図５（ａ）～図５（ｃ）は各工程図である。 実施形態１に係るパワー半導体装置の製造方法を説明するために示す断面図である。図６（ａ）～図６（ｃ）は各工程図である。 実施形態１に係るパワー半導体装置の製造方法を説明するために示す断面図である。図７（ａ）～図７（ｃ）は各工程図である。 実施形態１に係るパワー半導体装置１００におけるアバランシェ降伏時及びボディダイオードの逆回復時において、ｐ＋型拡散領域１３４及び金属プラグ１３２を介してホールがソース電極に引き抜かれる様子を説明するために示す要部拡大断面図である。なお、図８は図１の破線Ａで囲まれた領域に対応している（図８及び図１０について同じ。）。また、図８中、白丸はホールを示す。 比較例１に係るパワー半導体装置７００におけるアバランシェ降伏時及びボディダイオードの逆回復時において、ｐ＋型拡散領域７３４及び金属プラグ７３２を介してホールがソース電極に引き抜かれる様子を説明するために示す要部拡大断面図である。なお、比較例１に係るパワー半導体装置７００は、スーパージャンクション構造が構成されている半導体基体の代わりにｎ型のドリフト層７１４を有する半導体基体を備える点以外の点は実施形態１に係るパワー半導体装置１００と同様の構成を有するパワー半導体装置である。 比較例２に係るパワー半導体装置８００におけるアバランシェ降伏時及びボディダイオードの逆回復時において、ｐ＋型拡散領域８３４及び金属プラグ８３２を介してホールがソース電極に引き抜かれる様子を説明するために示す要部拡大断面図である。なお、比較例２に係るパワー半導体装置８００は、互いに隣接する２つのトレンチ８２２の間において、互いに隣接する２つの金属プラグ８３２の間にもソース領域８２０が形成されている点以外の点は実施形態１に係るパワー半導体装置１００と同様の構成を有するパワー半導体装置である。 実施形態１に係るパワー半導体装置１００の効果を説明するために示す要部拡大断面図である。図１１（ａ）は平面的に見てｐ型コラム領域が形成されている領域にもソース領域が形成される場合における、ソース領域形成工程実施直前の半導体基体の表面の様子を示す図であり、図１１（ｂ）平面的に見て、互いに隣接する２つのトレンチの間においてトレンチに最も近い金属プラグが、ｐ型コラム領域が形成されている領域の内側で形成される場合における、ソース領域形成工程実施後の半導体基体の表面の様子を示す図であり、図１１（ｃ）は実施形態１における金属プラグ形成工程実施後の半導体基体の表面の様子を示す図である。なお、図１１（ａ）～図１１（ｃ）は、図５（ｂ）の破線Ｂで囲まれた領域に対応した図である。また、説明を簡単にするために、熱酸化膜１２４’の図示を省略し、かつ、ソース領域１２０、金属プラグ１３２及びｐ＋型拡散領域１３４については、平面的に見てｐ型コラム領域１１６の右端側のみ図示する。また、図１１（ｂ）においては、金属プラグ形成工程において形成する金属プラグ１３２も図示している。さらにまた、図１１中、符号Ｇはパーティクルを示す。 実施形態２に係るパワー半導体装置１０２の断面図である。 実施形態３に係るパワー半導体装置１０４の断面図である。 実施形態１に係るパワー半導体装置１００の要部拡大平面図である。実施形態１に係るパワー半導体装置１００においては、トレンチ１２２及び金属プラグ１３２がいずれも平面的に見てストライプ状である。なお、図１４においては、ソース電極及び層間絶縁膜の図示を省略している（図１５～図１９において同じ。） 変形例１に係るパワー半導体装置の要部拡大平面図である。変形例１に係るパワー半導体装置においては、トレンチ１２２が平面的に見て格子状であり、かつ、金属プラグ１３２が平面的に見て円形状（立体的に見て柱状）である。 変形例２に係るパワー半導体装置の要部拡大平面図である。変形例２に係るパワー半導体装置においては、トレンチ１２２が平面的に見て格子状であり、かつ、金属プラグ１３２が平面的に見て四角形の枠状である。 変形例３に係るパワー半導体装置の要部拡大平面図である。変形例３に係るパワー半導体装置においては、トレンチ１２２が平面的に見て格子状であり、かつ、金属プラグ１３２が平面的に見て円形の枠状である。 変形例４に係るパワー半導体装置の要部拡大平面図である。変形例４に係るパワー半導体装置においては、トレンチ１２２が平面的に見て四角形状（立体的に見て柱状）であり、かつ、金属プラグ１３２が平面的に見て格子状である。 変形例５に係るパワー半導体装置１０６の要部拡大平面図である。変形例５に係るパワー半導体装置１０６においては、トレンチ１２２が平面的に見て四角形状（立体的に見て柱状）であり、かつ、金属プラグ１３２が平面的に見て円形状（立体的に見て柱状）である。 変形例６に係るパワー半導体装置１０６の断面図である。 変形例７に係るパワー半導体装置２００の断面図である。なお、符号２１０は半導体基体を示し、符号２１２は低抵抗半導体層を示し、符号２１３はバッファ層を示し、符号２１４はｎ型コラム領域を示し、符号２１５はｎ型半導体層を示し、符号２１６はｐ型コラム領域を示し、符号２１８はベース領域を示し、符号２２０はソース領域を示し、符号２２４はゲート絶縁膜を示し、符号２２６はゲート電極を示し、符号２２８は層間絶縁膜を示し、符号２３０はコンタクトホールを示し、符号２３２は金属プラグを示し、符号２３４はｐ＋型拡散領域を示し、符号２３６はソース電極を示し、符号２３８はドレイン電極を示し、符号２４０は表面高濃度拡散領域を示す。 背景技術に係るパワーＭＯＳＦＥＴ９００の断面図である。 背景技術に係るパワーＭＯＳＦＥＴ９００におけるアバランシェ降伏時及びボディダイオードの逆回復時において、ｐ＋型高濃度拡散領域９３４及び金属プラグ９３２を介してホールがソース電極に引き抜かれる様子を説明するために示す要部拡大断面図である。なお、図２３は図２２の破線Ｃで囲まれた領域に対応している。また、図２３中、白丸はホールを示し、黒丸は電子を示す。
　以下、本発明のパワー半導体装置及びパワー半導体装置の製造方法について、図に示す実施の形態に基づいて説明する。なお、各図面は模式図であり、必ずしも実際の寸法を厳密に反映したものではない。
［実施形態１］
１．実施形態１に係るパワー半導体装置１００の構成
　実施形態１に係るパワー半導体装置１００は、ＤＣ－ＤＣコンバータなど各種電源装置等に用いられるトレンチゲートパワーＭＯＳＦＥＴである。実施形態１に係るパワー半導体装置１００の耐圧は、３００Ｖ以上であり、例えば６００Ｖである。
　実施形態１に係るパワー半導体装置１００は、図１に示すように、半導体基体１１０と、複数のトレンチ１２２と、ゲート絶縁膜１２４と、ゲート電極１２６と、層間絶縁膜１２８と、コンタクトホール１３０と、金属プラグ１３２と、ソース電極１３６と、ドレイン電極１３８とを備える。
　半導体基体１１０は、低抵抗半導体層１１２と、低抵抗半導体層１１２上に形成されたバッファ層１１３と、バッファ層１１３上に形成され、所定の方向に沿って交互に形成されている複数のｎ型コラム領域１１４（第１導電型コラム領域）及び複数のｐ型コラム領域１１６（第２導電型コラム領域）と、複数のｎ型コラム領域１１４及び複数のｐ型コラム領域１１６の表面上に形成されたｐ型のベース領域１１８と、ベース領域１１８の表面に配置されたソース領域１２０（第１導電型高濃度拡散領域）と、金属プラグ１３２の底面に接触しており、かつ、金属プラグ１３２を介してベース領域１１８及びソース領域１２０と電気的に接続され、かつ、ベース領域１１８よりも不純物濃度が高いｐ＋型拡散領域１３４（第２導電型高濃度拡散領域）とを有し、複数のｎ型コラム領域１１４及び複数のｐ型コラム領域１１６でスーパージャンクション構造が構成されている。なお、バッファ層１１３及びｎ型コラム領域１１４は一体的に形成されており、バッファ層１１３とｎ型コラム領域１１４とでｎ型半導体層１１５を構成している。
　ｎ型コラム領域１１４及びｐ型コラム領域１１６は、ｎ型コラム領域１１４の不純物総量（ｎ型コラム領域内の不純物の総量）がｐ型コラム領域１１６の不純物総量（ｐ型コラム領域内の不純物の総量）と等しくなるように形成されている。すなわち、ｎ型コラム領域１１４及びｐ型コラム領域１１６は、チャージバランスが取れている。また、平面的に見てｐ型コラム領域１１６が形成されている領域の全部及びｎ型コラム領域１１４が形成されている領域の一部において、半導体基体１１０の表面に凹部が形成されている。
　半導体基体１１０において、ソース領域１２０は、互いに隣接する２つのトレンチ１２２の間において、トレンチ１２２と当該トレンチ１２２に最も近い金属プラグ１３２との間のみに形成されている。言い換えると、ソース領域１２０は、ｎ型コラム領域内にのみ形成されており、一方の端部がトレンチ１２２と接しており、他方の端部が金属プラグ１３２と接している。
　実施形態１に係るパワー半導体装置１００において、ｐ型コラム領域１１６及びソース領域１２０はいずれも、平面的に見てストライプ形状であるが、平面的に見て、円形形状（立体的にみて柱状形状）、四角形の枠状形状、円形の枠状形状又は格子状形状等であってもよい。
　低抵抗半導体層１１２の厚さは、例えば１００μｍ～４００μｍの範囲内にあり、低抵抗半導体層１１２の不純物濃度は、例えば１×１０１９ｃｍ－３～１×１０２０ｃｍ－３の範囲内にある。ｎ型半導体層１１５の厚さは、例えば５μｍ～１２０μｍの範囲内にあり、ｎ型半導体層１１５の不純物濃度は例えば５×１０１３ｃｍ－３～１×１０１６ｃｍ－３の範囲内にある。ベース領域１１８の最深部の深さ位置は、例えば０．５μｍ～２．０μｍの範囲内にあり、ベース領域１１８の不純物濃度は、例えば５×１０１６ｃｍ－３～１×１０１８ｃｍ－３の範囲内にある。ソース領域１２０の最深部の深さ位置は、例えば０．１μｍ～０．４μｍの範囲内にあり、ソース領域１２０の不純物濃度は、例えば５×１０１９ｃｍ－３～２×１０２０ｃｍ－３の範囲内にある。
　ｐ＋型拡散領域１３４の最深部の深さ位置は、ソース領域１２０よりも深くなるように形成されている。ｐ＋型拡散領域１３４の不純物濃度は、ベース領域１１８の不純物濃度よりも高く、例えば５×１０１８ｃｍ－３～１×１０２０ｃｍ－３の範囲内にある。
　複数のトレンチ１２２は、平面的に見てｎ型コラム領域１１４が形成されている領域内に、ベース領域１１８を貫通しｎ型コラム領域１１４に達する深さ位置まで形成され、かつ、ソース領域１２０の一部が内周面に露出するように形成されている。トレンチ１２２の深さは、例えば３μｍである。
　ゲート絶縁膜１２４は、トレンチ１２２の内周面に形成されている。ゲート電極１２６は、ゲート絶縁膜１２４を介してトレンチ１２２の内部に埋め込まれてなる。層間絶縁膜１２８は、ベース領域１１８、ソース領域１２０、ゲート絶縁膜１２４及びゲート電極１２６を覆っている。
　ゲート絶縁膜１２４は、熱酸化法により形成された二酸化珪素膜からなり、厚さは例えば１００ｎｍである。ゲート電極１２６は、ＣＶＤ法及びイオン注入法により形成された低抵抗ポリシリコンからなる。層間絶縁膜１２８は、熱酸化膜とＣＶＤ法により形成されたＰＳＧ膜とで構成され、厚さは例えば１０００ｎｍである。
　コンタクトホール１３０は、互いに隣接する２つのトレンチ１２２の間にそれぞれ２本以上（実施形態１においては２本）、層間絶縁膜１２８を貫通して少なくともベース領域１１８に達するように形成されている。金属プラグ１３２は、コンタクトホール１３０の内部に金属が充填されてなる。
　コンタクトホール１３０及び金属プラグ１３２は、ベース領域１１８の表面の深さ位置からソース領域１２０の底部の深さ位置よりも深い深さ位置に達するように形成されている。コンタクトホール１３０及び金属プラグ１３２のストライプ幅は、例えば０．５μｍである。
　コンタクトホール１３０の内表面には、バリアメタル（図示せず）が形成されており、金属プラグ１３２は、当該バリアメタルを介して金属がコンタクトホール１３０の内部に充填されている。コンタクトホール１３０の内部に充填する金属は、例えばタングステンである。
　実施形態１に係るパワー半導体装置１００において、トレンチ１２２、ゲート電極１２６、コンタクトホール１３０及び金属プラグ１３２はいずれも、平面的に見てストライプ状に形成されている。互いに隣接する２つのゲート電極１２６の間隔は、金属プラグ１３２の幅（ストライプ幅）の５倍以上である。具体的には、互いに隣接する２つのゲート電極１２６の間隔(ピッチ幅)は、例えば２．５μｍ以上であり、例えば１０μｍである。
　互いに隣接する２つのトレンチ１２２の間において、金属プラグ１３２は、等間隔のピッチで形成されており、２つのトレンチ１２２のうちのいずれかのトレンチと当該トレンチに最も近い金属プラグ１３２との間隔は、互いに隣接する２つの金属プラグ１３２の間隔と等しい。このような構成とすることにより、逆バイアス時において、各トレンチ１２２において底部に電界が集中することを緩和しやすくなる、という効果がある。
　金属プラグ１３２の間隔は、金属プラグ１３２のストライプ幅と同じ長さ又はそれ以上の長さであり、例えば０．５μｍ以上である。
　互いに隣接する２つのトレンチ１２２の間において、トレンチ１２２（ゲート電極１２６）に最も近い金属プラグ１３２は、平面的に見てｐ型コラム領域１１６が形成されている領域の外側に形成されている。よって、互いに隣接する２つのトレンチ１２２の間において、トレンチ１２２に最も近い金属プラグ１３２とソース領域１２０とが接触する位置は、平面的に見てｐ型コラム領域１１６が形成されている領域の外側である。
　ソース電極１３６は、層間絶縁膜１２８上に形成され、金属プラグ１３２を介してベース領域１１８及びソース領域１２０と電気的に接続されている。ドレイン電極１３８は、低抵抗半導体層１１２の表面上に形成されている。
　ソース電極１３６は、スパッタ法により形成された厚さが例えば４μｍのアルミニウム系の金属（例えば、Ａｌ－Ｃｕ系の合金）からなる。ドレイン電極１３８は、Ｔｉ－Ｎｉ－Ａｕなどの多層金属膜により形成され、厚さが例えば多層金属膜全体にて０．５μｍで形成されている。
２．実施形態１に係るパワー半導体装置の製造方法
　次に、実施形態１に係るパワー半導体装置１００は、以下に示す製造工程を有する製造方法（実施形態１に係るパワー半導体装置の製造方法）により製造することができる。実施形態１に係るパワー半導体装置の製造方法は、半導体基体準備工程と、トレンチ形成工程と、ゲート電極形成工程と、ベース領域形成工程と、ソース領域形成工程（第１導電型高濃度拡散領域形成工程）と、層間絶縁膜形成工程と、コンタクトホール形成工程と、ｐ＋型拡散領域形成工程（第２導電型高濃度拡散領域形成工程）と、金属プラグ充填工程と、電極形成工程とをこの順序で含む。
（１）半導体基体準備工程
　まず、低抵抗半導体層１１２と、低抵抗半導体層１１２上に形成され、所定の方向に沿って交互に形成された複数のｎ型コラム領域１１４及び複数のｐ型コラム領域１１６とを有し、複数のｎ型コラム領域１１４及び複数のｐ型コラム領域１１６でスーパージャンクション構造が構成されている半導体基体１１０を準備する。具体的には、以下のような工程を実施して半導体基体１１０を準備する。
（１－１）第１工程
　まず、低抵抗半導体層１１２と、低抵抗半導体層１１２上に形成され、低抵抗半導体層１１２よりも不純物濃度が低いｎ型半導体層１１５（第１導電型半導体層）とが積層された半導体基体１１０を準備する（図２（ａ）参照。）。半導体基体１１０としては、適宜の半導体基体を用いることができるが、例えばｎ＋型の低抵抗半導体層１１２上にエピタキシャル成長法によってｎ－型のｎ型半導体層１１５を形成してなる半導体基体を用いることができる。
（１－２）第２工程
　次に、ｎ型半導体層１１５の表面に所定の方向に沿って配列されるように、絶縁膜Ｍ１をマスクとするエッチングによって所定の深さの複数のｐ型コラム用トレンチ１１７（第２導電型コラム用トレンチ）を形成する（図２（ｂ）参照。）。絶縁膜Ｍ１の厚さは適宜の厚さとすることができる。ｎ型半導体層１１５において、ｐ型コラム用トレンチ１１７の深さ位置から、低抵抗半導体層１１２とｎ型半導体層１１５との間の境界面の深さ位置までの間はバッファ層１１３となる。
（１－３）第３工程
　次に、ｐ型コラム用トレンチ１１７の内部に、絶縁膜Ｍ１の表面高さを超える高さ位置までｐ型半導体材料（第２導電型半導体材料）をエピタキシャル成長させることによってｐ型埋込層１１６’（第２導電型埋込層）を形成する（図２（ｃ）参照。）。
（１－４）第４工程
　次に、ｐ型埋込層１１６’における絶縁膜Ｍ１の表面高さを超える部分をＣＭＰ法によって除去する（図２（ｄ）参照。）。
（１－５）第５工程
　次に、ｐ型埋込層１１６’の表面を絶縁膜Ｍ１の底面の深さ位置よりも深くなるようにエッチングする（図３（ａ）参照。）。エッチングの方法は、等方性エッチングでもよいし異方性エッチングでもよい（実施形態１においては、等方性エッチング。）。このようにしてｐ型コラム用トレンチ１１７内に充填されたｐ型埋込層１１６’がｐ型コラム領域１１６となる。
　次に、絶縁膜Ｍ１を除去する（図３（ｂ）参照。）。このようにして、半導体基体１１０を準備する。
（２）トレンチ形成工程
　次に、ｎ型コラム領域１１４が形成されている領域内に複数のトレンチ１２２を形成する。具体的には、トレンチ１２２に対応する開口を有するマスク（図示せず。）をｎ型コラム領域１１４の一部及びｐ型コラム領域１１６の全部の表面上に形成し、当該マスクを用いてエッチングを行うことにより、複数のトレンチ１２２を形成する（図３（ｃ）参照。）。次に、エッチング後、マスクを除去し、犠牲酸化によりトレンチ１２２の表面を整える。
（３）ゲート電極形成工程
　次に、トレンチ１２２の内周面を含む半導体基体１１０の表面上に熱酸化により熱酸化膜１２４’を形成する（図３（ｄ）参照。）。このとき、トレンチ１２２の内周面の熱酸化膜がゲート絶縁膜１２４となる。その後、当該熱酸化膜１２４’上にポリシリコン１２６’を堆積させる。次に、当該ポリシリコン１２６’全面にｎ型不純物（例えば、リン）をイオン注入し（図４（ａ）参照。）、熱拡散させる。次に、トレンチ１２２の内部を除いてポリシリコンを除去する。これにより、トレンチ１２２の内部にゲート絶縁膜１２４を介してゲート電極１２６を形成する（図４（ｂ）参照。）。
（４）ベース領域形成工程
　次に、半導体基体１１０の表面に熱酸化膜１２４’を介してｐ型不純物（例えばボロン）をイオン注入する（図４（ｃ）参照。）。次に、当該ｐ型不純物を熱拡散させて半導体基体１１０の表面からトレンチ１２２の最底部よりも浅い深さ位置までベース領域１１８を形成する（図５（ａ）参照。）。
（５）ソース領域形成工程（第１導電型高濃度拡散領域形成工程）
　次に、ソース領域１２０、ゲート絶縁膜１２４及びゲート電極１２６に対応する開口を有するマスクＭ２を熱酸化膜１２４’上に形成し、当該マスクＭ２を介してｎ型不純物(例えばヒ素)をイオン注入する（図５（ｂ）参照。）。次に、マスクＭ２を除去する。次に、当該ｎ型不純物を熱拡散することにより、ベース領域１１８の表面のうちの所定の領域に、一部がトレンチ１２２の内周面に露出するようにソース領域１２０を形成する（図５（ｃ）参照。）。
（６）層間絶縁膜形成工程
　次に、ベース領域１１８、ソース領域１２０、ゲート絶縁膜１２４及びゲート電極１２６を覆う層間絶縁膜１２８を形成する（図６（ａ）参照。）。具体的には、熱酸化膜１２４’及びゲート電極１２６上にＣＶＤ法によりＰＳＧ膜を形成する。これにより、熱酸化膜１２４’及びＰＳＧ膜で構成された層間絶縁膜１２８を形成する。
（７）コンタクトホール形成工程
　次に、互いに隣接する２つのトレンチ１２２間にそれぞれ２つずつコンタクトホール１３０に対応する開口を有するマスク（図示せず。）を層間絶縁膜１２８の表面に形成する。コンタクトホール形成工程においては、互いに隣接する２つのトレンチ１２２の間において、ソース領域１２０がトレンチ１２２と当該トレンチに最も近い金属プラグ１３２との間のみに形成された状態となるように、トレンチ１２２に最も近いコンタクトホール１３０を形成する。言い換えると、トレンチ１２２に最も近いコンタクトホール１３０を、トレンチ１２２側の側壁がソース領域１２０と接触し、かつ、トレンチ１２２側とは反対側の側壁がベース領域１１８と接触する位置に形成する。次に、当該マスクを用いて層間絶縁膜１２８を貫通してベース領域１１８に達するようにエッチングを行うことによりコンタクトホール１３０を形成する。エッチング後、マスクを除去する（図６（ｂ）参照。）。
（８）ｐ＋型拡散領域形成工程（第２導電型高濃度拡散領域形成工程）
　次に、コンタクトホール１３０の底面に、ベース領域１１８よりも高い不純物濃度でｐ型不純物（例えばボロン）をイオン注入する（図６（ｃ）参照。）。次に、当該ｐ型不純物を熱拡散しすることにより、コンタクトホール１３０の底面に接触してなるｐ＋型拡散領域１３４を形成する（図７（ａ）参照。）。
（９）金属プラグ充填工程
　次に、スパッタ法によりコンタクトホール１３０の内側面にバリアメタル（図示せず。）を成膜し、当該バリアメタルをアニールする。次にＣＶＤ法により当該バリアメタル上にタングステンを成膜することにより、コンタクトホール１３０の内部に当該バリアメタルを介してタングステンを充填する。次に、ＣＭＰ法によって層間絶縁膜１２８上のタングステンを除去することにより、コンタクトホール１３０の内部にのみタングステンを残し、金属プラグ１３２を形成する（図７（ｂ）参照。）。なお、バリアメタルの組成としては、チタンナイトライド（ＴｉＮ）、チタンタングステン（ＴｉＷ）、モリブデンシリコン（ＭоＳｉ）等を用いることができる。
（１０）電極形成工程
　次に、スパッタ法により層間絶縁膜１２８及び金属プラグ１３２上にＡｌ－Ｃｕ系金属を成膜し、金属プラグ１３２を介してベース領域１１８、ソース領域１２０及びｐ＋型拡散領域１３４と電気的に接続するソース電極１３６を形成する。また、低抵抗半導体層１１２上にＴｉ－Ｎｉ－Ａｕなどの多層金属膜を成膜し、ドレイン電極１３８を形成する（図７（ｃ）参照。）。
　このようにして実施形態１に係るパワー半導体装置１００を製造することができる。
３．実施形態１に係るパワー半導体装置１００及びパワー半導体装置の製造方法の効果
　実施形態１に係るパワー半導体装置１００及びパワー半導体装置の製造方法によれば、層間絶縁膜１２８を貫通して少なくともベース領域１１８に達するように形成されたコンタクトホール１３０と、コンタクトホール１３０の内部に金属が充填されてなる金属プラグ１３２とを備えるため、背景技術に係るパワーＭＯＳＦＥＴ９００の場合と同様に、ソース電極１３６がソース領域１２０と直接コンタクトしているパワー半導体装置の場合のように径が大きいコンタクトホールを形成しなくても済み、微細化されたパワー半導体装置とすることができる。その結果、実施形態１に係るパワー半導体装置１００及びパワー半導体装置の製造方法は、電子機器の低コスト化及び小型化の要請に適うパワー半導体装置及びパワー半導体装置の製造方法とすることができる。
　実施形態１に係るパワー半導体装置１００及びパワー半導体装置の製造方法は、互いに隣接する２つのトレンチ１２２の間にそれぞれ２本、層間絶縁膜１２８を貫通して少なくともベース領域１１８に達するように形成されたコンタクトホール１３０と、コンタクトホール１３０の内部に金属が充填されてなる金属プラグ１３２とを備える。
　このような構成としたことにより、平面的に見てトレンチ１２２とｐ＋型拡散領域１３４との間隔ｄ１（図８参照。）が、背景技術に係るパワーＭＯＳＦＥＴ９００における当該間隔ｄ２（図２３参照。）よりも短くなる。従って、（１）アバランシェ降伏時及びボディダイオードの逆回復時において、（ホールが比較的発生しやすい場所である）トレンチ１２２の底部で発生したホールがソース電極１３６に引き抜かれるまでの間に比較的短い距離を移動することとなり、ベース領域１１８と金属プラグ１３２との間に高い電位差が発生し難くなるため、ソース領域１２０（ｎ型）、ベース領域１１８（ｐ型）及びｎ型コラム領域１１４（ｎ型）で構成される寄生ｎｐｎトランジスタがオンし難くなる（図８参照。）。また、（２）「ソース領域１２０とベース領域１１８との境界面」の面積が狭くなりベース領域１１８のホールがソース領域１２０に入り込み難くなるため、この観点においても、上記した寄生ｎｐｎトランジスタがオンし難くなる（図８参照。）。
　その結果、実施形態１に係るパワー半導体装置１００及びパワー半導体装置の製造方法は、アバランシェ破壊又はｄｉ／ｄｔ破壊が起こり難くなり、破壊耐量の大きなパワー半導体装置及びパワー半導体装置の製造方法とすることができる。
　従って、実施形態１に係るパワー半導体装置１００及びパワー半導体装置の製造方法は、電子機器の低コスト化及び小型化の要請を満たし、かつ、破壊耐量の大きなパワー半導体装置とすることができる。
　また、実施形態１に係るパワー半導体装置１００及びパワー半導体装置の製造方法によれば、互いに隣接する２つのトレンチ１２２の間にそれぞれ２本形成されたコンタクトホール１３０と、コンタクトホール１３０の内部に金属が充填されてなる金属プラグ１３２とを備えるため、（例えば、背景技術に係るパワー半導体装置の場合のように）互いに隣接する２つのトレンチ１２２の間にそれぞれ１本形成されたコンタクトホールと、コンタクトホールの内部に金属が充填されてなる金属プラグとを備える場合よりもコンタクト抵抗を低減することが可能となる。
　また、実施形態１に係るパワー半導体装置１００によれば、ソース領域１２０は、互いに隣接する２つのトレンチ１２２の間においてトレンチ１２２と当該トレンチに最も近い金属プラグ１３２との間のみに形成されているため、「ソース領域１２０とベース領域１１８との境界面」の面積が狭くなりホールがソース領域１２０により一層入り込み難くなるため、上記した寄生ｎｐｎトランジスタが確実にオンし難くなる。
　また、実施形態１に係るパワー半導体装置１００によれば、複数のｎ型コラム領域１１４及び複数のｐ型コラム領域１１６でスーパージャンクション構造が構成されている半導体基体１１０を備えるため、高い耐圧を維持しながらオン抵抗を下げることができる。
　また、実施形態１に係るパワー半導体装置１００によれば、半導体基体１１０は、複数のｎ型コラム領域１１４及び複数のｐ型コラム領域１１６でスーパージャンクション構造が構成されている半導体基体１１０を備えるため、このように高い耐圧を有するパワー半導体装置であっても、電子機器の低コスト化及び小型化の要請を満たし、かつ、破壊耐量の大きなパワー半導体装置とすることができる。
　ところで、スーパージャンクション構造が構成されていない半導体基体を備える場合には、アバランシェ降伏時及びボディダイオードの逆回復時においては、ドリフト層におけるトレンチ直下にキャリア（ホール）が発生する。このため、トレンチ７２２から金属プラグ７３０までの長さｄ１を短くすれば（比較例１に係るパワー半導体装置７００、図９参照。）キャリア（ホール）がソース領域７２０に入り込み難くなる。一方、ｎ型コラム領域８１４及びｐ型コラム領域８１６でスーパージャンクション構造が構成されている半導体基体を備える場合には、ｎ型コラム領域８１４におけるトレンチ８２２直下に加えて、ｐ型コラム領域８１６に大量のキャリア（ホール）が発生する。そして、ｐ型コラム領域８１６で発生したキャリア（ホール）は、ソース電極側に向かって移動し、ｐ＋型拡散領域８３４、金属プラグ８３２を介してソース電極に引き抜かれることとなる（図１０参照。）。
　しかしながら、ソース領域８２０が、互いに隣接する２つのトレンチ８２２の間において、互いに隣接する２つの金属プラグ８３２の間にも形成されている場合（比較例２に係るパワー半導体装置８００、図１０参照。）には、ｐ型コラム領域８１６で発生したキャリア（ホール）が、互いに隣接する２つの金属プラグ８３２の間に形成されたソース領域８２０の近くを移動することとなる。従って、互いに隣接する２つの金属プラグ８３２の間において、キャリア（ホール）がソース領域８２０に入り込み易くなり、互いに隣接する２つの金属プラグ８３２の間のソース領域８２０（例えばｎ型）、ベース領域８１８（例えばｐ型）及びｎ型コラム領域８１４（例えばｎ型）で構成される寄生トランジスタ（寄生ｎｐｎトランジスタ）がオンし易くなる。
　これに対して、実施形態１に係るパワー半導体装置１００及びパワー半導体装置の製造方法によれば、ｎ型コラム領域１１４及びｐ型コラム領域１１６でスーパージャンクション構造が構成されている半導体基体１１０を備え、ソース領域１２０は、互いに隣接する２つのトレンチ１２２の間において、トレンチ１２２と当該トレンチに最も近い金属プラグ１３２との間のみに形成されているため、ｐ型コラム領域１１６で発生したキャリアが、ソース領域１２０の近くを移動することがなく、従って、キャリア（ホール）がソース領域１２０に入り込むことがない。従って、互いに隣接する２つの金属プラグ１３２の間のソース領域１２０（例えばｎ型）、ベース領域１１８（例えばｐ型）及びｎ型コラム領域１１４（例えばｎ型）で構成される寄生トランジスタ（寄生ｎｐｎトランジスタ）がオンするということもない。この結果、ｎ型コラム領域１１４及びｐ型コラム領域１１６でスーパージャンクション構造が構成されている半導体基体１１０を備える場合であっても、アバランシェ破壊又はｄｉ／ｄｔ破壊が起こり難くなり、破壊耐量の大きなパワー半導体装置となる。
　また、平面的に見てｐ型コラム領域１１６が形成されている領域の全部及びｎ型コラム領域１１４が形成されている領域の一部において、半導体基体の表面が凹部になっている場合には、凹部の側壁の部分にはパーティクルＧが付着し易いため、当該パーティクルＧによってｎ型不純物が導入することが妨げられてソース領域１２０が分離した状態で形成されるおそれがある（図１１（ａ）及び（ｂ）参照。）。また、イオン注入によってｎ型不純物を導入する場合には、凹部の側壁に対して浅い角度で斜めにイオン注入することになるため、不純物が導入されにくく、ソース領域１２０がいわゆる段切れを起こすおそれがある。
　従って、互いに隣接する２つのトレンチ１２２の間において、トレンチ１２２に最も近い金属プラグ１３２が、平面的に見てｐ型コラム領域１１６が形成されている領域の内側に形成されている場合には、ソース領域１２０が分離した状態で形成されたり、いわゆる段切れを起こしたりすることがあるため、ソース電極１３６とソース領域１２０とが接続できない不具合が生じるおそれがある。
　これに対して、実施形態１に係るパワー半導体装置１００によれば、互いに隣接する２つのトレンチ１２２の間において、トレンチ１２２に最も近い金属プラグ１３２は、平面的に見てｐ型コラム領域１１６が形成されている領域の外側に形成されているため、ソース領域１２０と金属プラグ１３２との接触部分が凹部の側壁よりも外側に形成されることとなる。従って、凹部の側壁の部分にはパーティクルＧが付着したとしても、ソース領域１２０が分離した状態で形成される、ということがない（図１１（ｃ）参照。）。また、イオン注入する場合でも、凹部の側壁にソース領域１２０を形成することがないため、ソース領域１２０がいわゆる段切れを起こすこともない。従って、このことを原因とした、ソース電極１３６とソース領域１２０とが接続できない不具合が生じない。
　また、実施形態１に係るパワー半導体装置１００によれば、金属は、タングステンであるため、径が小さいコンタクトホール１３０内に充填しやすく、径が小さい金属プラグ１３２を形成することができ、微細化されたパワー半導体装置とすることができる。
　ところで、ソース電極がソース領域と直接コンタクトされたパワー半導体装置においては、層間絶縁膜がある領域と層間絶縁膜がない領域（コンタクトの領域）との間でゲート電極に段差ができるため、実装時にソース電極上でワイヤボンディングすると、当該段差部分（特に、層間絶縁膜の側面（コンタクトホールの境界部分）の角部）に超音波による応力が集中してパワー半導体装置が破壊されるおそれがある。これに対して、実施形態１に係るパワー半導体装置１００によれば、金属は、タングステンであり、径が小さいコンタクトホール１３０内に充填しやすいことから、コンタクトホール１３０の内部をタングステンで充填すると層間絶縁膜１２８がある領域と層間絶縁膜１２８がない領域（金属プラグ１３２の領域）とで段差ができにくく、ソース電極１３６を平らに成膜することができる。従って、実装時にソース電極１３６上でワイヤボンディングしても、層間絶縁膜１２８の一部に超音波による応力が集中することを防ぐことができるため、パワー半導体装置が破壊されることを防ぐことができる。
　また、実施形態１に係るパワー半導体装置１００によれば、互いに隣接する２つのゲート電極１２６の間隔が２．５μｍ以上であるため、ゲート容量を小さくすることができる。その結果、スイッチングの際、（パワー半導体装置１００と接続される）ゲートドライブ回路がゲート電極１２６に対して出し入れする電荷量を減らすことができ、ドライブ損失を低減することができる。
　すなわち、（１）ターンオンの際には、ゲートドライブ回路は、ゲート電極１２６に対しプラスバイアスを与え、ゲート電流を流し込む。ゲート電流量に通電時間を掛け算すると、ゲート電荷量となる。ゲート容量が小さくなるとゲート電荷量が減るため、ゲート電流量と通電時間の積が小さくて済むことになる。その結果、ゲート電流量を減らすか、通電時間を短くするか、いずれかが可能となり、結果的に、ドライブ回路側の電力損失を低減することができる。
　また、（２）ターンオフの際は、ゲートドライブ回路は、ゲート電極１２６に対しマイナスバイアスまたは０バイアスを与え、ゲート電流を引き抜く。このとき、（ａ）ゲート電荷量が少なくなったとき、ゲート電流量を以前と同等に維持して、通電時間を短くした場合には、ゲート電流と通電時間の積が小さくて済むため、ゲートドライブ回路がゲート電極に対して出し入れする電荷量を減らすことができる。その結果、ドライブ損失を低減することができる。また、（ｂ）ＭＯＳＦＥＴのスイッチング速度を意図的に遅くし、回路にリンギングやノイズが発生するのを避けるために、ゲート電極１２６とゲートドライブ回路との間に大きめの外付けゲート抵抗を挿入した場合でも、当該外付けゲート抵抗は、ゲート電流量を絞る効果があり、通電時間を長くし、スイッチング時間を引き延ばすことができることから、ゲート電流量と通電時間の積であるゲート電荷量は小さいままであり、その結果、ドライブ損失を低減することができる。
　従って、上記（１）及び（２）で記載したように、スイッチングの際、ゲートドライブ回路がゲート電極１２６に対して出し入れする電荷量を減らすことができ、その結果、ドライブ損失を低減できる。
　なお、上記（２）（ａ）の場合のように、ゲート電荷量が少なくなったとき、ゲート電流量を以前と同等に維持して通電時間を短くすると、スイッチング速度を速め、回路を高速動作させることができるものの、スイッチング速度が速くなると、回路にリンギングやノイズが発生する可能性が増え、ＭＯＳＦＥＴがアバランシェ状態に入ったり、ボディダイオードの逆回復の際、急峻なｄｉ／ｄｔにさらされる可能性が増える。しかしながら、実施形態１に係るパワー半導体装置１００によれば、前述のようにＭＯＳＦＥＴのアバランシェ破壊およびｄｉ／ｄｔ破壊に対する耐量を強くしているから、実動作上、ＭＯＳＦＥＴが破壊に至る危険は低減される。
　また、上記（２）（ｂ）の場合のように、ＭＯＳＦＥＴのスイッチング速度を意図的に遅くし、回路にリンギングやノイズが発生するのを避けるために、ゲート電極１２６とゲートドライブ回路との間に大きめの外付けゲート抵抗を挿入した場合であっても、外付けゲート抵抗は、ゲート電流量を絞る効果があり、通電時間を長くし、スイッチング時間を引き延ばすことができる。その結果、スイッチング速度が遅くなり、スイッチング時間が長くなることから、ｄｖ／ｄｔが緩慢になり、回路にリンギングやノイズが発生するのを避けることができる。
　従って、実施形態１に係るパワー半導体装置１００によれば、ゲート容量が減ることによって、ドライブ損失を低減する効果を失うことなくスイッチング速度の調整しろを広くすることができ、その結果、アプリケーション回路からの要請に幅広く答えることができる。
　また、実施形態１に係るパワー半導体装置１００によれば、互いに隣接する２つのゲート電極１２６の間隔は、金属プラグ１３２の幅の５倍以上であり、互いに隣接する２つのゲート電極１２６の間隔が金属プラグ１３２に対して広くなり、ゲート電極１２６の体積を相対的に小さくできるため、このことによっても、ゲート容量を小さくすることができる。その結果、スイッチングの際、ゲートドライブ回路がゲート電極１２６に対して出し入れする電荷量を減らすことができ、ドライブ損失を低減することができる。
　また、実施形態１に係るパワー半導体装置１００によれば、互いに隣接する２つのゲート電極１２６の間隔は、金属プラグ１３２の幅の５倍以上であるため、このことによっても、ゲート容量が減ることによって、ドライブ損失を低減する効果を失うことなくスイッチング速度の調整しろを広くすることができ、その結果、アプリケーション回路からの要請に幅広く答えることができる。
　また、実施形態１に係るパワー半導体装置１００によれば、コンタクトホール１３０は、ソース領域１２０の底面よりも深い深さ位置まで形成されているため、コンタクトホール１３０の底部に形成するｐ＋型拡散領域１３４とソース領域１２０とが接触することによってソース領域１２０の不純物濃度や領域面積が設計時から変わってしまうことを防ぎ、パワー半導体装置の特性が変わってしまうという不具合を防ぐことができる。
　また、実施形態１に係るパワー半導体装置１００によれば、ベース領域１１８の深さは、０．５μｍ～２．０μｍの範囲内にあるため、製造過程において、不純物を高温で長時間拡散する必要がない。従って、微細化構造にするために不純物を長時間拡散させることが難しい場合に適したパワー半導体装置となる。
［実施形態２］
　実施形態２に係るパワー半導体装置１０２は、基本的には実施形態１に係るパワー半導体装置１００と同様の構成を有するが、金属プラグの本数が実施形態１に係るパワー半導体装置１００の場合とは異なる。すなわち、実施形態２に係るパワー半導体装置１０２においては、図１２に示すように、コンタクトホール１３０が、互いに隣接する２つのトレンチ１２２の間にそれぞれ４本形成されており、各コンタクトホール１３０の内部には金属が充填されており、金属プラグ１３２が４本形成されている。
　互いに隣接する２つのトレンチ１２２の間において、互いに隣接する２つの金属プラグ１３２の間には、ソース領域１２０が形成されていない。すなわち、互いに隣接する２つのトレンチ１２２の間において、当該トレンチに最も近い金属プラグを金属プラグ１３２Ａとし、それ以外の金属プラグを金属プラグ１３２Ｂとすると、金属プラグ１３２Ｂはソース領域１２０と接触していない。
　金属プラグ１３２Ａと金属プラグ１３２Ｂとは同じ深さでもよいが、平面的に見てｐ型コラム領域１１６が形成されている領域の全部及びｎ型コラム領域１１４が形成されている領域の一部において、半導体基体１１０の表面に凹部が形成されているため、金属プラグ１３２Ｂの長さ（コンタクトホールの深さ）が、金属プラグ１３２Ａの長さ（コンタクトホールの深さ）よりも長い（深い）ことが好ましい。
　このように、実施形態２に係るパワー半導体装置１０２は、金属プラグの本数が実施形態１に係るパワー半導体装置１００の場合とは異なるが、実施形態１に係るパワー半導体装置１００の場合と同様に、層間絶縁膜１２８を貫通して少なくともベース領域１１８に達するように形成されたコンタクトホール１３０と、コンタクトホール１３０の内部に金属が充填されてなる金属プラグ１３２とを備えるため、電子機器の低コスト化及び小型化の要請を満たし、かつ、破壊耐量の大きなパワー半導体装置となる。
　また、実施形態２に係るパワー半導体装置１０２によれば、コンタクトホール１３０が、互いに隣接する２つのトレンチ１２２の間にそれぞれ４本形成され、各コンタクトホール１３０の内部には金属が充填されており、金属プラグ１３２が形成されているため、逆バイアス時において、ベース領域１１８及びｐ型コラム領域１１６とｎ型コラム領域１１４との間のｐｎ接合から生じた空乏層を互いに隣接する２つのトレンチの間全体に確実に広げることができる。
　なお、実施形態２に係るパワー半導体装置１０２は、金属プラグの本数以外の点においては実施形態１に係るパワー半導体装置１００と同様の構成を有するため、実施形態１に係るパワー半導体装置１００が有する効果のうち該当する効果を有する。
［実施形態３］
　実施形態３に係るパワー半導体装置１０４は、基本的には実施形態１に係るパワー半導体装置１００と同様の構成を有するが、互いに隣接する２つのトレンチの間においてトレンチに最も近い金属プラグの位置が実施形態１に係るパワー半導体装置１００の場合とは異なる。すなわち、実施形態３に係るパワー半導体装置１０４においては、図１３に示すように、互いに隣接する２つのトレンチ１２２の間において、トレンチ１２２に最も近い金属プラグ１３２とソース領域１２０とが接触する位置は、平面的に見てｐ型コラム領域１１６が形成されている領域の外側である。
　具体的には、互いに隣接する２つのトレンチ１２２の間において、トレンチ１２２に最も近い金属プラグ１３２が、平面的に見てｎ型コラム領域１１４が形成されている領域とｐ型コラム領域１１６が形成されている領域との境界線上に形成されている。
　このように、実施形態３に係るパワー半導体装置１０４は、スーパージャンクション構造を有する点で実施形態１に係るパワー半導体装置１００の場合とは異なるが、実施形態１に係るパワー半導体装置１００の場合と同様に、層間絶縁膜１２８を貫通して少なくともベース領域１１８に達するように形成されたコンタクトホールであって、互いに隣接する２つのトレンチ１２２の間にそれぞれ２本形成された複数のコンタクトホール１３０と、コンタクトホール１３０の内部に充填された金属プラグ１３２とを備えるため、電子機器の低コスト化及び小型化の要請を満たし、かつ、破壊耐量の大きなパワー半導体装置となる。
　また、実施形態３に係るパワー半導体装置１０４によれば、互いに隣接する２つのトレンチ１２２の間において、トレンチ１２２に最も近い金属プラグ１３２とソース領域１２０とが接触する位置は、平面的に見てｐ型コラム領域１１６が形成されている領域の外側であるため、このような構成とすることによっても、ソース領域１２０が分離した状態で形成される、ということがなく、また、イオン注入する場合でも、凹部の側壁にソース領域１２０を形成することがないため、ソース領域１２０がいわゆる段切れを起こすこともない。
　なお、実施形態３に係るパワー半導体装置１０４は、スーパージャンクション構造を有する点以外の点においては実施形態１に係るパワー半導体装置１００と同様の構成を有するため、実施形態１に係るパワー半導体装置１００が有する効果のうち該当する効果を有する。
　以上、本発明を上記の実施形態に基づいて説明したが、本発明は上記の実施形態に限定されるものではない。その趣旨を逸脱しない範囲において種々の態様において実施することが可能であり、例えば、次のような変形も可能である。
（１）上記実施形態において記載した構成要素の数、材質、形状、位置、大きさ等は例示であり、本発明の効果を損なわない範囲において変更することが可能である。
（２）上記各実施形態においては、金属プラグ１３２を平面的に見てストライプ状に形成したが（図１４参照。）、本発明はこれに限定されるものではない。金属プラグを平面的に見て、円状（立体的にみて柱状、図１５及び図１９参照。）、四角形の枠状（図１６参照。）、円形の枠状（図１７参照。）又は格子状（図１８参照。）等に形成してもよい。
（３）上記各実施形態においては、トレンチ１２２を平面的に見てストライプ状に形成したが（図１４参照。）、本発明はこれに限定されるものではない。トレンチを平面的に見て、四角形形状（立体的に見て柱状、図１８及び図１９参照。）又は格子状（図１５～図１７参照。）等に形成してもよい。
（４）上記各実施形態においては、本発明をＭＯＳＦＥＴに適用したが、本発明はこれに限定されるものではない。本発明をＩＧＢＴ、サイリスタ、トライアック、ダイオード等適宜のパワー半導体装置に適用してもよい。
（５）上記各実施形態において、コンタクトホール１３０をベース領域１１８に達するように形成したが、本発明はこれに限定されるものではない。コンタクトホール１３０をｎ型コラム領域１１４又はｐ型コラム領域１１６に達するように形成してもよい。この場合には、アバランシェ降伏時及びボディダイオードの逆回復時において、ホールをソース電極１３６に引き抜きやすくなる、という効果がある。
（６）上記各実施形態において、ｐ＋型拡散領域１３４をコンタクトホール１３０の底部にのみ形成したが、本発明はこれに限定されるものではない。ｐ＋型拡散領域１３４をコンタクトホール１３０の底部に加えて側部の一部（底部側の側部の一部）に形成してもよい。この場合には、アバランシェ降伏時及びボディダイオードの逆回復時において、空乏層がコンタクトプラグに接触することによりパワー半導体装置が破壊されてしまうことを防ぐことができる。
（７）上記実施形態１及び３においては、互いに隣接する２つのトレンチ１２２の間に金属プラグ１３２（コンタクトホール１３０）をそれぞれ２本形成し、上記実施形態２においては、互いに隣接する２つのトレンチ１２２の間に金属プラグ１３２（コンタクトホール１３０）をそれぞれ４本形成したが、本発明はこれに限定されるものではない。互いに隣接する２つのトレンチ１２２の間に金属プラグ１３２（コンタクトホール１３０）をそれぞれ３本又は５本以上形成してもよい。
（８）上記各実施形態においては、コンタクトホール１３０を、ソース領域１２０の底面よりも深い深さ位置まで形成したが、本発明はこれに限定されるものではない。コンタクトホール１３０を、ソース領域１２０の底面よりも浅い深さ位置まで形成してもよい（変形例６に係るパワー半導体装置１０６、図２０参照。）。
（９）上記各実施形態においては、平面的に見てｐ型コラム領域１１６が形成されている領域の全部及びｎ型コラム領域１１４が形成されている領域の一部において、半導体基体の表面に凹部が形成されているが、本発明はこれに限定されるものではない。半導体基体の表面に凹部が形成されていなくてもよい。
（１０）上記各実施形態においては、トレンチゲート型のパワー半導体装置において、トレンチ（ゲート電極）に最も近い金属プラグとソース領域とが接触する位置を、平面的に見てｐ型コラム領域が形成されている領域の外側としたが、本発明はこれに限定されるものではない。プレーナーゲート型のパワー半導体装置において、ゲート電極に最も近い金属プラグとソース領域とが接触する位置を、平面的に見てｐ型コラム領域が形成されている領域の外側としてもよい（例えば、変形例７に係るパワー半導体装置２００、図２１参照。）。この場合においても、上記各実施形態と同様に、ソース領域２２０は、互いに隣接する２つのゲート電極２２６の間において、ゲート電極２２６と当該ゲート電極２２６に最も近い金属プラグ２３２との間のみに形成されている。
　１００，１０２，１０４，１０６，２００，７００，８００，９００…パワー半導体装置、１１０，２１０，９１０…半導体基体、１１２，２１２，９１２…低抵抗半導体層、１１３，２１３…バッファ層、１１４，２１４，８１４…ｎ型コラム領域、１１５，２１５…ｎ型半導体層、１１６，２１６，８１６…ｐ型コラム領域、１１６’…ｐ型埋込層、１１７…ｐ型コラム用トレンチ、１１８，２１８，７１８，８１８，９１８…ベース領域、１２０，２２０，７２０，８２０，９２０…ソース領域、１２２，７２２，８２２，９２２…トレンチ、１２４，２２４，７２４，８２４，９２４…ゲート絶縁膜、１２４’…熱酸化膜、１２６，２２６，７２６，８２６，９２６…ゲート電極、１２６’…ポリシリコン、１２８，２２８，７２８，８２８，９２８…層間絶縁膜、１３０，２３０，７３０，８３０，９３０…コンタクトホール、１３２，１３２Ａ，１３２Ｂ，２３２，７３２，８３２，９３２…金属プラグ、１３４，２３４，７３４，８３４，９３４…ｐ＋型拡散領域、１３６，２３６，９３６…ソース電極、１３８，２３８，９３８…ドレイン電極、２４０…表面高濃度拡散領域、７１４，９１４…ドリフト層、Ｍ１…絶縁膜、Ｍ２…マスク、ｅ…電子、ｈ…ホール、Ｇ…パーティクル

Claims (10)

  1. 　低抵抗半導体層と、前記低抵抗半導体層上に形成され、所定の方向に沿って交互に形成された複数の第１導電型コラム領域及び複数の第２導電型コラム領域と、前記複数の第１導電型コラム領域及び前記複数の第２導電型コラム領域の表面上に形成された第２導電型のベース領域と、前記ベース領域の表面のうちの所定の位置に形成された第１導電型高濃度拡散領域とを有し、前記複数の第１導電型コラム領域及び前記複数の第２導電型コラム領域でスーパージャンクション構造が構成されている半導体基体と、
    　平面的に見て前記第１導電型コラム領域が形成されている領域内に、前記ベース領域を貫通し前記第１導電型コラム領域に達する深さ位置まで形成され、かつ、前記第１導電型高濃度拡散領域の一部が内周面に露出するように形成された複数のトレンチと、
    　前記トレンチの内周面に形成されたゲート絶縁膜と、
    　前記ゲート絶縁膜を介して前記トレンチの内部に埋め込まれてなるゲート電極と、
    　前記ベース領域、前記第１導電型高濃度拡散領域、前記ゲート絶縁膜及び前記ゲート電極を覆う層間絶縁膜と、
    　互いに隣接する２つの前記トレンチの間にそれぞれ２本以上、前記層間絶縁膜を貫通して少なくとも前記ベース領域に達するように形成されたコンタクトホールと、
    　前記コンタクトホールの内部に金属が充填されてなる金属プラグと、
    　前記層間絶縁膜上に形成され、前記金属プラグを介して前記ベース領域及び前記第１導電型高濃度拡散領域と電気的に接続された電極とを備え、
    　前記半導体基体は、前記金属プラグの底面に接触しており、かつ、前記金属プラグを介して前記電極と電気的に接続され、かつ、前記ベース領域よりも不純物濃度が高い第２導電型高濃度拡散領域をさらに有し、
    　前記半導体基体において、前記第１導電型高濃度拡散領域は、互いに隣接する２つの前記トレンチの間において、前記トレンチと当該トレンチに最も近い前記金属プラグとの間のみに形成されていることを特徴とするパワー半導体装置。
  2. 　互いに隣接する２つの前記トレンチの間において、前記トレンチに最も近い前記金属プラグと前記第１導電型高濃度拡散領域とが接触する位置は、平面的に見て前記第２導電型コラム領域が形成されている領域の外側であることを特徴とする請求項１に記載のパワー半導体装置。
  3. 　互いに隣接する２つの前記トレンチの間において、前記トレンチに最も近い前記金属プラグは、平面的に見て前記第２導電型コラム領域が形成されている領域の外側に形成されていることを特徴とする請求項１に記載のパワー半導体装置。
  4. 　前記金属は、タングステンであることを特徴とする請求項１～３のいずれかに記載のパワー半導体装置。
  5. 　互いに隣接する２つの前記ゲート電極の間隔は、２．５μｍ以上であることを特徴とする請求項１～４のいずれかに記載のパワー半導体装置。
  6. 　互いに隣接する２つの前記ゲート電極の間隔は、前記金属プラグの幅の５倍以上であることを特徴とする請求項１～５のいずれかに記載のパワー半導体装置。
  7. 　前記コンタクトホールは、前記第１導電型高濃度拡散領域の底面よりも深い深さ位置まで形成されていることを特徴とする請求項１～６のいずれかに記載のパワー半導体装置。
  8. 　前記ベース領域の最深部の深さ位置は、０．５μｍ～２．０μｍの範囲内にあることを特徴とする請求項１～７のいずれかに記載のパワー半導体装置。
  9. 　請求項１～８のいずれかに記載のパワー半導体装置を製造するためのパワー半導体装置の製造方法であって、
    　低抵抗半導体層と、前記低抵抗半導体層上に形成され、所定の方向に沿って交互に形成された複数の第１導電型コラム領域及び複数の第２導電型コラム領域とを有し、前記複数の第１導電型コラム領域及び前記複数の第２導電型コラム領域でスーパージャンクション構造が構成されている半導体基体を準備する半導体基体準備工程と、
    　前記第１導電型コラム領域が形成されている領域内に複数のトレンチを形成するトレンチ形成工程と、
    　前記トレンチの内周面にゲート絶縁膜を形成した後、前記ゲート絶縁膜を介して前記トレンチの内部にゲート電極を形成するゲート電極形成工程と、
    　前記複数の第１導電型コラム領域及び前記複数の第２導電型コラム領域の表面から前記トレンチの最底部よりも浅い深さ位置まで第２導電型のベース領域を形成するベース領域形成工程と、
    　前記ベース領域の表面のうちの所定の領域に、少なくとも一部が前記トレンチの内周面に露出するように第１導電型高濃度拡散領域を形成する第１導電型高濃度拡散領域形成工程と、
    　前記ベース領域、前記第１導電型高濃度拡散領域、前記ゲート絶縁膜及び前記ゲート電極を覆う層間絶縁膜を形成する層間絶縁膜形成工程と、
    　互いに隣接する２つの前記トレンチ間にそれぞれ２本以上、前記層間絶縁膜を貫通して少なくとも前記ベース領域に達する前記コンタクトホールを形成するコンタクトホール形成工程と、
    　前記コンタクトホールの底面に接触してなる、前記ベース領域よりも不純物濃度が高い第２導電型高濃度拡散領域を形成する第２導電型高濃度拡散領域形成工程と、
    　前記コンタクトホールの内部に金属を充填することによって金属プラグを形成する金属プラグ形成工程と、
    　前記層間絶縁膜上に、前記金属プラグを介して前記ベース領域、前記第１導電型高濃度拡散領域及び前記第２導電型高濃度拡散領域と電気的に接続された電極を形成する電極形成工程とをこの順序で含み、
    　前記コンタクトホール形成工程においては、互いに隣接する２つの前記トレンチの間において、前記第１導電型高濃度拡散領域が前記トレンチと当該トレンチに最も近い前記金属プラグとの間のみに形成された状態となるように、前記トレンチに最も近い前記コンタクトホールを形成することを特徴とするパワー半導体装置の製造方法。
  10. 　前記半導体基体準備工程は、
    　低抵抗半導体層と、前記低抵抗半導体層上に形成され、前記低抵抗半導体層よりも不純物濃度が低い第１導電型半導体層とが積層された半導体基体を準備する第１工程と、
    　前記第１導電型半導体層の表面に所定の方向に沿って配列した状態となるように、絶縁膜をマスクとするエッチングによって所定の深さの複数の第２導電型コラム用トレンチを形成する第２工程と、
    　前記第２導電型コラム用トレンチの内部に、前記絶縁膜の表面高さを超える高さ位置まで第２導電型半導体材料をエピタキシャル成長させることによって第２導電型埋込層を形成する第３工程と、
    　前記第２導電型埋込層における前記絶縁膜の表面高さを超える部分を除去する第４工程と、
    　前記第２導電型埋込層の表面を前記絶縁膜の底面の深さ位置よりも深くなるようにエッチングして第２導電型コラム領域を形成する第５工程とをこの順序で含むことを特徴とする請求項９に記載のパワー半導体装置の製造方法。
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