WO2017006447A1 - 段差付ウエハおよびその製造方法 - Google Patents

段差付ウエハおよびその製造方法 Download PDF

Info

Publication number
WO2017006447A1
WO2017006447A1 PCT/JP2015/069583 JP2015069583W WO2017006447A1 WO 2017006447 A1 WO2017006447 A1 WO 2017006447A1 JP 2015069583 W JP2015069583 W JP 2015069583W WO 2017006447 A1 WO2017006447 A1 WO 2017006447A1
Authority
WO
WIPO (PCT)
Prior art keywords
semiconductor wafer
wafer
curved surface
stepped
curved
Prior art date
Application number
PCT/JP2015/069583
Other languages
English (en)
French (fr)
Inventor
直幸 武田
Original Assignee
三菱電機株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 三菱電機株式会社 filed Critical 三菱電機株式会社
Priority to US15/571,904 priority Critical patent/US10649338B2/en
Priority to PCT/JP2015/069583 priority patent/WO2017006447A1/ja
Priority to JP2017527022A priority patent/JP6250239B2/ja
Priority to CN201580081529.3A priority patent/CN107851565A/zh
Priority to DE112015006676.4T priority patent/DE112015006676T5/de
Publication of WO2017006447A1 publication Critical patent/WO2017006447A1/ja

Links

Images

Classifications

    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/26—Processing photosensitive materials; Apparatus therefor
    • G03F7/30—Imagewise removal using liquid means
    • G03F7/3092—Recovery of material; Waste processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/304—Mechanical treatment, e.g. grinding, polishing, cutting
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B24—GRINDING; POLISHING
    • B24B—MACHINES, DEVICES, OR PROCESSES FOR GRINDING OR POLISHING; DRESSING OR CONDITIONING OF ABRADING SURFACES; FEEDING OF GRINDING, POLISHING, OR LAPPING AGENTS
    • B24B1/00—Processes of grinding or polishing; Use of auxiliary equipment in connection with such processes
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B24—GRINDING; POLISHING
    • B24B—MACHINES, DEVICES, OR PROCESSES FOR GRINDING OR POLISHING; DRESSING OR CONDITIONING OF ABRADING SURFACES; FEEDING OF GRINDING, POLISHING, OR LAPPING AGENTS
    • B24B7/00—Machines or devices designed for grinding plane surfaces on work, including polishing plane glass surfaces; Accessories therefor
    • B24B7/20—Machines or devices designed for grinding plane surfaces on work, including polishing plane glass surfaces; Accessories therefor characterised by a special design with respect to properties of the material of non-metallic articles to be ground
    • B24B7/22—Machines or devices designed for grinding plane surfaces on work, including polishing plane glass surfaces; Accessories therefor characterised by a special design with respect to properties of the material of non-metallic articles to be ground for grinding inorganic material, e.g. stone, ceramics, porcelain
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B24—GRINDING; POLISHING
    • B24B—MACHINES, DEVICES, OR PROCESSES FOR GRINDING OR POLISHING; DRESSING OR CONDITIONING OF ABRADING SURFACES; FEEDING OF GRINDING, POLISHING, OR LAPPING AGENTS
    • B24B7/00—Machines or devices designed for grinding plane surfaces on work, including polishing plane glass surfaces; Accessories therefor
    • B24B7/20—Machines or devices designed for grinding plane surfaces on work, including polishing plane glass surfaces; Accessories therefor characterised by a special design with respect to properties of the material of non-metallic articles to be ground
    • B24B7/22—Machines or devices designed for grinding plane surfaces on work, including polishing plane glass surfaces; Accessories therefor characterised by a special design with respect to properties of the material of non-metallic articles to be ground for grinding inorganic material, e.g. stone, ceramics, porcelain
    • B24B7/228—Machines or devices designed for grinding plane surfaces on work, including polishing plane glass surfaces; Accessories therefor characterised by a special design with respect to properties of the material of non-metallic articles to be ground for grinding inorganic material, e.g. stone, ceramics, porcelain for grinding thin, brittle parts, e.g. semiconductors, wafers
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B24—GRINDING; POLISHING
    • B24B—MACHINES, DEVICES, OR PROCESSES FOR GRINDING OR POLISHING; DRESSING OR CONDITIONING OF ABRADING SURFACES; FEEDING OF GRINDING, POLISHING, OR LAPPING AGENTS
    • B24B9/00—Machines or devices designed for grinding edges or bevels on work or for removing burrs; Accessories therefor
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B24—GRINDING; POLISHING
    • B24B—MACHINES, DEVICES, OR PROCESSES FOR GRINDING OR POLISHING; DRESSING OR CONDITIONING OF ABRADING SURFACES; FEEDING OF GRINDING, POLISHING, OR LAPPING AGENTS
    • B24B9/00—Machines or devices designed for grinding edges or bevels on work or for removing burrs; Accessories therefor
    • B24B9/02—Machines or devices designed for grinding edges or bevels on work or for removing burrs; Accessories therefor characterised by a special design with respect to properties of materials specific to articles to be ground
    • B24B9/06—Machines or devices designed for grinding edges or bevels on work or for removing burrs; Accessories therefor characterised by a special design with respect to properties of materials specific to articles to be ground of non-metallic inorganic material, e.g. stone, ceramics, porcelain
    • B24B9/065—Machines or devices designed for grinding edges or bevels on work or for removing burrs; Accessories therefor characterised by a special design with respect to properties of materials specific to articles to be ground of non-metallic inorganic material, e.g. stone, ceramics, porcelain of thin, brittle parts, e.g. semiconductors, wafers
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/004—Photosensitive materials
    • G03F7/039—Macromolecular compounds which are photodegradable, e.g. positive electron resists
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/16—Coating processes; Apparatus therefor
    • G03F7/162—Coating on a rotating support, e.g. using a whirler or a spinner
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/20—Exposure; Apparatus therefor
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/26—Processing photosensitive materials; Apparatus therefor
    • G03F7/30—Imagewise removal using liquid means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02002—Preparing wafers
    • H01L21/02005—Preparing bulk and homogeneous wafers
    • H01L21/02035—Shaping
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/30—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by physical imperfections; having polished or roughened surface
    • H01L29/32—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by physical imperfections; having polished or roughened surface the imperfections being within the semiconductor body

Definitions

  • the present invention relates to a stepped wafer and a method for manufacturing the same.
  • a stepped wafer is used to reduce warping or bending of a semiconductor wafer having a thickness of 300 ⁇ m or less.
  • the stepped wafer refers to a semiconductor wafer in which the thickness of the central portion is formed thinner than the outer peripheral portion on the back surface of the semiconductor wafer.
  • the present invention has been made to solve such a problem, and an object thereof is to provide a stepped wafer capable of preventing a resist from remaining after development and a method for manufacturing the same.
  • a stepped wafer according to the present invention is a stepped wafer having a step with a thin central portion on the one main surface and a thick outer peripheral portion, and the step has a curvature radius of 300 ⁇ m or more and 1800 ⁇ m or less.
  • the curved surface is included.
  • the method for manufacturing a stepped wafer according to the present invention is a method for manufacturing a stepped wafer having a step with a thin central portion of the main surface and a thick outer peripheral portion, and (a) a curvature radius of 300 ⁇ m or more and 1800 ⁇ m or less.
  • a step of forming a step including a curved surface is provided.
  • the stepped wafer is a stepped wafer having a step with a thin central portion on one main surface and a thick outer peripheral portion, and the step includes a curved surface having a curvature radius of 300 ⁇ m or more and 1800 ⁇ m or less. It becomes possible to prevent the resist from remaining later.
  • the method for manufacturing a stepped wafer is a method for manufacturing a stepped wafer in which the central portion of the main surface is thin and the outer peripheral portion is thick, and includes (a) a curved surface having a curvature radius of 300 ⁇ m or more and 1800 ⁇ m or less. Since the step of forming the step is provided, it is possible to prevent the resist from remaining after development.
  • 13 to 16 are diagrams showing an example of the state of the semiconductor wafer 15 when the positive resist according to the base technology is applied. 13 to 16, the upper surface of the semiconductor wafer 15 in the drawing indicates the back surface of the semiconductor wafer 15.
  • the semiconductor wafer 15 As shown in FIG. 13, the semiconductor wafer 15 according to the base technology is provided with a step formed by a first linearly inclined surface 16, a first ground surface 17, a second linearly inclined surface 18, and a second ground surface 19. It is a wafer.
  • Each of the connecting portion between the first linear inclined surface 16 and the first grinding surface 17 and the connecting portion between the second linear inclined surface 18 and the second grinding surface 19 is a linear connecting portion 20.
  • the straight connection portion 20 has an angle.
  • the flow of the mold resist 10 becomes worse.
  • the positive resist 10 thicker than other portions is applied to the straight connection portion 20.
  • the present invention has been made to solve such problems, and will be described in detail below.
  • FIG. 1 is a view showing an example of a semiconductor wafer 1 constituting a stepped wafer according to the first embodiment.
  • the upper surface of the semiconductor wafer 1 in the drawing shows the back surface of the semiconductor wafer 1.
  • the semiconductor wafer 1 includes a first linearly inclined surface 3 (inclined portion), a first curved surface connecting portion 4 (curved surface), a first ground surface 5 (flat portion), and a second linearly inclined surface.
  • the stepped wafer is composed of a surface 7 (inclined portion), a second curved surface connecting portion 8 (curved surface), and a second ground surface 9 (flat portion). That is, the semiconductor wafer 1 is a stepped wafer having a step on the one main surface (back surface) and a thick step on the outer periphery.
  • the connecting portion (boundary portion) between the first linear inclined surface 3 and the first grinding surface 5 is the first curved surface connecting portion 4, and the connecting portion between the second linear inclined surface 7 and the second grinding surface 9 is the first. 2 is a curved surface connecting portion 8.
  • FIGS 2 and 3 are diagrams showing an example of the manufacturing process of the semiconductor wafer 1.
  • the semiconductor wafer 1 is fixed to a grinding stage (not shown).
  • the first linearly inclined surface 3 is formed from 1 mm to 3 mm inside the outermost peripheral portion of the semiconductor wafer 1 using the first grinding wheel 2.
  • the first grinding wheel 2 moves in an oblique direction in a sectional view from the outer side (outer peripheral side) to the inner side (central side) while grinding the back surface of the semiconductor wafer 1.
  • the first curved connecting portion 4 that connects the first linearly inclined surface 3 and the first grinding surface 5 to be formed later is formed using the first grinding wheel 2.
  • the 1st grinding wheel 2 forms the 1st curved surface connection part 4 so that a curvature radius may be 300 micrometers or more and 1800 micrometers or less.
  • the first grinding surface 5 is formed using the first grinding wheel 2.
  • the second linearly inclined surface 7 and the second curved surface connecting portion 8 are set in the same manner as the first linearly inclined surface 3 and the first curved surface connecting portion 4.
  • the second grinding wheel 6 forms the second curved surface connection portion 8 so that the radius of curvature is not less than 300 ⁇ m and not more than 1800 ⁇ m so as not to contact the first linear inclined surface 3 or the first curved surface connection portion 4.
  • the second grinding wheel 6 is a grinding wheel having a lower surface (surface to be ground) than the first grinding wheel 2 and is used for finish grinding.
  • the second grinding surface 9 is formed using the second grinding wheel 6.
  • An electrode pattern or the like is formed on the surface of the semiconductor wafer 1 facing the second grinding surface 9.
  • 4 to 6 are diagrams showing an example of the state of the semiconductor wafer 1 when the positive resist 10 is applied.
  • the positive resist 10 when a positive resist 10 is applied on the back surface of the semiconductor wafer 1 using a spin coating method, the positive resist 10 has a first linearly inclined surface 3, a first curved surface connection portion 4, a first curved surface connecting portion 4, and a first curved surface connecting portion 4.
  • a uniform thickness is formed across the grinding surface 5, the second linearly inclined surface 7, the second curved surface connection portion 8, and the second grinding surface 9.
  • FIG. 7 is a graph showing an example of the relationship between the radius of curvature of the semiconductor wafer 1 and the remaining resist.
  • the curvature radii of the first curved surface connection portion 4 and the second curved surface connection portion 8 which are curved surfaces are set to 300 ⁇ m or more, the positive resist 10 is applied. Even if it exists, the resist does not remain after development. That is, by setting the radius of curvature of the first curved surface connecting portion 4 to 300 ⁇ m or more, the rising angle connecting the first linearly inclined surface 3 and the first ground surface 5 is relaxed, and the flow of the positive resist 10 is improved. It is possible to suppress the resist from being accumulated in the first curved surface connecting portion 4.
  • 8 and 9 are diagrams showing the relationship between the radius of curvature and the outer peripheral portion of the semiconductor wafer 1.
  • the solid line indicates the semiconductor wafer 1 having a radius of curvature of 300 ⁇ m
  • the broken line indicates the semiconductor wafer 1 having a radius of curvature larger than 300 ⁇ m.
  • the step of the semiconductor wafer 1 is assumed to be one step.
  • the curvature radius is The area of the second grinding surface 9 is smaller in the semiconductor wafer 1 larger than 300 ⁇ m, and the number of chips including the electrode pattern is reduced.
  • the area of the second ground surface 9 of the semiconductor wafer 1 having a radius of curvature of 300 ⁇ m and the area of the second ground surface 9 of the semiconductor wafer 1 having a radius of curvature larger than 300 ⁇ m are the same area.
  • the width of the outer peripheral portion of the semiconductor wafer 1 having a radius of curvature larger than 300 ⁇ m is narrowed, and the strength of the outer peripheral portion is reduced (see FIG. 10).
  • a decrease in the strength of the outer peripheral portion of the semiconductor wafer 1 causes an increase in the frequency of occurrence of cracks in the semiconductor wafer 1.
  • the curvature radius should be 1800 ⁇ m or less. desirable.
  • the first embodiment when a resist is applied to the semiconductor wafer 1, it is possible to prevent the resist from remaining on the developed semiconductor wafer 1. Further, the strength of the outer peripheral portion of the semiconductor wafer 1 can be ensured.
  • the first curved surface connection portion 4 is formed at the connection portion between the first linear inclined surface 3 and the first grinding surface 5, and the connection portion between the second linear inclination surface 7 and the second grinding surface 9 is formed.
  • the 2nd curved surface connection part 8 was formed was demonstrated, it does not restrict to this.
  • a first curved inclined surface 13 is formed by replacing the first linearly inclined surface 3, the first curved surface connecting portion 4, and the first ground surface 5 shown in FIG. 1 with one curved surface.
  • the semiconductor wafer 1 may be a stepped wafer constituted by the first curved inclined surface 13, the second linear inclined surface 7, the second curved surface connection portion 8, and the second grinding surface 9.
  • the curvature radius of the 1st curve inclined surface 13 shall be 300 micrometers or more and 1800 micrometers or less.
  • a second curved inclined surface 14 in which the second linear inclined surface 7 and the second curved surface connecting portion 8 shown in FIG. 1 are replaced with one curved surface may be formed.
  • the semiconductor wafer 1 may be a stepped wafer including the first curved inclined surface 13, the second curved inclined surface 14, and the second ground surface 9.
  • the curvature radii of the first curved inclined surface 13 and the second curved inclined surface 14 are 300 ⁇ m or more and 1800 ⁇ m or less.
  • the first curved inclined surface 13 is formed.
  • the resist can be uniformly formed on the second curved inclined surface 14, and it is possible to prevent the resist from remaining on the developed semiconductor wafer 1.
  • the flow of the etching solution is improved in the etching process for removing the crushed layer formed on the back surface of the semiconductor wafer 1 (etching solution)
  • In-plane uniformity of the thickness of the semiconductor wafer 1 on the second grinding surface 9 is improved.

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Mechanical Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Ceramic Engineering (AREA)
  • Inorganic Chemistry (AREA)
  • Chemical & Material Sciences (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Environmental & Geological Engineering (AREA)
  • Spectroscopy & Molecular Physics (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)
  • Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
  • Grinding Of Cylindrical And Plane Surfaces (AREA)
  • Grinding And Polishing Of Tertiary Curved Surfaces And Surfaces With Complex Shapes (AREA)

Abstract

本発明は、現像後にレジストが残らないようにすることが可能な段差付ウエハおよびその製造方法を提供することを目的とする。本発明による段差付ウエハは、一方主面の中央部が薄く外周部が厚い段差を有する段差付ウエハであって、段差は、曲率半径が３００μｍ以上、１８００μｍ以下の曲面を含むことを特徴とする。

Description

段差付ウエハおよびその製造方法
　本発明は、段差付ウエハおよびその製造方法に関する。
　現在、厚さが３００μｍ以下の半導体ウエハの反りまたは撓みを軽減するために、段差付ウエハが採用されている。段差付ウエハとは、半導体ウエハの裏面において、外周部よりも中央部の厚さを薄く形成した半導体ウエハのことをいう。
　段差付ウエハは、段差部（凹部の側面）が急峻であるため、リソグラフィー工程またはダイシング工程で弊害が生じている。このような問題の対策として、従来では、急峻な段差部に代えて、段差付ウエハの外側（外周部側）から内側（中央部側）に向かって傾斜を形成する技術が提案されている（例えば、特許文献１，２参照）。
特許第５２６６８６９号公報 特開２０１１－５４８０８号公報
　特許文献１，２で提案されている段差付ウエハの形状において、スピンコート法を用いてポジレジストを半導体ウエハに塗布すると、現像後に段差付ウエハの段差部にレジストが残るという問題がある。ウエハにレジストが残ると、後工程で用いる装置または段差付ウエハを汚染し、段差付ウエハを用いて製造した最終製品の歩留まりの低下を引き起こす問題があった。
　本発明は、このような問題を解決するためになされたものであり、現像後にレジストが残らないようにすることが可能な段差付ウエハおよびその製造方法を提供することを目的とする。
　上記の課題を解決するために、本発明による段差付ウエハは、一方主面の中央部が薄く外周部が厚い段差を有する段差付ウエハであって、段差は、曲率半径が３００μｍ以上、１８００μｍ以下の曲面を含むことを特徴とする。
　また、本発明による段差付ウエハの製造方法は、一方主面の中央部が薄く外周部が厚い段差を有する段差付ウエハの製造方法であって、（ａ）曲率半径が３００μｍ以上、１８００μｍ以下の曲面を含む段差を形成する工程を備えることを特徴とする。
　本発明によると、段差付ウエハは、一方主面の中央部が薄く外周部が厚い段差を有する段差付ウエハであって、段差は、曲率半径が３００μｍ以上、１８００μｍ以下の曲面を含むため、現像後にレジストが残らないようにすることが可能となる。
　また、段差付ウエハの製造方法は、一方主面の中央部が薄く外周部が厚い段差を有する段差付ウエハの製造方法であって、（ａ）曲率半径が３００μｍ以上、１８００μｍ以下の曲面を含む段差を形成する工程を備えるため、現像後にレジストが残らないようにすることが可能となる。
　本発明の目的、特徴、態様、および利点は、以下の詳細な説明と添付図面とによって、より明白となる。
本発明の実施の形態１による半導体ウエハの構成の一例を示す図である。 本発明の実施の形態１による半導体ウエハの製造工程の一例を示す図である。 本発明の実施の形態１による半導体ウエハの製造工程の一例を示す図である。 本発明の実施の形態１によるポジ型レジストを塗布したときの半導体ウエハの状態の一例を示す図である。 本発明の実施の形態１によるポジ型レジストを塗布したときの半導体ウエハの状態の一例を示す図である。 本発明の実施の形態１によるポジ型レジストを塗布したときの半導体ウエハの状態の一例を示す図である。 本発明の実施の形態１による曲率半径とレジスト残りとの関係の一例を示すグラフである。 本発明の実施の形態１による曲率半径と半導体ウエハの外周部との関係を説明するための図である。 本発明の実施の形態１による曲率半径と半導体ウエハの外周部との関係を説明するための図である。 本発明の実施の形態１による曲率半径と半導体ウエハの外周部の強度との関係の一例を示すグラフである。 本発明の実施の形態２による半導体ウエハの形状の一例を示す図である。 本発明の実施の形態２による半導体ウエハの形状の一例を示す図である。 前提技術によるポジ型レジストを塗布したときの半導体ウエハの状態の一例を示す図である。 前提技術によるポジ型レジストを塗布したときの半導体ウエハの状態の一例を示す図である。 前提技術によるポジ型レジストを塗布したときの半導体ウエハの状態の一例を示す図である。 前提技術によるポジ型レジストを塗布したときの半導体ウエハの状態の一例を示す図である。
　本発明の実施の形態について、図面に基づいて以下に説明する。
　＜前提技術＞
　まず、本発明の前提となる技術（前提技術）について説明する。
　図１３～１６は、前提技術によるポジ型レジストを塗布したときの半導体ウエハ１５の状態の一例を示す図である。なお、図１３～１６において、半導体ウエハ１５の紙面上側の面は、半導体ウエハ１５の裏面を示している。
　図１３に示すように、前提技術による半導体ウエハ１５は、第１直線傾斜面１６と、第１研削面１７と、第２直線傾斜面１８と、第２研削面１９とで構成される段差付ウエハである。また、第１直線傾斜面１６と第１研削面１７との接続部、および第２直線傾斜面１８と第２研削面１９との接続部の各々は直線接続部２０である。
　図１４に示すように、スピンコート法を用いて半導体ウエハ１５の裏面上にポジ型レジスト１０を塗布した場合において、直線接続部２０は角度を有しているため、直線接続部２０でのポジ型レジスト１０の流れが悪くなる。その結果、直線接続部２０では、他の箇所よりも厚いポジ型レジスト１０が塗布されることになる。
　その後、図１５に示すように、図１４の状態でポジ型レジスト１０に対して露光光源１１から光を照射する（露光する）と、直線接続部２０に塗布されたポジ型レジスト１０の下部まで感光することができない。すなわち、全てのポジ型レジスト１０が露光済みレジスト１２とならない。従って、現像後には、図１６に示すようなレジスト残り２１が生じる。
　現像後にレジスト残り２１が生じると、上述のように、後工程で用いる装置または半導体ウエハ１５を汚染し、半導体ウエハ１５を用いて製造した最終製品の歩留まりの低下を引き起こす問題があった。
　本発明は、このような問題を解決するためになされたものであり、以下に詳細に説明する。
　＜実施の形態１＞
　まず、本発明の実施の形態１による段差付ウエハの構成について説明する。
　図１は、本実施の形態１による段差付ウエハを構成する半導体ウエハ１の一例を示す図である。図１において、半導体ウエハ１の紙面上側の面は、半導体ウエハ１の裏面を示している。
　図１に示すように、半導体ウエハ１は、第１直線傾斜面３（傾斜部）と、第１曲面接続部４（曲面）と、第１研削面５（平坦部）と、第２直線傾斜面７（傾斜部）と、第２曲面接続部８（曲面）と、第２研削面９（平坦部）とで構成される段差付ウエハである。すなわち、半導体ウエハ１は、一方主面（裏面）の中央部が薄く外周部が厚い段差を有する段差付ウエハである。また、第１直線傾斜面３と第１研削面５との接続部（境界部）は第１曲面接続部４であり、第２直線傾斜面７と第２研削面９との接続部は第２曲面接続部８である。
　次に、段差付ウエハを構成する半導体ウエハ１の製造方法について説明する。
　図２，３は、半導体ウエハ１の製造工程の一例を示す図である。
　まず、半導体ウエハ１を研削ステージ（図示せず）に固定する。
　次に、図２に示すように、第１研削砥石２を用いて、半導体ウエハ１の最外周部の１ｍｍ～３ｍｍ内側から第１直線傾斜面３を形成する。このとき、第１研削砥石２は、半導体ウエハ１の裏面を研削しながら、外側（外周部側）から内側（中央部側）に向かって断面視で斜め方向に移動する。
　次に、図２に示すように、第１研削砥石２を用いて、第１直線傾斜面３と、後に形成する第１研削面５とを接続する第１曲面接続部４を形成する。このとき、第１研削砥石２は、曲率半径が３００μｍ以上、１８００μｍ以下となるように第１曲面接続部４を形成する。第１曲面接続部４の形成後、第１研削砥石２を用いて第１研削面５を形成する。
　次に、図３に示すように、第２研削砥石６を用いて、第１直線傾斜面３および第１曲面接続部４と同様に、第２直線傾斜面７および第２曲面接続部８を形成する。このとき、第２研削砥石６は、第１直線傾斜面３または第１曲面接続部４に接触しないよう、曲率半径が３００μｍ以上、１８００μｍ以下となるように第２曲面接続部８を形成する。第２研削砥石６は、第１研削砥石２よりも表面（研削を行う面）の粗さが低い砥石であり、仕上げ研削に用いられる。第２曲面接続部８の形成後、第２研削砥石６を用いて第２研削面９を形成する。第２研削面９に対向する半導体ウエハ１の表面には、電極パターン等が形成される。
　次に、図２，３に示す上記の製造工程を経て作製した半導体ウエハ１（すなわち、図１に示す半導体ウエハ１）にポジ型レジストを塗布する場合について説明する。
　図４～６は、ポジ型レジスト１０を塗布したときの半導体ウエハ１の状態の一例を示す図である。
　図４に示すように、スピンコート法を用いて半導体ウエハ１の裏面上にポジ型レジスト１０を塗布すると、ポジ型レジスト１０は、第１直線傾斜面３、第１曲面接続部４、第１研削面５、第２直線傾斜面７、第２曲面接続部８、および第２研削面９に渡って均一の厚さで形成される。
　その後、図５に示すように、露光光源１１を用いてポジ型レジスト１０を露光すると、全てのポジ型レジスト１０が感光される（すなわち、全てのポジ型レジスト１０が露光済みレジスト１２となる）。そして、図６に示すように、現像後には、全てのポジ型レジスト１０（露光済みレジスト１２）を除去することができる。
　図７は、半導体ウエハ１の曲率半径とレジスト残りとの関係の一例を示すグラフである。
　図７に示すように、曲率半径が３００μｍ以上の曲面を有する半導体ウエハ１では、ポジ型レジスト１０を塗布して露光および現像を行った後に、レジストが残らないことが分かる。一方、曲率半径が３００μｍ未満の曲面を有する半導体ウエハ１では、レジストが残った。
　上述の通り、本実施の形態１による半導体ウエハ１では、曲面である第１曲面接続部４および第２曲面接続部８の曲率半径を３００μｍ以上としているため、ポジ型レジスト１０を塗布した場合であっても、現像後にレジストが残ることはない。すなわち、第１曲面接続部４の曲率半径を３００μｍ以上とすることによって、第１直線傾斜面３と第１研削面５とをつなぐ立ち上がりの角度が緩和されてポジ型レジスト１０の流れが良くなり、第１曲面接続部４にレジストが溜まることを抑制することができる。
　図８，９は、曲率半径と半導体ウエハ１の外周部との関係を示す図である。なお、図８，９において、実線は曲率半径が３００μｍである半導体ウエハ１を示し、破線は曲率半径が３００μｍよりも大きい半導体ウエハ１を示している。また、半導体ウエハ１の段差は１段であるものとする。
　図８に示すように、曲率半径が３００μｍである半導体ウエハ１の外周部の幅と、曲率半径が３００μｍよりも大きい半導体ウエハ１の外周部の幅とを同じ幅にした場合において、曲率半径が３００μｍよりも大きい半導体ウエハ１の方が第２研削面９の面積が小さくなり、電極パターンを含むチップの数が少なくなる。
　一方、図９に示すように、曲率半径が３００μｍである半導体ウエハ１の第２研削面９の面積と、曲率半径が３００μｍよりも大きい半導体ウエハ１の第２研削面９の面積とを同じ面積にした場合において、曲率半径が３００μｍよりも大きい半導体ウエハ１の方が外周部の幅が狭くなり、当該外周部の強度が低下する（図１０参照）。半導体ウエハ１の外周部の強度の低下は、半導体ウエハ１の割れの発生頻度が増加する要因となる。図１０に示すように、曲率半径が３００μｍである半導体ウエハ１の第２研削面９の面積と同じ面積とし、かつ外周部の強度を確保するためには、曲率半径を１８００μｍ以下とすることが望ましい。
　以上のことから、本実施の形態１によれば、半導体ウエハ１にレジストを塗布した場合において、現像後の半導体ウエハ１にレジストが残らないようにすることが可能となる。また、半導体ウエハ１の外周部の強度を確保することができる。
　＜実施の形態２＞
　実施の形態１では、第１直線傾斜面３と第１研削面５との接続部に第１曲面接続部４を形成し、第２直線傾斜面７と第２研削面９との接続部に第２曲面接続部８を形成する場合について説明したがこれに限るものではない。
　例えば、図１１に示すように、図１に示す第１直線傾斜面３、第１曲面接続部４、および第１研削面５を１つの曲面に置き換えた第１曲線傾斜面１３を形成してもよい。すなわち、半導体ウエハ１を、第１曲線傾斜面１３と、第２直線傾斜面７と、第２曲面接続部８と、第２研削面９とで構成される段差付ウエハとしてもよい。ここで、第１曲線傾斜面１３の曲率半径は３００μｍ以上、１８００μｍ以下であるものとする。
　また、図１２に示すように、図１１に加えて、図１に示す第２直線傾斜面７および第２曲面接続部８を１つの曲面に置き換えた第２曲線傾斜面１４を形成してもよい。すなわち、半導体ウエハ１を、第１曲線傾斜面１３と、第２曲線傾斜面１４と、第２研削面９とで構成される段差付ウエハとしてもよい。ここで、第１曲線傾斜面１３および第２曲線傾斜面１４の曲率半径は３００μｍ以上、１８００μｍ以下であるものとする。
　以上のことから、本実施の形態２によれば、第１曲線傾斜面１３および第２曲線傾斜面１４を形成することによって、半導体ウエハ１にレジストを塗布した場合において、第１曲線傾斜面１３および第２曲線傾斜面１４上にレジストを均一に形成することができ、現像後の半導体ウエハ１にレジストが残らないようにすることが可能となる。また、第１研削砥石２および第２研削砥石６を用いて研削することによって、半導体ウエハ１の裏面上に形成された破砕層を除去するエッチング工程において、エッチング液の流れが向上し（エッチング液が留まらない）、第２研削面９における半導体ウエハ１の厚さの面内均一性が向上する。
　なお、本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略することが可能である。
　本発明は詳細に説明されたが、上記した説明は、すべての態様において、例示であって、この発明がそれに限定されるものではない。例示されていない無数の変形例が、この発明の範囲から外れることなく想定され得るものと解される。
　１　半導体ウエハ、２　第１研削砥石、３　第１直線傾斜面、４　第１曲面接続部、５　第１研削面、６　第２研削砥石、７　第２直線傾斜面、８　第２曲面接続部、９　第２研削面、１０　ポジ型レジスト、１１　露光光源、１２　露光済みレジスト、１３　第１曲線傾斜面、１４　第２曲線傾斜面、１５　半導体ウエハ、１６　第１直線傾斜面、１７　第１研削面、１８　第２直線傾斜面、１９　第２研削面、２０　直線接続部、２１　レ
ジスト残り。

Claims (7)

  1. 　一方主面の中央部が薄く外周部が厚い段差を有する段差付ウエハであって、
    　前記段差は、曲率半径が３００μｍ以上、１８００μｍ以下の曲面を含むことを特徴とする、段差付ウエハ。
  2. 　前記段差は、複数段存在し、
    　各前記段差は、曲率半径が３００μｍ以上、１８００μｍ以下の曲面を含むことを特徴とする、請求項１に記載の段差付ウエハ。
  3. 　前記段差は、傾斜部と平坦部とを有し、
    　前記曲面は、少なくとも前記傾斜部と前記平坦部との境界部に形成されることを特徴とする、請求項１に記載の段差付ウエハ。
  4. 　一方主面の中央部が薄く外周部が厚い段差を有する段差付ウエハの製造方法であって、
    　（ａ）曲率半径が３００μｍ以上、１８００μｍ以下の曲面を含む前記段差を形成する工程を備えることを特徴とする、段差付ウエハの製造方法。
  5. 　前記工程（ａ）において、
    　前記段差は、複数段形成され、
    　各前記段差は、曲率半径が３００μｍ以上、１８００μｍ以下の曲面を含むように形成されることを特徴とする、請求項４に記載の段差付ウエハの製造方法。
  6. 　前記工程（ａ）において、
    　前記段差は、傾斜部と平坦部とを有し、
    　前記曲面は、少なくとも前記傾斜部と前記平坦部との境界部に形成されることを特徴とする、請求項４に記載の段差付ウエハの製造方法。
  7. 　前記工程（ａ）において、
    　前記中央部側の前記段差は、前記外周部側の前記段差の形成時に用いる砥石よりも粗さが低い砥石で形成されることを特徴とする、請求項５に記載の段差付ウエハの製造方法。
PCT/JP2015/069583 2015-07-08 2015-07-08 段差付ウエハおよびその製造方法 WO2017006447A1 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
US15/571,904 US10649338B2 (en) 2015-07-08 2015-07-08 Stepped wafer and method for manufacturing stepped wafer
PCT/JP2015/069583 WO2017006447A1 (ja) 2015-07-08 2015-07-08 段差付ウエハおよびその製造方法
JP2017527022A JP6250239B2 (ja) 2015-07-08 2015-07-08 段差付ウエハおよびその製造方法
CN201580081529.3A CN107851565A (zh) 2015-07-08 2015-07-08 带台阶晶片及其制造方法
DE112015006676.4T DE112015006676T5 (de) 2015-07-08 2015-07-08 Wafer mit einer Stufe und Verfahren zur Herstellung eines Wafers mit einer Stufe

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2015/069583 WO2017006447A1 (ja) 2015-07-08 2015-07-08 段差付ウエハおよびその製造方法

Publications (1)

Publication Number Publication Date
WO2017006447A1 true WO2017006447A1 (ja) 2017-01-12

Family

ID=57685248

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2015/069583 WO2017006447A1 (ja) 2015-07-08 2015-07-08 段差付ウエハおよびその製造方法

Country Status (5)

Country Link
US (1) US10649338B2 (ja)
JP (1) JP6250239B2 (ja)
CN (1) CN107851565A (ja)
DE (1) DE112015006676T5 (ja)
WO (1) WO2017006447A1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2022151725A (ja) * 2021-03-24 2022-10-07 環球晶圓股▲ふん▼有限公司 ウェハ

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2022133007A (ja) * 2021-03-01 2022-09-13 株式会社ディスコ 被加工物の研削方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007103582A (ja) * 2005-10-03 2007-04-19 Disco Abrasive Syst Ltd ウエーハの加工方法および研削装置
JP2009253143A (ja) * 2008-04-09 2009-10-29 Fuji Electric Device Technology Co Ltd 半導体ウェハ研削用砥石、半導体ウェハ研削装置および半導体装置の製造方法
JP2011054808A (ja) * 2009-09-03 2011-03-17 Disco Abrasive Syst Ltd ウエーハの加工方法及び該加工方法により加工されたウエーハ
JP5266869B2 (ja) * 2008-05-19 2013-08-21 富士電機株式会社 半導体装置および半導体装置の製造方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3194594B2 (ja) * 1990-09-26 2001-07-30 株式会社日立製作所 構造体の製造方法
JP5338490B2 (ja) * 2009-06-05 2013-11-13 三菱電機株式会社 半導体装置の製造方法
JP5772092B2 (ja) * 2011-03-11 2015-09-02 富士電機株式会社 半導体製造方法および半導体製造装置
JP5885396B2 (ja) * 2011-05-13 2016-03-15 株式会社ディスコ デバイスチップの製造方法
JP2014107312A (ja) * 2012-11-26 2014-06-09 Mitsubishi Electric Corp 半導体ウェハの薄厚加工方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007103582A (ja) * 2005-10-03 2007-04-19 Disco Abrasive Syst Ltd ウエーハの加工方法および研削装置
JP2009253143A (ja) * 2008-04-09 2009-10-29 Fuji Electric Device Technology Co Ltd 半導体ウェハ研削用砥石、半導体ウェハ研削装置および半導体装置の製造方法
JP5266869B2 (ja) * 2008-05-19 2013-08-21 富士電機株式会社 半導体装置および半導体装置の製造方法
JP2011054808A (ja) * 2009-09-03 2011-03-17 Disco Abrasive Syst Ltd ウエーハの加工方法及び該加工方法により加工されたウエーハ

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2022151725A (ja) * 2021-03-24 2022-10-07 環球晶圓股▲ふん▼有限公司 ウェハ
US11837632B2 (en) 2021-03-24 2023-12-05 Globalwafers Co., Ltd. Wafer

Also Published As

Publication number Publication date
JPWO2017006447A1 (ja) 2017-09-21
CN107851565A (zh) 2018-03-27
JP6250239B2 (ja) 2017-12-20
DE112015006676T5 (de) 2018-03-15
US10649338B2 (en) 2020-05-12
US20180136560A1 (en) 2018-05-17

Similar Documents

Publication Publication Date Title
JP2005123425A (ja) 半導体基板の製造方法、半導体基板及び半導体装置の製造方法
TW200402596A (en) Stamper, pattern transferring method using the stamper, and method of forming a structure by a transferred pattern
JP2011245787A5 (ja)
KR20070050344A (ko) 마이크로 렌즈용 형의 제조 방법
JP6338938B2 (ja) テンプレートとその製造方法およびインプリント方法
JP6250239B2 (ja) 段差付ウエハおよびその製造方法
JP5589243B2 (ja) 半導体装置の製造方法
JP6167694B2 (ja) テンプレート基板、ナノインプリント用テンプレート、および、ナノインプリント用テンプレートの製造方法
JP6420137B2 (ja) 基板の製造方法、マスクブランクの製造方法及びインプリントモールドの製造方法
JP5471064B2 (ja) 半導体装置の製造方法
WO2019146386A1 (ja) 半導体基板の製造方法
JP6344090B2 (ja) メタルマスクの製造方法
JP4899638B2 (ja) モールドの製造方法
US20150187704A1 (en) Method of joining semiconductor substrate
JP2003139920A (ja) マイクロレンズの製造方法
JP2019054016A (ja) テンプレート、テンプレートの作製方法、および半導体装置の製造方法
JP2016002665A (ja) モールド製造用構造体の製造方法、およびモールドの製造方法
JP2019165095A (ja) テンプレート、テンプレート作製方法、および半導体装置の製造方法
JP2017174996A (ja) 半導体装置の製造方法
JP5735616B2 (ja) マイクロレンズの製造方法
JP2015079915A (ja) 半導体装置の製造方法およびリソグラフィ用テンプレート
TWI446475B (zh) 用於晶圓薄化的載具及其製法
JP7061895B2 (ja) インプリントモールド用基板、マスクブランク及びインプリントモールドの製造方法
JP6007029B2 (ja) 基板加工方法
KR101777772B1 (ko) 금속 마스터 몰드 제조방법 및 그 제조방법에 의해 제조된 마스터 몰드

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 15897710

Country of ref document: EP

Kind code of ref document: A1

ENP Entry into the national phase

Ref document number: 2017527022

Country of ref document: JP

Kind code of ref document: A

WWE Wipo information: entry into national phase

Ref document number: 15571904

Country of ref document: US

WWE Wipo information: entry into national phase

Ref document number: 112015006676

Country of ref document: DE

122 Ep: pct application non-entry in european phase

Ref document number: 15897710

Country of ref document: EP

Kind code of ref document: A1