JP5885396B2 - デバイスチップの製造方法 - Google Patents

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本発明は、裏面が封止剤で封止されたデバイスチップを製造するデバイスチップの製造方法に関する。
半導体デバイスチップの製造プロセスにおいては、半導体デバイスウエーハの表面にストリートと呼ばれる分割予定ラインによって区画された各領域にICやLSI等のデバイスが形成される。そして、分割予定ラインに沿って半導体デバイスウエーハをチップに分割することで、個々の半導体デバイスチップが製造される。このようにして製造された半導体デバイスチップはパソコン、携帯電話等の各種電気機器に広く利用されている。
近年、複数の半導体デバイスチップを隣接して配設した後、裏面を封止剤で封止してウエーハ状に形成し、このウエーハを分割予定ラインに沿って分割することで封止されたデバイスチップパッケージを製造する方法が試みられている。
この方法は、良品デバイスチップのみを選別してウエーハレベルで複数のデバイスチップを封止できるというメリットがある。特に、種類の異なるデバイスを隣接して配列して集合デバイスを形成し、この集合デバイスのデバイスチップ同士を接続することで、複数の半導体デバイスチップを縦方向に積層して実装する従来の三次元実装に比較して集積デバイス(集合デバイス)のサイズを小型にできるというメリットがある。
特開2007−19461号公報
複数の半導体デバイスチップを隣接して配設した後、裏面を封止剤で封止した配列デバイスウエーハは封止剤と半導体デバイスチップとからなる複合材であるため、このような配列デバイスウエーハを研削して薄化すると反りが発生し易く、破損し易い上ハンドリングが難しいという問題がある。
また、パッケージの更なる高集積化・小型化のために、デバイスチップを更に三次元実装することが検討されている。コンパクトに三次元実装するためには、デバイスチップに貫通電極を形成する必要があり、一般に配列デバイスウエーハに貫通電極を形成する際にはハンドリング性を向上させるため、ガラスからなるサポートプレートが使用される。この種のサポートプレートは高精度な平坦度が要求されるため非常に高価であるうえ、配列デバイスウエーハにサポートプレートを貼り付ける専用装置や高価な専用接着剤が必用となる。
本発明はこのような点に鑑みてなされたものであり、その目的とするところは、ハンドリング中に配列デバイスウエーハが破損することなく、サポートプレートや接着剤を使用する必要のないデバイスチップの製造方法を提供することである。
本発明によると、封止剤で封止されたデバイスチップを製造するデバイスチップの製造方法であって、複数のデバイスが表面に形成されたデバイスウエーハを分割して複数のデバイスチップを形成するデバイスチップ形成ステップと、該デバイスチップ形成ステップで形成された複数のデバイスチップのうち良品デバイスチップを選別する良品チップ選別ステップと、交差する複数の分割予定ラインで区画された各デバイス配設領域に該良品チップ選別ステップで選別した良品デバイスチップを配設するチップ配設ステップと、該チップ配設ステップを実施した後、該デバイスチップの裏面側を封止剤で封止することで配列デバイスウエーハを形成する配列デバイスウエーハ形成ステップと、該配列デバイスウエーハ形成ステップを実施した後、該配列デバイスウエーハのデバイスチップが存在するデバイスチップ存在領域に対応した該配列デバイスウエーハの裏面を研削して円形凹部を形成するとともに、該デバイスチップ存在領域を囲繞する外周余剰領域に対応する該配列デバイスウエーハの裏面を環状凸部として残存させる研削ステップと、該研削ステップを実施した後、該配列デバイスウエーハを該分割予定ラインに沿って分割し、封止剤で封止されたデバイスチップを複数形成する分割ステップと、を具備したことを特徴とするデバイスチップの製造方法が提供される。
好ましくは、前記デバイスチップ形成ステップでは、種類の異なるデバイスを備えた複数のデバイスチップを形成し、前記デバイスチップ配設ステップでは、前記分割予定ラインで区画された各デバイス配設領域に種類の異なるデバイスチップを複数個配設して集合デバイスを形成し、前記研削ステップでは、該配列デバイスウエーハの裏面を研削して該円形凹部を形成するとともに該円形凹部の底面に前記デバイスチップの裏面を露出させる。そして、本発明のデバイスチップの製造方法は、前記研削ステップを実施した後、該円形凹部の底面に該集合デバイスのデバイスチップ同士を接続する配線層を形成する配線層形成ステップを更に具備している。
本発明のデバイスチップの製造方法によると、デバイスチップ存在領域に対応する配列デバイスウエーハの裏面のみを研削して円形凹部を形成するため、デバイスチップ存在領域を囲繞する外周余剰領域に環状凸部が残存する。
この環状凸部は補強部として作用するため、ハンドリング中に配列デバイスウエーハが破損することを防止でき、従来必要であったサポートプレートや接着剤の使用を回避することができる。
ダイシングテープを介して環状フレームに支持された半導体ウエーハの表面側斜視図である。 デバイスチップ形成ステップを示す斜視図である。 デバイスチップ配設ステップを説明する一部断面側面図である。 配列デバイスウエーハ形成ステップを説明する断面図である。 配列デバイスウエーハの表面側斜視図である。 配列デバイスウエーハの裏面側斜視図である。 本発明の研削ステップを実施するのに適した研削装置の斜視図である。 研削ステップを説明する斜視図である。 研削ステップの説明図である。 第1実施形態の研削ステップ実施後の配列デバイスウエーハの断面図である。 第2実施形態の研削ステップ実施後の配列デバイスウエーハの断面図である。 図12(A)は再配線層形成ステップ実施後の配列デバイスウエーハの断面図、図12(B)は貫通電極形成後の配列デバイスウエーハの断面図である。 分割ステップを説明する断面図である。
以下、本発明の実施形態を図面を参照して詳細に説明する。図1を参照すると、半導体ウエーハ11の表面においては、格子状に形成された複数の分割予定ライン(ストリート)13によって区画された各領域にIC、LSI等のデバイス15が形成されている。
本発明のデバイスチップ形成ステップを実施する前に、半導体ウエーハ11の裏面は粘着テープであるダイシングテープTに貼着され、ダイシングテープTの外周部は環状フレームFに貼着される。これにより、半導体ウエーハ11はダイシングテープTを介してフレームFに支持された状態となり、この状態で切削装置に投入される。
デバイスチップ形成ステップは、図2に要部を示すような切削装置(ダイシング装置)10により実施される。図2に示すように、ウエーハ11はダイシングテープTを介して切削装置10のチャックテーブル12により吸引保持される。
14は切削装置10の切削ユニットであり、スピンドルハウジング16中に収容された図示しないモータにより回転駆動されるスピンドルと、スピンドルの先端に着脱可能に装着された切削ブレード18とを含んでいる。
切削ブレード18は、ホイールカバー20で覆われており、ホイールカバー20のパイプ22が図示しない切削水源に接続されている。切削ブレード18は、円形基台の外周にニッケル母材又はニッケル合金母材中にダイアモンド砥粒が分散された砥石部(切刃)が電着されて構成されている。
ウエーハ11の切削時には、切削水ノズル24から切削水を噴出しながら、切削ブレード18を矢印A方向に高速(例えば30000rpm)で回転させて、チャックテーブル12をX軸方向に加工送りすることにより、ウエーハ11が分割予定ライン13に沿って切削されて切削溝26が形成される。
切削ユニット14をY軸方向に割り出し送りしながら、第1の方向に伸長する全ての分割予定ライン13を切削して同様な切削溝26を形成する。次いで、チャックテーブル12を90度回転してから、第1の方向に直交する第2の方向に伸長する全ての分割予定ライン13に沿って切削して同様な切削溝26を形成することにより、半導体デバイスウエーハ11を分割して複数のデバイスチップ17(図3参照)を形成する。各デバイスチップ17の表面にはデバイス15が形成されている。
デバイスチップ形成ステップ実施後、デバイスチップ形成ステップで形成された複数のデバイスチップ17のうち良品デバイスチップを選別する良品チップ選別ステップを実施する。良品チップを選別後、図3に示すように、作業テーブル28上に格子状に複数の分割予定ライン30を設定し、分割予定ライン30で区画されたデバイス配設領域19に良品デバイスチップ17を搭載する。
本実施形態では、図5に示すように、各デバイス配設領域19には4個のデバイスチップ17を搭載する。4個のデバイスチップ17で集合デバイス21を形成する。本実施形態では、各デバイス配設領域19に4個のデバイスチップ17を搭載しているが、1個のデバイスチップ17を搭載するようにしてもよい。
デバイスチップ配設ステップを実施した後、図4に示すように、デバイスチップ17の裏面をエポキシ樹脂等の封止剤32で封止し、封止剤32を図4及び図5に示すようなウエーハ状に形成して、配列デバイスウエーハ34を形成する配列デバイスウエーハ形成ステップを実施する。
配列デバイスウエーハ34はその表面34aにデバイスチップ存在領域36と、デバイスチップ存在領域36を囲繞する外周余剰領域38を有している。配列デバイスウエーハ34の裏面34bは封止剤32で覆われている。図5は配列デバイスウエーハ34の表面側斜視図を示しており、図6はその裏面側斜視図を示している。
配列デバイスウエーハ形成ステップを実施した後、図7に示すような研削装置42を使用して、デバイスチップ存在領域36に対応した配列デバイスウエーハ34の裏面を研削して円形凹部を形成するとともに、デバイスチップ存在領域36を囲繞する外周余剰領域38に円形凹部を囲繞する環状凸部を残存させる研削ステップを実施する。
図7において、44は研削装置42のベースであり、ベース44の後方にはコラム46が立設されている。コラム46には、上下方向に伸びる一対のガイドレール48が固定されている。
この一対のガイドレール48に沿って研削ユニット(研削手段)50が上下方向に移動可能に装着されている。研削ユニット50は、ハウジング52と、ハウジング52を保持する支持部54を有しており、支持部54が一対のガイドレール48に沿って上下方向に移動する移動基台56に取り付けられている。
研削ユニット50は、ハウジング52中に回転可能に収容されたスピンドル58と、スピンドル58の先端に固定されたホイールマウント60と、ホイールマウント60にねじ締結され環状に配設された複数の研削砥石64を有する研削ホイール62と、スピンドル58を回転駆動するサーボモータ66を含んでいる。
研削装置42は、研削ユニット50を一対のガイドレール48に沿って上下方向に移動するボールねじ68とパルスモータ70とから構成される研削ユニット送り機構72を備えている。パルスモータ70を駆動すると、ボールねじ68が回転し、移動基台56が上下方向に移動される。
ベース44の上面には凹部44aが形成されており、この凹部44aにチャックテーブル機構74が配設されている。チャックテーブル機構74はチャックテーブル76を有しており、図示しない移動機構により図7に示されたウエーハ着脱位置Aと、研削ユニット50に対向する研削位置Bとの間でY軸方向に移動される。78,80は蛇腹である。ベース44の前方側には、研削装置42のオペレータが研削条件等を入力する操作パネル82が配設されている。
以上のように構成された研削装置42により、配列デバイスウエーハ34のデバイス存在領域36に対応する裏面に円形凹部を形成し、外周余剰領域38に環状凸部を残存させる配列デバイスウエーハ34の研削方法について以下に説明する。
研削ステップを実施する前に、配列デバイスウエーハ34の表面34aに形成されたデバイスチップ17のデバイス15を保護するために、配列デバイスウエーハ34の表面34aに保護テープ35を貼着する。
図7に示すウエーハ着脱位置Aに位置付けられたチャックテーブル76上に、保護テープ35がその表面に貼着された配列デバイスウエーハ34を保護テープ35を下にして吸引保持する。次いで、チャックテーブル76をY軸方向に移動して研削位置Bに位置付ける。
そして、図8及び図9に示すように、チャックテーブル76を矢印aで示す方向に例えば300rpmで回転しつつ、研削砥石64を矢印bで示す方向に例えば6000rpmで回転させるとともに、研削ユニット送り機構72を駆動して研削ホイール62の研削砥石64を配列デバイスウエーハ34の裏面34bに接触させる。そして、研削ホイール62を所定の研削送り速度で下方に所定量研削送りする。
その結果、配列デバイスウエーハ34の裏面34bには、図10に示すように、デバイスチップ存在領域36に対応する領域が研削除去されて所定厚さ(例えば30μm)の円形状の凹部84が形成されるとともに、外周余剰領域38に対応する領域が残存されて環状凸部86が形成される。環状凸部86は補強部として作用する。
図10に示した実施形態では、デバイスチップ17の裏面17bが露出するまで配列デバイスウエーハ34の裏面34bを研削しているが、研削を途中で停止してデバイスチップ17の裏面17bを露出させなくてもよい。この場合には、後処理として例えば貫通電極を形成し、円形凹部84の底面84aに複数のバンプを形成する。
上述した実施形態の研削方法では、環状凸部86の内周面は円形凹部84の底面84aに対して垂直であるが、後工程の処理のために、図11に示すように環状凸部86の内周に傾斜面87を形成するのが好ましい。
環状凸部86に傾斜面87を形成するには、研削ステップで研削ユニット50をZ軸方向に移動させ、チャックテーブル76をY軸方向に同時に移動させることにより、環状凸部86の内周面を傾斜面87に形成することができる。
傾斜面87に替えて、環状凸部86の内周面を階段状形状に形成するようにしてもよい。傾斜面形成方法の他の実施形態としては、図10に示すように研削後、環状凸部86の内周側を切削ブレードで切削して環状凸部86の内周面に傾斜をつけることができる。
傾斜面87の傾斜角度は、後工程の凹部底面84aへのレジスト塗布時に余ったレジストが適度に円形凹部84の外に排出されるが、環状凸部86が十分に補強部としても強度を備える角度、例えば45度程度が好ましい。
ここでチャックテーブル76に保持された配列デバイスウエーハ34と研削ホイール62を構成する研削砥石64の関係について図9を参照して説明する。チャックテーブル76の回転中心P1と研削砥石64の回転中心P2は偏心しており、研削砥石64の外径は配列デバイスウエーハ34のデバイス存在領域36と外周余剰領域38との境界線88の直径より小さく、境界線88の半径より大きい寸法に設定され、環状に配置された研削砥石64がチャックテーブル74の回転中心P1を通過するようになっている。
研削ステップ実施後、図12(A)に示すように、配列デバイスウエーハ34の円形凹部84の底面84a上に再配線層90を形成する再配線層形成ステップを実施する。この再配線層形成ステップは、円形凹部84の底面84a上にAu、Al、Cu等の金属膜を一様に形成し、この金属膜上にレジストを塗布する。余分なレジストは環状凸部86の傾斜面87を介して円形凹部84内から排出する。
次いで、フォトリソグラフィプロセスによりマスクを介してレジストをパターニングし、パターニングされたレジストを介して金属膜をエッチングすることにより、所望の再配線層を円形凹部84の底面84a上に形成することができる。
再配線層形成ステップ実施後、デバイスチップ17に貫通電極92を形成して貫通電極92によりデバイスチップ17のデバイス15と再配線層90とを接続する貫通電極形成ステップを実施する。
この貫通電極形成ステップでは、例えばレーザビームの照射により配列デバイスウエーハ34に複数の貫通孔を形成する。レーザビームは、配列デバイスウエーハ34に対して吸収性を有する波長(例えば355nm)のレーザビームが利用され、好ましくはYAGレーザ又はYVO4レーザの第3高調波を使用する。
次いで、貫通孔の内部にポリマー材料等の絶縁部材を充填する。充填する方法としては、好ましくは液相法が用いられる。液相法は、配列デバイスウエーハ34を高温に加熱する必要が無いため、予め複数のデバイスチップ17が封止剤32で封止された配列デバイスウエーハ34であっても使用することが可能である。
次いで、貫通孔の内部に充填された絶縁物に、レーザ加工法或いはリソグラフィプロセスによるエッチングにより更に貫通孔を形成する。更に、貫通孔の内部に銅、ニッケル、パラジウム、金、銀等の導電物を埋め込む。
この導電物の埋め込み方法には、ドライメッキ、ウエットメッキ、ジェットペインティング法、導電ペーストや溶融金属の成膜法等を使用することができる。貫通電極92は、配列デバイスウエーハ34の表裏両面を貫通して形成され、円形凹部84の底面84a上に形成された再配線層90をデバイスチップ17のデバイス15に電気的に接続する。
貫通電極形成ステップ実施後、配列デバイスウエーハ34を分割予定ライン30に沿って分割し、封止剤32で封止されたデバイスチップ17を複数形成する分割ステップを実施する。この分割ステップは、図2に示す、切削装置10の切削ブレード18により分割予定ライン30を切削することにより実施する。
切削ブレード18による分割ステップを実施するには、図2に示すのと同様に、配列デバイスウエーハ34の裏面側をダイシングテープTに貼着し、ダイシングテープTの外周部を環状フレームFに装着して、配列デバイスウエーハ34を環状フレームFで支持する。
この分割ステップでは、例えば、特開2010−16146号公報に開示されているような段差を有する切削装置のチャックテーブルで配列デバイスウエーハ34をダイシングテープTを介して吸引保持し、切削ブレード18で分割予定ライン30に沿って配列デバイスウエーハ34をフルカットする。
分割予定ライン30のピッチずつ切削ブレード18をインデックス送りしながら、第1の方向に伸長する全ての分割予定ライン30の切削が終了すると、チャックテーブルを90度回転してから、第1の方向に直交する第2の方向に伸長する全ての分割予定ライン30を切削して、配列デバイスウエーハ34を個々のデバイスチップ17に分割する。
この分割ステップを実施する前に、環状凸部86を除去してから、分割ステップを実施するようにしてもよい。この場合には、一般的なチャックテーブルでダイシングテープTに貼着された配列デバイスウエーハ34を吸引保持することができる。
10 切削装置
11 半導体デバイスウエーハ
15 半導体デバイス
17 デバイスチップ
18 切削ブレード
19 デバイス配設領域
21 集合デバイス
28 作業テーブル
30 分割予定ライン
32 封止剤
34 配列デバイスウエーハ
36 デバイスチップ存在領域
38 外周余剰領域
42 研削装置
62 研削ホイール
84 円形凹部
86 環状凸部
90 再配線層
92 貫通電極

Claims (2)

  1. 封止剤で封止されたデバイスチップを製造するデバイスチップの製造方法であって、
    複数のデバイスが表面に形成されたデバイスウエーハを分割して複数のデバイスチップを形成するデバイスチップ形成ステップと、
    該デバイスチップ形成ステップで形成された複数のデバイスチップのうち良品デバイスチップを選別する良品チップ選別ステップと、
    交差する複数の分割予定ラインで区画された各デバイス配設領域に該良品チップ選別ステップで選別した良品デバイスチップを配設するチップ配設ステップと、
    該チップ配設ステップを実施した後、該デバイスチップの裏面側を封止剤で封止することで配列デバイスウエーハを形成する配列デバイスウエーハ形成ステップと、
    該配列デバイスウエーハ形成ステップを実施した後、該配列デバイスウエーハのデバイスチップが存在するデバイスチップ存在領域に対応した該配列デバイスウエーハの裏面を研削して円形凹部を形成するとともに、該デバイスチップ存在領域を囲繞する外周余剰領域に対応する該配列デバイスウエーハの裏面を環状凸部として残存させる研削ステップと、
    該研削ステップを実施した後、該配列デバイスウエーハを該分割予定ラインに沿って分割し、封止剤で封止されたデバイスチップを複数形成する分割ステップと、
    を具備したことを特徴とするデバイスチップの製造方法。
  2. 前記デバイスチップ形成ステップでは、種類の異なるデバイスを備えた複数のデバイスチップを形成し、
    前記デバイスチップ配設ステップでは、前記分割予定ラインで区画された各デバイス配設領域に種類の異なるデバイスチップを複数個配設して集合デバイスを形成し、
    前記研削ステップでは、該配列デバイスウエーハの裏面を研削して該円形凹部を形成するとともに該円形凹部の底面に前記デバイスチップの裏面を露出させ、
    前記研削ステップを実施した後、該円形凹部の底面に該集合デバイスのデバイスチップ同士を接続する配線層を形成する配線層形成ステップを更に具備した請求項1記載のデバイスチップの製造方法。
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* Cited by examiner, † Cited by third party
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JP6200765B2 (ja) * 2013-10-24 2017-09-20 株式会社ディスコ パッケージ基板の加工方法
JP6366351B2 (ja) * 2014-05-13 2018-08-01 株式会社ディスコ ウェーハの加工方法
JP6529321B2 (ja) * 2015-04-14 2019-06-12 株式会社ディスコ デバイスパッケージの製造方法
JP6250239B2 (ja) * 2015-07-08 2017-12-20 三菱電機株式会社 段差付ウエハおよびその製造方法
JP6791579B2 (ja) * 2016-09-09 2020-11-25 株式会社ディスコ ウェーハ及びウェーハの加工方法
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000252308A (ja) * 1999-02-26 2000-09-14 Kyocera Corp 半導体装置の製造方法
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