WO2016158430A1 - スイッチ素子および記憶装置 - Google Patents

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Definitions

  • the present disclosure relates to a switch element having a chalcogenide layer between electrodes and a storage device including the switch element.
  • the cross-point type memory cell is provided with a selection element (switch element) for cell selection.
  • a selection element for example, a switch element configured using a PN diode, an avalanche diode, or a metal oxide (for example, refer to Non-Patent Documents 1 and 2), a switch is performed at a certain threshold voltage by a Mott transition, and a current suddenly flows An increasing switch element (for example, see Non-Patent Documents 3 and 4) can be given.
  • the switch element examples include a switch element (Ovonic Threshold Switch (OTS) element) using a chalcogenide material.
  • OTS Optonic Threshold Switch
  • the OTS element is described in Patent Documents 1 and 2, for example. Since the OTS element has a characteristic that current rapidly increases above the switching threshold voltage, a relatively large current density can be obtained in a selected (ON) state. Further, in the layer (OTS layer) made of the chalcogenide material, the fine structure is amorphous. Therefore, the OTS layer can be formed under room temperature conditions such as a physical vapor deposition (PVD) method and a chemical vapor deposition (CVD) method. Therefore, the OTS device has an advantage that the process affinity is high in relation to the manufacturing process of the memory device.
  • PVD physical vapor deposition
  • CVD chemical vapor deposition
  • the capacity can be increased by increasing the number of cross-points.
  • the variation of the threshold voltage in each OTS element is large, the voltage causing the resistance change in the memory cell in which the memory element and the switch element are combined becomes large, and the high resistance state and low resistance of the settable memory cell The range of the read voltage in the state (read margin) becomes small. As a result, there is a problem that it is not easy to increase the number of cross points.
  • the switch element according to the first embodiment of the present disclosure includes a first electrode, a second electrode disposed to face the first electrode, and a switch layer provided between the first electrode and the second electrode.
  • the switch layer includes at least one chalcogen element selected from tellurium (Te), selenium (Se), and sulfur (S).
  • the switch element further includes a diffusion suppression layer that is in contact with at least a part of the surface of the switch layer and suppresses the diffusion of oxygen into the switch layer.
  • the storage device includes a plurality of memory cells.
  • Each memory cell includes a memory element and a switch element directly connected to the memory element.
  • the switch element included in each memory cell has the same configuration as the switch element of the first embodiment.
  • the switch element according to the first embodiment of the present disclosure and the storage device according to the first embodiment of the present disclosure at least a part of the surface of the switch layer suppresses diffusion to suppress diffusion of oxygen into the switch layer. Covered by layers. Thereby, the amount of oxygen that enters the switch layer can be reduced during the manufacturing process of the switch element and during the use of the switch element.
  • the content of oxygen contained in the switch layer is larger than a predetermined value, the variation of the operation threshold voltage of the switch element becomes large.
  • the content of oxygen contained in the switch layer is less than or equal to a predetermined magnitude, the variation in the operation threshold voltage of the switch element is reduced.
  • the diffusion suppressing layer that suppresses the diffusion of oxygen to the switch layer, so that the oxygen content contained in the switch layer becomes smaller than a predetermined size. obtain. Thereby, the variation of the operation threshold voltage of the switch element can be reduced.
  • a switch element includes a first electrode, a second electrode disposed to face the first electrode, and a switch layer provided between the first electrode and the second electrode. I have.
  • the switch layer contains at least one chalcogen element selected from tellurium (Te), selenium (Se), and sulfur (S), and has an oxygen content of 5 at% or less.
  • the storage device includes a plurality of memory cells.
  • Each memory cell includes a memory element and a switch element directly connected to the memory element.
  • the switch element included in each memory cell has the same configuration as the switch element of the second embodiment.
  • the oxygen content of the switch layer is 5 at% or less.
  • the variation of the operation threshold voltage of the switch element becomes large.
  • the variation in the operation threshold voltage of the switch element is reduced. Therefore, in the switch element according to the second embodiment of the present disclosure, variation in the operation threshold voltage of the switch element can be reduced.
  • Switch element of 1st embodiment of this indication storage device of 1st embodiment of this indication, switch element of 2nd embodiment of this indication, and memory of 2nd embodiment of this indication According to the apparatus, it is possible to reduce the variation in the operation threshold voltage of the switch element.
  • FIG. 2 is a diagram illustrating an example of a schematic configuration of a memory cell array according to an embodiment of the present disclosure.
  • FIG. FIG. 2 is a diagram illustrating an example of a configuration of a memory cell in FIG. 1.
  • FIG. 2 is a diagram illustrating an example of a configuration of a memory cell in FIG. 1.
  • FIG. 2 is a diagram illustrating an example of a part of the switch element of FIG. 1 and a cross-sectional configuration around the switch element. It is a figure showing an example of a part of switch element of Drawing 2A, and the section composition of the circumference.
  • FIG. 4B is a diagram illustrating an example of a cross-sectional configuration taken along line AA in FIG. 4A.
  • FIG. 5B is a diagram illustrating an example of a cross-sectional configuration taken along line AA in FIG. 5A.
  • FIG. 6 is a diagram illustrating a modification of the cross-sectional configuration of the switch element in FIG. 1.
  • FIG. 10 is a diagram illustrating a modification of a partial cross-sectional configuration of the memory cell array in FIG. 1.
  • FIG. 10 is a diagram illustrating a modification of a partial cross-sectional configuration of the memory cell array in FIG. 1.
  • FIG. 10 is a diagram illustrating a modification of a partial cross-sectional configuration of the memory cell array in FIG. 1.
  • FIG. 4 is a diagram illustrating an example of IV characteristics in the memory cell of FIG. 1.
  • FIG. 4 is a diagram illustrating an example of IV characteristics in the memory cell of FIG. 1.
  • FIG. 2 is a diagram illustrating an example of IV characteristics in each memory cell in FIG.
  • FIG. 6 is a diagram showing manufacturing conditions for five samples 01 to 05.
  • FIG. 6 is a diagram showing measured values of oxygen content of five samples 01 to 05.
  • FIG. 5 is a diagram showing the IV characteristics of all 120 switch elements formed on each sample 01 to 05 in an overlapping manner.
  • FIG. 6 is a diagram showing variation in threshold voltage of a switch element for each of samples 01 to 05.
  • 4 is a TEM photograph of a switch element of Sample 05. It is a figure showing the threshold voltage dispersion
  • FIG. 10 is a diagram illustrating a modification of the perspective configuration of the memory cell array in FIG. 1.
  • FIG. 10 is a diagram illustrating a modification of a partial cross-sectional configuration of the memory cell array in FIG. 1.
  • FIG. 1 illustrates an example of a perspective configuration of a memory cell array 1 according to an embodiment of the present disclosure.
  • the memory cell array 1 corresponds to a specific example of “storage device” of the present disclosure.
  • the memory cell array 1 has a so-called cross-point array structure. For example, as shown in FIG. 1, one memory line WL and one bit line BL are located one at a position (cross point) facing each other.
  • a cell 10 is provided. That is, the memory cell array 1 includes a plurality of word lines WL, a plurality of bit lines BL, and a plurality of memory cells 10 arranged one for each cross point.
  • the memory cell array 1 of the present embodiment has a configuration in which a plurality of memory cells 10 are arranged in a plane (two-dimensional, XY plane direction), and further has a three-dimensional structure laminated in the Z-axis direction. Can do. Thereby, a storage device with higher density and larger capacity can be provided. Further, in the memory cell array 1 of the present embodiment, one of the word line WL and the bit line BL is provided in parallel with the Z-axis direction, and the other is provided with the other in parallel with the XY plane direction. It can be a structure.
  • Each word line WL extends in a common direction.
  • Each bit line BL is in a direction different from the extending direction of the word line WL (for example, a direction orthogonal to the extending direction of the word line WL) and extends in a common direction.
  • the plurality of word lines WL are arranged in one or a plurality of layers. For example, as shown in FIG. 1, the word lines WL are arranged in a plurality of layers.
  • the plurality of bit lines BL are arranged in one or a plurality of layers. For example, as shown in FIG. 1, the bit lines BL are arranged in a plurality of layers.
  • the first layer in which the plurality of word lines WL are arranged and the first layer in which the plurality of word lines WL are arranged are adjacent to each other.
  • a plurality of bit lines BL are arranged in a layer between the second layer.
  • the third layer in which the plurality of bit lines BL are arranged and the third layer in which the plurality of bit lines BL are arranged are adjacent to each other.
  • a plurality of word lines WL are arranged in a layer between the fourth layer.
  • the plurality of word lines WL are arranged in a plurality of layers and the plurality of bit lines BL are arranged in a plurality of layers
  • the plurality of word lines WL and the plurality of bit lines BL are arranged in the memory cell array. 1 are alternately arranged in the stacking direction.
  • the memory cell array 1 includes a plurality of memory cells 10 arranged two-dimensionally or three-dimensionally on a substrate.
  • the substrate includes, for example, a wiring group electrically connected to each word line WL and each bit line BL, a circuit for connecting the wiring group and an external circuit, and the like.
  • the memory cell 10 includes a memory element 30 and a switch element 20 that is directly connected to the memory element 30.
  • the switch element 20 corresponds to a specific example of “switch element” of the present disclosure.
  • the memory element 30 corresponds to a specific example of “memory element” of the present disclosure.
  • the memory element 30 is disposed, for example, near the word line WL, and the switch element 20 is disposed, for example, near the bit line BL.
  • the memory element 30 may be disposed near the bit line BL, and the switch element 20 may be disposed near the word line WL. Further, when the memory element 30 is arranged near the word line WL and the switch element 20 is arranged near the bit line BL in a certain layer, the memory element 30 is connected to the bit line in a layer adjacent to the layer.
  • the switch element 20 may be disposed closer to the word line WL than the BL. In each layer, the memory element 30 may be formed on the switch element 20, and conversely, the switch element 20 may be formed on the memory element 30.
  • the memory element 30 includes an intermediate electrode 23, a second electrode 32 disposed to face the intermediate electrode 23, and a memory layer 31 provided between the intermediate electrode 23 and the second electrode 32.
  • the memory layer 31 has, for example, a stacked structure in which a resistance change layer and an ion source layer are stacked from the intermediate electrode 23 side, or a single layer structure of a resistance change layer.
  • the ion source layer includes a movable element that forms a conduction path in the resistance change layer by application of an electric field.
  • This movable element is, for example, a transition metal element, aluminum (Al), copper (Cu), or a chalcogen element.
  • the chalcogen element include tellurium (Te), selenium (Se), and sulfur (S).
  • the transition metal element include elements of Groups 4 to 6 of the periodic table. For example, titanium (Ti), zirconium (Zr), hafnium (Hf), vanadium (V), niobium (Nb), tantalum ( Ta), chromium (Cr), molybdenum (Mo), tungsten (W), or the like.
  • the ion source layer includes one or more of the movable elements.
  • the ion source layer is formed of oxygen (O), nitrogen (N), elements other than the movable elements (for example, manganese (Mn), cobalt (Co), iron (Fe), nickel (Ni), or platinum (Pt )), Or silicon (Si) or the like.
  • the resistance change layer is made of, for example, an oxide of a metal element or a nonmetal element, or a nitride of a metal element or a nonmetal element, and applies a predetermined voltage between the intermediate electrode 23 and the second electrode 32.
  • the resistance value of the resistance change layer changes.
  • the transition metal element contained in the ion source layer moves into the resistance change layer to form a conduction path.
  • Reduce resistance when a voltage is applied between the intermediate electrode 23 and the second electrode 32, the transition metal element contained in the ion source layer moves into the resistance change layer to form a conduction path.
  • structural defects such as oxygen defects and nitrogen defects are generated in the resistance change layer to form a conduction path, and the resistance change layer is reduced in resistance.
  • the conduction path is cut or the conductivity is changed. Increase resistance.
  • the metal element and the non-metal element included in the resistance change layer do not necessarily have to be in an oxide state, and may be in a state in which a part thereof is oxidized.
  • the initial resistance value of the variable resistance layer is only required to be, for example, an element resistance of several M ⁇ to several hundred G ⁇ , and the optimum value varies depending on the size of the element and the resistance value of the ion source layer.
  • the film thickness is preferably about 1 nm to 10 nm, for example.
  • the memory element 30 is not limited to the above configuration.
  • the memory element 30 may be, for example, an OTP (One Time Programmable) memory that can be written only once using a fuse or antifuses, a unipolar phase change memory PCRAM, or a magnetic memory using a magnetoresistive change element. It is possible to adopt the following memory form.
  • OTP One Time Programmable
  • the intermediate electrode 23 may also serve as the electrode of the switch element 20 or may be provided separately from the electrode of the switch element 20.
  • the second electrode 32 may also serve as the word line WL or the bit line BL, or may be provided separately from the word line WL and the bit line BL. When the second electrode 32 is provided separately from the word line WL and the bit line BL, the second electrode 32 is electrically connected to the word line WL or the bit line BL.
  • the second electrode 32 is made of a wiring material used in a semiconductor process.
  • the second electrode 32 includes, for example, tungsten (W), tungsten nitride (WN), titanium nitride (TiN), carbon (C), copper (Cu), aluminum (Al), molybdenum (Mo), tantalum (Ta), It is made of tantalum nitride (TaN), titanium tungsten (TiW), silicide, or the like.
  • the intermediate electrode 23 is preferably made of, for example, a material that prevents the chalcogen element contained in the switch layer 22 and the ion source layer from diffusing due to application of an electric field. This is because, for example, the ion source layer includes a transition metal element as an element that operates in memory and maintains a write state, but if the transition metal element diffuses into the switch layer 22 by application of an electric field, the switch characteristics may be deteriorated. Because there is. Therefore, it is preferable that the intermediate electrode 23 includes a barrier material having a barrier property that prevents the diffusion and ion conduction of the transition metal element.
  • barrier material examples include tungsten (W), tungsten nitride (WN), titanium nitride (TiN), carbon (C), copper (Cu), aluminum (Al), molybdenum (Mo), tantalum (Ta), and nitride. Tantalum (TaN), titanium tungsten (TiW), silicide, or the like can be given.
  • the switch element 20 includes a first electrode 21, an intermediate electrode 23 disposed to face the first electrode 21, and a switch layer 22 provided between the first electrode 21 and the intermediate electrode 23.
  • the first electrode 21 and the intermediate electrode 23 correspond to specific examples of “first electrode” and “second electrode” of the present disclosure.
  • the first electrode 21 may also serve as the bit line BL, or may be provided separately from the bit line BL. When the first electrode 21 is provided separately from the bit line BL, the first electrode 21 is electrically connected to the bit line BL.
  • the switch element 20 is provided near the word line WL, the first electrode 21 may also serve as the word line WL, or may be provided separately from the word line WL. .
  • the first electrode 21 is electrically connected to the word line WL.
  • the intermediate electrode 23 may also serve as the electrode of the memory element 30 or may be provided separately from the electrode of the memory element 30. When the intermediate electrode 23 is provided separately from the electrode of the memory element 30, the intermediate electrode 23 is electrically connected to the electrode of the memory element 30.
  • the first electrode 21 is made of a wiring material used in a semiconductor process.
  • the first electrode 21 includes, for example, tungsten (W), tungsten nitride (WN), titanium nitride (TiN), carbon (C), copper (Cu), aluminum (Al), molybdenum (Mo), tantalum (Ta), It is made of tantalum nitride (TaN), titanium tungsten (TiW), silicide, or the like.
  • the surface of the first electrode 21 made of Cu or the like has a barrier property that makes it difficult for ion conduction or thermal diffusion. It may be coated with a material.
  • the barrier material that is difficult to conduct ions or thermally diffuse include tungsten (W), tungsten nitride (WN), titanium nitride (TiN), and tantalum nitride (TaN).
  • the switch layer 22 includes an element belonging to Group 16 of the periodic table, specifically, at least one chalcogen element selected from tellurium (Te), selenium (Se), and sulfur (S).
  • the switch element 20 having the OTS phenomenon it is preferable that the switch layer 22 stably maintain the amorphous structure even when a voltage bias for switching is applied. The more stable the amorphous structure, the more stable the OTS phenomenon. Can be generated.
  • the switch layer 22 includes boron (B), aluminum (Al), gallium (Ga), carbon (C), silicon (Si), germanium (Ge), nitrogen (N), phosphorus (P ), Arsenic (As), antimony (Ab), and bismuth (Bi).
  • the switch layer 22 further includes at least one element selected from boron (B), carbon (C) silicon (Si), and nitrogen (N) in addition to the chalcogen element.
  • the switch layer 22 is preferably configured to include any composition of BTe, CTe, BCTe, CSiTe, BSiTe, BCSiTe, BTeN, CTeN, BCTeN, CSiTeN, BSiTeN, and BCSiTeN.
  • Boron (B) has low conductivity even in a single metal, particularly a single metal. Therefore, the boron (B) is contained in the switch layer 22, so that the resistance value of the switch layer 22 is increased. In addition, since boron (B) has a smaller atomic radius than the chalcogen element, the amorphous structure of the switch layer 22 is stabilized and the OTS phenomenon is stabilized by containing boron (B) in the switch layer 22. Expressed.
  • Carbon (C) can increase the resistance of the switch layer 22 except for a structure having sp2 orbits as seen in graphite or the like.
  • carbon (C) has a smaller ionic radius than the chalcogen element, the amorphous structure of the switch layer 22 is stabilized and the OTS phenomenon is stably expressed.
  • Nitrogen (N) is bonded to boron (B), carbon (C), or silicon (Si). Therefore, when the switch layer 22 contains nitrogen (N) and boron (B), carbon (C), or silicon (Si) in the switch layer 22, the resistance value of the switch layer 22 is increased.
  • the band gap of a-BN in which nitrogen (N) and boron (B) are bonded is 5.05 even in an amorphous state.
  • the resistance value of the switch layer 22 is larger than when the switch layer 22 does not contain nitrogen (N). Therefore, the leakage current is suppressed.
  • the combination of nitrogen (N) and boron (B), carbon (C), or silicon (Si) is dispersed in the switch layer 22, so that the amorphous structure is stabilized.
  • the switch layer 22 changes to a low resistance state by increasing the applied voltage to a predetermined threshold voltage (switching threshold voltage) or higher, and has a high resistance by decreasing the applied voltage to a voltage lower than the above threshold voltage (switching threshold voltage). It changes to a state. That is, in the switch layer 22, the amorphous structure of the switch layer 22 is stably maintained regardless of the application of the voltage pulse or the current pulse through the first electrode 21 and the intermediate electrode 23 from a power supply circuit (pulse applying means) (not shown). It is what is done. Further, the switch layer 22 does not perform a memory operation such that a conduction path formed by the movement of ions by applying a voltage is maintained even after the applied voltage is erased.
  • FIG. 3 shows an example of a cross-sectional configuration of the switch element 20 and its periphery in the memory cell array 1.
  • the memory cell 10 includes a diffusion suppression layer 14 in contact with at least the side surface of the switch layer 22 as shown in FIG. 3 among the side surfaces of the switch element 20 and the memory element 30.
  • the diffusion suppression layer 14 is provided at a position different from that between the first electrode 21 or the intermediate electrode 23 and the switch layer 22.
  • the diffusion suppression layer 14 is made of a material that suppresses the diffusion of oxygen into the switch layer 22.
  • the diffusion suppression layer 14 is made of insulating nitride, insulating carbide, or insulating boride.
  • the diffusion suppression layer 14 is made of, for example, silicon nitride (SiN), tantalum nitride (TaN), silicon carbide (SiC), silicon carbonitride (SiCN), aluminum nitride (AlN), boron nitride (BN), and boron nitride carbide (BCN). 1 type of single layer or two or more types of stacked layers. Diffusion suppression layers 14, 23, and 24 cover the switch layer 22 and suppress the diffusion of oxygen into the switch layer 22.
  • 4A and 4B show an example of a part of the switch element 20 in FIG. 2A and a cross-sectional configuration around it.
  • 5A and 5B show an example of a part of the switch element 20 of FIG. 2B and a cross-sectional configuration around it.
  • 4A and 5A show an example of a cross section of the memory cell array 1 when the bit line BL or the word line WL is viewed in the depth direction.
  • FIG. 4B shows an example of a cross section taken along line AA of FIG. 4A.
  • FIG. 5B shows an example of a cross section taken along line AA in FIG. 5A.
  • the first electrode 21 also serves as the bit line BL or the word line WL, and the width of the first electrode 21 is such that the first electrode 21 is the upper surface or the lower surface of the switch layer 22.
  • the width of the first electrode 21 is such that the first electrode 21 is the upper surface or the lower surface of the switch layer 22.
  • a part of the upper surface or the lower surface of the switch layer 22 is in contact with a member different from the first electrode 21 (for example, the interlayer insulating film 13 or the like).
  • oxygen may be diffused into the switch layer 22 via a portion of the upper surface or the lower surface of the switch layer 22 that is in contact with a member different from the first electrode 21.
  • each memory cell 10 includes the first electrode 21. It is preferable to have the diffusion suppression layer 15 provided so as to cover a portion not in contact with the first electrode 21 on the surface of the switch layer 22 in contact with the first electrode 21.
  • the diffusion suppression layer 15 is in contact with a portion not in contact with the first electrode 21 on the surface of the switch layer 22, and is made of a material that suppresses the diffusion of oxygen into the switch layer 22.
  • the diffusion suppression layer 15 is made of insulating nitride or insulating carbide.
  • the diffusion suppression layer 14 is made of, for example, silicon nitride (SiN), tantalum nitride (TaN), silicon carbide (SiC), silicon carbonitride (SiCN), aluminum nitride (AlN), boron nitride (BN), and boron nitride carbide (BCN). 1 type of single layer or two or more types of stacked layers.
  • the interlayer insulating film 13 may be made of a material common to the diffusion suppression layer 15.
  • each memory cell 10 has the switch layer 22 in contact with the intermediate electrode 23.
  • the diffusion suppression layer 15 provided so as to cover a portion not in contact with the intermediate electrode 23. At this time, the diffusion suppression layer 15 is in contact with a portion not in contact with the intermediate electrode 23 on the surface of the switch layer 22.
  • the first electrode 21 and the intermediate electrode 23 are preferably made of a metal material that suppresses the diffusion of oxygen into the switch layer 22.
  • the first electrode 21 and the intermediate electrode 23 are made of titanium (Ti), titanium nitride (TiN), tantalum (Ta), zirconium (Zr), zirconium nitride (ZrN), hafnium (Hf), hafnium nitride (A single-layer film selected from HfN), tantalum oxide (TaN), tungsten (W), tungsten nitride (WN), platinum (Pt), gold (Au), ruthenium (Ru), iridium (Ir), or It is preferable that it is comprised by 2 or more types of alloy layer films or laminated films.
  • FIG. 6 illustrates a modification of the cross-sectional configuration of the switch element 20.
  • the switch element 20 further includes diffusion suppression layers 24 and 25 that sandwich the switch layer 22.
  • the diffusion suppression layer 24 is provided between the first electrode 21 and the switch layer 22 and is in contact with the surface of the switch layer 22.
  • the diffusion suppression layer 25 is provided between the intermediate electrode 23 and the switch layer 22 and is in contact with the surface of the switch layer 22.
  • the diffusion suppression layers 24 and 25 are made of a material that suppresses the diffusion of oxygen into the switch layer 22.
  • the diffusion suppression layers 24 and 25 are made of, for example, titanium (Ti), titanium nitride (TiN), tantalum (Ta), zirconium (Zr), zirconium nitride (ZrN), hafnium (Hf), hafnium nitride (HfN), tantalum nitride.
  • TiN titanium
  • TiN titanium nitride
  • TaN tantalum
  • ZrN zirconium nitride
  • hafnium (Hf) hafnium nitride (HfN), tantalum nitride.
  • TaN tungsten
  • W tungsten nitride
  • platinum platinum
  • gold Au
  • Ru ruthenium
  • Ir iridium
  • the thicknesses of the respective diffusion suppression layers 24 and 25 may be different.
  • the diffusion suppression layers 24 and 25 are connected to the switch layer 22 rather than the first electrode 21 and the intermediate electrode 23. It is preferably made of a material having a high effect of suppressing oxygen diffusion.
  • the first electrode 21 and the intermediate electrode 23 may be made of a material common to the diffusion suppression layers 24 and 25. In this case, the diffusion suppression layer 24 constitutes a part of the first electrode 21, and the diffusion suppression layer 25 constitutes a part of the intermediate electrode 23.
  • the film thickness of the diffusion suppression layers 24 and 25 is 0. 0 from the viewpoint of the effect of suppressing oxygen diffusion and the process. It is desirable to be in the range of 1 nm to 500 nm.
  • the diffusion suppression layers 24 and 25 are made of a material having a relatively high resistance such as hafnium nitride (HfN), zirconium nitride (ZrN), or tantalum nitride (TaN), the diffusion suppression layers 24 and 25
  • the film thickness is preferably adjusted to be as thin as, for example, about 0.1 nm to 10 nm.
  • the diffusion suppression layers 24 and 25 may be insulating films such as silicon nitride (SiN), for example. In this case, it is preferable that the diffusion suppression layers 24 and 25 are thin enough that the switch characteristics of the switch element 20 are not adversely affected.
  • the diffusion suppression layers 24 and 25 are preferably silicon nitride (SiN) films having a film thickness of, for example, 0.1 nm to 5 nm.
  • FIG. 7A, FIG. 7B, and FIG. 7C show a modified example of a partial cross-sectional configuration of the memory cell array 1, and show an example in which the configurations described above are combined.
  • FIG. 7A shows an example of a cross-sectional configuration of the memory cell 10 including the switch element 20 having the configuration of FIG. 4A and the periphery thereof.
  • FIG. 7B shows an example of a cross-sectional configuration of the memory cell 10 and its periphery when the diffusion suppression layer 14 covers the side wall of the memory element 30 in the memory cell array 1 of FIG. 7A.
  • FIG. 7C shows an example of a cross-sectional configuration of the memory cell 10 and its periphery when the diffusion suppression layer 15 is removed in the memory cell array 1 of FIG. 7B.
  • the diffusion suppression layer 14 is disposed between the switch layer 22 and the interlayer insulating film 13, thereby suppressing oxygen diffusion from the interlayer insulating film 13 to the switch layer 22.
  • the interlayer insulating film 13 is made of an oxide such as SiOx
  • the diffusion suppression layer 14 is disposed between the switch layer 22 and the interlayer insulating film 13 so that the interlayer insulating film 13 is switched to the switch layer 22. Oxygen diffusion is suppressed.
  • the switch layer 22 is preferably in contact with only a layer that is not an oxide.
  • IV characteristics of the memory cell 10 Next, the IV characteristic of the memory cell 10 will be described. 8 to 11 show the relationship between the applied voltage and the value of the current flowing through the electrode at the time of writing (for example, forward bias) and erasing (for example, reverse bias) of the memory cell 10.
  • the solid line represents the IV characteristics when a voltage is applied
  • the dotted line represents the IV characteristics when the applied voltage is swept in a decreasing direction.
  • FIG. 8 shows the IV characteristics of the switch element 20.
  • a forward bias in this case, a write voltage
  • the current increases with an increase in the applied voltage in the switch element 20 and when a certain threshold voltage (switching threshold voltage) is exceeded, an OTS operation occurs.
  • the current suddenly increases or the resistance decreases, and the device is turned on.
  • the applied voltage is decreased, the value of the current flowing through the electrode of the switch element 20 gradually decreases.
  • H1 in FIG. 8 is a selection ratio of the switch element 20.
  • FIG. 9 shows IV characteristics of the memory element 30.
  • the current value increases as the applied voltage increases, and a write operation is performed by forming a conduction path in the resistance change layer of the memory layer 31 at a certain threshold voltage. 31 changes to a low resistance state and current increases. That is, the memory element 30 is brought into a low resistance state by application of a write voltage, and this low resistance state is maintained even after the applied voltage is stopped.
  • FIG. 10 shows the IV characteristics of the memory cell 10.
  • the switching behavior of the current value at the start and stop of application of the write voltage to the memory cell 10 is the IV curve C1 of FIG.
  • the read voltage (Vread) of the memory cell 10 is between the voltages at which two steep resistance changes on the IV curve C ⁇ b> 1 (see FIG. 10).
  • the voltage of the range of arrow A) is set, and Vread / 2 is set to half the voltage of Vread. This increases the selection ratio (on / off ratio) defined by the current ratio between the Vread bias and the Vread / 2 bias.
  • the IV curve C1 of the memory cell 10 is a combination of the IV curve A1 of the switch element 20 and the IV curve B1 of the memory element 30, so that the resistance change before and after the threshold of the switch element 20 As the (or current change) increases, the selection ratio (on / off ratio) increases. Further, since the larger the selection ratio, the larger the read margin, the crosspoint array size can be increased without erroneous reading, and the memory cell array 1 can be further increased in capacity.
  • FIG. 11 shows the IV characteristics of the memory cell 10 as in FIG. As described above, in the cross point array, many bits are connected to the same bit line BL or word line WL as the target memory cell 10. For this reason, as shown in FIG. 11, when the leak current at the time of non-selection biased to Vwrite / 2, which is indicated by the intersection of the Vwrite / 2 and the IV state of the IV curve C1, which is the set state IV loop, is large, There is a risk of erroneous writing in the selected memory cell 10.
  • the write voltage Vwrite is set to a voltage at which a current required for writing the memory element 30 can be obtained, and the non-selected memory cell 10 biased to Vwrite / 2 does not cause erroneous writing. It is preferable to suppress the leakage current to a degree. That is, the smaller the non-selection leak current biased to Vwrite / 2, the larger the crosspoint array can be operated without erroneous writing. Therefore, increasing the on / off ratio of the switch element 20 even during the write operation leads to an increase in the capacity of the memory cell array 1.
  • the change in the current value when the erasing voltage is applied to the switch element 20 exhibits the same behavior as when the writing voltage is applied (IV curve A2 in FIG. 8).
  • the change in the current value when the erase voltage is applied to the memory element 30 changes from the low resistance state to the high resistance state by applying a voltage equal to or higher than the erase threshold voltage (IV curve B2 in FIG. 9).
  • the change in the current value when the erase voltage is applied to the memory cell 10 is a combination of the IV curve A2 of the switch element 20 and the IV curve B2 of the memory element 30 as in the case of applying the write voltage (FIG. 10). Or IV curve C2 in FIG.
  • V / 2 bias method for example, even when the read bias is set on the write side, a leakage current at the time of erasing with the Vreset / 2 bias becomes a problem. That is, when the leakage current is large, there is a risk that unintended erroneous erasure occurs. Accordingly, as in the case of applying a positive bias, the larger the on / off ratio of the switch element 20 and the smaller the leakage current at the off time, the more advantageous the scale-up of the cross-point array. That is, the capacity of the memory cell array 1 is increased.
  • the switch element 20, the memory element 30, and the memory cell 10 can obtain the same IV curve when the erase voltage is applied as when the write voltage is applied. . That is, the switch element 20, the memory element 30, and the memory cell 10 have bidirectional characteristics. The IV characteristics of the switch element 20, the memory element 30, and the memory cell 10 actually vary from element to element. Therefore, the plurality of (for example, 120) memory cells 10 included in the memory cell array 1 have a threshold voltage variation as schematically illustrated in FIG. In FIG. 12, black portions indicate that there is variation in the IV curve for each element.
  • the IV curve on the right side is the IV curve of the memory cell 10 when the switch element 20 is off. Therefore, the variation in the right IV curve represents the variation in the threshold voltage of the memory element 30.
  • the left IV curve is the IV curve of the memory cell 10 when the memory element 30 is on. Therefore, the variation in the left IV curve represents the variation in the threshold voltage of the switch element 20.
  • a gap between the right IV curve and the left IV curve is the read margin RM. The wider this read margin RM, the more advantageous is the enlargement of the cross point array. That is, the capacity of the memory cell array 1 is increased.
  • Example 1 In Experiment 1, five samples (samples 01 to 05) were prepared. A large number of switch elements 20 were formed on the surface of each sample. Each sample was formed as follows. First, a plurality of MOS transistor circuits and a first electrode 21 made of TiN are exposed on the substrate, and the surface of the substrate is cleaned by reverse sputtering. Next, a BCTeN layer having a thickness of 20 nm was formed on the first electrode 21 made of TiN by simultaneously sputtering a Te target and a B4C target while flowing nitrogen into the chamber. Subsequently, a W layer was formed to a thickness of 30 nm on the surface of the BCTeN layer.
  • switch elements 20 each including a first electrode 21 made of TiN, a switch layer 22 made of a BCTeN layer, and an intermediate electrode 23 made of a W layer were formed on the substrate.
  • the sample thus formed was heat-treated at 320 ° C. for 2 hours.
  • the degree of vacuum in the chamber was changed for each sample as shown in FIG. Note that the sputtering apparatus was changed for each sample in order to change the degree of vacuum in the chamber.
  • FIG. 14 shows the oxygen content of the switch element 20 in each sample.
  • FIG. 14 shows that the oxygen content of the switch element 20 increases as the degree of vacuum in the chamber increases.
  • the gate voltage of the transistor provided in each sample is adjusted so that the maximum current is 120 mA for 120 switch elements 20, and the source-drain voltage is 0.1V from 0V to 6V.
  • the voltage when the resistance was sharply changed was measured by increasing the voltage step by step.
  • FIG. 15 shows the measurement results obtained from 120 switch elements 20 provided on the sample 05.
  • FIG. 16 confirms that the same IV curve is obtained regardless of whether the voltage applied to the switch element 20 is positive or negative, and that the switch element 20 has bidirectional characteristics. I was able to. Further, it was found that there is a variation ⁇ Vth1 in the threshold voltage of the 120 switch elements 20 regardless of whether the voltage applied to the switch element 20 is positive or negative.
  • a standard deviation of variation in threshold voltage of 120 switch elements 20 obtained for each sample was obtained.
  • the obtained standard deviation is plotted for each sample on a graph in which the horizontal axis represents the oxygen content and the vertical axis represents the standard deviation of the variation in threshold voltage. From FIG. 16, it was found that the greater the oxygen content, the greater the threshold voltage variation. That is, it was found that the lower the degree of vacuum in the chamber before film formation, the greater the oxygen content of the switch element 20 and the worse the threshold voltage variation. In particular, it can be seen that the threshold voltage variation sharply deteriorates when the oxygen amount is 5 at%. In a film forming apparatus, film formation is performed at a vacuum level in the chamber of about 1.0E-5 Pa.
  • film formation When film formation is started at a vacuum level around this, the oxygen content exceeds 5 at% and the threshold voltage is increased. Variation will be greatly exacerbated. Therefore, in order to further reduce the oxygen content and suppress the threshold voltage variation, film formation should be performed after the degree of vacuum in the chamber before film formation is set to 1.0E-6 Pa or better. Is preferred. By doing so, the oxygen content of the switch layer 22 is 5 at% or less, and the variation in the threshold voltage of the switch element 20 is suppressed to a low level. Further, methods such as sufficient pre-sputtering of a target used for reducing the oxygen content before film formation, discharging of a getter material that adsorbs oxygen, and sufficient baking of a chamber are conceivable.
  • the switch characteristics are obtained by the OTS characteristics of the chalcogen element (Te). Therefore, not only the combination of B, C, or N and other elements, but also the combination of a chalcogen element and other elements can provide the switching element characteristics. From this, it can be understood that the threshold voltage variation increases as the amount of oxygen with respect to the chalcogen element (Te) increases.
  • elements constituting the switch element material include elements such as group 13 (B, Al, Ga), group 14 (C, Si, Ge), and group 15 (N, P, As, Sb, Bi). It is done. By using these elements, it is possible to obtain a switching element characteristic in which the resistance is not greatly reduced and the resistance value is not maintained by adjusting the composition in combination with the chalcogen element.
  • Examples of the switch element material capable of obtaining such switch element characteristics include GaTeN, GeTeN, AsGeSiNTe, and the like.
  • transition metal elements such as Ti, Zr, and Hf, and other metal elements such as Mg and Gd may be added to the chalcogen element as long as the switch element characteristics are not impaired.
  • An example of such a switch element material is MgBTeN.
  • Example 2 In Experiment 2, two samples (Samples 06 and 07) were prepared. A large number of switch elements 20 were formed on the surface of each sample. Each sample was formed as follows. First, the sample 06 will be described. A plurality of MOS transistor circuits and a first electrode 21 made of TiN were exposed on the substrate, and the surface of the substrate was cleaned by reverse sputtering. Next, a SiNx layer was formed on the first electrode 21 made of TiN by sputtering. Next, after the sample 06 was once taken out from the chamber into the atmosphere, the sample 06 was put into a photolithography process to form a contact hole in the SiNx layer.
  • a 10 nm TiN layer is formed in the contact hole.
  • a 20 nm BCTeN layer was formed on the surface of the TiN layer by sputtering while flowing nitrogen into the chamber, and a 30 nm W layer was further formed on the surface of the BCTeN layer.
  • the composition of the BCTeN layer at this time is the same as the composition of the BCTeN layer in Experiment 1.
  • a large number of switch elements 20 each including a first electrode 21 made of TiN, a switch layer 22 made of a BCTeN layer, and an intermediate electrode 23 made of a W layer were formed on the substrate.
  • the gate voltage of the transistor provided in each sample is adjusted so that the maximum current is 120 mA for 120 switch elements 20, and the source-drain voltage is 0.1V from 0V to 6V.
  • the voltage when the resistance was sharply changed was measured by increasing the voltage step by step.
  • a standard deviation of variation in threshold voltage of 120 switch elements 20 obtained for each sample was obtained.
  • FIG. 18 shows the obtained standard deviation for each sample. From FIG. 18, when the periphery of the switch element 20 is surrounded by the SiNx layer, the threshold voltage variation of the switch element 20 is small, but when the periphery of the switch element 20 is surrounded by the SiOx layer, the switch element 20 It was found that the threshold voltage variation of 20 increased.
  • the switch element material When the switch element material is formed and oxygen is contained in the layer in contact with the switch element 20, oxygen is diffused into the switch element material due to high temperature or heat treatment during film formation or process, and the oxygen content increases. It is thought that. According to Experiment 1, when the oxygen content in the switch element material BCTeN is 5 at% or less, the threshold voltage variation is less than 0.1. On the other hand, when the SiNx layer is used as the interlayer film in Experiment 2, the oxygen content in the switch element material is estimated to be 5 at% or less at any location in the film. On the other hand, when the SiOx layer is used as the interlayer film in Experiment No.
  • Example 3 In Experiment 3, two samples (samples 08 and 09) were prepared. A large number of switch elements 20 were formed on the surface of each sample. Each sample was formed as follows. First, the sample 08 will be described. A plurality of MOS transistor circuits and a first electrode 21 made of TiN were exposed on the substrate, and the surface of the substrate was cleaned by reverse sputtering. Next, while flowing nitrogen into the chamber, a BCTeN layer was formed on the first electrode 21 made of TiN, and a W layer was formed on the surface of the BCTeN layer.
  • switch elements 20 each including a first electrode 21 made of TiN, a switch layer 22 made of a BCTeN layer, and an intermediate electrode 23 made of a W layer were formed on the substrate.
  • the entire switch element 20 was covered with a SiN layer.
  • the process was performed so that the switch layer never touched the atmosphere or oxygen.
  • heat treatment was performed at 320 ° C. for 2 hours.
  • the sample 09 is formed by covering the entire switch elements 20 with the SiNx layer after many switch elements 20 formed on the substrate have passed the process using oxygen such as atmospheric exposure and ashing. did.
  • FIG. 19 shows a TEM photograph of Sample 08.
  • FIG. 20 shows a TEM photograph of Sample 09.
  • FIG. 21 shows the threshold voltage variation of the switch element 20 of each sample.
  • the oxide film is not formed around the switch element 20, but in FIG. 20, it is found that the oxide film is formed around the switch element 20.
  • This oxide film is Si or an oxide of an element contained in the switch element 20. This is because even if SiNx is used as the interlayer insulating film 13, the switch element 20 is exposed to oxygen by exposure to the atmosphere in the middle process or is exposed to oxygen by the ashing process for the registry move. This means that an oxide is generated between the insulating layer 22 and the interlayer insulating film 13. From FIG.
  • the threshold voltage variation of the switch element 20 of the sample 08 was much smaller than the threshold voltage variation of the switch element 20 of the sample 09. Therefore, even when an oxide film is intentionally formed as in Experiment 2 or when an oxide film is unintentionally formed by a process as in Experiment 3 as a result, an oxide is formed around the switch layer 22 as a result. When the film exists and is in contact with the switch layer 22, it is considered that the threshold voltage variation of the switch element 20 is greatly deteriorated. Therefore, by creating an element structure in which the periphery of the switch element 20 is in contact with only a layer that is not an oxide film, it is possible to reduce the threshold voltage variation.
  • the switch layer 22 When the switch layer 22 is used in combination with an RRAM in which oxygen is used for the memory element 30 or a PCM memory material to which oxygen is added, the upper and lower electrodes (first electrode 21 and intermediate electrode) of the switch layer 22 are used. It is also conceivable that the oxygen content of the switch layer 22 increases due to the diffusion of oxygen from 23). Further, in the memory cell array 1, since the interlayer insulating film 13 is used, oxygen diffusion from the vertical direction can be considered similarly. However, even in such a case, in this embodiment, at least the upper and lower electrodes (the first electrode 21 and the intermediate electrode 23) of the switch layer 22 are metal materials that suppress the diffusion of oxygen into the switch layer 22. When configured by the above, diffusion of oxygen into the switch layer 22 can be suppressed.
  • the oxygen content of the switch element 20 can be reduced to 5 at% or less, and an increase in threshold voltage variation of the switch element 20 can be suppressed.
  • the oxygen content of the switch element 20 can be reduced to 5 at% or less, and an increase in threshold voltage variation of the switch element 20 can be suppressed.
  • the diffusion suppression layer 15 is provided between the switch layer 22 and the interlayer insulating film 13 so that the switch layer 22 does not directly contact the interlayer insulating film 13. If provided, oxygen diffusion into the switch layer 22 can be suppressed. As a result, the oxygen content of the switch element 20 can be reduced to 5 at% or less, and an increase in threshold voltage variation of the switch element 20 can be suppressed.
  • FIG. 22 shows a modification of the memory cell array 1 of the above embodiment.
  • the switch element 20 in the memory cell array 1, the switch element 20 is provided in contact with the bit line BL, and is provided not only at the cross point but also in the extending direction of the bit line BL.
  • the switch element layer or the memory element layer can be formed simultaneously with the layer to be the bit line BL or the word line WL, and the shape processing by the photolithography process can be collectively performed, thereby reducing the process steps.
  • the layers for example, the first electrode 21, the intermediate electrode 23, and the surrounding interlayer insulating film 13
  • the layers that are in direct contact with the switch layer 22 are made of a material that suppresses the diffusion of oxygen into the switch layer 22. Has been. Thereby, the oxygen content of the switch element 20 can be reduced to 5 at% or less, and an increase in threshold voltage variation of the switch element 20 can be suppressed.
  • FIG. 23 shows a modification of the memory cell array 1 of the above embodiment.
  • the diffusion suppression layers 14, 15, 24, and 25 are not provided, and the switch layer 22 is in direct contact with the interlayer insulating film 13 and the like.
  • the layers for example, the first electrode 21, the intermediate electrode 23, and the interlayer insulating film 13
  • the oxygen content of the switch element 20 can be reduced to 5 at% or less, and an increase in threshold voltage variation of the switch element 20 can be suppressed.
  • the oxygen content of the switch element 20 can be 5 at% or less, and it is possible to suppress an increase in threshold voltage variation of the switch element 20.
  • the word line WL or the bit line BL may extend in the stacking direction of the memory cell array 1.
  • each word line WL and each bit line BL are opposed to each other in the in-plane direction of the memory cell array 1, and the switch element 20 and the memory element 30 included in each memory cell 10 1 are connected in series in the in-plane direction.
  • this technique can take the following composition.
  • a first electrode A second electrode disposed opposite the first electrode;
  • a switch layer provided between the first electrode and the second electrode and including at least one chalcogen element selected from tellurium (Te), selenium (Se), and sulfur (S);
  • a switch element comprising: a diffusion suppression layer that contacts at least a part of a surface of the switch layer and suppresses diffusion of oxygen into the switch layer.
  • the switch element according to (1) wherein the switch layer changes to a low resistance state by increasing an applied voltage to a predetermined threshold voltage or higher, and changes to a high resistance state by lowering the applied voltage to a voltage lower than the threshold voltage.
  • the diffusion suppression layer is provided at a position different from that between the first electrode or the second electrode and the switch layer, and has an insulating nitride, an insulating carbide, or an insulating boride.
  • the diffusion suppression layer is made of silicon nitride (SiN), tantalum nitride (TaN), silicon carbide (SiC), silicon carbonitride (SiCN), aluminum nitride (AlN), boron nitride (BN), and boron nitride carbide (BCN).
  • the switching element according to (3) which is configured by at least one selected single layer or two or more stacked layers.
  • the diffusion suppression layer includes titanium (Ti), titanium nitride (TiN), tantalum (Ta), zirconium (Zr), zirconium nitride (ZrN), hafnium (Hf), hafnium nitride (HfN), tantalum nitride (TaN), One kind of single layer film selected from tungsten (W), tungsten nitride (WN), platinum (Pt), gold (Au), ruthenium (Ru), and iridium (Ir), or two or more kinds of alloy layer films or laminated layers
  • the switch element according to (5) which is configured by a film.
  • the first electrode and the second electrode are made of a metal material that suppresses diffusion of oxygen into the switch layer.
  • the first electrode and the second electrode are made of titanium (Ti), titanium nitride (TiN), tantalum (Ta), zirconium (Zr), zirconium nitride (ZrN), hafnium (Hf), hafnium nitride (HfN), and oxide.
  • the switch element according to (8) which is configured by an alloy layer film or a laminated film.
  • the switch layer includes boron (B), aluminum (Al), gallium (Ga), carbon (C), silicon (Si), germanium (Ge), nitrogen (N), phosphorus (P), arsenic (As),
  • the switch layer further includes at least one element selected from boron (B), carbon (C), silicon (Si), and nitrogen (N).
  • a first electrode A second electrode disposed opposite the first electrode; It is provided between the first electrode and the second electrode and contains at least one chalcogen element selected from tellurium (Te), selenium (Se) and sulfur (S), and has an oxygen content of 5 at% or less.
  • a switch element comprising a switch layer.
  • a plurality of memory cells Each of the memory cells includes a memory element and a switch element directly connected to the memory element,
  • the switch element is A first electrode;
  • a second electrode disposed opposite the first electrode;
  • a switch layer provided between the first electrode and the second electrode and including at least one chalcogen element selected from tellurium (Te), selenium (Se), and sulfur (S);
  • a storage device comprising: a diffusion suppression layer that is in contact with at least a part of a surface of the switch layer and suppresses diffusion of oxygen into the switch layer.
  • a plurality of memory cells Each of the memory cells includes a memory element and a switch element directly connected to the memory element,
  • the switch element is A first electrode; A second electrode disposed opposite the first electrode; It is provided between the first electrode and the second electrode and contains at least one chalcogen element selected from tellurium (Te), selenium (Se) and sulfur (S), and has an oxygen content of 5 at% or less. And a switch layer.

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Abstract

　本技術の一実施の形態のスイッチ素子は、第１電極と、第１電極に対向配置された第２電極と、第１電極と第２電極との間に設けられたスイッチ層とを備えている。スイッチ層は、カルコゲン元素を含んで構成されている。このスイッチ素子は、さらに、スイッチ層の表面のうち少なくとも一部に接すると共に、スイッチ層への酸素の拡散を抑制する拡散抑制層を備えている。

Description

スイッチ素子および記憶装置
　本開示は、電極間にカルコゲナイド層を有するスイッチ素子、およびそれを備えた記憶装置に関する。
　近年、ＲｅＲＡＭ（Resistance Random Access Memory)やＰＲＡＭ（Phase-Change Random Access Memory）（登録商標）等の抵抗変化型メモリに代表されるデータストレージ用の不揮発性メモリの大容量化が求められている。しかし、現行のアクセストランジスタを用いた抵抗変化型メモリでは、単位セルあたりのフロア面積が大きくなる。このため、例えばＮＡＮＤ型等のフラッシュメモリと比較すると、同じ設計ルールを用いて微細化しても大容量化が容易ではなかった。これに対して、交差する配線間の交点（クロスポイント）にメモリ素子を配置する、所謂クロスポイントアレイ構造を用いた場合には、単位セルあたりのフロア面積が小さくなり、大容量化を実現することが可能となる。
　クロスポイント型のメモリセルには、メモリ素子のほかにセル選択用の選択素子（スイッチ素子）が設けられる。スイッチ素子としては、例えばＰＮダイオードやアバランシェダイオードあるいは金属酸化物を用いて構成されたスイッチ素子（例えば、非特許文献１，２参照）や、Ｍｏｔｔ遷移によってある閾値電圧でスイッチして急激に電流が増大するスイッチ素子（例えば、非特許文献３，４参照）が挙げられる。
　スイッチ素子としては、例えばカルコゲナイド材料を用いたスイッチ素子（オボニック閾値スイッチ（ＯＴＳ；Ovonic Threshold Switch）素子）が挙げられる。ＯＴＳ素子は、例えば、特許文献１，２に記載されている。ＯＴＳ素子は、スイッチング閾値電圧以上で急激に電流が増大する特性を有するので、選択（オン）状態で比較的大きな電流密度を得ることができる。また、カルコゲナイド材料によって構成された層（ＯＴＳ層）では、その微細構造がアモルファスとなっている。そのため、ＯＴＳ層を、物理気相成長（ＰＶＤ；Physical Vapor deposition）法や化学気相成長（ＣＶＤ；Chemical Vapor Deposition）法等の室温条件で形成することができる。従って、ＯＴＳ素子は、メモリ素子の製造プロセスとの関係でプロセス親和性が高いという長所を有する。
特開２００６－８６５２６号公報 特開２０１０－１５７３１６号公報
Ｊｉｕｎ－Ｊｉａ　Ｈｕａｎｇ他，2011 IEEE IEDM11-733～736 Ｗｏｏｔａｅ　Ｌｅｅ他，2012 IEEE VLSI Technology symposium p.37～38 Ｍｙｕｎｇｗｏｏ Ｓｏｎ他，IEEE ELECTRON DEVICE LETTERS, VOL. 32, NO. 11, NOVEMBER 2011 Ｓｅｏｎｇｈｙｕｎ Ｋｉｍ他、2012 VLSI p.155～156
　クロスポイント型のメモリセルアレイでは、クロスポイントの数を増やすことにより、大容量化を実現することができる。しかし、各ＯＴＳ素子における閾値電圧のばらつきが大きい場合には、メモリ素子とスイッチ素子を組み合わせたメモリセルにおける抵抗変化が生じる電圧にばらつきが大きくなり、設定可能なメモリセルの高抵抗状態と低抵抗状態の読み出し電圧の範囲（読み出しマージン）が小さくなる。その結果、クロスポイントの数を増やすことが容易ではないという問題があった。
　したがって、各ＯＴＳ素子における動作閾値電圧のばらつきを抑えることの可能なスイッチ素子、およびそれを備えた記憶装置を提供することが望ましい。
　本開示の第１の実施の形態のスイッチ素子は、第１電極と、第１電極に対向配置された第２電極と、第１電極と第２電極との間に設けられたスイッチ層とを備えている。スイッチ層は、テルル（Ｔｅ）、セレン（Ｓｅ）および硫黄（Ｓ）から選ばれる少なくとも１種のカルコゲン元素を含んで構成されている。このスイッチ素子は、さらに、スイッチ層の表面のうち少なくとも一部に接すると共に、スイッチ層への酸素の拡散を抑制する拡散抑制層を備えている。
　本開示の第１の実施の形態の記憶装置は、複数のメモリセルを備えている。各メモリセルは、メモリ素子およびメモリ素子に直接接続されたスイッチ素子を含んでいる。各メモリセルに含まれるスイッチ素子は、上記第１の実施の形態のスイッチ素子と同一の構成となっている。
　本開示の第１の実施の形態のスイッチ素子および本開示の第１の実施の形態の記憶装置では、スイッチ層の表面のうち少なくとも一部が、スイッチ層への酸素の拡散を抑制する拡散抑制層によって覆われている。これにより、スイッチ素子の製造プロセス中や、スイッチ素子の使用中において、スイッチ層に侵入する酸素の量を減らすことができる。ここで、スイッチ層に含まれる酸素の含有量が所定の大きさよりも大きくなっている場合には、スイッチ素子の動作閾値電圧のばらつきが大きくなる。しかし、スイッチ層に含まれる酸素の含有量が所定の大きさ以下となっている場合には、スイッチ素子の動作閾値電圧のばらつきが小さくなる。従って、スイッチ層の表面のうち少なくとも一部が、スイッチ層への酸素の拡散を抑制する拡散抑制層によって覆われていることにより、スイッチ層に含まれる酸素含有量が所定の大きさよりも小さくなり得る。これにより、スイッチ素子の動作閾値電圧のばらつきが小さくなり得る。
　本開示の第２の実施の形態のスイッチ素子は、第１電極と、第１電極に対向配置された第２電極と、第１電極と第２電極との間に設けられたスイッチ層とを備えている。スイッチ層は、テルル（Ｔｅ）、セレン（Ｓｅ）および硫黄（Ｓ）から選ばれる少なくとも１種のカルコゲン元素を含むと共に、酸素含有量が５ａｔ％以下となっている。
　本開示の第２の実施の形態の記憶装置は、複数のメモリセルを備えている。各メモリセルは、メモリ素子およびメモリ素子に直接接続されたスイッチ素子を含んでいる。各メモリセルに含まれるスイッチ素子は、上記第２の実施の形態のスイッチ素子と同一の構成となっている。
　本開示の第２の実施の形態のスイッチ素子および本開示の第２の実施の形態の記憶装置では、スイッチ層の酸素含有量が５ａｔ％以下となっている。ここで、スイッチ層に含まれる酸素の含有量が５ａｔ％よりも大きくなっている場合には、スイッチ素子の動作閾値電圧のばらつきが大きくなる。しかし、スイッチ層に含まれる酸素の含有量が５ａｔ％以下となっている場合には、スイッチ素子の動作閾値電圧のばらつきが小さくなる。従って、本開示の第２の実施の形態のスイッチ素子では、スイッチ素子の動作閾値電圧のばらつきが小さくなり得る。
　本開示の第１の実施の形態のスイッチ素子、本開示の第１の実施の形態の記憶装置、本開示の第２の実施の形態のスイッチ素子および本開示の第２の実施の形態の記憶装置によれば、スイッチ素子の動作閾値電圧のばらつきを小さくすることができる。
本開示の一実施の形態に係るメモリセルアレイの概略構成の一例を表す図である。 図１のメモリセルの構成の一例を表す図である。 図１のメモリセルの構成の一例を表す図である。 図１のスイッチ素子の一部とその周囲の断面構成の一例を表す図である。 図２Ａのスイッチ素子の一部とその周囲の断面構成の一例を表す図である。 図４ＡのＡ－Ａ線での断面構成の一例を表す図である。 図２Ｂのスイッチ素子の一部とその周囲の断面構成の一例を表す図である。 図５ＡのＡ－Ａ線での断面構成の一例を表す図である。 図１のスイッチ素子の断面構成の一変形例を表す図である。 図１のメモリセルアレイの一部の断面構成の一変形例を表す図である。 図１のメモリセルアレイの一部の断面構成の一変形例を表す図である。 図１のメモリセルアレイの一部の断面構成の一変形例を表す図である。 図１のスイッチ素子におけるＩＶ特性の一例を表す図である。 図１のメモリ素子におけるＩＶ特性の一例を表す図である。 図１のメモリセルにおけるＩＶ特性の一例を表す図である。 図１のメモリセルにおけるＩＶ特性の一例を表す図である。 図１の各メモリセルにおけるＩＶ特性の一例を重ねて表す図である。 ５つの試料０１～０５の製造条件を表す図である。 ５つの試料０１～０５の酸素含有量の計測値を表す図である。 各試料０１～０５に形成した１２０個全てのスイッチ素子のＩＶ特性を重ねて表す図である。 試料０１～０５ごとの、スイッチ素子の閾値電圧ばらつきを表す図である。 試料０５のスイッチ素子のＴＥＭ写真である。 スイッチ素子の周囲をＳｉＯ2膜またはＳｉＮ膜で覆ったときの、スイッチ素子の閾値電圧ばらつきを表す図である。 スイッチ素子の周囲に酸化膜が存在しないスイッチ素子のＴＥＭ写真である。 スイッチ素子の周囲に酸化膜が存在するスイッチ素子のＴＥＭ写真である。 スイッチ素子の周囲に酸化膜が存在する試料と存在しない試料のスイッチ素子の閾値電圧ばらつきを表す図である。 図１のメモリセルアレイの斜視構成の一変形例を表す図である。 図１のメモリセルアレイの一部の断面構成の一変形例を表す図である。
　以下、本開示を実施するための形態について、図面を参照して詳細に説明する。なお、説明は以下の順序で行う。
 
　１．実施の形態
　　　拡散抑制層をスイッチ素子の周囲に設けることにより、
　　　スイッチ層の酸素含有量を低減する例
　２．変形例
　　　変形例Ａ：スイッチ素子がビット線またはワード線に沿って設けられている例
　　　変形例Ｂ：拡散抑制層が省略されている例
　　　変形例Ｃ：ビット線またはワード線が積層方向に延在している例
 
＜１．実施の形態＞
　図１は、本開示の一実施の形態に係るメモリセルアレイ１の斜視構成の一例を表したものである。メモリセルアレイ１は、本開示の「記憶装置」の一具体例に相当する。メモリセルアレイ１は、所謂クロスポイントアレイ構造を備えており、例えば、図１に示したように、各ワード線ＷＬと各ビット線ＢＬとが互いに対向する位置（クロスポイント）に１つずつ、メモリセル１０を備えている。つまり、メモリセルアレイ１は、複数のワード線ＷＬと、複数のビット線ＢＬと、クロスポイントごとに１つずつ配置された複数のメモリセル１０とを備えている。このように、本実施の形態のメモリセルアレイ１では、複数のメモリセル１０を平面（２次元，ＸＹ平面方向）に配置した構成とし、さらに、Ｚ軸方向に積層させた３次元構造とすることができる。これにより、より高密度且つ大容量な記憶装置を提供することができる。また、本実施の形態のメモリセルアレイ１では、ワード線ＷＬもしくはビット線ＢＬのどちから一方がＺ軸方向に平行に備わり、残りのもう一方がＸＹ平面方向に平行に備わった、縦型のクロスポイント構造とすることが可能である。
　各ワード線ＷＬは、互いに共通の方向に延在している。各ビット線ＢＬは、ワード線ＷＬの延在方向とは異なる方向（例えば、ワード線ＷＬの延在方向と直交する方向）であって、かつ互いに共通の方向に延在している。複数のワード線ＷＬは、１または複数の層内に配置されており、例えば、図１に示したように、複数の階層に分かれて配置されている。複数のビット線ＢＬは、１または複数の層内に配置されており、例えば、図１に示したように、複数の階層に分かれて配置されている。
　複数のワード線ＷＬが複数の階層に分かれて配置されている場合、複数のワード線ＷＬが配置された第１の層と、複数のワード線ＷＬが配置された、第１の層に隣接する第２の層との間の層内に、複数のビット線ＢＬが配置されている。複数のビット線ＢＬが複数の階層に分かれて配置されている場合、複数のビット線ＢＬが配置された第３の層と、複数のビット線ＢＬが配置された、第３の層に隣接する第４の層との間の層内に、複数のワード線ＷＬが配置されている。複数のワード線ＷＬが複数の階層に分かれて配置されるとともに、複数のビット線ＢＬが複数の階層に分かれて配置されている場合、複数のワード線ＷＬおよび複数のビット線ＢＬは、メモリセルアレイ１の積層方向において交互に配置されている。
メモリセルアレイ１は、基板上に２次元もしくは３次元配置された複数のメモリセル１０を備えている。基板は、例えば、各ワード線ＷＬおよび各ビット線ＢＬと電気的に接続された配線群や、その配線群と外部回路とを連結するための回路などを有している。メモリセル１０は、メモリ素子３０と、メモリ素子３０に直接接続されたスイッチ素子２０とを含んで構成されている。スイッチ素子２０は、本開示の「スイッチ素子」の一具体例に相当する。メモリ素子３０、本開示の「メモリ素子」の一具体例に相当する。
　メモリ素子３０は、例えば、ワード線ＷＬ寄りに配置され、スイッチ素子２０が、例えば、ビット線ＢＬ寄りに配置されている。なお、メモリ素子３０がビット線ＢＬ寄りに配置され、スイッチ素子２０がワード線ＷＬ寄りに配置されていてもよい。また、ある層内において、メモリ素子３０がワード線ＷＬ寄りに配置され、スイッチ素子２０がビット線ＢＬ寄りに配置されている場合に、その層に隣接する層内において、メモリ素子３０がビット線ＢＬ寄りに配置され、スイッチ素子２０がワード線ＷＬ寄りに配置されていてもよい。また、各層において、メモリ素子３０がスイッチ素子２０上に形成されていてもよいし、その逆に、スイッチ素子２０がメモリ素子３０上に形成されていてもよい。
（メモリ素子３０）
　図２Ａ、図２Ｂは、メモリセルアレイ１におけるメモリセル１０の断面構成の一例を表したものである。メモリ素子３０は、中間電極２３と、中間電極２３に対向配置された第２電極３２と、中間電極２３および第２電極３２の間に設けられたメモリ層３１とを有している。メモリ層３１は、例えば、中間電極２３側から抵抗変化層およびイオン源層が積層された積層構造、あるいは、抵抗変化層の単層構造によって構成されている。
　イオン源層は、電界の印加によって抵抗変化層内に伝導パスを形成する可動元素を含んでいる。この可動元素は、例えば、遷移金属元素、アルミニウム（Ａｌ）、銅（Ｃｕ）、またはカルコゲン元素である。カルコゲン元素としては、例えば、テルル（Ｔｅ）、セレン（Ｓｅ）、または硫黄（Ｓ）が挙げられる。遷移金属元素としては、周期律表第４族～第６族の元素であり、例えば、チタン（Ｔｉ）、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）、バナジウム（Ｖ）、ニオブ（Ｎｂ）、タンタル（Ｔａ）、クロム（Ｃｒ）、モリブデン（Ｍｏ）、またはタングステン(Ｗ)などが挙げられる。イオン源層は、上記可動元素を１種あるいは２種以上含んで構成されている。また、イオン源層は、酸素（Ｏ）、窒素（Ｎ）、上記可動元素以外の元素（例えば、マンガン（Ｍｎ）、コバルト（Ｃｏ）、鉄（Ｆe）、ニッケル（Ｎｉ）、または白金（Ｐｔ））、またはケイ素（Ｓｉ）等を含んでいてもかまわない。
　抵抗変化層は、例えば、金属元素もしくは非金属元素の酸化物、または、金属元素もしくは非金属元素の窒化物によって構成されており、中間電極２３および第２電極３２の間に所定の電圧を印加した場合に抵抗変化層の抵抗値が変化するものである。例えば、中間電極２３および第２電極３２の間に電圧が印加されると、イオン源層に含まれる遷移金属元素が抵抗変化層内に移動して伝導パスが形成され、これにより抵抗変化層が低抵抗化する。また、抵抗変化層内で酸素欠陥や窒素欠陥等の構造欠陥が生じて伝導パスが形成され、抵抗変化層が低抵抗化する。また、抵抗変化層が低抵抗化するときに印加される電圧の向きとは逆方向の電圧が印加されることによって、伝導パスが切断されるか、または導電性が変化し、抵抗変化層は高抵抗化する。
　なお、抵抗変化層に含まれる金属元素および非金属元素は必ずしも全てが酸化物の状態でなくてもよく、一部が酸化されている状態であってもよい。また、抵抗変化層の初期抵抗値は、例えば数ＭΩから数百ＧΩ程度の素子抵抗が実現されればよく、素子の大きさやイオン源層の抵抗値によってもその最適値が変化するが、その膜厚は例えば１ｎｍ～１０ｎｍ程度が好ましい。
　また、本実施の形態のメモリセルアレイ１では、メモリ素子３０は上記の構成に限られるものではない。メモリ素子３０は、例えば、ヒューズやアンチヒューズーズを用いた一度だけ書き込みが可能なＯＴＰ（One Time Programable）メモリ、単極性の相変化メモリＰＣＲＡＭ、あるいは磁気抵抗変化素子を用いた磁気メモリ等、いずれのメモリ形態を採ることが可能である。
　中間電極２３は、スイッチ素子２０の電極を兼ねていてもよいし、スイッチ素子２０の電極とは別体で設けられていてもよい。第２電極３２は、ワード線ＷＬまたはビット線ＢＬを兼ねていてもよいし、ワード線ＷＬおよびビット線ＢＬとは別体で設けられていてもよい。第２電極３２がワード線ＷＬおよびビット線ＢＬとは別体で設けられている場合には、第２電極３２は、ワード線ＷＬまたはビット線ＢＬと電気的に接続されている。第２電極３２は、半導体プロセスに用いられる配線材料によって構成されている。第２電極３２は、例えば、タングステン（Ｗ）、窒化タングステン（ＷＮ）、窒化チタン（ＴｉＮ）、炭素（Ｃ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）、チタンタングステン（ＴｉＷ）、またはシリサイド等により構成されている。
　中間電極２３は、例えば、電界の印加によってスイッチ層２２およびイオン源層に含まれるカルコゲン元素が拡散することを防ぐ材料によって構成されていることが好ましい。これは、例えば、イオン源層にはメモリ動作し書き込み状態を保持させる元素として遷移金属元素が含まれているが、遷移金属元素が電界の印加によってスイッチ層２２に拡散するとスイッチ特性が劣化する虞があるためである。従って、中間電極２３は、遷移金属元素の拡散およびイオン伝導を防止するバリア性を有するバリア材料を含んで構成されていることが好ましい。バリア材料としては、例えば、タングステン（Ｗ）、窒化タングステン（ＷＮ）、窒化チタン（ＴｉＮ）、炭素（Ｃ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）、チタンタングステン（ＴｉＷ）、またはシリサイド等が挙げられる。
（スイッチ素子２０）
　スイッチ素子２０は、第１電極２１と、第１電極２１に対向配置された中間電極２３と、第１電極２１と中間電極２３との間に設けられたスイッチ層２２とを有している。第１電極２１および中間電極２３は、本開示の「第１電極」「第２電極」の一具体例に相当する。第１電極２１は、ビット線ＢＬを兼ねていてもよいし、ビット線ＢＬとは別体で設けられていてもよい。第１電極２１がビット線ＢＬとは別体で設けられている場合には、第１電極２１は、ビット線ＢＬと電気的に接続されている。なお、スイッチ素子２０がワード線ＷＬ寄りに設けられている場合には、第１電極２１は、ワード線ＷＬを兼ねていてもよいし、ワード線ＷＬとは別体で設けられていてもよい。ここで、第１電極２１がワード線ＷＬとは別体で設けられている場合には、第１電極２１は、ワード線ＷＬと電気的に接続されている。
　中間電極２３は、メモリ素子３０の電極を兼ねていてもよいし、メモリ素子３０の電極とは別体で設けられていてもよい。中間電極２３がメモリ素子３０の電極とは別体で設けられている場合には、中間電極２３は、メモリ素子３０の電極と電気的に接続されている。第１電極２１は、半導体プロセスに用いられる配線材料によって構成されている。第１電極２１は、例えば、タングステン（Ｗ）、窒化タングステン（ＷＮ）、窒化チタン（ＴｉＮ）、炭素（Ｃ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）、チタンタングステン（ＴｉＷ）、またはシリサイド等により構成されている。第１電極２１がＣｕ等の電界でイオン伝導が生じる可能性のある材料により構成されている場合には、Ｃｕ等よりなる第１電極２１の表面が、イオン伝導や熱拡散しにくいバリア性の材料で被覆されていてもよい。イオン伝導や熱拡散しにくいバリア性の材料としては、例えば、タングステン（Ｗ）、窒化タングステン（ＷＮ）、窒化チタン（ＴｉＮ）、または窒化タンタル（ＴａＮ）等が挙げられる。
　スイッチ層２２は、周期律表第１６族の元素、具体的には、テルル（Ｔｅ）、セレン（Ｓｅ）および硫黄（Ｓ）から選ばれる少なくとも１種のカルコゲン元素を含んで構成されている。ＯＴＳ現象を有するスイッチ素子２０では、スイッチングのための電圧バイアスを印加してもスイッチ層２２はアモルファス構造を安定して維持することが好ましく、アモルファス構造が安定であるほど、安定してＯＴＳ現象を生じさせることができる。スイッチ層２２は、上記カルコゲン元素のほかに、ホウ素（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、炭素（Ｃ）、ケイ素（Ｓｉ）、ゲルマニウム（Ｇｅ）、窒素（Ｎ）、リン（Ｐ）、ヒ素（Ａｓ）、アンチモン（Ａｂ）およびビスマス（Ｂｉ）から選ばれる少なくとも１種の元素をさらに含んで構成されていることが好ましい。スイッチ層２２は、上記カルコゲン元素のほかに、ホウ素（Ｂ）、炭素（Ｃ）ケイ素（Ｓｉ）および窒素（Ｎ）から選ばれる少なくとも１種の元素をさらに含んで構成されていることがより好ましい。スイッチ層２２は、ＢＴｅ、ＣＴｅ、ＢＣＴｅ、ＣＳｉＴｅ、ＢＳｉＴｅ、ＢＣＳｉＴｅ、ＢＴｅＮ、ＣＴｅＮ、ＢＣＴｅＮ、ＣＳｉＴｅＮ、ＢＳｉＴｅＮ、ＢＣＳｉＴｅＮのうちのいずれかの組成を含んで構成されていることが好ましい。
　比較的原子半径の大きな元素に比較的原子半径の小さな元素が添加されると、構成元素の原子半径の差が大きくなり、結晶構造を形成することが容易ではなくなるので、アモルファス構造が安定化しやすくなる。よって、スイッチ層２２のように、原子半径の比較的大きなＴｅ等のカルコゲン元素を含む層内に比較的原子半径の小さなホウ素（Ｂ）等の元素が添加されている場合には、層内には原子半径の異なる複数の元素が存在することとなり、アモルファス構造が安定化する。
　ホウ素（Ｂ）では、半金属のなかでも特に単体でも導電性が低いので、スイッチ層２２内にホウ素（Ｂ）が含まれることにより、スイッチ層２２の抵抗値が高くなる。また、ホウ素（Ｂ）では、カルコゲン元素と比較して原子半径が小さいので、スイッチ層２２内にホウ素（Ｂ）が含まれることにより、スイッチ層２２のアモルファス構造が安定化し、ＯＴＳ現象が安定して発現する。
　炭素（Ｃ）は、グラファイト等で見られるｓｐ2軌道をとる構造以外では、スイッチ層２２を高抵抗化することができる。また、炭素（Ｃ）では、カルコゲン元素と比較してイオン半径が小さいので、スイッチ層２２のアモルファス構造が安定化し、ＯＴＳ現象が安定して発現する。
　窒素（Ｎ）は、ホウ素（Ｂ）、炭素（Ｃ）、またはケイ素（Ｓｉ）と結合する。そのため、スイッチ層２２内に、窒素（Ｎ）と、ホウ素（Ｂ）、炭素（Ｃ）、またはケイ素（Ｓｉ）とがスイッチ層２２に含まれることにより、スイッチ層２２の抵抗値が高くなる。例えば、窒素（Ｎ）とホウ素（Ｂ）とが結合したａ－ＢＮのバンドギャップは、アモルファス状態でも５．０５となっている。このように、スイッチ層２２内に、窒素（Ｎ）が含まれている場合には、スイッチ層２２内に窒素（Ｎ）が含まれていない場合と比べて、スイッチ層２２の抵抗値が大きいので、リーク電流が抑制される。また、窒素（Ｎ）と、ホウ素（Ｂ）、炭素（Ｃ）、またはケイ素（Ｓｉ）との結合物がスイッチ層２２内に分散することにより、アモルファス構造が安定化する。
　スイッチ層２２は、印加電圧を所定の閾値電圧（スイッチング閾値電圧）以上に上げることにより低抵抗状態に変化し、印加電圧を上記の閾値電圧（スイッチング閾値電圧）より低い電圧に下げることにより高抵抗状態に変化するものである。即ち、スイッチ層２２は、図示しない電源回路（パルス印加手段）から第１電極２１および中間電極２３を介した電圧パルスあるいは電流パルスの印加によらず、スイッチ層２２のアモルファス構造が安定して維持されるものである。また、スイッチ層２２は、電圧印加によるイオンの移動によって形成される伝導パスが印加電圧消去後にも維持される等のメモリ動作をしないものである。
　図３は、メモリセルアレイ１におけるスイッチ素子２０とその周囲の断面構成の一例を表したものである。メモリセル１０は、スイッチ素子２０およびメモリ素子３０の側面のうち、図３のように少なくともスイッチ層２２の側面に接する拡散抑制層１４を備えている。拡散抑制層１４は、第１電極２１または中間電極２３と、スイッチ層２２との間とは異なる位置に設けられている。拡散抑制層１４は、スイッチ層２２への酸素の拡散を抑制する材料によって構成されている。拡散抑制層１４は、絶縁性の窒化物、絶縁性の炭化物、または、絶縁性のホウ化物によって構成されている。拡散抑制層１４は、例えば、窒化ケイ素（ＳｉＮ）、窒化タンタル（ＴａＮ）、炭化ケイ素（ＳｉＣ）、炭窒化ケイ素（ＳｉＣＮ）、窒化アルミニウム（ＡｌＮ）、窒化ホウ素（ＢＮ）および窒化炭化ホウ素（ＢＣＮ）から選ばれる１種の単層もしくは２種以上の積層によって構成されている。拡散抑制層１４，２３，２４が、スイッチ層２２を覆っており、スイッチ層２２への酸素の拡散を抑制している。
　図４Ａ、図４Ｂは、図２Ａのスイッチ素子２０の一部とその周囲の断面構成の一例を表したものである。図５Ａ、図５Ｂは、図２Ｂのスイッチ素子２０の一部とその周囲の断面構成の一例を表したものである。図４Ａ、図５Ａは、メモリセルアレイ１を、ビット線ＢＬまたはワード線ＷＬが奥行き方向となるように見たとき断面の一例を表したものである。図４Ｂは、図４ＡのＡ－Ａ線での断面の一例を表したものである。図５Ｂは、図５ＡのＡ－Ａ線での断面の一例を表したものである。図４Ａ、図４Ｂ、図５Ａ、図５Ｂにおいて、第１電極２１がビット線ＢＬまたはワード線ＷＬを兼ねており、第１電極２１の幅が、第１電極２１がスイッチ層２２の上面または下面の一部にしか接していない程度に細くなっているとする。この場合には、スイッチ層２２の上面または下面の一部が、第１電極２１とは異なる部材（例えば層間絶縁膜１３など）に接することになる。このとき、スイッチ層２２の上面または下面のうち、第１電極２１とは異なる部材に接している箇所を経由して、スイッチ層２２に酸素が拡散する虞がある。そこで、このようにスイッチ層２２と第１電極２１がお互いに接する際のそれぞれの面において、第１電極２１の面積がスイッチ層２２の面積より小さい場合、各メモリセル１０は、第１電極２１と接するスイッチ層２２の面において、第１電極２１に接していない箇所を覆うように設けられた拡散抑制層１５を有していることが好ましい。拡散抑制層１５は、スイッチ層２２の面において、第１電極２１に接していない箇所に接しており、スイッチ層２２への酸素の拡散を抑制する材料によって構成されている。拡散抑制層１５は、絶縁性の窒化物、または、絶縁性の炭化物によって構成されている。拡散抑制層１４は、例えば、窒化ケイ素（ＳｉＮ）、窒化タンタル（ＴａＮ）、炭化ケイ素（ＳｉＣ）、炭窒化ケイ素（ＳｉＣＮ）、窒化アルミニウム（ＡｌＮ）、窒化ホウ素（ＢＮ）および窒化炭化ホウ素（ＢＣＮ）から選ばれる１種の単層もしくは２種以上の積層によって構成されている。
　図４Ａ、図５Ａにおいて、層間絶縁膜１３は、拡散抑制層１５と共通の材料で構成されていてもよい。また、スイッチ層２２と中間電極２３がお互いに接する際のそれぞれの面において、中間電極２３の面積がスイッチ層２２の面積より小さい場合、各メモリセル１０は、中間電極２３と接するスイッチ層２２の面において、中間電極２３に接していない箇所を覆うように設けられた拡散抑制層１５を有していることが好ましい。このとき、拡散抑制層１５は、スイッチ層２２の面において、中間電極２３に接していない箇所に接している。
　第１電極２１および中間電極２３は、スイッチ層２２への酸素の拡散を抑制する金属材料によって構成されていることが好ましい。具体的には、第１電極２１および中間電極２３は、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、タンタル（Ｔａ）、ジルコニウム（Ｚｒ）、窒化ジルコニウム（ＺｒＮ）、ハフニウム（Ｈｆ）、窒化ハフニウム（ＨｆＮ）、酸化タンタル（ＴａＮ）、タングステン（Ｗ）、窒化タングステン（ＷＮ）、白金（Ｐｔ）、金（Ａｕ）、ルテニウム（Ｒｕ）、イリジウム（Ｉｒ）から選ばれる１種の単層膜、あるいは２種以上の合金層膜もしくは積層膜によって構成されていることが好ましい。
　図６は、スイッチ素子２０の断面構成の一変形例を表したものである。スイッチ素子２０は、さらに、スイッチ層２２を挟み込む拡散抑制層２４，２５を有している。拡散抑制層２４は、第１電極２１とスイッチ層２２との間に設けられており、スイッチ層２２の表面に接している。拡散抑制層２５は、中間電極２３とスイッチ層２２との間に設けられており、スイッチ層２２の表面に接している。拡散抑制層２４，２５は、スイッチ層２２への酸素の拡散を抑制する材料によって構成されている。拡散抑制層２４，２５は、例えば、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、タンタル（Ｔａ）、ジルコニウム（Ｚｒ）、窒化ジルコニウム（ＺｒＮ）、ハフニウム（Ｈｆ）、窒化ハフニウム（ＨｆＮ）、窒化タンタル（ＴａＮ）、タングステン（Ｗ）、窒化タングステン（ＷＮ）、白金（Ｐｔ）、金（Ａｕ）、ルテニウム（Ｒｕ）、イリジウム（Ｉｒ）から選ばれる１種の単層膜、あるいは２種以上の合金層膜もしくは積層膜によって構成されている。拡散抑制層２４，２５の材料構成が互いに異なる場合、各々の拡散抑制層２４，２５の厚さが異なっていてもよい。第１電極２１および中間電極２３が拡散抑制層２４，２５とは異なる材料で構成されている場合、拡散抑制層２４，２５は、第１電極２１および中間電極２３よりも、スイッチ層２２への酸素の拡散を抑制する効果の高い材料で構成されていることが好ましい。第１電極２１および中間電極２３が拡散抑制層２４，２５と共通の材料で構成されていてもよい。この場合、拡散抑制層２４が第１電極２１の一部を構成し、拡散抑制層２５が中間電極２３の一部を構成していることになる。
　第１電極２１および中間電極２３が拡散抑制層２４，２５とは異なる電極材料で構成されている場合、拡散抑制層２４，２５の膜厚は酸素拡散抑制の効果およびプロセスの観点から、０．１ｎｍから５００ｎｍの範囲となっていることが望ましい。拡散抑制層２４，２５は、例えば窒化ハフニウム（ＨｆＮ）や窒化ジルコニウム（ＺｒＮ）、窒化タンタル（ＴａＮ）のような比較的抵抗が高い材料で構成されている場合は、拡散抑制層２４，２５の膜厚は、例えば０．１ｎｍから１０ｎｍ程度に薄く調整されていることが好ましい。
　拡散抑制層２４，２５は、例えば、窒化ケイ素（ＳｉＮ）のような絶縁性がある膜であってもよい。この場合、拡散抑制層２４，２５は、スイッチ素子２０のスイッチ特性に悪影響を及ぼさない程度に薄くなっていることが好ましい。拡散抑制層２４，２５は、例えば、膜厚が例えば０．１ｎｍから５ｎｍの窒化ケイ素（ＳｉＮ）膜となっていることが好ましい。
　図７Ａ、図７Ｂ、図７Ｃは、メモリセルアレイ１の一部の断面構成の一変形例を表したものであり、これまで上記で挙げてきた構成を組み合わせた例を表したものである。図７Ａは、図４Ａの構成を有するスイッチ素子２０を備えたメモリセル１０およびその周囲の断面構成の一例を表したものである。図７Ｂは、図７Ａのメモリセルアレイ１において、拡散抑制層１４がメモリ素子３０の側壁まで覆っているときの、メモリセル１０およびその周囲の断面構成の一例を表したものである。図７Ｃは、図７Ｂのメモリセルアレイ１において、拡散抑制層１５が取り除かれたときの、メモリセル１０およびその周囲の断面構成の一例を表したものである。これらの例のように、拡散抑制層１４がスイッチ層２２と層間絶縁膜１３との間に配置されていることにより、層間絶縁膜１３からスイッチ層２２への酸素拡散が抑制される。特に層間絶縁膜１３がＳｉＯｘ等の酸化物からなる場合には、拡散抑制層１４がスイッチ層２２と層間絶縁膜１３との間に配置されていることにより、層間絶縁膜１３からスイッチ層２２への酸素拡散が抑制される。なお、スイッチ層２２への酸素拡散の抑制の観点からは、図７Ａ、図７Ｂに示したように、スイッチ層２２が、酸化物ではない層のみと接していることが好ましい。
（メモリセル１０のＩＶ特性）
　次に、メモリセル１０のＩＶ特性について説明する。図８～図１１は、メモリセル１０の書き込み時（例えば、順バイアス）および消去時（例えば、逆バイアス）における印加電圧と電極に流れる電流値との関係を表したものである。実線は電圧印加時におけるＩＶ特性を、点線は印加電圧を減少方向に掃引した際のＩＶ特性を表している。
　図８は、スイッチ素子２０のＩＶ特性を表したものである。スイッチ素子２０に順バイアス（ここでは、書き込み電圧）が印加されると、スイッチ素子２０では、印加電圧の増加に伴って電流が上昇し、ある閾値電圧（スイッチング閾値電圧）を超えるとＯＴＳ動作により急激に電流が増大、あるいは抵抗が低くなり、オン状態となる。この後、印加電圧を減少させていくと、スイッチ素子２０の電極に流れる電流値は徐々に減少する。例えば、スイッチ素子２０を構成する材料および形成条件にもよるが、増加時とほぼ同等の閾値電圧で急激に抵抗が上昇してオフ状態となる。なお、図８中のＨ１がスイッチ素子２０の選択比である。
　図９は、メモリ素子３０のＩＶ特性を表したものである。図９からわかるように、メモリ素子３０では、印加電圧の増加に伴って電流値が上昇し、ある閾値電圧においてメモリ層３１の抵抗変化層における伝導パスの形成による書き込み動作が行われ、メモリ層３１が低抵抗状態へと変化して電流が増大する。即ち、メモリ素子３０は、書き込み電圧の印加によって低抵抗状態となり、この低抵抗状態は印加電圧停止後も維持される。
　図１０は、メモリセル１０のＩＶ特性を表したものである。メモリセル１０の書き込み電圧の印加開始および停止における電流値のスイッチング挙動は、スイッチ素子２０およびメモリ素子３０のＩＶ曲線Ａ１，Ｂ１を合わせた図１０のＩＶ曲線Ｃ１となる。このようなメモリセル１０では、例えば、Ｖ／２バイアス方式において、メモリセル１０の読み出し電圧（Ｖread）がＩＶ曲線Ｃ１上の、２か所の急峻な抵抗変化を迎える電圧の間（図１０の矢印Ａの範囲）の電圧に設定され、Ｖread／２がＶreadの半分の電圧に設定される。これにより、ＶreadバイアスとＶread／２バイアスとの電流比で定義される選択比（オン／オフ比）が大きくなる。また、上記のように、メモリセル１０のＩＶ曲線Ｃ１は、スイッチ素子２０のＩＶ曲線Ａ１と、メモリ素子３０のＩＶ曲線Ｂ１とを合わせたものであるので、スイッチ素子２０の閾値前後の抵抗変化（あるいは電流変化）が大きいほど選択比（オン／オフ比）が大きくなる。また、選択比が大きければ大きいほど読み出しマージンが大きくなるため、誤読み出しすることなくクロスポイントアレイサイズを大きくすることが可能となり、メモリセルアレイ１の更なる大容量化が可能となる。
　これは、読み出し動作だけでなく、書き込み動作についても同様である。図１１は、図１０と同様に、メモリセル１０のＩＶ特性を表したものである。上述したように、クロスポイントアレイでは、対象のメモリセル１０と同じビット線ＢＬあるいはワード線ＷＬに多数のビットが接続されている。このため、図１１に示したように、Ｖwrite/２とＩＶ曲線Ｃ１の点線のＳｅｔ状態のＩＶループの交点で示される、Ｖwrite／２にバイアスされた非選択時のリーク電流が大きいと、非選択のメモリセル１０で誤書き込みを生じる虞がある。よって、書き込み動作では、メモリ素子３０を書き込む際に必要な電流が得られる電圧に書き込み電圧Ｖwriteが設定されたうえで、Ｖwrite／２にバイアスされた非選択のメモリセル１０が誤書き込みを生じない程度のリーク電流に抑えることが好ましい。即ち、Ｖwrite／２にバイアスされた非選択時のリーク電流が小さければ小さいほど、大規模なクロスポイントアレイを誤書き込みなく動作させることができる。従って、書き込み動作時もスイッチ素子２０のオン／オフ比を大きくすることが、メモリセルアレイ１の大容量化につながる。
　一方、逆バイアス（ここでは消去電圧）が印加されると、スイッチ素子２０の消去電圧印加時における電流値の変化は、書き込み電圧を印加した際と同様の挙動を示す（図８のＩＶ曲線Ａ２）。これに対して、メモリ素子３０の消去電圧印加時における電流値の変化は、消去閾値電圧以上の電圧印加によって、低抵抗状態から高抵抗状態へと変化する（図９のＩＶ曲線Ｂ２）。更に、メモリセル１０の消去電圧印加時における電流値の変化は、書き込み電圧印加時と同様に、スイッチ素子２０のＩＶ曲線Ａ２とメモリ素子３０のＩＶ曲線Ｂ２とを合わせたものとなる（図１０または図１１のＩＶ曲線Ｃ２）。
　なお、Ｖ／２バイアス方式では、例えば、読み出しバイアスが書き込み側に設定された場合でも、Ｖreset／２バイアスでの消去時のリーク電流が問題となる。即ち、リーク電流が大きい場合は、意図しない誤消去が生じる恐れがある。従って、正バイアスを印加する場合と同様に、スイッチ素子２０のオン／オフ比を大きく、オフ時のリーク電流を小さくするほど、クロスポイントアレイの大規模化に有利となる。即ち、メモリセルアレイ１の大容量化につながる。
　ところで、図８～図１１からわかるように、スイッチ素子２０、メモリ素子３０およびメモリセル１０は、消去電圧が印加されたときにも、書き込み電圧が印加されたときと同様のＩＶカーブが得られる。つまり、スイッチ素子２０、メモリ素子３０およびメモリセル１０は、双方向特性を有している。スイッチ素子２０、メモリ素子３０およびメモリセル１０のＩＶ特性は、実際には、素子ごとにばらつきを持っている。そのため、メモリセルアレイ１に含まれる複数の（例えば１２０個の）メモリセル１０は、例えば、図１２に模式的に示したような、閾値電圧ばらつきを有している。なお、図１２において、黒塗りした箇所は、素子ごとのＩＶカーブにばらつきが存在していることを示している。
　図１２の書き込み時のＩＶ特性において、右側のＩＶカーブは、スイッチ素子２０がオフしているときのメモリセル１０のＩＶカーブである。そのため、右側のＩＶカーブのばらつきは、メモリ素子３０の閾値電圧ばらつきを表している。また、図１２の書き込み時のＩＶ特性において、左側のＩＶカーブは、メモリ素子３０がオンしているときのメモリセル１０のＩＶカーブである。そのため、左側のＩＶカーブのばらつきは、スイッチ素子２０の閾値電圧ばらつきを表している。図１２の書き込み時のＩＶ特性において、右側のＩＶカーブと、左側のＩＶカーブとの間の隙間が、読み出しマージンＲＭである。この読み出しマージンＲＭが広ければ広いほど、クロスポイントアレイの大規模化に有利となる。即ち、メモリセルアレイ１の大容量化につながる。
（スイッチ素子２０の閾値電圧ばらつき）
　次に、スイッチ素子２０の閾値電圧ばらつきを検証するために行った種々の実験について説明する。
（実験その１）
　実験その１では、５つの試料（試料０１～０５）を作成した。各試料の表面に、多数のスイッチ素子２０を形成した。各試料を、以下のようにした形成した。まず、ＭＯＳトランジスタ回路とＴｉＮからなる第１電極２１を露出した状態で基板上に複数形成し、基板の表面を逆スパッタによってクリーニングする。次に、窒素をチャンバー内に流しながら、ＴｅターゲットおよびＢ4Ｃターゲットを同時にスパッタすることにより、ＴｉＮからなる第１電極２１の上に、ＢＣＴｅＮ層を２０ｎｍ成膜した。続いて、ＢＣＴｅＮ層の表面に、Ｗ層を３０ｎｍ成膜した。その後、パターニングを行うことにより、ＴｉＮからなる第１電極２１と、ＢＣＴｅＮ層からなるスイッチ層２２と、Ｗ層からなる中間電極２３が積層されたスイッチ素子２０を基板上に多数形成した。このようにして形成した試料に対して、３２０℃、２時間の熱処理を行った。実験その１において、チャンバー内の真空度を、図１３に示したように試料ごとに変えた。なお、チャンバー内の真空度を変えるために、試料ごとにスパッタ装置を変えた。
　上記のようにして形成した各試料に対してＸＰＳ分析を行い、各試料におけるスイッチ素子２０の各元素の組成を導出し、その結果酸素以外の元素比がほぼ同一であることを確認した。図１４に、各試料におけるスイッチ素子２０の酸素含有量を示した。図１４から、チャンバー内の真空度が大きいほど、スイッチ素子２０の酸素含有量も大きくなることがわかった。
　次に、試料ごとに、１２０個のスイッチ素子２０に対して最大電流が８０ｍＡとなるように、各試料に設けたトランジスタのゲート電圧を調整し、ソース－ドレイン電圧を０Ｖから６Ｖまで０．１Ｖずつ上昇させ、急峻に抵抗変化したときの電圧を測定した。図１５に、試料０５に設けた１２０個のスイッチ素子２０から得られた測定結果を示した。図１６から、スイッチ素子２０に印加する電圧がプラスであってもマイナスであっても、同様のＩＶカーブが得られており、スイッチ素子２０が双方向特性を有していることを確認することができた。また、スイッチ素子２０に印加する電圧がプラスであってもマイナスであっても、１２０個のスイッチ素子２０の閾値電圧には、ばらつきΔＶｔｈ１があることがわかった。
　次に、試料ごとに得られた、１２０個のスイッチ素子２０の閾値電圧のばらつきの標準偏差を求めた。図１６に、求めた標準偏差を、横軸を酸素含有量、縦軸を閾値電圧のばらつきの標準偏差とするグラフ上に、試料ごとにプロットした。図１６から、酸素含有量が大きいほど、閾値電圧ばらつきが大きいことがわかった。つまり、成膜前のチャンバー内の真空度が悪いほど、スイッチ素子２０の酸素含有量が増加し、それに伴い、閾値電圧ばらつきが悪化することがわかった。特に、酸素量が５ａｔ％を境に、閾値電圧ばらつきが急峻に悪化していることがわかる。ある成膜装置においては、チャンバー内の真空度が１．０Ｅ－５Ｐａ台で成膜を行うが、この辺りの真空度で成膜を開始すると、酸素含有量が５ａｔ％を超えて、閾値電圧ばらつきが大きく悪化してしまう。そのため、より酸素含有量を減らして閾値電圧ばらつきを抑えるには、成膜前のチャンバー内の真空度を１．０Ｅ－６Ｐａ、または、それよりも良い状態にした上で、成膜を行うことが好ましい。そのようにすることにより、スイッチ層２２の酸素含有量が、５ａｔ％以下となり、スイッチ素子２０の閾値電圧のばらつきが低く抑えられる。また、成膜前に酸素含有量を減らすために使用するターゲットのプリスパッタの十分な実施や、酸素を吸着するゲッター材料の放電、チャンバーのベーキングの十分な実施等の方法が考えられる。
　必ずしも明らかではないが、ＢＣＴｅＮのようなカルコゲナイド材料中に酸素が少量でも存在すると、酸素と、Ｔｅあるいは他の元素との結合により、結合した元素の部分的な偏析が生じ、それによって閾値電圧ばらつきが生じ始めるものと思われる。酸素含有量が５ａｔ％を超えると、Ｔｅ－Ｏや他の元素と酸素との結合の割合も増加して、カルコゲナイド材料内の広い範囲に大きな偏析が生じ、それによって閾値電圧ばらつきが急激に大きくなっていくと考えられる。実際に、図１７に示した、酸素含有量が７ａｔ％のＢＣＴｅＮ層のＴＥＭ写真によると、ＢＣＴｅＮ層のいたるところで偏析が生じていることがわかる。従って、酸素含有量は少なければ少ないほど、閾値電圧等のスイッチ素子特性が安定し、閾値電圧ばらつきが減少すると推定できる。
　スイッチ特性は、カルコゲン元素（Ｔｅ）のＯＴＳ特性により得られている。そのため、Ｂ、ＣまたはＮと、他の元素との組み合わせだけではなく、カルコゲン元素と他の元素との組み合わせでもスイッチ素子特性は得られる。このことから、カルコゲン元素（Ｔｅ）に対する酸素の量が増えるに従い、閾値電圧ばらつきが大きくなることが理解できる。スイッチ素子材料を構成する元素としては、例えば、１３族（Ｂ、Ａｌ、Ｇａ）、１４族（Ｃ、Ｓｉ、Ｇｅ）、１５族（Ｎ、Ｐ、Ａｓ、Ｓｂ、Ｂｉ）等の元素が挙げられる。これらの元素を用いることにより、抵抗が大きく下がることがなく、さらに、カルコゲン元素と組み合わせて組成の調整を行うことで抵抗値が保持されることがないスイッチ素子特性を得ることができる。そのようなスイッチ素子特性を得ることのできるスイッチ素子材料としては、例えば、ＧａＴｅＮ、ＧｅＴｅＮ、ＡｓＧｅＳｉＮＴｅなどが挙げられる。また、スイッチ素子特性が損なわれない範囲であれば、例えば、Ｔｉ、Ｚｒ、Ｈｆ等の遷移金属元素や、Ｍｇ、Ｇｄ等の他の金属元素がカルコゲン元素に添加されても構わない。そのようなスイッチ素子材料として、例えば、ＭｇＢＴｅＮが挙げられる。これらの元素とカルコゲン元素を組み合わせたスイッチ素子材料中に含まれる酸素をできるだけ少なくすることで、閾値電圧ばらつきを小さくすることが可能である。
（実験その２）
　実験その２では、２つの試料（試料０６、０７）を作成した。各試料の表面に、多数のスイッチ素子２０を形成した。各試料を、以下のようにした形成した。まず、試料０６について説明する。ＭＯＳトランジスタ回路とＴｉＮからなる第１電極２１を露出した状態で基板上に複数形成し、基板の表面を逆スパッタによってクリーニングした。次に、ＴｉＮからなる第１電極２１の上に、スパッタによりＳｉＮｘ層を成膜した。次に、試料０６を一旦、チャンバーから大気中に取り出したのち、試料０６をフォトリソグラフィ工程に投入し、ＳｉＮｘ層にコンタクトホールを形成した。次に、試料０６の表面を逆スパッタによりクリーニングしたのち、コンタクトホール内に１０ｎｍのＴｉＮ層を形成する。続いて、窒素をチャンバー内に流しながら、スパッタにより、ＴｉＮ層の表面に２０ｎｍのＢＣＴｅＮ層を形成し、さらに、ＢＣＴｅＮ層の表面に、３０ｎｍのＷ層を形成した。このときのＢＣＴｅＮ層の組成が、実験その１におけるＢＣＴｅＮ層の組成と同じである。その後、パターニングを行うことにより、ＴｉＮからなる第１電極２１と、ＢＣＴｅＮ層からなるスイッチ層２２と、Ｗ層からなる中間電極２３が積層されたスイッチ素子２０を基板上に多数形成した。このようにして、ＴｉＮからなる第１電極２１およびＷ層からなる中間電極２３に挟まれたＢＣＴｅＮと、それらの周囲をＳｉＮｘが覆う構造の試料０６を作成した。この試料０６に対して、３２０℃、２時間の熱処理を行った。なお、上記のプロセスにおいて、ＳｉＮｘ層の代わりに、ＳｉＯｘ層を形成することにより、試料０７を形成した。
　次に、試料ごとに、１２０個のスイッチ素子２０に対して最大電流が８０ｍＡとなるように、各試料に設けたトランジスタのゲート電圧を調整し、ソース－ドレイン電圧を０Ｖから６Ｖまで０．１Ｖずつ上昇させ、急峻に抵抗変化したときの電圧を測定した。次に、試料ごとに得られた、１２０個のスイッチ素子２０の閾値電圧のばらつきの標準偏差を求めた。図１８に、求めた標準偏差を、試料ごとに示した。図１８から、スイッチ素子２０の周囲がＳｉＮｘ層で囲まれている場合、スイッチ素子２０の閾値電圧ばらつきが小さくなっているが、スイッチ素子２０の周囲がＳｉＯｘ層で囲まれている場合、スイッチ素子２０の閾値電圧ばらつきが大きくなっていることがわかった。
　スイッチ素子材料を形成した際に、スイッチ素子２０と接する層に酸素が含まれている場合、成膜中やプロセス中の高温や熱処理によってスイッチ素子材料中へ酸素が拡散して酸素含有量が増加したと考えられる。実験その１によれば、スイッチ素子材料ＢＣＴｅＮ中の酸素含有量が５ａｔ％以下の場合は、閾値電圧ばらつきは０．１を下回る。一方、実験その２で層間膜としてＳｉＮｘ層を用いた場合は、スイッチ素子材料中の酸素含有量は膜中いずれの場所も５ａｔ％以下であると推定される。一方で実験その２で層間膜としてＳｉＯｘ層を用いた場合は、酸素が層間膜からスイッチ素子２０中へ拡散し、ＳｉＯｘと接するスイッチ素子材料の表面あるいはスイッチ素子材料全体の酸素含有量が５ａｔ％以上に増加する。その結果、Ｔｅやその他の元素との結合により偏析が生じやすくなり、閾値電圧ばらつきが生じるようになると考えられる。
（実験その３）
　実験その３では、２つの試料（試料０８、０９）を作成した。各試料の表面に、多数のスイッチ素子２０を形成した。各試料を、以下のようにした形成した。まず、試料０８について説明する。ＭＯＳトランジスタ回路とＴｉＮからなる第１電極２１を露出した状態で基板上に複数形成し、基板の表面を逆スパッタによってクリーニングした。次に、窒素をチャンバー内に流しながら、ＴｉＮからなる第１電極２１の上にＢＣＴｅＮ層を成膜し、ＢＣＴｅＮ層の表面にＷ層を成膜した。その後、パターニングを行うことにより、ＴｉＮからなる第１電極２１と、ＢＣＴｅＮ層からなるスイッチ層２２と、Ｗ層からなる中間電極２３が積層されたスイッチ素子２０を基板上に多数形成した。最後に、各スイッチ素子２０全体をＳｉＮ層で覆った。これらの工程において、大気中や酸素にスイッチ層が一度も触れないようにプロセスを行った。このようにして形成した試料０８とは異なり、３２０℃、２時間の熱処理を行った。なお、上記のプロセスにおいて、基板上に形成した多数のスイッチ素子２０が大気暴露やアッシング等の酸素を利用した工程を経過した後に各スイッチ素子２０全体をＳｉＮｘ層で覆うことにより、試料０９を形成した。
　図１９に、試料０８のＴＥＭ写真を示した。図２０に、試料０９のＴＥＭ写真を示した。図２１に、各試料のスイッチ素子２０の閾値電圧ばらつきを示した。図１９では、スイッチ素子２０の周囲に酸化膜が形成されていないが、図２０では、スイッチ素子２０の周囲に酸化膜が形成されていることがわかった。この酸化膜はＳｉやスイッチ素子２０に含まれる元素の酸化物である。これは層間絶縁膜１３としてＳｉＮｘを用いたとしても、途中のプロセスでスイッチ素子２０が大気暴露により酸素にさらされたり、レジストリムーブのためのアッシング工程で酸素にさらされたりすることで、スイッチ層２２と層間絶縁膜１３との間に酸化物が生成してしまうことを意味している。図２１から、試料０８のスイッチ素子２０の閾値電圧ばらつきは、試料０９のスイッチ素子２０の閾値電圧ばらつきよりも非常に小さくなっていることがわかった。このことから、実験２のように意図して酸化膜を形成した場合、あるいは実験その３のようにプロセスによって意図せずに酸化膜が形成された場合でも、結果としてスイッチ層２２の周囲に酸化膜が存在しスイッチ層２２と触れている場合、スイッチ素子２０の閾値電圧ばらつきが大きく悪化していると考えられる。したがって、スイッチ素子２０の周囲が酸化膜ではない層のみと接する素子構造を作成することで、閾値電圧ばらつきを小さくすることが可能である。
　次に、本実施の形態のメモリセルアレイ１の効果について説明する。
　実験その２より、スイッチ素子２０に接する層に酸化物が用いられている場合、スイッチ素子２０の酸素含有量が増加し、スイッチ素子２０の閾値電圧ばらつきが大きくなってしまう。従って、メモリセル１０を覆う絶縁層を形成する場合には、その絶縁層として、ＳｉＯｘなどの酸化層ではなく、ＳｉＮｘなどの窒化層を用いることで、スイッチ素子２０の酸素含有量を５ａｔ％以下にすることができ、スイッチ素子２０の閾値電圧ばらつきの上昇を抑えることが可能である。また、層間絶縁膜１３が酸化物や酸素を多く含む場合、拡散抑制層１４をスイッチ素子２０の側面に設け、層間絶縁膜１３が直接、スイッチ素子２０の側面に接しないようにすることで、スイッチ素子２０の酸素含有量を５ａｔ％以下にすることができ、スイッチ素子２０の閾値電圧ばらつきの上昇を抑えることが可能である。
　スイッチ層２２が、メモリ素子３０に酸素が使われるＲＲＡＭや、酸素が添加されたＰＣＭメモリ材料と組み合わせて使用される場合などには、スイッチ層２２の上下の電極（第１電極２１および中間電極２３）からの酸素の拡散によりスイッチ層２２の酸素含有量が増加することも考えられる。また、メモリセルアレイ１では、層間絶縁膜１３が使用されるので、同様に上下方向からの酸素の拡散が考えられる。しかし、そのような場合であっても、本実施の形態において、少なくともスイッチ層２２の上下の電極（第１電極２１および中間電極２３）が、スイッチ層２２への酸素の拡散を抑制する金属材料によって構成されているときには、スイッチ層２２への酸素の拡散を抑制することができる。その結果、スイッチ素子２０の酸素含有量を５ａｔ％以下にすることができ、スイッチ素子２０の閾値電圧ばらつきの上昇を抑えることが可能である。また、本実施の形態において、スイッチ層２２と、第１電極２１および中間電極２３との間に拡散抑制層２４，２５が設けられている場合にも、スイッチ層２２への酸素の拡散を抑制することができる。その結果、スイッチ素子２０の酸素含有量を５ａｔ％以下にすることができ、スイッチ素子２０の閾値電圧ばらつきの上昇を抑えることが可能である。
　また、第１電極２１および第２電極３２が層間絶縁膜１３に埋め込まれた構造となっている場合に、第１電極２１に直接、スイッチ層２２が接するとき、スイッチ層２２の上面または下面の一部が、第１電極２１で覆われないことがある。特に、第１電極２１の線幅が細くなっているときに、スイッチ層２２の上面または下面の一部が、第１電極２１で覆われないことがある。このような場合であっても、本実施の形態において、スイッチ層２２が直接、層間絶縁膜１３に接することがないように、スイッチ層２２と層間絶縁膜１３との間に拡散抑制層１５が設けられている場合には、スイッチ層２２への酸素の拡散を抑制することができる。その結果、スイッチ素子２０の酸素含有量を５ａｔ％以下にすることができ、スイッチ素子２０の閾値電圧ばらつきの上昇を抑えることが可能である。
＜２．変形例＞
　以下に、上記実施の形態のメモリセルアレイ１の変形例について説明する。なお、以下では、上記実施の形態と共通の構成要素に対しては、上記実施の形態で付されていた符号と同一の符号が付される。また、上記実施の形態と異なる構成要素の説明を主に行い、上記実施の形態と共通の構成要素の説明については、適宜、省略するものとする。
［変形例Ａ］
　図２２は、上記実施の形態のメモリセルアレイ１の一変形例を表したものである。本変形例では、メモリセルアレイ１において、スイッチ素子２０がビット線ＢＬに接して設けられており、さらに、クロスポイントだけでなく、ビット線ＢＬの延在方向に延在して設けられている。これにより、ビット線ＢＬあるいはワード線ＷＬとなる層と同時にスイッチ素子層あるいはメモリ素子層を成膜し、一括してフォトリソグラフィのプロセスによる形状加工を行うことができ、プロセス工程を削減可能となる。本変形例では、スイッチ層２２に直接、接している層（例えば、第１電極２１、中間電極２３および周囲の層間絶縁膜１３）が、スイッチ層２２への酸素の拡散を抑制する材料によって構成されている。これにより、スイッチ素子２０の酸素含有量を５ａｔ％以下にすることができ、スイッチ素子２０の閾値電圧ばらつきの上昇を抑えることが可能である。
［変形例Ｂ］
　図２３は、上記実施の形態のメモリセルアレイ１の一変形例を表したものである。本変形例では、拡散抑制層１４，１５，２４，２５が設けられておらず、スイッチ層２２が直接、層間絶縁膜１３等に接している。本変形例では、スイッチ層２２に直接、接している層（例えば、第１電極２１、中間電極２３および層間絶縁膜１３）が、スイッチ層２２への酸素の拡散を抑制する材料によって構成されている。これにより、スイッチ素子２０の酸素含有量を５ａｔ％以下にすることができ、スイッチ素子２０の閾値電圧ばらつきの上昇を抑えることが可能である。なお、本変形例において、スイッチ素子２０を形成する際に、上述の実験その１の試料０１～０３と同様の製造プロセスを実行することが好ましい。このようにすることにより、スイッチ素子２０の酸素含有量を５ａｔ％以下にすることができ、スイッチ素子２０の閾値電圧ばらつきの上昇を抑えることが可能である。
［変形例Ｃ］
　上記実施の形態および変形例Ａ，Ｂにおいて、ワード線ＷＬまたはビット線ＢＬがメモリセルアレイ１の積層方向に延在していてもよい。この場合、各ワード線ＷＬと、各ビット線ＢＬとは、メモリセルアレイ１の積層面内方向において互いに対向することになり、各メモリセル１０に含まれるスイッチ素子２０およびメモリ素子３０は、メモリセルアレイ１の積層面内方向に直列に接続されることになる。
　以上、実施の形態およびその変形例Ａ～Ｃを挙げて本技術を説明したが、本技術は上記実施の形態等に限定されるものではなく、種々変形が可能である。なお、本明細書中に記載された効果は、あくまで例示である。本技術の効果は、本明細書中に記載された効果に限定されるものではない。本技術が、本明細書中に記載された効果以外の効果を持っていてもよい。
　また、例えば、本技術は以下のような構成を取ることができる。
（１）
　第１電極と、
　前記第１電極に対向配置された第２電極と、
　前記第１電極と前記第２電極との間に設けられると共に、テルル（Ｔｅ）、セレン（Ｓｅ）および硫黄（Ｓ）から選ばれる少なくとも１種のカルコゲン元素を含むスイッチ層と、
　前記スイッチ層の表面のうち少なくとも一部に接すると共に、前記スイッチ層への酸素の拡散を抑制する拡散抑制層と
　を備えた
　スイッチ素子。
（２）
　前記スイッチ層は、印加電圧を所定の閾値電圧以上に上げることにより低抵抗状態に変化し、前記閾値電圧より低い電圧に下げることにより高抵抗状態に変化する
　（１）に記載のスイッチ素子。
（３）
　前記拡散抑制層は、前記第１電極または前記第２電極と、前記スイッチ層との間とは異なる位置に設けられており、絶縁性の窒化物、絶縁性の炭化物、または絶縁性のホウ化物によって構成されている
　（１）または（２）に記載のスイッチ素子。
（４）
　前記拡散抑制層は、窒化ケイ素（ＳｉＮ）、窒化タンタル（ＴａＮ）、炭化ケイ素（ＳｉＣ）、炭窒化ケイ素（ＳｉＣＮ）、窒化アルミニウム（ＡｌＮ）、窒化ホウ素（ＢＮ）および窒化炭化ホウ素（ＢＣＮ）から選ばれる少なくとも１種の単層もしくは２種以上の積層によって構成されている
　（３）に記載のスイッチ素子。
（５）
　前記拡散抑制層は、前記第１電極または前記第２電極と、前記スイッチ層との間に設けられている
　（１）または（２）に記載のスイッチ素子。
（６）
　前記拡散抑制層は、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、タンタル（Ｔａ）、ジルコニウム（Ｚｒ）、窒化ジルコニウム（ＺｒＮ）、ハフニウム（Ｈｆ）、窒化ハフニウム（ＨｆＮ）、窒化タンタル（ＴａＮ）、タングステン（Ｗ）、窒化タングステン（ＷＮ）、白金（Ｐｔ）、金（Ａｕ）、ルテニウム（Ｒｕ）、イリジウム（Ｉｒ）から選ばれる１種の単層膜、あるいは２種以上の合金層膜もしくは積層膜によって構成されている
　（５）に記載のスイッチ素子。
（７）
　前記拡散抑制層は、膜厚が０．１ｎｍから５ｎｍの窒化ケイ素（ＳｉＮ）膜である
　（５）に記載のスイッチ素子。
（８）
　前記第１電極、前記第２電極は、前記スイッチ層への酸素の拡散を抑制する金属材料によって構成されている
　（１）ないし（７）のいずれか１つに記載のスイッチ素子。
（９）
　前記第１電極、前記第２電極は、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、タンタル（Ｔａ）、ジルコニウム（Ｚｒ）、窒化ジルコニウム（ＺｒＮ）、ハフニウム（Ｈｆ）、窒化ハフニウム（ＨｆＮ）、酸化タンタル（ＴａＮ）、タングステン（Ｗ）、窒化タングステン（ＷＮ）、白金（Ｐｔ）、金（Ａｕ）、ルテニウム（Ｒｕ）、イリジウム（Ｉｒ）から選ばれる１種の単層膜、あるいは２種以上の合金層膜もしくは積層膜によって構成されている
　（８）に記載のスイッチ素子。
（１０）
　前記スイッチ層は、ホウ素（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、炭素（Ｃ）、ケイ素（Ｓｉ）、ゲルマニウム（Ｇｅ）、窒素（Ｎ）、リン（Ｐ）、ヒ素（Ａｓ）、アンチモン（Ａｂ）およびビスマス（Ｂｉ）から選ばれる少なくとも１種の元素をさらに含む
　（１）ないし（９）のいずれか１つに記載のスイッチ素子。
（１１）
　前記スイッチ層は、ホウ素（Ｂ）、炭素（Ｃ）、ケイ素（Ｓｉ）および窒素（Ｎ）から選ばれる少なくとも１種の元素をさらに含む
　（１）ないし（１０）のいずれか１つに記載のスイッチ素子。
（１２）
　前記スイッチ層は、ＢＴｅ、ＣＴｅ、ＢＣＴｅ、ＣＳｉＴｅ、ＢＳｉＴｅ、ＢＣＳｉＴｅ、ＢＴｅＮ、ＣＴｅＮ、ＢＣＴｅＮ、ＣＳｉＴｅＮ、ＢＳｉＴｅＮおよびＢＣＳｉＴｅＮのうちのいずれかの組成を含む
　（１１）に記載のスイッチ素子。
（１３）
　前記スイッチ層の酸素含有量は、５ａｔ％以下となっている
　（１）ないし（１２）のいずれか１つに記載のスイッチ素子。
（１４）
　前記スイッチ層は、酸化物ではない層のみと接している
　（１）ないし（１３）のいずれか１つに記載のスイッチ素子。
（１５）
　第１電極と、
　前記第１電極に対向配置された第２電極と、
　前記第１電極と前記第２電極との間に設けられ、テルル（Ｔｅ）、セレン（Ｓｅ）および硫黄（Ｓ）から選ばれる少なくとも１種のカルコゲン元素を含むと共に、酸素含有量が５ａｔ％以下となっているスイッチ層と
　を備えた
　スイッチ素子。
（１６）
　複数のメモリセルを備え、
　各前記メモリセルは、メモリ素子および前記メモリ素子に直接接続されたスイッチ素子
を含み、
　前記スイッチ素子は、
　第１電極と、
　前記第１電極に対向配置された第２電極と、
　前記第１電極と前記第２電極との間に設けられると共に、テルル（Ｔｅ）、セレン（Ｓｅ）および硫黄（Ｓ）から選ばれる少なくとも１種のカルコゲン元素を含むスイッチ層と、
　前記スイッチ層の表面のうち少なくとも一部に接すると共に、前記スイッチ層への酸素の拡散を抑制する拡散抑制層と
　を有する記憶装置。
（１７）
　複数のメモリセルを備え、
　各前記メモリセルは、メモリ素子および前記メモリ素子に直接接続されたスイッチ素子
を含み、
　前記スイッチ素子は、
　第１電極と、
　前記第１電極に対向配置された第２電極と、
　前記第１電極と前記第２電極との間に設けられ、テルル（Ｔｅ）、セレン（Ｓｅ）および硫黄（Ｓ）から選ばれる少なくとも１種のカルコゲン元素を含むと共に、酸素含有量が５ａｔ％以下となっているスイッチ層と
　を有する記憶装置。
　本出願は、日本国特許庁において２０１５年３月３１日に出願された日本特許出願番号第２０１５－０７３０５４号を基礎として優先権を主張するものであり、この出願のすべての内容を参照によって本出願に援用する。
　当業者であれば、設計上の要件や他の要因に応じて、種々の修正、コンビネーション、サブコンビネーション、および変更を想到し得るが、それらは添付の請求の範囲やその均等物の範囲に含まれるものであることが理解される。

Claims (17)

  1. 　第１電極と、
    　前記第１電極に対向配置された第２電極と、
    　前記第１電極と前記第２電極との間に設けられると共に、テルル（Ｔｅ）、セレン（Ｓｅ）および硫黄（Ｓ）から選ばれる少なくとも１種のカルコゲン元素を含むスイッチ層と、
    　前記スイッチ層の表面のうち少なくとも一部に接すると共に、前記スイッチ層への酸素の拡散を抑制する拡散抑制層と
    　を備えた
    　スイッチ素子。
  2. 　前記スイッチ層は、印加電圧を所定の閾値電圧以上に上げることにより低抵抗状態に変化し、前記閾値電圧より低い電圧に下げることにより高抵抗状態に変化する
    　請求項１に記載のスイッチ素子。
  3. 　前記拡散抑制層は、前記第１電極または前記第２電極と、前記スイッチ層との間とは異なる位置に設けられており、絶縁性の窒化物、絶縁性の炭化物、または絶縁性のホウ化物によって構成されている
    　請求項１に記載のスイッチ素子。
  4. 　前記拡散抑制層は、窒化ケイ素（ＳｉＮ）、窒化タンタル（ＴａＮ）、炭化ケイ素（ＳｉＣ）、炭窒化ケイ素（ＳｉＣＮ）、窒化アルミニウム（ＡｌＮ）、窒化ホウ素（ＢＮ）および窒化炭化ホウ素（ＢＣＮ）から選ばれる少なくとも１種の単層もしくは２種以上の積層によって構成されている
    　請求項３に記載のスイッチ素子。
  5. 　前記拡散抑制層は、前記第１電極または前記第２電極と、前記スイッチ層との間に設けられている
    　請求項１に記載のスイッチ素子。
  6. 　前記拡散抑制層は、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、タンタル（Ｔａ）、ジルコニウム（Ｚｒ）、窒化ジルコニウム（ＺｒＮ）、ハフニウム（Ｈｆ）、窒化ハフニウム（ＨｆＮ）、窒化タンタル（ＴａＮ）、タングステン（Ｗ）、窒化タングステン（ＷＮ）、白金（Ｐｔ）、金（Ａｕ）、ルテニウム（Ｒｕ）、イリジウム（Ｉｒ）から選ばれる１種の単層膜、あるいは２種以上の合金層膜もしくは積層膜によって構成されている
    　請求項５に記載のスイッチ素子。
  7. 　前記拡散抑制層は、膜厚が０．１ｎｍから５ｎｍの窒化ケイ素（ＳｉＮ）膜である
    　請求項５に記載のスイッチ素子。
  8. 　前記第１電極、前記第２電極は、前記スイッチ層への酸素の拡散を抑制する金属材料によって構成されている
    　請求項１に記載のスイッチ素子。
  9. 　前記第１電極、前記第２電極は、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、タンタル（Ｔａ）、ジルコニウム（Ｚｒ）、窒化ジルコニウム（ＺｒＮ）、ハフニウム（Ｈｆ）、窒化ハフニウム（ＨｆＮ）、酸化タンタル（ＴａＮ）、タングステン（Ｗ）、窒化タングステン（ＷＮ）、白金（Ｐｔ）、金（Ａｕ）、ルテニウム（Ｒｕ）、イリジウム（Ｉｒ）から選ばれる１種の単層膜、あるいは２種以上の合金層膜もしくは積層膜によって構成されている
    　請求項８に記載のスイッチ素子。
  10. 　前記スイッチ層は、ホウ素（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、炭素（Ｃ）、ケイ素（Ｓｉ）、ゲルマニウム（Ｇｅ）、窒素（Ｎ）、リン（Ｐ）、ヒ素（Ａｓ）、アンチモン（Ａｂ）およびビスマス（Ｂｉ）から選ばれる少なくとも１種の元素をさらに含む
    　請求項１に記載のスイッチ素子。
  11. 　前記スイッチ層は、ホウ素（Ｂ）、炭素（Ｃ）、ケイ素（Ｓｉ）および窒素（Ｎ）から選ばれる少なくとも１種の元素をさらに含む
    　請求項１に記載のスイッチ素子。
  12. 　前記スイッチ層は、ＢＴｅ、ＣＴｅ、ＢＣＴｅ、ＣＳｉＴｅ、ＢＳｉＴｅ、ＢＣＳｉＴｅ、ＢＴｅＮ、ＣＴｅＮ、ＢＣＴｅＮ、ＣＳｉＴｅＮ、ＢＳｉＴｅＮおよびＢＣＳｉＴｅＮのうちのいずれかの組成を含む
    　請求項１１に記載のスイッチ素子。
  13. 　前記スイッチ層の酸素含有量は、５ａｔ％以下となっている
    　請求項１に記載のスイッチ素子。
  14. 　前記スイッチ層は、酸化物ではない層のみと接している
    　請求項１に記載のスイッチ素子。
  15. 　第１電極と、
    　前記第１電極に対向配置された第２電極と、
    　前記第１電極と前記第２電極との間に設けられ、テルル（Ｔｅ）、セレン（Ｓｅ）および硫黄（Ｓ）から選ばれる少なくとも１種のカルコゲン元素を含むと共に、酸素含有量が５ａｔ％以下となっているスイッチ層と
    　を備えた
    　スイッチ素子。
  16. 　複数のメモリセルを備え、
    　各前記メモリセルは、メモリ素子および前記メモリ素子に直接接続されたスイッチ素子を含み、
    　前記スイッチ素子は、
    　第１電極と、
    　前記第１電極に対向配置された第２電極と、
    　前記第１電極と前記第２電極との間に設けられると共に、テルル（Ｔｅ）、セレン（Ｓｅ）および硫黄（Ｓ）から選ばれる少なくとも１種のカルコゲン元素を含むスイッチ層と、
    　前記スイッチ層の表面のうち少なくとも一部に接すると共に、前記スイッチ層への酸素の拡散を抑制する拡散抑制層と
    　を有する記憶装置。
  17. 　複数のメモリセルを備え、
    　各前記メモリセルは、メモリ素子および前記メモリ素子に直接接続されたスイッチ素子を含み、
    　前記スイッチ素子は、
    　第１電極と、
    　前記第１電極に対向配置された第２電極と、
    　前記第１電極と前記第２電極との間に設けられ、テルル（Ｔｅ）、セレン（Ｓｅ）および硫黄（Ｓ）から選ばれる少なくとも１種のカルコゲン元素を含むと共に、酸素含有量が５ａｔ％以下となっているスイッチ層と
    　を有する記憶装置。
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