WO2015024318A1 - 像素单元及其制造方法、阵列基板和显示装置 - Google Patents

像素单元及其制造方法、阵列基板和显示装置 Download PDF

Info

Publication number
WO2015024318A1
WO2015024318A1 PCT/CN2013/088044 CN2013088044W WO2015024318A1 WO 2015024318 A1 WO2015024318 A1 WO 2015024318A1 CN 2013088044 W CN2013088044 W CN 2013088044W WO 2015024318 A1 WO2015024318 A1 WO 2015024318A1
Authority
WO
WIPO (PCT)
Prior art keywords
insulating layer
hole
thin film
film transistor
via hole
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
PCT/CN2013/088044
Other languages
English (en)
French (fr)
Inventor
孔祥永
王东方
成军
孙宏达
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
BOE Technology Group Co Ltd
Original Assignee
BOE Technology Group Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by BOE Technology Group Co Ltd filed Critical BOE Technology Group Co Ltd
Priority to US14/361,700 priority Critical patent/US9508755B2/en
Publication of WO2015024318A1 publication Critical patent/WO2015024318A1/zh
Anticipated expiration legal-status Critical
Ceased legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136227—Through-hole connection of the pixel electrode to the active element through an insulation layer
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/01—Manufacture or treatment
    • H10D86/021—Manufacture or treatment of multiple TFTs
    • H10D86/0231—Manufacture or treatment of multiple TFTs using masks, e.g. half-tone masks
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/441—Interconnections, e.g. scanning lines
    • H10D86/443—Interconnections, e.g. scanning lines adapted for preventing breakage, peeling or short circuiting
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/451—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs characterised by the compositions or shapes of the interlayer dielectrics
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/60—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs wherein the TFTs are in active matrices

Definitions

  • the present invention relates to the field of display technologies, and in particular, to a pixel unit and a method of fabricating the same, an array substrate including the pixel unit, and a display device including the array substrate. Background technique
  • the display device (for example, a liquid crystal panel) includes an array substrate, and the array substrate generally includes a plurality of pixel units.
  • FIG. 1 is a schematic diagram of a pixel unit structure of a common array substrate.
  • the pixel unit of the array substrate includes at least a thin film transistor 100' and a pixel electrode 200.
  • the thin film transistor 100' includes at least a source 110, a drain 120, and a gate 130.
  • the pixel electrode 200 passes through the via 300'.
  • the organic insulating layer 140 is usually provided as a flat layer over the source 110 and the drain 120 of the thin film transistor 100'.
  • the larger the thickness of the organic insulating layer 140 the smaller the parasitic capacitance.
  • an increase in the thickness of the organic insulating layer causes an increase in the axial height of the via 300', and the larger the axial height of the via 300', the more easily the pixel electrode 200 breaks at the junction with the via 300'.
  • An object of the present invention is to provide a pixel unit and a method of fabricating the same, an array substrate including the pixel unit, and a display device including the array substrate.
  • the pixel electrode is not easily broken at the junction with the via.
  • a pixel unit including a thin film transistor and a pixel electrode including a thin film transistor and a pixel electrode, the thin film transistor including a gate is provided a pole, a source and a drain, the pixel electrode being electrically connected to the drain through a via, and an upper end surface of the via is connected to the pixel electrode, a lower end surface of the via and the drain
  • the pole connection is a stepped hole, and an area of the upper end surface of the via hole is larger than an area of the lower end surface of the via hole.
  • the thin film transistor further includes an organic insulating layer disposed over a source and a drain of the thin film transistor, the via hole penetrating the organic insulating layer.
  • the thin film transistor further includes an inorganic insulating layer disposed between the organic insulating layer and a source and a drain of the thin film transistor, and the via penetrates through the inorganic insulating layer.
  • the via hole includes a large hole portion and a small hole portion, a part of the small hole portion and the large hole portion are disposed in the organic insulating layer, and another portion of the small hole portion is disposed in the In the inorganic insulating layer.
  • the organic insulating layer is made of a photosensitive resin, and an etching selectivity ratio of the inorganic insulating layer to the organic insulating layer is not less than 10.
  • a method of manufacturing a pixel unit comprising the steps of:
  • the step of forming a thin film transistor comprises:
  • the organic insulating layer is made of a photosensitive resin material, and an etching selectivity ratio of the inorganic insulating layer to the organic insulating layer is not less than 10, and the step of forming a via hole includes:
  • the via hole includes a large hole portion and a small hole portion
  • the organic insulating layer is made of a non-photosensitive resin material
  • the patterning process is first formed through the An organic insulating layer and a first hole of the inorganic insulating layer, the first hole has a cross-sectional area identical to that of the small hole portion; after the first hole is formed, the large hole portion is formed by a patterning process.
  • the pixel electrode is formed by a method of inkjet printing.
  • the manufacturing method further includes:
  • the thin film transistor is annealed at an annealing temperature of 200 ° C to 600 ° C and an annealing holding time of 30 min to 3 h.
  • an array substrate is provided, wherein the array substrate includes the above-described pixel unit provided by the embodiment of the present invention.
  • a display device comprising an array substrate, wherein the array substrate is the array substrate provided by the embodiment of the present invention.
  • the via hole is a stepped hole, and the upper end surface of the larger cross-sectional area of the via hole is connected to the pixel electrode, the pixel electrode can be formed with the upper end surface of the via hole. Good contact prevents the pixel electrode from breaking at the junction with the via.
  • the pixel unit provided by the embodiment of the present invention not only has a small parasitic capacitance, but also the pixel electrode of the array substrate is not easily broken.
  • FIG. 1 is a schematic structural diagram of a pixel unit of an array substrate in the prior art
  • FIG. 2 is a schematic structural diagram of a pixel unit according to an embodiment of the present invention
  • FIG. 3 is another embodiment of a pixel unit according to an embodiment of the present invention
  • a schematic diagram of the structure and
  • FIGS. 5a to 5i are diagrams illustrating a method of fabricating a pixel unit according to an embodiment of the present invention. Description of the reference numerals
  • active layer 170 gate insulating layer
  • an aspect of the present invention provides a pixel unit including a thin film transistor 100 and a pixel electrode 200, and the thin film transistor 100 includes a gate electrode.
  • the pixel electrode 200 is electrically connected to the drain 120 through the via 300, and the upper end surface of the via 300 is connected to the pixel electrode 200, and the lower end surface of the via 300 and the thin film transistor 100 are drained.
  • the poles 120 are connected, wherein the via 300 is a stepped hole, and the area of the upper end surface of the via 300 is larger than the area of the lower end of the via 300.
  • a thick organic insulating layer 140 is usually disposed above the source 110 and the drain 120 of the thin film transistor 100.
  • the via 300 penetrates the organic insulating layer 140 to reach the drain 120.
  • the via hole 300 is set as a stepped hole, and the upper end surface of the via hole 300 having a large cross section is connected to the pixel electrode 200.
  • the pixel electrode 200 can form a good contact with the upper end surface of the via hole 300, so that the pixel electrode 200 can be prevented from being broken at the connection with the via hole 300. .
  • the via 300 can ensure the electrical connection between the pixel electrode 200 and the drain 120 of the thin film transistor 100, and can increase the pixel electrode 200 and the via 300.
  • the thin film transistor 100 may further include a gate electrode 130, an active layer 160, a gate insulating layer 170, and an ohmic contact layer 180.
  • an oxide of silicon (SiO x ), a nitride of silicon (SiN x ), an oxide of hafnium (HfO x ), an oxide of silicon (SiON), an oxide of aluminum may be utilized.
  • One or more of ( ⁇ 1 ⁇ ⁇ ) and the like form the gate insulating layer 170.
  • the gate insulating layer 170 may have a single layer structure formed of one of the above materials, or may have a stacked structure formed of several of the above materials.
  • the gate insulating layer 170 may be a stacked structure of SiN x /SiO x or a stacked structure of SiN x /SiON/SiO x .
  • the thickness of the gate insulating layer 170 is between 300 nm and 600 nm.
  • the gate insulating layer 170 can be formed by PECVD (Plasma Enhanced Chemical Vapor Deposition).
  • the position and structure of the ohmic contact layer 180 are also not particularly limited as long as they are in direct contact with the active layer 160.
  • the ohmic contact layer 180 may be located on the upper surface of the active layer 160 and between the source 110 and the drain 120.
  • the ohmic contact layer 180 may be located on the upper surfaces of both sides of the active layer 160, and the source 110 and the drain 120 are respectively covered.
  • the shape of the cross section of the via hole 300 is not limited, that is, the cross section of the via hole 300 may be circular, or may be elliptical or square.
  • the thin film transistor 100 may further include an inorganic insulating layer 150 disposed at a source of the thin film transistor 100.
  • the organic insulating layer 140 is disposed above the inorganic insulating layer 150, and the inorganic insulating layer 150 is disposed between the organic insulating layer 140 and the source 110 and the drain 120 of the thin film transistor 100.
  • the via 300 passes through the inorganic insulating layer 150 and the organic insulating layer 140.
  • a portion of the small hole portion 320 and the large hole portion 310 are disposed in the organic insulating layer 140, and another portion of the small hole portion 320 is disposed in the inorganic insulating layer 150.
  • the material of the inorganic insulating layer 150 is also not particularly limited.
  • the inorganic insulating layer 150 may be oxidized by silicon oxide (SiO x ), silicon nitride (SiN x ), germanium.
  • the inorganic insulating layer 150 may be a multilayer structure formed of any of the above materials.
  • the inorganic insulating layer 150 may have a thickness of between 300 nm and 600 nm.
  • the organic insulating layer 140 may be formed using a resin material.
  • the resin material may be a photosensitive resin material or a non-photosensitive resin material.
  • the organic insulating layer 140 made of a photosensitive resin material has properties similar to those of the photoresist.
  • the organic insulating layer 140 can be used as an etch barrier layer of the inorganic insulating layer 150, thereby reducing one pattern etching. Process. In the following, how to use the organic insulating layer 140 as an etching barrier layer of the inorganic insulating layer 150 will be described in detail, which will not be described herein.
  • Step 10 forming a thin film transistor 100 (Fig. 5a to Fig. 5g);
  • Step 11 Form the source 110 and the drain 120 of the thin film transistor 100 (FIG. 5e); Step 12, form an inorganic insulating layer 150 over the source 110 and the drain 120 (Fig.
  • An organic insulating layer 140 is formed on the inorganic insulating layer 150 (Fig. 5g).
  • the inorganic insulating layer 150 may be silicon oxide (SiO x), silicon nitride (SiN x), hafnium oxide (HfO x), aluminum oxide ( ⁇ 1 ⁇ ⁇ ) of any one of A single layer structure formed.
  • the inorganic insulating layer 150 may be a multilayer structure formed of any of the above materials.
  • the inorganic insulating layer 150 can be formed by PECVD.
  • the formation of the organic insulating layer 140 can reduce the parasitic capacitance, and the formation of the inorganic insulating layer 150 can prevent the moisture absorbed by the organic insulating layer 140 from collecting on the source 110 and the drain 120 of the thin film transistor 100.
  • the organic insulating layer 140 can be formed using a PECVD technique.
  • the step 10 of forming the thin film transistor 100 further includes: a step of providing a substrate; a step of forming a gate 130 on the substrate (FIG. 5a); forming a gate a step of forming a gate insulating layer 170 on the substrate of the pole 130 (FIG. 5b); a step of forming the active layer 160 on the gate insulating layer 170 (FIG. 5c); a step of forming the ohmic contact layer 180 on the active layer 160 (FIG. 5) 5d).
  • the via 300 includes a large hole portion 310 and a small hole portion 320.
  • the axial height of the large hole portion 310 is the same as the axial height of the small hole portion 320, so that the through hole 300 can be prevented from being broken at the step where the large hole portion 310 and the small hole portion 320 are joined.
  • Step 21 placing a mask above the organic insulating layer 140, for organic insulation
  • the layer 140 is exposed.
  • the mask includes an opaque region, a light transmissive region, and a semi-transmissive region.
  • the light transmissive region corresponds to the small hole portion 320
  • the semi-transmissive region corresponds to the large hole portion 310.
  • the light transmitting region penetrates the thickness direction of the mask, and the thickness of the semi-transmissive region is smaller than the thickness of the light transmitting region.
  • Step 22 Developing the organic insulating layer 140, and then etching the developed organic insulating layer and the inorganic insulating layer 150 to form via holes 300 passing through the organic insulating layer 140 and the inorganic insulating layer 150.
  • the etchant may etch away the denatured portion of the organic insulating layer 140, and BP etches away the portion of the organic insulating layer 140 corresponding to the large hole portion 310, thereby forming the large hole portion 310, and the inorganic insulating layer 150
  • the portion corresponding to the small hole portion 320 is in direct contact with the etching liquid, and is etched away by the etching liquid, thereby finally forming the small hole portion 320.
  • the light transmitting region described herein corresponds to the small hole portion 320, that is, the position of the light transmitting region corresponds to the position of the small hole portion 320, and the horizontal portion of the light transmitting portion
  • the cross-sectional area corresponds to the cross-sectional area of the small hole portion 320.
  • the semi-transmissive region corresponds to the large hole portion 310, which means that the position of the semi-transmissive region corresponds to the position of the large hole portion 310, and the cross-sectional area of the semi-transmissive region is large.
  • the cross-sectional area of the hole portion 310 corresponds.
  • the via hole 300 as a stepped hole, it is possible to prevent the pixel electrode 200 from being broken at the junction with the via hole 300.
  • a pixel electrode layer may be deposited over the organic insulating layer 140 by a deposition method, and then the pixel electrode 200 is formed by a patterning process.
  • the manufacturing method provided by the embodiment of the present invention may further include: Step 40: annealing the thin film transistor, the annealing temperature is 200 ° C to 600 ° C, annealing heat preservation time It is 30min ⁇ 3h.
  • an array substrate comprising at least one of the above pixel units provided by the embodiments of the present invention.
  • the array substrate comprising at least one of the above pixel units provided by the embodiments of the present invention.
  • all the pixel units on the array substrate are the pixel units provided by the embodiments of the present invention.
  • a display device comprising an array substrate, wherein the array substrate is the array substrate provided by the embodiment of the present invention.
  • the via hole 300 connecting the pixel electrode 200 and the drain electrode 120 of the thin film transistor 100 is a stepped hole, which allows the organic insulating layer to have a large thickness and prevents the pixel electrode 200 from being in the via hole 300. The joint breaks.
  • the display device provided by the embodiment of the present invention may further include a color filter substrate disposed opposite to the array substrate.

Landscapes

  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Mathematical Physics (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • General Physics & Mathematics (AREA)
  • Optics & Photonics (AREA)
  • Thin Film Transistor (AREA)
  • Liquid Crystal (AREA)

Abstract

一种像素单元及其制造方法、一种包括像素单元的阵列基板以及一种包括阵列基板的显示装置，像素单元包括薄膜晶体管（100）和像素电极（200），薄膜晶体管（100）包括栅极（130）、源极（110）和漏极（120），像素电极（200）通过过孔（300）与漏极（120）电连接，且过孔（300）的上端面与像素电极（200）相连接，过孔（300）的下端面与漏极（120）相连接，其中过孔（300）为阶梯孔，且过孔（300）的上端面的面积大于过孔（300）的下端面的面积。像素单元的像素电极（200）在与过孔（300）的连接处不容易断裂。

Description

像素单元及其制造方法、 阵列基板和显示装置 技术领域
本发明涉及显示技术领域， 具体地， 涉及一种像素单元及其制 造方法、一种包括所述像素单元的阵列基板以及一种包括该阵列基板 的显示装置。 背景技术
显示装置 （例如， 液晶面板） 中包括阵列基板， 阵列基板中一 般包括多个像素单元，图 1中所示的是一种常见的阵列基板的像素单 元结构示意图。如图 1所示， 阵列基板的像素单元至少包括薄膜晶体 管 100'和像素电极 200，薄膜晶体管 100'至少包括源极 110、漏极 120 和栅极 130，该像素电极 200通过过孔 300'与薄膜晶体管 100'的漏极
120电连接。 在阵列基板中， 为了降低寄生电容， 并增加薄膜晶体管 100'的上表面的平坦性，通常会在薄膜晶体管 100'的源极 110和漏极 120的上方设置有机绝缘层 140作为平坦层。有机绝缘层 140的厚度 越大， 则寄生电容越小。但是，有机绝缘层厚度增加会导致过孔 300' 的轴向高度增加， 过孔 300'的轴向高度越大， 则像素电极 200越容 易在与过孔 300'的连接处断裂。
因此， 如何在降低寄生电容的同时避免像素电极在与过孔的连 接处断裂成为本领域亟待解决的技术问题。 发明内容
本发明的目的在于提供一种像素单元及其制造方法、 一种包括 该像素单元的阵列基板以及一种包括该阵列基板的显示装置。在所述 像素单元中， 像素电极在与过孔的连接处不容易断裂。
为了实现上述目的， 作为本发明的一个方面， 提供一种像素单 元，该像素单元包括薄膜晶体管和像素电极，所述薄膜晶体管包括栅 极、源极和漏极， 所述像素电极通过过孔与所述漏极电连接， 且所述 过孔的上端面与所述像素电极相连接，所述过孔的下端面与所述漏极 相连接， 其中， 所述过孔为阶梯孔， 且所述过孔的上端面的面积大于 所述过孔的下端面的面积。
优选地， 所述过孔包括大孔部和小孔部， 所述大孔部的一端面 与所述像素电极相连接，所述小孔部的一端面与所述漏极相连接，并 且所述大孔部的轴向高度与小孔部的轴向高度相同。
优选地， 所述薄膜晶体管还包括有机绝缘层， 该有机绝缘层设 置在所述薄膜晶体管的源极和漏极上方，所述过孔贯穿所述有机绝缘 层。
优选地， 所述薄膜晶体管还包括无机绝缘层， 所述无机绝缘层 设置在所述有机绝缘层与所述薄膜晶体管的源极和漏极之间，所述过 孔贯穿所述无机绝缘层。
优选地， 所述过孔包括大孔部和小孔部， 所述小孔部的一部分 和所述大孔部设置在所述有机绝缘层中，所述小孔部的另一部分设置 在所述无机绝缘层中。
优选地， 所述有机绝缘层由感光树脂制成， 且所述无机绝缘层 与所述有机绝缘层的刻蚀选择比不低于 10。
优选地， 所述无机绝缘层为由硅的氧化物、 硅的氮化物、 铪的 氧化物、铝的氧化物中的任意一种形成的单层结构，或者所述无机绝 缘层为由硅的氧化物、硅的氮化物、铪的氧化物、铝的氧化物中的任 意几种形成多层结构。
作为本发明的另一个方面， 提供一种像素单元的制造方法， 该 制造方法包括如下步骤：
形成薄膜晶体管；
形成过孔， 该过孔穿过所述薄膜晶体管的上表面而到达所述薄 膜晶体管的漏极， 其中， 所述过孔为阶梯孔， 且所述过孔的上端面的 面积大于所述过孔的下端面的面积； 以及
形成像素电极， 使得该像素电极通过所述过孔与所述漏极电连 接，所述过孔的上端面与所述像素电极相连接，所述过孔的下端面与 所述漏极相连接。
优选地， 所述形成薄膜晶体管的步骤包括：
形成所述薄膜晶体管的源极和漏极；
在所述源极和所述漏极上方形成无机绝缘层； 以及
在所述无机绝缘层上形成有机绝缘层。
优选地， 所述过孔包括大孔部和小孔部， 所述有机绝缘层由感 光树脂材料制成，所述无机绝缘层与所述有机绝缘层的刻蚀选择比不 低于 10， 在进行所述形成过孔的步骤时， 对所述薄膜晶体管中与所 述小孔部相对应的第一部分进行全曝光，对所述薄膜晶体管中的环绕 第一部分、且位于与所述大孔部相对应的部分内的第二部分进行半曝 光。
优选地， 所述有机绝缘层由感光树脂材料制成， 所述无机绝缘 层与所述有机绝缘层的刻蚀选择比不低于 10， 所述形成过孔的步骤 包括：
将掩膜板设置在所述有机绝缘层的上方， 对所述有机绝缘层进 行曝光， 其中， 所述掩膜板包括不透光区、透光区和半透光区， 所述 透光区与所述小孔部对应， 所述半透光区与所述大孔部对应； 以及 对所述有机绝缘层进行显影， 并随后对显影后的所述有机绝缘 层以及所述无机绝缘层进行刻蚀，以形成穿过所述有机绝缘层和所述 无机绝缘层的所述过孔。
可替代地， 所述过孔包括大孔部和小孔部， 所述有机绝缘层由 不感光的树脂材料制成，在进行所述形成过孔的步骤时，通过构图工 艺先形成贯穿所述有机绝缘层和所述无机绝缘层的第一孔，该第一孔 的横截面积与小孔部相同；形成了所述第一孔之后，再通过构图工艺 形成所述大孔部。
优选地， 在所述形成像素电极的步骤中， 通过喷墨打印的方法 形成所述像素电极。
优选地， 所述制造方法还包括：
对所述薄膜晶体管进行退火处理， 退火温度为 200°C至 600°C， 退火保温时间为 30min至 3h。 作为本发明的再一个方面， 提供一种阵列基板， 其中， 该阵列 基板包括本发明实施例所提供的上述的像素单元。
作为本发明的还一个方面， 还提供一种显示装置， 该显示装置 包括阵列基板，其中，所述阵列基板为本发明实施例所提供的上述阵 列基板。
在根据本发明实施例的阵列基板中， 由于过孔为阶梯孔， 并且 过孔的横截面积较大部分的上端面与像素电极相连， 因此，像素电极 可以与过孔的上端面之间形成良好的接触，从而可以防止像素电极在 与过孔的连接处断裂。本发明实施例所提供的像素单元不仅具有较小 的寄生电容， 而且所述阵列基板的像素电极不容易断裂。 附图说明
附图是用来提供对本发明的进一步理解， 并且构成说明书的一 部分，与下面的具体实施方式一起用于解释本发明，但并不构成对本 发明的限制。 在附图中：
图 1是现有技术中一种阵列基板的像素单元的结构示意图； 图 2是本发明实施例所提供的像素单元的一种结构示意图； 图 3是本发明实施例所提供的像素单元的另一种结构示意图； 和
图 4是本发明实施例所提供的像素单元的制造方法的流程图； 图 5a至图 5i是展示本发明实施例所提供的像素单元的制造方法 的图解。 附图标记说明
100、 100'： 薄膜晶体管 110： 源极
120： 漏极 130： 栅极
140： 有机绝缘层 150： 无机绝缘层
160： 有源层 170： 栅绝缘层
180： 欧姆接触层 200： 像素电极
300、 300'： 过孔 310： 大孔部 320: 小孔部 具体实施方式
以下结合附图对本发明的具体实施方式进行详细说明。 应当理 解的是，此处所描述的具体实施方式仅用于说明和解释本发明，并不 用于限制本发明。
在本发明实施例中所用到的方位词 "上、 下"是指图 2 中示出 的 "上、 下"方向。
如图 2所示， 本发明的一个方面提供一种像素单元， 该像素单 元包括薄膜晶体管 100和像素电极 200， 薄膜晶体管 100包括栅极
130、 源极 110和漏极 120， 像素电极 200通过过孔 300与漏极 120 电连接，且过孔 300的上端面与像素电极 200相连接，过孔 300的下 端面与薄膜晶体管 100的漏极 120相连接，其中，过孔 300为阶梯孔， 且过孔 300的上端面的面积大于该过孔 300的下端面的面积。
为了减小寄生电容， 薄膜晶体管 100的源极 110和漏极 120上 方通常设置有较厚的有机绝缘层 140。 过孔 300贯穿有机绝缘层 140 到达漏极 120。将过孔 300设置为阶梯孔， 并且将过孔 300的横截面 积较大的上端面与像素电极 200相连。
在本发明实施例中， 由于过孔 300为阶梯孔， 因此， 像素电极 200可以与过孔 300的上端面之间形成良好的接触，从而可以防止像 素电极 200在与过孔 300的连接处断裂。
当有机绝缘层 140厚度较大时， 根据本发明实施例的过孔 300 既可以保证像素电极 200与薄膜晶体管 100的漏极 120之间的电连 接， 又可以增大像素电极 200和过孔 300之间的连接强度。 因此， 本 发明实施例所提供的阵列基板不仅具有较小的寄生电容，而且所述阵 列基板的像素电极 200不容易在与过孔 300的连接处断裂。
容易理解的是， 参照图 3所示， 薄膜晶体管 100还可以包括栅 极 130、 有源层 160、 栅绝缘层 170和欧姆接触层 180。
所述薄膜晶体管可以具有顶栅结构 （即， 栅极 130位于有源层 160的上方） ， 也可以具有底栅结构 （即， 栅极 130位于有源层 160 下方） 。 图 2中所示的薄膜晶体管具有底栅结构。
可以利用 Mo、 MoNb、 Al、 AlNd、 Ti、 Cu中的任意一种或几种 形成源极 110和漏极 120。源极 110和漏极 120可以形成为单层金属， 或者， 源极 110和漏极 120可以形成为多层金属。优选地， 可以选用 Mo、 A1或含 Mo、 A1的合金形成单层或多层的源极 110和漏极 120。
在本发明实施例中， 可以利用 Mo、 MoNb、 Al、 AlNd、 Ti 和 Cu中的一种或几种形成栅极 130。 栅极 130可以具有由上述材料中 的一种形成的单层结构，也可以具有由上述材料中的几种形成的叠层 结构。 例如， 栅极 130可以为 Mo、 A1的叠层结构。 通常， 栅极 130 的厚度在 lOOnm至 500nm之间。
在本发明的实施例中， 可以利用硅的氧化物 （SiOx) 、 硅的氮 化物 （SiNx) 、 铪的氧化物 （HfOx) 、 硅的氮氧化物 （SiON) 、 铝 的氧化物 （Α1Οχ) 等中的一种或几种形成栅绝缘层 170。 栅绝缘层 170可以具有由上述材料中的一种形成的单层结构，也可以具有由上 述材料中的几种形成的叠层结构。 例如， 栅绝缘层 170 可以为 SiNx/SiOx的叠层结构， 也可以是 SiNx/SiON/SiOx的叠层结构。通常， 栅绝缘层 170 的厚度在 300nm至 600nm之间。 可以利用 PECVD ( Plasma Enhanced Chemical Vapor Deposition, 等离子体增强化学气 相沉积法） 形成栅绝缘层 170。
在本发明实施例中， 可以利用 PECVD形成有源层 160， 该有源 层 160的厚度在 30nm至 200nm之间。
欧姆接触层 180与有源层 160直接接触， 以形成欧姆接触。 可 以通过对有源层 160进行掺杂获得欧姆接触层 180，掺杂的元素可以 是磷、铝等。通常， 欧姆接触层 180的厚度控制在 30nm至 lOOnm之 间。
在本发明的实施例中， 对欧姆接触层 180的位置和结构也没有 特殊的限定， 只要与有源层 160直接接触即可。 例如， 如图 2所示， 欧姆接触层 180可以位于有源层 160的上表面上， 并位于源极 110 和漏极 120之间。可替代地， 如图 3所示， 欧姆接触层 180可以位于 有源层 160的两侧的上表面上，源极 110和漏极 120分别覆盖位于有 源层 160两侧的上表面上的欧姆接触层 180。
在本发明的实施例中，对过孔 300的横截面的形状并没有限定， 即， 过孔 300的横截面可以为圆形， 也可以为椭圆形或方形等。
如图 2和图 3所示，过孔 300包括大孔部 310和小孔部 320。为 了防止过孔 300在阶梯处断裂，优选地，大孔部 310的轴向高度可以 与小孔部 320的轴向高度相同。
为了防止有机绝缘层 140吸收的水分在薄膜晶体管 100的源极 110和漏极 120上聚集， 优选地， 薄膜晶体管 100还可以包括无机绝 缘层 150，无机绝缘层 150设置在该薄膜晶体管 100的源极 110和漏 极 120上方， 有机绝缘层 140设置在无机绝缘层 150上方， BP , 无机 绝缘层 150设置在有机绝缘层 140与薄膜晶体管 100的源极 110、漏 极 120之间。在这种情况下，过孔 300穿过无机绝缘层 150和有机绝 缘层 140。 具体地， 小孔部 320的一部分和大孔部 310设置在有机绝 缘层 140中， 小孔部 320的另一部分设置在无机绝缘层 150中。
在本发明的实施例中， 对无机绝缘层 150的材料也没有特殊限 制， 例如， 无机绝缘层 150可以为由硅的氧化物（SiOx) 、 硅的氮化 物（SiNx) 、 铪的氧化物（HfOx) 、 铝的氧化物（Α1Οχ) 中的任意一 种形成的单层结构。另外，无机绝缘层 150可以为由上述材料中的任 意几种形成的多层结构。 优选地， 无机绝缘层 150 的厚度可以在 300nm至 600nm之间。
在本发明的实施例中， 对有机绝缘层 140的具体材料并没有特 殊的限制， 只要可以将薄膜晶体管 100的源极、 漏极与像素电极 200 隔开即可。
在本发明的实施例中， 可以利用树脂材料形成有机绝缘层 140。 树脂材料可以是感光树脂材料， 也可以是不感光的树脂材料。
作为本发明的一个实施例， 在不设置无机绝缘层 150的情况下， 当利用不感光的树脂材料形成有机绝缘层 140时，加工过孔 300之前， 可以先在有机绝缘层 140的上方涂敷第一层光刻胶，再对该第一层光 刻胶进行曝光显影， 随后对有机绝缘层 140进行刻蚀，在有机绝缘层 140中形成大孔部 310， 随后涂敷第二层光刻胶， 对第二层光刻胶进 行曝光显影， 随后进行刻蚀形成小孔部 320。
作为本发明的另一种实施方式， 在设置无机绝缘层 150的情况 下，可以利用感光树脂材料制成有机绝缘层 140，此时无机绝缘层 150 与有机绝缘层 140的刻蚀选择比可以设置为不低于 10。 BP , 利用相 同的刻蚀液进行刻蚀时，有机绝缘层 140的刻蚀速率小于无机绝缘层
150的刻蚀速率。利用感光树脂材料制成的有机绝缘层 140性质与光 刻胶相似，在制造所述像素单元时，可以利用有机绝缘层 140作为无 机绝缘层 150的刻蚀阻挡层，从而可以减少一道构图刻蚀工艺。在下 文中，将详细介绍如何利用有机绝缘层 140作为无机绝缘层 150的刻 蚀阻挡层， 这里先不赘述。
作为本发明的另外一个方面，如图 4和图 5a至图 5i所示，提供 一种像素单元的制造方法， 其中， 该制造方法包括以下步骤：
步骤 10、 形成薄膜晶体管 100 (图 5a至图 5g) ；
步骤 20、 形成过孔 300 (图 5h) ， 该过孔 300穿过所述薄膜晶 体管 100的上表面到达薄膜晶体管 100的漏极 120，过孔 300为阶梯 孔，且过孔 300的上端面的面积大于过孔 300的下端面的面积； 以及 步骤 30、 形成像素电极 200 (图 5i) ， 使得该像素电极 200通 过过孔 300与薄膜晶体管 100的漏极 120电连接，过孔 300的上端面 与像素电极 200相连接，过孔 300的下端面与薄膜晶体管 100的漏极 120相连接。
其中， 形成薄膜晶体管 100的步骤 10可以包括：
步骤 11、 形成薄膜晶体管 100的源极 110和漏极 120 (图 5e)； 步骤 12、 在源极 110和漏极 120上方形成无机绝缘层 150 (图
5f) ；
步骤 13、 在无机绝缘层 150上形成有机绝缘层 140 (图 5g) 。 如上所述， 无机绝缘层 150可以为由硅的氧化物 （SiOx) 、 硅 的氮化物 （SiNx) 、 铪的氧化物 （HfOx) 、 铝的氧化物 （Α1Οχ) 中的 任意一种形成的单层结构。另外，无机绝缘层 150可以为由上述材料 中的任意几种形成的多层结构。 可以利用 PECVD 形成无机绝缘层 150。 如上所述， 形成有机绝缘层 140可以减小寄生电容， 形成无机 绝缘层 150可以防止有机绝缘层 140吸收的水分在薄膜晶体管 100 的源极 1 10和漏极 120上聚集。可以利用 PECVD技术形成有机绝缘 层 140。
本领域技术人员应当理解的是， 在步骤 1 1之前， 形成薄膜晶体 管 100的步骤 10还包括： 提供基板的步骤； 在所述基板上形成栅极 130的步骤 （图 5a) ； 在形成有栅极 130的基板上形成栅绝缘层 170 的步骤（图 5b)；在栅绝缘层 170上形成有源层 160的步骤（图 5c)； 在有源层 160上形成欧姆接触层 180的步骤 （图 5d) 。
如图 5i所示， 过孔 300包括大孔部 310和小孔部 320。 典型地， 大孔部 310的轴向高度与小孔部 320的轴向高度相同，从而可以防止 过孔 300在大孔部 310与小孔部 320接合的阶梯处断裂。
在本发明的实施例中， 可以通过多种方式形成过孔 300， 例如， 当利用不感光的树脂材料制成有机绝缘层 140时，可以通过构图工艺 先形成贯穿有机绝缘层 140和无机绝缘层 150的第一孔，该第一孔的 横截面积与小孔部 320相同。形成了第一孔之后，再通过构图工艺形 成大孔部 310。通过两步构图工艺可以形成包括大孔部 310和小孔部 320的过孔 300。
可替代地， 可以通过一步构图工艺形成包括大孔部 310和小孔 部 320的过孔 300。 可以利用感光树脂材料制成有机绝缘层 140， 无 机绝缘层 150与有机绝缘层 140的刻蚀选择比设置为不低于 10。 在 进行步骤 20时， 对所述薄膜晶体管中与所述小孔部 320相对应的第 一部分进行全曝光，对所述薄膜晶体管中环绕第一部分、且位于与大 孔部 310相对应的部分内的第二部分进行半曝光。即，薄膜晶体管上 进行半曝光的区域在平面上的投影为环形。
下文中将具体介绍如何形成包括大孔部 310和小孔部 320的过 孔 300。
可以利用有机绝缘层 140作为无机绝缘层 150的刻蚀阻挡层形 成过孔 300。 BP , 形成过孔 300的步骤 20可以包括：
步骤 21、 将掩膜板设置在有机绝缘层 140的上方， 对有机绝缘 层 140进行曝光， 所述掩膜板包括不透光区、透光区和半透光区， 所 述透光区与小孔部 320对应， 所述半透光区与大孔部 310对应。
具体地， 透光区贯穿所述掩膜板的厚度方向， 半透光区的厚度 小于透光区的厚度。
步骤 22、 对有机绝缘层 140进行显影， 随后对显影后的所述有 机绝缘层以及无机绝缘层 150进行刻蚀， 以形成穿过有机绝缘层 140 和无机绝缘层 150的过孔 300。
具体地， 由于有机绝缘层 140 由感光树脂材料制成， 因此， 利 用曝光显影，可以使有机绝缘层 140上与大孔部 310相对应的部分产 生变性，并且可以使有机绝缘层 140上与小孔部 320相对应的部分被 显影掉。刻蚀液可将有机绝缘层 140上变性的部分刻蚀掉， BP , 将有 机绝缘层 140上与大孔部 310对应的部分刻蚀掉， 从而形成大孔部 310, 并且无机绝缘层 150上与小孔部 320相对应的部分与刻蚀液直 接接触， 并被刻蚀液刻蚀掉， 从而最终形成小孔部 320。
应当理解的是， 此处所述的透光区与小孔部 320相对应， 指的 是，所述透光区的位置与小孔部 320的位置相对应，且所述透光区的 横截面积与小孔部 320的横截面积相对应。同样地，所述半透光区域 与大孔部 310 相对应， 指的是， 所述半透光区的位置与大孔部 310 的位置相对应，且半透光区的横截面积与大孔部 310的横截面积相对 应。
如上所述， 将过孔 300设置为阶梯孔， 可以防止像素电极 200 在与过孔 300的连接处断裂。
此外， 利用感光树脂材料制成有机绝缘层 140可以减少掩膜板 的使用， 简化整个制作方法。
本领域技术人员应当理解的是， 此处所述的 "对应" ， 可以是 完全相同， 也可以是按比例放大或縮小。
形成过孔 300之后， 可以通过沉积的方法在有机绝缘层 140上 方沉积形成像素电极层， 然后通过构图工艺形成像素电极 200。
为了简化制造工艺， 在所述步骤 30中， 可以通过喷墨打印的方 法形成像素电极 200。 在本发明实施例中， 可以利用 ITO (氧化铟锡） 材料制造像素 电极 200。
为了降低像素电极 200 的电阻， 例如， 本发明实施例所述提供 的制造方法还可以包括： 步骤 40、 对所述薄膜晶体管进行退火处理， 退火温度为 200°C至 600°C， 退火保温时间为 30min~3h。
此处所述的对阵列基板进行退火处理， 主要是对像素电极 200 进行退火处理。 对像素电极 200进行退火处理可以使像素电极 200 的组织产生再结晶， 细化像素电极 200 的晶粒， 从而降低像素电极 200的电阻。
应当理解的是， 在图 4中的向下的箭头以及图 5a至图 5i中的 a 至 i 的顺序代表本发明实施例所提供的制造方法的各个步骤的进行 顺序。
作为本发明的再一个方面， 还提供一种阵列基板， 该阵列基板 包括至少一个本发明实施例所提供的上述像素单元。例如， 阵列基板 上所有像素单元均为本发明实施例所提供的像素单元。
作为本发明的又一个方面， 还提供一种显示装置， 该显示装置 包括阵列基板，其中，所述阵列基板为本发明实施例所提供的上述阵 列基板。 在所述阵列基板中， 连接像素电极 200 和薄膜晶体管 100 的漏极 120的过孔 300为阶梯孔，既允许有机绝缘层具有较大的厚度， 又能防止像素电极 200在与过孔 300的连接处断裂。
本发明实施例所提供的显示装置还可以包括与所述阵列基板相 对设置的彩膜基板。
可以理解的是， 以上实施方式仅仅是为了说明本发明的原理而 采用的示例性实施方式，然而本发明并不局限于此。对于本领域内的 普通技术人员而言，在不脱离本发明的精神和实质的情况下，可以做 出各种变型和改进， 这些变型和改进也视为本发明的保护范围。

Claims

权 利 要 求 书
1、 一种像素单元， 包括薄膜晶体管和像素电极， 所述薄膜晶体 管包括栅极、源极和漏极，所述像素电极通过过孔与所述漏极电连接， 且所述过孔的上端面与所述像素电极相连接，所述过孔的下端面与所 述漏极相连接， 其特征在于， 所述过孔为阶梯孔， 且所述过孔的上端 面的面积大于所述过孔的下端面的面积。
2、 根据权利要求 1所述的像素单元， 其特征在于， 所述过孔包 括大孔部和小孔部，所述大孔部的一端面与所述像素电极相连接，所 述小孔部的一端面与所述漏极相连接，并且所述大孔部的轴向高度与 小孔部的轴向高度相同。
3、 根据权利要求 1所述的像素单元， 其特征在于， 所述薄膜晶 体管还包括有机绝缘层，该有机绝缘层设置在所述薄膜晶体管的源极 和漏极上方， 所述过孔贯穿所述有机绝缘层。
4、 根据权利要求 3所述的像素单元， 其特征在于， 所述薄膜晶 体管还包括无机绝缘层，所述无机绝缘层设置在所述有机绝缘层与所 述薄膜晶体管的源极和漏极之间， 所述过孔贯穿所述无机绝缘层。
5、 根据权利要求 4所述的像素单元， 其特征在于， 所述过孔包 括大孔部和小孔部，所述小孔部的一部分和所述大孔部设置在所述有 机绝缘层中， 所述小孔部的另一部分设置在所述无机绝缘层中。
6、 根据权利要求 4所述的像素单元， 其特征在于， 所述有机绝 缘层由感光树脂制成，且所述无机绝缘层与所述有机绝缘层的刻蚀选 择比不低于 10。
7、 根据权利要求 6所述的像素单元， 其特征在于， 所述无机绝 缘层为由硅的氧化物、硅的氮化物、铪的氧化物、铝的氧化物中的任 意一种形成的单层结构，或者所述无机绝缘层为由硅的氧化物、硅的 氮化物、 铪的氧化物、 铝的氧化物中的任意几种形成多层结构。
8、 一种像素单元的制造方法， 该制造方法包括如下步骤： 形成薄膜晶体管；
形成过孔， 该过孔穿过所述薄膜晶体管的上表面而到达所述薄 膜晶体管的漏极， 其中， 所述过孔为阶梯孔， 且所述过孔的上端面的 面积大于所述过孔的下端面的面积； 以及
形成像素电极， 使得该像素电极通过所述过孔与所述漏极电连 接，所述过孔的上端面与所述像素电极相连接，所述过孔的下端面与 所述漏极相连接。
9、 根据权利要求 8所述的制造方法， 其特征在于， 所述形成薄 膜晶体管的步骤包括：
形成所述薄膜晶体管的源极和漏极；
在所述源极和所述漏极上方形成无机绝缘层； 以及
在所述无机绝缘层上形成有机绝缘层。
10、 根据权利要求 9所述的制造方法， 其特征在于， 所述过孔 包括大孔部和小孔部，所述有机绝缘层由感光树脂材料制成，所述无 机绝缘层与所述有机绝缘层的刻蚀选择比不低于 10， 在进行所述形 成过孔的步骤时，对所述薄膜晶体管中与所述小孔部相对应的第一部 分进行全曝光， 以及对所述薄膜晶体管中的第二部分进行半曝光，所 述第二部分环绕所述第一部分、 且位于与所述大孔部相对应的部分 内。
1 1、 根据权利要求 10所述的制造方法， 其特征在于， 所述形成 过孔的步骤包括：
将掩膜板设置在所述有机绝缘层的上方， 对所述有机绝缘层进 行曝光， 其中， 所述掩膜板包括不透光区、透光区和半透光区， 所述 透光区与所述小孔部对应， 所述半透光区与所述大孔部对应； 以及 对所述有机绝缘层进行显影， 并随后对显影后的所述有机绝缘 层以及所述无机绝缘层进行刻蚀，以形成穿过所述有机绝缘层和所述 无机绝缘层的所述过孔。
12、 根据权利要求 9所述的制造方法， 其特征在于， 所述过孔 包括大孔部和小孔部，所述有机绝缘层由不感光的树脂材料制成，在 进行所述形成过孔的步骤时，通过构图工艺先形成贯穿所述有机绝缘 层和所述无机绝缘层的第一孔， 该第一孔的横截面积与小孔部相同； 形成了所述第一孔之后， 再通过构图工艺形成所述大孔部。
13、 根据权利要求 8至 12中任意一项所述的制造方法， 其特征 在于，在所述形成像素电极的步骤中，通过喷墨打印的方法形成所述 像素电极。
14、 根据权利要求 13所述的制造方法， 其特征在于， 该制造方 法还包括：
对所述薄膜晶体管进行退火处理， 退火温度为 200°C至 600°C， 退火保温时间为 30min至 3h。
15、 一种阵列基板， 其特征在于， 该阵列基板包括权利要求 1 至 7中任意一项所述的像素单元。
16、 一种显示装置， 其特征在于， 该显示装置包括权利要求 15 所述的阵列基板。
PCT/CN2013/088044 2013-08-22 2013-11-28 像素单元及其制造方法、阵列基板和显示装置 Ceased WO2015024318A1 (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
US14/361,700 US9508755B2 (en) 2013-08-22 2013-11-28 Pixel unit and method of fabricating the same, array substrate and display device

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
CN201310370056.1A CN103456740B (zh) 2013-08-22 2013-08-22 像素单元及其制造方法、阵列基板和显示装置
CN201310370056.1 2013-08-22

Publications (1)

Publication Number Publication Date
WO2015024318A1 true WO2015024318A1 (zh) 2015-02-26

Family

ID=49738939

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/CN2013/088044 Ceased WO2015024318A1 (zh) 2013-08-22 2013-11-28 像素单元及其制造方法、阵列基板和显示装置

Country Status (3)

Country Link
US (1) US9508755B2 (zh)
CN (1) CN103456740B (zh)
WO (1) WO2015024318A1 (zh)

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6135427B2 (ja) * 2013-09-27 2017-05-31 凸版印刷株式会社 薄膜トランジスタアレイおよびその製造方法
CN104062794B (zh) * 2014-06-10 2016-09-21 深圳市华星光电技术有限公司 掩膜板以及紫外线掩膜板、阵列基板的制造方法
CN104698630B (zh) * 2015-03-30 2017-12-08 合肥京东方光电科技有限公司 阵列基板及显示装置
CN104952934B (zh) * 2015-06-25 2018-05-01 京东方科技集团股份有限公司 薄膜晶体管及制造方法、阵列基板、显示面板
CN105047677B (zh) * 2015-09-09 2017-12-12 京东方科技集团股份有限公司 显示基板及其制作方法和显示装置
CN105355630A (zh) 2015-10-10 2016-02-24 深圳市华星光电技术有限公司 阵列基板和包含其的液晶显示器
CN105259723B (zh) * 2015-11-24 2017-04-05 武汉华星光电技术有限公司 用于液晶面板的阵列基板及其制作方法
CN105514125B (zh) * 2016-02-02 2019-07-12 京东方科技集团股份有限公司 一种阵列基板、其制备方法及显示面板
CN105589274B (zh) * 2016-03-11 2019-03-26 厦门天马微电子有限公司 掩膜板、阵列基板、液晶显示装置及形成通孔的方法
CN107996002A (zh) * 2016-12-30 2018-05-04 深圳市柔宇科技有限公司 阵列基板及阵列基板制造方法
WO2018180842A1 (ja) 2017-03-29 2018-10-04 シャープ株式会社 Ｔｆｔ基板、ｔｆｔ基板の製造方法、表示装置
CN107170749B (zh) * 2017-04-27 2020-03-24 上海天马微电子有限公司 一种阵列基板及其制作方法
US10964705B2 (en) * 2018-09-10 2021-03-30 Semiconductor Components Industries, Llc Method of forming a semiconductor device
CN208908224U (zh) * 2018-10-16 2019-05-28 合肥鑫晟光电科技有限公司 一种显示基板、显示装置
CN109509780B (zh) * 2018-12-12 2020-09-22 合肥鑫晟光电科技有限公司 一种显示面板及其制备方法、显示装置
CN109755260A (zh) * 2018-12-24 2019-05-14 惠科股份有限公司 一种显示面板、显示面板的制造方法和显示装置
CN110416233A (zh) * 2019-08-30 2019-11-05 合肥鑫晟光电科技有限公司 阵列基板、显示面板及阵列基板的制作方法
CN115548027B (zh) * 2021-06-30 2026-04-03 成都辰显光电有限公司 一种驱动背板以及显示面板
CN114464629B (zh) * 2022-01-21 2025-11-21 武汉华星光电半导体显示技术有限公司 显示面板及显示面板的制备方法

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11126907A (ja) * 1997-10-24 1999-05-11 Sharp Corp 薄膜トランジスタおよびその製造方法
JP2002040411A (ja) * 2000-07-26 2002-02-06 Matsushita Electric Ind Co Ltd 液晶表示装置およびその製造方法
US20050007508A1 (en) * 2003-07-09 2005-01-13 Kazunari Saitou Display device having an improved through-hole connection
JP2006215062A (ja) * 2005-02-01 2006-08-17 Sharp Corp 液晶表示パネル、液晶表示装置、および液晶表示パネルの製造方法
JP2010079152A (ja) * 2008-09-29 2010-04-08 Seiko Epson Corp 電気光学装置及び電子機器
CN102969311A (zh) * 2012-11-27 2013-03-13 京东方科技集团股份有限公司 阵列基板及其制作方法、显示装置
CN103389605A (zh) * 2012-05-09 2013-11-13 株式会社日本显示器东 显示装置

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6294799B1 (en) * 1995-11-27 2001-09-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of fabricating same
KR100683676B1 (ko) * 2004-06-30 2007-02-20 삼성에스디아이 주식회사 개선된 비어홀구조를 갖는 유기전계 발광표시장치
JP4967631B2 (ja) * 2006-12-07 2012-07-04 三菱電機株式会社 表示装置
US8237163B2 (en) * 2008-12-18 2012-08-07 Lg Display Co., Ltd. Array substrate for display device and method for fabricating the same
US8592811B2 (en) * 2010-05-11 2013-11-26 Sharp Kabushiki Kaisha Active matrix substrate and display panel
TW201200948A (en) * 2010-06-22 2012-01-01 Au Optronics Corp Pixel structure and method for manufacturing the same
TWI473273B (zh) * 2011-08-15 2015-02-11 友達光電股份有限公司 薄膜電晶體、畫素結構及其製造方法
JP5940163B2 (ja) * 2012-10-02 2016-06-29 シャープ株式会社 半導体装置及び表示装置
CN103199060B (zh) * 2013-02-17 2015-06-10 京东方科技集团股份有限公司 一种薄膜晶体管阵列基板及其制作方法及显示装置
CN103151305B (zh) * 2013-02-28 2015-06-03 京东方科技集团股份有限公司 一种薄膜晶体管阵列基板、制备方法以及显示装置
CN203502708U (zh) * 2013-08-22 2014-03-26 京东方科技集团股份有限公司 像素单元、阵列基板和显示装置

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11126907A (ja) * 1997-10-24 1999-05-11 Sharp Corp 薄膜トランジスタおよびその製造方法
JP2002040411A (ja) * 2000-07-26 2002-02-06 Matsushita Electric Ind Co Ltd 液晶表示装置およびその製造方法
US20050007508A1 (en) * 2003-07-09 2005-01-13 Kazunari Saitou Display device having an improved through-hole connection
JP2006215062A (ja) * 2005-02-01 2006-08-17 Sharp Corp 液晶表示パネル、液晶表示装置、および液晶表示パネルの製造方法
JP2010079152A (ja) * 2008-09-29 2010-04-08 Seiko Epson Corp 電気光学装置及び電子機器
CN103389605A (zh) * 2012-05-09 2013-11-13 株式会社日本显示器东 显示装置
CN102969311A (zh) * 2012-11-27 2013-03-13 京东方科技集团股份有限公司 阵列基板及其制作方法、显示装置

Also Published As

Publication number Publication date
US9508755B2 (en) 2016-11-29
CN103456740B (zh) 2016-02-24
US20150129881A1 (en) 2015-05-14
CN103456740A (zh) 2013-12-18

Similar Documents

Publication Publication Date Title
CN103456740B (zh) 像素单元及其制造方法、阵列基板和显示装置
CN102280488B (zh) Tft、包括tft的阵列基板及制造tft和阵列基板的方法
CN103996716B (zh) 一种多晶硅薄膜晶体管的制备方法
WO2016000336A1 (zh) 低温多晶硅tft阵列基板及其制备方法、显示装置
WO2015180310A1 (zh) 阵列基板及其制作方法、显示装置、薄膜晶体管及其制作方法
CN111653522A (zh) 一种显示基板的制作方法、显示基板及显示装置
WO2013127202A1 (zh) 阵列基板的制造方法及阵列基板、显示器
WO2014206035A1 (zh) 阵列基板及其制作方法、显示面板和显示装置
US10615282B2 (en) Thin-film transistor and manufacturing method thereof, array substrate, and display apparatus
CN103579220A (zh) 阵列基板及其制造方法和包括其的显示装置的制造方法
CN109860305B (zh) 薄膜晶体管及其制作方法、显示基板和显示装置
WO2015096350A1 (zh) 阵列基板及其制备方法
WO2016000342A1 (zh) 阵列基板及其制作方法、显示装置
TW201622158A (zh) 薄膜電晶體以及其製作方法
WO2016206206A1 (zh) 薄膜晶体管及其制备方法、阵列基板、显示装置
WO2014131242A1 (zh) 薄膜晶体管阵列基板、制备方法以及显示装置
WO2015096307A1 (zh) 氧化物薄膜晶体管、显示器件、及阵列基板的制造方法
WO2014169544A1 (zh) 薄膜晶体管及其制备方法、阵列基板、显示装置
WO2015043082A1 (zh) 薄膜晶体管及其制造方法、阵列基板及显示装置
WO2015096381A1 (zh) 阵列基板及其制造方法和显示装置
CN112018264A (zh) 一种发光基板及其制备方法
CN1693972A (zh) 多晶硅液晶显示器件的制造方法
WO2014166168A1 (zh) 薄膜晶体管、阵列基板、制备方法以及显示装置
WO2015100859A1 (zh) 阵列基板及其制造方法和显示装置
WO2014161238A1 (zh) 阵列基板制备方法及阵列基板和显示装置

Legal Events

Date Code Title Description
WWE Wipo information: entry into national phase

Ref document number: 14361700

Country of ref document: US

121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 13891780

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: DE

32PN Ep: public notification in the ep bulletin as address of the adressee cannot be established

Free format text: NOTING OF LOSS OF RIGHTS PURSUANT TO RULE 112(1) EPC (EPO FORM F1205A DATED 11.07.2016)

122 Ep: pct application non-entry in european phase

Ref document number: 13891780

Country of ref document: EP

Kind code of ref document: A1