WO2014192229A1 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
WO2014192229A1
WO2014192229A1 PCT/JP2014/002407 JP2014002407W WO2014192229A1 WO 2014192229 A1 WO2014192229 A1 WO 2014192229A1 JP 2014002407 W JP2014002407 W JP 2014002407W WO 2014192229 A1 WO2014192229 A1 WO 2014192229A1
Authority
WO
WIPO (PCT)
Prior art keywords
layer
buffer layer
buffer
sublayer
layers
Prior art date
Application number
PCT/JP2014/002407
Other languages
English (en)
French (fr)
Inventor
洋志 鹿内
憲 佐藤
博一 後藤
篠宮　勝
慶太郎 土屋
和徳 萩本
Original Assignee
サンケン電気株式会社
信越半導体株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by サンケン電気株式会社, 信越半導体株式会社 filed Critical サンケン電気株式会社
Priority to CN201480031054.2A priority Critical patent/CN105247665B/zh
Priority to US14/891,942 priority patent/US9401420B2/en
Publication of WO2014192229A1 publication Critical patent/WO2014192229A1/ja

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7782—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET
    • H01L29/7783—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET using III-V semiconductor material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02373—Group 14 semiconducting materials
    • H01L21/02381—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02455—Group 13/15 materials
    • H01L21/02458—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02494—Structure
    • H01L21/02496—Layer structure
    • H01L21/02505—Layer structure consisting of more than two layers
    • H01L21/02507—Alternating layers, e.g. superlattice
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02538—Group 13/15 materials
    • H01L21/0254—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/107—Substrate region of field-effect devices
    • H01L29/1075—Substrate region of field-effect devices of field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/201—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds including two or more compounds, e.g. alloys
    • H01L29/205—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds including two or more compounds, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66446—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET]
    • H01L29/66462—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET] with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
    • H01L29/7787—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT with wide bandgap charge-carrier supplying layer, e.g. direct single heterostructure MODFET

Definitions

  • the present invention relates to a semiconductor device, and more particularly to a semiconductor device having a nitride semiconductor layer.
  • the nitride semiconductor layer is generally formed on an inexpensive silicon substrate or sapphire substrate.
  • the lattice constants of these substrates and the nitride semiconductor layers are greatly different, and the thermal expansion coefficients are also different. Therefore, large strain energy is generated in the nitride semiconductor layer formed by epitaxial growth on the substrate. As a result, the nitride semiconductor layer is likely to generate cracks and crystal quality.
  • a semiconductor wafer having a buffer layer of Patent Document 1 is shown in FIG.
  • the buffer layer 3 is provided between the silicon substrate 2 and the active layer 4, and the buffer layer 3 is formed on the first multilayer structure buffer region 5 and the first multilayer structure buffer region 5.
  • the first multilayer structure buffer region 5 and the second multilayer structure buffer region 5 ′ are composed of a sub multilayer structure buffer region 6 and a first single layer structure made of GaN and thinner than the second single layer structure buffer region 8. It has a multilayer structure in which the buffer region 7 is repeatedly stacked.
  • the sub-multilayer structure buffer region 6 has a multilayer structure in which a first layer made of AlN and a second layer made of GaN are repeatedly stacked.
  • a first layer is formed of a nitride semiconductor containing aluminum at a first ratio, and a second layer, a first single-layer structure buffer region 7, and a second single-layer structure buffer are formed. It is disclosed that the warpage of the semiconductor wafer is reduced by making the proportion of aluminum in the region 8 (including zero) smaller than the first proportion.
  • the present inventors have found that there are the following problems. That is, when the buffer layer is composed of a multilayer buffer in which AlN / GaN of a certain thickness is repeated, and the GaN layer of the multilayer buffer layer is thickened, cracks occur in the buffer layer and the active layer, and thermal expansion with the substrate There is a problem that the warp cannot be adjusted by the coefficient difference. Conversely, when the GaN layer constituting the buffer layer is thinned, there is a problem that the leakage current in the buffer layer increases. Further, when the buffer layer has an AlN / GaN superlattice structure, there is a problem of warping as the total thickness of the buffer layer is increased.
  • the present invention has been made in view of the above problems, and provides a semiconductor device capable of suppressing leakage and suppressing the leakage and improving the flatness of the upper surface of the active layer while reducing the stress applied to the buffer layer. With the goal.
  • the present invention provides a silicon-based substrate, a first layer provided on the silicon-based substrate, containing an Al composition, and a second layer containing less Al than the first layer.
  • First buffer layers alternately stacked, a third layer provided on the first buffer layer and containing an Al composition, and a fourth layer containing less Al than the third layer.
  • a second buffer layer in which layers are alternately stacked, a fifth layer provided on the second buffer layer and containing an Al composition, and a sixth layer containing less Al than the fifth layer.
  • a third buffer layer alternately stacked with the second buffer layer, and as a whole, the second buffer layer contains more Al than the first buffer layer and the third buffer layer.
  • a semiconductor device is provided.
  • the central layer of the buffer layer contains more Al than the upper layer of the buffer layer (third buffer layer) and the lower layer of the buffer layer (first buffer layer).
  • lattice relaxation occurs more in the center of the buffer layer, and the stress applied to the buffer layer can be reduced.
  • the leakage current can be reduced by making the central layer (second buffer layer) of the buffer layer a multilayer structure including a layer containing Al composition (third layer) and increasing the aluminum composition of the entire buffer layer. Can do.
  • the central layer (second buffer layer) of the buffer layer a multilayer structure including a layer containing the Al composition (third layer)
  • the flatness of the upper surface of the buffer layer can be improved, Thereby, the flatness of the upper surface of the active layer can be improved.
  • the semiconductor device further includes an active layer provided on the third buffer layer, and the first layer includes a first sublayer including an Al composition, and Al content from the first sublayer.
  • the second sub-layer is formed repeatedly, and the fifth layer includes a third sub-layer containing an Al composition and a fourth sub-layer containing less Al than the third sub-layer.
  • the second sub-layer and the fourth sub-layer have a thickness less than a critical film thickness, and the second layer includes the first sub-layer and the first sub-layer.
  • the sublayer has less Al content and is thicker than the second sublayer, and the sixth layer has less Al content than the fourth sublayer and is thicker than the fourth sublayer.
  • the fourth layer is thicker than the second sublayer and the fourth sublayer, and the second layer and the fourth sublayer. Thinner than the layer of the are those having a critical film thickness or a thickness of the fourth layer, it is preferable that the second transposition than the layer and the sixth layer of those often.
  • the fourth layer included in the central layer of the buffer layer is changed from the second sub layer included in the lower layer of the buffer layer and the fourth sub layer included in the upper layer of the buffer layer.
  • lattice relaxation is likely to occur in the fourth layer included in the central layer of the buffer layer, thereby increasing the width of stress control and forming the entire buffer layer thicker. can do.
  • the second sublayer, the second layer, the fourth layer, the fourth sublayer, and the sixth layer may be GaN.
  • the above materials can be suitably used.
  • the first sublayer, the third layer, and the third sublayer may be AlN.
  • the above materials can be suitably used.
  • the content of Al in the plurality of the third layers is reduced as it is closer to the third buffer layer.
  • the difference in the Al composition ratio between the third layer and the fourth layer adjacent to each other is made smaller as it is closer to the active layer.
  • the effect of improving the crystallinity can be made larger than the stress relaxation effect.
  • the upper surface side of the second buffer layer with respect to the third layer disposed at the center of the second buffer layer is preferable to reduce the Al content as compared with the third layer disposed on the lower surface side.
  • the difference in Al composition ratio between the third layer and the fourth layer adjacent to each other is reduced at the central portion, so that the stress relaxation effect is exerted on the lower side and the upper side.
  • the effect of improving the crystallinity can be made larger than the stress relaxation effect at the central portion.
  • the present invention it is possible to provide a semiconductor device capable of reducing the stress applied to the buffer layer, suppressing leakage, and improving the flatness of the upper surface of the active layer.
  • the present invention will be described in detail as an example of an embodiment with reference to the drawings, but the present invention is not limited thereto.
  • the upper surface of the active layer is formed by unevenness on the upper surface of the buffer layer. The unevenness is transferred to the surface of the active layer, causing a problem in the flatness of the upper surface of the active layer, resulting in variations in electrical characteristics of the semiconductor device and deterioration of characteristics.
  • the buffer layer is thickened by inserting a single-layer buffer region made of thick GaN at the center of the buffer layer, the buffer layer warps due to the difference in thermal expansion coefficient between the buffer layer and the substrate in the film forming apparatus.
  • the stress of the substrate and the layer on the substrate is not sufficiently adjusted, and warping and cracking may occur.
  • the present inventors have intensively studied a semiconductor device that can improve the flatness of the upper surface of the active layer while reducing the stress applied to the buffer layer.
  • the central layer (second buffer layer) of the buffer layer contains more Al than the upper layer (third buffer layer) and the lower layer (first buffer layer) of the buffer layer.
  • the central layer of the buffer layer (second buffer layer) a multilayer structure including a layer containing Al composition (third layer)
  • stress applied to the buffer layer can be reduced and leakage current can be reduced.
  • the present inventors have found that the flatness of the upper surface of the active layer can be improved.
  • FIG. 1 is a schematic cross-sectional view showing an example of a semiconductor device of the present invention.
  • a semiconductor device 11 of the present invention shown in FIG. 1 includes a silicon substrate 12, a buffer layer 13 provided on the silicon substrate 12, an active layer 14 provided on the buffer layer 13, and an active layer 14.
  • the first electrode 24, the second electrode 26, and the control electrode 28 are provided.
  • the silicon-based substrate 12 is a substrate made of, for example, Si or SiC.
  • the buffer layer 13 includes a first buffer layer 15, a second buffer layer 20 provided on the first buffer layer 15, and a third buffer layer 15 a provided on the second buffer layer 20.
  • the first buffer layer 15 is formed by alternately laminating a first layer 16 containing an Al composition and a second layer 17 containing less Al than the first layer 16.
  • the second buffer layer 20 is formed by alternately laminating third layers 18a containing an Al composition and fourth layers 18b containing less Al than the third layers 18a.
  • the third buffer layer 15a is formed by alternately stacking fifth layers 16a containing an Al composition and sixth layers 17a containing less Al than the fifth layer 16a.
  • the active layer 14 further includes a channel layer 141 and a barrier layer 142 provided on the channel layer 141.
  • the first electrode 24 and the second electrode 26 are arranged so that current flows from the first electrode 24 to the second electrode 26 through the two-dimensional electron gas 22 formed in the channel layer 141. ing.
  • the current flowing between the first electrode 24 and the second electrode 26 can be controlled by the potential applied to the control electrode 28.
  • the second buffer layer 20, which is the central layer of the buffer layer 13, as a whole contains more Al than the first buffer layer 15 and the third buffer layer 15 a.
  • large lattice relaxation occurs at the center of the buffer layer 13, and the stress applied to the buffer layer 13 can be reduced.
  • the second buffer layer 20, which is the central layer of the buffer layer 13 has a multilayer structure including a layer containing the Al composition (the third layer 18 a), and the aluminum composition of the entire buffer layer 13 is increased, so that The current can be reduced.
  • the flatness of the upper surface of the buffer layer is improved by forming the second buffer layer 20, which is the central layer of the buffer layer 13, into a multilayer structure including a layer containing the Al composition (third layer 18 a). Thereby, the flatness of the upper surface of the active layer can be improved.
  • the first layer 16 includes a first sublayer 16 ′ containing an Al composition and a second sublayer 16 ′′ containing less Al than the first sublayer 16 ′. Can be formed repeatedly.
  • the fifth layer 16a includes a third sub-layer 16a ′ containing an Al composition and a fourth sub-layer 16a containing less Al than the third sub-layer. "Can be repeatedly formed.
  • the second sublayer 16 ′′ and the fourth sublayer 16a ′′ have a thickness less than the critical film thickness (if the film thickness is greater than this, misfit dislocations can be reliably generated). be able to.
  • the fourth layer 18b is preferably 3.5 nm to 200 nm. Within this range, misfit dislocations can surely occur.
  • the fourth layer 18b is more preferably 5 nm to 50 nm. Within this range, misfit dislocations can be generated more reliably.
  • each layer of the buffer layer 13 has the above-described film thickness relationship, lattice relaxation (misfit dislocation) is likely to occur in the fourth layer included in the central layer of the buffer layer.
  • the width of the stress control is further widened, and the entire buffer layer can be formed thicker.
  • the second sublayer 16 ′′, the second layer 17, the fourth layer 18b, the fourth sublayer 16a ′′, and the sixth layer 17a are, for example, GaN.
  • the first sublayer 16 ′, the third layer 18a, and the third sublayer 16a ′ are, for example, AlN.
  • the content of Al in the third layer 18a constituting the second buffer layer 20 is reduced as it is closer to the third buffer layer 15a, that is, closer to the active layer 14.
  • the difference in the Al composition ratio between the third layer 18a and the fourth layer 18b adjacent to each other is closer to the third buffer layer 15a, that is, the active layer 14
  • the upper surface side and the lower surface of the second buffer layer with respect to the third layer disposed in the central portion of the second buffer layer 20 are preferable to reduce the Al content as compared with the third layer disposed on the side.
  • the difference in Al composition ratio between the third layer 18a and the fourth layer 18b adjacent to each other is reduced in the central portion, so that the stress relaxation is performed on the lower side and the upper side. The effect can be increased, and the effect of improving the crystallinity can be increased more than the stress relaxation effect in the central portion.
  • the first buffer layer 15 constituting the buffer layer 13 is formed on the silicon substrate 12. Specifically, the first layer formed by alternately growing the first sublayer 16 ′ made of AlN and the second sublayer 16 ′′ made of GaN by MOVPE (metal organic chemical vapor deposition). 16 and the second layer 17 made of GaN are alternately grown to form the first buffer layer 15.
  • the film thickness of the first sublayer 16 ′ is, for example, 3 to 7 nm
  • the film thickness of the second sublayer 16 ′′ is, for example, 2 to 5 nm
  • the film thickness of the second layer 17 is, for example, 100 It is ⁇ 500 nm, preferably 100 to 300 nm.
  • the number of the first layers 16 and the second layers 17 that are repeatedly formed can be, for example, 4 to 7, and the first sublayer 16 ′ and the second sublayer 16 ′′ that are repeatedly formed The number can be, for example, 1-15.
  • the second buffer layer 20 constituting the buffer layer 13 is formed on the first buffer layer 15.
  • the second buffer layer 20 is formed by alternately growing the third layer 18a made of AlN and the fourth layer 18b made of GaN by the MOVPE method.
  • the film thickness of the third layer 18a is, for example, 3 to 7 nm
  • the film thickness of the fourth layer 18b is, for example, 3.5 to 200 nm.
  • the number of the third layers 18a and the fourth layers 18b that are repeatedly formed can be 10 to 100, for example.
  • a third buffer layer 15 a constituting the buffer layer 13 is formed on the second buffer layer 20.
  • the fifth layer 16a formed by alternately growing the third sublayer 16a ′ made of AlN and the fourth sublayer 16a ′′ made of GaN by the MOVPE method, and the first layer made of GaN.
  • Six layers 17a are alternately grown to form a third buffer layer 15a.
  • the film thickness of the third sublayer 16a ′ is, for example, 3 to 7 nm
  • the film thickness of the fourth sublayer 16a ′′ is, for example, 2 to 5 nm
  • the film thickness of the sixth layer 17a is, for example, 100 It is ⁇ 500 nm, preferably 100 to 300 nm.
  • the number of the fifth layers 16a and the sixth layers 17a formed repeatedly can be, for example, 4 to 7, and the number of the third sublayer 16a ′ and the fourth sublayer 16a ′′ formed repeatedly can be increased.
  • the number can be, for example, 1-15. Note that the crystallinity is improved when the number of the third sublayer 16a ′ and the number of the fourth sublayer 16a ′′ is smaller than the number of the first sublayer 16 ′ and the second sublayer 16 ′′. Can do.
  • the active layer 14 is formed on the buffer layer 13. Specifically, a channel layer 141 made of GaN and a barrier layer 142 made of AlGaN are sequentially grown on the buffer layer 13 by MOVPE.
  • the film thickness of the channel layer 141 is, for example, 1000 to 4000 nm
  • the film thickness of the barrier layer 142 is, for example, 10 to 50 nm.
  • the first electrode 24, the second electrode 26, and the control electrode 28 are formed on the active layer 14.
  • the first electrode 24 and the second electrode 26 can be formed of, for example, a Ti / Al laminated film
  • the control electrode 28 can be formed of, for example, a lower layer film made of a metal oxide such as SiO or SiN, and Ni, Au, or Mo. , Pt, or other metal layer.
  • the semiconductor device shown in FIG. 1 can be obtained by the manufacturing method described above.
  • Example 1 A semiconductor device as shown in FIG. 1 was manufactured by the manufacturing method described above.
  • the first layer 16 has a stacked structure as shown in FIG. 2, and the fifth layer 16a has a stacked structure as shown in FIG.
  • the first sublayer 16 ′, the third layer 18a, and the third sublayer 16a ′ are made of AlN, and the second sublayer 16 ′′, the second layer 17, the fourth layer 18b, The fourth sublayer 16a ′′ is made of GaN.
  • Example 1 A semiconductor device was manufactured in the same manner as in Example 1. However, the second buffer layer 20 has a single layer structure made of GaN.
  • the semiconductor device of Example 1 can reduce the stress applied to the buffer layer, suppress leakage, and improve the flatness of the upper surface of the active layer.
  • the present invention is not limited to the above embodiment.
  • the above-described embodiment is an exemplification, and the present invention has substantially the same configuration as the technical idea described in the claims of the present invention, and any device that exhibits the same function and effect is the present invention. It is included in the technical scope of the invention.

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Led Devices (AREA)
  • Recrystallisation Techniques (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

　本発明は、シリコン系基板と、前記シリコン系基板上に設けられ、Ａｌ組成を含む第一の層と、前記第一の層よりＡｌの含有が少ない第二の層とが交互に積層された第一のバッファ層と、前記第一のバッファ層上に設けられ、Ａｌ組成を含む第三の層と、前記第三の層よりＡｌの含有が少ない第四の層とが交互に積層された第二のバッファ層と、前記第二のバッファ層上に設けられ、Ａｌ組成を含む第五の層と、前記第五の層よりＡｌの含有が少ない第六の層とが交互に積層された第三のバッファ層とを有し、全体として、前記第二のバッファ層が、前記第一バッファ層及び前記第三バッファ層よりＡｌの含有が多いことを特徴とする半導体装置である。これにより、バッファ層にかかる応力を低減しつつ、リークを抑制し、能動層上面の平坦性を改善することができる半導体装置を提供する。

Description

半導体装置
　本発明は、半導体装置に関し、特に窒化物半導体層を有する半導体装置に関する。
　窒化物半導体層は安価なシリコン基板上やサファイア基板上に形成されることが一般的である。しかし、これらの基板の格子定数と窒化物半導体層の格子定数は大きく異なり、また、熱膨張係数も異なる。このため、基板上にエピタキシャル成長によって形成された窒化物半導体層に、大きな歪みエネルギーが発生する。その結果、窒化物半導体層にクラックの発生や結晶品質の低下が生じやすい。
　上記問題を解決するために、シリコン基板と窒化物半導体からなる能動層との間に窒化物半導体層を積層したバッファ層を配置する方法が提案されている（例えば、特許文献１参照）。
　特許文献１のバッファ層を有する半導体ウェーハを図４に示す。
　図４において、バッファ層３は、シリコン基板２と能動層４との間に設けられており、バッファ層３は、第一の多層構造バッファ領域５と、第一の多層構造バッファ領域５の上に設けられたＧａＮからなる第二の単層構造バッファ領域８と、第二の単層構造バッファ領域８の上に設けられた第二の多層構造バッファ領域５’を有している。
　さらに、第一の多層構造バッファ領域５及び第二の多層構造バッファ領域５’は、サブ多層構造バッファ領域６と、ＧａＮからなり第二の単層構造バッファ領域８より薄い第一の単層構造バッファ領域７とが繰り返し積層された多層構造を有している。
　また、サブ多層構造バッファ領域６は、ＡｌＮからなる第一の層と、ＧａＮからなる第二の層とが繰り返し積層された多層構造を有している。
　特許文献１においては、第一の層をアルミニウムを第１の割合で含む窒化物半導体で形成し、第二の層、第一の単層構造バッファ領域７、及び、第二の単層構造バッファ領域８のアルミニウムの割合（ゼロを含む）を第１の割合よりも小さくすることで、半導体ウェーハの反りを低減させることが開示されている。
特開２００８－２０５１１７号公報
　上述したように、シリコン基板上やサファイア基板上に形成された窒化物半導体層の特性を改善するために、バッファ層を設けること、及び、バッファ層の構成を最適化することが行われてきた。
　しかしながら、本発明者らは、以下の問題点があることを見出した。
　すなわち、バッファ層を一定の厚さのＡｌＮ／ＧａＮが繰り返された多層バッファで構成し、多層バッファ層のＧａＮ層を厚くした場合、バッファ層や能動層にクラックが生じたり、基板との熱膨張係数差で反りを調整できないという問題がある。
　逆にバッファ層を構成するＧａＮ層を薄くした場合に、バッファ層内のリーク電流が増加するという問題がある。
　また、バッファ層をＡｌＮ／ＧａＮの超格子構造とした場合も、バッファ層のトータル膜厚を厚くすると同様に反りの問題がある。
　また、特許文献１に開示されたバッファ構造では、厚いＧａＮからなる単層バッファ領域８があるため、バッファ層３の上面に凹凸が生じることで、能動層４の上面に凹凸が転写され、能動層４の上面の平坦性に問題が生じて、半導体装置の電気的特性にバラつきや特性の悪化の問題がある。
　さらに、厚いＧａＮからなる単層構造バッファ領域８を挿入することで、バッファ層を厚く形成すると、膜形成装置内でバッファ層と基板との熱膨張係数差で反ってしまい、膜形成装置内から基板を取り出した時の基板と基板上の層の応力の調整が不十分で、反りやクラックが生じる場合がある。
　本発明は、上記問題点に鑑みてなされたものであって、バッファ層にかかる応力を低減しつつ、リークを抑制し、能動層上面の平坦性を改善することができる半導体装置を提供することを目的とする。
　上記目的を達成するために、本発明は、シリコン系基板と、前記シリコン系基板上に設けられ、Ａｌ組成を含む第一の層と、前記第一の層よりＡｌの含有が少ない第二の層とが交互に積層された第一のバッファ層と、前記第一のバッファ層上に設けられ、Ａｌ組成を含む第三の層と、前記第三の層よりＡｌの含有が少ない第四の層とが交互に積層された第二のバッファ層と、前記第二のバッファ層上に設けられ、Ａｌ組成を含む第五の層と、前記第五の層よりＡｌの含有が少ない第六の層とが交互に積層された第三のバッファ層とを有し、全体として、前記第二のバッファ層が、前記第一バッファ層及び前記第三バッファ層よりＡｌの含有が多いことを特徴とする半導体装置を提供する。
　このように、バッファ層の中央部の層（第二のバッファ層）がバッファ層の上部の層（第三のバッファ層）及びバッファ層の下部の層（第一のバッファ層）よりＡｌ含有が多いことで、バッファ層の中央部で格子緩和（ミスフィット転位）がより大きく生じて、バッファ層にかかる応力を小さくできる。
　また、バッファ層の中央部の層（第二のバッファ層）をＡｌ組成を含む層（第三の層）を含む多層構造にし、バッファ層全体のアルミ組成を高めることでリーク電流を低減させることができる。
　また、バッファ層の中央部の層（第二のバッファ層）をＡｌ組成を含む層（第三の層）を含む多層構造にすることで、バッファ層上面の平坦性を改善することができ、それによって能動層上面の平坦性を改善することができる。
　ここで、前記第三のバッファ層上に設けられた能動層をさらに有し、前記第一の層は、Ａｌ組成を含む第一のサブ層と、前記第一のサブ層よりＡｌの含有が少ない第二のサブ層とが繰り返し形成されたものであり、前記第五の層は、Ａｌ組成を含む第三のサブ層と、前記第三のサブ層よりＡｌの含有が少ない第四のサブ層とが繰り返し形成されたものであり、前記第二のサブ層及び前記第四のサブ層は、臨界膜厚未満の厚さを有するものであり、前記第二の層は、前記第一のサブ層よりＡｌの含有が少なく、前記二のサブ層より厚いものであり、前記第六の層は、前記第四のサブ層よりＡｌの含有が少なく、前記第四のサブ層より厚いものであり、前記第四の層は、前記二のサブ層及び前記第四のサブ層より厚く、前記第二の層及び前記第六の層より薄く、前記臨界膜厚以上の厚さを有するものであり、前記第四の層は、前記第二の層及び前記第六の層より転位が多いものであることが好ましい。
　このように、バッファ層の中央部の層に含まれる第四の層を、バッファ層の下部の層に含まれる第二のサブ層及びバッファ層の上部の層に含まれる第四のサブ層より厚くすることで、バッファ層の中央部の層に含まれる第四の層において格子緩和（ミスフィット転位）が生じやすくなり、これにより、応力コントロールの幅がより広がり、バッファ層全体をより厚く形成することができる。
　また、前記第二のサブ層、前記第二の層、前記第四の層、前記第四のサブ層、及び、前記第六の層を、ＧａＮとすることができる。
　バッファ層を構成する第二のサブ層、第二の層、第四の層、第四のサブ層、及び、第六の層として、上記のような材料を好適に用いることができる。
　また、前記第一のサブ層、前記第三の層、及び、前記第三のサブ層を、ＡｌＮとすることができる。
　バッファ層を構成する第一のサブ層、第三の層、及び、第三のサブ層として、上記のような材料を好適に用いることができる。
　また、複数の前記第三の層のＡｌの含有は、前記第三のバッファ層に近いほど少なくすることが好ましい。
　このように、バッファ層の中央部の層において、互いに隣接する第三の層と第四の層のＡｌ組成比の差を、能動層に近いほど小さくすることで、下側では応力緩和効果を大きくし、上側では応力緩和効果よりも結晶性を良好にする効果を大きくすることができる。
　また、前記第二のバッファ層を構成する複数の前記第三の層のうち、前記第二のバッファ層の中央部に配置された前記第三の層について、前記第二のバッファ層の上面側及び下面側に配置された前記第三の層と比較して、Ａｌの含有を少なくすることが好ましい。
　このように、バッファ層の中央部の層において、互いに隣接する第三の層と第四の層のＡｌ組成比の差を、中央部で小さくすることで、下側および上側では応力緩和効果を大きくし、中央部では応力緩和効果よりも結晶性を良好にする効果を大きくすることができる。
　以上のように、本発明によれば、バッファ層にかかる応力を低減しつつ、リークを抑制し、能動層上面の平坦性を改善することができる半導体装置を提供することができる。
本発明の半導体装置の実施態様の一例を示す概略断面図である。 図１の第一の層の詳細を示す概略断面図である。 図１の第五の層の詳細を示す概略断面図である。 従来のバッファ層を有する半導体ウェーハの概略断面図である。
　以下、本発明について、実施態様の一例として、図を参照しながら詳細に説明するが、本発明はこれに限定されるものではない。
　前述のように、従来のバッファ層においては、バッファ層の中央部側に、厚いＧａＮからなる単層バッファ領域を挿入しているため、バッファ層の上面に凹凸が生じることで、能動層の上面に凹凸が転写され、能動層の上面の平坦性に問題が生じて、半導体装置の電気的特性にバラつきや特性の悪化の問題がある。
　さらに、バッファ層の中央部側に、厚いＧａＮからなる単層構造バッファ領域を挿入することで、バッファ層が厚くなると、膜形成装置内でバッファ層と基板との熱膨張係数差で反ってしまい、膜形成装置内から基板を取り出した時の基板と基板上の層の応力の調整が不十分で、反りやクラックが生じる場合がある。
　そこで、本発明者らは、バッファ層にかかる応力を低減しつつ、能動層上面の平坦性を改善することができる半導体装置について鋭意検討を重ねた。
　その結果、バッファ層の中央部の層（第二のバッファ層）がバッファ層の上部の層（第三のバッファ層）及びバッファ層の下部の層（第一のバッファ層）よりＡｌ含有が多く、バッファ層の中央部の層（第二のバッファ層）をＡｌ組成を含む層（第三の層）を含む多層構造にすることで、バッファ層にかかる応力を小さくできるとともに、リーク電流を低減させることができ、さらに能動層上面の平坦性を改善することができることを見出し、本発明をなすに至った。
　図１は、本発明の半導体装置の一例を示す概略断面図である。
　図１に示す本発明の半導体装置１１は、シリコン系基板１２と、シリコン系基板１２上に設けられたバッファ層１３と、バッファ層１３上に設けられた能動層１４と、能動層１４上に設けられた第一電極２４、第二電極２６、及び、制御電極２８を有している。
　ここで、シリコン系基板１２は、例えば、ＳｉまたはＳｉＣからなる基板である。
　バッファ層１３は、第一のバッファ層１５と、第一のバッファ層１５上に設けられた第二のバッファ層２０と、第二のバッファ層２０上に設けられた第三のバッファ層１５ａを有している。
　第一のバッファ層１５は、Ａｌ組成を含む第一の層１６と第一の層１６よりＡｌ含有が少ない第二の層１７とが交互に積層されたものである。
　第二のバッファ層２０は、Ａｌ組成を含む第三の層１８ａと第三の層１８ａよりＡｌ含有が少ない第四の層１８ｂとが交互に積層されたものである。
　第三のバッファ層１５ａは、Ａｌ組成を含む第五の層１６ａと第五の層１６ａよりＡｌ含有が少ない第六の層１７ａとが交互に積層されたものである。
　能動層１４はさらに、チャネル層１４１と、チャネル層１４１上に設けられたバリア層１４２を有している。
　第一の電極２４及び第二の電極２６は、第一の電極２４から、チャネル層１４１内に形成された二次元電子ガス２２を介して、第二の電極２６に電流が流れるように配置されている。
　第一の電極２４と第二の電極２６との間に流れる電流は、制御電極２８に印可される電位によってコントロールすることができる。
　バッファ層１３の中央部の層である第二のバッファ層２０が、全体として、第一のバッファ層１５及び第三のバッファ層１５ａよりＡｌの含有が多くなっている。
　これにより、バッファ層１３の中央部で格子緩和（ミスフィット転位）が大きく生じて、バッファ層１３にかかる応力を小さくできる。
　また、バッファ層１３の中央部の層である第二のバッファ層２０をＡｌ組成を含む層（第三の層１８ａ）を含む多層構造にし、バッファ層１３全体のアルミ組成を高めることで、リーク電流を低減させることができる。
　さらに、バッファ層１３の中央部の層である第二のバッファ層２０をＡｌ組成を含む層（第三の層１８ａ）を含む多層構造にすることで、バッファ層上面の平坦性を改善することができ、それによって能動層上面の平坦性を改善することができる。
　第一の層１６は、図２に拡大図を示すように、Ａｌ組成を含む第一のサブ層１６’と、第一のサブ層１６’よりＡｌの含有が少ない第二のサブ層１６”とが繰り返し形成されたものとすることができる。
　また、第五の層１６ａは、図３に拡大図を示すように、Ａｌ組成を含む第三のサブ層１６ａ’と、前記第三のサブ層よりＡｌの含有が少ない第四のサブ層１６ａ”とが繰り返し形成されたものとすることができる。
　第二のサブ層１６”及び第四のサブ層１６ａ”は、臨界膜厚（これ以上の膜厚であれば確実にミスフィット転位を生じさせることができる）未満の厚さを有するものとすることができる。
　第二の層１７は、第一のサブ層１６’よりＡｌの含有が少なく、第二のサブ層１６”より厚いものとすることができる。
　第六の層１７ａは、第四のサブ層１６ａ”よりＡｌの含有が少なく、第四のサブ層１６”より厚いものとすることができる。
　第四の層１８ｂは、第二のサブ層１６”及び第四のサブ層１６ａ”より厚く、第二の層１７及び第六の層１７ａより薄く、臨界膜厚以上の厚さを有するものとすることができる。
　第二の層１７及び第六の層１７ａは、第四の層１８ｂより厚いため、層の下部で生じたミスフィット転位が層の途中で止る可能性が高くなるので、第四の層１８ｂは第二の層１７及び前記第六の層１７ａよりミスフィット転位が多くなる。
　なお、第四の層１８ｂは、３．５ｎｍ～２００ｎｍであることが好ましい。この範囲であれば、確実にミスフィット転位を生じさせることができる。
　また、第四の層１８ｂは、５ｎｍ～５０ｎｍであることがより好ましい。この範囲であれば、より確実にミスフィット転位を生じさせることができる。
　したがって、バッファ層１３の各層が上記の膜厚関係を有していれば、バッファ層の中央部の層に含まれる第四の層において格子緩和（ミスフィット転位）が生じやすくなり、これにより、応力コントロールの幅がより広がり、バッファ層全体をより厚く形成することができる。
　第二のサブ層１６”、第二の層１７、第四の層１８ｂ、第四のサブ層１６ａ”、及び、第六の層１７ａは、例えば、ＧａＮである。
　第一のサブ層１６’、第三の層１８ａ、及び、第三のサブ層１６ａ’は、例えばＡｌＮである。
　また、第二のバッファ層２０を構成する第三の層１８ａのＡｌの含有は、第三のバッファ層１５ａに近いほど、すなわち、能動層１４に近いほど少なくすることが好ましい。
　このように、バッファ層の中央部の層において、互いに隣接する第三の層１８ａと第四の層１８ｂのＡｌ組成比の差を、第三のバッファ層１５ａに近いほど、すなわち、能動層１４に近いほど小さくすることで、下側では応力緩和効果を大きくし、上側では応力緩和効果よりも結晶性を良好にする効果を大きくすることができる。
　さらに、第二のバッファ層２０を構成する複数の第三の層１８ａのうち、第二のバッファ層２０の中央部に配置された第三の層について、第二のバッファ層の上面側及び下面側に配置された前記第三の層と比較して、Ａｌの含有を少なくすることが好ましい。
　このように、バッファ層の中央部の層において、互いに隣接する第三の層１８ａと第四の層１８ｂのＡｌ組成比の差を、中央部で小さくすることで、下側および上側では応力緩和効果を大きくし、中央部では応力緩和効果よりも結晶性を良好にする効果を大きくすることができる。
　次に、本発明の半導体装置の製造方法を説明する。
　まず、シリコン系基板１２上に、バッファ層１３を構成する第一のバッファ層１５を形成する。
　具体的には、ＭＯＶＰＥ（有機金属気相成長）法によって、ＡｌＮからなる第一のサブ層１６’とＧａＮからなる第二のサブ層１６”とを交互に成長させて形成した第一の層１６と、ＧａＮからなる第二の層１７とを交互に成長させて、第一のバッファ層１５を形成する。
　第一のサブ層１６’の膜厚は例えば、３～７ｎｍであり、第二のサブ層１６”の膜厚は例えば、２～５ｎｍであり、第二の層１７の膜厚は例えば、１００～５００ｎｍ、好ましくは、１００～３００ｎｍである。
　繰り返し形成される第一の層１６及び第二の層１７の数は、例えば、４～７とすることができ、繰り返し形成される第一のサブ層１６’及び第二のサブ層１６”の数は、例えば、１～１５とすることができる。
　次に、第一のバッファ層１５上に、バッファ層１３を構成する第二のバッファ層２０を形成する。
　具体的には、ＭＯＶＰＥ法によって、ＡｌＮからなる第三の層１８ａとＧａＮからなる第四の層１８ｂとを交互に成長させて、第二のバッファ層２０を形成する。
　第三の層１８ａの膜厚は例えば、３～７ｎｍであり、第四層１８ｂの膜厚は例えば、３．５～２００ｎｍである。
　繰り返し形成される第三の層１８ａ及び第四の層１８ｂの数は、例えば、１０～１００とすることができる。
　次に、第二のバッファ層２０上に、バッファ層１３を構成する第三のバッファ層１５ａを形成する。
　具体的には、ＭＯＶＰＥ法によって、ＡｌＮからなる第三のサブ層１６ａ’とＧａＮからなる第四のサブ層１６ａ”とを交互に成長させて形成した第五の層１６ａと、ＧａＮからなる第六の層１７ａとを交互に成長させて、第三のバッファ層１５ａを形成する。
　第三のサブ層１６ａ’の膜厚は例えば、３～７ｎｍであり、第四のサブ層１６ａ”の膜厚は例えば、２～５ｎｍであり、第六の層１７ａの膜厚は例えば、１００～５００ｎｍ、好ましくは、１００～３００ｎｍである。
　繰り返し形成される第五の層１６ａ及び第六の層１７ａの数は、例えば、４～７とすることができ、繰り返し形成される第三のサブ層１６ａ’及び第四のサブ層１６ａ”の数は、例えば、１～１５とすることができる。
　なお、第三のサブ層１６ａ’及び第四のサブ層１６ａ”の数を、第一のサブ層１６’及び第二のサブ層１６”の数より少なくするほうが、結晶性を良好にすることができる。
　次に、バッファ層１３上に、能動層１４を形成する。
　具体的には、バッファ層１３上に、ＭＯＶＰＥ法によって、ＧａＮからなるチャネル層１４１、ＡｌＧａＮからなるバリア層１４２を順次成長させる。チャネル層１４１の膜厚は例えば、１０００～４０００ｎｍであり、バリア層１４２の膜厚は例えば、１０～５０ｎｍである。
　次に、能動層１４上に、第一電極２４、第二電極２６、及び、制御電極２８を形成する。
　第一電極２４及び第二電極２６は例えば、Ｔｉ／Ａｌの積層膜で形成することができ、制御電極２８は例えば、ＳｉＯ、ＳｉＮ等の金属酸化物からなる下層膜と、Ｎｉ、Ａｕ、Ｍｏ、Ｐｔ等の金属からなる上層膜の積層膜で形成することができる。
　上述した製造方法により、図１に示した半導体装置を得ることができる。
　以下、実施例及び比較例を示して本発明をより具体的に説明するが、本発明はこれらに限定されるものではない。
（実施例１）
　上述した製造方法で、図１に示すような半導体装置を作製した。第一の層１６は図２に示すような積層構造とし、第五の層１６ａは図３に示すような積層構造とした。
　なお、第一のサブ層１６’、第三の層１８ａ、及び、第三のサブ層１６ａ’は、ＡｌＮとし、第二のサブ層１６”、第二の層１７、第四の層１８ｂ、及び、第四のサブ層１６ａ”は、ＧａＮとした。
（比較例１）
　実施例１と同様にして、半導体装置を作製した。ただし、第二のバッファ層２０はＧａＮからなる単層構造とした。
　実施例１の半導体装置は、比較例１の半導体装置と比較して、バッファ層にかかる応力を低減しつつ、リークを抑制し、能動層上面の平坦性を改善できることが確認された。
　なお、本発明は、上記実施形態に限定されるものではない。上記実施形態は、例示であり、本発明の特許請求の範囲に記載された技術的思想と実質的に同一な構成を有し、同様な作用効果を奏するものは、いかなるものであっても本発明の技術的範囲に包含される。

Claims (6)

  1. 　シリコン系基板と、
    　前記シリコン系基板上に設けられ、Ａｌ組成を含む第一の層と、前記第一の層よりＡｌの含有が少ない第二の層とが交互に積層された第一のバッファ層と、
    　前記第一のバッファ層上に設けられ、Ａｌ組成を含む第三の層と、前記第三の層よりＡｌの含有が少ない第四の層とが交互に積層された第二のバッファ層と、
    　前記第二のバッファ層上に設けられ、Ａｌ組成を含む第五の層と、前記第五の層よりＡｌの含有が少ない第六の層とが交互に積層された第三のバッファ層とを有し、
    　全体として、前記第二のバッファ層が、前記第一バッファ層及び前記第三バッファ層よりＡｌの含有が多いことを特徴とする半導体装置。
  2. 　前記第三のバッファ層上に設けられた能動層をさらに有し、
    　前記第一の層は、Ａｌ組成を含む第一のサブ層と、前記第一のサブ層よりＡｌの含有が少ない第二のサブ層とが繰り返し形成されたものであり、
    　前記第五の層は、Ａｌ組成を含む第三のサブ層と、前記第三のサブ層よりＡｌの含有が少ない第四のサブ層とが繰り返し形成されたものであり、
    　前記第二のサブ層及び前記第四のサブ層は、臨界膜厚未満の厚さを有するものであり、
    　前記第二の層は、前記第一のサブ層よりＡｌの含有が少なく、前記二のサブ層より厚いものであり、
    　前記第六の層は、前記第四のサブ層よりＡｌの含有が少なく、前記第四のサブ層より厚いものであり、
    　前記第四の層は、前記二のサブ層及び前記第四のサブ層より厚く、前記第二の層及び前記第六の層より薄く、前記臨界膜厚以上の厚さを有するものであり、
    　前記第四の層は、前記第二の層及び前記第六の層より転位が多いものであることを特徴とする請求項１に記載の半導体装置。
  3. 　前記第二のサブ層、前記第二の層、前記第四の層、前記第四のサブ層、及び、前記第六の層は、ＧａＮからなることを特徴とする請求項２に記載の半導体装置。
  4. 　前記第一のサブ層、前記第三の層、及び、前記第三のサブ層は、ＡｌＮからなることを特徴とする請求項２又は請求項３に記載の半導体装置。
  5. 　複数の前記第三の層のＡｌの含有が、前記第三のバッファ層に近いほど少なくなることを特徴とする請求項１又は請求項２に記載の半導体装置。
  6. 　前記第二のバッファ層を構成する複数の前記第三の層のうち、前記第二のバッファ層の中央部に配置された前記第三の層が、前記第二のバッファ層の上面側及び下面側に配置された前記第三の層と比較して、Ａｌの含有が少ないことを特徴とする請求項１又は請求項２に記載の半導体装置。
     
     
PCT/JP2014/002407 2013-05-31 2014-05-02 半導体装置 WO2014192229A1 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
CN201480031054.2A CN105247665B (zh) 2013-05-31 2014-05-02 半导体装置
US14/891,942 US9401420B2 (en) 2013-05-31 2014-05-02 Semiconductor device

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2013116030A JP6029538B2 (ja) 2013-05-31 2013-05-31 半導体装置
JP2013-116030 2013-05-31

Publications (1)

Publication Number Publication Date
WO2014192229A1 true WO2014192229A1 (ja) 2014-12-04

Family

ID=51988284

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2014/002407 WO2014192229A1 (ja) 2013-05-31 2014-05-02 半導体装置

Country Status (5)

Country Link
US (1) US9401420B2 (ja)
JP (1) JP6029538B2 (ja)
CN (1) CN105247665B (ja)
TW (1) TWI574310B (ja)
WO (1) WO2014192229A1 (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6615075B2 (ja) * 2016-09-15 2019-12-04 サンケン電気株式会社 半導体デバイス用基板、半導体デバイス、及び、半導体デバイス用基板の製造方法
CN112820773B (zh) * 2019-11-18 2024-05-07 联华电子股份有限公司 一种高电子迁移率晶体管

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008205117A (ja) * 2007-02-19 2008-09-04 Sanken Electric Co Ltd 半導体ウエーハ及び半導体素子及び製造方法
JP2010219176A (ja) * 2009-03-16 2010-09-30 Oki Electric Ind Co Ltd 半導体装置の製造方法
JP2011018844A (ja) * 2009-07-10 2011-01-27 Sanken Electric Co Ltd 半導体装置

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
AU6946196A (en) * 1995-09-18 1997-04-09 Hitachi Limited Semiconductor material, method of producing the semiconductor material, and semiconductor device
EP2234142A1 (en) * 1997-04-11 2010-09-29 Nichia Corporation Nitride semiconductor substrate
US6255198B1 (en) * 1998-11-24 2001-07-03 North Carolina State University Methods of fabricating gallium nitride microelectronic layers on silicon layers and gallium nitride microelectronic structures formed thereby
JP3986887B2 (ja) * 2002-05-17 2007-10-03 松下電器産業株式会社 半導体装置
US7052942B1 (en) * 2003-09-19 2006-05-30 Rf Micro Devices, Inc. Surface passivation of GaN devices in epitaxial growth chamber
US7326971B2 (en) * 2005-06-08 2008-02-05 Cree, Inc. Gallium nitride based high-electron mobility devices
US8067787B2 (en) * 2008-02-07 2011-11-29 The Furukawa Electric Co., Ltd Semiconductor electronic device
JP5477685B2 (ja) * 2009-03-19 2014-04-23 サンケン電気株式会社 半導体ウェーハ及び半導体素子及びその製造方法
JP5572976B2 (ja) * 2009-03-26 2014-08-20 サンケン電気株式会社 半導体装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008205117A (ja) * 2007-02-19 2008-09-04 Sanken Electric Co Ltd 半導体ウエーハ及び半導体素子及び製造方法
JP2010219176A (ja) * 2009-03-16 2010-09-30 Oki Electric Ind Co Ltd 半導体装置の製造方法
JP2011018844A (ja) * 2009-07-10 2011-01-27 Sanken Electric Co Ltd 半導体装置

Also Published As

Publication number Publication date
TW201507008A (zh) 2015-02-16
JP6029538B2 (ja) 2016-11-24
CN105247665A (zh) 2016-01-13
CN105247665B (zh) 2018-01-23
JP2014236080A (ja) 2014-12-15
TWI574310B (zh) 2017-03-11
US20160118486A1 (en) 2016-04-28
US9401420B2 (en) 2016-07-26

Similar Documents

Publication Publication Date Title
JP5309452B2 (ja) 半導体ウエーハ及び半導体素子及び製造方法
JP5665676B2 (ja) Ｉｉｉ族窒化物エピタキシャル基板およびその製造方法
JP5804768B2 (ja) 半導体素子及びその製造方法
JP5309451B2 (ja) 半導体ウエーハ及び半導体素子及び製造方法
JP5708187B2 (ja) 半導体装置
JP5631034B2 (ja) 窒化物半導体エピタキシャル基板
JP2005158889A (ja) 半導体素子形成用板状基体及びこの製造方法及びこれを使用した半導体素子
JP2010232293A (ja) 半導体装置
WO2016084311A1 (ja) エピタキシャルウェーハ、半導体素子、エピタキシャルウェーハの製造方法、並びに、半導体素子の製造方法
JP5159858B2 (ja) 窒化ガリウム系化合物半導体基板とその製造方法
JP5689245B2 (ja) 窒化物半導体素子
JP6126906B2 (ja) 窒化物半導体エピタキシャルウェハ
JP6138974B2 (ja) 半導体基板
TWI624879B (zh) Epitaxial substrate for electronic component, electronic component, method for producing epitaxial substrate for electronic component, and method for manufacturing electronic component
TWI699822B (zh) 半導體基體以及半導體裝置
JP6239017B2 (ja) 窒化物半導体基板
US20160079408A1 (en) Semiconductor device and a method of manufacturing the same
JP6029538B2 (ja) 半導体装置
JP6084254B2 (ja) 化合物半導体基板
TWI552948B (zh) 半導體元件
WO2014192227A1 (ja) 半導体基板、半導体装置、及び、半導体装置の製造方法
JP2015103665A (ja) 窒化物半導体エピタキシャルウエハおよび窒化物半導体
JP6174253B2 (ja) 窒化物系化合物半導体
JP2011216823A (ja) 多重構造窒化物半導体構造
JP2016149511A (ja) 半導体装置

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 14804885

Country of ref document: EP

Kind code of ref document: A1

WWE Wipo information: entry into national phase

Ref document number: 14891942

Country of ref document: US

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 14804885

Country of ref document: EP

Kind code of ref document: A1