CN105247665A - 半导体装置 - Google Patents

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Abstract

本发明是一种半导体装置，其特征在于，其具有：硅系基板；第一缓冲层，该第一缓冲层设置于前述硅系基板上，由含有Al成份的第一层与Al含量比前述第一层少的第二层交互积层而成；第二缓冲层，该第二缓冲层设置于前述第一缓冲层上，由含有Al成份的第三层与Al含量比前述第三层少的第四层交互积层而成；及，第三缓冲层，该第三缓冲层设置于前述第二缓冲层上，由含有Al成份的第五层与Al含量比前述第五层少的第六层交互积层而成；并且，整体来说，前述第二缓冲层的Al含量，比前述第一缓冲层和前述第三缓冲层多。由此，提供一种半导体装置，其可减低施加在缓冲层上的应力，并抑制漏电流、改善有源层顶面的平坦性。

Description

半导体装置
技术领域
本发明是涉及一种半导体装置，特别是涉及一种具有氮化物半导体层的半导体装置。
背景技术
氮化物半导体层一般形成于低价的硅基板上或蓝宝石基板上。然而，这些基板的晶格常数与氮化物半导体层的晶格常数差异大，且热膨胀系数也相异。因此，在基板上，于通过外延成长所形成的氮化物半导体层中，会产生高应变能。其结果，在氮化物半导体层中容易发生裂痕和结晶品质的低下等。
为了解决上述问题，提出一种方法，该方法在硅基板与由氮化物半导体所构成的有源层之间，配置将氮化物半导体层积层而成的缓冲层(例如，参照专利文献1)。
将专利文献1的具有缓冲层的半导体晶片1，显示于图4中。
在图4中，缓冲层3设置于硅基板2与有源层4之间，缓冲层3具有：第一多层结构缓冲区域5、设置于第一多层结构缓冲区域5上且由氮化镓(GaN)所构成的第二单层结构缓冲区域8、及设置于第二单层结构缓冲区域8上的第二多层结构缓冲区域5’。
进一步，第一多层结构缓冲区域5和第二多层结构缓冲区域5’具有多层结构，所述多层结构是由次多层结构缓冲区域6与第一单层结构缓冲区域7重复积层而成，所述第一单层结构缓冲区域7是由GaN所构成且比第二单层结构缓冲区域8更薄。
又，次多层结构缓冲区域6具有由第一层与第二层重复积层而成的多层结构，所述第一层是由氮化铝(AlN)所构成，所述第二层是由GaN所构成。
在专利文献1中，公开了一种通过以第1比例含有铝的氮化物半导体来形成第一层，并使第二层、第一单层结构缓冲区域7及第二单层结构缓冲区域8中的铝的比例(包括0)比第1比例小，以减低半导体晶片的翘曲。
[现有技术文献]
(专利文献)
专利文献1：日本特开2008-205117号公报。
发明内容
[发明所要解决的课题]
如上所述，为了改善已形成于硅基板上或蓝宝石基板上的氮化物半导体层的特性，进行了缓冲层的设置及缓冲层结构的最佳化。
然而，本申请发明人发现了以下问题点。
即，在由一定厚度的AlN/GaN重复积层而成的多层缓冲层来构成缓冲层，并使多层缓冲层的GaN层的厚度增加的情况下，在缓冲层或有源层中，会有裂痕产生、或是由于与基板的热膨胀系数差异而导致无法调整翘曲这样的问题。
相反地，在使构成缓冲层的GaN层的厚度薄的情况下，会有缓冲层内的漏电流增加这样的问题。
又，在将缓冲层制成AlN/GaN的超晶格结构的情况下，若使缓冲层的总膜厚的厚度大，则同样会有翘曲的问题。
又，在专利文献1所公开的缓冲结构中，因为具有由厚的GaN所构成的单层缓冲区域8，故在缓冲层3的顶面会产生凹凸，且凹凸会转印至有源层4的顶面，于是有源层4的顶面的平坦性会产生问题，而有半导体装置的电特性偏差和特性恶化等的问题。
进一步，若利用插入由厚的GaN所构成的单层结构缓冲区域8而形成厚的缓冲层，则在膜层形成装置内会因缓冲层与基板的热膨胀系数差异而翘曲，由膜层形成装置内取出基板时，基板与基板上的膜层的应力调整会不充分，而有产生翘曲和裂痕等的情况。
本发明是有鉴于上述问题点而完成的，其目的在于，提供一种半导体装置，其可减低施加在缓冲层上的应力，同时抑制漏电流、改善有源层顶面的平坦性。
[解决课题的方法]
为了达成上述目的，本发明提供一种半导体装置，其特征在于，其具有：硅系基板；第一缓冲层，该第一缓冲层设置于前述硅系基板上，由含有铝(Al)成份的第一层与Al含量比前述第一层少的第二层交互积层而成；第二缓冲层，该第二缓冲层设置于前述第一缓冲层上，由含有Al成份的第三层与Al含量比前述第三层少的第四层交互积层而成；及，第三缓冲层，该第三缓冲层设置于前述第二缓冲层上，由含有Al成份的第五层与Al含量比前述第五层少的第六层交互积层而成；并且，整体来说，前述第二缓冲层的Al含量，比前述第一缓冲层和前述第三缓冲层多。
如此，利用缓冲层中央部的膜层(第二缓冲层)的Al含量比缓冲层顶部的膜层(第三缓冲层)及缓冲层底部的膜层(第一缓冲层)多，在缓冲层中央部内会较大规模地发生晶格弛缓(失配位错)，而可减少施加在缓冲层上的应力。
又，利用使缓冲层中央部的膜层(第二缓冲层)为包括含有Al成份的膜层(第三层)的多层结构而增加缓冲层整体的Al成份，可减低漏电流。
又，利用使缓冲层中央部的膜层(第二缓冲层)为包括含有Al成份的膜层(第三层)的多层结构，可改善缓冲层顶面的平坦性，因而可改善有源层顶面的平坦性。
此处，优选是进一步具有有源层，该有源层设置于前述第三缓冲层上；前述第一层是由含有Al成份的第一子层与Al含量比前述第一子层少的第二子层重复而形成；前述第五层是由含有Al成份的第三子层与Al含量比前述第三子层少的第四子层重复而形成；前述第二子层和前述第四子层具有未达临界膜厚的厚度；前述第二层的Al含量比前述第一子层少，且厚度比前述第二子层厚；前述第六层的Al含量比前述第四子层少，且厚度比前述第四子层厚；前述第四层，比前述第二子层和前述第四子层厚，比前述第二层和前述第六层薄，且具有前述临界膜厚以上的厚度；前述第四层的位错，比前述第二层和前述第六层多。
如此，利用使缓冲层中央部的膜层所包括的第四层比缓冲层底部的膜层所包括的第二子层及缓冲层顶部的膜层所包括的第四子层厚，在缓冲层中央部的膜层所包括的第四层中，晶格弛缓(失配位错)会变得容易发生，由此，应力控制的范围会更广，而可将缓冲层整体更厚地形成。
又，前述第二子层、前述第二层、前述第四层、前述第四子层及前述第六层，可设为由GaN所构成。
作为构成缓冲层的第二子层、第二层、第四层、第四子层及第六层，可适宜地使用如上述的材料。
又，前述第一子层、前述第三层及前述第三子层，可设为由AlN所构成。
作为构成缓冲层的第一子层、第三层及第三子层，可适宜地使用如上述的材料。
又，优选为：多数个前述第三层的Al含量，距离前述第三缓冲层越近则越少。
如此，利用在缓冲层中央部的膜层中，相互邻接的第三层与第四层的Al成份比例差异为距离有源层越近则越小，可使在底侧的应力缓和效果大，在顶侧则是结晶性良好的效果比起应力缓和效果更大。
又，优选为在构成前述第二缓冲层的多数个前述第三层中，就配置于前述第二缓冲层的中央部的前述第三层来说，与配置于前述第二缓冲层的顶面侧和底面侧的前述第三层相比，其Al含量较少。
如此，利用在缓冲层中央部的膜层中，相互邻接的第三层与第四层的Al成份比例差异在中央部为小，可使在底侧及顶侧的应力缓和效果大，在中央部则是结晶性良好的效果比起应力缓和效果更大。
[发明的效果]
如上，若依据本发明，可提供一种半导体装置，其能减低施加在缓冲层上的应力，并抑制漏电流、改善有源层顶面的平坦性。
附图说明
图1是显示本发明的半导体装置的实施方案的一个实例的概要剖面图。
图2是显示图1的第一层的细节的概要剖面图。
图3是显示图1的第五层的细节的概要剖面图。
图4是具有公知缓冲层的半导体晶片的概要剖面图。
具体实施方式
以下，针对本发明，作为实施方案的一个实例，一边参照附图一边详细地说明，但本发明并非仅限于此实施方案。
如上所述，公知的缓冲层，因为在缓冲层的中央部侧插入了由厚的氮化镓(GaN)所构成的单层缓冲区域，故在缓冲层的顶面会产生凹凸，且凹凸会转印至有源层的顶面，于是有源层的顶面的平坦性会产生问题，而有半导体装置的电特性偏差和特性恶化等的问题。
进一步，若利用在缓冲层的中央部侧插入由厚的GaN所构成的单层结构缓冲区域而使缓冲层变厚，则在膜层形成装置内会因缓冲层与基板的热膨胀系数差异而翘曲，由膜层形成装置内取出基板时，基板与基板上的膜层的应力调整会不充分，而有产生翘曲和裂痕等的情况。
因此，本申请发明人反复深入研究了一种半导体装置，其可减低施加在缓冲层上的应力，并改善有源层顶面的平坦性。
其结果，发现利用缓冲层的中央部的膜层(第二缓冲层)的铝(Al)含量比缓冲层的顶部的膜层(第三缓冲层)及缓冲层的底部的膜层(第一缓冲层)多，而将缓冲层的中央部的膜层(第二缓冲层)制成包括含有Al成份的膜层(第三层)的多层结构，可减少施加在缓冲层上的应力，并可减低漏电流，更可改善有源层顶面的平坦性，从而完成了本发明。
图1是显示本发明的半导体装置的一例的概要剖面图。
图1所显示的本发明的半导体装置11具有：硅系基板12；设置于硅系基板12上的缓冲层13；设置于缓冲层13上的有源层14；及，设置于有源层14上的第一电极24、第二电极26及控制电极28。
此处，硅系基板12例如是由硅(Si)或碳化硅(SiC)所构成的基板。
缓冲层13具有：第一缓冲层15、设置于第一缓冲层15上的第二缓冲层20、及设置于第二缓冲层20上的第三缓冲层15a。
第一缓冲层15是由含有Al成份的第一层16与Al含量比第一层16少的第二层17交互积层而成。
第二缓冲层20是由含有Al成份的第三层18a与Al含量比第三层18a少的第四层18b交互积层而成。
第三缓冲层15a是由含有Al成份的第五层16a与Al含量比第五层16a少的第六层17a交互积层而成。
有源层14进一步具有：信道层(channellayer)141与设置于信道层141上的阻障层142。
第一电极24和第二电极26，以使电流由第一电极24经由形成于信道层141内的二维电子气22流动至第二电极26的方式来配置。
在第一电极24与第二电极26之间流动的电流，可通过对控制电极28所施加的电位来控制。
缓冲层13的中央部的膜层也就是第二缓冲层20，就整体来说，其Al含量比第一缓冲层15和第三缓冲层15a多。
由此，在缓冲层13的中央部会大规模地发生晶格弛缓(失配位错)，而可使施加在缓冲层13上的应力减小。
又，通过将缓冲层13的中央部的膜层也就是第二缓冲层20制成包括含有Al成份的膜层(第三层18a)的多层结构而增加缓冲层13整体的Al成份，可减低漏电流。
进一步，利用将缓冲层13的中央部的膜层也就是第二缓冲层20制成包括含有Al成份的膜层(第三层18a)的多层结构，可改善缓冲层顶面的平坦性，因而可改善有源层顶面的平坦性。
第一层16，可如图2的扩大图所示，制成由含有Al成份的第一子层16’与Al含量比第一子层16’少的第二子层16”重复而形成。
又，第五层16a，可如图3的扩大图所示，制成由含有Al成份的第三子层16a’与Al含量比前述第三子层16a’少的第四子层16a”重复而形成。
第二子层16”和第四子层16a”，可制成具有未达临界膜厚(若为此以上的膜厚，则可确实地发生失配位错)的厚度。
第二层17，可制成其Al含量比第一子层16’少，且厚度比第二子层16”厚。
第六层17a，可制成其Al含量比第四子层16a”少，且厚度比第四子层16a”厚。
第四层18b，可制成比第二子层16”和第四子层16a”厚，比第二层17和第六层17a薄，且具有临界膜厚以上的厚度。
由于第二层17和第六层17a，比第四层18b厚，在膜层的底部所发生的失配位错在膜层中途停止的可能性高，故第四层18b的失配位错，比第二层17和前述第六层17a多。
并且，第四层18b的厚度优选为3.5nm～200nm。若为此范围，则可使失配位错确实地发生。
又，第四层18b的厚度更优选为5nm～50nm。若为此范围，则可使失配位错更确实地发生。
因此，若缓冲层13的各层具有上述膜厚关系，则在缓冲层13中央部的膜层所包括的第四层18b中，晶格弛缓(失配位错)会变得容易发生，由此，应力控制的范围会更广，而可将缓冲层整体形成更厚。
第二子层16”、第二层17、第四层18b、第四子层16a”及第六层17a，例如是由GaN所构成。
第一子层16’、第三层18a及第三子层16a’，例如是由氮化铝(AlN)所构成。
又，优选为：构成第二缓冲层20之第三层18a的Al含量，距离第三缓冲层15a越近也就是距离有源层14越近则越少。
如此，通过在缓冲层13的中央部的膜层中，将相互邻接的第三层18a与第四层18b的Al成份比例的差异，制成距离第三缓冲层15a越近也就是距离有源层14越近则越小，可使在底侧的应力缓和效果大，在顶侧则是使结晶性良好的效果比应力缓和效果更大。
进一步，优选为：在构成第二缓冲层20的多数个第三层18a中，就配置于第二缓冲层20的中央部的第三层18a来说，制成与配置于第二缓冲层20的顶面侧和底面侧的前述第三层18a相比，其Al含量较少。
如此，通过在缓冲层13的中央部的膜层中，将相互邻接的第三层18a与第四层18b的Al成份比例的差异，制成在中央部为小，可使在底侧和顶侧的应力缓和效果大，而在中央部则是使结晶性良好的效果比应力缓和效果更大。
其次，说明本发明的半导体装置的制造方法。
首先，在硅系基板12上，形成构成缓冲层13的第一缓冲层15。
具体来说，通过有机金属气相成长(metal-organicvaporphaseepitaxy，MOVPE)法，使由AlN所构成的第一子层16’和由GaN所构成的第二子层16”交互成长而形成的第一层16、与由GaN所构成的第二层17交互成长，而形成第一缓冲层15。
第一子层16’的膜厚例如为3～7nm，第二子层16”的膜厚例如为2～5nm，第二层17的膜厚例如为100～500nm，优选为100～300nm。
重复形成的第一层16和第二层17的数量，例如可设为4～7；重复形成的第一子层16’和第二子层16”的数量，例如可设为1～15。
其次，在第一缓冲层15上，形成构成缓冲层13的第二缓冲层20。
具体来说，通过MOVPE法，使由AlN所构成的第三层18a与由GaN所构成的第四层18b交互成长，而形成第二缓冲层20。
第三层18a的膜厚例如为3～7nm，第四层18b的膜厚例如为3.5～200nm。
重复形成的第三层18a和第四层18b的数量，例如可设为10～100。
其次，在第二缓冲层20上，形成构成缓冲层13的第三缓冲层15a。
具体来说，通过MOVPE法，使由AlN所构成的第三子层16a’和由GaN所构成的第四子层16a”交互成长而形成的第五层16a、与由GaN所构成的第六层17a交互成长，而形成第三缓冲层15a。
第三子层16a’的膜厚例如为3～7nm，第四子层16a”的膜厚例如为2～5nm，第六层17a的膜厚例如为100～500nm，优选为100～300nm。
重复形成的第五层16a和第六层17a的数量，例如可设为4～7，重复形成的第三子层16a’和第四子层16a”的数量，例如可设为1～15。
并且，使第三子层16a’和第四子层16a”的数量，比第一子层16’和第二子层16”的数量少，则可使结晶性较良好。
其次，在缓冲层13上形成有源层14。
具体来说，在缓冲层13上，通过MOVPE法，使由GaN所构成的信道层141、由氮化铝镓(AlGaN)所构成的阻障层142依序成长。信道层141的膜厚例如为1000～4000nm，阻障层142的膜厚例如为10～50nm。
其次，在有源层14上，形成第一电极24、第二电极26及控制电极28。第一电极24和第二电极26，例如可利用钛/铝(Ti/Al)的积层膜来形成；控制电极28，例如可利用下层膜与上层膜的积层膜来形成，该下层膜是由氧化硅(SiO)、氮化硅(SiN)等金属氧化物所构成，该上层膜是由镍(Ni)、金(Au)、钼(Mo)、铂(Pt)等金属所构成。
通过上述的制造方法，可得到图1所示的半导体装置。
[实施例]
以下，显示实施例及比较例来进一步具体地说明本发明，但本发明并非仅限于这些例子。
(实施例1)
利用上述的制造方法来制作如图1所示的半导体装置。第一层16是制成如图2所示的积层结构，第五层16a是制成如图3所示的积层结构。
并且，第一子层16’、第三层18a及第三子层16a’是设为由AlN所构成，第二子层16”、第二层17、第四层18b及第四子层16a”是设为由GaN所构成。
(比较例1)
与实施例1同样地制作半导体装置。但是，第二缓冲层20是制成由GaN所构成的单层结构。
已确认实施例1的半导体装置，与比较例1的半导体装置相比，可减低施加在缓冲层上的应力，并抑制漏电流、改善有源层顶面的平坦性。
另外，本发明并不限定于上述实施方式。上述实施方式为例示，具有与本发明的权利要求书所述的技术思想实质相同的结构并发挥相同作用效果的技术方案，均包含在本发明的技术范围内。

Claims (6)

1.一种半导体装置，其特征在于，其具有：
硅系基板；
第一缓冲层，该第一缓冲层设置于前述硅系基板上，由含有Al成份的第一层与Al含量比前述第一层少的第二层交互积层而成；
第二缓冲层，该第二缓冲层设置于前述第一缓冲层上，由含有Al成份的第三层与Al含量比前述第三层少的第四层交互积层而成；及，
第三缓冲层，该第三缓冲层设置于前述第二缓冲层上，由含有Al成份的第五层与Al含量比前述第五层少的第六层交互积层而成；
并且，整体来说，前述第二缓冲层的Al含量，比前述第一缓冲层和前述第三缓冲层多。
2.如权利要求1所述的半导体装置，其中，进一步具有有源层，该有源层设置于前述第三缓冲层上；
前述第一层是由含有Al成份的第一子层与Al含量比前述第一子层少的第二子层重复而形成；
前述第五层是由含有Al成份的第三子层与Al含量比前述第三子层少的第四子层重复而形成；
前述第二子层和前述第四子层具有未达临界膜厚的厚度；
前述第二层的Al含量比前述第一子层少，且前述第二层的厚度比前述第二子层厚；
前述第六层的Al含量比前述第四子层少，且前述第六层的厚度比前述第四子层厚；
前述第四层，比前述第二子层和前述第四子层厚，比前述第二层和前述第六层薄，且具有前述临界膜厚以上的厚度；
前述第四层的位错，比前述第二层和前述第六层多。
3.如权利要求2所述的半导体装置，其中，前述第二子层、前述第二层、前述第四层、前述第四子层及前述第六层，是由GaN所构成。
4.如权利要求2或3所述的半导体装置，其中，前述第一子层、前述第三层及前述第三子层，是由AlN所构成。
5.如权利要求1或2所述的半导体装置，其中，多数个前述第三层的Al含量，距离前述第三缓冲层越近则越少。
6.如权利要求1或2所述的半导体装置，其中，在构成前述第二缓冲层的多数个前述第三层中，配置于前述第二缓冲层的中央部的前述第三层，与配置于前述第二缓冲层的顶面侧和底面侧的前述第三层相比，其Al含量较少。
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