WO2014190702A1 - 阵列基板及其制作方法、显示装置 - Google Patents

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electrode layer
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array substrate
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崔承镇
金熙哲
宋泳锡
刘圣烈
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Definitions

  • Embodiments of the present invention relate to the field of liquid crystal displays, and in particular, to an array substrate and a method of fabricating the same, and a display device including the array substrate. Background technique
  • Liquid crystal display devices commonly used in the prior art mainly include Advanced-Super Dimensional Switching (AD-SDS or ADS) type, In Plane Switch (IPS) type, and twisted nematic ( Twist Nematic, TN).
  • AD-SDS or ADS Advanced-Super Dimensional Switching
  • IPS In Plane Switch
  • TN Twist Nematic
  • the ADS type display device forms a multi-dimensional electric field by a parallel electric field generated by the edge of the pixel electrode in the same plane and a longitudinal electric field generated between the pixel electrode layer and the common electrode layer, so that the pixel electrodes in the liquid crystal cell are directly above the pixel electrode. All oriented liquid crystal molecules are capable of producing a rotational transition.
  • the storage capacitance Cst is very large, and thus there are many restrictions in design.
  • the pixel electrode and the common electrode are usually arranged in a staggered manner, but in general, since the pixel electrode and the common electrode are formed by using a transparent electrode material, the staggered arrangement is performed on the exposure process. The accuracy requirements are very high, which will undoubtedly increase the difficulty and cost of equipment and process control. Summary of the invention
  • Embodiments of the present invention provide an array substrate, a manufacturing method thereof, and a display device, which can reduce the manufacturing cost and the difficulty of the manufacturing process.
  • An embodiment of the present invention provides an array substrate including a substrate substrate, a gate line formed on the substrate substrate, a data line, and a pixel region defined by the intersection of the gate line and the data line, and the pixel region may include a thin film transistor.
  • the thin film transistor may include a gate, a gate insulating layer, an active layer, a source, and a drain, wherein the pixel region may further include:
  • At least one groove formed on a surface of the substrate of the substrate At least one groove formed on a surface of the substrate of the substrate;
  • the first electrode layer includes at least one first electrode strip, and the first electrode strips are respectively disposed corresponding to Within the recess and electrically connected to each other;
  • the second electrode layer includes at least one second electrode strip disposed outside the recess and electrically connected to each other.
  • the grooves formed on the substrate of the substrate may be equally spaced.
  • the depth of the groove may be greater than the thickness of the first electrode layer.
  • each of the grooves may be provided with a first electrode strip, and each of the grooves may be provided with a second electrode strip.
  • a gate insulating layer may be disposed between the first electrode layer and the second electrode layer, and the first electrode layer may be connected to the drain through a via hole in the gate insulating layer.
  • the array substrate may further include a passivation layer disposed under the first electrode layer, and the passivation layer may be disposed between the first electrode layer and the second electrode layer, and the first electrode layer may directly Drain connection.
  • the array substrate may further include a passivation layer disposed between the first electrode layer and the second electrode layer, and the second electrode layer may be connected to the drain through a via hole in the passivation layer.
  • the array substrate may further include a passivation layer, the gate insulating layer may be disposed between the first electrode layer and the second electrode layer, the passivation layer may be disposed above the second electrode layer, and the second electrode layer may be directly Connected to the drain.
  • the embodiment of the present invention further provides a method for fabricating an array substrate, comprising: a substrate substrate; a gate line, a data line, and a thin film transistor formed on the non-display area of the substrate, the thin film transistor includes a gate, a gate insulating layer, an active layer, a source, and a drain, and the manufacturing method includes:
  • the first photoresist is ashed to form a first photoresist pattern, and the first photoresist pattern covers only the bottom of the groove;
  • the insulating layer may include at least one of a gate insulating layer and a passivation layer.
  • the first electrode layer may be connected to the drain or the second electrode layer may be connected to the drain.
  • the grooves on the substrate of the village may be equally spaced.
  • the depth of the groove on the substrate of the substrate may be greater than the thickness of the first electrode layer.
  • Embodiments of the present invention also provide a display device including the above array substrate.
  • the array substrate provided by the embodiment of the invention, the manufacturing method thereof, and the display device are configured by disposing the substrate substrate of the array substrate as a substrate substrate with a groove, and disposing the first electrode layer in the groove, the second electrode The layer is disposed outside the recess to achieve zero overlap between the common electrode and the pixel electrode; whereas the array substrate in the prior art is generally shown in FIG. 1, the common electrode 1 and the pixel electrode 2 are alternately arranged, due to the pixel electrode 1 and The common electrode 2 is made of a transparent electrode material, which requires precise zero-overlap between the two electrode layers by a relatively complicated fabrication process and high fabrication cost.
  • the embodiment of the present invention can accurately ensure the zero overlap between the two electrode layers by using the grooves on the substrate of the substrate, thereby reducing the manufacturing cost and the manufacturing process.
  • FIG. 1 is a schematic cross-sectional structural view of an array substrate in the prior art
  • FIG. 2 is a schematic structural view of a cross-sectional substrate of an array substrate according to an embodiment of the present invention
  • FIG. 3 to FIG. 10 are schematic diagrams showing a cross-sectional structure of an array substrate during a method for fabricating an array substrate according to an embodiment of the present invention.
  • An embodiment of the present invention provides an array substrate, which may include a substrate substrate 11 and gate lines, data lines, and pixel regions defined by intersections of gate lines and data lines formed on the substrate substrate 11.
  • the region includes a thin film transistor, which may include a gate, a gate insulating layer, an active layer, a source, and a drain. As shown in FIG.
  • the pixel region may further include: at least one groove 110 formed on a surface of the substrate substrate 11; the first electrode layer 12 includes at least one first electrode strip 120, and the first electrode strip 120 is respectively disposed In the corresponding recess 110; and the second electrode layer 13, including at least one second electrode strip 130, the second electrode strip 130 is disposed outside the recess 110.
  • “outside the groove” means the top of the protrusion (relative to the groove) of the substrate of the substrate.
  • the substrate substrate of the array substrate is formed with a groove, and the first electrode layer is disposed in the groove, and the second electrode layer is disposed outside the groove, so that the village is used.
  • the groove on the base substrate can accurately ensure the zero overlap between the two electrode layers, which reduces the manufacturing cost and the difficulty of the manufacturing process.
  • the grooves 110 on the substrate of the village may be equally spaced.
  • the depth of the groove 110 may be greater than the thickness of the first electrode layer.
  • a first electrode strip 120 may be disposed in each of the grooves, and a second electrode strip 130 may be disposed outside each of the grooves.
  • At least one of the gate insulating layer and the passivation layer may be disposed between the first electrode layer 12 and the second electrode layer 13.
  • one of the first electrode layer and the second electrode layer is connected as a pixel electrode to the drain, and the electrode layer connected to the drain may be the first electrode layer. It may be a second electrode layer. It should be noted here that, regardless of the first electrode layer or the second electrode layer, as long as the electrode layer electrically connected to the common electrode line functions as a common electrode, the electrode layer electrically connected to the drain of the thin film transistor functions as a pixel electrode.
  • the first electrode layer may be connected to the drain of the thin film transistor, that is, the first electrode layer is a pixel electrode, and the second electrode layer is a common electrode.
  • the first electrode layer is a pixel electrode
  • the second electrode layer is a common electrode.
  • the first electrode layer is connected to the drain through a via hole in the gate insulating layer.
  • a first electrode layer is formed on the array substrate to form a thin film transistor, and then a passivation layer and a second electrode layer are formed.
  • a gate insulating layer may be disposed between the first electrode layer and the second electrode layer.
  • the gate insulating layer may be located above the first electrode layer, and a via hole is formed in the gate insulating layer.
  • the via hole in the gate insulating layer is above the first electrode layer, and the drain may pass through the via hole in the gate insulating layer.
  • the first electrode layer is connected.
  • Another case is: The first electrode layer is directly connected to the drain.
  • a thin film transistor is first formed on the array substrate, and then a first electrode layer, a passivation layer, and a second electrode layer are sequentially formed, and a passivation layer may be disposed between the first electrode layer and the second electrode layer.
  • the first electrode layer is located above the gate insulating layer, and there is no other hierarchical structure between the first electrode layer and the drain, and the first electrode layer may be directly overlapped on the drain.
  • the second electrode layer may be connected to the drain of the thin film transistor, that is, the second electrode layer is a pixel electrode, and the first electrode layer is a common electrode.
  • the second electrode layer is a pixel electrode
  • the first electrode layer is a common electrode.
  • the second electrode layer can be connected to the drain through a via in the passivation layer.
  • a passivation layer is formed on the array substrate and then a second electrode layer is formed, the second electrode layer is above the passivation layer, the via hole in the passivation layer is above the drain, and the second electrode layer
  • the second electrode layer may be connected through a via hole in the passivation layer.
  • the second electrode layer may be directly connected to the drain.
  • a first electrode layer is formed on the array substrate, then a thin film transistor is formed, and then a second electrode layer and a passivation layer are sequentially formed.
  • the second electrode layer is located under the passivation layer, and there is no other hierarchical structure between the second electrode layer and the drain, and the second electrode layer can be directly overlapped on the drain.
  • the embodiment of the present invention further provides a method for fabricating an array substrate, which may include a substrate substrate and gate lines, data lines, and thin film transistors on a non-display area of the substrate, the manufacturing method may include : forming a gate line, a data line, and a thin film transistor on a non-display area of a substrate of the substrate, the process may refer to an existing fabrication process; and forming two electrode layers in the display area of the substrate of the substrate, wherein two The electrode layer may specifically include the following steps:
  • At least one groove 110 is formed on the surface of the display region of the substrate 11 by a patterning process.
  • the grooves 110 on the substrate substrate 11 may be equally spaced.
  • a first transparent conductive film 12a is formed on the substrate substrate 11, and a first photoresist 12b is coated on the substrate on which the first transparent conductive film 12a is formed.
  • the first photoresist 12b is subjected to ashing treatment to form a first photoresist pattern 12c, and the first photoresist pattern 12c covers only the bottom of the recess 110.
  • etching process is performed to remove a portion of the first transparent conductive film 12a that is not covered by the first photoresist pattern 12c.
  • a plurality of electrodes are formed in the recess 110 of the substrate substrate 11.
  • the first electrode layer 12 of the connected first electrode strip 120 Preferably, the depth of the groove 110 on the substrate of the substrate may be greater than the thickness of the first electrode layer 12.
  • an insulating layer is formed on the substrate substrate on which the first electrode layer is formed, and then a second photoresist 13b is applied on the substrate substrate on which the insulating layer is formed to form a substrate as shown in FIG.
  • the insulating layer may include at least one of a gate insulating layer and a passivation layer. As shown in Fig. 8, since the substrate of the village has a groove, a groove corresponding to the groove in the substrate is formed in the insulating layer.
  • the second photoresist 13b is subjected to ashing treatment to form a second photoresist pattern 13c as shown in Fig. 9, and the second photoresist pattern 13c covers only the bottom of the recess in the insulating layer.
  • a second transparent conductive film 13a is formed on the substrate substrate on which the second photoresist pattern 13c is formed.
  • the second photoresist pattern 13c and the portion of the second transparent conductive film 13a on the second photoresist pattern 13c are removed by a photoresist stripping process, thereby forming a plurality of electrical connections including the plurality as shown in FIG.
  • the formed first electrode layer may be connected to the drain of the thin film transistor, or the formed second electrode layer may be connected to the drain of the thin film transistor. It should be noted here that, regardless of the first electrode layer or the second electrode layer, as long as the electrode layer electrically connected to the common electrode line functions as a common electrode, the electrode layer electrically connected to the drain of the thin film transistor functions as a pixel electrode.
  • the manufacturing method may include: after step S1, forming a thin film transistor in the non-display area of the substrate of the substrate with reference to an existing fabrication process, the thin film transistor including a gate and a gate insulating layer , the active layer, the source and the drain; then sequentially performing steps S2-S5 to form a first electrode layer, the first electrode layer may be directly formed on the drain; finally, a passivation layer may be formed first, and then steps are sequentially performed S6-S9, forming a second electrode layer.
  • the insulating layer may be a passivation layer.
  • the manufacturing method may include: firstly performing steps S1 - S5 to form the first electrode layer; and then referring to the existing manufacturing process on the substrate of the substrate
  • the non-display area forms a thin film transistor including a gate, a gate insulating layer, an active layer, a source, and a drain, wherein when the gate insulating layer is formed, a gate insulating layer including a via hole may be formed by a patterning process, A via hole in the gate insulating layer is formed above the first electrode layer, and a drain electrode may be connected to the first electrode layer through a via hole in the gate insulating layer; finally, a passivation layer may be formed first, and then steps S6-S9 are sequentially performed to form The second electrode layer is first sequentially subjected to steps S6-S9 to form a second electrode layer, and a passivation layer is formed.
  • the insulating layer may be a gate insulating layer, an active layer, a source, and a drain, wherein when the gate
  • the manufacturing method may include: firstly performing steps S1 - S5 to form a first electrode layer, and referring to the existing fabrication process, forming a thin film transistor in a non-display area of the substrate of the substrate,
  • the thin film transistor includes a gate, a gate insulating layer, an active layer, a source and a drain; then, steps S6-S9 are sequentially performed to form a second electrode layer, and the second electrode layer may be directly formed on the drain; Passivation layer.
  • the insulating layer may be a gate insulating layer.
  • the manufacturing method may include: first forming a first electrode layer and a thin film transistor on the substrate substrate, and then forming a passivation layer film on the substrate substrate And forming a passivation layer containing via holes by a patterning process, wherein via holes in the passivation layer are formed above the drain; finally, steps S6-S9 may be sequentially performed to form a second electrode layer, and the formed second electrode The layer can be connected to the drain through vias in the passivation layer.
  • the insulating layer may be a passivation layer, or the insulating layer may be a gate insulating layer and a passivation layer.
  • Embodiments of the present invention also provide a display device including the above array substrate, which may be a product or component having any display function such as a liquid crystal display, a liquid crystal television, a digital camera, a mobile phone, a tablet computer or the like.
  • the embodiment of the present invention does not specifically describe how to form a thin film transistor. Those skilled in the art will appreciate that both top gate and bottom gate type thin film transistors are possible.

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Abstract

一种阵列基板及其制作方法、显示装置。阵列基板包括衬底基板（11）、形成在衬底基板（11）上的栅线、数据线以及通过栅线和数据线交叉限定的像素区域，像素区域包括薄膜晶体管，薄膜晶体管包括栅极、栅绝缘层、有源层、源极以及漏极，像素区域还包括：至少一个凹槽（110），形成在衬底基板（11）的表面上；第一电极层（12），包括至少一个第一电极条（120），第一电极条（120）设置在凹槽（110）内且彼此电连接；第二电极层（13），包括至少一个第二电极条（130），第二电极条（130）设置在凹槽（110）外且彼此电连接。可以实现公共电极和像素电极之间的零重叠，从而提高显示装置的显示质量。

Description

阵列基板及其制作方法、 显示装置 技术领域
本发明的实施例涉及液晶显示器领域， 具体地， 涉及一种阵列基板及其 制作方法、 包括该阵列基板的显示装置。 背景技术
现有技术中常见的液晶显示装置主要有高级超维场转换 ( Advanced-Super Dimensional Switching, 筒称为 AD-SDS或 ADS )型、 平 面内转换 ( In Plane Switch, IPS )型以及扭曲向列 （ Twist Nematic, TN )型。
ADS 型显示装置通过同一平面内的像素电极的边缘所产生的平行电场以及 像素电极层与公共电极层之间产生的纵向电场形成多维电场， 使液晶盒内的 像素电极之间、 像素电极正上方所有取向液晶分子都能够产生旋转转换。
现有的 ADS 型显示装置中由于像素电极和公共电极的重叠面积大且间 距小， 从而导致存储电容 Cst非常大， 因此在设计时会受到很多限制。 目前 为了解决存储电容 Cst过大的问题， 通常都采取像素电极和公共电极交错排 列的方式， 但一般情况下， 由于像素电极和公共电极均采用透明电极材料形 成， 交错排列的方式对曝光工艺的精确度要求非常高， 这样无疑会增加设备 以及工艺控制的难度和成本。 发明内容
本发明的实施例提供一种阵列基板及其制作方法、 显示装置， 可以降低 制作成本和制作工艺的难度。
本发明的实施例提供一种阵列基板， 包括村底基板、 形成在村底基板上 的栅线、 数据线以及由栅线和所述数据线交叉限定的像素区域， 像素区域可 以包括薄膜晶体管， 该薄膜晶体管可以包括栅极、 栅绝缘层、 有源层、 源极 以及漏极， 其中像素区域还可以包括：
至少一个凹槽， 形成在村底基板的表面上；
第一电极层， 包括至少一个第一电极条， 第一电极条分别设置在相对应 的凹槽内且彼此电连接； 以及
第二电极层， 包括至少一个第二电极条， 第二电极条设置在凹槽外且彼 此电连接。
优选地， 形成在村底基板上的凹槽可以是等间距的。
优选地， 凹槽的深度可以大于第一电极层的厚度。
优选地， 每个凹槽内都可以设置有第一电极条， 每个凹槽外都可以设置 有第二电极条。
可选地， 栅绝缘层可以设置在第一电极层和第二电极层之间， 第一电极 层可以通过栅绝缘层中的过孔与漏极连接。
可选地， 阵列基板还可以包括钝化层， 栅绝缘层设置在第一电极层的下 方， 钝化层可以设置在第一电极层和第二电极层之间， 第一电极层可以直接 与漏极连接。
可选地， 阵列基板还可以包括钝化层， 钝化层可以设置在第一电极层和 第二电极层之间， 第二电极层可以通过钝化层中的过孔与漏极连接。
可选地， 阵列基板还可以包括钝化层， 栅绝缘层可以设置在第一电极层 和第二电极层之间， 钝化层可以设置在第二电极层的上方， 第二电极层可以 直接与漏极连接。
本发明的实施例还提供一种阵列基板的制作方法， 该阵列基板包括村底 基板以及形成在村底基板的非显示区域上的栅线、 数据线以及薄膜晶体管， 该薄膜晶体管包括栅极、 栅绝缘层、 有源层、 源极以及漏极， 该制作方法包 括：
在村底基板的显示区域的表面上形成至少一个凹槽；
在村底基板上形成第一透明导电薄膜， 并在形成有第一透明导电薄膜的 村底基板上涂敷第一光刻胶；
对第一光刻胶进行灰化处理以形成第一光刻胶图案， 第一光刻胶图案只 覆盖凹槽的底部；
进行刻蚀工艺， 除去第一透明导电薄膜的没有被第一光刻胶图案覆盖的 部分；
进行光刻胶剥离工艺以将第一光刻胶图案剥离， 从而形成包括至少一个 第一电极条的第一电极层； 在形成有第一电极层的村底基板上形成绝缘层；
在形成有绝缘层的村底基板上涂敷第二光刻胶,对第二光刻胶进行灰化 处理以形成第二光刻胶图案，第二光刻胶图案只覆盖绝缘层中的凹槽的底部； 在形成有第二光刻胶图案的村底基板上形成第二透明导电薄膜， 然后通 过光刻胶剥离工艺， 去除第二光刻胶图案以及第二透明导电薄膜的位于第二 光刻胶图案上的部分， 从而形成包括至少一个第二电极条的第二电极层。
可选地， 绝缘层可以包括栅绝缘层和钝化层中的至少一个。
可选地，第一电极层可以与漏极连接，或者第二电极层可以与漏极连接。 优选地， 村底基板上的凹槽可以是等间距的。
优选地， 村底基板上的凹槽的深度可以大于第一电极层的厚度。
本发明的实施例还提供一种显示装置， 该显示装置包括上述阵列基板。 本发明实施例提供的阵列基板及其制作方法、 显示装置， 通过将阵列基 板的村底基板设置成带有凹槽的村底基板， 并将第一电极层设置在凹槽内， 第二电极层设置在凹槽外， 来实现公共电极和像素电极之间的零重叠； 而现 有技术中的阵列基板通常如图 1所示， 公共电极 1与像素电极 2交错设置， 由于像素电极 1和公共电极 2均采用透明电极材料， 这就需要通过较复杂的 制作工艺和较高的制作成本来精确地保证两个电极层之间的零重叠。 与现有 技术相比， 本发明的实施例利用村底基板上的凹槽， 可以精确地保证两个电 极层之间的零重叠， 降低制作成本和制作工艺的难度。 附图说明
图 1为现有技术中的一种阵列基板的剖面结构示意图；
图 2为本发明实施例提供的一种阵列基板的剖面基板结构示意图； 以及 图 3-图 10为本发明实施例提供的阵列基板制作方法过程中的阵列基板 的剖面结构的示意图。 具体实施方式
下面将结合本发明实施例中的附图， 对本发明实施例中的技术方案进行 清楚、 完整地描述， 显然， 所描述的实施例仅是本发明一部分实施例， 而不 是全部的实施例。 本发明的实施例提供了一种阵列基板， 该阵列基板可以包括村底基板 11 以及形成在村底基板 11上的栅线、数据线以及由栅线和数据线交叉限定的像 素区域， 该像素区域包括薄膜晶体管， 该薄膜晶体管可以包括栅极、 栅绝缘 层、 有源层、 源极以及漏极。 如图 2所示， 像素区域还可以包括： 至少一个 凹槽 110, 形成在村底基板 11的表面上； 第一电极层 12, 包括至少一个第一 电极条 120, 第一电极条 120分别设置在相应的凹槽 110内； 以及第二电极 层 13, 包括至少一个第二电极条 130, 第二电极条 130设置在凹槽 110外。 如图 2所示， "凹槽外" 是指村底基板的凸起（相对于凹槽来说） 的顶部。
在本发明的实施例提供的阵列基板中， 通过使阵列基板的村底基板形成 有凹槽， 并将第一电极层设置在凹槽内， 第二电极层设置在凹槽外， 这样利 用村底基板上的凹槽， 可以精确地保证这两个电极层之间的零重叠， 降低制 作成本和制作工艺的难度。
优选地， 村底基板上的凹槽 110可以是等间距的。
优选地， 凹槽 110的深度可以大于第一电极层的厚度。
优选地， 如图 2所示， 每个凹槽内都可以设置有第一电极条 120, 每个 槽外都可以设置有第二电极条 130。
在本发明实施例提供的阵列基板中， 第一电极层 12和第二电极层 13之 间可以设置有栅绝缘层和钝化层中的至少一个。
在本发明实施例提供的阵列基板中， 第一电极层和第二电极层中的一个 电极层要作为像素电极而与漏极连接， 与漏极连接的电极层可以是第一电极 层， 也可以是第二电极层。 这里需要说明的是， 无论第一电极层还是第二电 极层， 只要与公共电极线电连接的电极层就用作公共电极， 与薄膜晶体管的 漏极电连接的电极层就用作像素电极。
可选地， 第一电极层可以与薄膜晶体管的漏极连接， 即第一电极层为像 素电极， 第二电极层为公共电极， 此时可以有以下两种情况：
一种情况为： 第一电极层通过栅绝缘层中的过孔与漏极连接。 在此种情 况下， 在阵列基板上先形成第一电极层再形成薄膜晶体管， 然后形成钝化层 和第二电极层。 第一电极层与第二电极层之间可以设置有栅绝缘层。 此时， 栅绝缘层可以位于第一电极层上方， 在栅绝缘层中形成过孔， 栅绝缘层中的 过孔在第一电极层的上方， 漏极可以通过栅绝缘层中的过孔与第一电极层连 接。 另一种情况为： 第一电极层直接连接到漏极。 在此种情况下， 在阵列基 板上先形成薄膜晶体管， 再依次形成第一电极层、 钝化层和第二电极层， 第 一电极层与第二电极层之间可以设置有钝化层。 此时， 第一电极层位于栅绝 缘层的上方， 第一电极层与漏极之间没有其他层级结构， 第一电极层可以直 接搭接在漏极上。
可选地， 也可以是第二电极层与薄膜晶体管的漏极连接， 即第二电极层 为像素电极， 第一电极层为公共电极， 此时可以有以下两种情况：
一种情况为： 第二电极层可以通过钝化层中的过孔与漏极连接。 在此种 情况下， 在阵列基板上先形成钝化层然后再形成第二电极层， 第二电极层位 于钝化层上方， 钝化层中的过孔在漏极的上方， 第二电极层可以通过钝化层 中的过孔与第二电极层连接。
另一种情况为： 第二电极层可以直接连接到漏极， 此种情况下， 在阵列 基板上先形成第一电极层然后再形成薄膜晶体管， 然后依次形成第二电极层 和钝化层， 第二电极层位于钝化层下方， 第二电极层与漏极之间没有其他层 级结构， 第二电极层可以直接搭接在漏极上。
本发明的实施例还提供了一种阵列基板的制作方法， 该阵列基板可以包 括村底基板以及在村底基板的非显示区域上的栅线、数据线以及薄膜晶体管， 所述制作方法可以包括： 在村底基板的非显示区域上形成栅线、 数据线以及 薄膜晶体管的工艺， 该工艺可以参考现有的制作工艺； 以及在村底基板的显 示区域形成两个电极层， 其中形成两个电极层可以具体包括以下步骤：
51、如图 3所示，通过一次构图工艺在村底基板 11的显示区域的表面上 形成至少一个凹槽 110。优选地，村底基板 11上的凹槽 110可以是等间距的。
52、 如图 4所示， 在村底基板 11上形成第一透明导电薄膜 12a, 并在形 成有第一透明导电薄膜 12a的基板上涂敷第一光刻胶 12b。
S3、 如图 5所示， 对第一光刻胶 12b进行灰化处理以形成第一光刻胶图 案 12c, 第一光刻胶图案 12c只覆盖凹槽 110的底部。
54、 进行刻蚀工艺以除去第一透明导电薄膜 12a的没有被第一光刻胶图 案 12c覆盖的部分，如图 6所示，在村底基板 11的凹槽 110内形成包括多个 彼此电连接的第一电极条 120的第一电极层 12。 优选地， 村底基板上的凹槽 110的深度可以大于第一电极层 12的厚度。
55、 进行光刻胶剥离工艺以将第一光刻胶图案剥离， 形成如图 7所示的 村底基板。
56、 在形成有第一电极层的村底基板上形成绝缘层， 然后在形成有绝缘 层的村底基板上涂敷第二光刻胶 13b, 形成如图 8所示的基板。 这里需要说 明的是， 绝缘层可以包括栅绝缘层和钝化层中的至少一个。 如图 8所示， 由 于村底基板具有凹槽， 使得在绝缘层中形成与村底基板中的凹槽相对应的凹 槽。
57、 对第二光刻胶 13b进行灰化处理以形成如图 9所示的第二光刻胶图 案 13c, 第二光刻胶图案 13c只覆盖绝缘层中的凹槽的底部。
58、如图 10所示，在形成有第二光刻胶图案 13c的村底基板上形成第二 透明导电薄膜 13a。
59、 通过光刻胶剥离工艺， 去除第二光刻胶图案 13c以及第二透明导电 薄膜 13a在第二光刻胶图案 13c上的部分， 从而形成如图 2所示的包括多个 彼此电连接的第二电极条 130的第二电极层 13。
所形成的第一电极层可以与薄膜晶体管的漏极连接， 或者所形成的第二 电极层可以与薄膜晶体管的漏极连接。 这里需要说明的是， 无论第一电极层 还是第二电极层， 只要与公共电极线电连接的电极层就用作公共电极， 与薄 膜晶体管的漏极电连接的电极层就用作像素电极。
如果第一电极层直接连接到漏极， 则制作方法可以包括： 在步骤 S1 之 后， 参考现有的制作工艺在村底基板的非显示区域形成薄膜晶体管， 该薄膜 晶体管包括栅极、 栅绝缘层、 有源层、 源极以及漏极； 然后依次进行步骤 S2-S5 , 形成第一电极层， 该第一电极层可以直接形成在漏极上； 最后可以先 形成钝化层然后再依次进行步骤 S6-S9, 形成第二电极层。 此时， 绝缘层可 以为钝化层。
如果第一电极层通过栅绝缘层中的过孔与漏极连接， 则制作方法可以包 括： 首先依次进行步骤 S1-S5 , 形成第一电极层； 然后参考现有的制作工艺 在村底基板的非显示区域形成薄膜晶体管， 该薄膜晶体管包括栅极、 栅绝缘 层、 有源层、 源极以及漏极， 其中在形成栅绝缘层时， 可以通过构图工艺形 成包含有过孔的栅绝缘层， 栅绝缘层中的过孔形成在第一电极层的上方， 漏 极可以通过栅绝缘层中的过孔与第一电极层连接； 最后可以先形成钝化层再 依次进行步骤 S6-S9, 形成第二电极层， 或者先依次进行步骤 S6-S9, 形成第 二电极层， 再形成钝化层。 此时， 绝缘层可以为栅绝缘层， 或者绝缘层可以 为栅绝缘层和钝化层。
如果第二电极层直接连接到漏极， 则制作方法可以包括： 首先依次进行 步骤 S1-S5 , 形成第一电极层， 再参考现有的制作工艺在村底基板的非显示 区域形成薄膜晶体管， 该薄膜晶体管包括栅极、 栅绝缘层、 有源层、 源极以 及漏极； 然后， 依次进行步骤 S6-S9, 形成第二电极层， 第二电极层可以直 接形成在漏极上； 最后形成钝化层。 此时， 绝缘层可以为栅绝缘层。
如果第二电极层通过钝化层中的过孔与漏极连接，则制作方法可以包括： 先在村底基板上形成第一电极层和薄膜晶体管， 然后在村底基板上形成钝化 层薄膜， 并通过构图工艺形成包含有过孔的钝化层， 钝化层中的过孔形成在 漏极的上方； 最后可以依次进行步骤 S6-S9, 形成第二电极层， 所形成的第 二电极层可以通过钝化层中的过孔与漏极连接。此时，绝缘层可以为钝化层， 或者绝缘层可以为栅绝缘层和钝化层。
本发明的实施例还提供了一种包括上述阵列基板的显示装置， 该显示装 置可以为液晶显示器、 液晶电视、 数码相机、 手机、 平板电脑等具有任何显 示功能的产品或者部件。
需要说明的是，由于薄膜晶体管的形成是本领域技术人员所公知的技术， 所以本发明的实施例并没有对如何形成薄膜晶体管进行具体描述。 本领域技 术人员可以理解， 顶栅型和底栅型的薄膜晶体管都是可以的。
以上所述， 仅为本发明的具体实施方式， 但本发明的保护范围并不局限 于此， 任何熟悉本技术领域的技术人员在本发明揭露的技术范围内， 可轻易 想到的变化或替换， 都应涵盖在本发明的保护范围之内。 因此， 本发明的保 护范围应以所述权利要求的保护范围为准。

Claims

权利要求书
1、 一种阵列基板， 包括村底基板、 形成在所述村底基板上的栅线、数据 线以及由所述栅线和所述数据线交叉限定的多个像素区域， 所述像素区域包 括薄膜晶体管， 所述薄膜晶体管包括栅极、 栅绝缘层、 有源层、 源极以及漏 极， 其中所述像素区域还包括：
至少一个凹槽， 形成在所述村底基板的表面上；
第一电极层， 包括至少一个第一电极条， 所述第一电极条分别设置在相 对应的所述凹槽内并彼此电连接；
第二电极层， 包括至少一个第二电极条， 所述第二电极条设置在所述凹 槽外并彼此电连接。
2、根据权利要求 1所述的阵列基板，其中所述村底基板上的凹槽是等间 距的。
3、根据权利要求 1所述的阵列基板，其中所述凹槽的深度大于所述第一 电极层的厚度。
4、根据权利要求 1-3中任一项所述的阵列基板， 其中每个所述凹槽内都 设置有所述第一电极条， 每个所述凹槽外都设置有所述第二电极条。
5、根据权利要求 1-3中任一项所述的阵列基板， 其中所述栅绝缘层设置 在所述第一电极层和所述第二电极层之间；
所述第一电极层通过所述栅绝缘层中的过孔与所述漏极连接。
6、根据权利要求 1-3中任一项所述的阵列基板， 其中所述阵列基板还包 括钝化层， 所述栅绝缘层设置在所述第一电极层的下方， 所述钝化层设置在 所述第一电极层和所述第二电极层之间；
所述第一电极层直接与所述漏极连接。
7、根据权利要求 1-3中任一项所述的阵列基板， 其中所述阵列基板还包 括钝化层， 所述钝化层设置在所述第一电极层和所述第二电极层之间； 所述第二电极层通过所述钝化层中的过孔与所述漏极连接。
8、根据权利要求 1-3中任一项所述的阵列基板， 其中所述阵列基板还包 括钝化层， 所述栅绝缘层设置在所述第一电极层和所述第二电极层之间， 所 述钝化层设置在所述第二电极层的上方；
所述第二电极层直接连接所述漏极。
9、一种阵列基板的制作方法，所述阵列基板包括村底基板以及形成在所 述村底基板的非显示区域上的栅线、 数据线和薄膜晶体管， 所述薄膜晶体管 包括栅极、 栅绝缘层、 有源层、 源极以及漏极， 所述制作方法包括：
在所述村底基板的显示区域的表面上形成至少一个凹槽；
在所述村底基板上形成第一透明导电薄膜， 并在形成有所述第一透明导 电薄膜的村底基板上涂敷第一光刻胶；
对所述第一光刻胶进行灰化处理以形成第一光刻胶图案， 所述第一光刻 胶图案只覆盖所述 槽的底部；
进行刻蚀工艺以除去所述第一透明导电薄膜的没有被所述第一光刻胶图 案覆盖的部分；
进行光刻胶剥离工艺以将所述第一光刻胶图案剥离， 从而形成包括至少 一个第一电极条的第一电极层；
在形成有所述第一电极层的村底基板上形成绝缘层；
在形成有所述绝缘层的村底基板上涂敷第二光刻胶,对所述第二光刻胶 进行灰化处理以形成第二光刻胶图案， 所述第二光刻胶图案只覆盖所述绝缘 层中的 槽的底部；
在形成有第二光刻胶图案的村底基板上形成第二透明导电薄膜， 然后通 过光刻胶剥离工艺， 去除所述第二光刻胶图案以及所述第二透明导电薄膜的 位于所述第二光刻胶图案上的部分， 从而形成包括至少一个第二电极条的第 二电极层。
10、 根据权利要求 9所述的制作方法， 其中，
所述绝缘层包括所述栅绝缘层和所述钝化层中的至少一个；
所述第一电极层与所述漏极连接，或者所述第二电极层与所述漏极连接。
11、 根据权利要求 9所述的制作方法， 其中形成在所述村底基板上的凹 槽是等间距的。
12、 根据权利要求 9所述的制作方法， 其中形成在所述村底基板上的凹 槽的深度大于所述第一电极层的厚度。
13、 一种显示装置， 包括权利要求 1-8中任一项所述的阵列基板。
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