CN107611139B - 薄膜晶体管阵列基板及制作方法 - Google Patents

Abstract

本发明提供一种薄膜晶体管阵列基板及其制作方法，该薄膜晶体管阵列基板包括衬底基板、以及依次形成在衬底基板上的栅极、栅极绝缘层、有源层、源漏极；形成于衬底基板上的第一绝缘层；形成于第一绝缘层上的第一电极；形成于第一电极上的第二绝缘层，第二绝缘层及第一绝缘层上设有一接触孔；形成于第二绝缘层上的第二电极；该第二绝缘层上被该第二电极覆盖的区域为第一区域，未被该第二电极覆盖的区域为第二区域，该第二区域的厚度小于该第一区域的厚度。通过对第二绝缘层进行蚀刻处理来减小该第二绝缘层的膜厚，使第二电极的边缘电场增强来降低液晶显示产品的功耗。同时，有效地消除了减薄过程中出现的像素电极悬架问题。

Description

薄膜晶体管阵列基板及制作方法

技术领域

本发明涉及液晶显示技术领域，具体地说，涉及一种薄膜晶体管阵列基板及制作方法。

背景技术

随着显示技术的不断发展，液晶显示面板(Liquid Crystal Display，LCD)已成为最为常见的显示装置。其中，阵列基板是液晶显示面板中的重要组成部分。阵列基板上设置有薄膜晶体管(Thin Film Transistor，简称TFT)阵列、扫描线、数据线、公共电极线、像素电极、公共电极以及多个绝缘层等结构，以实现显示过程中对液晶的驱动。

为使液晶显示面板降低功耗，现有技术提出通过减小像素电极下的绝缘保护层的膜厚，使像素电极的边缘电场增强，达到减少功耗的目的。而绝缘保护层需要具有足够的厚度来保证其具有足够的绝缘性，也就是说，不能在一开始成膜时就将该绝缘保护层的膜厚减小。在实际操作中，绝缘保护层成形后，在该绝缘保护层上覆盖一导电层，对该导电层进行蚀刻制作像素电极。然后，以该像素电极作为蚀刻阻挡层，对该绝缘保护层进行第二次干蚀刻处理，对该绝缘保护层进行减薄。对该绝缘保护层进行干蚀刻处理时会对像素电极有一个侧向的侵蚀，造成像素电极出现边缘悬架。后来为了改善像素电极的边缘悬架问题，采用了增强电容耦合等离子体蚀刻(ECCP)模式，虽解决了像素电极的悬架问题，但是出现了蚀刻坡度角过陡、绝缘保护层存在尖刺问题，造成在后续的配向膜涂布时容易出现穿刺或断面问题，最终导致液晶显示产品点灯测试出现异常以及各种显示不良(mura)问题。

发明内容

有鉴于此，本发明旨在提出一种薄膜晶体管阵列基板及制作方法，能够减小绝缘保护层的膜厚，使像素电极的边缘电场增强来降低功耗，同时，解决在减薄过程中出现的像素电极悬架、绝缘保护层尖刺现象。

本发明提供一种薄膜晶体管阵列基板，包括：衬底基板、以及依次形成在该衬底基板上的栅极、栅极绝缘层、有源层、源漏极；

形成于该衬底基板上的第一绝缘层；

形成于该第一绝缘层上的第一电极；

形成于该第一电极上的第二绝缘层，该第二绝缘层上设有一接触孔；

形成于该第二绝缘层上的第二电极；

该第二绝缘层上被该第二电极覆盖的区域为第一区域，未被该第二电极覆盖的区域为第二区域，该第二区域的厚度小于该第一区域的厚度。

进一步地，该第二绝缘层的第二区域的膜厚为

进一步地，该第二绝缘层的第一区域的膜厚为

进一步地，该第二绝缘层的接触孔还向下贯穿该第一绝缘层，该第二电极通过该接触孔与漏极相接触。

本发明还提供一种薄膜晶体管阵列基板的制作方法，该制作方法包括：

在衬底基板上依次形成栅极、栅极绝缘层、有源层以及源漏极；

在该衬底基板上沉积覆盖该源漏极的第一绝缘层；

在该第一绝缘层上沉积一层第一导电层，对该第一导电层进行蚀刻制作第一电极；

在该第一绝缘层上沉积覆盖该第一电极的第二绝缘层，对该第二绝缘层及该第一绝缘层进行蚀刻制作接触孔；

在该第二绝缘层上沉积一层第二导电层，在该第二导电层上涂覆一层光阻材料，对该光阻材料进行曝光、显影，得到光阻层，对该第二导电层上未被该光阻层覆盖的区域进行第一次湿蚀刻制作第二电极，此时该第二电极的线宽大于设计值；

该第二绝缘层上被该第二电极覆盖的区域为第一区域，未被该第二电极覆盖的区域为第二区域，利用该光阻层作为该第二电极的保护层，对该第二绝缘层的第二区域进行干蚀刻，使该第二绝缘层的第二区域的厚度薄化，使该第二区域的厚度小于该第一区域的厚度；

进一步地，该制作方法还包括：对该光阻层覆盖下的第二电极进行第二次湿蚀刻，使该第二电极的线宽达到设计值；

剥离光阻层。

进一步地，对该第二导电层进行第一次湿蚀刻制作第二电极时，制得的该第二电极的线宽等于设计值和后续蚀刻造成的线宽损失的补偿量之和。

本发明提供的薄膜晶体管阵列基板及其制作方法，通过对第二绝缘层进行蚀刻处理来减小该第二绝缘层的膜厚，使该第二电极的边缘电场增强来降低液晶显示产品的功耗，同时，有效地消除了减薄过程中出现的像素电极悬架问题，避免后续制程中配向膜涂布出现断面及穿刺问题。

附图说明

图1为本发明实施例中薄膜晶体管阵列基板的截面结构示意图。

图2a至图2i为图1的薄膜晶体管阵列基板的制作过程示意图。

图3a至图3c为第二电极边缘悬架的部分截面示意图。

具体实施方式

为更进一步阐述本发明为达成预定发明目的所采用的技术手段及功效，以下结合附图及较佳实施例，对本发明的具体实施方式、结构、特征及其功效，详细说明如后。

图1为本发明实施例中薄膜晶体管阵列基板的截面结构示意图。如图1所示，本发明提供的薄膜晶体管阵列基板包括衬底基板100以及依次形成在衬底基板100上的栅极110、栅极绝缘层120、有源层130和源漏极140，源极141与漏极142分别与有源层130连接。薄膜晶体管阵列基板还包括第一绝缘层150、第一电极161、第二绝缘层170和第二电极181。

第一绝缘层150设置在栅极绝缘层120上且覆盖源漏极140。第一电极161形成于第一绝缘层150上，第二绝缘层170覆盖于第一电极161上，第二电极181设置在第二绝缘层170上，第二绝缘层170上设有一接触孔171，接触孔171同时还贯穿第一绝缘层150使第一绝缘层150覆盖下的部分漏极142裸露出来，第二电极181通过接触孔171与漏极142相接触。

有源层130可以为非晶硅(a-Si)、多晶硅(p-Si)、金属氧化物半导体(如IGZO、ITZO)等。本实施例中，有源层130包括非晶硅(a-Si)131和位于非晶硅上的掺杂非晶硅(n+a-Si)132，但不限于此。掺杂非晶硅132在沟道位置断开，掺杂非晶硅132作为源极141、漏极142与非晶硅131之间的欧姆接触层。

第二绝缘层170上被第二电极181覆盖的区域为第一区域，未被第二电极181覆盖的区域为第二区域，第二区域的厚度小于第一区域的厚度。具体地，第二绝缘层170的第一区域的膜厚为

第二绝缘层170的第二区域的膜厚为

本发明还提供一种薄膜晶体管阵列基板的制作方法，图2a至图2i示出了薄膜晶体管阵列基板制作过程的截面图。如图2a、图2b所示，在衬底基板100上依次形成栅极110、栅极绝缘层120、有源层130以及源漏极140。其中，栅极110、栅极绝缘层120、有源层130以及源漏极140、第一绝缘层150可以采用现有的制程进行制作，在此不做详细描述。

如图2c所示，在第一绝缘层150上沉积一层第一导电层，对第一导电层进行蚀刻制作第一电极161。

如图2d所示，在第一绝缘层150上沉积覆盖第一电极161的第二绝缘层170，对第二绝缘层170与第一绝缘层150进行蚀刻制作接触孔171，接触孔171使部分漏极142裸露在第一绝缘层150及第二绝缘层170外。

如图2e所示，在第二绝缘层170上沉积一层第二导电层180，在第二导电层180上涂覆一层光阻材料190，对光阻材料190进行曝光、显影，得到一光阻层191，如图2f所示。对第二导电层180上未被光阻层191覆盖的区域进行第一次湿蚀刻处理，移除该区域的第二导电层180，制作得到第二电极181，如图2g所示。第二电极181通过一接触孔171与漏极142相接触。

第二绝缘层170上被第二电极181覆盖的区域为第一区域，未被第二电极181覆盖的区域为第二区域，利用光阻层191作为第二电极181的保护层，对第二绝缘层170的第二区域进行干蚀刻处理对第二区域进行减薄。本实施例中采用反应性离子刻蚀工艺(RIE)对第二绝缘层170进行干蚀刻处理，使第二绝缘层170的第二区域的厚度薄化,即第二区域的厚度小于第一区域的厚度，如图2h所示。在本实施例中，第二绝缘层170的第一区域的膜厚优选为

第二绝缘层170的第二区域的膜厚优选为

接着，对光阻层191覆盖下的第二电极181进行第二次湿蚀刻处理，使第二电极181的线宽达到设计值，最后去除光阻层191(如图2i所示)。在本实施例中，由于在对第二绝缘层170的第二区域进行干蚀刻处理时，采用的是反应性离子刻蚀工艺(RIE)，对第二电极181具有一个侧向的侵蚀。图3a所示为第二导电层180进过第一次湿蚀刻后的示意图，图3b为经过干蚀刻处理后第二电极181的截面示意图，由图中可知，经过干蚀刻后对第二电极181的侧向侵蚀，使第二电极181边缘两端出现悬架。为解决第二电极181的边缘悬架问题，对第二电极181进行第二次湿蚀刻处理去除悬架问题，如图3c所示，使第二电极181的线宽达到设计值。具体地，对第二导电层180进行第一次湿蚀刻制作第二电极181时，制得的第二电极181的线宽等于设计值和后续干蚀刻造成的线宽损失的补偿量之和。

衬底基板100可以是玻璃基板或塑料基板。第一绝缘层150、第二绝缘层170例如为氧化硅(SiOx)、氮化硅(SiNx)或氮氧化硅(SiONx)或OC。栅极110、源极141和漏极142例如为Cr、W、Ti、Ta、Mo、Al、Cu等金属或合金，也可以为多层金属薄膜构成的复合薄膜。第一电极161与第二电极181为透明导电材质例如氧化铟锡(ITO)、氧化铟锌(IZO)或氧化铝锌等，在本实施例中，第一电极161为公共电极，第二电极181为像素电极。

本实施例的薄膜晶体管阵列基板中，像素电极181覆盖在第二绝缘层170上，第二绝缘层170被像素电极181覆盖的区域为第一区域，未被像素电极181覆盖的区域为第二区域，通过对第二绝缘层170进行干蚀刻处理，使第二绝缘层170的第一区域的厚度大于第二绝缘层170的第二区域的厚度。例如，第二绝缘层170的第一区域的膜厚为

第二区域经过第二次干蚀刻处理后的膜厚为

相比于现有技术，减薄了第二绝缘层170的厚度，使得像素电极181的边缘电场增强，从而达到降低功耗的作用。同时，在对第二绝缘层170进行减薄后，对像素电极181进行第二次湿蚀刻处理，消除了对第二绝缘层170进行干蚀刻处理时，对第一电极181造成的边缘悬架问题，避免在后续制程中配向膜涂布出现断面及穿刺问题，有效地解决了液晶显示产品点灯测试出现异常以及各种显示不良(mura)问题。

本文应用了具体个例对本发明的薄膜晶体管阵列基板及其制作方法及实施例进行了阐述，以上实施方式的说明只是用于帮助理解本发明的方法及其核心思想；同时，对于本领域的一般技术人员，依据本发明的思想，在具体实施例及其应用范围上均会有改变之处，综上，本说明书内容不应理解为对本发明的限制，本发明的保护范围应以所附的权利要求为准。

Claims (7)

1.一种薄膜晶体管阵列基板，其特征在于，包括：

衬底基板、以及依次形成在该衬底基板上的栅极、栅极绝缘层、有源层、源漏极；

形成于该衬底基板上的第一绝缘层；

形成于该第一绝缘层上的第一电极；

形成于该第一电极上的第二绝缘层，该第二绝缘层上设有一接触孔；

形成于该第二绝缘层上的第二电极，该第二电极是通过对第二导电层进行两次湿蚀刻处理后形成；

该第二绝缘层上被该第二电极覆盖的区域为第一区域，未被该第二电极覆盖的区域为第二区域，该第二区域经过干蚀刻处理后减薄，该第二区域的厚度小于该第一区域的厚度；该第二电极为像素电极。

2.如权利要求1所述的薄膜晶体管阵列基板，其特征在于，该第二绝缘层的第二区域的膜厚为

3.如权利要求2所述的薄膜晶体管阵列基板，其特征在于，该第二绝缘层的第一区域的膜厚为

4.如权利要求1所述的薄膜晶体管阵列基板，其特征在于，该第二绝缘层的接触孔还向下贯穿该第一绝缘层，该第二电极通过该接触孔与漏极相接触。

5.一种薄膜晶体管阵列基板的制作方法，其特征在于，该制作方法包括：

在衬底基板上依次形成栅极、栅极绝缘层、有源层以及源漏极；

在该衬底基板上沉积覆盖该源漏极的第一绝缘层；

在该第一绝缘层上沉积一层第一导电层，对该第一导电层进行蚀刻制作第一电极；

在该第一绝缘层上沉积覆盖该第一电极的第二绝缘层，对该第二绝缘层及该第一绝缘层进行蚀刻制作接触孔；

在该第二绝缘层上沉积一层第二导电层，在该第二导电层上涂覆一层光阻材料，对该光阻材料进行曝光、显影，得到光阻层，对该第二导电层上未被该光阻层覆盖的区域进行第一次湿蚀刻制作第二电极，此时该第二电极的线宽大于设计值；

该第二绝缘层上被该第二电极覆盖的区域为第一区域，未被该第二电极覆盖的区域为第二区域，利用该光阻层作为该第二电极的保护层，对该第二绝缘层的第二区域进行干蚀刻，使该第二绝缘层的第二区域的厚度薄化，使该第二区域的厚度小于该第一区域的厚度。

6.如权利要求5所述薄膜晶体管阵列基板的制作方法，其特征在于，该制作方法还包括：对该光阻层覆盖下的第二电极进行第二次湿蚀刻，使该第二电极的线宽达到设计值；

剥离光阻层。

7.如权利要求6所述薄膜晶体管阵列基板的制作方法，其特征在于，对该第二导电层进行第一次湿蚀刻制作第二电极时，制得的该第二电极的线宽等于设计值和后续蚀刻造成的线宽损失的补偿量之和。

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